WO2006067852A1 - 同期型記憶装置、およびその制御方法 - Google Patents

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clock
external clock
edge
delayed
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PCT/JP2004/019322
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Koji Shimbayashi
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Spansion Llc
Spansion Japan Limited
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    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Definitions

  • Synchronous storage device and control method thereof Synchronous storage device and control method thereof
  • the present invention relates to a synchronous storage device that can be used by switching between a single data rate mode and a double data rate mode, and a control method therefor, and a synchronous storage device in double data rate mode, and It relates to the control method.
  • a circuit shown in FIG. 9 is disclosed as a control pulse generation circuit.
  • An internal clock generation subcircuit 150, a frequency divider 152, a selection unit 153, and the like are provided.
  • the internal clock generation subcircuit 150 receives the external system clock CLK and generates an internal clock PCLK—DDR for DDR mode having the same frequency as the external system clock CLK.
  • the frequency divider 152 receives the internal clock PCLK_DDR for DDR mode, divides this, and generates an internal clock PCLK_SDR for SDR mode having a frequency half that of the internal clock PCLK—DDR for DDR mode.
  • the selection unit 153 selects any one of the DDR mode internal clock PCL K—DDR and the SDR mode internal clock PCLK—SDR and outputs it as an internal clock.
  • the mode control signal ZDDR When operating in the DDR mode, the mode control signal ZDDR has a low level. At this time, the transmission switch 154 of the selection unit 153 is turned on in response to the mode control signal ZDDR and the mode control signal ZDDR inverted by the inverter 158, and the transmission switch 156 is turned off. Therefore, DDR mode internal clock PCLK—DDR is output as internal clock PCLK.
  • the internal clock generation subcircuit 150 output from the internal clock generation subcircuit 150 and the SDR mode internal clock PCLK—SDR output from the frequency divider 152 are selected by the selection unit 153. One of these is selected and output as the internal clock PCLK.
  • the selection unit 153 turns on one of the transmission switches 154 and 156 and turns off the other in accordance with the signal from the inverter 158 that outputs the mode control signal ZDDR and its inverted signal.
  • switching of the operation mode between the SDR mode and the DDR mode is performed by the transition of the logic level in the mode control signal ZDDR, and the operation delay is caused in the inverter 158, the transmission switches 154, 156, and the like. Therefore, there may be a time delay between the transition of the mode control signal ZDDR and the switching of the internal clock PCLK.
  • control of latency counting, generation of various flags, and the like are performed according to the internal clock PCLK.
  • it must be performed for the internal clock PCLK operating at double frequency in the DDR mode, and there is a risk that the circuit configuration will increase because it corresponds to the high-speed clock.
  • the present invention has been made in view of the above-described background art, and includes two operation modes of an SDR mode and a DDR mode, and a synchronous storage device that operates by switching between these operation modes. It is an object of the present invention to provide a synchronous storage device that can easily perform a stable DDR mode operation and a control method thereof.
  • the synchronous memory device includes both a first operation mode in which an access operation is performed in synchronization with one edge of an external clock and both external clocks.
  • a synchronous storage device that can be switched to the second operation mode in which an access operation is performed in synchronization with an edge, and while counting the initial latency (L) from startup, Counts the external clock and subtracts n (n is a numerical value in increments of 0.5 that is 1 or more) from the initial latency (L). (L n) Detects the number of clocks.
  • (L n) Detector and second operation When the mode is set, the internal clock is synchronized with both edges of the external clock from the first clock that is synchronized with one edge of the external clock according to the detection signal of (Ln) detection power. And an internal clock generator for switching to the second clock.
  • the initial latency (L) is reduced by n.
  • the internal clock is selected from either the external clock according to the detection signal of the clock number. The second clock that synchronizes both edges of the external clock is switched from the first clock that synchronizes one of the edges.
  • control method of the synchronous memory device includes a first operation mode in which an access operation is performed in synchronization with one of the external clock edges, and both edges of the external clock.
  • a method of controlling a synchronous storage device that can be switched to the second operation mode in which access operations are performed synchronously, and when the initial latency (L) of the starting force is counted, Latency (L) minus n (n is a value in increments of 0.5 of 1 or more) (L n) Step for detecting the number of clocks and (Ln) clock when the second operation mode is set And switching the internal clock from the first clock force that synchronizes the edge of one of the external clocks to the second clock that synchronizes both edges of the external clock according to the step of detecting the number. It is characterized by that.
  • the initial latency (L) clock is reduced by (Ln) clock.
  • the internal clock is synchronized with either edge of the external clock according to the detection of the number of clocks (Ln). Switch to the second clock synchronized to both edges of the external clock.
  • the number of (Ln) clocks is counted during the initial latency (L) counting period counted at one edge of the external clock, regardless of the difference in the operation mode of the first Z second operation mode.
  • the internal clock is the internal clock in the first operating mode. It is possible to switch from one clock to the second clock, which is the internal clock in the second operation mode.
  • the internal clock switching operation from the first operation mode to the second operation mode can be embedded within the initial latency (L) count period, and there is no need to provide a special switching period for switching the internal clock. It is possible to switch the operation mode without a time delay without having to secure the switching time when switching the operation mode. It is possible to provide a synchronous storage device capable of easily switching the operation mode from the first operation mode to the second operation mode, and a control method therefor.
  • the synchronous memory device of the second invention is a synchronous memory device in which an access operation is performed in synchronization with both edges of the external clock, and a signal synchronized with one edge of the external clock.
  • a basic clock generator that outputs a pulse signal according to a delayed signal that is opposite in phase to the signal and a half-cycle timing from one edge of the external clock to output a half-cycle signal
  • a half-cycle notification unit, a half-cycle signal, and a first intermediate clock generation unit that outputs a pulse signal according to a delayed signal that is a reverse phase of the half-cycle signal.
  • the second clock is generated according to the pulse signal output from the first intermediate clock generation unit.
  • the basic clock generation unit causes a pulse in accordance with a signal synchronized with one edge of the external clock and a signal delayed in phase with respect to this signal.
  • a signal is output to generate the first clock in the first operation mode.
  • the first intermediate clock generation unit outputs a pulse signal according to the half-cycle signal and a signal delayed in phase with the half-cycle signal, and together with the pulse signal from the basic clock generation unit,
  • a second clock is generated in two operating modes.
  • the half-cycle signal is a signal that is notified by the half-cycle notification unit and indicates the timing of the half cycle of one edge force of the external clock.
  • a control method for a synchronous memory device is a control method for a synchronous memory device in which an access operation is performed in synchronization with both edges of an external clock.
  • a pulse signal is output according to a signal synchronized with one edge of the external clock and a delayed signal that is opposite in phase to this signal.
  • the first clock in the first operation mode is generated.
  • a pulse signal is output according to the half-cycle signal and a signal that is delayed and delayed in phase with the half-cycle signal, and the second signal in the second operation mode is output together with the pulse signal from the first clock generation unit.
  • a clock is generated.
  • the half-cycle signal is a signal that is notified by the half-cycle notifying unit and indicates the half-cycle timing of one edge of the external clock.
  • the external clock cycle is accurate. Even when the time interval between both edges is not uniform, the half cycle signal from one edge of the external clock is accurately reported by the half cycle signal. Therefore, the second clock having the double frequency of the first clock can be generated with high accuracy based on one edge of the external clock.
  • the two operations performed during one period of the external clock can be allocated at equal time intervals, maximizing setup time and hold time in each operation. Can be secured.
  • the synchronous storage device and the control method thereof of the present invention there are two operation modes of the first operation mode and the second operation mode, and the operation is performed by switching between these operation modes.
  • the internal clock switching performed when the operation mode is switched can be embedded within the initial latency (L) count operation period, so there is no need to separately secure the internal clock switching time.
  • the second clock in the second operation mode can be generated with high accuracy. Stable operation and operation mode switching can be easily realized.
  • FIG. 1 is a circuit block diagram of a synchronous memory device of the present invention common to first and second embodiments.
  • FIG. 2 is a circuit diagram showing a valid flag (RDY) output unit common to the first and second embodiments.
  • FIG. 3 is a circuit diagram showing an internal clock generation unit of the first embodiment.
  • FIG. 4 is a waveform diagram showing an operation in the SDR mode in the internal clock generation unit of FIG.
  • FIG. 5 is a waveform diagram showing an operation in DDR mode in the internal clock generation unit of FIG.
  • FIG. 6 is a circuit diagram showing an internal clock generation unit of the second embodiment.
  • FIG. 7 is a diagram showing settings for each operation mode in the internal clock generation unit of FIG. 3.
  • FIG. 8 is a waveform diagram showing how a second clock is generated based on a half-cycle signal (NPS) in the internal clock generator of FIG.
  • NPS half-cycle signal
  • FIG. 9 is a circuit diagram disclosed in Patent Document 1.
  • a nonvolatile memory device such as a flash memory or a volatile memory device such as DRAM or SRAM
  • a so-called synchronous memory in which a data read operation is performed in synchronization with the external clock CLK disclosed in FIG.
  • the external clock CLK is generally high-speed, and in order to enable a data read operation for each cycle with respect to the high-speed clock cycle, data of a plurality of memory cell powers are provided at the start of the read operation. It is necessary to complete internal preprocessing of read data, such as amplification.
  • the initial latency (L) after activation is set as the time for performing this preprocessing.
  • the initial latency (L) is generally set by the number of clocks of the external clock CLK after a start command (such as ZAVD) for taking in an external address.
  • a start command such as ZAVD
  • data DQ can be output.
  • DQC Data input / output control unit Controlled by DQC. If the data valid flag that informs the outside that internal preprocessing of data DQ has been completed can be output, it will be output together with the clock count of the external clock CLK or instead of counting the clock count.
  • System C such as a memory controller can confirm that the DQ data is valid. In particular, this is a flag that is necessary when the number of clocks of the external clock CLK is counted.
  • the data valid flag is a signal output from the RDY terminal (RDY) disclosed in FIG. 9 in a nonvolatile memory device such as a flash memory.
  • the data valid flag RDY is output by the valid flag (RDY) output section.
  • the system C side can monitor the logic level of the signal at the RDY terminal (RDY) and determine whether the data DQ output from the data terminal (DQ) is valid data.
  • the data valid flag is output after the Lth clock and before the Lth clock in the initialization latency (L) count period.
  • the external clock CLK is input to the internal clock generator, and the internal clock CKI / CKI B is generated.
  • Internal clock CKIZCKIB power Valid flag (RDY) output part RO and data input / output control part DQC are supplied.
  • the circuit diagram shown in FIG. 2 is a circuit example of the valid flag (RDY) output unit. This is a circuit example applied to both the first and second embodiments described later.
  • the flip-flop circuit 1 reports that the number of clocks obtained by subtracting 2 from the initial latency (L) is counted by the power counter circuit (not shown) that counts the number of clocks of the external clock CLK (L 2).
  • (L 2) Count signal C force input terminal D.
  • An external clock CLK is input to the clock terminal CK. Therefore, the output terminals Q and QB and the like output the in-phase signal and the anti-phase signal with (L 2) count signal C with a delay of one clock cycle.
  • These signals are signals that count (L 1) counts.
  • the negative phase signal is output as (L 1) count signal BRDYB (L 1) which reports that the number of clocks has been counted and goes low.
  • Flip-flop circuit 1 constitutes (L n) detector
  • (L 1) An in-phase signal that is informed of the fact that the number of clocks has been counted and becomes a low level is input to one input terminal B of the selector 3.
  • the (L 2) force count signal C is input to the other input terminal A of the selector 3.
  • the non-select signal is the operation mode signal SZD.
  • SDR mode which is an example of the first operation mode
  • this pin becomes high level and input terminal A is selected.
  • DDR mode which is an example of the second operation mode, this pin is low and input terminal B is selected.
  • An output signal from the selector 3 is input to the input terminal D of the flip-flop circuit 5.
  • the internal clock CKI is input to the clock terminal CK of the flop circuit 5.
  • the internal clock CKI is a clock that functions as a synchronization signal within the synchronous memory device, as will be described later.
  • SDR mode a clock signal having the same frequency as the external clock CLK is output.
  • DDR mode a clock signal having a frequency twice that of the external clock CLK is output.
  • the former is the first clock and the latter is the second clock.
  • the valid flag RDY is output from the output terminal Q of the flip-flop circuit 5.
  • the valid flag (RDY) output unit is configured by the selector 3 and the flip-flop circuit 5 including the flip-flop circuit 1 constituting the detection unit. Regardless of the SDR mode or the ZDDR mode, the valid flag RDY is set to the L-th time after the edge of the external clock CLK where the L-first clock count is counted during the initialization latency (L) count period. Output in the period before the CLK edge.
  • the selector 3 notifies (L-2) that the number of clocks has been counted and becomes a high level.
  • (L2) Count signal C force Input terminal D of the flip-flop circuit 5 Is input. After that, it is output as the valid flag RDY by the internal clock CKI.
  • the valid flag RDY is output after the count of (L 1) and before the completion of the initial latency (L) count. Is done.
  • the selector 3 informs that the (L-1) number of clocks has been counted, and enters a high level signal to the input terminal D of the flip-flop circuit 5. After that, it is output as the valid flag RDY by the internal clock CKI.
  • the internal clock CKI is a double frequency clock of the external clock CLK. (L 1) Notify that the number of clocks has been counted. (L 1) If the internal clock CKI is operated at double frequency according to the count signal BRDYB, (L 1) Internal clock CKI that switches after the count number CKI The valid flag RDY is output in the second cycle of the second cycle of the final external clock CLK. This timing is before completion of the initial latency (L) count. Specific operation waveforms will be described later with reference to FIGS.
  • the valid flag (RDY) output unit disclosed in FIG. 2 is merely an example, and the circuit configuration is not limited to the configuration of FIG. For example, flip-flop times
  • the output terminal Q of the path 1 is connected to the input terminal D of the flip-flop circuit 5, the output terminal Q of the flip-flop circuit 1 and the output terminal Q of the flip-flop circuit 5 are connected to the input terminals A and B of the selector 3, Even if the configuration is such that the valid flag RDY is output from the output terminal of selector 3, the same operation and effect can be achieved.
  • the initial latency (the value to be subtracted from) may be a variable of n (where n is 1 or more), that is, (L-n).
  • FIG. 3 shows the internal clock generation unit of the first embodiment.
  • Two sets of transistor strings (Ml and M2, M3 and M4) connected in series between the output node NC and the ground potential, which is the low-level reference potential, supply the high-level power supply voltage VCC (VINT1 described later) to the output node NC.
  • the first and second clock generation units are configured together with the PMOS transistor MP which is a power supply unit to be supplied.
  • the gate terminal of the PMOS transistor MP is connected to the ground potential and is always in a conductive state, and charge is supplied to the output node NC.
  • the output node NC is commonly connected between the first clock generation unit and the second clock generation unit, and a common PMOS transistor MP is connected.
  • the output node NC outputs the internal clock CKI via the inverter gate 12 and is further inverted by the inverter gate 13 to output the inverted internal clock CKIB.
  • the external clock CLK is input to the NOR gate R1 together with the external clock pause command signal PDCLK. If the pause command signal PDCLK goes high and a pause command is issued, the external clock CLK is masked and does not propagate internally. When the pause command signal PDCLK is at a low level, the external clock CLK is inverted and propagated through the NOR gate R1.
  • the inverted signal S (N1) of the external clock CLK is propagated to the node N1, and is input to the input terminals of the inverter gate II and the delay unit 7, and the gate terminal of the NMOS transistor M3. Further, the in-phase signal S (N1B) of the external clock CLK is output from the output terminal of the inverter gate II and input to the gate terminal of the NMOS transistor Ml.
  • the inverted signal S (N1) input to the delay unit 7 is input to the NOR gate R2 after being given a predetermined delay time.
  • the operation signal SZD and the (L-1) count signal BRDYB are input to the NOR gate R2.
  • Operation mode signal SZD changes to DDR mode After the count signal BRDYB transitions to the low level by counting the number of clocks (L1) during the initial latency period (L1), the NOR gate R2 becomes a logic inversion gate.
  • the delayed signal S (N1BD) which is the reverse phase of the inverted signal S (N1), is output to the node N1BD, which is connected to the gate terminal of the NMOS transistor M4.
  • N1BD is inverted by the inverter gate 14 and output to the node N1D as the signal S (N1D), which is a delayed signal that is the reverse phase of the in-phase signal S (N1B).
  • Node N1D is connected to the gate terminal of NMOS transistor M2.
  • the output node NC is charged to a high level by the PMOS transistor MP, and the NMOS transistors Ml, M2, and M3 connected in series constituting the transistor array are connected. While both M4 and M4 are in the conductive state, the output node NC is pulled low and the high level internal clock CKI is output. After the end of that period, the internal clock CKI goes low.
  • the gate terminals of the NMOS transistors Ml and M2 include a signal S (N1B) synchronized with one edge of the external clock CLK, and a signal S (N1D) delayed in phase with the signal S (N1B). Is entered. Therefore, the transistors Ml and M2 are both in a conductive state during the period from the high level transition of the signal S (N1B) to the low level transition of the signal S (N1D).
  • the gate terminals of the NMOS transistors M3 and M4 have a signal S (N1) synchronized with the other edge of the external clock CLK and a signal S (N1BD) delayed in phase opposite to the signal S (N1). Is entered. Therefore, the transistors M3 and M4 are both in a conductive state during the period from the high level transition of the signal S (N1) to the low level transition of the signal S (N1BD). This period is set based on the delay time given by the delay unit 7.
  • the high level transition of the signal S (N1B) is synchronized with the high level transition of the external clock CLK.
  • the high level transition of signal S (N1) is synchronized with the low level transition of external clock CLK. Therefore, in synchronization with both edges of the external clock CLK, the internal clock CKI transitions to a high level during a period that substantially matches the delay time provided by the delay unit 7.
  • a high-level pulse signal is output as the internal clock CKI in synchronization with both edges of the external clock CLK, and the internal clock CKI is a clock having a frequency twice that of the external clock CLK.
  • the output node NC is pulled low according to the period during which the NMOS transistor Ml is conductive, and the internal clock CKI, which is an inverted signal thereof, is high. It becomes a level.
  • the conduction state of the NMOS transistor Ml is a high level period of the signal S (N1B). That is, the internal clock CKI ticks in synchronization with the external clock CLK.
  • the SDR mode or / and in the DDR mode when the initial latency (count is less than (L-1) number of clocks, the internal clock CKI has the same frequency synchronized with the external clock CLK.
  • the NOR gate R2 functions as a first pause unit and a signal mask unit.
  • SDR mode or when Z and initial latency (L) count is less than (L 1) number of clocks, signal S (N1BD) is fixed low and NMOS transistor M4 This is because the non-conducting state is maintained and the second clock generation unit including the NMOS transistors M3 and M4 enters a dormant state. This is also because the signal S (N1D) is fixed at a high level and the NMOS transistor M2 is maintained in a conductive state.
  • the output node NC force may also be connected in the order of NMOS transistors M2 and M1 (M4 and M3) in response to the ground potential which is the lower reference potential. From the viewpoint of high speed, it is preferable that the NMOS transistor on the low reference potential side is in a conductive state and that the NMOS transistor on the output node NC side is changed to a conductive state.
  • signal S (N1BD) is fixed at low level.
  • the NMOS transistor M4 on the output node NC side maintains the non-conductive state, even if the NMOS transistor M3 on the low reference potential side is turned on by the signal S (N1), the parasitic capacitance between the N MOS transistors M4 and M3 Operation with little voltage fluctuation on the output node NC side due to is stable.
  • a voltage level shifter may be used in combination with elements composed of two sets of transistor arrays (Ml and M2, M3 and M4) and a PMOS transistor MP.
  • the interface voltage which is the signal voltage value of the external terminals, is determined by system design capabilities other than the storage device, and may differ from the internal operating voltage value in the storage device. These are preferably subjected to voltage conversion processing at a portion close to the interface signal processing section of each external terminal in the storage device. In the present embodiment, as disclosed in FIG.
  • the external clock CLK is changed from the internal voltage 2 (VINT2; 1.5V, for example) according to the interface voltage to the internal voltage 1 (VINT1: 8V), the voltage amplitude value of the signal is converted by a voltage level shifter composed of the two transistor rows (Ml and M2, M3 and M4) and the PMOS transistor MP.
  • FIGS. 4 and 5 are operation waveforms of the internal clock generation unit (FIG. 3), respectively, when the SDRZDDR mode is set. The operation in each operation mode is explained based on Fig. 2 and Fig. 3.
  • the operation mode signal SZD is at high level, the output signal from the NOR gate R2 is fixed at low level.
  • the NMOS transistor M4 is maintained in a non-conductive state, and the N MOS transistor M2 is maintained in a conductive state.
  • the internal clock CKI goes high according to the conduction period of the NMOS transistor Ml.
  • the signal S (N 1B) input to the gate terminal is a signal in phase with the external clock CLK, and the internal clock CKI is output as a clock having the same frequency as the external clock CLK.
  • the (L2) count signal C transitions to high level is the same as in SDR mode.
  • the (L 2) count signal C input to the input terminal D of the flip-flop circuit 1 is output from the output terminal Q after one clock cycle by the external clock CLK, and is connected to the flip-flop circuit via the input terminal B of the selector 3. Propagates to input terminal D of 5. Then, after one clock cycle by the internal clock CKI, the valid flag RDY output from the output terminal Q changes to high level.
  • the operation mode signal SZD is at a low level.
  • the flip-flop circuit 1 inverts the (L-1) count signal BRDYB to low level, the NOR gate R2 functions as a logical inversion gate.
  • the signal S (NIBD) ZS (NID) which is delayed in phase with respect to the signal S (N1) ZS (N1B), is output.
  • Transistor transistor force composed of NMOS transistors Ml and M2, M3 and M4 Conducts in synchronization with both edges of the external clock CLK, and outputs an internal clock CKI having twice the frequency of the external clock CLK.
  • (L-1) The timing at which the count signal BRDYB is inverted to the low level is the time when the number of 2 clocks obtained by subtracting 1 from the latency (3) is counted in the initial latency counting period. . This is the start of the last external clock cycle in the initial latency count period. Thereafter, the signal S (NIBD) ZS (NID) is output.
  • Each of the NMOS transistors that constitute the transistor row is the period from the transition timing of the signal S (N1BD) / S (N1B) to the high level to the transition timing of the signal S (N1BD) / S (N1D) to the low level.
  • Both registers Ml and M2 and M3 and M4 conduct, and internal clock CKI transitions to high level.
  • a feature of the first invention is that the internal clock CKI has a double frequency in the final external clock cycle in the initial latency counting period.
  • the internal clock generation unit in FIG. 3 may include an inverter gate to which the signal from the delay unit 7 is input instead of the NOR gate R2.
  • a circuit for generating the internal clock CKI corresponding to the DDR mode can be configured.
  • FIG. 6 shows an internal clock generation unit of the second embodiment.
  • the internal clock generator of the first embodiment detects the half-cycle timing of the external clock CLK regardless of the time ratio of the high-Z low level period of the external clock CLK, and the half-cycle signal S A function to output (NPS) has been added.
  • the phase shift signal PS is set to the low level, and the internal clock CKI having the double frequency can be output in synchronization with both edges of the external clock CLK, as in the first embodiment.
  • the phase shift signal PS is set to high level, and the external clock CLK cycle that is not related to the edge timing of the external clock CLK using the half-cycle signal S (NPS) is divided into two with high accuracy. CKI can be output.
  • two sets of NMOS transistor rows M5 and M6 are provided between the output node NC and the ground potential, and the PMOS transistor MP
  • the fourth clock generation unit is configured.
  • the two sets of NMOS transistor arrays Ml and M2, and M3 and M4 constitute the third and fifth clock generation units.
  • a half-cycle signal S (NPS) is input to the gate terminal of the NMOS transistor M5.
  • a delayed signal S (NPSBD) which is opposite in phase to the half-cycle signal S (NPS) is input to the gate terminal of the NMOS transistor M6.
  • the half-cycle signal S (NPS) is output from the half-cycle notification unit 9.
  • the half cycle notification unit 9 is, for example, a DLL circuit, and when the external clock CLK is input and the phase shift signal PS input to the enable terminal EN is high, the half cycle signal S (NPS) is transmitted to the node NPS. Is output with high accuracy.
  • the half-cycle signal S (NPS) is input to the gate terminal of the NMOS transistor M5, and also to the NOR gate R4 via the delay unit 11.
  • the phase shift signal PS is inverted at the NOR gate R4.
  • the operation mode signal SZD and the (L 1) count signal BRDYB are input.
  • the signal S (NPSBD) is output from the NOR gate R4.
  • the output terminal of the inverter gate 14 is the node N1D and the NMOS Connect to the gate terminal of transistor M2.
  • a NOR gate R3 is provided, and the node N1D is connected to the input terminal thereof, and the phase shift signal PS is inputted.
  • the NOR gate R2 functions as a second pause unit and a signal mask unit, similarly to the first pause unit and the signal mask unit of the first embodiment.
  • the NOR gate R4 functions as a third pause unit.
  • the operation of the transistor strings (Ml, M2ZM3, and M4) that constitute the third Z fifth clock generator is the same as the transistor strings (Ml, M2ZM3, and M4) that constitute the first Z second clock generator in the first embodiment
  • the operation is the same as that in FIG.
  • the operation waveforms of signal S (NPS) and signal S (NPSBD) that control the conduction of the transistor strings (M5 and M6) that constitute the fourth clock generator are as shown in FIG.
  • the operation waveform of signal S (N1D) The operation of the transistor strings (M5 and M6) constituting the fourth clock generator is also the same as the operation of the transistor strings (Ml and M2) constituting the first clock generator in the first embodiment.
  • the half-cycle notifying unit 9 outputs a signal S (NPS) at the timing of the half-cycle TZ 2 with good accuracy with respect to the cycle T of the external clock CLK. Regardless of the difference in the time ratio of the high Z low level period of the external clock CLK, the period T can be equally divided into two to output the double clock internal clock CKI.
  • NPS signal S
  • the setup time Z hold time for the internal clock CKI can be secured to the maximum, and the operating margin can be secured to the maximum.
  • a desired internal clock CKI can be obtained by selecting a transistor column to be used for each operation state. Since it is a logical sum configuration connected to the output node NC, the transistor string to be used can be selected easily. be able to.
  • the transistor train (Ml and M2) is selected.
  • the NMOS transistor M2 is kept conductive, and the transistor string (Ml and M2) is controlled to conduct at the same frequency as the external clock CLK.
  • the transistor strings (M3 and M4, M5 and M6) are non-conductive.
  • the internal clock CKI corresponding to the SDR mode can be generated.
  • the transistor string (Ml and M2, M3 and M4) is selected.
  • the transistor strings (Ml and M2) and the transistor strings (M3 and M4) are controlled to be synchronized in synchronization with one edge of the external clock CLK and the other edge.
  • the transistor arrays (M5 and M6) are non-conductive.
  • the internal clock CKI can be generated in synchronization with both edges of the external clock CLK. Internal clock CLI corresponding to DDR mode is generated.
  • a transistor string (Ml and M2, M5 and M6) is selected.
  • the transistor string (Ml and M2) and the transistor string (M5 and M6) are controlled in conduction in synchronization with one edge of the external clock CLK and one edge of the half-cycle signal S (NPS).
  • the transistor arrays (M3 and M4) are non-conductive.
  • the internal clock CKI can be generated with a period of the external clock CLK divided into two with high accuracy.
  • An internal clock CLI corresponding to the DDR mode is generated.
  • the transistor array (M3 and M4) and the transistor array (M5 and M6) that can be selectively provided in the transistor array (M3 and M4) are provided in the force transistor array (M3 and M4).
  • a structure including transistor rows (M5 and M6) may be employed.
  • an inverter to which signals from the delay units 7 and 11 are input in place of the NOR gates R2 and R4 in the internal clock generation unit in FIG.
  • an internal clock CKI generation circuit corresponding to the DDR mode can be configured.
  • a basic clock generation unit is configured including the transistor arrays (Ml and M2).
  • the first intermediate clock generation unit is configured including the transistor arrays (M5 and M6).
  • a second intermediate clock generator including a transistor array (M3 and M4) Is configured. Either the first intermediate clock generation unit or the second intermediate clock generation unit is selected. Alternatively, if either one is provided, a double-frequency internal clock CKI is generated.
  • the power exemplifying the case where the external clock CLK is input to the flip-flop circuit 1 and the internal clock CKI is input to the flip-flop circuit 5 It is not limited to.
  • the flip-flop circuits 1 and 5 may be configured to input the common internal clock CKI.
  • a force indicating a configuration in which the signal S (N1) is input to the delay unit 7 is not limited to this.
  • the signal S (N1B) is not limited to this. It can be a delayed configuration.
  • the voltage level shifter may be shared by the elements constituted by the three sets of transistor arrays (Ml and M2, M3 and M4, M5 and M6) and the PMOS transistor MP disclosed in FIG.
  • the PMOS transistor MP which is a power supply unit that supplies the high-level power supply voltage VCC disclosed in FIGS. 3 and 6 to the output node NC, may be an electrical resistance component.
  • An element having an electrical resistance component other than a transistor may be used.
  • the (L 1) clock when (L 1) the number of clocks obtained by subtracting 1 from the initial latency (L) is detected and the second operation mode is set, the (L 1) clock Depending on the number of detection signals, the internal clock CKI is switched from the first clock power synchronized with one edge of the external clock CLK to the second clock synchronized with both edges of the external clock CLK.
  • Initial latency ( Subtracting from L) is not limited to 1. That is, (L-n) (where n is 1 or more) may be used. In this case, the flip-flop circuit 1 in FIG. 2 is increased according to n.
  • the DDR mode which is an example of the second operation mode
  • the number of clocks obtained by subtracting 2 from the initial latency (L) (L 2) is detected
  • the internal clock CKI is set to one of the external clocks CLK according to the detection signal of the number of clocks. From the first clock synchronized to the second clock to the second clock synchronized to both edges of the external clock CLK.
  • the external clock CLK is detected by subtracting 2 from the initial latency (L) (L 2).
  • (L 2) The first clock that synchronizes the internal clock CKI with either edge of the external clock CLK according to the step of detecting the number of clocks. To the second clock synchronized with both edges of the external clock CLK. This makes it possible to generate a signal optimally according to the definition of the valid flag (RDY).
  • n is not limited to an integer, and may be 1.5, for example. This corresponds to the fact that DDR mode is a latency specification of 0.5 units.

Landscapes

  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

　ＤＤＲモードでは、初期レイテンシ（Ｌ＝３）から１を減じた時点で（Ｌ−１）カウント信号ＢＲＤＹＢがローレベルに反転する。これにより、信号Ｓ（Ｎ１）／Ｓ（Ｎ１Ｂ）に対して逆相であって遅延した信号Ｓ（Ｎ１ＢＤ）／Ｓ（Ｎ１Ｄ）が出力され、両者のハイレベル期間に内部クロックＣＫＩがハイレベルとなる。これが外部クロックＣＬＫの両エッジに同期して行なわれ、２倍周波数の出力が開始される。初期レイテンシのカウント期間における初期レイテンシのカウントが完了する直前の外部クロックサイクルにおいて内部クロックＣＫＩが２倍周波数に切り替わる。また、有効フラグＲＤＹは、２倍周波数の第２サイクルでハイレベルに遷移する。

Description

明 細 書
同期型記憶装置、およびその制御方法
技術分野
[0001] 本発明は、シングルデータレートモードとダブルデータレートモードとを切り替えて 使用することが可能な同期型記憶装置、およびその制御方法に関し、また、ダブル データレートモードの同期型記憶装置、およびその制御方法に関するものである。 背景技術
[0002] 特許文献 1に開示されている同期式半導体メモリ装置では、制御パルス発生回路と して、図 9に示す回路が開示されている。内部クロック発生副回路 150、分周器 152 、選択部 153等を備えて構成されている。
[0003] 内部クロック発生副回路 150は、外部システムクロック CLKを受け入れ、外部システ ムクロック CLKと同じ周波数を有する DDRモード用内部クロック PCLK— DDRを発 生する。分周器 152は、 DDRモード用内部クロック PCLK_DDRを受けて、これを 分周して DDRモード用内部クロック PCLK— DDRの半分の周波数を有する SDRモ ード用内部クロック PCLK_SDRを発生する。
[0004] 選択部 153は、モード制御信号 ZDDRに応答して DDRモード用内部クロック PCL K— DDR及び SDRモード用内部クロック PCLK— SDRの何れか一つを選択して内 咅クロックとして出力する。
[0005] DDRモードで動作する時、モード制御信号 ZDDRはローレベルを有する。この時 、選択部 153の伝送スィッチ 154は、モード制御信号 ZDDR及びインバータ 158に より反転されたモード制御信号 ZDDRに応答してターンオンされ、伝送スィッチ 156 はターンオフされる。従って、 DDRモード用内部クロック PCLK— DDRが内部クロッ ク PCLKとして出力される。
[0006] SDRモードで動作する時、モード制御信号 ZDDRはハイレベルを有する。この時 、選択部 153の伝送スィッチ 154はターンオフされ、伝送スィッチ 156はターンオンさ れて、 SDRモード用内部クロック PCLK— SDRが内部クロック PCLKとして出力され る。 [0007] 特許文献 1 :特開平 11 213668号公報
発明の開示
発明が解決しょうとする課題
[0008] 特許文献 1では、内部クロック発生副回路 150より出力される内部クロック発生副回 路 150と、分周器 152より出力される SDRモード用内部クロック PCLK— SDRとが、 選択部 153により択一選択されて、内部クロック PCLKとして出力される構成である。 選択部 153は、モード制御信号 ZDDRとその反転信号を出力するインバータ 158か らの信号に応じて、伝送スィッチ 154、 156の何れか一方がターンオンし、他方がタ ーンオフする。
[0009] しかしながら、 SDRモードと DDRモードとの間での動作モードの切り替えは、モー ド制御信号 ZDDRにおける論理レベルの遷移により行なわれるところ、インバータ 1 58や、伝送スィッチ 154、 156等において動作遅延が存在するため、モード制御信 号 ZDDRの遷移から内部クロック PCLKの切り替わりまでには、時間遅れが発生し てしまうおそれがある。
また、特許文献 1では、内部クロック PCLKに応じて、レイテンシの計数や種々のフ ラグの生成等の制御が行なわれる。この場合、 DDRモードにより 2倍周波数で動作 する内部クロック PCLKに対しても行なわれなければならず、高速クロックに対応する ため、回路構成上の負担増となってしまうおそれがある。
課題を解決するための手段
[0010] 本発明は前記背景技術に鑑みなされたものであり、 SDRモードと DDRモードとの 2 つの動作モードを備え、これらの動作モードを切り替えて動作する同期型記憶装置 について、動作モードの切り替えを簡易に行なうことが可能であると共に、安定した D DRモード動作を簡易に実現することが可能な同期型記憶装置、およびその制御方 法を提供することを目的とする。
[0011] 前記目的を達成するためになされた第 1の発明の同期型記憶装置は、外部クロック の何れか一方のエッジに同期してアクセス動作が行なわれる第 1動作モードと、外部 クロックの両エッジに同期してアクセス動作が行なわれる第 2動作モードとの切り替え が可能な同期型記憶装置であって、起動からの初期レイテンシ (L)を計数する間、 外部クロックをカウントし、初期レイテンシ (L)から n(nは、 1以上の 0. 5刻みの数値） を減じた (L n)クロック数を検出する (L n)検出部と、第 2動作モードが設定されて いる場合、（L n)検出部力もの検出信号に応じて、内部クロックを、外部クロックの何 れか一方のエッジに同期する第 1クロックから、外部クロックの両エッジに同期する第 2クロックに切り替える内部クロック生成部とを備えることを特徴とする。
[0012] 第 1の発明の同期型記憶装置では、（L n)検出部により、外部クロックをカウントし て初期レイテンシ (L)を計数する際、初期レイテンシ (L)カゝら nを減じた (L n)クロック 数を検出し、第 2動作モードが設定されている場合に、内部クロック生成部〖こより、 （L n)クロック数の検出信号に応じて、内部クロックを、外部クロックの何れか一方のェ ッジ〖こ同期する第 1クロック力ら、外咅クロックの両ェッジ〖こ同期する第 2クロック〖こ切り 替える。
[0013] また、第 1の発明の同期型記憶装置の制御方法は、外部クロックの何れか一方のェ ッジに同期してアクセス動作が行なわれる第 1動作モードと、外部クロックの両エッジ に同期してアクセス動作が行なわれる第 2動作モードとの切り替えが可能な同期型記 憶装置の制御方法であって、起動力 の初期レイテンシ (L)を計数する際、外部クロ ックについて、初期レイテンシ (L)から n (nは、 1以上の 0. 5刻みの数値)を減じた (L n)クロック数を検出するステップと、第 2動作モードが設定されている場合、 (L-n) クロック数を検出するステップに応じて、内部クロックを、外部クロックの何れか一方の エッジ〖こ同期する第 1クロック力ら、外咅クロックの両ェッジ〖こ同期する第 2クロックに 切り替えるステップとを有することを特徴とする。
[0014] 第 1の発明の同期型記憶装置の制御方法では、外部クロックをカウントして初期レ ィテンシ (L)を計数する際、初期レイテンシ (L)カゝら nを減じた (L-n)クロック数を検 出し、第 2動作モードが設定されている場合に、（L n)クロック数の検出に応じて、内 部クロックを、外部クロックの何れか一方のエッジに同期する第 1クロックから、外部ク ロックの両エッジに同期する第 2クロックに切り替える。
[0015] これにより、第 1Z第 2動作モードの動作モードの違いに関わらず、外部クロックの 一方のエッジで計数される初期レイテンシ (L)のカウント期間に、（L-n)クロック数が カウントされたことに応じて、内部クロックを、第 1動作モードでの内部クロックである第 1クロックから、第 2動作モードでの内部クロックである第 2クロックに切り替えることが できる。初期レイテンシ (L)のカウント期間内に、第 1動作モードから第 2動作モード への内部クロックの切り替え動作を埋め込ませることができ、内部クロックの切り替え に特別な切り替え期間を設ける必要がない。動作モードを切り替える際の切り替え時 間を確保する必要がなぐ時間遅れのない動作モードの切り替えを実現することがで きる。第 1動作モードから第 2動作モードへの動作モードの切り替えを容易に行なうこ とが可能な同期型記憶装置、およびその制御方法を提供することができる。
[0016] また、第 2の発明の同期型記憶装置は、外部クロックの両エッジに同期してアクセス 動作が行なわれる同期型記憶装置であって、外部クロックの一方のエッジに同期す る信号と、該信号の逆相であって遅延した信号とに応じて、パルス信号を出力する基 本クロック生成部と、外部クロックの一方のエッジからの半周期のタイミングを報知して 半周期信号を出力する半周期報知部と、半周期信号と、半周期信号の逆相であって 遅延した信号とに応じて、パルス信号を出力する第 1中間クロック生成部とを備え、基 本クロック生成部および第 1中間クロック生成部から出力されるパルス信号に応じて 第 2クロックが生成されることを特徴とする。
[0017] 第 2の発明の同期型記憶装置では、基本クロック生成部により、外部クロックの一方 のエッジに同期する信号と、この信号の逆相であって遅延した信号とに応じて、パル ス信号が出力されて、第 1動作モードにおける第 1クロックが生成される。更に、第 1 中間クロック生成部により、半周期信号と、半周期信号の逆相であって遅延した信号 とに応じて、パルス信号が出力され、基本クロック生成部からのパルス信号と共に、第
2動作モードにおける第 2クロックが生成される。ここで、半周期信号は、半周期報知 部により報知され、外部クロックの一方のエッジ力 の半周期のタイミングを示す信号 である。
[0018] また、第 2の発明の同期型記憶装置の制御方法は、外部クロックの両エッジに同期 してアクセス動作が行なわれる同期型記憶装置の制御方法であって、外部クロックの 一方のエッジに同期する信号と、その逆相で遅延した信号とに応じて、パルス信号を 生成して内部クロックとするステップと、外部クロックの一方のエッジからの半周期のタ イミングを報知するステップと、半周期のタイミングを報知するステップにより得られる 信号と、その逆相で遅延した信号とに応じて、パルス信号を生成して内部クロックに 加えるステップとを有することを特徴とする。
[0019] 第 2の発明の同期型記憶装置の制御方法では、外部クロックの一方のエッジに同 期する信号と、この信号の逆相であって遅延した信号とに応じて、パルス信号が出力 されて、第 1動作モードにおける第 1クロックが生成される。更に、半周期信号と、半 周期信号の逆相であって遅延した信号とに応じて、パルス信号が出力され、第 1クロ ック生成部からのパルス信号と共に、第 2動作モードにおける第 2クロックが生成され る。ここで、半周期信号は、半周期報知部により報知され、外部クロックの一方のエツ ジカもの半周期のタイミングを示す信号である。
[0020] これにより、外部クロックの周期は正確ではある力 両エッジ間の時間間隔が均等 ではない場合にも、半周期信号により外部クロックの一方のエッジからの半周期のタ イミングが正確に報知されるので、外部クロックの一方のエッジに基づいて、第 1クロッ クの 2倍周波数を有する第 2クロックを、精度良く生成することができる。第 2動作モー ドで動作する場合に、外部クロックの 1周期の間に行なわれる 2回の動作を、均等な 時間間隔で割り振ることができ、各動作における、セットアップ時間やホールド時間を 最大限に確保することができる。
発明の効果
[0021] 本発明の同期型記憶装置、およびその制御方法によれば、第 1動作モードと第 2動 作モードとの 2つの動作モードを備え、これらの動作モードを切り替えて動作する同 期型記憶装置について、動作モードの切り替えの際に行なわれる内部クロックの切り 替えを、初期レイテンシ (L)のカウント動作期間内に埋め込ませることができ、内部ク ロックの切り替え時間を別途確保する必要がない。また、第 2動作モードにおける第 2 クロックを精度良く生成することができる。安定した動作、および動作モードの切り替 えを、簡易に実現することが可能となる。
図面の簡単な説明
[0022] [図 1]第 1および第 2実施形態に共通な本発明の同期型記憶装置の回路ブロック図 である。
[図 2]第 1および第 2実施形態に共通な有効フラグ (RDY)出力部を示す回路図であ る。
[図 3]第 1実施形態の内部クロック生成部を示す回路図である。
[図 4]図 3の内部クロック生成部において、 SDRモード時の動作を示す波形図である
[図 5]図 3の内部クロック生成部において、 DDRモード時の動作を示す波形図である
[図 6]第 2実施形態の内部クロック生成部を示す回路図である。
[図 7]図 3の内部クロック生成部において、動作モードごとの設定を示す図である。
[図 8]図 3の内部クロック生成部において、半周期信号 (NPS)に基づく第 2クロックの 生成の様子を示す波形図である。
[図 9]特許文献 1に開示されて 、る回路図である。
符号の説明
1、 5 フリップフロップ回路
3 セレクタ
5 フリップフロップ回路
7 遅延部
9 半周期報知部
11 遅延部
C コントローラ
CKIO 内部クロック生成部
DQC データ入出力制御部
M 同期型記憶装置
Mlと M2、 M3と M4、 M5と M6 トランジスタ列
RO 有効フラグ (RDY)出力部
BRDYB (L— 1)カウント信号
C (L 2)カウント信号
CKI 内咅クロック
CLK 外咅クロック NC 出力ノード
PS フェーズシフト信号
RDY 有効フラグ
S/D 動作モード信号
S (NPS) 半周期信号
発明を実施するための最良の形態
[0024] 以下、本発明の同期型記憶装置、およびその制御方法について具体化した第 1お よび第 2実施形態を図 2乃至図 8、図 9に基づき図面を参照しつつ詳細に説明する。
[0025] フラッシュメモリ等の不揮発性記憶装置や、 DRAM, SRAM等の揮発性記憶装置 においては、図 9に開示される外部クロック CLKに同期してデータの読み出し動作が 行われる、いわゆる同期型記憶装置 Mなる動作仕様を有する記憶装置がある。同期 型記憶装置 Mでは、定常状態においてクロックサイクルごとに、順次、異なるアドレス 力 データが読み出される。ここで、一般的に外部クロック CLKは高速であり、高速ク ロックサイクルに対してサイクルごとのデータ読み出し動作を可能とするためには、読 み出し動作の開始時に、複数のメモリセル力 のデータの増幅等、読み出しデータ の内部的な前処理を完了させておく必要がある。
[0026] この前処理を行なうための時間として、起動後の初期レイテンシ (L)が設定されて いる。初期レイテンシ (L)は、外部アドレスの取り込みを行なう起動指令 (ZAVD等） 後の、外部クロック CLKのクロック数で設定されることが一般的である。初期レイテン シ (L)として設定されるクロック数の外部クロック CLKが経過した時点で読み出しデ ータの内部的な前処理が完了し、初期レイテンシ (L)を経過したらデータ DQの出力 が可能となる。データ入出力制御部 DQCにより制御される。データ DQの内部的な 前処理が完了したことを外部に報知するデータ有効フラグを出力できれば、外部クロ ック CLKのクロック数のカウントと合わせて、またはクロック数のカウントに代えて、出 力されるデータ DQが有効なデータであることをメモリコントローラなどのシステム C側 が確認することができる。特に、同期型記憶装置 M力 出力されるデータ DQを受け るシステム C力 外部クロック CLKのクロック数をカウントして ヽな 、場合に必要となる フラグである。 [0027] ここで、データ有効フラグとは、例えば、フラッシュメモリ等の不揮発性記憶装置に おいては、図 9に開示される RDY端子 (RDY)カゝら出力される信号である。このデー タ有効フラグ RDYを出力するのが有効フラグ (RDY)出力部である。システム C側は 、 RDY端子 (RDY)における信号の論理レベルを監視し、データ端子 (DQ)から出 力されるデータ DQが有効なデータである力否かの判断をすることができる。データ 有効フラグは、初期化レイテンシ (L)のカウント期間において L 1回目のクロックの後 で、且つ L回目のクロックの前に出力される。
尚、外部クロック CLKは、内部クロック生成部〖こ入力され、内部クロック CKI/CKI Bが生成される。内部クロック CKIZCKIB力 有効フラグ (RDY)出力部 RO、および データ入出力制御部 DQCに供給される。
[0028] 図 2に示す回路図は、有効フラグ (RDY)出力部の回路例である。後述する第 1お よび第 2実施形態の何れにも適用される回路例である。
[0029] フリップフロップ回路 1は、外部クロック CLKのクロック数をカウントする不図示の力 ゥンタ回路により、初期レイテンシ (L)から 2を減じた (L 2)クロック数をカウントしたこ とを報知してハイレベルとなる、（L 2)カウント信号 C力 入力端子 Dに入力される。 クロック端子 CKには外部クロック CLKが入力される。従って、出力端子 Qおよび QB 力らは、 1クロックサイクル遅れで (L 2)カウント信号 Cとの同相信号および逆相信号 が出力される。これらの信号は (L 1)カウント数をカウントする信号である。逆相信号 は、（L 1)クロック数をカウントしたことを報知してローレベルとなる（L 1)カウント信 号 BRDYBとして出力される。フリップフロップ回路 1が (L n)検出部を構成している
[0030] (L 1)クロック数をカウントしたことを報知してノ、ィレベルとなる同相信号は、セレク タ 3の一方の入力端子 Bに入力される。セレクタ 3の他方の入力端子 Aには (L 2)力 ゥント信号 Cが入力される。セレ外信号は、動作モード信号 SZDである。第 1動作モ ードの一例である SDRモードにおいてはハイレベルとなり、入力端子 Aを選択する。 第 2動作モードの一例である DDRモードにおいてはローレベルとなり、入力端子 Bを 選択する。
[0031] セレクタ 3からの出力信号はフリップフロップ回路 5の入力端子 Dに入力される。フリ ップフロップ回路 5のクロック端子 CKには内部クロック CKIが入力される。ここで、内 部クロック CKIは、後述するように、同期型記憶装置の内部で同期信号として機能す るクロックである。 SDRモードにおいては外部クロック CLKと同一の周波数を有する クロック信号を出力する。 DDRモードにおいては外部クロック CLKの 2倍の周波数を 有するクロック信号を出力する。前者が第 1クロックであり、後者が第 2クロックである。 フリップフロップ回路 5の出力端子 Qからは有効フラグ RDYが出力される。
[0032] (L n)検出部を構成するフリップフロップ回路 1を含んで、セレクタ 3、およびフリツ プフロップ回路 5により、有効フラグ (RDY)出力部が構成されている。有効フラグ RD Yを、 SDRモード ZDDRモードに関わらず、初期化レイテンシ (L)のカウント期間に おいて L— 1回目のクロック数がカウントされる外部クロック CLKのエッジ後であって， L回目の CLKエッジの前の期間に出力する。
[0033] すなわち、 SDRモードにおいては、セレクタ 3により、（L— 2)クロック数をカウントし たことを報知してハイレベルとなる（L 2)カウント信号 C力 フリップフロップ回路 5の 入力端子 Dに入力される。その後の内部クロック CKIにより有効フラグ RDYとして出 力される。 SDRモードでは、内部クロック CKIは外部クロック CLKと同じ周波数のクロ ックであるため、有効フラグ RDYが、（L 1)カウント数の後であって、初期レイテンシ (L)のカウント完了前に出力される。
[0034] DDRモードにおいては、セレクタ 3により、（L—1)クロック数をカウントしたことを報 知してハイレベルとなる信号が、フリップフロップ回路 5の入力端子 Dに入力される。 その後の内部クロック CKIにより有効フラグ RDYとして出力される。 DDRモードでは 、内咅クロック CKIは外咅クロック CLKの 2倍周波数のクロックである。 （L 1)クロック 数をカウントしたことを報知する (L 1)カウント信号 BRDYBに応じて内部クロック CK Iを 2倍周波数で動作させてやれば、（L 1)カウント数の後に切り替わる内部クロック CKIの第 2サイクル、すなわち最終の外部クロック CLKの後半サイクルで、有効フラ グ RDYが出力される。このタイミングは、初期レイテンシ (L)のカウント完了前である。 具体的な動作波形は、図 4、図 5において後述する。
[0035] 尚、図 2に開示した有効フラグ (RDY)出力部は、一実施例を示すに留まるもので あり、回路構成は図 2の構成に限定されるものではない。例えば、フリップフロップ回 路 1の出力端子 Qをフリップフロップ回路 5の入力端子 Dに接続し、セレクタ 3の入力 端子 Aおよび Bに、フリップフロップ回路 1の出力端子 Qおよびフリップフロップ回路 5 の出力端子 Qを接続し、セレクタ 3の出力端子カゝら有効フラグ RDYを出力する構成と しても、同様の作用 ·効果を奏することができる。
更に、後述するように有効フラグ (RDY)の規定に応じて、初期レイテンシ ( から 減じる値を、 nの変数 (但し nは、 1以上）としても良い。即ち、（L-n)としてもよい。
[0036] 次に、図 3により、第 1実施形態の内部クロック生成部を示す。出力ノード NCと低位 基準電位である接地電位との間に直列接続された、 2組のトランジスタ列（Mlと M2、 M3と M4)は、高位電源電圧 VCC (後述する VINT1)を出力ノード NCに供給する電 源供給部である PMOSトランジスタ MPと共に、第 1、第 2クロック生成部を構成してい る。 PMOSトランジスタ MPのゲート端子は、例えば、接地電位に接続されて常時、 導通状態にあり、出力ノード NCに対して電荷の供給が行われる。第 1クロック生成部 と第 2クロック生成部との間で、出力ノード NCは共通に接続されており、共用の PMO Sトランジスタ MPが接続されている。出力ノード NCは、インバータゲート 12を介して 内部クロック CKIが出力され、更にインバータゲート 13で反転されて反転内部クロック CKIBが出力される。
[0037] 外部クロック CLKは、外部クロックの休止指令信号 PDCLKと共にノアゲート R1に 入力される。休止指令信号 PDCLKがハイレベルとなり休止指令が発令されて 、る 場合には、外部クロック CLKはマスクされ内部に伝播することはない。休止指令信号 PDCLKがローレベルの場合、外部クロック CLKは、ノアゲート R1を介して反転され て内部に伝播される。外部クロック CLKの反転信号 S (N1)は、ノード N1に伝播され 、インバータゲート IIおよび遅延部 7の入力端子、そして NMOSトランジスタ M3のゲ ート端子に入力される。また、インバータゲート IIの出力端子からは、外部クロック CL Kの同相信号 S (N1B)が出力され、 NMOSトランジスタ Mlのゲート端子に入力され る。
[0038] 遅延部 7に入力された反転信号 S (N1)は、所定の遅延時間が付与された上で、ノ ァゲート R2に入力される。ノアゲート R2には、この他に、動作モード信号 SZD、およ び (L—1)カウント信号 BRDYBが入力される。動作モード信号 SZDが DDRモードを 示すローレベルであって、初期レイテンシ ( のカウント期間にお 、て（L 1)クロック 数をカウントしたことにより（L 1)カウント信号 BRDYBがローレベルに遷移した後に 、ノアゲート R2は論理反転ゲートとなる。反転信号 S (N1)の逆相であって遅延した 信号 S (N1BD)がノード N1BDに出力される。ノード N1BDは、 NMOSトランジスタ M4のゲート端子に接続されている。更に、信号 S (N1BD)は、インバータゲート 14で 反転されて信号 S (N1D)としてノード N1Dに出力される。信号 S (N1D)は、同相信 号 S (N1B)の逆相であって遅延した信号である。ノード N1Dは、 NMOSトランジスタ M2のゲート端子に接続されて 、る。
[0039] 図 3に例示した第 1クロック生成部は、出力ノード NCが PMOSトランジスタ MPによ りハイレベルに充電されているところ、トランジスタ列を構成する直列接続の NMOSト ランジスタ Mlと M2、 M3と M4が共に導通状態にある期間に、出力ノード NCをロー レベルに引き抜き、ハイレベルの内部クロック CKIを出力する。その期間の終了後に 内部クロック CKIはローレベルに遷移する。
[0040] NMOSトランジスタ Mlと M2のゲート端子には、外部クロック CLKの一方のエッジ に同期する信号 S (N1B)と、信号 S (N1B)の逆相であって遅延した信号 S (N1D)と が入力される。従って、信号 S (N1B)のハイレベル遷移から信号 S (N1D)のローレ ベル遷移にいたる期間に、トランジスタ Mlと M2は共に導通状態となる。また、 NMO Sトランジスタ M3と M4のゲート端子には、外部クロック CLKの他方のエッジに同期 する信号 S (N1)と、信号 S (N1)の逆相であって遅延した信号 S (N1BD)とが入力さ れる。従って、信号 S (N1)のハイレベル遷移から信号 S (N1BD)のローレベル遷移 にいたる期間に、トランジスタ M3と M4は共に導通状態となる。尚、この期間は、遅延 部 7により付与される遅延時間に基づいて設定される。
[0041] 信号 S (N1B)のハイレベル遷移は、外部クロック CLKのハイレベル遷移に同期す る。また、信号 S (N1)のハイレベル遷移は、外部クロック CLKのローレベル遷移に同 期する。従って、外部クロック CLKの両エッジに同期して、遅延部 7により付与される 遅延時間に略一致する期間、内部クロック CKIがハイレベルに遷移する。外部クロッ ク CLKの両エッジに同期して内部クロック CKIとしてハイレベルのパルス信号が出力 され、内部クロック CKIは、外部クロック CLKの 2倍周波数のクロックとなる。 [0042] 尚、 SDRモードが設定されて ヽる場合 (動作モード信号 SZDがハイレベル）、また は Zおよび初期レイテンシ (L)のカウントが (L 1)クロック数未満である場合 ( (L 1) カウント信号 BRDYBがハイレベル）には、ノアゲート R2の出力信号はローレベルに 固定される。すなわち、信号 S (N1BD)はローレベル、信号 S (N1D)はハイレベルに 固定される。 NMOSトランジスタ M4は非導通状態に、 NMOSトランジスタ M2は導 通状態に維持される。この場合には、トランジスタ Mlおよび M2で構成されているトラ ンジスタ列において、 NMOSトランジスタ Mlが導通する期間に応じて、出力ノード N Cがローレベルに引き抜かれ、その反転信号である内部クロック CKIがハイレベルと なる。 NMOSトランジスタ Mlの導通状態は、信号 S (N1B)のハイレベルの期間であ る。すなわち、外部クロック CLKに同期して内部クロック CKIがクロックを刻むこととな る。 SDRモードにおいて、または/および DDRモードであって初期レイテンシ（ の カウントが（L-1)クロック数未満である場合に、内部クロック CKIが外部クロック CLK に同期した同一の周波数となる。
[0043] ここで、ノアゲート R2が、第 1休止部、および信号マスク部として機能する。 SDRモ ードが設定されて 、る場合、または Zおよび初期レイテンシ (L)のカウントが (L 1)ク ロック数未満である場合、信号 S (N1BD)がローレベルに固定され NMOSトランジス タ M4が非導通状態を維持して、 NMOSトランジスタ M3と M4を含む第 2クロック生 成部が休止状態になるからである。また、信号 S (N1D)がハイレベルに固定され N MOSトランジスタ M2を導通状態に維持するからである。
また、出力ノード NCと低位基準電位である接地電位との間に直列接続された 2組 のトランジスタ列（Mlと M2、 M3と M4)内の素子の順位は、適宜に設定される。図 3 に対して、出力ノード NC力も低位基準電位である接地電位にむ力つて、 NMOSトラ ンジスタ M2、 M1 (M4、 M3)の順に接続する構成としてもよい。 NMOSトランジスタ 特性カゝら低位基準電位側の NMOSトランジスタが導通状態で且つ出力ノード NC側 の NMOSトランジスタが非導通状態力も導通状態へ遷移したほうが高速性を考える に好ましい。
また、 SDRモードが設定されている場合、または Zおよび初期レイテンシ (L)の力 ゥントが（L 1)クロック数未満である場合、信号 S (N1BD)がローレベルに固定され 出力ノード NC側の NMOSトランジスタ M4が非導通状態を維持することにより、低位 基準電位側の NMOSトランジスタ M3が信号 S (N1)により導通状態になっても、 N MOSトランジスタ M4、 M3間の寄生容量による出力ノード NC側の電圧変動が少な ぐ動作が安定する。
また、 2組のトランジスタ列（Mlと M2、 M3と M4)と PMOSトランジスタ MPとで 構成された素子らで電圧レベルシフタを兼用してもよい。外部端子らの信号電圧値 であるインターフェース電圧は記憶装置以外のシステム設計力 決定され、記憶装 置内の内部動作電圧値と違いが生ずることがある。これらは記憶装置内の各外部端 子のインターフェース信号処理部に近い部分で電圧変換処理されることが望ましい。 本実施例の場合、図 3で開示されるように外部クロック CLKは、インターフェース電圧 に準じた内部電圧 2 (VINT2 ;例えば 1. 5V)から内部動作電圧である内部電圧 1 (V INT1 :例えば 1. 8V)へ前記 2組のトランジスタ列（Mlと M2、 M3と M4)と PMOSト ランジスタ MPとで構成された電圧レベルシフタによってその信号の電圧振幅値が変 換される。
[0044] 図 4、図 5は、各々、 SDRZDDRモード設定時における、内部クロック生成部（図 3 )の動作波形である。図 2および図 3に基づいて、各動作モードでの動作を説明する
[0045] SDRモード（図 4)では、初期レイテンシが 6 (L= 6)の場合を示している。初期レイ テンシから 2を減じた 4クロック数のカウント時点で、（L 2)カウント信号 Cがハイレべ ルに遷移する。セレクタ 3の入力端子 Aを介してフリップフロップ回路 5の入力端子 D に伝播し、内部クロック CKIによる 1クロックサイクル後に、出力端子 Qから出力される 有効フラグ RDYがハイレベルに遷移する。
[0046] また、動作モード信号 SZDはハイレベルであるので、ノアゲート R2からの出力信 号はローレベルに固定される。 NMOSトランジスタ M4は非導通状態に維持され、 N MOSトランジスタ M2は導通状態に維持される。内部クロック CKIは、 NMOSトラン ジスタ Mlの導通期間に応じてハイレベルとなる。ゲート端子に入力される信号 S (N 1B)が外部クロック CLKと同相の信号であり、内部クロック CKIは外部クロック CLKと 同一周波数のクロックとして出力される。 [0047] DDRモード（図 5)では、初期レイテンシが 3 (L = 3)の場合を示している。初期レイ テンシから 2を減じた 1クロック数のカウント時点で、（L 2)カウント信号 Cがハイレべ ルに遷移することは、 SDRモードの場合と同じである。フリップフロップ回路 1の入力 端子 Dに入力された (L 2)カウント信号 Cは、外部クロック CLKによる 1クロックサイク ル後に出力端子 Qから出力され、セレクタ 3の入力端子 Bを介して、フリップフロップ 回路 5の入力端子 Dに伝播する。そして、内部クロック CKIによる 1クロックサイクル後 に、出力端子 Qから出力される有効フラグ RDYがハイレベルに遷移する。
[0048] この時、動作モード信号 SZDはローレベルである。フリップフロップ回路 1により（L —1)カウント信号 BRDYBがローレベルに反転することに応じて、ノアゲート R2は論 理反転ゲートとして機能する。信号 S (N1) ZS (N1B)に対して逆相であって遅延し た信号 S (NIBD)ZS (NID)が出力される。 NMOSトランジスタ Mlと M2、 M3と M 4とで構成されるトランジスタ列力 外部クロック CLKの両エッジに同期して導通し、 外部クロック CLKの 2倍周波数を有する内部クロック CKIが出力される。
[0049] ここで、 （L—1)カウント信号 BRDYBがローレベルに反転するタイミングは、初期レ ィテンシのカウント期間において、レイテンシ（3)から 1を減じた 2クロック数がカウント された時点である。初期レイテンシのカウント期間における最終の外部クロックサイク ルの開始時点である。この後、信号 S (NIBD) ZS (NID)が出力される。各々、信 号 S (Nl) /S (N1B)のハイレベルへの遷移タイミングから、信号 S (N1BD) /S (N 1D)のローレベルへの遷移タイミングの期間、トランジスタ列を構成する NMOSトラン ジスタ Mlと M2、 M3と M4が共に導通し、内部クロック CKIをハイレベルに遷移する
[0050] 初期レイテンシのカウント期間における最終の外部クロックサイクルにおいて内部ク ロック CKIが 2倍周波数となることが第 1の発明の特徴である。 DDRモードでは、 2倍 周波数の内部クロック CKIに応じてデータの読み出し動作が行なわれるため、初期レ ィテンシのカウントが完了する直前（レイテンシ = 2. 5前）の外部クロックサイクル内の 内部クロック CKIに同期して有効データが出力されると誤認してしまわないようにする 必要がある。このため、初期レイテンシのカウントが完了する直前の外部クロックサイ クル内の内部クロック CKIにおける第 2サイクル（レイテンシ = 2. 5)を待って、有効フ ラグ RDYをノヽィレベルに遷移することが好ましい。これにより、初期化レイテンシ (L = 3)がカウントされた時点であって有効データが読み出される最初の外部クロックの エッジ時点で、有効フラグ RDYをハイレベルに遷移することができる。
[0051] また、 SDRモードと DDRモードとの切り替えが必要ない場合、図 3の内部クロック生 成部において、ノアゲート R2に代えて、遅延部 7からの信号が入力されるインバータ ゲートを備えてやれば、 DDRモードに対応する内部クロック CKIの生成回路を構成 することができる。
[0052] 図 6に第 2実施形態の内部クロック生成部を示す。第 2実施形態では、第 1実施形 態の内部クロック生成部に、外部クロック CLKの半周期タイミングを外部クロック CLK のハイ Zローレベルの期間の時間割合に関わりなく検出して、半周期信号 S (NPS) を出力する機能が追加されている。 DDRモードにおいて、フェーズシフト信号 PSを ローレベルとして、第 1実施形態の場合と同様に、外部クロック CLKの両エッジに同 期して 2倍周波数の内部クロック CKIを出力することができる。また、フェーズシフト信 号 PSをハイレベルとして、半周期信号 S (NPS)を利用して外部クロック CLKのエツ ジタイミングに関わりなぐ外部クロック CLKの周期を精度良く 2分割した 2倍周波数 の内部クロック CKIを出力することができる。
[0053] 第 2実施形態では、第 1実施形態の内部クロック生成部に加えて、 2組の NMOSト ランジスタ列 M5と M6を、出力ノード NCと接地電位との間に備え、 PMOSトランジス タ MPと共に、第 4クロック生成部を構成している。第 2実施形態では、 2組の NMOS トランジスタ列 Mlと M2、 M3と M4は、第 3、第 5クロック生成部を構成している。
[0054] NMOSトランジスタ M5のゲート端子には、半周期信号 S (NPS)が入力される。ま た、 NMOSトランジスタ M6のゲート端子には、半周期信号 S (NPS)の逆相であって 、遅延した信号 S (NPSBD)が入力される。ここで、半周期信号 S (NPS)は半周期報 知部 9から出力される。半周期報知部 9は、例えば、 DLL回路であり、外部クロック C LKが入力され、ィネーブル端子 ENに入力されるフェーズシフト信号 PSがハイレべ ルの場合、ノード NPSに半周期信号 S (NPS)が精度良く出力される。半周期信号 S (NPS)は、 NMOSトランジスタ M5のゲート端子に入力されると共に、遅延部 11を経 て、ノアゲート R4に入力される。ノアゲート R4には、フェーズシフト信号 PSがインバ ータゲート 15で反転されて入力されると共に、動作モード信号 SZD、および (L 1) カウント信号 BRDYBが入力される。ノアゲート R4からは信号 S (NPSBD)が出力さ れる。
[0055] また、第 1実施形態の内部クロック生成部におけるノアゲート R2およびインバータゲ ート 14の出力端子がノード N1BDおよびノード N1Dであることに代えて、インバータ ゲート 14の出力端子をノード N1Dとして NMOSトランジスタ M2のゲート端子に接続 する。更にノアゲート R3を備えて、その入力端子に、ノード N1Dが接続され、フエ一 ズシフト信号 PSが入力される。
[0056] ここで、第 1実施形態の第 1休止部、および信号マスク部と同様に、ノアゲート R2が 、第 2休止部、および信号マスク部として機能する。また、ノアゲート R4が、第 3休止 部として機能する。
[0057] 第 3Z第 5クロック生成部を構成するトランジスタ列（Mlと M2ZM3と M4)の動作 は、第 1実施形態における第 1Z第 2クロック生成部を構成するトランジスタ列 (Mlと M2ZM3と M4)の動作と同様であり、ここでの説明は省略する。また、第 4クロック生 成部を構成するトランジスタ列（M5と M6)を導通制御する信号 S (NPS)および信号 S (NPSBD)の動作波形は、図 7に示すように、信号 S (N1B)および信号 S (N1D) の動作波形と同様である。第 4クロック生成部を構成するトランジスタ列（M5と M6)の 動作についても、第 1実施形態における第 1クロック生成部を構成するトランジスタ列 (Mlと M2)の動作と同様である。
[0058] 半周期報知部 9からは、外部クロック CLKの周期 Tに対して、精度良ぐ半周期 TZ 2のタイミングで、信号 S (NPS)が出力される。外部クロック CLKのハイ Zローレベル の期間の時間割合の違いに関わらず、周期 Tを均等に 2分割して 2倍周波数の内部 クロック CKIを出力することができる。 2倍周波数の内部クロック CKIに同期して動作 する DDRモードにおいて、内部クロック CKIに対するセットアップタイム Zホールドタ ィムを最大限に確保でき、動作余裕を最大限に確保することができる。
[0059] また、第 2実施形態では、図 8に示すように、動作状態ごとに、使用するトランジスタ 列を選択することにより、所望の内部クロック CKIを得ることができる。出力ノード NC に結線結合された論理和構成であるため、使用するトランジスタ列を簡易に選択する ことができる。
[0060] 動作モード信号 SZDまたは（L 1)カウント信号 BRDYBがハイレベルであれば、ト ランジスタ列（Mlと M2)が選択される。 NMOSトランジスタ M2は導通状態に維持さ れ、トランジスタ列（Mlと M2)は、外部クロック CLKと同一周波数で導通制御される 。この時、トランジスタ列（M3と M4、 M5と M6)は非導通状態である。 SDRモードに 対応した内部クロック CKIを生成することができる。
[0061] 動作モード信号 SZD、（L 1)カウント信号 BRDYB、およびフェーズシフト信号 P Sが何れもローレベルであれば、トランジスタ列（Mlと M2、 M3と M4)が選択される。 トランジスタ列（Mlと M2)およびトランジスタ列（M3と M4)は、各々、外部クロック CL Kの一方 Z他方のエッジに同期して導通制御される。この時、トランジスタ列（M5と M6)は非導通状態である。外部クロック CLKの両エッジに同期して内部クロック CKI を生成することができる。 DDRモードに対応した内部クロック CLIが生成される。
[0062] 動作モード信号 SZDおよび（L 1)カウント信号 BRDYBがローレベルであり、フエ ーズシフト信号 PSがハイレベルであれば、トランジスタ列（Mlと M2、 M5と M6)が選 択される。トランジスタ列（Mlと M2)およびトランジスタ列（M5と M6)は、各々、外部 クロック CLKの一方のエッジと半周期信号 S (NPS)の一方のエッジとに同期して導 通制御される。この時、トランジスタ列（M3と M4)は非導通状態である。外部クロック CLKの周期を精度良く 2分割した周期で内部クロック CKIを生成することができる。 D DRモードに対応した内部クロック CLIが生成される。
[0063] 尚、第 2実施形態では、 DDRモードにおいて、トランジスタ列（M3と M4)とトランジ スタ列（M5と M6)とを選択可能に備える場合を示した力 トランジスタ列（M3と M4) に代えて、トランジスタ列（M5と M6)を備える構成とすることもできる。
[0064] また、 SDRモードと DDRモードとの切り替えが必要ない場合、図 6の内部クロック生 成部において、ノアゲート R2、 R4に代えて、遅延部 7、 11からの信号が入力されるィ ンバータゲートを備えてやれば、 DDRモードに対応する内部クロック CKIの生成回 路を構成することができる。この場合、トランジスタ列（Mlと M2)を含んで基本クロッ ク生成部が構成される。また、トランジスタ列（M5と M6)を含んで第 1中間クロック生 成部が構成される。更に、トランジスタ列（M3と M4)を含んで第 2中間クロック生成部 が構成される。第 1中間クロック生成部と第 2中間クロック生成部とは、何れか一方が 選択される。あるいは何れか一方を備えていれば 2倍周波数の内部クロック CKIが生 成される。
本発明は前記実施形態に限定されるものではなぐ本発明の趣旨を逸脱しない範 囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、図 2に開示した有効フラグ (RDY)出力部では、フリップフロップ回路 1に外 部クロック CLKが入力され、フリップフロップ回路 5に内部クロック CKIが入力される 場合を例示した力 本発明はこれに限定されるものではない。フリップフロップ回路 1 および 5に、共〖こ内部クロック CKIを入力する構成とすることもできる。
また、図 3、図 6に開示した内部クロック生成回路では、信号 S (N1)を遅延部 7に入 力する構成を示した力 本願はこれに限定されるものではなぐ信号 S (N1B)を遅延 する構成とすることちでさる。
また、図 6に開示した 3組のトランジスタ列（Mlと M2、 M3と M4、 M5と M6)と PM OSトランジスタ MPとで構成された素子らで電圧レベルシフタを兼用してもよい。
また、図 3、図 6に開示した高位電源電圧 VCCを出力ノード NCに供給する電源 供給部である PMOSトランジスタ MPは、電気的抵抗成分であれば良ぐ必ずしも P MOSトランジスタでなくとも良い、またはトランジスタ以外の電気的抵抗成分を備える 素子でも良い。
尚、第 1および第 2実施形態では、初期レイテンシ (L)から 1を減じた (L 1)クロッ ク数を検出し、第 2動作モードが設定されている場合に、該 (L 1)クロック数の検出 信号に応じて、内部クロック CKIを、外部クロック CLKの何れか一方のエッジに同期 する第 1クロック力ら、外部クロック CLKの両エッジに同期する第 2クロックに切り替え た力 初期レイテンシ (L)から減じるのは、 1に限られない。即ち、 (L-n) (但し nは、 1 以上）としてもよい。この場合、 nに応じて図 2のフリップフロップ回路 1を増加させる。
例えば、第 2動作モードの一例である DDRモードにおいて初期レイテンシ (L) = 4で且つ n= 2の場合、初期レイテンシ (L)から 2を減じた (L 2)クロック数を検出し、 第 2動作モードが設定されている場合に、内部クロック生成部〖こより、 （L— 2)クロック 数の検出信号に応じて、内部クロック CKIを、外部クロック CLKの何れか一方のエツ ジに同期する第 1クロックから、外部クロック CLKの両エッジに同期する第 2クロックに 切り替えることとなる。さらに、同期型記憶装置の制御方法であって、起動からの初期 レイテンシ (L)を計数する際、外部クロック CLKについて、初期レイテンシ (L)から 2 を減じた (L 2)クロック数を検出するステップと、第 2動作モードが設定されて ヽる場 合、（L 2)クロック数を検出するステップに応じて、内部クロック CKIを、外部クロック CLKの何れか一方のエッジに同期する第 1クロックから、外部クロック CLKの両エツ ジに同期する第 2クロックに切り替えるステップとを有することとなる。これにより、有効 フラグ (RDY)の規定に応じて、最適に信号を生成することができる。
また、 nは整数に限られず、例えば 1. 5であってもよい。これは、 DDRモードが 0. 5単位のレイテンシ規定であることに対応する。

Claims

請求の範囲
[1] 外部クロックの何れか一方のエッジに同期してアクセス動作が行なわれる第 1動作 モードと、前記外部クロックの両エッジに同期してアクセス動作が行なわれる第 2動作 モードとの切り替えが可能な同期型記憶装置であって、
起動力 の初期レイテンシ (L)を計数する間、前記外部クロックをカウントし、前記 初期レイテンシ (L)から n(nは、 1以上の 0. 5刻みの数値)を減じた (L n)クロック数 を検出する (L n)検出部と、
前記第 2動作モードが設定されている場合、前記 (L n)検出部からの検出信号に 応じて、内部クロックを、前記外部クロックの何れか一方のエッジに同期する第 1クロッ クから、前記外部クロックの両エッジに同期する第 2クロックに切り替える内部クロック 生成部とを備えることを特徴とする同期型記憶装置。
[2] 前記第 2動作モードにお 、て、
出力されるデータが有効であることを報知するデータ有効フラグを、切り替わった前 記第 2クロックの第 2サイクルに応じて出力する有効フラグ出力部を備えることを特徴 とする請求項 1に記載の同期型記憶装置。
[3] 前記有効フラグ出力部は、
前記第 2動作モードにおいて、前記 (L n)検出部からの検出結果を入力信号とし 前記内部クロック生成部から出力される前記第 2クロックをトリガ信号とする、フリップ フロップ回路を備えることを特徴とする請求項 2に記載の同期型記憶装置。
[4] 前記内部クロック生成部は、
前記外部クロックの一方のエッジに同期する信号と、該信号の逆相であって遅延し た信号とに応じて、パルス信号を出力する第 1クロック生成部と、
前記外部クロックの他方のエッジに同期する信号と、該信号の逆相であって遅延し た信号とに応じて、パルス信号を出力する第 2クロック生成部とを備え、
前記第 1クロック生成部から出力されるパルス信号に応じて前記第 1クロックが生成 され、前記第 1および第 2クロック生成部から出力されるパルス信号に応じて前記第 2 クロックが生成されることを特徴とする請求項 1に記載の同期型記憶装置。
[5] 前記第 1、および第 2クロック生成部は、 出力ノードに対して高位電源電圧を供給する電源供給部と、
2つの NMOSトランジスタ力 前記出力ノードと低位基準電位との間に直列接続さ れたトランジスタ歹 IJとを備え、
前記外部クロックの一方のエッジに同期する信号と、該信号の逆相であって遅延し た信号、および前記外部クロックの他方のエッジに同期する信号と、該信号の逆相で あって遅延した信号と力 前記トランジスタ列における各々の NMOSトランジスタのゲ ート端子に接続されることを特徴とする請求項 4に記載の同期型記憶装置。
[6] 前記電源供給部は、前記外部クロックのハイレベルの電圧レベルとは異なる電圧レ ベルを供給することを特徴とする請求項 5に記載の同期型記憶装置。
[7] 前記第 1および第 2クロック生成部の間で、前記出力ノードは共通のノードであり、 前記電源供給部は共用されることを特徴とする請求項 5に記載の同期型記憶装置。
[8] 前記第 1動作モードである場合、または Zおよび前記 (L n)検出部からの検出信 号が出力されて!、な!/、場合には、
前記第 2クロック生成部を休止する第 1休止部を備えることを特徴とする請求項 5に 記載の同期型記憶装置。
[9] 前記第 1休止部は、前記外部クロックの他方のエッジに同期する信号と、該信号の 逆相であって遅延した信号とのうち、少なくとも何れか一方をマスクし、前記第 2クロッ ク生成部の前記トランジスタ列を構成する前記 NMOSトランジスタの少なくとも一方を 非導通状態とすることを特徴とする請求項 8に記載の同期型記憶装置。
[10] 前記第 1動作モードである場合、または Zおよび前記 (L n)検出部からの検出信 号が出力されて!、な!/、場合には、
前記外部クロックの一方のエッジに同期する信号の逆相であって遅延した信号をマ スクし、前記第 1クロック生成部の前記トランジスタ列を構成する NMOSトランジスタを 、導通状態に維持する信号マスク部を備えることを特徴とする請求項 5に記載の同期 型記憶装置。
[11] 前記内部クロック生成部は、
前記外部クロックの一方のエッジに同期する信号と、該信号の逆相であって遅延し た信号とに応じて、パルス信号を出力する第 3クロック生成部と、 前記外部クロックの一方のエッジからの半周期のタイミングを報知して半周期信号 を出力する半周期報知部と、
前記半周期信号と、前記半周期信号の逆相であって遅延した信号とに応じて、パ ルス信号を出力する第 4クロック生成部とを備え、
前記第 3クロック生成部から出力されるパルス信号に応じて前記第 1クロックが生成 され、前記第 3および第 4クロック生成部から出力されるパルス信号に応じて前記第 2 クロックが生成されることを特徴とする請求項 1に記載の同期型記憶装置。
[12] 前記第 3、および第 4クロック生成部は、
前記出力ノードに対して高位電源電圧を供給する電源供給部と、
2つの NMOSトランジスタ力 前記出力ノードと低位基準電位との間に直列接続さ れたトランジスタ歹 IJとを備え、
前記外部クロックの一方のエッジに同期する信号と、該信号の逆相であって遅延し た信号、および前記半周期信号と、前記半周期信号の逆相であって遅延した信号と 1S 前記トランジスタ列における各々の NMOSトランジスタのゲート端子に接続され ることを特徴とする請求項 11に記載の同期型記憶装置。
[13] 前記電源供給部は、前記外部クロックのハイレベルの電圧レベルとは異なる電圧レ ベルを供給することを特徴とする請求項 12に記載の同期型記憶装置。
[14] 前記第 3および第 4クロック生成部の間で、前記出力ノードは共通のノードであり、 前記電源供給部は共用されることを特徴とする請求項 12に記載の同期型記憶装置
[15] 前記第 1動作モードである場合、または Zおよび前記 (L n)検出部からの検出信 号が出力されて!、な!/、場合には、
前記第 4クロック生成部を休止する第 2休止部を備えることを特徴とする請求項 12 に記載の同期型記憶装置。
[16] 前記第 2休止部は、前記半周期報知部を休止させ、または Zおよび前記半周期信 号、前記半周期信号の逆相であって遅延した信号のうち、少なくとも何れか一方をマ スクし、前記第 4クロック生成部の前記トランジスタ列を構成する前記 NMOSトランジ スタの少なくとも一方を非導通状態とすることを特徴とする請求項 15に記載の同期型 記憶装置。
[17] 前記第 1動作モードである場合、または Zおよび前記 (L n)検出部からの検出信 号が出力されて!、な!/、場合には、
前記外部クロックの一方のエッジに同期する信号の逆相であって遅延した信号をマ スクし、前記第 3クロック生成部の前記トランジスタ列を構成する NMOSトランジスタを 、導通状態に維持する信号マスク部を備えることを特徴とする請求項 12に記載の同 期型記憶装置。
[18] 前記外部クロックの他方のエッジに同期する信号と、該信号の逆相であって遅延し た信号とに応じて、パルス信号を出力する第 5クロック生成部を備え、
前記第 2クロックは、前記第 4または第 5クロック生成部の何れか一方から出力され るパルス信号が選択されて、生成されることを特徴とする請求項 11に記載の同期型 記憶装置。
[19] 前記第 5クロック生成部は、
前記出力ノードに対して高位電源電圧を供給する電源供給部と、
2つの NMOSトランジスタ力 前記出力ノードと低位基準電位との間に直列接続さ れたトランジスタ歹 IJとを備え、
前記外部クロックの他方のエッジに同期する信号と、該信号の逆相であって遅延し た信号とが、前記トランジスタ列における各々の NMOSトランジスタのゲート端子に 接続されることを特徴とする請求項 18に記載の同期型記憶装置。
[20] 前記第 3乃至第 5クロック生成部の間で、前記出力ノードは共通のノードであり、前 記電源供給部は共用されることを特徴とする請求項 18に記載の同期型記憶装置。
[21] 前記第 1動作モードである場合、または Zおよび前記 (L n)検出部からの検出信 号が出力されて!、な!/、場合には、
前記第 5クロック生成部を休止する第 3休止部を備えることを特徴とする請求項 19 に記載の同期型記憶装置。
[22] 前記第 3休止部は、前記外部クロックの他方のエッジに同期する信号を休止させ、 または Zおよび前記外部クロックの他方のエッジに同期する信号、該信号の逆相で あって遅延した信号のうち少なくとも何れか一方をマスクし、前記第 5クロック生成部 の前記トランジスタ列を構成する前記 NMOSトランジスタの少なくとも一方を非導通 状態とすることを特徴とする請求項 21に記載の同期型記憶装置。
[23] 外部クロックの両エッジに同期してアクセス動作が行なわれる同期型記憶装置であ つて、
前記外部クロックの一方のエッジに同期する信号と、該信号の逆相であって遅延し た信号とに応じて、パルス信号を出力する基本クロック生成部と、
前記外部クロックの一方のエッジからの半周期のタイミングを報知して半周期信号 を出力する半周期報知部と、
前記半周期信号と、前記半周期信号の逆相であって遅延した信号とに応じて、パ ルス信号を出力する第 1中間クロック生成部とを備え、
前記基本クロック生成部および前記第 1中間クロック生成部から出力されるパルス 信号に応じて前記第 2クロックが生成されることを特徴とする同期型記憶装置。
[24] 前記外部クロックの他方のエッジに同期する信号と、該信号の逆相であって遅延し た信号とに応じて、パルス信号を出力する第 2中間クロック生成部を備え、
前記第 2クロックは、前記第 1中間クロック生成部または前記第 2中間クロック生成部 の何れか一方から出力されるパルス信号が選択されて、生成されることを特徴とする 請求項 23に記載の同期型記憶装置。
[25] 外部クロックの何れか一方のエッジに同期してアクセス動作が行なわれる第 1動作 モードと、前記外部クロックの両エッジに同期してアクセス動作が行なわれる第 2動作 モードとの切り替えが可能な同期型記憶装置の制御方法であって、
起動力 の初期レイテンシ (L)を計数する際、前記外部クロックについて、前記初 期レイテンシ (L)から n(nは、 1以上の 0. 5刻みの数値)を減じた (L n)クロック数を 検出するステップと、
前記第 2動作モードが設定されて ヽる場合、前記 (L n)クロック数を検出するステ ップに応じて、内部クロックを、前記外部クロックの何れか一方のエッジに同期する第 1クロックから、前記外部クロックの両エッジに同期する第 2クロックに切り替えるステツ プとを有することを特徴とする同期型記憶装置の制御方法。
[26] 前記第 2動作モードにおいて、前記内部クロックが前記第 2クロックに切り替わった 後の第 2サイクルに応じて、出力されるデータが有効であることを報知するステップを 有することを特徴とする請求項 25に記載の同期型記憶装置の制御方法。
[27] 前記内部クロックを、前記第 1クロック力 前記第 2クロックに切り替えるステップは、 前記外部クロックの一方のエッジに同期する信号と、該信号に対して遅延した逆相 の信号とに応じて、パルス信号を生成して前記内部クロックとするステップを有し、 前記内部クロックの切り替えの際、
前記外部クロックの他方のエッジに同期する信号と、該信号に対して遅延した逆相 の信号とに応じて、パルス信号を生成して前記内部クロックに加えるステップを有する ことを特徴とする請求項 25に記載の同期型記憶装置の制御方法。
[28] 前記外部クロックの一方のエッジに同期する信号と、該信号に対して遅延した逆相 の信号とに応じて、パルス信号を生成して前記内部クロックとするステップ、および 前記外部クロックの他方のエッジに同期する信号と、該信号に対して遅延した逆相の 信号とに応じて、パルス信号を生成して前記内部クロックに加えるステップにおいて、 前記外部クロックの電圧振幅値からレベルシフトするステップを含むことを特徴とする 請求項 27に記載の同期型記憶装置の制御方法。
[29] 前記内部クロックを、前記第 1クロック力 前記第 2クロックに切り替えるステップは、 前記外部クロックの一方のエッジに同期する信号と、該信号に対して遅延した逆相 の信号とに応じて、パルス信号を生成して前記内部クロックとするステップを有し、 前記内部クロックの切り替えの際、
前記外部クロックの一方のエッジからの半周期のタイミングを報知するステップと、 前記半周期のタイミングを報知するステップにより得られる信号と、その逆相で遅延 した信号とに応じて、パルス信号を生成して前記内部クロックにカ卩えるステップとを有 することを特徴とする請求項 25に記載の同期型記憶装置の制御方法。
[30] 前記外部クロックの他方のエッジに同期する信号と、該信号に対して遅延した逆相 の信号とに応じて、パルス信号を生成して前記内部クロックにカ卩えるステップと、 該ステップと、前記半周期のタイミングを報知するステップにより得られる信号と、そ の逆相で遅延した信号とに応じて、パルス信号を生成して前記内部クロックに加える ステップとの、何れか一方を選択するステップとを有することを特徴とする請求項 29 に記載の同期型記憶装置の制御方法。
[31] 外部クロックの両エッジに同期してアクセス動作が行なわれる同期型記憶装置の制 御方法であって、
前記外部クロックの一方のエッジに同期する信号と、その逆相で遅延した信号とに 応じて、ノ ルス信号を生成して内部クロックとするステップと、
前記外部クロックの一方のエッジからの半周期のタイミングを報知するステップと、 前記半周期のタイミングを報知するステップにより得られる信号と、その逆相で遅延 した信号とに応じて、パルス信号を生成して前記内部クロックにカ卩えるステップとを有 することを特徴とする同期型記憶装置の制御方法。
[32] 前記外部クロックの他方のエッジに同期する信号と、その逆相で遅延した信号とに 応じて、ノ ルス信号を生成して内部クロックにカ卩えるステップと、
該ステップと、前記半周期のタイミングを報知するステップにより得られる信号と、そ の逆相で遅延した信号とに応じて、パルス信号を生成して前記内部クロックに加える ステップとの、何れか一方を選択するステップとを有することを特徴とする請求項 31 に記載の同期型記憶装置の制御方法。
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