WO2005055184A1 - トランジスタ回路、画素回路、表示装置及びこれらの駆動方法 - Google Patents

Abstract

薄膜トランジスタの閾電圧の変動を補正する機能を自ら備えたトランジスタ回路を提供する。トランジスタ回路は、基板に形成された複数の薄膜トランジスタ（Ｔｒ１～Ｔｒ３）と、所定の動作を行なう様に各トランジスタのゲート、ソース又はドレインを接続する配線とを含む。動作中、薄膜トランジスタ（Ｔｒ２）には、配線を介してゲートとソースの間に反復的若しくは持続的に順バイアスがかかる。動作の妨げとならないタイミングでトランジスタ（Ｔｒ２）のゲートとソースの間に逆バイアスを印加してその閾電圧の変動を抑制する。具体的には、トランジスタ（Ｔｒ２）に並列接続した追加トランジスタ（Ｔｒ３）を補完的に駆動して上記した動作の妨げとならないタイミングを作り出し、該作り出されたタイミングでトランジスタ（Ｔｒ２）に逆バイアスを印加する。

Description

トランジスタ回路、 画素回路、 表示装置及びこれらの駆動方法 技術分野

本発明は基板上に集積形成さ明れた薄膜トランジスタで構成される トラ ンジスタ回路に関する。 又、 トランジスタ回路の一形態である画素回路 に関する。 更には、 この画素回路をマ ト書リ クス状に配列した表示装置に 関する。 このアクティブマ トリ クス型の表示装置は例えば液晶ディスプ レイや有機 E Lディスプレイなどのフラッ トディスプレイパネルを包含 する。 背景技術

電界効果型トランジスタの一種である薄膜トランジスタは、 ガラスな どの絶縁性基板の上に成膜された非晶質シリ コン膜若しくは多結晶シリ コン膜を素子領域とするものである。 近年この薄膜トランジスタはァク ティブマ ト リ クス型のディスプレイデバイスの画素スィ ツチとして開発 が盛んに行なわれている。 薄膜トランジスタはゲートと ドレインとソー スを備えており、 ゲー トに印加される電圧に応じて、 ソース/ ドレイ ン 間に電流を流す。 薄膜トランジスタが飽和領域で動作する時、 ドレイン 電流 I d s は以下の トランジスタ特性式によって与えられる。

I d s = ( 1 / 2 ) μ (W/ L ) C o x ( V g s - V t h ) 2 ここで V g s はソースを基準と したゲート電圧を表わし、 V t hは閾 電圧を表わし、 C o Xはゲート容量を表わし、 Wはチャネル幅を表わし、 Lはチャネル長を表わし、 μは半導体薄膜の移動度を表わしている。 こ のトランジスタ特性式から明らかな様に、 薄膜トランジスタ はゲート電 圧 V g sが閾電圧 V t hを超えると、 ドレイン電流 I d sを流す構造と なっている。

幾つかの薄膜トランジスタを結線して所定の機能を奏する トランジス タ回路が構成される。 一般にトランジスタ回路は、 基板に形成された複 数の薄膜トランジスタと、 所定の動作を行なう様に各薄膜ト ランジスタ のゲート、 ソース又はドレインを接続する配線とで構成されている。 こ の様なトランジスタ回路の典型例として画素回路が挙げられる。 画素回 路は行状の走査線と列状の信号線とが交差する部分に各々形成されてお り、 全体としてアクティブマ ト リ クス表示装置を構成する。 画素回路は 走査線によって選択された時動作し、 信号線から映像信号をサンプリン グして、 有機 E L発光素子などの負荷素子を駆動する。 この様な薄膜ト ランジスタを能動素子とするアクティブマトリクス型の有機 E Lデイス プレイデバイスは、 例えば特開平 8 - 2 3 4 6 8 3号公報に開示されて いる。

上述したトランジスタ特性式から明らかな様に、 飽和領域においては 薄膜トランジスタはゲート電圧が閾電圧を超えた時オンしドレイン電流 が流れる一方、 ゲート電圧が閾電圧を下回るとカッ トオフする。 しかし ながら、 薄膜トランジスタの閾電圧 V t hは必ずしも一定ではなく経時 的に変動する。 この閾電圧の変動によりカッ トオフ動作に乱れが生じ、 トランジスタ回路の誤動作につながるという問題がある。 又、 上述のト ランジスタ特性式から明らかな様に、 ゲート電圧が一定であつても閾電 圧が変動すると ドレイン電流も変動してしまう。 発光素子を電流駆動す る画素回路の場合、 閾電圧の変動がドレイン電流の変動をも たらし、 ひ いては発光素子の輝度の劣化となって現われるという課題がある。 発明の開示

上述した従来の技術の課題に鑑み、 本発明は薄膜トランジスタの閾電 圧の変動を補正する機能を自ら備えたトランジスタ回路、 画素回路及び 表示装置とこれらの駆動方法を提供することを目的とする。 係る目的を 達成する為に以下の手段を講じた。 即ち、 基板に形成された複数の薄膜 トランジスタと、所定の動作を行なう様に各薄膜トランジスタのゲート、 ソース又はドレインを接続する配線とを含むトランジスタ回路であって、 動作中少く とも 1個配線を介してゲートとソースの間に反復的若しくは 持続的に順バイアスがかかる薄膜トランジスタを含むとともに、 該動作 の妨げとならないタイミングで当該薄膜トランジスタのゲートとソース の間に逆バイアスを印加して当該薄膜トランジスタの閾電圧の変動を抑 制する逆バイアス印加手段を備えたことを特徴とする。

好ましくは、 当該薄膜トランジスタに並列接続した追加薄膜トランジ スタと、 該追加薄膜トランジスタを当該薄膜トランジスタに対して補完 的に駆動して上記した動作の妨げとならないタイミングを作り出す補完 手段とを備え、 前記逆バイアス印加手段は、 該作り出されたタイミング で当該薄膜トランジスタに逆バイアスを印加することを特徴とする。 例 えば、 当該薄膜トランジスタは Nチャネル型又は Pチャネル型であり、 前記追加薄膜トランジスタも同じ Nチャネル型又は Pチャネル型であり、 前記補完手段は、 当該薄膜トランジスタのゲートに印加されるパルスと 逆相の関係になるパルスを前記追加薄膜トランジスタのゲートに印加す る。 或いは、 当該薄膜トランジスタは Nチャネル型又は Pチャネル型で あり、 前記追加薄膜トランジスタは反対の Pチャネル型又は Nチャネル 型であり、 前記補完手段は、 当該薄膜トランジスタのゲートに印加され るパルスと同相の関係になるパルスを前記追加薄膜トランジスタに印加 する。 又本発明は、 行状の走査線と列状の走査線との各交差部に配され、 該 走査線によって選択された時該信号線から信号をサンプリングし且つサ ンプリングした信号に応じて負荷素子を駆動する画素回路であつ て、 基 板に形成された複数の薄膜トランジスタと、 各薄膜トランジスタ のゲー ト、 ソース又はドレインを接続する配線とからなり、 負荷素子の駆動中 少く とも 1個配線を介してゲートとソースの間に反復的若しくは持続的 に順バイアスがかかる薄膜トランジスタを含むとともに、 負荷素子の駆 動の妨げとならないタイミングで当該薄膜トランジスタのゲート とソー スの間に逆バイアスを印加して当該薄膜トランジスタの閾電圧の変動を 抑制する逆バイアス印加手段を備えたことを特徴とする。

好ましくは、 当該薄膜トランジスタに並列接続した追加薄膜ト ランジ スタと、 該追加薄膜トランジスタを当該薄膜トランジスタに対して補完 的に動作して上記した負荷素子の駆動の妨げとならないタイミングを作 り出す補完手段とを備え、 前記逆バイアス印加手段は、 該作り出 された タイ ミ ングで当該薄膜トランジスタに逆バイアスを印加すること を特徴 とする。 例えば当該薄膜トランジスタは Nチヤネル型又は Pチヤネル型 であり、 前記追加薄膜トランジスタも同じ Nチャネル型又は Pチャネル 型であり、 前記補完手段は、 当該薄膜トランジスタのゲートに印加され るパルスと逆相の関係になるパルスを前記追加薄膜トランジスタ のゲー トに印加する。 或いは当該薄膜トランジスタは Nチャネル型又は Pチヤ ネル型であり、 前記追加薄膜トランジスタは反対の Pチャネル型又は N チャネル型であり、 前記補完手段は、 当該薄膜トランジスタのゲートに 印加されるパルスと同相の関係になるパルスを前記追加薄膜トラ ンジス タに印加する。

好ましくは、 前記複数の薄膜トランジスタは、 該走査線によっ て選択 された時導通し該信号線から信号をサンプリングして保持容量に保持す るサンプリング用薄膜トランジスタと、 該保持容量に保持された信号電 位に応じて該負荷素子に対する通電量を制御する ドライブ用薄膜トラン ジスタと、 該負荷素子に対する通電をオン/オフ制御するスィツチング 用薄膜トランジスタとを含み、 前記逆バイアス印加手段は、 該ドライブ 用薄膜トランジスタ及び該スィツチング用薄膜トランジスタの少く とも 一方に逆バイアスをかける。 又、 該ドライブ用薄膜トランジスタの閾電 圧の変動をキャンセルする様に、 該ドライブ用薄膜トランジスタのゲー トに印加される信号電位のレベルを調整する閾電圧キャンセル手段を含 む。 更に、 該負荷素子の特性変動を吸収する様に、 該ドライ ブ用薄膜ト ランジスタのゲ一トに印加される信号電位のレベルを自動的に制御する ブートス トラップ手段を含む。

又本発明は、 行状の走査線と、 列状の走査線と、 これらが交差する部 分に配された画素回路とからなる表示装置であって、 該画素回路は、 該 走査線によって選択された時該信号線から映像信号をサンプリ ングし且 つサンプリングした映像信号に応じて発光素子を駆動し、該画素回路は、 基板に形成された複数の薄膜トランジスタ と、 各薄膜トランジスタのゲ ート、 ソース又はドレインを接続する配線とからなり、 発光素子の駆動 中少く とも 1個配線を介してゲートとソースの間に反復的若しくは持続 的に順バイアスがかかる薄膜トランジスタを含むとともに、 発光素子の 駆動の妨げとならないタイミングで当該薄膜トランジスタのゲートとソ ースの間に逆バイアスを印加して当該薄膜トランジスタの閾電圧の変動 を抑制する逆バイアス印加手段を備えたことを特徴とする。

好ましくは、 当該薄膜トランジスタに並列接続した追加薄膜トランジ スタと、 該追加薄膜トランジスタを当該薄膜トランジスタに対して補完 的に動作して該発光素子の駆動の妨げとならないタイミ ングを作り出す 補完手段とを備え、 前記逆バイアス印加手段は、 該作り出されたタイミ ングで当該薄膜トランジスタに逆バイアスを印加することを特徴とする。 例えば当該薄膜トランジスタは Nチャネル型又は Pチャネル型であり、 前記追加薄膜トランジスタも同じ Nチャネル型又は Pチャネル型であり、 前記補完手段は、 当該薄膜トランジスタのゲ一トに印加されるパルスと 逆相の関係になるパルスを前記追加薄膜トランジスタのゲ一トに印加す る。 或いは当該薄膜トランジスタは Nチャネル型又は Pチャネル型であ り、 前記追加薄膜トランジスタは反対の Pチャネル型又は Nチャネル型 であり、 前記補完手段は、 当該薄膜トランジスタのゲートに印加される パルスと同相の関係になるパルスを前記追加薄膜トランジスタに印加す る。

好ましくは、 前記複数の薄膜トランジスタは、 該走査線によって選択 された時導通し該信号線から映像信号をサンプリ ングして保持容量に保 持するサンプリング用薄膜トランジスタと、 該保持容量に保持された信 号電位に応じて該発光素子に対する通電量を制御する ドライブ用薄膜ト ランジスタと、 該発光素子に対する通電をオン/オフ制御するスィ ッチ ング用薄膜トランジスタとを含み、 前記逆バイアス印加手段は、 該ドラ ィブ用薄膜トランジスタ及び該スィツチング用薄膜トランジスタの少く とも一方に逆バイアスをかける。 又、 該ドライブ用薄膜トランジスタの 閾電圧の変動をキャンセルする様に、 該ドライブ用薄膜トランジスタの ゲートに印加される信号電位のレベルを調整する閾電圧キャンセル手段 を含む。 更に、 該負荷素子の特性変動を吸収する様に、 該ドライブ用薄 膜トランジスタのゲ一トに印加される信号電位のレベルを自動的に制御 するブートス トラップ手段を含む。

又本発明は、 基板に形成された複数の薄膜トラ ンジスタ と、 所定の動 作を行なう様に各薄膜トランジスタのゲー ト、 ソース又はドレインを接 続する配線とを含むトランジスタ回路の駆動方法であって、 動作中少く とも 1個の薄膜トランジスタに対し配線を介してゲートとソースの間に 反復的若しくは持続的に順バイアスをかける順パイ ァス印加手順と、 該 動作の妨げとならないタイミングで当該薄膜トランジスタのゲートとソ ースの間に逆バイアスを印加して当該薄膜トランジスタの閾電圧の変動 を抑制する逆バイアス印加手順とを行なうことを特徴とする。 更に、 当 該薄膜トランジスタに並列接続した追加薄膜トランジスタを、 当該薄膜 トランジスタに対して補完的に駆動して、 上記した動作の妨げとならな いタイミングを作り出す補完手順を含み、 前記逆バイアス印加手順は、 該作り出されたタイミングで当該薄膜トランジスタ に逆バイアスを印加 する。

又本発明は、 行状の走査線と列状の走査線との备交差部に配され、 該 走査線によって選択された時該信号線から信号をサンプリ ングし且つサ ンプリングした信号に応じて負荷素子を駆動するだめに、 基板に形成さ れた複数の薄膜トランジスタと、 各薄膜トランジス タのゲート、 ソース 又はドレインを接続する配線とからなる画素回路の駆動方法であって、 負荷素子の駆動中少く とも 1個の薄膜トランジスタ に対して、 配線を介 しゲートとソースの間に反復的若しくは持続的に順バイアスをかける順 バイアス印加手順と、 負荷素子の駆動の妨げとならないタイ ミングで当 該薄膜トランジスタのゲートとソースの間に逆バイ ァスを印加して当該 薄膜トランジスタの閾電圧の変動を抑制する逆パイ ァス印加手順とを行 なうことを特徴とする。 更に、 当該薄膜トランジスタに並列接続した追 加薄膜トランジスタを、 当該薄膜トランジスタに对して補完的に動作し て、 上記した負荷素子の駆動の妨げとならないタイ ミングを作り出す補 完手順を含み、 前記逆バイアス印加手順は、 該作り 出されたタイミング で当該薄膜トランジスタに逆バイアスを印加する。

又本発明は、 行状の走査線と、 列状の走査線と、 これらが交差する部 分に配された画素回路とからなり、 該画素回路は、 該走査線によって選 択された時該信号線から映像信号をサンプリングし且つサンプリングし た映像信号に応じて発光素子を駆動し、 該画泰回路は、 基板に形成され た複数の薄膜トランジスタと、 各薄膜トランジスタのゲート、 ソース又 はドレインを接続する配線とからなる表示装置の駆動方法であって、 発 光素子の駆動中少く とも 1個の薄膜トランジスタに対して、 配線を介し てゲートとソースの間に反復的若しくは持続的に順バイアスをかける順 バイアス印加手順と、 発光素子の駆動の妨げとならないタイミングで当 該薄膜トランジスタのゲートとソースの間に逆バイアスを印加して当該 薄膜トランジスタの閾電圧の変動を抑制する逆バイアス印加手順とを行 なうことを特徴とする。 更に、 当該薄膜トランジスタに並列接続した追 加薄膜トランジスタを、 当該薄膜トランジスタに対して補完的に動作し て、 該発光素子の駆動の妨げとならないタイミングを作り出す補完手順 を含み、 前記逆バイアス印加手順は、 該作り出されたタイミングで当該 薄膜トランジスタに逆バイアスを印加する。 図面の簡単な説明

図 1 A乃至図 1 Cは、 本発明に係る トランジスタ回路の第一実施形態 を示す模式図である。

図 2は、 図 1 Aに示したトランジスタ回路の動作説明に供するタイミ ングチヤ一トである。

図 3は、 本発明に係る トランジスタ回路の第二実施形態を示す模式図 である。

図 4 A及び図 4 Bは、 本発明に係る トランジスタ回路の第三実施形態 を示す模式図である。

図 5は、 本発明に係るアクティブマトリクス表示装置及びこれに含ま れる画素回路の概要を示すブロック図である。

図 6は、 画素回路の参考例を示すブロック図である。

図 7は、 図 6に示した画素回路の動作説明に供するタイ ミングチヤ一 トである。

図 8 A及び図 8 Bは、 画素回路の別の参考例を示す模式図である。

' 図 9は、 本発明に係る画素回路の第一実施形態を示す回路図である。

図 1 0は、 図 9に示した画素回路の動作説明に供するダィミングチヤ ートである。

図 1 1は、 本発明に係る画素回路の第二実施形態を示す回路図である。 図 1 2は、 図 1 1に示した画素回路の動作説明に供するタイミングチ ヤートである。 発明を実施するための最良の形態

以下図面を参照して本発明の実施の形態を詳細に説明する。 図 1 A乃 至図 1 Cは本発明に係る トランジスタ回路の第一実施形態を表わしてい る。 図 1 Aは構成を表わす回路図、 図 1 Bは動作を表わすタイミングチ ヤート、 図 1 Cは原理を表わすグラフである。 図 1 Aに承す様に、 本ト ランジスタ回路は、'基板に形成された 2個の薄膜トランジスタ T r 1， T r 2と、 ィンパータ動作を行なう様に各薄膜トランジスタ T r 1， T r 2のゲー ト、ソース又はドレインを接続する配線とで構成されている。 すなわち、 本トランジスタ回路は 2個の Nチャネル型トラ ンジスタ T r 1， T r 2を用いてインパータを構成したものである。 Nチャネル型の 薄膜トランジスタは非晶質シリコン膜を活性層として安俯に製作できる ので、 コス ト的に有利である。 尚インバータは単なる例示であって、 本 発明に係る トランジスタ回路は薄膜トランジスタで構成されていればよ く、 その機能や動作を問わない。 具体的な回路構成であるが、 T r 1のゲートには所定のゲート電圧 V 1が印加され、 ドレインは電源電圧 V c cの供給を受け、 ソースは出力

V o u tを供給する様になつている。 図示の例では出力端子に負荷容量 C Lが接続されている。 負荷容量 C Lの一端には出力 V o u tが印加さ れ、 他端は V s sに接地されている。 ゲート電圧 V 1は T r 1の閾電圧 と V c c との和よりも大きく設定されている為、 T r 1 は常時オン状態 にある。 T r 2のゲートには入力信号 V i nが印加され、 ソースは V s sに接地され、 ドレインは T r 1のソースと接続して出力ノードを構成 している。

図 1 Bに示す様に、 本トランジスタ回路はインバータ動作を行なって おり、 入力信号 V i nを反転して出力信号 V o u tを得る。 すなわち、

V i nがローレベル (L) の時、 V o u tはハイレベル (H) になり、

V i nが Hの時 V o u tは Lとなる。 T r 2に着目する と、 V i nが口 一レベルの時オフ状態となって、 出力ノードは接地電位 V s sから切り 離される。 この時 T r 1は常時オン状態となっているので出力ノー ドは V c cにブルアップされる。 この結果 V o u tはハイ レベル (V c c ) になる。 逆に V i nがハイレベルになると T r 2がオン して、 出力ノー ドが V s sに向かってプルダウンされる。 負荷容量 C L-から放電される 電流と T r 1から供給される電流の和が、 T r 2を流れる電流と釣り合 つた時 V o u t のローレベルが確定する。 通常 V o u t のローレべノレは

V s s よりも若干高くなつている。

以上の説明から明らかな様に、 V i nのローレベルは T r 2の閾電圧 より低ければよく、 通常は V s sに設定される。 一方、 V i nのハイレ ベルは T r 2の閾電圧より十分高ければよい。 しかしながら、 この通常 の設定では、 T r 2のゲートにハイ レベルの順バイアス が反復的に印加 されることとなり、 T r 2の閾電圧の上方変動をもたらす。 これを放置 すると V i nのハイレベルが上方変動した閾電圧を下回ってしまう恐れ があり、 誤動作の原因となる。 そこで本発明では V i nの口 レベルを V s sを下回る負電位として、 いわゆる逆バイアスが定期的に T r 2に 印加される様にしている。 この逆バイアスにより上方シフトした閾電圧 が下方修正され、 結果として T r 2の闘電圧変動を抑制できる。 すなわ ち第一実施形態では入力信号 V i nの供給源自体が逆バイアス印加手段 を構成しており、 インバータ動作の妨げとならないタイミング （図示の 例ではローレベルのタイミング） で薄膜トランジスタ T r 2のゲートと ソースの間に逆バイアスを印加して薄膜トランジスタ T r 2の閾電圧の 変動を抑制している。

図 1 Cは薄膜トランジスタ T r 2の閾電圧の変化を示すダラ フである。 横軸にソース電位を基準としたゲート電圧 V g sを取り、 縦軸に闘電圧 V t hを取ってある。反復的若しくは持続的に絶えず正のゲー 電圧（順 バイアス） が印加されると、 V t hは上方変動し、 極端になる と正常な オン Zオフ動作が行なえない。 逆に負のゲート電圧 (逆バイァス） を印 加し続けると、 V t hは下方変動する。 本発明はこの現象を利用してお り、 順バイアスの継続的な印加による闘電圧の上方シフ トを、 回路の動 作の支障とならないタイミングで逆バイアスを印加することに より下方 修正し、 以つて閾電圧の変動を抑制するものである。

図 2は、 図 1 Aに示したトランジスタ回路における入力信号 V i nと 出力信号 V o u tの他の実施例を示すタイミングチヤ一トであ る。 本実 施例では入力パルス V i nのデューティが 5 0 %からずれてお り、 ロー レベルの期間が短くハイレベルの期間が長くなっている。 この入力パル ス V i nを反転した出力パルス V o u tは、 逆にハイレベルの期間が短 く ローレベルの期間が長くなつている。 インバータが組み込まれる回路 プロックの動作状況によっては、 この様な入力信号 V i nが使われる状 況も有り得る。

本実施例においても、 トランジスタ T r 2のグートに順バイァスが印 加される合間を縫って逆バイアス （ローレベル） が印加されてい る。 し かしながら、 逆バイアス印加時間が短い為、 必ずしも十分な閾電压変動 抑制効果が得られない場合がある。 すなわち、 順バイアス （ハイ レベル) の継続的な変化による閾電圧の上方変動が激しい為、 逆バイアス による 下方修正効果が追いつかない場合もある。 しかしながら、 逆バイ アスを 加えない場合に比べ、 所定の閾電圧変動抑制効果が得られること は明ら かである。

図 3は、 本発明に係る トランジスタ回路の第二実施形態を示す模式図 である。 図 3 ( A ) は構成を表わす回路図であり、 図 3 ( B ) は動作を 表わすタイミングチャートである。 理解を容易にする為、 図 1 A及ぴ図 1 Bに示した第一実施形態と対応する部分には対応する参照番号を付し てある。 本実施形態は図 1 の実施形態を改良したものであり、 特に図 2 を参照して説明した様に、 十分な逆バイアス印加時間を確保でき ない場 合に対処することを目的とする。

図 3 ( A ) に示す様に、 対象となる トランジスタ T r 2 (当該 トラン ジスタ） と並列に追加の薄膜トランジスタ T r 3が接続されている。 当 該トランジスタ T r 2のゲートには入力信号 V i n 1が印加されている 前述した様に、 入力信号 V i n 1の信号源が同時に逆バイアス印力 Π手段 を構成している。 一方追加トランジスタ T r 3 のゲートには他の入力信 号 V i n 2が印加されている。 この入力信号 V i n 2の信号源は本実施 形態の特徴要素である補完手段を構成している。 すなわちこの補完手段 は、 追加トランジスタ T r 3を当該トランジスタ T r 2に対して補完的 に駆動して T r 2に関し動作の妨げとならないタイミングを強制的に作 り出している。 逆バイアス印加手段は、 この強制的に作り出されたタイ ミングで当該薄膜トランジスタ T r 2に逆バイアスを印加し、 T r 2の 閾電圧の変動を抑制している。

本実施形態では、 当該トランジスタ T r 2は Nチャネル型であり、 追 加トランジスタ T r 3も同じ Nチャネル型である。 この場合、 補完手段 は当該トランジスタ T r 2に印加される信号パルス V i n 1 と逆相の関 係になる信号パルス V i n 2を追加トランジスタ T r 3のゲートに印カロ する。 丁 2 と丁 3カ Pチャネル型の場合も、 V i n l と V i n 2は 互いに逆相の関係になる。 一方 T r 2と T r 3の片方が Nチャネル型で 他方が Pチャネル型の場合、 V i n 1 と V i n 2は同相の関係にする。 引続き図 3 ( B ) を参照して図 3 ( A ) に示したトランジスタ回路の 動作を説明する。 タイ ミング T 1では V i n 1がローレベルとなり V i n 2もローレベルとなる。 この時互いに並行接続したトランジスタ T r 2， T r 3は両方ともオフ状態になるので、 出力ノードは T r 1 〖こよつ て V c c側にブルアップされる。 この結果出力信号 V o u t はノヽィレべ ルとなる。 次のタイ ミング T 2では、 V i n 1がハイレベルに切り替わ る一方、 V i n 2はローレベルを維持する。互いに並行接続した T r 2， T r 3のうち片方の T r 2がオンするので、 出力ノードは V s s 側にプ ルダウンされる。 この結果 V o u t はローレベルに切り替わる。 次のタ イミング T 3では逆に V i n 1がローレベルに遷移する一方、 V i n 2 がハイレベルに遷移する。 これにより互いに並行接続したトランジスタ T r 2 , T r 3のうち片方の T r 3がオン状態になる為、 出力ノ ードは 引続き V s s側にプルダウンされる。 従って V o u t はローレベルを維 持する。これにより入出力信号の一周期が終了し、次の周期に移行する。

V i n 1 と V i n 2を比較すれば明らかな様に、 タイミング T 2， T 3で両者は互いに逆相の関係にある。特にタイ ミング T 3に着目すると、 T r 2がオフして非動作状態に置かれる一方、 これを補完する為に T r 3がオンして動作状態になる。 T r 2の代わりに T r 3がオン状態とな ることで、 出力ノードは引続き V s s側にプルダウンされ、 目的とする 出力信号 V o u t を得ることができる。 T r 3の補完機能により、 T r 2に関し動作の妨げとならないタイミング T 3が作り出されている。 V i n 1 の信号源である逆バイアス印加手段は、 この作り出されたタイミ ング T 3で当該トランジスタ T r 2に逆バイアスを印加している。 タイ ミングチヤ一トから明らかな様に、 順バイアスの印加される期間 T 2と 逆バイアスが印加される期間 T 1 + T 3はほぼバランスが取れており、 閾電圧の上方変動を過不足なく下方修正することが可能になる。

図 4 A及び図 4 Bはトランジスタ回路の第三実施形態を示しており、 図 3に示した第二実施形態の改良例である。 図 4 Aは本実施形態の構成 を示す回路図であり、 図 4 Bは動作を示すタイミングチャートである。 ィンバータ回路を両方とも Nチャネル型のトランジスタ T r l， T r 2で構成した場合、 T r 1は常に動作状態に置かれる。 換言すると T r 1は常時順バイアスが印加された状態にあり、 閾電圧は経時的に上方シ フトする。 この上方シフトが極端に進行すると、 正常な動作を妨げる場 合がある。 そこで本実施形態は、 T r 1に対しても補完用のトランジス タ T r 4を並行接続している。

図 4 Bに示す様に、 タイミング T 1及び T 2では、 T r 1に対するゲ ート電圧 V 1がハイ レベルにある一方、 T r 4に対するゲート電圧 V 2 がローレベルにある。 逆にタイミ ング T 3及ぴ T 4では、 V 1がローレ ベルに切り替わる一方、 V 2がハイレベルになる。 これにより、 トラン ジスタ T r 1及び T r 4は互いに補完的に動作し、 T r 1 と T r 4の組 からなるスィッチは全体として常にオン状態に維持される。 その際、 一 方のゲート電圧 V 1はタイミング T 3， T 4でローレベルとなり閾電圧 修正用の逆バイアスを印加することが可能である。 一方 V 2はタイミン グ T 1及ぴ Τ 2でローレベルとなる為、 同様にトランジスタ T r 4に对 し閾電圧変動抑制用の逆バイアスを印加することができる。

図 5は、 本発明に係る トランジスタ回路の応用例であるアクティブマ トリタス表示装置及ぴこれに含まれる画素回路を示す概略のプロック図 である。 図示する様に、 アクティブマトリクス表示装置は主要部となる 画素アレイ 1 と周辺の回路群とで構成されている。 周辺の回路群は水 セレクタ 2、ドライブスキャナ 3、ライ トスキャナ 4などを含んでいる。 画素アレイ 1は行状の走査線 W Sと列状の信号線 D Lと両者の交差す る部分にマトリタス状に配列した画素回路 5 とで構成されている。 信号 線 D Lは水平セレクタ 2によって駆動される。 走査線 W Sはライ トスキ ャナ 4によって走査される。 尚、 走査線 W Sと平行に別の走査線 D S 配線されており、 これはドライブスキャナ 3によって走査される。 各面 素回路 5は、 走査線 W Sによって選択された時信号線 D Lから信号をナ ンプリングする。 更に走査線 D Sによって選択された時、 該サンプリ ン グされた信号に応じて負荷素子を駆動する。 この負荷素子は各画素回路 5に形成された電流駆動型の発光素子などである。

図 6は、図 5に示した画素回路 5の基本的な構成を示す参考図である。 本画素回路 5は、 サンプリ ング用薄膜トランジスタ （サンプリ ングトヲ ンジスタ T r 1 ) 、 ドライブ用薄膜トランジスタ (ドライブトランジス タ T r 2 ) 、 スイッチング用薄膜トランジスタ （スイッチングトランジ スタ T r 3 ) 、 保持容量 C 1、 負荷素子 （有機 E L発光素子） などで構 成されている。

サンプリングトランジスタ T r 1は走査線 W Sによって選択された時 導通し、 信号線 D Lから映像信号をサンプリングして保持容量 C 1に保 持する。 ドライブトランジスタ T r 2は保持容量 C 1に保持された信 電位に応じて発光素子 E Lに対する通電量を制御する。 スイッチング卜 ランジスタ T r 3は走査線 D Sによって制御され、 発光素子 E Lに対す る通電をオン _ オフする。 すなわち、 ドライブトランジスタ T r 2は通 電量に応じて発光素子 E Lの発光輝度 （明るさ） を制御する一方、 スィ ツチングトランジスタ T r 3は発光素子 E Lの発光時間を制御している。 これらの制御により、 各画素回路 5に含まれる発光素子 E Lは映像信号 に応じた輝度を呈し、 画素アレイ 1に所望の表示が映し出される。

図 7は、 図 6に示した画素ァレイ 1及び画素回路 5の動作説明に供す るタイミングチャートである。 1フィールド期間 （ 1 f ) の先頭で、 1 水平期間 （ 1 H) の間 1行目の画素回路 5に走査線 WSを介して選択パ ルス w s [ 1 ] が印加され、 サンプリングトランジスタ T r 1が導通す る。 これにより信号線 D Lから映像信号がサンプリングされ、 保持容量 C 1に書き込まれる。 保持容量 C 1の一端はドライブトランジスタ T r 2のゲートに接続している。 従って、 映像信号が保持容量 C 1に書き込 まれると、 ドライブトランジスタ T r 2のゲート電位が、 書き込まれた 信号電位に応じて上昇する。 この時、 他の走査線 D Sを介してスィッチ ングトランジスタ T r 3に選択パルス d s [ 1 ] が印加される。 この間 発光素子 E Lは発光を続ける。 1フィールド期間 1 f の後半は d s [ 1 ] がローレベルになるので発光素子 E Lは非発光状態となる。 パルス d s [ 1 ] のデューティを調整することで、 発光期間と非発光期間の割合を 調整でき、 所望の画面輝度が得られる。 次の水平期間に移行すると、 2 行目の画素回路に対し、 各走査線 WS， D Sからそれぞれ走查用の信号 パルス w s [ 2] ， d s [ 2 ] が印加される。

ここで図 6に戻り参考例として示した画素回路 5の問題点につき説明 する。 参考例の画素回路 5は、 T r l〜T r 3が全て Nチャネル型の薄 膜トランジスタで構成されており、 コス ト的に有利な非晶質シリ コン膜 を活性層に使えるという利点がある。 しかしながら、 ドライブトランジ スタ T r 2の ドレインが電源電圧 V c c に接続される一方、 ソースがス イッチングトランジスタ T r 3を介して発光素子 E Lのァノードに接続 されており、 いわゆるソースフォロワとなっていることで問題がある。 トランジスタ T r 2のゲートには保持容量 C 1に保持された信号電圧が 印加されており、 基本的には一定に維持されている。 しかしながら、 ソ ース電位は発光素子 E Lの電流/電圧特性の経時的な変化に伴い変動す る。 一般には発光素子 E Lの経時劣化に伴いァノード電位は上昇しその 結果ソース電位も上昇する。 ドライブトランジスタ T r 2は飽和領域で 動作しており、 前述したトランジスタ特性式で示す様に、 ドレイン電流 I d sはソース電位を基準にしたゲート電位 V g sに依存している。 ゲ 一ト電圧自体は一定に保たれているにも関わらず、 T r 2はソースフォ ロワとして動作するのでソース電位が発光素子 E Lの特性劣化に伴い変 動し、 これに応じて V g s も変化する。 従ってドレイ ン電流 I d sが変 動し発光素子 E Lの輝度劣化につながるという問題がある。

更にドライブトランジスタ T r 2はそれ自身閾電圧 V t hの経時変動 がある。 前述のトランジスタ特性式から明らかな様に、 飽和領域で動作 する場合仮に V g sを一定に保っても、 閾電圧 V t hが変動すると、 ド レイン電流 I D Sも変化してしまい、 これに伴って発光素子 E Lの輝度 も変動してしまう。 特に、 非晶質シリ コン薄膜を活性層 (チャネル領域) とする薄膜トランジスタは閾電圧の経時的な変動が目立つ為、 これに対 処しないと発光素子の輝度を正確に制御することはできない。

図 8 A及ぴ図 8 Bは図 6に示した画素回路に改良を加えた別の参考例 に係る画素回路を表わしている。 図 8 Aは構成を表わした回路図、 図 8 Bは動作を表わしたタイミ、ノグチヤートである。

図 8 Aに示す様にこの改良例は、 図 6 の画素回路に、 ブートス トラッ プ回路 6 と閾電圧キャンセル回路 7を加えた構成となっている。 ブート ス トラップ回路 6は発光素子 E Lの特性変動を吸収する様に、 ドライブ トランジスタ T r 2のゲート （G) に印加される信号電位のレベルを自 動的に制御するものであり、 スィツチングトランジスタ T r 4を含んで いる。 このスイッチングトランジスタ T r 4のゲートには走査線 WSが 接続し、 ソースは電源電位 V s sに接続し、 ドレイ ンは保持容量 C 1の —端に接続すると ともにドライブトランジスタ T r 2のソース (S) に 接続している。 走査線 WSに選択パルスが印加されると、 サンプリング トランジスタ T r lがオンするとともにスイッチングトランジスタ T r 4もオンする。 これにより、 結合容量 C 2を介して保持容量 C 1に映像 信号 V s i gが書き込まれる。 この後走査線 WSから選択パルスが解除 されるとスイッチングトランジスタ T r 4がオフする為、 保持容量 C 1 は電源電位 V s sから切り離され、 ドライブトランジスタ T r 2のソー ス （S) に結合される。 この後走査線 D Sに選択パルスが印加されると スィツチングトランジスタ T r 3がオンしドライブトランジスタ T r 2 を通って駆動電流が発光素子 E Lに供給される。 発光素子 E Lは発光を 開始するとともにその電流 Z電圧特性に応じァノード電位が上昇しドラ イブトランジスタ T r 2のソース電位の上昇をもたらす。 この時保持容 量 C 1は V s sから切り離されている為ソース電位の上昇とと'もに保持 された信号電位も上昇 (ブートス トラップ） し、 ドライブトランジスタ T r 2のゲート （G) の電位上昇をもたらす。 すなわち、 発光素子 E L の特性変動があっても、 ドライブトランジスタ T r 2のゲート電圧 V g sは常に保持容量 C 1に保持された正味の信号電位と一致する様になつ ている。 この様なブートス トラップ動作により、 発光素子 E Lの特性変 動があっても、 常にドライブトランジスタ T r 2の ドレイン電流は保持 容量 C 1に保持された信号電位によって一定に保たれ、 発光素子 Eしの 輝度の変化が生じない。 この様なブートス トラップ手段 6を追加するこ とで、 ドライブトランジスタ T r 2は発光素子 E Lに fcf し正確な定電流 源として機能できる。

閾電圧キャンセル回路 7はドライブトランジスタ T r 2の閾電圧の変 動をキャンセルする様にドライブトランジスタ T r 2のゲート ( G ) に 印加される信号電位のレベルを調節するものであり、 スイッチングトラ ンジスタ T r 5 , T r 6を含んでいる。 スイッチングトランジスタ T r 5のゲートは別の走査線 A Zに接続され、 ドレイン Zソースはドライブ トランジスタ T r 2のゲートと ドレインとの間に接続されている。 スィ ツチングトランジスタ T r 6のゲートは同じく走査線 A Zに接続され、 ソースは所定のオフセッ ト電圧 V o f sに接続され、 "Fレインは結合容 量 C 2の一方の電極に接続されている。 尚、 図示の例ではオフセッ ト電 圧 V o f s、 電源電位 V s s、 カソード電圧 （G N D ) はそれぞれ異な つた電位を取り得るが、 場合により全て共通の電位 （例えば G N D ) に 合わせてもよい。

走査線 A Zに制御パルスが印加されるとスィ ツチングトランジスタ T r 5が導通し、 V c c側から ドライブトランジスタ T r 2のゲー トに向 かって電流が流れる為、 ゲート （G ) 電位が上昇する。 これにより ドラ イブトランジスタ T r 2にドレイン電流が流れ出し、 ソース ( S ) の電 位が上昇する。 ちょ う どゲート電位 （G ) とソース電位 （S ) の電位差 V g sがドライブトランジスタ r 2の閾電圧 V t hと一致したところ で、前述のトランジスタ特性式に従って、ドレイン電流 流れなく なる。 この時のソース Zゲート間電圧 V g sがトランジスタ了 r 2の閾電圧 V t hと して保持容量 C 1に書き込まれる。 この保持容量 C 1に書き込ま れた V t hは信号電位 V s i gに上載せしてドライブ ランジスタ T r 2のゲートに印加されるので、閾電圧 V t hの効果は ャンセルされる。 従ってドライブトランジスタ T r 2の閾電圧 V t hが錢時的に変動して も、閾電圧キヤンセル回路 7はこの変動をキャンセルすることができる。 図 8 Bは各走査線 W S， D S， A Zに印加される走查パルス波形と ド ライブトランジスタ T r 2のゲート （G ) 及びソース （S ) の電位波形 を表わすタイミングチャー トである。 図示する様に V t hキャンセル期 間に入ると走査線 A Zにパルスが印加され、 スイッチングトランジスタ T r 5が導通して、 T r 2のゲート電位が上昇する。 その後走査線 D S のパルスが立ち下がる為電源 V c c側からの電流供給が断たれる。 これ によりゲート電位とソース電位の差が縮小しちょう ど V t hとなったと ころで電流が 0になる。 この結果、 V t hが T r 2のゲー ト/ソース間 に接続された保持容量 C 1に書き込まれる。 次に走査線 W Sに選択パル スが印加されるとサンプリングトランジスタ T r lがオンし、 結合容量 C 2を介して保持容量 C 1に信号 V s i gが書き込まれる。これにより、 ドライブトランジスタ T r 2のゲートに入力される信号 V i nは先に書 き込まれた V t hと所定のゲインで保持された V s i gの和となる。 更 に走査線 D Sにパルスが印加され、 スイ ッチング トランジスタ T r 3が オンする。 これにより ドライブトランジスタ T r 2が入力ゲート信号 V i nに応じてドレイン電流を発光素子 E Lに供給し、 発光が開始する。 これにより発光素子 E Lのァノード電位が Δ Vだけ上昇するが、 ブート ス トラップ効果によりこの A Vがドライブトランジスタ T r 2に対する 入力信号 V i nに上載せされる。 以上の閾電圧キャンセル機能及びブー トス トラップ機能により、 ドライブトランジスタ T r 2の閾電圧変動や 発光素子 E Lの特性変動があっても、 これらをキャンセルして発光輝度 を一定に保つことが可能である。

ところでドライブトランジスタ T r 2のゲートには 1フィールド期間 I f を通してソースよ りも高い電圧が印加されており、 常時順バイアス がかかった状態となっている。 ゲートに対する順バイアスの継続的な印 加により、ドライブトランジスタ T r 2の閾電圧 V t hは上方変動する。 この変動は閾電圧キャンセル回路 7によりキャンセル可能であるが、 変 動が程度を超えるとキャンセル機能が追いつかず発光素子 E Lの輝度変 化をもたらす恐れがある。 又スイッチングトランジスタ T r 3は発光期 間中オン状態となり順バイアスがかかっている。 これによりスィッチン グトランジスタ T r 3の閾電圧は上方変動し、 最悪の場合にはスィツチ ングトランジスタ T r 3が常時カッ トォフ状態に陥ることも有り得る。 図 9は本発明に係る画素回路の一実施形態を示しており、 図 8 Aの画 素回路の問題点に対処する為、 ドライブトランジスタ T r 2及ぴスィッ チングトランジスタ T r 3にそれぞれ闘電圧変動抑制用の逆バイアス印 加手段を付けたものである。

ドライブトランジスタ T r 2に対する逆バイアス印加手段は、 スィッ チングトランジスタ T r 7で構成されている。 T r 7のゲートには追加 の走査線 W S 2が接続し、 ソースには負電源 V m bが接続し、 ドレイン はドライブトランジスタ T r 2のゲート （G ) に接続している。 この走 査線 W S 2はサンプリングトランジスタ T r 1やスイッチングトランジ スタ T r 4に接続する走査線 W S 1 と走査タイミングが異なる為、 両者 を別々に分けて、 W S 1 と W S 2にしている。 ここで負電源 V m bの電 位は接地電位 G N Dよりも低く設定されている。 従って画素回路の動作 に影響を与えないタイミングで W S 2に選択パルスが印加されると、 T r 7がオンしドライブトランジスタ T r 2のゲー ト ( G ) に逆バイアス ( V m b ) を印加することができる。 これにより順バイアスの継続的な 印加で上方シフ トしたトランジスタ T r 2の閾電圧 V t hを下方修正す ることができる。

スイッチングトランジスタ T r 3に対する逆バイアス印加手段は、 走 查線 D S 1に接続したドライブスキャナ 3 (図 5参照） に組み込まれて いる。 発光期間ではスィツチングトランジスタ T r 3のゲートに走査線 D S 1を介して順バイアスが印加され、 ドレイン電流が V c cから G N Dに向かって流れる。 非発光期間に入ると走査線 D S 1の電位が G N D 以下となり、 スイ ッチング トランジスタ T r 3に逆バイァスが印加され る。 これにより T r 3の閾電圧の上方変動を下方修正できる。

図 1 0は、 図 9に示した画素回路の動作説明に供するタイミングチヤ ートである。 走査線 W S 1に印加されるパルスを w s 1で表わし、 走査 線 W S 2に印加されるパルスを w s 2で表わし、 走査線 A Zに印加され るパルスを a zで表わし、 走査線 D S 1に印加されるパルスを d s 1で 表わしている。 更に、 ドライブトランジスタ T r 2のゲート電位（G ) 、 ドレイン電位 （D ) 及びソース電位 （S ) の変動をパルス d s 1 のレべ ル変化と重ねて表わしてある。 尚、 ドライブトランジスタ T r 2のドレ ィン電位 （D ) は同時にスイ ッチング トランジスタ T r 3のソース電位 となっている。

V t hキヤンセル期間ではパルス a z力 Sトランジスタ T r 5及ぴ T r 6に印加され、 ドライブトランジスタ T r 2の闘電圧 V t hが検知され る。この検知された V t hは T r 2のゲート電位（G ) とソース電位（S ) との間の差として保持容量 C 1に保持される。 次にパルス w s 1がサン プリングトランジスタ T r 1及ぴスィツチングトランジスタ T r 4に印 加されると、 映像信号 V s i gがサンプリングされ、 結合容量 C 2を介 して保持容量 C 1に書き込まれる。 保持容量 C 1に書き込まれた V t h 及び V s i gの和が、 T r 2のゲート電位 （ G ) とソース電位 （ S ) の 差としてタイミングチャートに表われている。 更に発光期間に入ってス イッチングトランジスタ T r 3にパルス d s 1が印加されると、 ドライ ブトランジスタ T r 2を通してドレイン電流が発光素子 E Lに流れる。 これによりソース電位 （S ) が上昇するが、 ブートス トラップ機能によ りゲート電位 （G) との電位差は一定に保たれる。 ソース電位 （S) の 上昇に伴ってドレイン電位 （D) も上昇する。 このドレイン電位 （D) はスィツチングトランジスタ T r 3のソース電位となっているが、 パル ス D S 1の振幅はこのドレイン電位 （D) よりも十分高く設定されてい るので、 トランジスタ T r 3のオン動作に必要な順バイアス V aが印加 できる。 その後非発光期間に入るとパルス D S 1がローレベルに切り替 わり、 トランジスタ T r 3はカッ トオフする。 ドレイン電流の遮断によ り ドライブトランジスタ T r 2のドレイン電位 （D) は V c c側から G NDまで下がる。 この時パルス D S 1のローレベルは GNDよりも低く 設定されている為、 スイッチングトランジスタ T r 3のグートには逆バ ィァス V bが印加される。 又非発光期間にはトランジスタ T r 7のゲー トにパルス w s 2が印加される。 これにより T r 7が導通し逆バイァス V m bがドライブトランジスタ T r 2のゲート (G) に印加される。 以上の説明から明らかな様に、 ドライブトランジスタ T r 2及ぴスィ ツチングトランジスタ T r 3にそれぞれ適切なタイミングで逆バイアス が印加される為、それぞれの閾電圧の変動を抑制できる。しかしながら、 スイッチングトランジスタ T r 3については若干改善すべき余地がある ので、 この点につき説明を加える。 トランジスタ T r 3の動作点を考え る場合、 パルス d s 1の電圧レベルと ドライブトランジスタのドレイン 電圧 （D) を考えればよいことは上述の通りである。 発光期間中スイツ チングトランジスタ T r 3はオンしているので、 パルス d s 1の H電位 はドレイン電位 （D) よりも T r 3の V t h以上高くなっており、 V a 電圧がかかっている。 つまり発光期間ではトランジスタ T r 3のゲート /ソース間に順バイアスがかかる。 この後非発光期間になるとパルス D S 1の Lレベルが GND以下となるので逆バイアスが印加される。 この 逆バイアス期間では、 ドレイン電位 （D) がリークなどの原因でカソー ド電位 （G N D ) 若しくはその付近まで低下してしまう。 この期間トラ ンジスタ T r 3はオフ状態である為、 結局トランジスタ T r 3のゲート /ソース間には V bだけ逆バイアスがかかる。 よってトランジスタ T r 3には順バイアス及ぴ逆バイアスの両者がかかる為、 T r 3の V t h変 動はある程度防ぐことができる。 しかしながら、 1フィールド期間 （ 1 f ) に占める発光時間を長くすると非発光時間は圧迫を受け短くなる。 よって逆バイアス印加時間も短くなるが、 その分閾電圧の下方修正を効 果的に行なう必要があり、 V b の絶対値を大きく設定する必要がある。 しかしながら、 V b の絶対値を大きくするとパルス d s 1 の振幅が増え、 コス ト増につながる。 又トランジスタ T r 3の耐圧にも大きく影響して しまい、 コス トのみならず歩留りにも影響がある。

図 1 1は、 図 9に示した画素回路を更に改良した実施形態を表わして おり、 理解を容易にする為図 9 の画素回路と対応する部分には対応する 参照番号を付してある。 改良点は、 問題となったトランジスタ T r 3と 並列に追加のトランジスタ T r 8を接続するとともに、 そのグートに走 查線 D S 2を介して補完手段を接続したことである。 この補完手段は追 カロトランジスタ T r 8をスイッチングトランジスタ T r 3に対して補完 的に駆動して、 T r 3に関し動作の妨げとならないタイミングを作り出 している。 走査線 D S 1を介してスイッチングトランジスタ T r 3に接 続した逆バイアス印加手段は、 この作り出されたタイミングでトランジ スタ T r 3に逆パイァスを印加する様にしている。

図 1 2は、 図 1 1に示した画素回路の動作説明に供するタイミングチ ヤートである。 理解を容易にする為図 1 0に示した先の実施形態のタイ ミングチヤ一トと対応する部分には対応する参照符号を使っている。 特 徴点は、 スィツチングトランジスタ T r 3のゲートに印加されるパルス D S 1 と追加トランジスタ T r 8のゲートに印加されるパルス D S 2が 互いに逆相の関係にあることである。 発光期間中スィツチングトランジ スタ T r 3のゲートには順バイアス V aが印加される。 これは図 9の実 施形態と同様である。 次に非発光期間に入るとパルス D S 1が G N Dを 下回ってローレベルとなり、 スイッチングトランジスタ T r 3がオフに なる。この時トランジスタ T r 8が補完的に動作してオン状態となる為、 ドライブトランジスタ T r 2には引続き電源 V c c側から電流が供給さ れる。 従ってドライブトランジスタ T r 2の ドレイン電位 ( D ) は力ソ ード電位 （G N D ) まで落ちず、 電源電位 V c c若しく はその近辺の電 位を取ることができる。この為非発光期間に含まれる逆バイアス期間中、 スイ ッチングトランジスタ T r 3のゲート ソース間電圧は絶対値で V c c + V b となり、 非常に大きな逆バイアスを印加することができる。 これにより、 スィツチングトランジスタ T r 3に大振幅のパルス D S 1 を印加しなくても、 閾電圧の上方変動を効果的に下方修正することが可 能である。 この様に、 非晶質シリ コン薄膜トランジスタや多結晶シリ コ ン薄膜トランジスタの閾電圧が変動しても画素回路で補正をかけること ができる為、 発光素子 E Lの輝度劣化を防ぐことができ、 高品質なァク ティブマ トリ タス型ディスプレイを提供できる。 特に発光のオンオフ制 御を行なう トランジスタのゲ一トに印加されるパルスの振幅を大きくす る必要がない為、 ドライバの低コス ト化が実現できる。 そして ドライブ トランジスタの V t h変動を補正しながら、 スイッチングトランジ スタの V t h変動も容易に補正できる。 産業上の利用可能性

薄膜トランジスタは、 正のゲート電圧 （順バイアス） が反復的若しく は持続的に印加されると、 閾電圧が正方向にシフ トする傾向がある。 逆 に負のゲート電圧 （逆バイアス） が反復的若しくは持続的に印加される と、 閾電圧は負方向に変動する傾向がある。 トランジスタ回路の機能や 動作条件によっては、 回路配線を介してゲートとソースの間に反復的若 しくは持続的に順バイアスが係る薄膜トランジスタが含まれることがあ る。 当該薄膜トランジスタはこの様な順バイアスにより閾電圧が経時的 にシフ トする。 これを放置すると当該トランジスタのカッ トオフ動作の 乱れなどにより、トランジスタ回路の誤動作を招く恐れがある。そこで、 本発明では、 トランジスタ回路の動作上若しくは機能上、 反復的若しく は持続的に順バイアスの印加が避けられない薄膜トランジスタについて は、 動作の妨げとならないタイミングで逆バイアスを印加している。 こ れにより、 順バイアスで正方向にシフ トした閾電圧を負方向に戻すこと ができ、 結果的に閾電圧の変動を抑制できる。

場合によっては順バイアスの印加がほとんど継続的に行なわれる様な 薄膜トランジスタでは、 逆バイアスを印加する為に十分なタイミ ングを 取れない場合がある。 この様な薄膜トランジスタに対しては、 追加薄膜 トランジスタを並列接続し、 当該薄膜トランジスタに対して追加トラン ジスタを補完的に駆動することで、 逆バイアスを印加するタイミングを 強制的に作り出す様にしている。 これにより、 継続的な順バイアスの印 加で閾電圧の上方シフトが避けられない薄膜トランジスタについても、 補完用の追加薄膜トランジスタを並列接続することで、 強制的に閾電圧 を下方修正することができる。

Claims

請 求 の 範 囲

1 . 基板に形成された複数の薄膜トランジスタと、 所定の動作を行な う様に各薄膜トランジスタのゲー ト、 ソース又はドレインを接続する配 線とを含むトランジスタ回路であって、

動作中少く とも 1個配線を介してゲートとソースの間に反復的若しく は持続的に順バイアスがかかる薄膜トランジスタを含むとともに、

該動作の妨げとならないタイミングで当該薄膜トランジスタのゲート とソースの間に逆バイアスを印加して当該薄膜トランジスタの閾電圧の 変動を抑制する逆バイアス印加手段を備えたことを特徴とする トランジ スタ回路。

2 . 当該薄膜トランジスタに並列接続した追加薄膜トランジスタと、 該追加薄膜トランジスタを当該薄膜トランジスタに対して補完的に駆動 して上記した動作の妨げとならないタイミングを作り出す補完手段とを 備え、

前記逆バイアス印加手段は、 該作り出されたタイミングで当該薄膜ト ランジスタに逆バイアスを印加することを特徴とする請求項 1記載のト ランジスタ回路。

3 . 当該薄膜トランジスタは Nチャネル型又は Pチャネル型であり、 前記追加薄膜トランジスタも同じ Nチャネル型又は Pチャネル型であり、 前記補完手段は、 当該薄膜トランジスタのゲートに印加されるパルスと 逆相の関係になるパルスを前記追加薄膜トランジスタのゲ一トに印加す ることを特徴とする請求項 2記載のトランジスタ回路。

4 . 当該薄膜トランジスタは Nチャネル型又は Pチャネル型であり、 前記追加薄膜トランジスタは反対の Pチャネル型又は Nチャネル型であ り、 前記捕完手段は、 当該薄膜トランジスタのゲートに印加されるパル スと同相の関係になるパルスを前記追加薄膜トランジスタに印加するこ とを特徴とする請求項 2記載のトランジスタ回路。

5 . 行状の走査線と列状の走査線との各交差部に配され、 該走査線に よって選択された時該信号線から信号をサンプリングし且つサンプリン グした信号に応じて負荷素子を駆動する画素回路であって、

基板に形成された複数の薄膜トランジスタと、 各薄膜トランジスタの ゲート、 ソース又はドレインを接続する配線とからなり、

負荷素子の駆動中少く とも 1個配線を介してゲートとソースの間に反 復的若しくは持続的に順バイアスがかかる薄膜トランジスタを含むとと もに、

負荷素子の駆動の妨げとならないタイミングで当該薄膜トランジスタ のゲートとソースの間に逆バイアスを印加して当該薄膜トランジスタの 閾電圧の変動を抑制する逆バイアス印加手段を備えたことを特徴とする 画素回路。

6 . 当該薄膜トランジスタに並列接続した追加薄膜トランジスタと、 該追加薄膜トランジスタを当該薄膜トランジスタに対して補完的に動作 して上記した負荷素子の駆動の妨げとならないタイミングを作り出す補 完手段とを備え、

前記逆バイアス印加手段は、 該作り出されたタイミングで当該薄膜ト ランジスタに逆バイアスを印加することを特徴とする請求項 5記載の画 素回路。

7 . 当該薄膜トランジスタは Nチャネル型又は Pチャネル型であり、 前記追加薄膜トランジスタも同じ Nチャネル型又は Pチャネル型であり、 前記捕完手段は、 当該薄膜トランジスタのゲートに印加されるパルスと 逆相の関係になるパルスを前記追加薄膜トランジスタのゲ一トに印加す ることを特徴とする請求項 6記載の画素回路。

8 . 当該薄膜トランジスタは Nチャネル型又は Pチャネル型であり、 前記追加薄膜トランジスタは反対の Pチャネル型又は Nチャネル型であ り、 前記補完手段は、 当該薄膜トランジスタのゲートに印加されるパル スと同相の関係になるパルスを前記追加薄膜トランジスタに印加するこ とを特徴とする請求項 6記載の画素回路。

9 . 前記複数の薄膜トランジスタは、 該走査線によって選択された時 導通し該信号線から信号をサンプリングして保持容量に保持するサンプ リング用薄膜トランジスタと、 該保持容量に保持された信号電位に応じ て該負荷素子に対する通電量を制御する ドライブ用薄膜トランジスタと、 該負荷素子に対する通電をオン/オフ制御するスィツチング用薄膜トラ ンジスタとを含み、 前記逆バイアス印加手段は、 該ドライブ用薄膜トラ ンジスタ及ぴ該スィツチング用薄膜トランジスタの少く とも一方に逆バ ィァスをかけることを特徴とする請求項 5記載の画素回路。

1 0 . 該ドライブ用薄膜トランジスタの閾電圧の変動をキャンセルす る様に、 該ドライブ用薄膜トランジスタのゲートに印加される信号電位 のレベルを調整する閾電圧キャンセル手段を含むことを特徴とする請求 項 9記載の画素回路。

1 1 . 該負荷素子の特性変動を吸収する.様に、 該ドライブ用薄膜トラ ンジスタのゲ一トに印加される信号電位のレベルを自動的に制御するブ 一トストラップ手段を含むことを特徴とする請求項 9記載の画素回路。

1 2 . 行状の走査線と、 列状の走査線と、 これらが交差する部分に配 された画素回路とからなる表示装置であって、

該画素回路は、 該走査線によって選択された時該信号線から映像信号 をサンプリングし且つサンプリングした映像信号に応じて発光素子を駆 動し、

該画素回路は、 基板に形成された複数の薄膜トランジスタと、 各薄膜 トランジスタのゲート、ソース又はドレインを接続する配線とからなり、 発光素子の駆動中少く とも 1個配線を介してグートとソースの間に反 復的若しくは持続的に順バイアスがかかる薄膜トランジスタを含むとと もに、

発光素子の駆動の妨げとならないタイミングで当該薄膜トランジスタ のゲートとソースの間に逆バイアスを印加して当該薄膜トランジスタの 閾電圧の変動を抑制する逆バイアス印加手段を備えたことを特徴とする 表示装置。

1 3 . 当該薄膜トランジスタに並列接続した追加薄膜トランジスタと、 該追加薄膜トランジスタを当該薄膜トランジスタに対して補完的に動作 して該発光素子の駆動の妨げとならないタイミングを作り出す補完手段 とを備え、

前記逆バイアス印加手段は、 該作り出されたタイミングで当該薄膜ト ランジスタに逆バイアスを印加することを特徴とする請求項 1 2記載の 表示装置。

1 4 . 当該薄膜トランジスタは Nチャネル型又は Pチャネル型であり、 前記追加薄膜トランジスタも同じ Nチャネル型又は Pチャネル型であり、 前記補完手段は、 当該薄膜トランジスタのゲートに印加されるパルスと 逆相の関係になるパルスを前記追加薄膜トランジスタのゲートに印加す ることを特徴とする請求項 1 3記載の表示装置。

1 5 . 当該薄膜トランジスタは Nチャネル型又は Pチャネル型であり、 前記追加薄膜トランジスタは反対の Pチャネル型又は Nチャネル型であ り、 前記補完手段は、 当該薄膜トランジスタのゲートに印加されるパル スと同相の関係になるパルスを前記追加薄膜トランジスタに印加するこ とを特徴とする請求項 1 3記載の表示装置。

1 6 . 前記複数の薄膜トランジスタは、 該走査線によって選択された 時導通し該信号線から映像信号をサンプリングして保持容量に保持する サンプリング用薄膜トランジスタと、 該保持容量に保持された信号電位 に応じて該発光素子に対する通電量を制御する ドライブ用薄膜トランジ スタと、 該発光素子に対する通電をオン/オフ制御するスィツチング用 薄膜トランジスタ とを含み、 前記逆バイアス印加手段は、 該ドライブ用 薄膜トランジスタ及ぴ該スィツチング用薄膜トランジスタの少く とも一 方に逆バイアスをかけることを特徴とする請求項 1 2記載の表示装置。

1 7 . 該ドライブ用薄膜トランジスタの閾電圧の変動をキャンセルす る様に、 該ドライブ用薄膜トランジスタのゲ一トに印加される信号電位 のレベルを調整する閾電圧キャンセル手段を含むことを特徴とする請求 項 1 6記載の表示装置。

1 8 . 該負荷素子の特性変動を吸収する様に、 該ドライブ用薄膜トラ ンジスタのゲ一トに印加される信号電位のレベルを自動的に制御するプ 一トス トラップ手段を含むことを特徴とする請求項 1 6記載の表示装置。

1 9 . 基板に形成された複数の薄膜トランジスタと、 所定の動作を行 なう様に各薄膜トランジスタのゲ一ト、 ソース又はドレインを接続する 配線とを含むトランジスタ回路の駆動方法であって、

動作中少く とも 1個の薄膜トランジスタに対し配線を介してゲートと ソースの間に反復的若しくは持続的に順バイアスをかける順バイアス印 加手順と、

該動作の妨げとならないタイミングで当該薄膜トランジスタのゲート とソースの間に逆バイアスを印加して当該薄膜トランジスタの閾電圧の 変動を抑制する逆バイアス印加手順とを行なうことを特徴とする トラン ジスタ回路の駆動方法。

2 0 . 当該薄膜トランジスタに並列接続した追加薄膜トランジスタを、 当該薄膜トランジスタに対して補完的に駆動して、 上記した動作の妨げ とならないタイミングを作り出す補完手順を含み、

前記逆バイアス印加手順は、 該作り出されたタイミングで当該薄膜ト ランジスタに逆バイアスを印加することを特徴とする請求項 1 9記載の トランジスタ回路の駆動方法。

2 1 . 行状の走査線と列状の走査線との各交差部に配され、 該走査線 によって選択された時該信号線から信号をサンプリングし且つサンプリ ングした信号に応じて負荷素子を駆動するために、 基板に形成された複 数の薄膜トランジスタと、 各薄膜トランジスタのゲート、 ソース又はド レインを接続する配線とからなる画素回路の駆動方法であって、

負荷素子の駆動中少く とも 1個の薄膜トランジスタに対して、 配線を 介しゲートとソースの間に反復的若しぐは持続的に順バイアスをかける 順バイアス印加手順と、

負荷素子の駆動の妨げとならないタイミングで当該薄膜トランジスタ のゲートとソースの間に逆バイアスを印加して当該薄膜トランジスタの 閾電圧の変動を抑制する逆バイアス印加手順とを行なうことを特徴とす る画素回路の駆動方法。

2 2 . 当該薄膜トランジスタに並列接続した追加薄膜トランジスタを、 当該薄膜トランジスタに対して補完的に動作して、 上記した負荷素子の 駆動の妨げとならないタイミングを作り出す補完手順を含み、

前記逆バイアス印加手順は、 該作り出されたタイミングで当該薄膜ト ランジスタに逆バイアスを印加することを特徴とする請求項 2 1記載の 画素回路の駆動方法。

2 3 . 行状の走査線と、 列状の走査線と、 これらが交差する部分に配 された画素回路とからなり、 該画素回路は、 該走査線によって選択され た時該信号線から映像信号をサンプリングし且つサンプリングした映像 信号に応じて発光素子を駆動し、 該画素回路は、 基板に形成された複数 の薄膜トランジスタと、 各薄膜トランジスタのゲー ト、 ソース又はドレ ィンを接続する配線とからなる表示装置の駆動方法であって、

発光素子の駆動中少く とも 1個の薄膜トランジスタに対して、 配線を 介してゲートとソースの間に反復的若しくは持続的に順バイアスをかけ る順バイアス印加手順と、

発光素子の駆動の妨げとならないタイミングで当該薄膜トランジスタ のゲートとソースの間に逆バイアスを印加して当該薄膜トランジスタの 閾電圧の変動を抑制する逆バイアス印加手順とを行なうことを特徴とす る表示装置の駆動方法。

2 4 . 当該薄膜トランジスタに並列接続した追加薄膜トランジスタを、 当該薄膜トランジスタに対して補完的に動作して、 該発光素子の駆動の 妨げとならないタイミングを作り出す補完手順を含み、

前記逆バイアス印加手順は、 該作り出されたタイミングで当該薄膜ト ランジスタに逆バイアスを印加することを特徴とする請求項 2 3記載の 表示装置の駆動方法。