WO2005012930A1 - 試験装置 - Google Patents

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WO2005012930A1
WO2005012930A1 PCT/JP2004/010318 JP2004010318W WO2005012930A1 WO 2005012930 A1 WO2005012930 A1 WO 2005012930A1 JP 2004010318 W JP2004010318 W JP 2004010318W WO 2005012930 A1 WO2005012930 A1 WO 2005012930A1
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change point
output
data
clock
circuit
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PCT/JP2004/010318
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French (fr)
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Hirokatsu Niijima
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Original Assignee
Advantest Corp
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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5602—Interface to device under test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56012—Timing aspects, clock generation, synchronisation

Definitions

  • the present invention relates to a test device.
  • the present invention relates to a test apparatus for testing a device under test that outputs a data signal and a clock signal in synchronization with each other.
  • a data signal input together with a clock signal is written in synchronization with the clock signal, a data signal synchronized with the clock signal is output together with the clock signal, and the data signal is transferred at the timing of the clock signal.
  • a desired operation cannot be performed unless the output timing of the clock signal and the output timing of the data signal are accurately synchronized. Therefore, in such a semiconductor memory test, the change point of the clock signal and the change point of the data signal output from the semiconductor memory as the device under test are detected using a multi-strobe signal, and the clock signal and the data signal are detected. Is detected and the pass / fail judgment is made by comparing with the specification (for example, see Patent Document 1 and Patent Document 2).
  • Patent Document 1 JP 2001-201532 A
  • Patent Document 2 JP 2001-356153 A
  • a semiconductor memory such as a synchronous device outputs a plurality of data signals in synchronization with a clock signal. Therefore, in order to detect the phase difference between each of the plurality of data signals and the clock signal in parallel, the data indicating the change point of the clock signal is converted to the phase difference provided for the plurality of data signals. It is necessary to distribute and supply to the detection means.
  • the change point of the clock signal is determined by the transmission delay time in the distribution circuit that distributes the data indicating the change point of the clock signal while transmitting the data indicating the change point of the clock signal to the phase difference detection means. It takes time to supply this data to the plurality of phase difference detection means, and the clock signal and data are output in real time in parallel with the output of the device under test. Data signal may not be detected.
  • an object of the present invention is to provide a test apparatus that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous embodiments of the present invention.
  • a test apparatus for testing a device under test that outputs a data signal and a clock signal in synchronization with each other, wherein the data signal output from the device under test is A data sampler that continuously samples and obtains multiple data sample values, and a data change point detection that detects a data change point that is a change point of a data signal based on the multiple data sample values obtained by the data sampler And a data change point detected by the data change point detection unit based on the first clock signal, and read based on a second clock signal having substantially the same cycle as the first clock signal and having a different phase.
  • a change point storage unit and a clock that continuously samples clock signals output from the device under test and obtains multiple clock sample values.
  • a clock change point detecting section for detecting a clock change point, which is a change point of a clock signal, based on a plurality of clock sample values obtained by the clock sampler and the clock sampler S.
  • the clock change point is written based on the third clock signal and read out based on the second clock signal, and is read from the data change point storage unit and the clock change point storage unit based on the second clock signal.
  • the phase difference detector detects the phase difference between the data signal and the clock signal by comparing the data change point and the clock change point read in synchronization with each other, and the phase difference detected by the phase difference detector is determined in advance. And a specification comparing unit for determining the quality of the device under test by comparing with the obtained specifications.
  • the phase difference between the first clock signal and the second clock signal depends on the transmission delay time from the data change point detection unit to the data change point storage unit and the transmission delay time from the clock change point detection unit to the clock change point storage unit.
  • the difference may be equal to or longer than the time difference from the delay time.
  • a data signal processing unit in which a data sampler, a data change point detection unit, a data change point storage unit, a clock change point storage unit, a phase difference detection unit, and a specification comparison unit are formed, and a clock sampler and a clock change check.
  • a clock signal processing unit having an output portion; And a transmission path for electrically connecting the clock signal processing unit and the clock signal processing unit, and supplying the clock change point detected by the clock change point detection unit to the clock change point storage unit.
  • the phase difference from the second clock signal may be equal to or longer than the transmission delay time in the transmission path.
  • a plurality of data signal processing units are provided, and the transmission path electrically connects the clock signal processing unit and the plurality of data signal processing units, and is detected by a clock change point detection unit included in the clock signal processing unit.
  • the clock change points are supplied to a plurality of clock change point storage units of the plurality of data signal processing units, and the plurality of clock change point storage units store the clock change points detected by the clock change point detection unit. Writing may be performed based on the third clock signal and reading may be performed based on the second clock signal.
  • a test apparatus for testing a device under test that outputs a data signal and a clock signal in synchronization with each other, at a change point of the data signal output from the device under test.
  • a data transition point detector for detecting a certain data transition point
  • a clock transition point detector for detecting a clock transition point which is a transition point of a clock signal output from the device under test
  • a device under test comprising a data signal and a clock.
  • the data change point and the clock change point are compared to detect the phase difference between the data signal and the clock signal, and the phase difference is compared with a predetermined allowable value to determine the quality of the device under test.
  • a phase difference detection unit for making a determination.
  • the phase difference detection unit subtracts one of the data change point and the clock change point from the other, and outputs a phase difference.
  • the phase difference output by the arithmetic circuit is set to a predetermined maximum allowable value. In comparison, a logic value 0 is output if the value is smaller than the maximum allowable value, and a logic value 1 is output if the value is larger than the maximum allowable value, and the phase difference output by the arithmetic circuit is determined in advance.
  • a minimum allowable value comparison circuit that outputs a logical value of 0 when it is larger than the minimum allowable value and outputs a logical value 1 when it is smaller than the minimum allowable value
  • a logical sum circuit that performs a logical sum operation on the logical value output from the circuit and the logical value output from the minimum allowable value comparison circuit.
  • a test apparatus for testing a device under test which detects a data change point which is a change point of a data signal output from the device under test, and detects the data change point.
  • a change point detector that outputs multiple bits of data indicating the changed data change point, and a logic that is higher than the data signal input side threshold (V OH) at the start of output of the data signal output from the device under test.
  • V OH data signal input side threshold
  • a value 0 is output, and a logical value 1 is output when the value is smaller than the H-side threshold.
  • a first OR circuit that performs an AND operation, and an AND circuit that performs an AND operation of the inverted output of the OR circuit and the output of the start determination signal output unit. It has a loose function section that detects that the signal is smaller than the H-side threshold and outputs it.
  • a test apparatus for testing a device under test comprising detecting a data change point which is a change point of a data signal output from the device under test, and detecting the detected data.
  • a change point detection unit that outputs a plurality of bits of data indicating a change point, and a logical value 0 when the data signal strength at the start of output of the data signal output from the device under test is equal to or less than the SL threshold (VOL).
  • a start determination signal output unit that outputs a start determination signal that outputs a logical value 1 when the change value is greater than the L-side threshold value, and a first unit that performs a logical OR operation on the data of a plurality of bits output by the change point detection unit A logical sum circuit, and a logical product circuit for performing a logical product operation of the inverted output of the logical sum circuit and the output of the start determination signal output unit, wherein the data signal has no data change point and the data signal power side Than threshold And a loose function section for detecting and outputting a Kiiko.
  • a glitch detection unit that detects whether or not a glitch has occurred in the data signal, outputs a logical value 1 when the glitch is detected, and outputs a logical value 0 when the glitch is not detected.
  • the loose function unit may further include a second OR operation circuit that performs an OR operation of an output of the AND circuit and an output of the glitch detection unit, and may further detect that a glitch has occurred in the data signal. .
  • a test apparatus for testing a device under test comprising detecting a data change point that is a change point of a data signal output from the device under test, and detecting the detected data.
  • a change point detection unit that outputs a plurality of bits of data indicating a change point, and outputs a logical value 0 when the data signal strength at the start of output of the data signal output from the device under test is equal to or higher than the SH side threshold. , Which outputs a logical value 1 when it is smaller than the H-side threshold.
  • a start determination signal output section that outputs a start determination signal, a first OR circuit that performs a logical OR operation on the multi-bit data output by the change point detection section, and an output of the OR circuit and a start determination signal output AND circuit that performs AND operation with the inverted output of the section
  • a loose function unit that detects that the data signal has a data change point and that the data signal has changed from a value smaller than the H-side threshold to a value greater than or equal to the H-side threshold and outputs the result.
  • a test apparatus for testing a device under test comprising detecting a data change point which is a change point of a data signal output from the device under test, and detecting the detected data.
  • a change point detection unit that outputs a plurality of bits of data indicating a change point, and outputs a logical value 0 when the data signal strength at the start of output of the data signal output from the device under test is equal to or less than the SL side threshold,
  • a start determination signal output unit that outputs a start determination signal that outputs a logical value 1 when the value is greater than the L-side threshold value, and a first OR circuit that performs a logical OR operation on a plurality of bits of data output by the change point detection unit
  • an AND circuit for performing an AND operation of the output of the OR circuit and the inverted output of the start determination signal output section, and the data signal has a data change point and the data signal power SL side Greater than threshold
  • a loose function unit that detects and outputs a change
  • the loose function unit further includes a second OR operation circuit that performs an OR operation between an output of the AND circuit and an output of the glitch detection unit, It may be further detected that a glitch has occurred in the data signal.
  • a test apparatus for testing a device under test which sequentially determines whether or not a data signal output from the device under test is not less than a ⁇ ⁇ -side threshold.
  • H-side level comparison unit that outputs the data under test
  • H-side data change point detection unit that detects the H-side data change point that is the change point of the data signal output by the H-side level comparison unit, and data output from the device under test Signal strength
  • the L side level comparator that sequentially determines and outputs whether or not the signal strength is equal to or less than the SL side threshold (VOL), and the L side that is the transition point of the data signal output by the L side level comparator
  • VOL SL side threshold
  • a phase difference detection unit that detects a fall time, compares the rise time or the fall time with a predetermined allowable value, and determines the quality of the device under test
  • the phase difference detection unit subtracts one of the H-side data change point and the L-side data change point from the other, and outputs a rise time or a fall time, and a rise time or a fall time output by the arithmetic circuit.
  • the fall time is compared with a predetermined maximum allowable value.If it is smaller than the maximum allowable value, a logical value 0 is output, and if it is larger than the maximum allowable value, a logical value 1 is output.Maximum allowable value
  • the comparator circuit compares the rise time or fall time output by the arithmetic circuit with a predetermined minimum allowable value, and outputs a logical value 0 if larger than the minimum allowable value, and outputs a logical value 0 if smaller than the minimum allowable value.
  • a test apparatus for testing a device under test which sequentially determines whether or not a data signal output from the device under test is equal to or greater than a threshold value on the data side.
  • the H-side level comparator that outputs, the H-side data change point detector that detects the H-side data change point that is the change point of the data signal output by the H-side comparator, and the data signal that is output from the device under test L-side level comparator that sequentially determines and outputs whether or not the force is below the power-side threshold, and L-side data that is the change point of the data signal output by the L-side level comparator, and that detects the change point
  • the change point detector and the device under test output a data signal, the change start timing of the data signal that is the midpoint between the H-side data change point and the L-side data change point is detected, and the change start timing is set in advance.
  • An output timing phase detection unit that determines the quality of the device under
  • the output timing phase detection unit includes an arithmetic circuit that calculates a change start timing based on the H-side data change point and the L-side data change point, and a predetermined maximum allowable change start timing output by the arithmetic circuit. If the value is smaller than the maximum allowable value, the logical value 0 is output.If the value is larger than the maximum allowable value, the logical value 1 is output. Path and the change start timing output by the arithmetic circuit are compared with a predetermined minimum allowable value. If the minimum allowable value is exceeded, a logical value 0 is output, and if it is smaller than the minimum allowable value, a logical value 1 is output. And a logical sum circuit that performs a logical sum operation on the logical value output by the maximum allowable value comparison circuit and the logical value output by the minimum allowable value comparison circuit.
  • test apparatus for accurately testing a device under test that outputs a data signal and a clock signal in synchronization with each other with high accuracy in real time.
  • FIG. 1 is a diagram showing an example of a configuration of a test apparatus 10.
  • FIG. 2 is a diagram showing an example of write and read operations of a change point storage unit 110.
  • FIG. 3 is a diagram showing an example of a configuration of a test apparatus 30.
  • FIG. 4 is a diagram illustrating an example of a configuration of a DQS ′ DQ phase difference detection unit 308.
  • FIG. 5 is a diagram showing an example of a configuration of a loose function section 310.
  • FIG. 6 is a diagram showing an example of a configuration of an output timing phase detection unit 312.
  • FIG. 7 is a diagram showing an example of a configuration of an HL phase difference detection section 314.
  • FIG. 8 is a diagram showing another example of the configuration of the loose function unit 310.
  • FIG. 1 shows an example of a configuration of a test apparatus 10 according to the first embodiment of the present invention.
  • the test apparatus 10 synchronizes and outputs a data signal (DQ0-DQn) and a clock signal (DQS).
  • DQ0-DQn data signal
  • DQS clock signal
  • a test device (DUT) 12 such as a synchronous device is accurately tested in real time.
  • the phase difference between DQ0 and DQn output by the DUT 12 and the DQS is detected in parallel in real time, and the phase difference is compared with the specification to determine the quality of the DUT 12.
  • the test apparatus 10 includes a plurality of data signal processing units 100 for processing DQ0 to DQn output from the DUT 12, a clock signal processing unit 150 for processing DQS output from the DUT 12, and a data signal processing unit 100 And the clock signal processing unit 150 And a transmission path 140 connected to the
  • the plurality of data signal processing units 100 and the clock signal processing unit 150 are, for example, ASICs (Application Specific Integrated Circuits), and are configured by different integrated circuits.
  • the data signal processing unit 100 includes a level comparison unit 102, a timing comparison unit 104, a change point detection unit 106, an encoder 108, a change point storage unit 110, a phase difference detection unit 112, and a stick comparison unit 114. Is formed.
  • the clock signal processing unit 150 includes a level comparing section 152, a timing comparing section 154, a change point detecting section 156, an encoder 158, a changing point storing section 160, a phase difference detecting section 162, and a specification comparing section 164. .
  • the data signal processing unit 100 and the clock signal processing unit 150 are formed by the same integrated circuit and have the same configuration. However, in order to detect the phase difference between each of DQ0, DQn and DQS, the clock signal processing unit 150
  • the change point storage unit 160, the phase difference detection unit 162, and the specification comparison unit 164 included in the system need not operate.
  • the level comparison unit 102 compares the DQ output from the DUT 12 with an H-side threshold voltage (VOH),
  • the DQ12 compares the DQ voltage value output by the DUT 12 with the L-side threshold voltage (VOL) by determining whether the H value of the DQ logic voltage is greater than or equal to VOH and outputting the DQ voltage.
  • VOL L-side threshold voltage
  • a level comparator 122 for determining whether the voltage value of the L logic is equal to or higher than VOL and outputting the result.
  • the level comparison unit 152 compares the DQS voltage value output from the DUT 12 with the H-side threshold voltage (VOH), determines whether the H logic voltage value of the DQS is equal to or higher than VOH, and outputs the level.
  • a comparator 170 and a level comparator 172 that compares the DQS output from the DUT 12 with the L-side threshold voltage (VOL), determines whether the L logic voltage of the DQS is greater than or equal to VOL, and outputs the result. .
  • the timing comparison unit 104 is an example of the data sampler of the present invention, and continuously samples the DQ output from the DUT 12, acquires and outputs a plurality of data sample values.
  • timing comparing section 104 includes a plurality of delay circuits 124 and a plurality of timing comparators 126.
  • the plurality of delay circuits 124 add a phase difference to the strobe signal (STRB) little by little and supply a plurality of STRBs having slightly different phases to each of the timing comparators 126.
  • the plurality of timing comparators 126 Based on the STRB supplied from each of the plurality of delay circuits 124, the plurality of timing comparators 126 The output of the comparator 122 is read to output a plurality of data sample values.
  • the timing comparison unit 154 is an example of the clock sampler of the present invention, and continuously samples the DQS output from the DUT 12, acquires and outputs a plurality of clock sample values.
  • the timing comparing section 154 includes a plurality of delay circuits 174 and a plurality of timing comparators 176, operates in the same manner as the timing comparing section 104, and performs DQS processing.
  • the change point detection unit 106 and the encoder 108 are examples of the data change point detection unit of the present invention, and based on a plurality of data sample values acquired by the timing comparison unit 104, a data change point that is a change point of DQ Find points.
  • change point detecting section 106 includes a plurality of expected value comparing sections 128.
  • the plurality of expected value comparing sections 128 compare the data sample values output by the plurality of timing comparators 126 with the predetermined expected value, and supply the comparison result to the expected value comparing section 128 at the subsequent stage. Then, the plurality of expected value comparing sections 128 determine whether or not the comparison result supplied from the expected value comparing section 128 at the preceding stage and the own comparison result match, and output the determination result.
  • the encoder 108 detects a DQ data change point based on the correspondence between the determination results output from the plurality of expected value comparison units 128 and the phases of the STRBs supplied to the plurality of timing comparators 126, respectively. A plurality of bits of data indicating the changed data change point are output.
  • the change point detection unit 156 and the encoder 158 are an example of the clock change point detection unit of the present invention, and based on a plurality of clock sample values obtained by the timing comparison unit 154, the change point of the DQS Detect a certain clock transition point.
  • the change point detection unit 156 includes a plurality of expected value comparison units 178, operates in the same manner as the change point detection unit 106, and performs DQS processing.
  • the transmission path 140 electrically connects the clock signal processing unit 150 and the plurality of data signal processing units 100 continuously along the transmission path 140. Then, the transmission path 140 stores the clock change points detected by the change point detection unit 156 and the encoder 158 of the clock signal processing unit 150 as a plurality of clock change points of each of the plurality of data signal processing units 100. Supply to section 132 respectively. In other words, the transmission line 140 uses the clock change point output from the terminal of the clock signal processing unit 150 as the clock signal processing unit.
  • the clock change point input to the data signal processing unit 100 adjacent to the data signal processing unit 100, and further input to the data signal processing unit 100 and output from the data signal processing unit 100 is adjacent to the data signal processing unit 100. Input to the data signal processing unit 100. In this way, the clock transition point is supplied to all of the plurality of data signal processing units 100 that detect the phase difference between DQS and DQ via the transmission path 140 that continuously connects the plurality of data signal processing units 100. I do.
  • the change point storage unit 110 stores the data change point detected by the change point detection unit 106 and the encoder 108, the data change point storage unit 130, and the data detected by the change point detection unit 156 and the encoder 158. And a clock change point storage unit 132 for holding a clock change point.
  • the data change point storage unit 130 and the clock change point storage unit 132 are, for example, MRAM (Multi-port Random Access Memory).
  • the data change point storage unit 130 writes the data change point detected by the change point detection unit 106 and the encoder 108 based on the clock signal (CLK1), and reads out the data change point using the clock signal (CLK2).
  • the clock change point storage unit 132 writes the clock change points detected by the change point detection unit 156 and the encoder 158 with a clock signal (CLKs) and reads out the clock change points with a clock signal (CLK2). That is, the data change point storage unit 130 and the clock change point storage unit 132 write each of the data change point and the clock change point with different clock signals (CLK1 and CLKs) and write the same with the same clock signal (CLK2). Reading is performed in synchronization.
  • the clock signal (CLK1) and the clock signal (CLK2) have substantially the same period and different phases, and the phases of the clock signal (CLK1) and the clock signal (CLK2) are shifted in this order.
  • the phase difference between the clock signal (CLK1) and the clock signal (CLK2) is determined by the transmission delay time of the data change point from the encoder 108 to the data change point storage unit 130 and the clock delay from the encoder 158 to the clock change point storage unit 132. It is equal to or longer than the difference time from the transmission delay time at the change point.
  • the phase difference between the clock signal (CLK1) and the clock signal (CLK2) is determined by the data signal processing unit 100 provided farthest from the clock signal processing unit 150 among the plurality of data signal processing units 100 and the clock signal. It is equal to or longer than the transmission delay time in the transmission line 140 between the processing unit 150 and the processing unit 150.
  • the phase difference detection unit 112 is configured by a data change point storage unit 130 and a clock change point storage unit 132. The data change point and the clock change point which are read out synchronously based on the clock signal (CLK2) are compared. Then, the phase difference detection unit 112 detects and outputs a phase difference between the data change point and the clock change point.
  • the specification comparing section 114 compares the phase difference detected by the phase difference detecting section 112 with a predetermined specification to determine the quality of the DUT 12, and outputs information indicating PASS or F AIL.
  • the DQS clock change point detected by the clock signal processing unit 150 is transmitted via the transmission line 140 that connects the plurality of data signal processing units 100 continuously. Since the signals are supplied to the data signal processing unit 100, the number of distribution signals and the number of terminals in the clock signal processing unit 150 can be reduced. Also, by providing the clock signals (CLK1, CLK2, and CLKs) for controlling the writing and reading of the data change point storage unit 130 and the clock change point storage unit 132 with the above-described phase difference, the data change is performed.
  • FIG. 2 shows an example of write and read operations of the change point storage unit 110 according to the first embodiment.
  • FIG. 2A shows an example of a write and read operation of the data change point storage unit 130
  • FIG. 2B shows an example of a write and read operation of the clock change point storage unit 132.
  • the data change point storage unit 130 stores data Dn (Dl, D2, D3, D4) of data change points sequentially detected by the change point detection unit 106 and the encoder 108. ,...) Are sequentially written to different addresses using the clock signal (CLK1) as a write clock.
  • the clock change point storage unit 132 stores the data Dn ′ (Dl ′, D2 ′, D3 ′, D4) of the clock change point sequentially detected by the change point detection unit 156 and the encoder 158. ,...) Are sequentially written to different addresses using the clock signal (CLKs) as a write clock. Then, as shown in FIGS.
  • the data change point storage unit 130 and the clock change point storage unit 132 store D1 in the data change point storage unit 130, and D1 ′ After being written to the storage unit 132, the data of the data change point held by the data change point storage unit 130 is stored.
  • clock change point data Dn ′ (Dl ′, D2 ′, D3, D4,. are sequentially read out in synchronization with the clock signal (CLK2) as a read clock.
  • the DQS and the DQS by the DUT 12 are controlled.
  • the phase difference between DQS and DQ can be detected sequentially in real time in parallel with the output of DQ.
  • FIG. 3 shows an example of a configuration of a test apparatus 30 according to the second embodiment of the present invention. Testing equipment
  • the object 30 is to accurately and in real time test a DUT 12 such as a synchronous device that outputs a data signal (DQ0-DQn) and a clock signal (DQS) in synchronization. Specifically, the phase difference between each DQ0 DQn output from the DUT12 and DQS, the output timing of DQ0 DQn and DQS, the rise time, the rise time, etc. are detected in parallel in real time and compared with the specifications to compare the DUT12 Pass / fail judgment is made.
  • the test apparatus 30 according to the second embodiment has the same configuration as the test apparatus 10 according to the first embodiment, and operates similarly, except for the parts described below.
  • the test apparatus 30 includes a plurality of data signal processing units 300 that respectively process DQ0 to DQn output by the DUT 12, and a clock signal processing unit 350 that processes DQS output by the DUT 12.
  • the data signal processing unit 300 includes a level comparison unit 102, an H-side signal processing unit 302, an L-side signal processing unit 304, an HL selection unit 306, a DQS 'DQ phase difference detection unit 308, a loose function unit 310, and an output timing phase detection unit. 312, an HL phase difference detector 314, and an OR circuit 316.
  • the clock signal processing unit 350 includes a level comparison section 152, an H-side signal processing section 352, an L-side signal processing section 354, an HL selection section 356, a DQS * DQ phase difference detection section 358, a loose function section 360, and output timing phase detection. It has a unit 362, an HL phase difference detection unit 364, and an OR circuit 366.
  • the data signal processing unit 300 and the clock signal processing unit 350 are formed of the same integrated circuit and have the same configuration. DQ0-DQn are used to detect the phase difference between DQS and DQS.
  • the DQS ′ DQ phase difference detection unit 358 included in the unit 350 may not operate.
  • the level comparator 102 is a level comparator which is an example of the H-side level comparator of the present invention.
  • a level comparator 122 which is an example of the L-side level comparing unit of the present invention.
  • the level comparator 120 sequentially determines whether or not the voltage value of DQ output from the DUT 12 is equal to or higher than VOH, and outputs it to the H-side signal processing unit 302.
  • the level comparator 122 sequentially determines whether or not the voltage value of the DQ output from the DUT 12 is equal to or less than VOL, and outputs the result to the L-side signal processing unit 304.
  • the H-side signal processing unit 302 includes a timing comparison unit 104, a change point detection unit 106, a timing comparator 301, and an encoder / glitch detection unit 307.
  • the H-side signal processing unit 302 is an example of the H-side data change point detection unit of the present invention, and performs processing on the output of the level comparator 120 to detect a DQ data change point.
  • the change point detection unit of the present invention may be a concept including the change point detection unit 106 and the encoder / glitch detection unit 307.
  • the timing comparing section 104 and the change point detecting section 106 operate in the same manner as the timing comparing section 104 and the changing point detecting section 106 shown in FIG.
  • the timing comparator 301 is an example of a start determination signal output unit according to the present invention.
  • the timing comparator 301 reads the output of the level comparator 120 based on the STRB and determines whether or not the voltage value of the DQ is greater than or equal to SVOH at the start of the DQ output. Is output. Specifically, the timing comparator 301 outputs a logical value 0 (PASS) when the DQ voltage value is equal to or higher than VOH at the start of DQ output by the DUT 12, and outputs the DQ voltage at the start of DQ output by the DUT 12. Outputs logical 1 (FAIL) if the value is less than VOH.
  • PASS logical value 0
  • FAIL logical 1
  • the encoder / glitch detection unit 307 has the same function as the encoder 108 shown in FIG. 1, and further, based on the determination results output from the plurality of expected value comparison units 128, the DQ of one test cycle. It detects whether or not there are two or more data change points, and outputs a glitch detection signal indicating whether or not there are two or more data change points, that is, whether or not a glitch has occurred. Specifically, the encoder Z glitch detection unit 307 outputs a logical value 1 (FAIL) when detecting a glitch on DQ, and outputs a logical value 0 (PASS) when detecting no glitch on DQ. .
  • FAIL logical value 1
  • PASS logical value 0
  • the L-side signal processing unit 304 is an example of the L-side data transition point detection unit of the present invention, performs processing on the output of the level comparator 122, and detects the DQ data transition point.
  • the L-side signal processing unit 304 has the same configuration as the H-side signal processing unit 302. Works in the same way.
  • Level comparing section 152 includes a level comparator 170 and a level comparator 172.
  • the level comparator 170 sequentially determines whether the voltage value of the DQS output from the DUT 12 is equal to or higher than VOH and outputs the same to the H-side signal processing unit 352.
  • the level comparator 172 sequentially determines whether or not the voltage value of the DQS output from the DUT 12 is equal to or lower than VOL, and outputs the result to the L-side signal processing unit 354.
  • the H-side signal processing unit 352 includes a timing comparing unit 154, a change point detecting unit 156, a timing comparator 351 and an encoder / glitch detecting unit 357.
  • the H-side signal processing unit 352 is an example of the H-side data change point detection unit of the present invention, and performs processing on the output of the level comparator 170 to detect a DQS data change point.
  • the timing comparison section 154 and the change point detection section 156 operate in the same manner as the timing comparison section 154 and the change point detection section 156 shown in FIG.
  • the timing comparator 351 reads the output of the level comparator 170 based on the STRB, and outputs a start determination signal indicating whether or not the voltage value of the DQS is equal to or greater than the SVOH at the start of the DQS output. Specifically, the timing comparator 351 outputs a logical value 0 (PASS) when the DQS voltage value is equal to or higher than VOH at the start of DQS output by the DUT 12, and outputs the DQS signal at the start of DQS output by the DUT 12. Outputs logical value 1 (FAIL) when the voltage value is lower than VOH.
  • PASS logical value 0
  • FAIL logical value 1
  • Encoder / glitch detection section 357 has the same functions as encoder 158 shown in FIG. 1, and furthermore, based on the determination results output from a plurality of expected value comparison sections 178, the DQS of one test cycle. Detects and outputs whether or not there are two or more data change points.
  • the L-side signal processing unit 354 is an example of the L-side data change point detection unit of the present invention, performs processing on the output of the level comparator 172, and detects the DQS data change point.
  • the L-side signal processing unit 354 has the same configuration as the H-side signal processing unit 352, and operates similarly.
  • the HL selection unit 306 selectively switches between the output of the H-side signal processing unit 302 and the output of the L-side signal processing unit 304 and supplies the output to the DQS ′ DQ phase difference detection unit 308 and the loose function unit 310.
  • the HL selection unit 356 selectively switches between the output of the H-side signal processing unit 352 and the output of the L-side signal processing unit 354 to switch the DQS 'DQ phase difference detection unit 308 and the loose function. Supply to 360 parts.
  • the DQS 'DQ phase difference detection unit 308 compares the data change point obtained from the HL selection unit 306 with the clock change point obtained from the HL selection unit 356. Detect the phase difference between DQS and DQ. Then, the DQS ′ DQ phase difference detection unit 308 compares the detected phase difference with a predetermined allowable value to determine the quality of the DUT 12, and supplies information indicating PASS or FAIL to the OR circuit 316. I do.
  • the loose function unit 310 acquires from the HL selection unit 306 the data change point and the glitch detection signal detected by the encoder Z glitch detection unit 307, and the start determination signal output by the timing comparator 301. Then, based on the data change point, the glitch detection signal, and the start determination signal, the loose function unit 310 determines whether or not a glitch has occurred in DQ, and whether or not DQ has occurred, every time the DUT 12 outputs DQ. Detects whether the DUT is always inverted with respect to the value and whether the DQ is inverted with respect to the expected value and determines whether the DUT12 is good or not, and logically ORs the information indicating PASS or FAIL. Feed to circuit 316.
  • the loose function section 360 operates in the same manner as the loose function section 310, and performs pass / fail judgment of the DUT 12 based on the DQS.
  • the output timing phase detection unit 312 includes an H-side data change point, which is a data change point detected by the H-side signal processing unit 302, and a data change point, detected by the L-side signal processing unit 304.
  • the L-side data change point is obtained from each of the H-side signal processing unit 302 and the L-side signal processing unit 304. Then, each time the DUT 12 outputs DQ, the output timing phase detection unit 312 detects a change start timing of DQ which is a middle point between the H-side data change point and the L-side data change point.
  • the output timing phase detector 312 compares the detected change start timing with a predetermined allowable value to determine whether the DUT 12 is good or not, and supplies information indicating PASS or FAIL to the OR circuit 316. .
  • the output timing phase detection unit 362 operates in the same manner as the output timing phase detection unit 312, and determines the quality of the DUT 12 based on DQS.
  • the HL phase difference detection unit 314 calculates the H-side data change point detected by the H-side signal processing unit 302 and the L-side data change point detected by the L-side signal processing unit 304. , From the H-side signal processing unit 302 and the L-side signal processing unit 304. And HL phase difference detection The unit 314 detects the rise time or fall time of DQ by comparing the H-side data change point and the L-side data change point every time the DUT 12 outputs DQ. Then, the HL phase difference detection unit 314 compares the rise time or the fall time with a predetermined allowable value, determines whether or not the DUT 12 is good, and supplies information indicating PASS or FAIL to the OR circuit 316. I do. Further, the HL phase difference detection unit 364 operates in the same manner as the HL phase difference detection unit 314, and determines the quality of the DUT 12 based on DQS.
  • the phase difference between each of DQO—DQn output from the DUT 12 and DQS, the output timing of DQ0—DQn and DQS, the rise time, the rise time, and the like are parallel. And can be detected in real time. Therefore, the time required for the pass / fail judgment test of the DUT 12 can be reduced.
  • FIG. 4 shows an example of the configuration of the DQS ′ DQ phase difference detection section 308 according to the second embodiment.
  • the D QS * DQ phase difference detection unit 308 includes an arithmetic circuit 400, a maximum allowable value comparison circuit 402, a minimum allowable value comparison circuit 404, an OR circuit 406, a selector 408, and an AND circuit 410.
  • the arithmetic circuit 400 subtracts one of the data change point obtained from the encoder / glitch detection unit 307 and the clock change point obtained from the encoder / glitch detection unit 357, calculates the phase difference between DQS and DQ, and outputs it. I do.
  • the maximum allowable value comparison circuit 402 compares the phase difference output by the arithmetic circuit 400 with a predetermined maximum allowable value, and outputs a value smaller than the maximum allowable value, in which case a logical value 0 (PASS) is output. Outputs a logical value 1 (FAIL) if the maximum allowable value is exceeded.
  • the minimum allowable value comparison circuit 404 compares the phase difference output by the arithmetic circuit 400 with a predetermined minimum allowable value, and outputs a logical value 0 (PASS) when the phase difference is larger than the minimum allowable value, If it is smaller than the minimum allowable value, it outputs logical value 1 (FAIL).
  • OR circuit 406 performs a logical OR operation on the logical value output from maximum allowable value comparing circuit 402 and the logical value output from minimum allowable value comparing circuit 404, and outputs the operation result. That is, when the phase difference between DQS and DQ is larger than the minimum allowable value and smaller than the maximum allowable value, the logical sum circuit 406 has a logical value 0 (PASS) indicating that the DQS ′ DQ phase difference of the DUT 12 is normal. Is output.
  • the selector 408 selects and outputs the input A or B based on the select signal (SEL0). Logic A is always input to input A, and DQS and DQ When the phase difference test is performed, input B is selected and output to AND circuit 410.
  • the AND circuit 410 performs an AND operation on the output of the selector 408 and the output of the OR circuit 500 of the loose function section 310, and outputs the operation result to the OR circuit 316. That is, the AND circuit 410 outputs the output of the selector 408 to the OR circuit 316 only when there is a data change point in DQ.
  • FIG. 5 shows an example of the configuration of the loose function section 310 according to the second embodiment.
  • the loose function unit 310 includes an OR circuit 500, an AND circuit 502, an OR circuit 504, a selector 506, an AND circuit 508, an OR circuit 510, an OR circuit 512, and an AND circuit 514.
  • the logical sum circuit 500 calculates the logical sum of a plurality of bits of data indicating the data change point output by the encoder Z glitch detection unit 307, and outputs the result of the logical product circuit 502, the logical product circuit 508, and the DQS ′.
  • the signal is output to the AND circuit 410 included in the DQ phase difference detection unit 308, the AND circuit 610 included in the output timing phase detection unit 312, and the AND circuit 710 included in the HL phase difference detection unit 314.
  • the AND circuit 502 performs an AND operation on the inverted output of the OR circuit 500 and the output of the timing comparator 301.
  • the AND circuit 508 performs an AND operation on the output of the OR circuit 500 and the inverted output of the timing comparator 301.
  • the AND circuit 514 performs an AND operation on the glitch detection signal acquired from the encoder / glitch detection unit 307 and the select signal (SEL3). That is, to test for the presence or absence of a glitch, a logical value 1 signal is supplied to the AND circuit 514 as a select signal (SEL3). A signal having a logical value of 0 is supplied to the AND circuit 514.
  • the OR circuit 504 performs an OR operation on the output of the AND circuit 502 and the output of the AND circuit 514, and inputs the result to the input B of the selector 506. That is, when detecting the output of the H-side signal processing unit 302 and detecting that there is no data change point in DQ and that the voltage value of DQ is always smaller than VOH, the logical value is input to the input B of the selector 506. When 1 (FAIL) is input and other combinations, for example, when there is no data change point in DQ and the voltage value of DQ is larger than V ⁇ H, logical 0 (PASS) is input to input B of selector 506. Is input.
  • the selector When the output of the L-side signal processing unit 304 is detected, when it is detected that the data change point is not present on the DQ and the voltage value of the DQ is always greater than the SVOL, the selector is selected.
  • a logical value 1 (FAIL) is input to input B of 506 and other combinations, for example, when there is no data change point on DQ and the voltage value of DQ is smaller than VOL, input B of selector 506 is input.
  • Logical value 0 (PASS) is input.
  • the OR circuit 510 performs an OR operation on the output of the AND circuit 508 and the output of the AND circuit 514, and inputs the result to the input C of the selector 506.
  • the selector 506 Logic 1 (FAIL) is input to input C of
  • the selector 506 When detecting the output of the L-side signal processing unit 304, when it is detected that there is a data change point in DQ and that the voltage value of DQ has changed from being greater than VOL to being less than VOL, the selector 506 When a logic 0 (PASS) is
  • the OR circuit 512 performs a logical OR operation on the output of the OR circuit 504 and the output of the OR circuit 510, and inputs the result to the input D of the selector 506.
  • the selector 506 outputs a logical value input from any of the inputs A, B, C, and D based on the select signals (SEL1 and SEL2).
  • the selector 506 selects the normal input D, and outputs the output of the OR circuit 512 to the OR circuit 316.
  • To output a logical value 1 (FAIL) when the output of the level comparing section 102 is a logical value 1 (FAIL) the input B is selected and the output of the OR circuit 504 is connected to the OR circuit 316. May be output. If the output of level comparison section 102 is logic value 1 (FAIL) and DQ outputs a logic value 1 (FAIL) when there is a data change point, input C is selected and The output of the circuit 510 may be output to the OR circuit 316.
  • FIG. 6 shows an example of the configuration of the output timing phase detector 312 according to the second embodiment.
  • the output timing phase detector 312 includes an arithmetic circuit 600, a maximum allowable value comparison circuit 602, a minimum allowable value comparison circuit 604, an OR circuit 606, and a selector 608.
  • Arithmetic circuit 600 Is based on the H-side data change point obtained from the encoder / glitch detection unit 307 of the H-side signal processing unit 302 and the L-side clock change point obtained from the encoder / glitch detection unit 357 of the L-side signal processing unit 304.
  • the DQ change start timing is calculated.
  • the maximum allowable value comparison circuit 602 compares the change start timing output by the arithmetic circuit 600 with a predetermined maximum allowable value, and outputs a logical value 0 (PASS) when the change start timing is smaller than the maximum allowable value.
  • a logical value 1 (FAIL) is output.
  • the minimum allowable value comparison circuit 604 compares the change start timing output by the arithmetic circuit 600 with a predetermined minimum allowable value, and outputs a logical value 0 (PASS) when the change start timing is larger than the minimum allowable value, If it is smaller than the minimum allowable value, it outputs logical value 1 (FAIL).
  • the OR circuit 606 performs a logical OR operation on the logical value output from the maximum allowable value comparing circuit 602 and the logical value output from the minimum allowable value comparing circuit 604, and outputs the operation result. That is, when the change start timing of DQ is larger than the minimum allowable value and smaller than the maximum allowable value, the OR circuit 606 outputs a logical value 0 (PASS) indicating that the change start timing of the DUT 12 is normal. .
  • the selector 608 selects and outputs the input A or B based on the select signal (SEL4). The logical value 0 is always input to the input A. When the test of the DQ conversion start timing is performed, the input B is selected and output to the AND circuit 610.
  • the AND circuit 610 performs an AND operation on the output of the selector 608 and the output of the OR circuit 500 of the loose function unit 310, and outputs the operation result to the OR circuit 316. That is, the AND circuit 610 outputs the output of the selector 608 to the OR circuit 316 only when there is a data change point in DQ.
  • FIG. 7 shows an example of the configuration of the HL phase difference detection section 314 according to the second embodiment.
  • the HL phase difference detection section 314 includes an arithmetic circuit 700, a maximum allowable value comparison circuit 702, a minimum allowable value comparison circuit 704, an OR circuit 706, and a selector 708.
  • the arithmetic circuit 700 calculates the H-side data change point obtained from the encoder / glitch detection unit 307 of the H-side signal processing unit 302 and the L-side clock change point obtained from the encoder / glitch detection unit 357 of the L-side signal processing unit 304. One force also subtracts the other and outputs the rise or fall time of DQ.
  • the maximum allowable value comparison circuit 702 compares the rise time or the fall time output by the arithmetic circuit 700 with a predetermined maximum allowable value, and if the rise time or the fall time is smaller than the maximum allowable value, a logical Outputs the value 0 (PASS) and outputs a logical 1 (FAIL) if it is greater than the maximum allowable value.
  • the minimum allowable value comparison circuit 704 compares the rise time or the fall time output by the arithmetic circuit 700 with a predetermined minimum allowable value, and if the time is larger than the minimum allowable value, the logical value 0 (PASS) Is output, and if it is smaller than the minimum allowable value, a logical value 1 (FAIL) is output.
  • the OR circuit 706 performs a logical OR operation on the logical value output from the maximum allowable value comparing circuit 702 and the logical value output from the minimum allowable value comparing circuit 704, and outputs the operation result. That is, when the rise time or fall time of DQ is larger than the minimum allowable value and smaller than the maximum allowable value, the logical sum circuit 706 has a logical value 0 (normal) indicating that the rise time or fall time of the DUT 12 is normal. PASS) is output.
  • the selector 708 selects and outputs the input A or B based on the select signal (SEL5). The logical value 0 is always input to the input A.
  • the input B is selected and output to the AND circuit 710.
  • the AND circuit 710 performs an AND operation on the output of the selector 708 and the output of the OR circuit 500 of the loose function unit 310, and outputs the operation result to the OR circuit 316. That is, the AND circuit 710 outputs the output of the selector 708 to the OR circuit 316 only when there is a data change point in DQ.
  • FIG. 8 shows another example of the configuration of the loose function section 310 according to the second embodiment.
  • the loose function unit 310 includes an OR circuit 800, a selector 802, a register 804, an AND circuit 806, and an OR circuit 808.
  • the OR circuit 800 performs a logical OR operation on a plurality of bits of data indicating a data change point output from the encoder / glitch detecting unit 307 and outputs the logical result of the selector 802 and the DQS ′ DQ phase difference detecting unit 308.
  • the output is output to the AND circuit 410, the AND circuit 610 included in the output timing phase detection unit 312, and the AND circuit 710 included in the HL phase difference detection unit 314.
  • the register 804 stores a register value to be input to each of the inputs A, B, C, and D of the selector 802 in advance.
  • the selector 802 obtains the output of the OR circuit 800 as a select signal from the input SO, and obtains the output of the timing comparator 301 as a select signal from the input S1.
  • the selector 802 inputs the register value stored in the register 804. Obtain from forces A, B, C, and D.
  • the selector 802 determines the inputs A and B based on the combination of the output of the OR circuit 800 indicating whether or not the DQ has a data change point and the output of the timing comparator 301 which is a start determination signal. Outputs the logical value input from any of, C, and D. That is, by changing the register value stored in the register 804, the state of the DQ can be detected in the same manner as in the loose function unit 310 shown in FIG.
  • the selector 802 selects and outputs the input A when the output of the OR circuit 800 has the logical value 0 and the output of the timing comparator 301 has the logical value 0, and outputs the logical sum.
  • the output of the circuit 800 is a logical 0 and the output of the timing comparator 301 is a logical 1
  • the input B is selected and output
  • the output of the OR circuit 800 is a logical 1
  • the input C is selected and output.
  • Select input D and output selects and outputs the input A when the output of the OR circuit 800 has the logical value 0 and the output of the timing comparator 301 has the logical value 0, and outputs the logical sum.
  • the selector 802 When the register 804 stores logical values 0, 0, 0, and 0 as register values to be input to the inputs A, B, C, and D of the selector 802, respectively, the selector 802 operates as shown in FIG. Outputs the same logical value as the input A of the selector 506 shown in FIG. If the register 804 stores the logical values 0, 0, 1, and 0 as the register values to be input to the inputs A, B, C, and D of the selector 802, respectively, the selector 802: It outputs the same logical value as the input B of the selector 506 shown in FIG.
  • the selector 802 when logical values 0, 1, 0, and 0 are stored as register values to be input to the inputs A, B, C, and D of the register 804, respectively, the selector 802 is configured as shown in FIG. And outputs the same logical value as the input C of the selector 506 shown in FIG. If the register 804 stores the logical values 0, 1, 1, and 0 as the register values to be input to the inputs A, B, C, and D of the selector 802, respectively, the selector 802 is configured as shown in FIG. It outputs the same logical value as the input D of the selector 506 shown in FIG.
  • the AND circuit 806 performs an AND operation on the glitch detection signal obtained from the encoder / glitch detection unit 307 and the select signal (SEL6). Then, the OR circuit 808 performs an OR operation on the output of the selector 802 and the output of the AND circuit 806, and outputs the operation result to the OR circuit 316. That is, when testing for glitches, select signals (SEL6 ) Is supplied to the AND circuit 806, and a signal having a logical value of 0 is supplied to the AND circuit 806 as a select signal (SEL6) when testing other than the presence or absence of a glitch.
  • the DQS ′ DQ phase difference detection section 308, the loose function section 310 By configuring the output timing phase detector 312 and HL phase difference detector 314 by hardware logic, the phase difference between DQ and DQS, the output timing of DQ and DQS, the rise time, the rise time , Glitches and the like can be detected. Therefore, the test of the DUT 12 can be performed in real time in parallel with the output of the DUT 12, and the time required for the pass / fail test of the DUT 12 can be reduced.

Landscapes

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Abstract

　本発明の試験装置は、ＤＵＴからのデータ信号の複数のデータサンプル値を取得するデータサンプラと、サンプル値からデータ変化点を検出するデータ変化点検出部と、データ変化点をＣＬＫ１で書き込みＣＬＫ２で読み出すデータ変化点格納部と、ＤＵＴからのクロック信号の複数のクロックサンプル値を取得するクロックサンプラと、サンプル値からクロック変化点を検出するクロック変化点検出部と、クロック変化点をＣＬＫｓで書き込みＣＬＫ２で読み出すクロック変化点格納部と、データ変化点格納部とクロック変化点格納部とから同期して読み出されたデータ変化点とクロック変化点との位相差を検出する位相差検出部と、位相差をスペックと比較してＤＵＴの良否判定を行うスペック比較部とを備える。

Description

明 細 書
試験装置
技術分野
[0001] 本発明は、試験装置に関する。特に本発明は、データ信号とクロック信号とを同期 させて出力する被試験デバイスを試験する試験装置に関する。
背景技術
[0002] 半導体メモリには、クロック信号と共に入力されたデータ信号をクロック信号に同期 させて書き込み、クロック信号と共にクロック信号に同期したデータ信号を出力してク ロック信号のタイミングでデータ信号の受け渡しを行うものがある。このような半導体メ モリでは、クロック信号の出力タイミングとデータ信号の出力タイミングが正確に同期 していなければ所望の動作を行うことができない。そのため、このような半導体メモリ の試験では、被試験デバイスである半導体メモリから出力されたクロック信号の変化 点とデータ信号の変化点をマルチストローブ信号を用いて検出し、クロック信号とデ ータ信号との位相差を検出してスペックと比較して良否判定を行っている（例えば、 特許文献 1及び特許文献 2参照。）。
特許文献 1 :特開 2001 - 201532号公報
特許文献 2 :特開 2001 - 356153号公報
発明の開示
発明が解決しょうとする課題
[0003] シンクロナスデバイスのような半導体メモリは、クロック信号に同期させて複数のデ ータ信号を出力する。そのため、複数のデータ信号のそれぞれとクロック信号との位 相差を並行して検出するためには、クロック信号の変化点を示すデータを、複数のデ ータ信号に対応して設けられた位相差検出手段に分配して供給する必要がある。し 力、しながら、クロック信号の変化点を示すデータを分配する分配回路、クロック信号の 変化点を示すデータを位相差検出手段に伝達する伝送路等における伝送遅延時間 により、クロック信号の変化点のデータを複数の位相差検出手段に供給するのに時 間を要してしまい、被試験デバイスの出力に並行してリアルタイムでクロック信号とデ ータ信号との位相差を検出することができない場合がある。
[0004] そこで本発明は、上記の課題を解決することができる試験装置を提供することを目 的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより 達成される。また従属項は本発明の更なる有利な具体例を規定する。
課題を解決するための手段
[0005] 本発明の第 1の形態によると、データ信号とクロック信号とを同期させて出力する被 試験デバイスを試験する試験装置であって、前記被試験デバイスから出力されたデ ータ信号を連続してサンプリングし、複数のデータサンプル値を取得するデータサン ブラと、データサンブラが取得した複数のデータサンプル値に基づいて、データ信号 の変化点であるデータ変化点を検出するデータ変化点検出部と、データ変化点検出 部によって検出されたデータ変化点を、第 1クロック信号に基づいて書き込み、第 1ク ロック信号と周期が略同一で位相が異なる第 2クロック信号に基づいて読み出すデー タ変化点格納部と、被試験デバイスから出力されたクロック信号を連続してサンプリン グし、複数のクロックサンプノレ値を取得するクロックサンブラと、クロックサンプラカ S取 得した複数のクロックサンプル値に基づレヽて、クロック信号の変化点であるクロック変 化点を検出するクロック変化点検出部と、クロック変化点検出部によって検出されたク ロック変化点を、第 3クロック信号に基づいて書き込み、第 2クロック信号に基づいて 読み出すクロック変化点格納部と、データ変化点格納部とクロック変化点格納部とか ら第 2クロック信号に基づいて同期して読み出されたデータ変化点とクロック変化点と を比較し、データ信号とクロック信号との位相差を検出する位相差検出部と、位相差 検出部が検出した位相差を予め定められたスペックと比較して被試験デバイスの良 否判定を行うスペック比較部とを備える。
[0006] 第 1クロック信号と第 2クロック信号との位相差は、データ変化点検出部からデータ 変化点格納部までの伝送遅延時間と、クロック変化点検出部からクロック変化点格納 部までの伝送遅延時間との差の時間以上であってもよい。
[0007] データサンブラ、データ変化点検出部、データ変化点格納部、クロック変化点格納 部、位相差検出部、及びスペック比較部が形成されたデータ信号処理ユニットと、ク ロックサンブラ及びクロック変化点検出部が形成されたクロック信号処理ユニットと、デ ータ信号処理ユニットとクロック信号処理ユニットとを電気的に接続し、クロック変化点 検出部によって検出されたクロック変化点をクロック変化点格納部に供給する伝送路 とを備え、第 1クロック信号と第 2クロック信号との位相差は、伝送路における伝送遅 延時間以上であってもよい。
[0008] 複数のデータ信号処理ユニットを備え、伝送路は、クロック信号処理ユニットと複数 のデータ信号処理ユニットとを電気的に接続し、クロック信号処理ユニットが有するク ロック変化点検出部によって検出されたクロック変化点を、複数のデータ信号処理ュ ニットがそれぞれ有する複数のクロック変化点格納部に供給し、複数のクロック変化 点格納部は、クロック変化点検出部によって検出されたクロック変化点を、第 3クロック 信号に基づいて書き込み、第 2クロック信号に基づいて読み出してもよい。
[0009] 本発明の第 2の形態によると、データ信号とクロック信号とを同期させて出力する被 試験デバイスを試験する試験装置であって、被試験デバイスから出力されたデータ 信号の変化点であるデータ変化点を検出するデータ変化点検出部と、被試験デバィ スから出力されたクロック信号の変化点であるクロック変化点を検出するクロック変化 点検出部と、被試験デバイスがデータ信号及びクロック信号を出力する毎に、データ 変化点とクロック変化点とを比較してデータ信号とクロック信号との位相差を検出し、 位相差を予め定められた許容値と比較して被試験デバイスの良否判定を行う位相差 検出部とを備える。
[0010] 位相差検出部は、データ変化点及びクロック変化点の一方力 他方を減算し、位 相差を出力する演算回路と、演算回路が出力した位相差を予め定められた最大許 容値と比較して、最大許容値より小さい場合には論理値 0を出力し、最大許容値より 大きい場合には論理値 1を出力する最大許容値比較回路と、演算回路が出力した位 相差を予め定められた最小許容値と比較して、最小許容値より大きい場合には論理 値 0を出力し、最小許容値より小さい場合には論理値 1を出力する最小許容値比較 回路と、最大許容値比較回路が出力する論理値と最小許容値比較回路が出力する 論理値との論理和演算を行う論理和回路とを有する。
[0011] 本発明の第 3の形態によると、被試験デバイスを試験する試験装置であって、被試 験デバイスから出力されたデータ信号の変化点であるデータ変化点を検出し、検出 したデータ変化点を示す複数ビットのデータを出力する変化点検出部と、被試験デ バイスから出力されたデータ信号の出力開始時においてデータ信号カ¾側閾値 (V OH)以上である場合に論理値 0を出力し、 H側閾値より小さい場合に論理値 1を出 力するスタート判定信号を出力するスタート判定信号出力部と、変化点検出部が出 力した複数ビットのデータの論理和演算を行う第 1論理和回路、及び論理和回路の 出力を反転したものとスタート判定信号出力部の出力との論理積演算を行う論理積 回路を有し、データ信号にデータ変化点がなぐかつ、データ信号が H側閾値より小 さいことを検出して出力するルーズファンクション部とを備える。
[0012] 本発明の第 4の形態によると、被試験デバイスを試験する試験装置であって、被試 験デバイスから出力されたデータ信号の変化点であるデータ変化点を検出し、検出 したデータ変化点を示す複数ビットのデータを出力する変化点検出部と、被試験デ バイスから出力されたデータ信号の出力開始時においてデータ信号力 SL側閾値 (V OL)以下である場合に論理値 0を出力し、 L側閾値より大きい場合に論理値 1を出力 するスタート判定信号を出力するスタート判定信号出力部と、変化点検出部が出力し た複数ビットのデータの論理和演算を行う第 1論理和回路、及び論理和回路の出力 を反転したものとスタート判定信号出力部の出力との論理積演算を行う論理積回路 を有し、データ信号にデータ変化点がなぐかつ、データ信号力 側閾値より大きいこ とを検出して出力するルーズファンクション部とを備える。
[0013] データ信号にグリッチが発生したか否力を検出し、グリッチを検出した場合に論理 値 1を出力し、グリッチを検出しなかった場合に論理値 0を出力するグリッチ検出部を さらに備え、ルーズファンクション部は、論理積回路の出力とグリッチ検出部の出力と の論理和演算を行う第 2論理和演算回路をさらに有し、データ信号にグリッチが発生 したことをさらに検出してもよい。
[0014] 本発明の第 5の形態によると、被試験デバイスを試験する試験装置であって、被試 験デバイスから出力されたデータ信号の変化点であるデータ変化点を検出し、検出 したデータ変化点を示す複数ビットのデータを出力する変化点検出部と、被試験デ バイスから出力されたデータ信号の出力開始時においてデータ信号力 SH側閾値以 上である場合に論理値 0を出力し、 H側閾値より小さい場合に論理値 1を出力するス タート判定信号を出力するスタート判定信号出力部と、変化点検出部が出力した複 数ビットのデータの論理和演算を行う第 1論理和回路、及び論理和回路の出力とスタ ート判定信号出力部の出力を反転したものとの論理積演算を行う論理積回路を有し
、データ信号にデータ変化点があり、かつ、データ信号が H側閾値より小さいところか ら H側閾値以上に変化したことを検出して出力するルーズファンクション部とを備える
[0015] 本発明の第 6の形態によると、被試験デバイスを試験する試験装置であって、被試 験デバイスから出力されたデータ信号の変化点であるデータ変化点を検出し、検出 したデータ変化点を示す複数ビットのデータを出力する変化点検出部と、被試験デ バイスから出力されたデータ信号の出力開始時においてデータ信号力 SL側閾値以下 である場合に論理値 0を出力し、 L側閾値より大きい場合に論理値 1を出力するスタ ート判定信号を出力するスタート判定信号出力部と、変化点検出部が出力した複数 ビットのデータの論理和演算を行う第 1論理和回路、及び論理和回路の出力とスター ト判定信号出力部の出力を反転したものとの論理積演算を行う論理積回路を有し、 データ信号にデータ変化点があり、かつ、データ信号力 SL側閾値より大きいところから L側閾値以下に変化したことを検出して出力するルーズファンクション部とを備える。
[0016] 変化点検出部が出力した複数ビットのデータに基づいて、データ信号にグリッチが 発生したことを検出し、グリッチを検出した場合に論理値 1を出力し、グリッチを検出し なかった場合に論理値 0を出力するグリッチ検出部をさらに備え、ルーズファンクショ ン部は、論理積回路の出力とグリッチ検出部の出力との論理和演算を行う第 2論理 和演算回路をさらに有し、データ信号にグリッチが発生したことをさらに検出してもよ レ、。
[0017] 本発明の第 7の形態によると、被試験デバイスを試験する試験装置であって、被試 験デバイスから出力されたデータ信号力 ¾側閾値以上であるか否力、を順次判定して 出力する H側レベル比較部と、 H側レベル比較部が出力したデータ信号の変化点で ある H側データ変化点を検出する H側データ変化点検出部と、被試験デバイスから 出力されたデータ信号力 SL側閾値 (VOL)以下であるか否力、を順次判定して出力す る L側レベル比較部と、 L側レベル比較部が出力したデータ信号の変化点である L側 データ変化点を検出する L側データ変化点検出部と、被試験デバイスがデータ信号 を出力する毎に、 H側データ変化点と L側データ変化点とを比較してデータ信号の 立ち上がり時間又は立ち下がり時間を検出し、立ち上がり時間又は立ち下がり時間 を予め定められた許容値と比較して被試験デバイスの良否判定を行う位相差検出部 とを備える。
[0018] 位相差検出部は、 H側データ変化点及び L側データ変化点の一方力 他方を減算 し、立ち上がり時間又は立ち下がり時間を出力する演算回路と、演算回路が出力し た立ち上がり時間又は立ち下がり時間を予め定められた最大許容値と比較して、最 大許容値より小さい場合には論理値 0を出力し、最大許容値より大きい場合には論 理値 1を出力する最大許容値比較回路と、演算回路が出力した立ち上がり時間又は 立ち下がり時間を予め定められた最小許容値と比較して、最小許容値より大きい場 合には論理値 0を出力し、最小許容値より小さい場合には論理値 1を出力する最小 許容値比較回路と、最大許容値比較回路が出力する論理値と最小許容値比較回路 が出力する論理値との論理和演算を行う論理和回路とを有する。
[0019] 本発明の第 8の形態によると、被試験デバイスを試験する試験装置であって、被試 験デバイスから出力されたデータ信号カ¾側閾値以上であるか否力を順次判定して 出力する H側レベル比較部と、 H側レベル比較部が出力したデータ信号の変化点で ある H側データ変化点を検出する H側データ変化点検出部と、被試験デバイスから 出力されたデータ信号力 側閾値以下であるか否力を順次判定して出力する L側レ ベル比較部と、 L側レベル比較部が出力したデータ信号の変化点である L側データ 変化点を検出する L側データ変化点検出部と、被試験デバイスがデータ信号を出力 する毎に、 H側データ変化点と L側データ変化点との中点であるデータ信号の変化 開始タイミングを検出し、変化開始タイミングを予め定められた許容値と比較して被試 験デバイスの良否判定を行う出力タイミング位相検出部とを備える。
[0020] 出力タイミング位相検出部は、 H側データ変化点及び L側データ変化点に基づい て変化開始タイミングを算出する演算回路と、演算回路が出力した変化開始タイミン グを予め定められた最大許容値と比較して、最大許容値より小さい場合には論理値 0を出力し、最大許容値より大きい場合には論理値 1を出力する最大許容値比較回 路と、演算回路が出力した変化開始タイミングを予め定められた最小許容値と比較し て、最小許容値より大きい場合には論理値 0を出力し、最小許容値より小さい場合に は論理値 1を出力する最小許容値比較回路と、最大許容値比較回路が出力する論 理値と最小許容値比較回路が出力する論理値との論理和演算を行う論理和回路と を有する。
[0021] なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこ れらの特徴群のサブコンビネーションも又発明となりうる。
発明の効果
[0022] 本発明によれば、データ信号とクロック信号とを同期させて出力する被試験デバィ スをリアルタイムで精度よく試験する試験装置を提供できる。
図面の簡単な説明
[0023] [図 1]試験装置 10の構成の一例を示す図である。
[図 2]変化点格納部 110の書き込み及び読み出しの動作の一例を示す図である。
[図 3]試験装置 30の構成の一例を示す図である。
[図 4]DQS 'DQ位相差検出部 308の構成の一例を示す図である。
[図 5]ルーズファンクション部 310の構成の一例を示す図である。
[図 6]出力タイミング位相検出部 312の構成の一例を示す図である。
[図 7]HL位相差検出部 314の構成の一例を示す図である。
[図 8]ルーズファンクション部 310の構成の他の例を示す図である。
符号の説明
[0024] 10 試験装置
12 DUT
30 試験装置
100 データ信号処理ユニット
102 レベル比較部
104 タイミング比較部
106 変化点検出部
108 エンコーダ 110 変化点格納部
112 位相差検出部
114 スペック比較部
120 レべノレコンノ レータ
122 レべノレコンノ レータ
124 遅延回路
126 タイミングコンハ。レー -タ
128 期待値比較部
130 データ変化点格納部
132 クロック変化点格納部
150 クロック信号処理ュ:ニッ卜
152 レベル比較部
154 タイミング比較部
156 変化点検出部
158 ェン ~
160 変化点格納部
162 位相差検出部
164 スペック比較部
170 レべノレコンノ レータ
172 レべノレコンノ レータ
174 遅延回路
176 タイミングコンハ °レータ
178 期待値比較部
300 データ信号処理ュニニット
301 タイミングコンハ。レータ
302 H側信号処理部
304 L側信号処理部
306 HL選択部 307 ェンコーダ /ダリツチ検出部
308 DQS ' DQ位相差検出部
310 ルーズファンクション部
312 出力タイミング位相検出部
314 HL位相差検出部
316 論理和回路
350 クロック信号処理ユニット
351 タイミングコンパレータ
352 H側信号処理部
354 L側信号処理部
356 HL選択部
357 ェンコーダ Zダリツチ検出部
358 DQS ' DQ位相差検出部
360 ルーズファンクション部
362 出力タイミング位相検出部
364 HL位相差検出部
366 論理和回路
400 演算回路
402 最大許容値比較回路
404 最小許容値比較回路
406 論理和回路
408 セレクタ
410 論理積回路
500 論理和回路
502 論理積回路
504 論理和回路
506 セレクタ
508 論理積回路 510 論理和回路
512 論理和回路
514 論理積回路
600 演算回路
602 最大許容値比較回路
604 最小許容値比較回路
606 論理和回路
608 セレクタ
610 論理積回路
700 演算回路
702 最大許容値比較回路
704 最小許容値比較回路
706 論理和回路
708 セレクタ
710 論理積回路
発明を実施するための最良の形態
[0025] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範囲に係る発明を限定するものではなぐ又実施形態の中で説明されてレ、る特徴の 組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0026] 図 1は、本発明の第 1実施形態に係る試験装置 10の構成の一例を示す。試験装置 10は、データ信号 (DQ0— DQn)とクロック信号 (DQS)とを同期させて出力する、例 えばシンクロナスデバイスのような被試験デバイス（DUT) 12の試験をリアルタイムで 精度よく行うことを目的とする。具体的には、 DUT12が出力する DQ0 DQnのそれ ぞれと DQSとの位相差を並列してリアルタイムで検出し、位相差をスペックと比較し て DUT12の良否判定を行う。
[0027] 試験装置 10は、 DUT12が出力する DQ0— DQnをそれぞれ処理する複数のデー タ信号処理ユニット 100と、 DUT12が出力する DQSを処理するクロック信号処理ュ ニット 150と、データ信号処理ユニット 100とクロック信号処理ユニット 150とを電気的 に接続する伝送路 140とを備える。複数のデータ信号処理ユニット 100及びクロック 信号処理ユニット 150は、例えば ASIC (Application Specific Integrated Cir cuit)であり、それぞれ異なる集積回路で構成される。
[0028] データ信号処理ユニット 100には、レベル比較部 102、タイミング比較部 104、変化 点検出部 106、エンコーダ 108、変化点格納部 110、位相差検出部 112、及びスぺ ック比較部 114が形成される。また、クロック信号処理ユニット 150には、レベル比較 部 152、タイミング比較部 154、変化点検出部 156、エンコーダ 158、変化点格納部 160、位相差検出部 162、及びスペック比較部 164が形成される。データ信号処理 ユニット 100とクロック信号処理ユニット 150とは、同一の集積回路によって形成され 同一の構成を有するが、 DQ0 DQnのそれぞれと DQSとの位相差を検出するため には、クロック信号処理ユニット 150が有する変化点格納部 160、位相差検出部 162 、及びスペック比較部 164は、動作しなくてもよい。
[0029] レベル比較部 102は、 DUT12が出力した DQを H側閾値電圧（VOH)と比較し、
DQの H論理の電圧値が VOH以上であるか否かを判定して出力するレベルコンパレ ータ 120と、 DUT12が出力した DQの電圧値を L側閾値電圧（VOL)と比較し、 DQ の L論理の電圧値が VOL以上であるか否かを判定して出力するレベルコンパレータ 122とを含む。また、レベル比較部 152は、 DUT12が出力した DQSの電圧値を H 側閾値電圧 (VOH)と比較し、 DQSの H論理の電圧値が VOH以上であるか否かを 判定して出力するレベルコンパレータ 170と、 DUT12が出力した DQSを L側閾値電 圧（VOL)と比較し、 DQSの L論理の電圧値が VOL以上であるか否かを判定して出 力するレベルコンパレータ 172とを含む。
[0030] タイミング比較部 104は、本発明のデータサンブラの一例であり、 DUT12から出力 された DQを連続してサンプリングし、複数のデータサンプル値を取得して出力する。 具体的には、タイミング比較部 104は、複数の遅延回路 124及び複数のタイミングコ ンパレータ 126を含む。複数の遅延回路 124は、ストローブ信号（STRB)に少しず つ位相差を加え、少しずつ位相が異なる複数の STRBをタイミングコンパレータ 126 のそれぞれに供給する。複数のタイミングコンパレータ 126は、複数の遅延回路 124 のそれぞれから供給された STRBに基づいて、レベルコンパレータ 120又はレベルコ ンパレータ 122の出力を読み取って、複数のデータサンプノレ値を出力する。
[0031] また、タイミング比較部 154は、本発明のクロックサンブラの一例であり、 DUT12か ら出力された DQSを連続してサンプリングし、複数のクロックサンプル値を取得して 出力する。具体的には、タイミング比較部 154は、複数の遅延回路 174及び複数の タイミングコンパレータ 176を含み、タイミング比較部 104と同様に動作し、 DQSの処 理を行う。
[0032] 変化点検出部 106及びエンコーダ 108は、本発明のデータ変化点検出部の一例 であり、タイミング比較部 104が取得した複数のデータサンプル値に基づいて、 DQ の変化点であるデータ変化点を検出する。具体的には、変化点検出部 106は、複数 の期待値比較部 128を含む。複数の期待値比較部 128は、複数のタイミングコンパ レータ 126がそれぞれ出力したデータサンプノレ値と予め定められた期待値とを比較 し、比較結果を後段の期待値比較部 128に供給する。そして、複数の期待値比較部 128は、前段の期待値比較部 128から供給された比較結果と、自己の比較結果とが 一致するか否かを判定して判定結果を出力する。そして、エンコーダ 108は、複数の 期待値比較部 128から出力された判定結果と、複数のタイミングコンパレータ 126に それぞれ供給された STRBの位相との対応から、 DQのデータ変化点を検出し、検 出したデータ変化点を示す複数ビットのデータを出力する。
[0033] また、変化点検出部 156及びエンコーダ 158は、本発明のクロック変化点検出部の 一例であり、タイミング比較部 154が取得した複数のクロックサンプノレ値に基づいて、 DQSの変化点であるクロック変化点を検出する。具体的には、変化点検出部 156は 、複数の期待値比較部 178を含み、変化点検出部 106と同様に動作し、 DQSの処 理を行う。
[0034] 伝送路 140は、クロック信号処理ユニット 150と複数のデータ信号処理ユニット 100 とを伝送路 140に沿って連続して電気的に接続する。そして、伝送路 140は、クロッ ク信号処理ユニット 150が有する変化点検出部 156及びエンコーダ 158によって検 出されたクロック変化点を、複数のデータ信号処理ユニット 100がそれぞれ有する複 数のクロック変化点格納部 132にそれぞれ供給する。即ち、伝送路 140は、クロック 信号処理ユニット 150の端子から出力されたクロック変化点を、クロック信号処理ュニ ット 150に隣接するデータ信号処理ユニット 100に入力し、さらに当該データ信号処 理ユニット 100に入力されて当該データ信号処理ユニット 100から出力されたクロック 変化点を、当該データ信号処理ユニット 100に隣接するデータ信号処理ユニット 100 に入力する。このように、複数のデータ信号処理ユニット 100を連続して接続する伝 送路 140を介して、 DQSと DQとの位相差を検出する複数のデータ信号処理ユニット 100のすべてにクロック変化点を供給する。
[0035] 変化点格納部 110は、変化点検出部 106及びエンコーダ 108によって検出された データ変化点を保持するデータ変化点格納部 130と、変化点検出部 156及びェンコ ーダ 158によって検出されたクロック変化点を保持するクロック変化点格納部 132と を有する。データ変化点格納部 130及びクロック変化点格納部 132は、例えば MRA M (Multi-port Random Access Memory)である。データ変化点格納部 130 は、変化点検出部 106及びエンコーダ 108によって検出されたデータ変化点をクロッ ク信号 (CLK1)に基づいて書き込み、クロック信号 (CLK2)で読み出す。また、クロ ック変化点格納部 132は、変化点検出部 156及びエンコーダ 158によって検出され たクロック変化点をクロック信号（CLKs)で書き込み、クロック信号（CLK2)で読み出 す。即ち、データ変化点格納部 130及びクロック変化点格納部 132は、データ変化 点及びクロック変化点のそれぞれを、異なるクロック信号（CLK1及び CLKs)で書き 込みを行い、同一のクロック信号（CLK2)で同期させて読み出しを行う。
[0036] クロック信号（CLK1)及びクロック信号（CLK2)は、周期が略同一で位相が異なり 、クロック信号（CLK1)、クロック信号（CLK2)の順に位相がずれている。クロック信 号（CLK1)とクロック信号（CLK2)との位相差は、エンコーダ 108からデータ変化点 格納部 130までのデータ変化点の伝送遅延時間と、エンコーダ 158からクロック変化 点格納部 132までのクロック変化点の伝送遅延時間との差の時間以上である。また、 クロック信号（CLK1)とクロック信号（CLK2)との位相差は、複数のデータ信号処理 ユニット 100のうちでクロック信号処理ユニット 150から最も離れて設けられたデータ 信号処理ユニット 100と、クロック信号処理ユニット 150との間の伝送路 140における 伝送遅延時間以上である。
[0037] 位相差検出部 112は、データ変化点格納部 130とクロック変化点格納部 132とから クロック信号 (CLK2)に基づいて同期して読み出されたデータ変化点とクロック変化 点とを比較する。そして、位相差検出部 112は、データ変化点とクロック変化点との位 相差を検出して出力する。スペック比較部 114は、位相差検出部 112が検出した位 相差を予め定められたスペックと比較して DUT12の良否判定を行レ、、 PASS又は F AILを示す情報を出力する。
[0038] 本実施形態に係る試験装置 10によれば、クロック信号処理ユニット 150において検 出した DQSのクロック変化点を、複数のデータ信号処理ユニット 100を連続して接続 する伝送路 140を介してデータ信号処理ユニット 100に供給するので、クロック信号 処理ユニット 150における分配信号数及び端子数を低減することができる。また、デ ータ変化点格納部 130及びクロック変化点格納部 132の書き込み及び読み出しを制 御するクロック信号（CLK1、 CLK2、及び CLKs)に上記のような位相差を持たせる ことにより、データ変化点及びクロック変化点の伝送遅延時間に差異がある場合であ つても、 DUT12による DQS及び DQの出力に並行して順次 DQS及び DQの位相差 を検出することができる。そのため、 DUT12の良否判定試験に要する時間を軽減す ること力 Sできる。
[0039] 図 2は、第 1実施形態に係る変化点格納部 110の書き込み及び読み出しの動作の 一例を示す。図 2 (a)は、データ変化点格納部 130の書き込み及び読み出しの動作 の一例を示し、図 2 (b)は、クロック変化点格納部 132の書き込み及び読み出しの動 作の一例を示す。
[0040] 図 2 (a)に示すように、データ変化点格納部 130は、変化点検出部 106及びェンコ ーダ 108によって順次検出されたデータ変化点のデータ Dn (Dl、 D2、 D3、 D4、… )を、クロック信号（CLK1)をライトクロックとして順次異なるアドレスに書き込む。図 2 ( b)に示すように、クロック変化点格納部 132は、変化点検出部 156及びエンコーダ 1 58によって順次検出されたクロック変化点のデータ Dn' (Dl '、 D2'、 D3 '、 D4'、… )を、クロック信号（CLKs)をライトクロックとして順次異なるアドレスに書き込む。そし て、図 2 (a)及び (b)に示すように、データ変化点格納部 130及びクロック変化点格納 部 132は、 D1がデータ変化点格納部 130に書き込まれ、 D1 'がクロック変化点格納 部 132に書き込まれた後、データ変化点格納部 130が保持するデータ変化点のデ ータ Dn (Dl、 D2、 D3、 D4、 · · ·）及びクロック変化点格納部 132が保持するクロック 変化点のデータ Dn' (Dl '、 D2'、 D3，、 D4，、 · · ·)を、クロック信号（CLK2)をリード クロックとして同期させて順次読み出す。
[0041] 以上のようなクロック信号（CLK1、 CLK2、及び CLKs)を用いてデータ変化点格 納部 130及びクロック変化点格納部 132の書き込み及び読み出し動作を制御するこ とにより、 DUT12による DQS及び DQの出力に並行してリアルタイムで順次 DQS及 び DQの位相差を検出することができる。
[0042] 図 3は、本発明の第 2実施形態に係る試験装置 30の構成の一例を示す。試験装置
30は、データ信号 (DQ0— DQn)とクロック信号 (DQS)とを同期させて出力する、例 えばシンクロナスデバイスのような DUT12の試験をリアルタイムで精度よく行うことを 目的とする。具体的には、 DUT12が出力する DQ0 DQnのそれぞれと DQSとの 位相差、 DQ0 DQn及び DQSの出力タイミング、立ち上がり時間、立ち上がり時間 等を並列してリアルタイムで検出し、スペックと比較して DUT12の良否判定を行う。 なお、第 2実施形態に係る試験装置 30は、以下に説明する部分を除き、第 1実施形 態に係る試験装置 10と同様の構成であり、同様に動作する。
[0043] 試験装置 30は、 DUT12が出力する DQ0— DQnをそれぞれ処理する複数のデー タ信号処理ユニット 300と、 DUT12が出力する DQSを処理するクロック信号処理ュ ニット 350とを備える。データ信号処理ユニット 300は、レベル比較部 102、 H側信号 処理部 302、 L側信号処理部 304、 HL選択部 306、 DQS ' DQ位相差検出部 308、 ルーズファンクション部 310、出力タイミング位相検出部 312、 HL位相差検出部 314 、及び論理和回路 316を有する。クロック信号処理ユニット 350は、レベル比較部 15 2、 H側信号処理部 352、 L側信号処理部 354、 HL選択部 356、 DQS * DQ位相差 検出部 358、ルーズファンクション部 360、出力タイミング位相検出部 362、 HL位相 差検出部 364、及び論理和回路 366を有する。データ信号処理ユニット 300とクロッ ク信号処理ユニット 350とは、同一の集積回路によって形成され同一の構成を有する 力 DQ0— DQnのそれぞれと DQSとの位相差を検出するためには、クロック信号処 理ユニット 350が有する DQS 'DQ位相差検出部 358は、動作しなくてもよい。
[0044] レベル比較部 102は、本発明の H側レベル比較部の一例であるレベルコンパレー タ 120と、本発明の L側レベル比較部の一例であるレベルコンパレータ 122とを含む 。レベルコンパレータ 120は、 DUT12から出力された DQの電圧値が VOH以上で あるか否かを順次判定して H側信号処理部 302に出力する。レベルコンパレータ 12 2は、 DUT12から出力された DQの電圧値が VOL以下であるか否かを順次判定し て L側信号処理部 304に出力する。
[0045] H側信号処理部 302は、タイミング比較部 104、変化点検出部 106、タイミングコン パレータ 301、及びエンコーダ/グリッチ検出部 307を含む。 H側信号処理部 302は 、本発明の H側データ変化点検出部の一例であり、レベルコンパレータ 120の出力 に対して処理を行い、 DQのデータ変化点を検出する。なお、本発明の変化点検出 部は、変化点検出部 106及びエンコーダ/グリッチ検出部 307を含む概念であって もよレ、。また、タイミング比較部 104及び変化点検出部 106は、図 1に示したタイミン グ比較部 104及び変化点検出部 106と同様に動作するので説明を省略する。タイミ ングコンパレータ 301は、本発明のスタート判定信号出力部の一例であり、 STRBに 基づいてレベルコンパレータ 120の出力を読み取って、 DQの出力開始時において DQの電圧値力 SVOH以上であるか否力を示すスタート判定信号を出力する。具体的 には、タイミングコンパレータ 301は、 DUT12による DQの出力開始時において DQ の電圧値が VOH以上である場合に論理値 0 (PASS)を出力し、 DUT12による DQ の出力開始時において DQの電圧値が VOHより小さい場合に論理値 1 (FAIL)を出 力する。
[0046] エンコーダ/グリッチ検出部 307は、図 1に示したエンコーダ 108と同様の機能に 加え、複数の期待値比較部 128から出力された判定結果に基づいて、 1テストサイク ル内に DQのデータ変化点が 2回以上あるか否かを検出して、データ変化点が 2回 以上あるか否か、即ちグリッチが発生したか否かを示すグリッチ検出信号を出力する 。具体的には、エンコーダ Zグリッチ検出部 307は、 DQにグリッチを検出した場合に 論理値 1 (FAIL)を出力し、 DQにグリッチを検出しなかった場合に論理値 0 (PASS) を出力する。なお、 L側信号処理部 304は、本発明の L側データ変化点検出部の一 例であり、レベルコンパレータ 122の出力に対して処理を行レ、、 DQのデータ変化点 を検出する。 L側信号処理部 304は、 H側信号処理部 302と同様の構成であり、同 様に動作する。
[0047] レベル比較部 152は、レベルコンパレータ 170及びレベルコンパレータ 172とを含 む。レベルコンパレータ 170は、 DUT12から出力された DQSの電圧値が VOH以上 であるか否力、を順次判定して H側信号処理部 352に出力する。レベルコンパレータ 1 72は、 DUT12から出力された DQSの電圧値が VOL以下であるか否かを順次判定 して L側信号処理部 354に出力する。
[0048] H側信号処理部 352は、タイミング比較部 154、変化点検出部 156、タイミングコン パレータ 351、及びエンコーダ/グリッチ検出部 357を含む。 H側信号処理部 352は 、本発明の H側データ変化点検出部の一例であり、レベルコンパレータ 170の出力 に対して処理を行い、 DQSのデータ変化点を検出する。タイミング比較部 154及び 変化点検出部 156は、図 1に示したタイミング比較部 154及び変化点検出部 156と 同様に動作するので説明を省略する。タイミングコンパレータ 351は、 STRBに基づ いてレベルコンパレータ 170の出力を読み取って、 DQSの出力開始時において DQ Sの電圧値力 SVOH以上であるか否かを示すスタート判定信号を出力する。具体的に は、タイミングコンパレータ 351は、 DUT12による DQSの出力開始時において DQS の電圧値が VOH以上である場合に論理値 0 (PASS)を出力し、 DUT12による DQ Sの出力開始時において DQSの電圧値が VOHより小さい場合に論理値 1 (FAIL) を出力する。
[0049] エンコーダ/グリッチ検出部 357は、図 1に示したエンコーダ 158と同様の機能に 加え、複数の期待値比較部 178から出力された判定結果に基づいて、 1テストサイク ル内に DQSのデータ変化点が 2回以上あるか否かを検出して出力する。なお、 L側 信号処理部 354は、本発明の L側データ変化点検出部の一例であり、レベルコンパ レータ 172の出力に対して処理を行レ、、 DQSのデータ変化点を検出する。 L側信号 処理部 354は、 H側信号処理部 352と同様の構成であり、同様に動作する。
[0050] HL選択部 306は、 H側信号処理部 302の出力と L側信号処理部 304の出力とを 選択的に切り換えて DQS ' DQ位相差検出部 308及びルーズファンクション部 310 に供給する。 HL選択部 356は、 H側信号処理部 352の出力と L側信号処理部 354 の出力とを選択的に切り換えて DQS ' DQ位相差検出部 308及びルーズファンクショ ン部 360に供給する。
[0051] DQS 'DQ位相差検出部 308は、 DUT12が DQS及び DQを出力する毎に、 HL 選択部 306から取得したデータ変化点と HL選択部 356から取得したクロック変化点 とを比較して、 DQSと DQとの位相差を検出する。そして、 DQS 'DQ位相差検出部 3 08は、検出した位相差を予め定められた許容値と比較して DUT12の良否判定を行 レ、、 PASS又は FAILを示す情報を論理和回路 316に供給する。
[0052] ルーズファンクション部 310は、エンコーダ Zグリッチ検出部 307が検出したデータ 変化点及びグリッチ検出信号、並びにタイミングコンパレータ 301が出力したスタート 判定信号を HL選択部 306から取得する。そして、ルーズファンクション部 310は、デ ータ変化点、グリッチ検出信号、及びスタート判定信号に基づいて、 DUT12が DQ を出力する毎に、 DQにグリッチが発生しているか否力、、 DQが期待値に対して常に 反転しているか否か、及び DQが期待値に対して反転して変化しているか否力、を検 出して DUT12の良否判定を行い、 PASS又は FAILを示す情報を論理和回路 316 に供給する。また、ルーズファンクション部 360は、ルーズファンクション部 310と同様 に動作し、 DQSに基づレ、て DUT12の良否判定を行う。
[0053] 出力タイミング位相検出部 312は、 H側信号処理部 302において検出されたデー タ変化点である H側データ変化点と、 L側信号処理部 304において検出されたデー タ変化点である L側データ変化点とを、 H側信号処理部 302と L側信号処理部 304と のそれぞれから取得する。そして、出力タイミング位相検出部 312は、 DUT12が DQ を出力する毎に、 H側データ変化点と L側データ変化点との中点である DQの変化開 始タイミングを検出する。そして、出力タイミング位相検出部 312は、検出した変化開 始タイミングを予め定められた許容値と比較して DUT12の良否判定を行レ、、 PASS 又は FAILを示す情報を論理和回路 316に供給する。また、出力タイミング位相検出 部 362は、出力タイミング位相検出部 312と同様に動作し、 DQSに基づいて DUT1 2の良否判定を行う。
[0054] HL位相差検出部 314は、 H側信号処理部 302において検出された H側データ変 化点と、 L側信号処理部 304におレ、て検出された L側データ変化点とを、 H側信号処 理部 302と L側信号処理部 304とのそれぞれから取得する。そして、 HL位相差検出 部 314は、 DUT12が DQを出力する毎に、 H側データ変化点と L側データ変化点と を比較して DQの立ち上がり時間又は立ち下がり時間を検出する。そして、 HL位相 差検出部 314は、立ち上がり時間又は立ち下がり時間を予め定められた許容値と比 較して DUT12の良否判定を行レ、、 PASS又は FAILを示す情報を論理和回路 316 に供給する。また、 HL位相差検出部 364は、 HL位相差検出部 314と同様に動作し 、 DQSに基づいて DUT12の良否判定を行う。
[0055] 本実施形態に係る試験装置 30によれば、 DUT12が出力する DQO— DQnのそれ ぞれと DQSとの位相差、 DQ0— DQn及び DQSの出力タイミング、立ち上がり時間、 立ち上がり時間等を並列してリアルタイムで検出することができる。そのため、 DUT1 2の良否判定試験に要する時間を軽減することができる。
[0056] 図 4は、第 2実施形態に係る DQS 'DQ位相差検出部 308の構成の一例を示す。 D QS * DQ位相差検出部 308は、演算回路 400、最大許容値比較回路 402、最小許 容値比較回路 404、論理和回路 406、セレクタ 408、及び論理積回路 410を有する 。演算回路 400は、エンコーダ/グリッチ検出部 307から取得したデータ変化点及び エンコーダ/グリッチ検出部 357から取得したクロック変化点の一方から他方を減算 し、 DQSと DQとの位相差を算出して出力する。最大許容値比較回路 402は、演算 回路 400が出力した位相差を予め定められた最大許容値と比較して、最大許容値よ り小さレ、場合には論理値 0 (PASS)を出力し、最大許容値より大きレ、場合には論理 値 1 (FAIL)を出力する。また、最小許容値比較回路 404は、演算回路 400が出力し た位相差を予め定められた最小許容値と比較して、最小許容値より大きい場合には 論理値 0 (PASS)を出力し、最小許容値より小さい場合には論理値 1 (FAIL)を出力 する。
[0057] そして、論理和回路 406は、最大許容値比較回路 402が出力した論理値と最小許 容値比較回路 404が出力した論理値との論理和演算を行い、演算結果を出力する。 即ち、論理和回路 406は、 DQSと DQとの位相差が最小許容値より大きく最大許容 値よりも小さい場合に、 DUT12の DQS ' DQ位相差が正常であることを示す論理値 0 (PASS)を出力する。セレクタ 408は、セレクト信号（SEL0)に基づいて、入力 A又 は Bを選択して出力する。入力 Aには常に論理値 0が入力されており、 DQSと DQと の位相差の試験が行われる場合には、入力 Bが選択されて論理積回路 410に出力 される。論理積回路 410は、セレクタ 408の出力と、ルーズファンクション部 310が有 する論理和回路 500の出力との論理積演算を行い、演算結果を論理和回路 316に 出力する。即ち、論理積回路 410は、 DQにデータ変化点がある場合だけ、セレクタ 4 08の出力を論理和回路 316に出力する。
[0058] 図 5は、第 2実施形態に係るルーズファンクション部 310の構成の一例を示す。ル ーズファンクション部 310は、論理和回路 500、論理積回路 502、論理和回路 504、 セレクタ 506、論理積回路 508、論理和回路 510、論理和回路 512、及び論理積回 路 514を有する。論理和回路 500は、エンコーダ Zグリッチ検出部 307が出力したデ ータ変化点を示す複数ビットのデータの論理和演算を行った演算結果を、論理積回 路 502及び論理積回路 508、 DQS ' DQ位相差検出部 308が有する論理積回路 41 0、出力タイミング位相検出部 312が有する論理積回路 610、並びに HL位相差検出 部 314が有する論理積回路 710に出力する。論理積回路 502は、論理和回路 500 の出力を反転したものと、タイミングコンパレータ 301の出力との論理積演算を行う。 また、論理積回路 508は、論理和回路 500の出力と、タイミングコンパレータ 301の 出力を反転したものとの論理積演算を行う。また、論理積回路 514は、エンコーダ/ グリッチ検出部 307から取得したグリッチ検出信号とセレクト信号 (SEL3)との論理積 演算を行う。即ち、グリッチの有無を試験する場合は、セレクト信号 (SEL3)として論 理値 1の信号を論理積回路 514に供給し、グリッチの有無以外を試験する場合には 、セレ外信号 (SEL3)として論理値 0の信号を論理積回路 514に供給する。
[0059] 論理和回路 504は、論理積回路 502の出力と論理積回路 514の出力との論理和 演算を行い、セレクタ 506の入力 Bに入力する。即ち、 H側信号処理部 302の出力に ついて検出している場合、 DQにデータ変化点がなぐかつ、 DQの電圧値が VOHよ り常に小さいことを検出すると、セレクタ 506の入力 Bに論理値 1 (FAIL)が入力され 、それ以外の組み合わせ、例えば DQにデータ変化点がなぐかつ、 DQの電圧値が V〇Hより大きいことを検出すると、セレクタ 506の入力 Bに論理値 0 (PASS)が入力 される。また、 L側信号処理部 304の出力について検出している場合、 DQにデータ 変化点がなぐかつ、 DQの電圧値力 SVOLより常に大きいことを検出すると、セレクタ 506の入力 Bに論理値 1 (FAIL)が入力され、それ以外の組み合わせ、例えば DQに データ変化点がなぐかつ、 DQの電圧値が VOLより小さいことを検出すると、セレク タ 506の入力 Bに論理値 0 (PASS)が入力される。
[0060] 論理和回路 510は、論理積回路 508の出力と論理積回路 514の出力との論理和 演算を行い、セレクタ 506の入力 Cに入力する。即ち、 H側信号処理部 302の出力に ついて検出している場合、 DQにデータ変化点があり、かつ、 DQの電圧値が V〇Hよ り小さいところ力も VOH以上に変化したことを検出すると、セレクタ 506の入力 Cに論 理値 0 (PASS)が入力され、 DQにデータ変化点があり、かつ、 DQの電圧値が VOH 以上から VOHより小さいところに変化したことを検出すると、セレクタ 506の入力 Cに 論理値 1 (FAIL)が入力される。また、 L側信号処理部 304の出力について検出して いる場合、 DQにデータ変化点があり、かつ、 DQの電圧値が VOLより大きいところか ら VOL以下に変化したことを検出すると、セレクタ 506の入力 Cに論理値 0 (PASS) が入力され、また、 DQにデータ変化点があり、かつ、 DQの電圧値が VOL以下から VOLより大きいところに変化したことを検出すると、セレクタ 506の入力 Cに論理値 1 ( FAIL)が入力される。
[0061] 論理和回路 512は、論理和回路 504の出力と論理和回路 510の出力との論理和 演算を行い、セレクタ 506の入力 Dに入力する。セレクタ 506は、セレクト信号（SEL1 及び SEL2)に基づいて、入力 A、 B、 C、及び Dのいずれかから入力された論理値を 出力する。セレクタ 506は、通常入力 Dが選択され、論理和回路 512の出力を論理 和回路 316に出力する。また、レベル比較部 102の出力が論理値 1 (FAIL)であると きに論理値 1 (FAIL)を出力させる場合には、入力 Bが選択され、論理和回路 504の 出力を論理和回路 316に出力してもよい。また、レベル比較部 102の出力が論理値 1 (FAIL)であり、かつ DQにデータ変化点があるときに論理値 1 (FAIL)を出力させ る場合には、入力 Cが選択され、論理和回路 510の出力を論理和回路 316に出力し てもよい。
[0062] 図 6は、第 2実施形態に係る出力タイミング位相検出部 312の構成の一例を示す。
出力タイミング位相検出部 312は、演算回路 600、最大許容値比較回路 602、最小 許容値比較回路 604、論理和回路 606、及びセレクタ 608を有する。演算回路 600 は、 H側信号処理部 302のエンコーダ/グリッチ検出部 307から取得した H側データ 変化点、及び L側信号処理部 304のエンコーダ/グリッチ検出部 357から取得した L 側クロック変化点に基づいて、 DQの変化開始タイミングを算出する。最大許容値比 較回路 602は、演算回路 600が出力した変化開始タイミングを予め定められた最大 許容値と比較して、最大許容値より小さい場合には論理値 0 (PASS)を出力し、最大 許容値より大きい場合には論理値 1 (FAIL)を出力する。また、最小許容値比較回路 604は、演算回路 600が出力した変化開始タイミングを予め定められた最小許容値 と比較して、最小許容値より大きい場合には論理値 0 (PASS)を出力し、最小許容値 より小さい場合には論理値 1 (FAIL)を出力する。
[0063] そして、論理和回路 606は、最大許容値比較回路 602が出力した論理値と最小許 容値比較回路 604が出力した論理値との論理和演算を行い、演算結果を出力する。 即ち、論理和回路 606は、 DQの変化開始タイミングが最小許容値より大きく最大許 容値よりも小さい場合に、 DUT12の変化開始タイミングが正常であることを示す論理 値 0 (PASS)を出力する。セレクタ 608は、セレクト信号（SEL4)に基づいて、入力 A 又は Bを選択して出力する。入力 Aには常に論理値 0が入力されており、 DQの変ィ匕 開始タイミングの試験が行われる場合には、入力 Bが選択されて論理積回路 610に 出力される。論理積回路 610は、セレクタ 608の出力と、ルーズファンクション部 310 が有する論理和回路 500の出力との論理積演算を行レ、、演算結果を論理和回路 31 6に出力する。即ち、論理積回路 610は、 DQにデータ変化点がある場合だけ、セレ クタ 608の出力を論理和回路 316に出力する。
[0064] 図 7は、第 2実施形態に係る HL位相差検出部 314の構成の一例を示す。 HL位相 差検出部 314は、演算回路 700、最大許容値比較回路 702、最小許容値比較回路 704、論理和回路 706、及びセレクタ 708を有する。演算回路 700は、 H側信号処理 部 302のエンコーダ/グリッチ検出部 307から取得した H側データ変化点、及び L側 信号処理部 304のエンコーダ/グリッチ検出部 357から取得した L側クロック変化点 の一方力も他方を減算し、 DQの立ち上がり時間又は立ち下がり時間を出力する。最 大許容値比較回路 702は、演算回路 700が出力した立ち上がり時間又は立ち下がり 時間を予め定められた最大許容値と比較して、最大許容値より小さい場合には論理 値 0 (PASS)を出力し、最大許容値より大きい場合には論理値 1 (FAIL)を出力する 。また、最小許容値比較回路 704は、演算回路 700が出力した立ち上がり時間又は 立ち下がり時間を予め定められた最小許容値と比較して、最小許容値より大きい場 合には論理値 0 (PASS)を出力し、最小許容値より小さい場合には論理値 1 (FAIL) を出力する。
[0065] そして、論理和回路 706は、最大許容値比較回路 702が出力した論理値と最小許 容値比較回路 704が出力した論理値との論理和演算を行い、演算結果を出力する。 即ち、論理和回路 706は、 DQの立ち上がり時間又は立ち下がり時間が最小許容値 より大きく最大許容値よりも小さい場合に、 DUT12の立ち上がり時間又は立ち下がり 時間が正常であることを示す論理値 0 (PASS)を出力する。セレクタ 708は、セレクト 信号（SEL5)に基づいて、入力 A又は Bを選択して出力する。入力 Aには常に論理 値 0が入力されており、 DQの立ち上がり時間又は立ち下がり時間の試験が行われる 場合には、入力 Bが選択されて論理積回路 710に出力される。論理積回路 710は、 セレクタ 708の出力と、ルーズファンクション部 310が有する論理和回路 500の出力 との論理積演算を行い、演算結果を論理和回路 316に出力する。即ち、論理積回路 710は、 DQにデータ変化点がある場合だけ、セレクタ 708の出力を論理和回路 316 に出力する。
[0066] 図 8は、第 2実施形態に係るルーズファンクション部 310の構成の他の例を示す。ル ーズファンクション部 310は、論理和回路 800、セレクタ 802、レジスタ 804、論理積 回路 806、及び論理和回路 808を有する。論理和回路 800は、エンコーダ/グリッチ 検出部 307が出力したデータ変化点を示す複数ビットのデータの論理和演算を行つ た演算結果を、セレクタ 802、 DQS 'DQ位相差検出部 308が有する論理積回路 41 0、出力タイミング位相検出部 312が有する論理積回路 610、及び HL位相差検出部 314が有する論理積回路 710に出力する。
[0067] レジスタ 804は、セレクタ 802の入力 A、 B、 C、及び Dのそれぞれに入力すべきレジ スタ値を予め格納している。セレクタ 802は、論理和回路 800の出力をセレクト信号と して入力 SOから取得し、またタイミングコンパレータ 301の出力をセレクト信号として 入力 S1から取得する。また、セレクタ 802は、レジスタ 804が格納するレジスタ値を入 力 A、 B、 C、及び Dから取得する。そして、セレクタ 802は、 DQにデータ変化点があ るか否かを示す論理和回路 800の出力と、スタート判定信号であるタイミングコンパレ ータ 301の出力との組み合わせに基づいて、入力 A、 B、 C、及び Dのいずれかから 入力された論理値を出力する。即ち、レジスタ 804が格納するレジスタ値を変更する ことにより、図 5に示したルーズファンクション部 310と同様に DQの状態を検出するこ とができる。
[0068] 具体的には、セレクタ 802は、論理和回路 800の出力が論理値 0であり、タイミング コンパレータ 301の出力が論理値 0である場合に、入力 Aを選択して出力し、論理和 回路 800の出力が論理値 0であり、タイミングコンパレータ 301の出力が論理値 1であ る場合に、入力 Bを選択して出力し、論理和回路 800の出力が論理値 1であり、タイミ ングコンパレータ 301の出力が論理値 0である場合に、入力 Cを選択して出力し、論 理和回路 800の出力が論理値 1であり、タイミングコンパレータ 301の出力が論理値 1である場合に、入力 Dを選択して出力する。そして、レジスタ 804力 セレクタ 802の 入力 A、 B、 C、及び Dにそれぞれ入力すべきレジスタ値として、論理値 0、 0、 0、及び 0をそれぞれ格納している場合、セレクタ 802は、図 5に示したセレクタ 506の入力 A と同様の論理値を出力する。また、レジスタ 804力 セレクタ 802の入力 A、 B、 C、及 び Dにそれぞれ入力すべきレジスタ値として、論理値 0、 0、 1、及び 0をそれぞれ格 納している場合、セレクタ 802は、図 5に示したセレクタ 506の入力 Bと同様の論理値 を出力する。また、レジスタ 804力 セレクタ 802の入力 A、 B、 C、及び Dにそれぞれ 入力すべきレジスタ値として、論理値 0、 1、 0、及び 0をそれぞれ格納している場合、 セレクタ 802は、図 5に示したセレクタ 506の入力 Cと同様の論理値を出力する。また 、レジスタ 804力 セレクタ 802の入力 A、 B、 C、及び Dにそれぞれ入力すべきレジス タ値として、論理値 0、 1、 1、及び 0をそれぞれ格納している場合、セレクタ 802は、図 5に示したセレクタ 506の入力 Dと同様の論理値を出力する。
[0069] 論理積回路 806は、エンコーダ/グリッチ検出部 307から取得したグリッチ検出信 号とセレクト信号（SEL6)との論理積演算を行う。そして、論理和回路 808は、セレク タ 802の出力と論理積回路 806の出力との論理和演算を行い、演算結果を論理和 回路 316に出力する。即ち、グリッチの有無を試験する場合は、セレクト信号（SEL6 )として論理値 1の信号を論理積回路 806に供給し、グリッチの有無以外を試験する 場合には、セレクト信号 (SEL6)として論理値 0の信号を論理積回路 806に供給する
[0070] 本実施形態に係る試験装置 30によれば、図 4、図 5、図 6、図 7、及び図 8に示した ように、 DQS ' DQ位相差検出部 308、ルーズファンクション部 310、出力タイミング位 相検出部 312、及び HL位相差検出部 314をハードウェア論理により構成することに より、高速で、 DQと DQSとの位相差、 DQ及び DQSの出力タイミング、立ち上がり時 間、立ち上がり時間、グリッチ等を検出することができる。そのため、 DUT12の出力 に並列してリアルタイムで DUT12の試験を行うことができ、 DUT12の良否判定試験 に要する時間を軽減することができる。
[0071] 以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施 形態に記載の範囲には限定されなレ、。上記実施形態に、多様な変更又は改良をカロ えること力 Sできる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含 まれ得ることが、請求の範囲の記載から明らかである。
産業上の利用可能性
[0072] 上記説明力も明らかなように、本発明によれば、データ信号とクロック信号とを同期 させて出力する被試験デバイスをリアルタイムで精度よく試験する試験装置を提供で きる。

Claims

請求の範囲
[1] データ信号とクロック信号とを同期させて出力する被試験デバイスを試験する試験 装置であって、
前記被試験デバイスから出力された前記データ信号を連続してサンプリングし、複 数のデータサンプル値を取得するデータサンブラと、
前記データサンブラが取得した前記複数のデータサンプノレ値に基づレ、て、前記デ ータ信号の変化点であるデータ変化点を検出するデータ変化点検出部と、
前記データ変化点検出部によって検出された前記データ変化点を、第 1クロック信 号に基づいて書き込み、前記第 1クロック信号と周期が略同一で位相が異なる第 2ク ロック信号に基づいて読み出すデータ変化点格納部と、
前記被試験デバイスから出力された前記クロック信号を連続してサンプリングし、複 数のクロックサンプル値を取得するクロックサンブラと、
前記クロックサンブラが取得した前記複数のクロックサンプル値に基づいて、前記ク ロック信号の変化点であるクロック変化点を検出するクロック変化点検出部と、 前記クロック変化点検出部によって検出された前記クロック変化点を、前記第 3クロ ック信号に基づいて書き込み、前記第 2クロック信号に基づいて読み出すクロック変 化点格納部と、
前記データ変化点格納部と前記クロック変化点格納部とから前記第 2クロック信号 に基づいて同期して読み出された前記データ変化点と前記クロック変化点とを比較し 、前記データ信号と前記クロック信号との位相差を検出する位相差検出部と、 前記位相差検出部が検出した前記位相差を予め定められたスペックと比較して前 記被試験デバイスの良否判定を行うスペック比較部と
を備える試験装置。
[2] 前記第 1クロック信号と前記第 2クロック信号との位相差は、前記データ変化点検出 部から前記データ変化点格納部までの伝送遅延時間と、前記クロック変化点検出部 力 前記クロック変化点格納部までの伝送遅延時間との差の時間以上である請求項 1に記載の試験装置。
[3] 前記データサンブラ、前記データ変化点検出部、前記データ変化点格納部、前記 クロック変化点格納部、前記位相差検出部、及び前記スペック比較部が形成された データ信号処理ユニットと、
前記クロックサンブラ及び前記クロック変化点検出部が形成されたクロック信号処理 ユニットと、
前記データ信号処理ユニットと前記クロック信号処理ユニットとを電気的に接続し、 前記クロック変化点検出部によって検出された前記クロック変化点を前記クロック変 化点格納部に供給する伝送路と
を備え、
前記第 1クロック信号と前記第 2クロック信号との位相差は、前記伝送路における伝 送遅延時間以上である請求項 1に記載の試験装置。
[4] 複数の前記データ信号処理ユニットを備え、
前記伝送路は、前記クロック信号処理ユニットと前記複数のデータ信号処理ュニッ トとを電気的に接続し、前記クロック信号処理ユニットが有する前記クロック変化点検 出部によって検出された前記クロック変化点を、前記複数のデータ信号処理ユニット がそれぞれ有する複数の前記クロック変化点格納部に供給し、
前記複数のクロック変化点格納部は、前記クロック変化点検出部によって検出され た前記クロック変化点を、前記第 3クロック信号に基づいて書き込み、前記第 2クロック 信号に基づいて読み出す請求項 3に記載の試験装置。
[5] データ信号とクロック信号とを同期させて出力する被試験デバイスを試験する試験 装置であって、
前記被試験デバイスから出力された前記データ信号の変化点であるデータ変化点 を検出するデータ変化点検出部と、
前記被試験デバイスから出力された前記クロック信号の変化点であるクロック変化 点を検出するクロック変化点検出部と、
前記被試験デバイスが前記データ信号及び前記クロック信号を出力する毎に、前 記データ変化点と前記クロック変化点とを比較して前記データ信号と前記クロック信 号との位相差を検出し、前記位相差を予め定められた許容値と比較して前記被試験 デバイスの良否判定を行う位相差検出部と を備え、
前記位相差検出部は、
前記データ変化点及び前記クロック変化点の一方から他方を減算し、前記位相差 を出力する演算回路と、
前記演算回路が出力した前記位相差を予め定められた最大許容値と比較して、前 記最大許容値より小さい場合には論理値 0を出力し、前記最大許容値より大きい場 合には論理値 1を出力する最大許容値比較回路と、
前記演算回路が出力した前記位相差を予め定められた最小許容値と比較して、前 記最小許容値より大きい場合には論理値 0を出力し、前記最小許容値より小さい場 合には論理値 1を出力する最小許容値比較回路と、
前記最大許容値比較回路が出力する前記論理値と前記最小許容値比較回路が 出力する前記論理値との論理和演算を行う論理和回路と
を有する試験装置。
[6] 被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータ信号の変化点であるデータ変化点を検 出し、検出した前記データ変化点を示す複数ビットのデータを出力する変化点検出 部と、
前記被試験デバイスから出力された前記データ信号の出力開始時において前記 データ信号が H側閾値以上である場合に論理値 0を出力し、前記 H側閾値より小さ レ、場合に論理値 1を出力するスタート判定信号を出力するスタート判定信号出力部と 前記変化点検出部が出力した前記複数ビットのデータの論理和演算を行う第 1論 理和回路、及び前記論理和回路の出力を反転したものと前記スタート判定信号出力 部の出力との論理積演算を行う論理積回路を有し、前記データ信号に前記データ変 化点がなぐかつ、前記データ信号が前記 H側閾値より小さいことを検出して出力す るルーズファンクション部と
を備える試験装置。
[7] 被試験デバイスを試験する試験装置であって、 前記被試験デバイスから出力されたデータ信号の変化点であるデータ変化点を検 出し、検出した前記データ変化点を示す複数ビットのデータを出力する変化点検出 部と、
前記被試験デバイスから出力された前記データ信号の出力開始時において前記 データ信号力 側閾値以下である場合に論理値 0を出力し、前記 L側閾値より大きい 場合に論理値 1を出力するスタート判定信号を出力するスタート判定信号出力部と、 前記変化点検出部が出力した前記複数ビットのデータの論理和演算を行う第 1論 理和回路、及び前記論理和回路の出力を反転したものと前記スタート判定信号出力 部の出力との論理積演算を行う論理積回路を有し、前記データ信号に前記データ変 化点がなぐかつ、前記データ信号が前記 L側閾値より大きいことを検出して出力す るルーズファンクション部と
を備える試験装置。
[8] 前記データ信号にグリッチが発生したか否力を検出し、グリッチを検出した場合に 論理値 1を出力し、グリッチを検出しなかった場合に論理値 0を出力するグリッチ検出 部をさらに備え、
前記ルーズファンクション部は、前記論理積回路の出力と前記グリッチ検出部の出 力との論理和演算を行う第 2論理和演算回路をさらに有し、前記データ信号にグリツ チが発生したことをさらに検出する請求項 6又は 7に記載の試験装置。
[9] 被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータ信号の変化点であるデータ変化点を検 出し、検出した前記データ変化点を示す複数ビットのデータを出力する変化点検出 部と、
前記被試験デバイスから出力された前記データ信号の出力開始時において前記 データ信号が H側閾値以上である場合に論理値 0を出力し、前記 H側閾値より小さ い場合に論理値 1を出力するスタート判定信号を出力するスタート判定信号出力部と 前記変化点検出部が出力した前記複数ビットのデータの論理和演算を行う第 1論 理和回路、及び前記論理和回路の出力と前記スタート判定信号出力部の出力を反 転したものとの論理積演算を行う論理積回路を有し、前記データ信号に前記データ 変化点があり、かつ、前記データ信号が前記 H側閾値より小さいところから前記 H側 閾値以上に変化したことを検出して出力するルーズファンクション部と
を備える試験装置。
[10] 被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータ信号の変化点であるデータ変化点を検 出し、検出した前記データ変化点を示す複数ビットのデータを出力する変化点検出 部と、
前記被試験デバイスから出力された前記データ信号の出力開始時において前記 データ信号力 側閾値以下である場合に論理値 0を出力し、前記 L側閾値より大きい 場合に論理値 1を出力するスタート判定信号を出力するスタート判定信号出力部と、 前記変化点検出部が出力した前記複数ビットのデータの論理和演算を行う第 1論 理和回路、及び前記論理和回路の出力と前記スタート判定信号出力部の出力を反 転したものとの論理積演算を行う論理積回路を有し、前記データ信号に前記データ 変化点があり、かつ、前記データ信号が前記 L側閾値より大きいところから前記 L側 閾値以下に変化したことを検出して出力するルーズファンクション部と
を備える試験装置。
[11] 前記変化点検出部が出力した前記複数ビットのデータに基づいて、前記データ信 号にグリッチが発生したことを検出し、グリッチを検出した場合に論理値 1を出力し、 グリッチを検出しなかった場合に論理値 0を出力するグリッチ検出部をさらに備え、 前記ルーズファンクション部は、前記論理積回路の出力と前記グリッチ検出部の出 力との論理和演算を行う第 2論理和演算回路をさらに有し、前記データ信号にグリツ チが発生したことをさらに検出する請求項 9又は 10に記載の試験装置。
[12] 被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータ信号力 ¾側閾値以上であるか否かを順 次判定して出力する H側レベル比較部と、
前記 H側レベル比較部が出力した前記データ信号の変化点である H側データ変化 点を検出する H側データ変化点検出部と、 前記被試験デバイスから出力された前記データ信号力 側閾値以下であるか否か を順次判定して出力する L側レベル比較部と、
前記 L側レベル比較部が出力した前記データ信号の変化点である L側データ変化 点を検出する L側データ変化点検出部と、
前記被試験デバイスが前記データ信号を出力する毎に、前記 H側データ変化点と 前記 L側データ変化点との中点である前記データ信号の変化開始タイミングを検出 し、前記変化開始タイミングを予め定められた許容値と比較して前記被試験デバイス の良否判定を行う出力タイミング位相検出部と
を備え、
前記出力タイミング位相検出部は、
前記 H側データ変化点及び前記 L側データ変化点に基づいて前記変化開始タイミ ングを算出する演算回路と、
前記演算回路が出力した前記変化開始タイミングを予め定められた最大許容値と 比較して、前記最大許容値より小さい場合には論理値 0を出力し、前記最大許容値 より大きい場合には論理値 1を出力する最大許容値比較回路と、
前記演算回路が出力した前記変化開始タイミングを予め定められた最小許容値と 比較して、前記最小許容値より大きい場合には論理値 0を出力し、前記最小許容値 より小さい場合には論理値 1を出力する最小許容値比較回路と、
前記最大許容値比較回路が出力する前記論理値と前記最小許容値比較回路が 出力する前記論理値との論理和演算を行う論理和回路と
を有する試験装置。
被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータ信号力 ¾側閾値以上であるか否かを順 次判定して出力する H側レベル比較部と、
前記 H側レベル比較部が出力した前記データ信号の変化点である H側データ変化 点を検出する H側データ変化点検出部と、
前記被試験デバイスから出力された前記データ信号力 SL側閾値以下であるか否か を順次判定して出力する L側レベル比較部と、 前記 L側レベル比較部が出力した前記データ信号の変化点である L側データ変化 点を検出する L側データ変化点検出部と、
前記被試験デバイスが前記データ信号を出力する毎に、前記 H側データ変化点と 前記 L側データ変化点とを比較して前記データ信号の立ち上がり時間又は立ち下が り時間を検出し、前記立ち上がり時間又は前記立ち下がり時間を予め定められた許 容値と比較して前記被試験デバイスの良否判定を行う位相差検出部と
を備え、
前記位相差検出部は、
前記 H側データ変化点及び前記 L側データ変化点の一方から他方を減算し、前記 立ち上がり時間又は前記立ち下がり時間を出力する演算回路と、
前記演算回路が出力した前記立ち上がり時間又は前記立ち下がり時間を予め定 められた最大許容値と比較して、前記最大許容値より小さい場合には論理値 0を出 力し、前記最大許容値より大きい場合には論理値 1を出力する最大許容値比較回路 と、
前記演算回路が出力した前記立ち上がり時間又は前記立ち下がり時間を予め定 められた最小許容値と比較して、前記最小許容値より大きい場合には論理値 0を出 力し、前記最小許容値より小さい場合には論理値 1を出力する最小許容値比較回路 と、
前記最大許容値比較回路が出力する前記論理値と前記最小許容値比較回路が 出力する前記論理値との論理和演算を行う論理和回路と
を有する試験装置。
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