WO2005010983A2 - Speicherzelle und verfahren zur herstellung einer speichereinrichtung - Google Patents

Speicherzelle und verfahren zur herstellung einer speichereinrichtung Download PDF

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Thomas Mikolajick
Cay-Uwe Pinnow
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    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators

Definitions

  • the invention relates to a method for producing a memory device having semiconductor structures with memory cells in which digital information is stored in a memory layer, in which: - two source / drain regions are formed in a semiconductor substrate, spaced apart by a channel region, - on a substrate surface of the Semiconductor substrate is provided with a gate dielectric substantially above the channel region.
  • the invention also relates to a memory cell with a storage layer storing digital information, with two source / drain regions formed in a semiconductor substrate and spaced apart from one another by a channel region, and with a gate dielectric provided on a substrate surface of the semiconductor substrate essentially above the channel region.
  • DRAM Dynamic Random Access Memory
  • EEPROM Electrical Erasable and Programmable Read-Only-Memory
  • memory cells are used in which digital information is stored as a charge state of a charge storing unit.
  • the amount of the stored charge must not be less than a predetermined minimum. This fact leads to a considerable effort in the case of a further downsizing of the memory cells. Because the smaller the memory cell, the smaller the possible amount of stored charge will be and the more expensive It will reliably prove the state of charge of the cell.
  • One approach to improve the situation is to design the charge storage unit of a memory cell, which is usually designed as a capacitor connected to a selection transistor, as a storage layer that stores the charge and is arranged over the channel region of a field effect transistor.
  • the charge stored in the storage layer can be capacitively coupled into the channel region of the field effect transistor and thus an amplification of the field effect transistor can be used. Due to the amplification of the field effect transistor, even a small amount of stored charge is sufficient to enable reliable detection of the stored information.
  • This approach is used, for example, in ferroelectric field effect transistors in which the memory layer consists of a ferroelectric material. A detailed description of a field effect transistor with a ferroelectric memory layer can be found in the publication by I.
  • the storage layer consists of an organic material
  • the organic storage layer can consist, for example, of porphyrin molecules. Oxidation and reduction of the porphyrin molecules lead to different charge states in the storage layer. A reduction corresponds to charging the storage layer with electrons and oxidation to discharging the storage layer.
  • a gate electrode of the field effect transistor is connected a constant read voltage is applied and a resulting drain current is detected between the two source / drain regions.
  • the storage layer If the storage layer is charged with electrons, a threshold voltage above which the drain current depends approximately exponentially on the level of the gate voltage shifts to higher voltage values. With a suitable read voltage, the drain current in the reduced state of the storage layer is approximately non-existent and indicates a logic state of zero. A drain current flows in the oxidized state of the storage layer and indicates a logic state one.
  • FIG. 1 A conventional field effect transistor of a memory cell with an organic memory layer is shown in FIG. 1.
  • Two source / drain regions 5 are separated from one another in a half-substrate by a channel region 4.
  • a gate electrode 7 is provided on the organic storage layer 10.
  • a predetermined reading voltage is applied to the gate electrode 7 and, depending on whether the storage layer 10 is in a reduced or oxidized state, when the reading voltage is applied, there is approximately no drain current between the two source / drain regions 5th
  • the described dependence of the drain current on the charge state of the storage layer is shown in FIG. 5.
  • the logarithm of the drain current is plotted on the ordinate and the gate voltage of an n-channel field-effect transistor of an memory cell, as shown in FIG. 1, containing an organic memory layer.
  • Such a memory cell can also be implemented with a p-channel field effect transistor without restriction.
  • the current-voltage Characteristic curve corresponds to the field effect transistor with a discharged oxidized storage layer.
  • the current-voltage characteristic marked with b corresponds to the field effect transistor with a loaded reduced storage layer.
  • An oxidation or reduction of the organic layer leads to a parallel shift of the current-voltage characteristic of the field effect transistor along the abscissa.
  • the value UL marked on the abscissa indicates the level of the reading voltage at the gate electrode.
  • the storage layer of the field effect transistor is in a reduced state with the
  • the drain current D2 belonging to the value UL is quasi zero on the ordinate. If the storage layer is in an oxidized state with the current-voltage characteristic curve a, then the drain current Dl belonging to the value UL assumes a significantly higher value. There can therefore be two charge states of the storage layer with a constant reading voltage at the gate electrode be distinguished by the amount of the resulting drain current.
  • FIG. 1 the production of memory devices with the memory cells shown in FIG. 1 is disadvantageous.
  • semiconductor structures of the field effect transistors of memory cells and their mutual isolation are first processed. This concludes part of the overall process, which is also referred to as the front part FEOL (Front End of Line) and relates to the processing of mono- and polycrystalline semiconductor structures. After processing the semiconductor structures, the individual mono- and polycrystalline semiconductor structures are contacted and connected. This part of the overall process is also referred to as the rear part BEOL (Back End Of Line). Since very high temperatures of up to 1,100 degrees Celsius are used in the FEOL, the conventional memory cell shown in FIG.
  • FEOL Front End of Line
  • organic storage layers have the advantage of permanent charge storage when using extremely thin insulator layers compared to inorganic storage layers.
  • Organic storage layers also have good scalability. This is advantageous in the case of a further downsizing of memory cells.
  • the object of the invention is therefore to provide a method for producing a memory device with memory cells in which digital information is stored in a temperature-sensitive memory layer.
  • the invention is based on the object of providing a memory cell with a temperature-sensitive memory layer.
  • a method for producing a memory device having semiconductor structures with memory cells in which digital information is stored in a memory layer is provided.
  • two source / drain regions spaced apart from one another by a channel region are formed in a semiconductor substrate.
  • a gate dielectric is provided on a substrate surface of the semiconductor substrate essentially above the channel region.
  • a first gate electrode is arranged on the gate dielectric.
  • the processing of polycrystalline and monocrystalline semiconductor structures, in which high temperatures are used is completed before the storage layer is applied.
  • Poly- or monocrystalline semiconductor structures are, for example, source / drain regions, channel region and first gate electrode of a field effect transistor.
  • the application of the storage layer is thus relocated to a part of the processing in which the individual monocrystalline and polycrystalline semiconductor structures are contacted and connected and in which high temperatures are no longer used.
  • the relocation of the application of the storage layer to a more advanced processing part generally also forces the storage layer to be separated from the first gate electrode, which is generally formed from a polycrystalline semiconductor substrate.
  • a conductive connection between the storage layer and the first gate electrode is therefore provided, for example in the form of a metal-filled contact hole, which is introduced into an insulation layer.
  • the second gate electrode which is separated by an insulator layer from the storage layer which is in conductive connection with the first gate electrode of the field effect transistor, is used for driving the field effect transistor.
  • the main advantage of the method according to the invention is that the thermal load on the storage layer is significantly reduced in a simple manner and without additional process steps by moving the application of the storage layer into a more advanced processing part. This will make the range of materials used for Storage layers are provided to be significantly expanded.
  • the method according to the invention also makes it possible to use organic storage layers.
  • the storage layer is advantageously arranged between a first and a second electrode.
  • electrode materials can be used that are matched to a material of the storage layer.
  • Another advantage is that the electrode areas can be selected independently of the transistor and contact areas.
  • the first electrode is preferably formed by a section of the conductive connection. If the conductive connection is designed, for example, as a contact hole filled with a conductive material, the storage layer can also be applied directly to the contact hole filling. This saves one process step.
  • One of the metals aluminum, tungsten or copper is advantageously provided for the first and the second electrode. These are metals like those used in the other process steps. The formation of the electrodes would therefore not require an additional process step.
  • one of the noble metals platinum, gold or silver is provided for the first and second electrodes.
  • the first electrode is preferably formed in a first metal level and the second electrode in a second metal level.
  • the conductive connection between the first gate electrode and the first electrode is established through a contact hole filled with conductive material.
  • the formation of the first and the second electrode in one metal level in each case advantageously means that no additional process step for forming the electrodes forces. This is because the electrodes can be processed together with conductor tracks that are formed in the metal levels.
  • An additional advantage of this procedure is that the storage layer can easily be introduced into a hole that is provided in an insulation layer that electrically separates the two metal planes from one another.
  • the conductive connection between the first gate electrode and the first electrode is established through a contact hole filled with conductive material.
  • no additional process step is necessary to produce the contact hole for the conductive connection between the first gate electrode and the first electrode.
  • the first and second electrodes are each formed in a metal level that is processed in the further course of the process.
  • the conductive connection between the first electrode and the first gate electrode is produced through contact holes which are arranged one above the other and filled with conductive material.
  • the advantage of this procedure is that by forming the electrodes at a later point in the overall process, ie by moving the first and second electrodes to higher metal levels, the thermal load to which the storage layer is exposed is further reduced.
  • the conductive connection between the first gate electrode and the first electrode is advantageously established through contact holes arranged one above the other, which are introduced into the insulation layers between the metal planes.
  • the stacked contact holes filled with conductive material create a conductive connection through several metal levels.
  • An organic layer which can be provided, for example, with porphyrin molecules, is preferably provided as the storage layer.
  • Organic storage layers, such as those consisting of porphyrin molecules, have the advantage of permanent charge storage and less
  • the gate dielectric through which the charge carriers can flow off, can be provided thinner than when inorganic storage layers are used.
  • a thinner gate dielectric offers the advantage of an accelerated charging and discharging process of the storage layer and thus faster access times.
  • Organic storage layers also have the advantage of good scalability. This is of great benefit for further downsizing of memory cells.
  • source / drain regions of memory cells arranged in rows in a row are advantageously connected to one another in an electrically conductive manner by doped areas provided in the semiconductor substrate.
  • conductive connections with conductor tracks formed in a metal plane and connecting the source / drain regions of memory cells are provided.
  • the doped regions can be introduced into the semiconductor substrate by diffusion of a dopant.
  • a memory cell is provided with a storage layer storing digital information, with two source / drain regions formed in a semiconductor substrate and spaced apart from one another by a channel region, and with a gate dielectric arranged on a substrate surface of the semiconductor substrate essentially above the channel region.
  • a first gate electrode is arranged on the gate dielectric.
  • the storage layer is arranged on the first gate electrode or at a distance from the first gate electrode.
  • a conductive connection between the storage layer and the first gate electrode is provided.
  • the memory cell according to the invention has the advantage that non-crystalline or polycrystalline semiconductor structures, such as, for example, channel region, source / drain region and first gate electrode of a field effect transistor, can be processed before the memory layer is applied. Since high temperatures are normally used in the processing of semiconductor structures, the application of the storage layer at a later time reduces the thermal load on the storage layer. This prevents degradation of, for example, organic storage layers. The storage layer is charged and discharged by the conductive connection of the storage layer to the first gate electrode. With the memory cell according to the invention, the spectrum of materials from which memory layers can consist can be expanded considerably.
  • the storage layer is arranged between a first and a second electrode.
  • electrode materials can be used. Det are matched to a material of the storage layer. Another advantage is that the electrode areas can be selected independently of the transistor and contact areas.
  • the first electrode is preferably formed by a section of the conductive connection. If the conductive connection is designed, for example, as a contact hole filled with a conductive material, then the storage layer can also be applied directly to the contact hole filling. This saves one process step.
  • the first and the second electrode advantageously consist of one of the metals aluminum, tungsten or copper. These are metals like those used in the other process steps. The formation of the electrodes would therefore not require an additional process step.
  • the first and the second electrode preferably consist of one of the noble metals platinum, gold or silver.
  • the first electrode is preferably formed in a first metal level and the second electrode in a second metal level.
  • the conductive connection between the first gate electrode and the first electrode is provided through a contact hole filled with conductive material.
  • the formation of the electrodes, between which the storage layer is arranged, in adjacent conductor tracks and metal planes containing contact holes has the advantage that additional process steps for forming the electrodes are avoided.
  • the first and the second electrode are each formed in a metal plane spaced further from the first gate electrode than the first or the second metal plane.
  • the conductive connection from the first electrode to the first gate electrode is provided through contact holes which are introduced into insulation layers, are arranged one above the other and are filled with conductive material.
  • the conductive connection between the first gate electrode and the first electrode is advantageously provided by contact holes arranged one above the other, which establish a connection through a plurality of metal planes.
  • the storage layer is provided as an organic layer which contains, for example, porphyrin molecules.
  • Layers permanently bind charge carriers and mainly have low leakage currents.
  • the gate dielectric through which the charge carriers can flow out can be provided thinner.
  • a thinner gate dielectric offers the advantage of an accelerated charging and discharging process of the storage layer.
  • Organic storage layers also have the advantage of good scalability. This is of great benefit for further downsizing of memory cells.
  • a storage device is arranged with rows of
  • Memory cells having semiconductor structures and storing digital information are provided.
  • the described memory cells according to the invention are preferably arranged in the memory device.
  • the storage device has the advantage that digital information can be stored in it in organic storage layers. Leakage currents are due to the durability of the charge storage reduced.
  • Memory devices with the memory cells according to the invention are distinguished by permanent information storage and accelerated programming processes.
  • source / drain regions of memory cells which are respectively adjacent in one row are electrically conductively connected to one another by doped regions provided in the semiconductor substrate.
  • conductive connections to conductor tracks formed in a metal plane and connecting source / drain regions of memory cells are provided.
  • locally diffused source and drain lines have the advantage of saving space on a semiconductor wafer per memory cell, which results from the fact that contacting each individual memory cell with the metal level can be dispensed with.
  • lines made of a doped semiconductor substrate have the disadvantage of a higher resistance.
  • a conductive connection to the conductor track in the metal level is provided after a predetermined number of memory cells, for example eight or sixteen memory cells. This compensates for the disadvantage of increased resistance and still exploits the advantage of saving space.
  • the respective memory layers of selected memory cells are charged in order to program the memory device. This is done by applying voltages to the source / drain regions contained in the selected memory cells and to the second gate electrode.
  • the storage layers are then charged by means of high-energy electrons or by means of a tunneling process of electrons through the gate dielectric.
  • the charged memory layers are used to delete the programming discharging electrons to the channel region or to a source / drain region by applying an erase voltage which differs from the voltage applied during programming to the second gate electrode by means of a tunneling process.
  • a strength of a drain current is detected as a function of a charge state of the memory layer.
  • a voltage between the second electrode and the channel region is required which is large enough that at least one reduction potential corresponding to the storage layer is present on the storage layer.
  • the necessary voltage can be generated by applying a positive potential to the second electrode and a negative potential to a doped region in the semiconductor substrate in the source / drain regions and channel region of a transistor, which is also referred to as a well. If the voltage at the second gate electrode is sufficient to effect charging of the organic storage layer, a voltage can advantageously also be applied to the drain region. If the material used for the storage layer has several redox states, several states can be written in by applying different voltages. To erase the charged storage layer, the oxidation potentials can be applied accordingly, i. that is, a negative potential is applied to the second electrode and a positive potential to the well.
  • a voltage of 5 V to 7 V and a voltage of 10 V to 12 V can be applied to the second gate electrode.
  • high-energy electrons are generated in the channel region of the field effect transistor and pass through the gate dielectric into the first gate electrode and through the conductive connection to the storage layer.
  • Electrons are Layer taken and held. A change in the state of charge and thus also a change in the electrical potential has occurred in the storage layer.
  • Another possibility of charging the storage layer is to use a tunneling process of electrons through the gate dielectric which is supported by an electric field.
  • the tunneling process of electrons from the storage layer through the gate dielectric to the channel region or to one of the source / drain regions, which is supported by an electric field, can be used to discharge the storage layer. For example, by applying a voltage of 5 V to the source region and a voltage of -8 V to the second gate electrode.
  • a voltage of 5 V to the source region and a voltage of -8 V to the second gate electrode.
  • a fixed read voltage and a voltage between the source and the drain region are applied to the second gate electrode in order to generate a lateral field.
  • the level of the drain current depends approximately linearly on the level of the voltage at the second gate electrode. The drain current is approximately non-existent below the threshold voltage.
  • the threshold voltage shifts towards a higher voltage at the second gate electrode.
  • a higher voltage is applied to the second gate electrode.
  • the drain current flows, which is quasi not available in the charged state of the storage layer, i.e. can be assigned the logical value zero and has a finite value in the discharged state and can be assigned the logical value one.
  • FIG. 1 shows a schematic cross section through a memory cell corresponding to the prior art
  • FIG. 2 shows a schematic cross section through a memory cell according to the invention according to a first exemplary embodiment
  • FIG. 3 shows a schematic cross section through a memory cell according to the invention in accordance with a second exemplary embodiment
  • Fig. 4 shows a schematic section of a storage device according to the invention in plan view
  • Fig. 5 current-voltage characteristics of a field effect transistor with an organic memory layer.
  • FIG. 1 has already been explained in more detail in the introduction to the description.
  • a memory cell 1 shown in FIG. 2 in which digital information is stored in a temperature-sensitive organic memory layer 10, two source / drain regions 5 spaced apart from one another by a channel region 4 are provided as doped regions in a semiconductor substrate 17.
  • a gate dielectric 6 is arranged essentially above the channel region 4 and a first gate electrode 7a is arranged on the gate dielectric 6.
  • the organic storage layer 10 is provided above the first gate electrode 7a between a first metal level 11a and a second metal level 11b. Because the If organic storage layer 10 is arranged above the polycrystalline or monocrystalline semiconductor structures, that is to say those structures that are provided in semiconductor substrate 17 or consist of a semiconductor substrate 17, processing of the semiconductor structures can be completed before the organic storage layer 10 is applied. Since temperatures of up to 1100 degrees Celsius are used in the processing of the semiconductor structures and the organic storage layer 10 is damaged at such temperatures, the application of the organic
  • the thermal load on the organic storage layer 10 can be reduced at a later time.
  • the organic storage layer 10 is connected to the first gate electrode 7a by a conductive connection 8 and can be charged by electrons which reach the first gate electrode 7a from the channel region 4 through the gate dielectric 6.
  • the conductive connection is provided in the form of a metal-filled contact hole 14 which is introduced into an insulation layer 12.
  • the organic storage layer 10 is introduced in a hole between two metal planes 11a, b and is arranged between a first and a second electrode 9a, b.
  • the second gate electrode 7b is located above the second electrode and is separated from the second electrode 9b by an insulator layer 18.
  • the second gate electrode 7b is used to control a field effect transistor consisting of the elements described.
  • the elements of the field effect transistor with the organic memory layer 10 contained in the memory cell 1 can be seen from FIG.
  • the source / drain regions 5 spaced apart by a channel region 4 are located in a semiconductor substrate 17.
  • a gate dielectric 6 is arranged above the channel region and a first gate electrode 7a is arranged on the gate dielectric.
  • Two metal planes 11a, b can be seen, in which the electrodes 9a, b are pronounced.
  • the organic one is located between the electrodes 9a, b Storage layer 10.
  • the conductive connection 8 between the first electrode 9a and the first gate electrode 7a is shown in the form of a metal-filled contact hole 14 in the insulation layer 12.
  • An insulator layer 18 is provided on the second electrode 9b and the second gate electrode 7b is provided on the insulator layer.
  • the conductive connection 8 of the first electrode 9a to the first gate electrode 7a is made by stacking one above the other and filled with metal in insulation layers 12 Contact holes 14, which allow contact through underlying metal planes 11, are produced.
  • the embodiment of the memory cell 1 shown in FIG. 3 differs from the embodiment of the memory cell 1 shown in FIG. 2 by the type of its conductive connection 8.
  • the organic layer 10 is located between two higher metal levels 11.
  • the conductive Connection 8 consists of stacked and metal-filled contact holes 14 which are introduced into the insulation layers 12 provided between the metal levels 11 and which make contact through a plurality of conductor tracks 13 and metal holes 11 having contact holes 14.
  • the memory cells 1 are arranged, for example, in rows and columns. Each in lines and
  • Bit line 13b The other conductor track 13 connects the second gate electrodes 7b of the memory cells 1 adjacent in the columns and is also referred to as addressing line 13a. Both the bit line 13b and the addressing line 13a are each formed in a metal level 11.
  • the source / drain regions 5 are Memory cells 1 are connected to one another in an electrically conductive manner by doped regions 16 in the semiconductor substrate 17. Only every 8 or 16 memory cells 1, for example, is a conductive connection 8 to the bit line 13b provided.
  • FIG. 4 A section of the memory device 2 can be seen in FIG. 4.
  • Crossed bit lines 13b and addressing lines 13a are shown.
  • the row and column-arranged memory cells 1 are located at the intersections 15.
  • the doped areas 16, which are designed as lines and which connect the source / drain areas 5 of adjacent memory cells 1 in a row, can be seen in the detail, as is the conductive one Connection 8 to bit line 13b.

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Abstract

Beim Herstellen einer Speicherzelle (1) mit einer eine digitale Information speichernden organischen Speicherschicht (10) wird vor einem Aufbringen der organischen Speicherschicht (10) eine Prozessierung von poly- und monokristallinen Halbleiterstrukturen, bei der hohe Temperaturen angewendet werden, abgeschlossen.

Description

BeSchreibung
Speicherzelle und Verfahren zur Herstellung einer Speichereinrichtung
Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterstrukturen aufweisenden Speichereinrichtung mit Speicherzellen, in denen digitale Information in einer Speicherschicht gespeichert wird, bei dem: - in einem Halbleitersubstrat zwei durch einen Kanalbereich voneinander beabstandete Source/Drain-Bereiche ausgebildet werden, - auf einer Substratoberfläche des Halbleitersubstrates im Wesentlichen oberhalb des Kanalbereiches ein Gate- Dielektrikum vorgesehen wird.
Außerdem betrifft die Erfindung eine Speicherzelle mit einer eine digitale Information speichernden Speicherschicht, mit zwei in einem Halbleitersubstrat ausgebildeten durch einen Kanalbereich voneinander beabstandeten Source/Drain-Bereichen und einem auf einer Substratoberfläche des Halbleitersubstrats im Wesentlichen oberhalb des Kanalbereiches vorgesehenen Gate-Dielektrikum.
Zur Herstellung von DRAM (Dynamic Random Access Memory)- oder EEPROM (Electrically Erasable and Programable Read-Only- Memory) - Speichereinrichtungen werden Speicherzellen verwendet, in denen digitale Information als ein Ladungszustand einer Ladung speichernden Einheit gespeichert wird. Um den La- dungszustand der Ladung speichernden Einheit in der Speicherzelle zuverlässig messen zu können, darf die Menge der gespeicherten Ladung ein vorgegebenes Minimum nicht unterschreiten. Dieser Umstand führt zu einem erheblichen Aufwand bei einer weiteren Verkleinerung der Speicherzellen. Denn je kleiner die Speicherzelle wird, desto geringer wird auch die mögliche Menge an gespeicherter Ladung sein und um so aufwän- diger wird es den Ladungszustand der Zelle zuverlässig nachzuweisen.
Ein Ansatz, die Situation zu verbessern, besteht darin, die Ladung speichernde Einheit einer Speicherzelle, die üblicherweise als ein mit einem Auswahltransistor verbundener Kondensator ausgebildet wird, als eine Speicherschicht auszubilden, die Ladung speichert und über dem Kanalbereich eines Feldeffekttransistors angeordnet wird. Dadurch kann die in der Speicherschicht gespeicherte Ladung kapazitiv in den Kanalbereich des Feldeffekttransistors eingekoppelt und damit eine Verstärkung des Feldeffekttransistors ausgenutzt werden. Aufgrund der Verstärkung des Feldeffekttransistors genügt schon eine geringe Menge an gespeicherter Ladung, um einen sicheren Nachweis der gespeicherten Information zu ermöglichen. Dieser Ansatz wird zum Beispiel bei ferroelektrischen Feldeffekttransistoren angewendet, bei denen die Speicherschicht aus einem ferroelektrischen Material besteht. Eine genaue Beschreibung eines Feldeffekttransistors mit ferroelektrischer Speicherschicht findet sich in der Veröffentlichung von I.
Ishiwara, Recent Progress of FET-Type Ferroelectric Memories, Integrated Ferroelectrics 34 (2001), 11-20.
Besteht die Speicherschicht aus einem organischen Material, ist es üblich, die organische Speicherschicht aufgrund der geringen Menge an gespeicherter Ladung, gemäß dem oben beschriebenen Ansatz direkt über dem Kanalbereich eines Feldeffekttransistors anzuordnen, so dass die Verstärkung des Feldeffekttransistors ausgenutzt werden kann. Die organische Speicherschicht kann beispielsweise aus Porphyrinmolekülen bestehen. Oxidation und Reduktion der Porphyrinmoleküle führen zu unterschiedlichen Ladungszuständen in der Speicherschicht. Eine Reduktion entspricht einem Aufladen der Speicherschicht mit Elektronen und eine Oxidation einem Entladen der Speicherschicht. Um den die digitale Information repräsentierenden Ladungszustand der Speicherschicht festzustellen, wird an eine Gate-Elektrode des Feldeffekttransistors eine konstante Lesespannung angelegt und ein resultierender Drain-Strom zwischen den beiden Source/Drain-Bereichen detek- tiert. Ist die Speicherschicht mit Elektronen geladen, dann verschiebt sich eine Schwellenspannung oberhalb der der Drain-Strom näherungsweise exponentiell von der Höhe der Gate-Spannung abhängt, zu höheren Spannungswerten hin. Bei geeigneter Lesespannung ist der Drain-Strom im reduzierten Zustand der Speicherschicht einmal näherungsweise nicht vorhanden und kennzeichnet einen logischen Zustand Null. Im oxi- dierten Zustand der Speicherschicht fließt ein Drain-Strom und kennzeichnet einen logischen Zustand Eins .
Ein herkömmlicher Feldeffekttransistor einer Speicherzelle mit einer organischen Speicherschicht ist in der Figur 1 dar- gestellt. Zwei Source/Drain-Bereiche 5 sind in einem HalblezL- tersubstrat durch einen Kanalbereich 4 voneinander getrennt. Auf dem Kanalbereich 4 befindet sich ein Gate-Dielektrikum 6 und auf dem Gate-Dielektrikum 6 eine organische Speicherschicht 10. Auf der organischen Speicherschicht 10 ist eine Gate-Elektrode 7 vorgesehen.
An die Gate-Elektrode 7 wird eine vorgegebene Lesespannung angelegt und in Abhängigkeit davon, ob sich die Speicherschicht 10 in einem reduzierten oder oxidierten Zustand be- findet, fließt bei angelegter Lesespannung ein oder näherungsweise kein Drain-Strom zwischen den beiden Source/Drain- Bereichen 5.
Die beschriebene Abhängigkeit des Drain-Stromes von dem La- dungszustand der Speicherschicht ist in der Figur 5 dargestellt. An der Ordinate sind der Logarithmus des Drain- Stromes und an der Abszisse die Gate-Spannung eines eine organische Speicherschicht enthaltenden n-Kanal Feldeffekttransistors einer Speicherzelle wie sie in der Figur 1 darge- stellt ist, aufgetragen. Eine solche Speicherzelle läßt sich ohne Einschränkung auch mit einem p-Kanal Feldeffekttransistor realisieren. Die mit a gekennzeichnete Strom-Spannungs- Kennlinie entspricht dem Feldeffekttransistor mit einer entladenen oxidierten Speicherschicht. Die mit b gekennzeichnete Strom-Spannungs-Kennlinie entspricht dem Feldeffekttransistor mit einer geladenen reduzierten Speicherschicht. Eine Oxida- tion bzw. Reduktion der organischen Schicht führt zu einer Parallelverschiebung der Strom-Spannungs-Kennlinie des Feldeffekttransistors entlang der Abszisse. Der auf der Abszisse gekennzeichnete Wert UL gibt die Höhe der Lesespannung an der Gate-Elektrode an. Befindet sich die Speicherschicht des Feldeffekttransistors in einem reduzierten Zustand mit der
Strom-Spannungs-Kennlinie b, dann ist der zu dem Wert UL gehörende Drain-Strom D2 auf der Ordinate quasi Null. Befindet sich die Speicherschicht in einem oxidierten Zustand mit der Stromspannungskennlinie a, dann nimmt der zu dem Wert UL ge- hörende Drain-Strom Dl einen signifikant höheren Wert an.. Es können also zwei Ladungszustände der Speicherschicht bei einer konstanten Lesespannung an der Gate-Elektrode durch die Höhe des resultierenden Drain-Stromes unterschieden werden.
Die Herstellung von Speichereinrichtungen mit den in der Figur 1 dargestellten Speicherzellen ist jedoch nachteilig. Bei einem üblichen Herstellungsverfahren von Speichereinrichtungen werden zunächst Halbleiterstrukturen der Feldeffekttransistoren von Speicherzellen und ihre gegenseitige Isolation prozessiert. Damit ist ein Teil des Gesamtprozesses, der auch als vorderer Teil FEOL (Front End of Line) bezeichnet wird und die Prozessierung von mono- und polykristallinen Halbleiterstrukturen betrifft, abgeschlossen. Nach der Prozessierung der Halbleiterstrukturen erfolgt ein Kontaktieren und Verbin- den der einzelnen mono- und polykristallinen Halbleiterstrukturen. Dieser Teil des Gesamtprozesses wird auch als hinterer Teil BEOL (Back End Of Line) bezeichnet. Da im FEOL sehr hohe Temperaturen bis zu 1.100 Grad Celsius angewendet werden, ist die in der Figur 1 dargestellte herkömmliche Speicherzelle mit Feldeffekttransistor mit organischer Speicherschicht, die auf dem Gate-Dielektrikum unterhalb der polykristallinen Gate-Elektrode angeordnet ist, nur schwer zu realisieren. Denn in den meisten Fällen sind organische Speicherschichten sehr temperaturempfindlich und die Anordnung unterhalb der Gate- Elektrode erfordert das Aufbringen der Speicherschicht im FEOL-Bereich, in dem die Speicherschicht sehr hohen Tempera- turen ausgesetzt ist.
Organische Speicherschichten haben bei Verwendung von extrem dünnen Isolatorschichten gegenüber anorganischen Speicherschichten jedoch den Vorteil einer dauerhaften Ladungsspei- cherung. Organische Speicherschichten weisen zudem eine gute Skalierbarkeit auf. Dies ist bei einer weiteren Verkleinerung von Speicherzellen vorteilhaft.
Daher liegt der Erfindung die Aufgabe zugrunde, ein Verfahren zur Herstellung einer Speichereinrichtung mit Speicherzellen, in denen digitale Information in einer temperaturempfindli- chen Speicherschicht gespeichert wird, zur Verfügung zu stellen. Außerdem liegt der Erfindung die Aufgabe zugrunde, eine Speicherzelle mit einer temperaturempfindlichen Speicherschicht zur Verfügung zu stellen.
Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst. Die Aufgabe wird gelöst durch Speicherzellen gemäß Patentanspruch 11. Vorteilhafte Weiter- bildungen der Erfindung ergeben sich aus den jeweiligen Unteransprüchen .
Es wird ein Verfahren zur Herstellung einer Halbleiterstrukturen aufweisenden Speichereinrichtung mit Speicherzellen, in denen digitale Information in einer Speicherschicht gespeichert wird zur Verfügung gestellt. Bei dem Verfahren werden in einem Halbleitersubstrat zwei durch einen Kanalbereich voneinander beabstandete Source/Drain-Bereiche ausgebildet. Auf einer Substratoberfläche des Halbleitersubstrates wird im Wesentlichen oberhalb des Kanalbereiches ein Gate- Dielektrikum vorgesehen. Erfindungsgemäß wird auf dem Gate- Dielektrikum eine erste Gate-Elektrode angeordnet. Vor einem Aufbringen der Speicherschicht wird eine Prozessierung der Halbleiterstrukturen abgeschlossen. Zwischen Speicherschicht und erster Gate-Elektrode wird eine leitende Verbindung vorgesehen. Über der Speicherschicht wird eine Isolatorschicht und auf der Isolatorschicht eine zweite Gate-Elektrode vorgesehen.
Bei dem erfindungsgemäßen Verfahren wird vor dem Aufbringen der Speicherschicht die Prozessierung von poly- und monokri- stallinen Halbleiterstrukturen, bei der hohe Temperaturen angewendet werden, abgeschlossen. Poly- oder monokristalline Halbleiterstrukturen sind beispielsweise Source/Drain- Bereiche, Kanalbereich und erste Gate-Elektrode eines Feldeffekttransistors. Das Aufbringen der Speicherschicht wird da- mit in einen Teil der Prozessierung verlegt, in dem ein Kontaktieren und Verbinden der einzelnen mono- und polykristallinen Halbleiterstrukturen stattfindet und in dem keine hohen Temperaturen mehr angewendet werden. Die Verlegung des Auf- bringens der Speicherschicht in einen fortgeschritteneren Prozessierungsteil erzwingt in der Regel auch eine Trennung der Speicherschicht von der im allgemeinen aus einem polykristallinen Halbleitersubstrat ausgebildeten ersten Gate- Elektrode. Daher wird eine leitende Verbindung zwischen der Speicherschicht und der ersten Gate-Elektrode zum Beispiel in Form eines metallgefüllten Kontaktloches, das in eine Isolationsschicht eingebracht wird, vorgesehen. Die zweite Gate- Elektrode, die durch eine Isolatorschicht von der mit der ersten Gate-Elektrode des Feldeffekttransistors in leitender Verbindung stehenden Speicherschicht getrennt wird, wird zum Ansteuern des Feldeffekttransistors verwendet.
Der wesentliche Vorteil des erfindungsgemäßen Verfahrens besteht darin, dass in einfacher Weise und ohne zusätzliche Prozessschritte durch die Verlegung des Aufbringens der Spei- cherschicht in einen fortgeschritteneren Prozessierungsteil die thermische Belastung der Speicherschicht deutlich verringert wird. Dadurch wird das Spektrum an Materialien, die für Speicherschichten vorgesehen werden, erheblich erweitert. Durch das e findungsgemäße Verfahren wird es möglich, auch organische Speicherschichten zu verwenden.
In vorteilhafter Weise wird die Speicherschicht zwischen einer ersten und einer zweiten Elektrode angeordnet. Durch das Vorsehen von zusätzlich ausgebildeten Elektroden können Elektrodenmaterialien verwendet werden, die auf ein Material der Speicherschicht abgestimmt werden. Ein weiterer Vorteil besteht darin, daß die Elektrodenflächen unabhängig von den Transistor- und Kontaktflächen gewählt werden können.
Vorzugsweise wird die erste Elektrode durch einen Abschnitt der leitenden Verbindung ausgebildet. Wird die leitende Ver- bindung beispielsweise als ein mit einem leitenden Material gefülltes Kontaktloch ausgebildet, dann läßt sich die Speicherschicht auch direkt auf die Kontaktlochfüllung aufbringen. Dadurch kann ein Prozesschritt eingespart werden.
In vorteilhafter Weise werden für die erste und die zweite Elektrode eines der Metalle Aluminium, Wolfram oder Kupfer vorgesehen. Dies sind Metalle, wie sie auch in den übrigen Prozessschritten verwendet werden. Das Ausbilden der Elektroden würde damit keinen zusätzlichen Prozesschritt erfordern.
Vorzugsweise werden für die erste und die zweite Elektrode eines der Edelmetalle Platin, Gold oder Silber vorgesehen.
Vorzugsweise werden die erste Elektrode in einer ersten Me- tallebene und die zweite Elektrode in einer zweiten Metallebene ausgebildet. Die leitende Verbindung zwischen der ersten Gate-Elektrode und der ersten Elektrode wird durch ein mit leitendem Material gefülltes Kontaktloch hergestellt.
Durch das Ausbilden der ersten und der zweiten Elektrode in jeweils einer Metallebene wird in vorteilhafter Weise kein zusätzlicher Prozessschritt zum Ausbilden der Elektroden be- nötigt. Denn die Elektroden können zusammen mit Leiterbahnen, die in den Metallebenen ausgebildet werden, prozessiert werden. Ein zusätzlicher Vorteil bei dieser Vorgehensweise besteht darin, dass die Speicherschicht in einfacher Weise in ein Loch, das in einer Isolationsschicht, die die beiden Metallebenen elektrisch voneinander trennt, vorgesehen wird, eingebracht werden kann. Die leitende Verbindung zwischen der ersten Gate-Elektrode und der ersten Elektrode wird durch ein mit leitendem Material gefülltes Kontaktloch hergestellt. Zwischen der ersten Metallebene und der ersten Gate-Elektrode befindet sich eine weitere Isolationsschicht. In diese Isolationsschicht werden Kontaktlöcher zur Herstellung von leitenden Verbindungen zur ersten Metallebene eingebracht. In vorteilhafter Weise ist kein zusätzlicher Prozessschritt nötig, um das Kontaktloch für die leitende Verbindung zwischen der ersten Gate-Elektrode und der ersten Elektrode herzustellen.
In vorteilhafter Weise werden jeweils die erste und die zweite Elektrode in jeweils einer im weiteren Prozessverlauf pro- zessierten Metallebene ausgebildet. Die leitende Verbindung zwischen der ersten Elektrode und der ersten Gate-Elektrode wird durch übereinander angeordnete und mit leitendem Material gefüllte Kontaktlöcher hergestellt. Der Vorteil bei dieser Vorgehensweise besteht darin, dass durch das Ausbilden der Elektroden zu einem im Gesamtprozessverlauf späteren Zeitpunkt, also durch die Verlegung der ersten und der zweiten Elektrode in höhere Metallebenen, die thermische Belastung, der die Speicherschicht ausgesetzt wird, weiter reduziert wird. Die leitende Verbindung zwischen der ersten Gate- Elektrode und der ersten Elektrode wird in vorteilhafter Weise durch übereinander angeordnete Kontaktlöcher, die in die Isolationsschichten zwischen den Metallebenen eingebracht werden, hergestellt. Die übereinander angeordneten mit leitendem Material gefüllten Kontaktlöcher stellen eine leitende Verbindung durch mehrere Metallebenen hindurch her. Vorzugsweise wird als Speicherschicht eine organische Schicht vorgesehen, die beispielsweise mit Porphyrinmolekülen vorgesehen werden kann. Organische Speicherschichten, wie zum Beispiel solche, die aus Porphyrinmolekülen bestehen, haben den Vorteil einer dauerhaften Ladungsspeicherung und geringer
Leckströme. Das Gate-Dielektrikum, durch das die Ladungsträger abfließen können, kann dünner als bei der Verwendung von anorganischen Speicherschichten, vorgesehen werden. Ein dünneres Gate-Dielektrikum bietet den Vorteil eines beschleunig- ten Auflade- und Entladevorganges der Speicherschicht und damit schnellerer Zugriffszeiten. Außerdem haben organische Speicherschichten den Vorteil einer guten Skalierbarkeit. Für eine weitere Verkleinerung von Speicherzellen ist dies von großem Nutzen.
In vorteilhafter Weise werden zur Herstellung von Source- und Drainleitungen, Source/Drain-Bereiche von zeilenweise angeordneten in einer Zeile jeweils benachbarten Speicherzellen durch im Halbleitersubstrat vorgesehene, dotierte Bereiche elektrisch leitend miteinander verbunden. Nach einer vorgegebenen Anzahl von durch dotierte Bereiche im Halbleitersubstrat elektrisch leitend miteinander verbundenen Source/Drain-Bereichen werden leitende Verbindungen mit in einer Metallebene ausgebildeten und die Source/Drain-Bereiche von Speicherzellen verbindende Leiterbahnen vorgesehen. Die dotierten Bereiche können durch Eindiffusion eines Dotierstoffes in das Halbleitersubstrat eingebracht werden. Der Vorteil liegt darin, dass eine Vergrößerung einer von der Speicherzelle beanspruchten Fläche auf einem Halbleiter-Wafer vermie- den werden kann. Die Vergrößerung der von der Speicherzelle beanspruchten Fläche würde durch ein Einhalten von Mindestabständen zwischen Kontakten zur Metallebene und Elektroden, zwischen denen die Speicherschicht angeordnet ist, entstehen. Durch das Vorsehen von Leitungen, die als dotierte Bereiche im Halbleitersubstrat ausgebildet werden, können Kontakte zur Metallebene in vorteilhafter Weise nach einer vorgegebenen Anzahl von Speicherzellen vorgesehen werden und es ist da- durch nicht mehr nötig einen Kontakt zur Metallebene in jeder Speicherzelle vorzusehen.
Eine Speicherzelle ist mit einer eine digitale Information speichernden Speicherschicht, mit zwei in einem Halbleitersubstrat ausgebildeten durch einen Kanalbereich voneinander beabstandeten Source/Drain-Bereichen und mit einem auf einer Substratoberfläche des Halbleitersubstrats im Wesentlichen oberhalb des Kanalbereiches angeordneten Gate-Dielektrikum vorgesehen. Erfindungsgemäß ist auf dem Gate-Dielektrikum eine erste Gate-Elektrode angeordnet. Die Speicherschicht ist auf der ersten Gate-Elektrode, oder zur ersten Gate-Elektrode beabstandet angeordnet. Es ist eine leitende Verbindung zwischen der Speicherschicht und der ersten Gate-Elektrode vor- gesehen. Über der Speicherschicht ist eine Isolatorschicht; und auf der Isolatorschicht eine zweite Gate-Elektrode vorgesehen.
Die erfindungsgemäße Speicherzelle hat den Vorteil, dass o- no- bzw. polykristalline Halbleiterstrukturen, wie zum Beispiel Kanalbereich, Source/Drain-Bereich und erste Gate- Elektrode eines Feldeffekttransistors, vor dem Aufbringen der Speicherschicht prozessiert werden können. Da üblicherweise bei der Prozessierung von Halbleiterstrukturen hohe Tempera- turen angewendet werden, verringert sich durch das Aufbringen der Speicherschicht zu einem späteren Zeitpunkt die thermische Belastung der Speicherschicht. Dadurch wird eine Degradation von beispielsweise organischen Speicherschichten verhindert. Durch die leitende Verbindung der Speicherschicht mit der ersten Gate-Elektrode wird die Speicherschicht geladen und entladen. Mit der erfindungsgemäßen Speicherzelle kann das Spektrum an Materialien, aus denen Speicherschichten bestehen können, erheblich erweitert werden.
Die Speicherschicht ist zwischen einer ersten und einer zweiten Elektrode angeordnet. Durch das Vorsehen von zusätzlich ausgebildeten Elektroden können Elektrodenmaterialien verwen- det werden, die auf ein Material der Speicherschicht abgestimmt sind. Ein weiterer Vorteil besteht darin, daß die E~ lektrodenflächen unabhängig von den Transistor- und Kontakt- flächen gewählt werden können.
Vorzugsweise ist die erste Elektrode durch einen Abschnitt der leitenden Verbindung ausgebildet. Ist die leitende Verbindung beispielsweise als ein mit einem leitenden Material gefülltes Kontaktloch ausgebildet, dann läßt sich die Spei- cherschicht auch direkt auf die Kontaktlochfüllung aufbringen. Dadurch kann ein Prozesschritt eingespart werden.
In vorteilhafter Weise bestehen die erste und die zweite E- lektrode aus einem der Metalle Aluminium, Wolfram oder Kupfer. Dies sind Metalle, wie sie auch in den übrigen Prozessschritten verwendet werden. Das Ausbilden der Elektroden würde damit keinen zusätzlichen Prozesschritt erfordern.
Vorzugsweise bestehen die erste und die zweite Elektrode aus einem der Edelmetalle Platin, Gold oder Silber.
Vorzugsweise sind die erste Elektrode in einer ersten Metall- ebene und die zweite Elektrode in einer zweiten Metallebene ausgebildet. Die leitende Verbindung zwischen der ersten Gate-Elektrode und der ersten Elektrode ist durch ein mit leitendem Material gefülltes Kontaktloch vorgesehen. Das Ausbilden der Elektroden, zwischen denen die Speicherschicht ange- ordnet ist, in benachbarten Leiterbahnen und Kontaktlöcher enthaltenden Metallebenen hat den Vorteil, dass zusätzliche Prozessschritte zum Ausbilden der Elektroden vermieden werden. In vorteilhafter Weise werden bei der Herstellung der leitenden Verbindung durch ein mit leitendem Material gefüll- tes Kontaktloch, das in eine Isolationsschicht, die zwischen der ersten Gate-Elektrode und der ersten Metallebene angeord- net ist, eingebracht ist, keine zusätzlichen Prozessschritte benötigt.
Jeweils die erste und die zweite Elektrode sind in jeweils einer von der ersten Gate-Elektrode weiter als die erste oder die zweite Metallebene beabstandeten Metallebene ausgebildet. Die leitende Verbindung von der ersten Elektrode mit der ersten Gate-Elektrode ist durch in Isolationsschichten eingebrachte, übereinander angeordnete und mit leitendem Material gefüllte Kontaktlöcher vorgesehen. Durch das Anordnen der E- lektroden in höher als die erste oder die zweite Metallebene gelegenen Metallebenen wird in vorteilhafter Weise die thermische Belastung der Speicherschicht weiter reduziert. Die leitende Verbindung zwischen der ersten Gate-Elektrode mit der ersten Elektrode ist in vorteilhafter Weise durch übereinander angeordnete Kontaktlöcher, die eine Verbindung durch mehrere Metallebenen hindurch herstellen, vorgesehen.
Die Speicherschicht ist als eine organische Schicht, die bei- spielsweise Porphyrinmoleküle enthält, vorgesehen. Solche
Schichten binden Ladungsträger dauerhaft und weisen vorwiegend geringe Leckströme auf. Das Gate-Dielektrikum, durch das die Ladungsträger abfließen können, kann dünner vorgesehen werden. Ein dünneres Gate-Dielektrikum bietet den Vorteil ei- nes beschleunigten Auflade- und Entladevorganges der Speicherschicht. Außerdem haben organische Speicherschichten den Vorteil einer guten Skalierbarkeit. Für eine weitere Verkleinerung von Speicherzellen ist dies von großem Nutzen.
Eine Speichereinrichtung ist mit zeilenweise angeordneten,
Halbleiterstrukturen aufweisenden und eine digitale Information speichernden Speicherzellen vorgesehen. Vorzugsweise sind in der Speichereinrichtung die beschriebenen erfindungsgemäßen Speicherzellen angeordnet. Die Speichereinrichtung hat den Vorteil, dass in ihr digitale Informationen in organischen Speicherschichten gespeichert werden können. Aufgrund der Dauerhaftigkeit der Ladungsspeicherung sind Leckströme reduziert. Speichereinrichtungen mit den erfindungsgemäßen Speicherzellen zeichnen sich durch eine dauerhafte Informati- onsspeicherung und beschleunigte Programmiervorgänge aus.
In vorteilhafter Weise sind zur Bereitstellung von Source- und Drainleitungen Source/Drain-Bereiche von in einer Zeile jeweils benachbarten Speicherzellen durch im Halbleitersubstrat vorgesehene dotierte Bereiche elektrisch leitend miteinander verbunden. Nach einer vorgegebenen Anzahl von durch dotierte Bereiche im Halbleitersubstrat elektrisch leitend miteinander verbundenen Source/Drain-Bereichen sind leitende Verbindungen zu in einer Metallebene ausgebildeten und Source/Drain-Bereiche von Speicherzellen verbindenden Leiterbahnen vorgesehen. In einem Halbleitersubstrat mit einem Dotier- stoff lokal diffundierte Source- und Drainleitungen haben den Vorteil einer Flächenersparnis auf einem Halbleiter-Wafer pro Speicherzelle, die daraus resultiert, dass auf eine Kontak- tierung jeder einzelnen Speicherzelle mit der Metallebene verzichtet werden kann. Andererseits haben Leitungen, die aus dotiertem Halbleitersubstrat bestehen, den Nachteil eines höheren Widerstandes. Um diesen Nachteil auszugleichen, ist nach einer vorgegebenen Anzahl von Speicherzellen, beispielsweise acht oder sechzehn Speicherzellen, eine leitende Verbindung zur Leiterbahn in der Metallebene vorgesehen. Dadurch wird der Nachteil eines erhöhten Widerstandes ausgeglichen und trotzdem der Vorteil einer Flächenersparnis ausgenutzt.
Bei einem Verfahren zum Betrieb der beanspruchten Speichereinrichtung werden zum Programmieren der Speichereinrich- tung die jeweiligen Speicherschichten von ausgewählten Speicherzellen aufgeladen. Dies geschieht durch Anlegen von Spannungen an die in den ausgewählten Speicherzellen enthaltenen Source/Drain-Bereiche und die zweite Gate-Elektrode. Eine Aufladung der Speicherschichten erfolgt dann mittels energie- reicher Elektronen oder mittels eines Tunnelvorganges von E- lektronen durch das Gate-Dielektrikum hindurch. Zum Löschen der Programmierung werden die aufgeladenen Speicherschichten durch Anlegen einer sich von der beim Programmieren angelegten Spannung unterscheidenden Löschspannung an die zweite Gate-Elektrode mittels eines Tunnelvorganges von Elektronen zum Kanalbereich oder zu einem Source/Drain-Bereich entladen. Zum Lesen der programmierten Speichereinrichtung wird eine Stärke eines Drainstromes in Abhängigkeit von einem Ladungszustand der Speicherschicht detektiert.
Zum Aufladen der Speicherschicht in der Speicherzelle ist ei- ne Spannung zwischen der zweiten Elektrode und dem Kanalbereich erforderlich, die gross genug ist, dass mindestens ein der Speicherschicht entsprechendes Reduktionspotential an der Speicherschicht anliegt. Die notwendige Spannung kann durch Anlegen eines positiven Potentials an die zweite Elektrode und eines negativen Potentials an einen dotierten Bereich, im Halbleitersubstrat in dem Source/Drain-Bereiche und Kanalbereich eines Transistors ausgebildet werden und der auch als Wanne Bezeichnet wird, erzeugt werden. Wenn die Spannung an der zweiten Gate-Elektrode ausreichend ist, um eine Aufladung der organischen Speicherschicht zu erwirken, kann in vorteilhafter Weise auch eine Spannung an den Drain-Bereich angelegt werden. Wenn das verwendete Material für die Speicherschicht mehrere Redoxzustände aufweisst, können durch Anlegen verschiedener Spannungen mehrere Zustände eingeschrieben werden. Zum Löschen der aufgeladenen Speicherschicht können entsprechend die Oxidationspotentiale angelegt werden, d. h., dass ein negatives Potential an die zweite Elektrode und ein positives Potential an die Wanne angelegt werden.
Zum Aufladen der Speicherschicht in der Speicherzelle kann beispielsweise eine Spannung an den Drainbereich von 5 V bis 7 V und eine Spannung an die zweite Gatelektrode von 10 V bis 12 V angelegt werden. Bei diesen Spannungsverhältnissen werden im Kanalbereich des Feldeffekttransistors energiereiche Elektronen erzeugt, die durch das Gate-Dielektrikum hindurch in die erste Gate-Elektrode und durch die leitende Verbindung zur Speicherschicht gelangen. Elektronen werden von der Spei- cherschicht aufgenommen und gehalten. Eine Änderung des Ladungszustandes und damit auch eine Änderung des elektrischen Potentials ist in der Speicherschicht eingetreten. Eine weitere Möglichkeit, die Speicherschicht aufzuladen, besteht darin, einen durch ein elektrisches Feld unterstützten Tunnelvorgang von Elektronen durch das Gate-Dielektrikum auszunutzen.
Zum Entladen der Speicherschicht kann der durch ein elektri- sches Feld unterstützte Tunnelvorgang von Elektronen aus der Speicherschicht durch das Gate-Dielektrikum zum Kanalbereich oder zu einem der Source/Drain-Bereiche ausgenutzt werden. Beispielsweise durch Anlegen einer Spannung von 5 V an den Source-Bereich und einer Spannung von -8 V an die zweite Ga- te-Elektrode. Um den Ladungszustand der in der Speicherzelle enthaltenen Speicherschicht bei einem Lesevorgang in der Speichereinrichtung zu detektieren, wird an die zweite Gate- Elektrode eine festgelegte Lesespannung und eine Spannung zwischen dem Source- und dem Drain-Bereich zum Erzeugen eines lateralen Feldes angelegt. Die Höhe des Drainstromes hängt oberhalb einer Schwellenspannung näherungsweise linear von der Höhe der Spannung an der zweiten Gate-Elektrode ab. Unterhalb der Schwellenspannung ist der Drainstrom näherungsweise nicht vorhanden. Ist die Speicherschicht beispielsweise mit negativen Ladungsträgern aufgeladen und weist somit ein negatives elektrisches Potential auf, dann verschiebt sich die Schwellenspannung zu einer höheren Spannung an der zweiten Gate-Elektrode hin. Damit ein messbarer Drainstrom fließen kann, wird eine höhere Spannung an die zweite Gate- Elektrode angelegt. Bei einer geeigneten' konstanten Lesespannung an der zweiten Gate-Elektrode fließt in Abhängigkeit vom Ladungszustand der Speicherschicht der Drainstrom, der im geladenen Zustand der Speicherschicht quasi nicht vorhanden ist, also den logischen Wert Null zugewiesen bekommen kann und im entladenen Zustand einen endlichen Wert aufweist und den logischen Wert Eins zugewiesen bekommen kann. Eine eingehende Beschreibung der genannten Vorgänge findet sich in dem Buch: Flash emories, edited by P. Cappelletti, C. Golla, P. Olivo, E. Zanoni, Kluwer Academic Publishers, 53- 58 (1999) .
Nachfolgend wird die Erfindung anhand der Figuren näher er- läutert. Es zeigen:
Fig. 1 Einen schematischen Querschnitt durch eine dem Stand der Technik entsprechende Speicherzelle,
Fig. 2 einen schematischen Querschnitt durch eine erfindungsgemäße Speicherzelle nach einem ersten Ausführungsbeispiel,
Fig. 3 einen schematischen Querschnitt durch eine erfin- dungsgemäße Speicherzelle nach einem zweiten Aus.füh- rungsbeispiel,
Fig. 4 einen schematischen Ausschnitt aus einer erfindungsgemäßen Speichereinrichtung in der Draufsicht und
Fig. 5 Stromspannungskennlinien eines Feldeffekttransistors mit organischer Speicherschicht.
Die Figur 1 ist in der Beschreibungseinleitung bereits näher erläutert worden.
Zur Herstellung einer in der Figur 2 dargestellten Speicherzelle 1 in der digitale Information in einer temperaturempfindlichen organischen Speicherschicht 10 gespeichert wird, werden in einem Halbleitersubstrat 17 zwei durch einen Kanalbereich 4 voneinander beabstandete Source/Drain-Bereiche 5 als dotierte Bereiche vorgesehen. Im Wesentlichen oberhalb des Kanalbereiches 4 wird ein Gate-Dielektrikum 6 und auf dem Gate-Dielektrikum 6 eine erste Gate-Elektrode 7a angeordnet. Die organische Speicherschicht 10 wird oberhalb der ersten Gate-Elektrode 7a zwischen einer ersten Metallebene 11a und einer zweiten Metallebene 11b vorgesehen. Dadurch, dass die organische Speicherschicht 10 oberhalb der poly- oder monokristallinen Halbleiterstrukturen, also derjenigen Strukturen, die im Halbleitersubstrat 17 oder aus einem Halbleitersubstrat 17 bestehend vorgesehen werden, angeordnet wird, kann vor dem Aufbringen der organischen Speicherschicht 10 eine Prozessierung der Halbleiterstrukturen abgeschlossen werden. Da bei der Prozessierung der Halbleiterstrukturen Temperaturen bis zu 1100 Grad Celsius angewendet werden und bei solchen Temperaturen die organische Speicherschicht 10 geschädigt wird, kann durch das Aufbringen der organischen
Speicherschicht 10 zu einem späteren Zeitpunkt die thermische Belastung der organischen Speicherschicht 10 reduziert werden. Durch eine leitende Verbindung 8 wird die organische Speicherschicht 10 mit der ersten Gate-Elektrode 7a verbunden und kann durch Elektronen die aus dem Kanalbereich 4 durch das Gate-Dielektrikum 6 in die erste Gate-Elektrode 7a gelangen, aufgeladen werden. Die leitende Verbindung ist in Form eines metallgefüllten Kontaktloches 14, das in eine Isolationsschicht 12 eingebracht wird, vorgesehen. Die organische Speicherschicht 10 ist in einem Loch zwischen zwei Metallebenen 11a, b eingebracht und zwischen einer ersten und einer zweiten Elektrode 9a, b angeordnet. Über der zweiten Elektrode befindet sich die zweite Gate-Elektrode 7b, die durch eine Isolatorschicht 18 von der zweiten Elektrode 9b getrennt ist. Die zweite Gate-Elektrode 7b dient einer Ansteuerung eines aus den beschriebenen Elementen bestehenden Feldeffekttransistors .
Der Fig. 2 sind die Elemente des in der Speicherzelle 1 ent- haltenen Feldeffekttransistors mit der organischen Speicherschicht 10 entnehmbar. In einem Halbleitersubstrat 17 befinden sich die durch einen Kanalbereich 4 beabstandeten Source/Drain-Bereiche 5. Oberhalb des Kanalbereiches ist ein Gate-Dielektrikum 6 und auf dem Gate-Dielektrikum eine erste Gate-Elektrode 7a angeordnet. Es sind zwei Metallebenen 11a, b zu sehen, in denen die Elektroden 9a, b ausgeprägt sind. Zwischen den Elektroden 9a, b befindet sich die organische Speicherschicht 10. Die leitende Verbindung 8 zwischen der ersten Elektrode 9a und der ersten Gate-Elektrode 7a ist in Form eines metallgefüllten Kontaktloches 14 in der Isolationsschicht 12 dargestellt. Auf der zweiten Elektrode 9b ist eine Isolatorschicht 18 und auf der Isolatorschicht die zweite Gate-Elektrode 7b vorgesehen.
Zur weiteren Reduzierung der thermischen Belastung auf die organische SpeicherSchicht 10 ist es sinnvoll, das Aufbringen der Speicherschicht 10 näher an das Ende eines gesamten Prozessablaufes zur Herstellung der Speichereinrichtung 2 zu verlegen. Dies geschieht beispielsweise durch Anordnung der Speicherschicht 10 zwischen zwei zuletzt prozessierten höhe- ren Metallebenen 11. Die leitende Verbindung 8 der ersten E- lektrode 9a mit der ersten Gate-Elektrode 7a ist durch in I- solationsschichten 12 eingebrachte, übereinander gestapelte und mit Metall gefüllte Kontaktlöcher 14, die einen Kontakt durch darunter liegende Metallebenen 11 hindurch ermöglichen, hergestellt.
Das in der Fig. 3 gezeigte Ausführungsbeispiel der Speicherzelle 1 unterscheidet sich von dem in der Fig. 2 dargestellten Ausführungsbeispiel der Speicherzelle 1 durch die Art ihrer leitenden Verbindung 8. Die organische Schicht 10 befin- det sich zwischen zwei höher gelegenen Metallebenen 11. Die leitende Verbindung 8 besteht aus übereinander gestapelten und mit Metall gefüllten Kontaktlöchern 14, die in die zwischen den Metallebenen 11 vorgesehenen Isolationsschichten 12 eingebracht sind und einen Kontakt durch mehrere Leiterbahnen 13 und Kontaktlöcher 14 aufweisenden Metallebenen 11 hindurch herstellen.
Um aus den Speicherzellen 1 eine Speichereinrichtung 2 herzustellen, werden die Speicherzellen 1 beispielsweise zeilen- weise und spaltenweise angeordnet. Jeweils in Zeilen und
Spalten benachbarte Speicherzellen 1 werden durch senkrecht zueinander angeordnete und an Kreuzungsstellen 15 übereinan- der liegenden Leiterbahnen 13 miteinander verbunden. Die eine Leiterbahn 13 verbindet Source/Drain-Bereiche 5 von in einer Zeile benachbarten Speicherzellen 1 und wird auch als Bit- Leitung 13b bezeichnet. Die andere Leiterbahn 13 verbindet die zweiten Gate-Elektroden 7b der in den Spalten benachbarten Speicherzellen 1 und wird auch als Adressierungsleitung 13a bezeichnet. Sowohl Bit-Leitung 13b als auch Adressie- rungsleitung 13a sind jeweils in einer Metallebene 11 ausgebildet. Da die Bit-Leitung 13b zu dem jeweiligen Sour- ce/Drain-Bereich 5 in jeder Speicherzelle 1 Kontakt haben sollte und Kontaktstellen Platz in der Speicherzelle 1 benötigen würden, sind, um eine Flächenersparnis zu erzielen, die Source/Drain-Bereiche 5 der Speicherzellen 1 durch dotierte Bereiche 16 im Halbleitersubstrat 17 elektrisch leitend it- einander verbunden. Nur alle beispielsweise 8 oder 16 Speicherzellen 1 ist eine leitende Verbindung 8 zur Bit-Leitung 13b vorgesehen.
Ein Ausschnitt aus der Speichereinrichtung 2 ist der Figur 4 entnehmbar. Dargestellt sind kreuzweise angeordnete Bit- Leitungen 13b und Adressierungsleitungen 13a. An den Kreuzungsstellen 15 befinden sich die Zeilen- und spaltenweise angeordneten Speicherzellen 1. Die als Leitungen ausgebildeten dotierten Bereiche 16, die die Source/Drain-Bereiche 5 von in einer Zeile benachbarten Speicherzellen 1 miteinander verbinden, sind in dem Ausschnitt erkennbar, ebenso die leitende Verbindung 8 zur Bit-Leitung 13b.
Die in der Figur 5 dargestellten Strom-Spannungskennlinien einer Speicherzelle 1 mit organischer Speicherschicht 10 sind bereits in der Beschreibungseinleitung näher erläutert worden. Bezugszeichenliste
1 Speicherzelle 2 Speichervorrichtung
4 Kanalbereich
5 Source/Drain-Bereich
6 Gate-Dielektrikum
7a erste Gate-Elektrode 7b zweite Gate-Elektrode
8 leitende Verbindung
9a erste Elektrode
9b zweite Elektrode
10 Speicherschicht 11 Metallebene
11a erste Metallebene
11b zweite Metallebene
12 Isolationsschicht
13 Leiterbahn 13a Adressierungsleitung
13b Bitleitung
14 Kontaktloch
15 Kreuzungsstellen
16 dotierter Bereich 17 Halbleitersubstrat
18 Isolatorschicht

Claims

Patentansprüche
1. Verfahren zur Herstellung einer Halbleiterstrukturen aufweisenden Speichereinrichtung (2) mit Speicherzellen (1) , in denen digitale Information in einer Speicherschicht (10) gespeichert wird, bei dem:
- in einem Halbleitersubstrat (17) zwei durch einen Kanalbereich (4) voneinander beabstandete Source/Drain-Bereiche (5) ausgebildet werden, - auf einer Substratoberfläche des Halbleitersubstrats (17) im Wesentlichen oberhalb des Kanalbereiches (4) ein Gate- Dielektrikum (6) vorgesehen wird, d a d u r c h g e k e n n z e i c h n e t , d a s s
- auf dem Gate-Dielektrikum (6) eine erste Gate-Elektrode (7a) angeordnet wird,
- vor einem Aufbringen der Speicherschicht (10) eine Prozessierung der Halbleiterstrukturen abgeschlossen wird,
- eine leitende Verbindung (8) zwischen der Speicherschicht (10) und der ersten Gate-Elektrode (7a) vorgesehen wird, - über der Speicherschicht (10) eine Isolatorschicht (18) und
- auf der Isolatorschicht (18) eine zweite Gate-Elektrode (7b) vorgesehen wird.
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass die SpeicherSchicht (10) zwischen einer ersten und einer zweiten Elektrode (9a, b) angeordnet wird.
3. Verfahren nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t , dass die erste Elektrode (9a) durch einen Abschnitt der leitenden Verbindung (8) ausgebildet wird.
4. Verfahren nach einem der Ansprüche 2 oder 3, d a d u r c h g e k e n n z e i c h n e t , dass für die erste und die zweite Elektrode (9a, b) eines der Metalle Aluminium, Wolfram oder Kupfer vorgesehen wird.
5. Verfahren nach einem der Ansprüche 2 oder 3, d a d u r c h g e k e n n z e i c h n e t , dass für die erste und die zweite Elektrode (9a,b) eines der Edelmetalle Pt, Au oder Ag vorgesehen wird.
6. Verfahren nach einem der Ansprüche 2 bis 5, d a d u r c h g e k e n n z e i c h n e t , d a s s
- die erste Elektrode (9a) in einer ersten Metallebene (11a) und die zweite Elektrode (9b) in einer zweiten Metallebene (11b) ausgebildet werden und
- die leitende Verbindung (8) zwischen der ersten Gate- Elektrode (7a) und der ersten Elektrode (9a) durch ein mit leitendem Material gefülltes Kontaktloch (14) hergestellt wird.
7. Verfahren nach einem der Ansprüche 2 bis 5, d a d u r c h g e k e n n z e i c h n e t , d a s s
- jeweils die erste und die zweite Elektrode (9a,b) in jeweils einer im weiteren Prozessverlauf prozessierten Metallebene (11) ausgebildet werden und
- die leitende Verbindung (8) zwischen der ersten Elektrode (9a) und der ersten Gate-Elektrode (7a) durch übereinander angeordnete mit leitendem Material gefüllte Kontaktlöcher (14) hergestellt wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t , dass als Speicherschicht (10) eine organische Schicht vorgesehen wird.
9. Verfahren nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t , dass die organische Schicht mit Porphyrinmolekülen vorgesehen wird.
10. Verfahren nach einem der Ansprüche 1 bis 9, d a d u r c h g e k e n n z e i c h n e t , d a s s
- zur Herstellung von Source- und Drainleitungen, die Sour- ce/Drain-Bereiche (5) von zeilenweise angeordneten in einer
Zeile jeweils benachbarten Speicherzellen (1) durch im Halbleitersubstrat vorgesehene, dotierte Bereiche (16) elektrisch leitend miteinander verbunden werden und
- nach einer vorgegebenen Anzahl von durch dotierte Bereiche (16) im Halbleitersubstrat (17) elektrisch leitend miteinander verbundenen Source/Drain-Bereichen (5) leitende Verbindungen (8) mit in einer Metallebene (11) ausgebildeten und die Source/Drain-Bereiche (5) von Speicherzellen (1) verbindende Leiterbahnen (13) vorgesehen werden.
11. Speicherzelle (1) mit einer eine digitale Information speichernden Speicherschicht (10) , mit zwei in einem Halbleitersubstrat (17) ausgebildeten durch einen Kanalbereich (4) voneinander beabstandeten Source/Drain-Bereichen (5) und ei- nem auf einer Substratoberfläche des Halbleitersubstrats (17) im Wesentlichen oberhalb des Kanalbereiches (4) vorgesehenen Gate-Dielektrikum (6), d a d u r c h g e k e n n z e i c h n e t , d a s s
- auf dem Gate-Dielektrikum (6) eine erste Gate-Elektrode (7a) angeordnet ist,
- die Speicherschicht (10) auf der ersten Gate-Elektrode (7a) , oder zur ersten Gate-Elektrode (7a) beabstandet angeordnet ist,
- eine leitende Verbindung (8) zwischen der Speicherschicht (10) und der ersten Gate-Elektrode (7a) vorgesehen ist,
- über der Speicherschicht (10) eine Isolatorschicht (18) und
- auf der Isolatorschicht (18) eine zweite Gate-Elektrode (7b) vorgesehen sind.
12. Speicherzelle nach Anspruch 11, d a d u r c h g e k e n n z e i c h n e t , dass die Speicherschicht (10) zwischen einer ersten und einer zweiten Elektrode (9a,b) angeordnet ist.
13. Verfahren nach Anspruch 12, d a d u r c h g e k e n n z e i c h n e t , dass die erste Elektrode (9a) durch einen Abschnitt der leitenden Verbindung (8) ausgebildet ist.
14. Verfahren nach einem der Ansprüche 12 oder 13, d a d u r c h g e k e n n z e i c h n e t , dass die erste und die zweite Elektrode (9a,b) aus einem der Metalle Aluminium, Wolfram oder Kupfer bestehen.
15. Verfahren nach einem der Ansprüche 12 oder 13, d a d u r c h g e k e n n z e i c h n e t , dass die erste und die zweite Elektrode (9a,b) aus einem der Edelmetalle Pt, Au oder Ag.
16. Speicherzelle nach einem der Ansprüche 12 bis 15, d a d u r c h g e k e n n z e i c h n e t , d a s s
- die erste Elektrode (9a) in einer ersten Metallebene (11a) und die zweite Elektrode (9b) in einer zweiten Metallebene (11b) ausgebildet sind und
- die leitende Verbindung (8) zwischen der ersten Gate- Elektrode (7a) und der ersten Elektrode (9a) durch ein mit leitendem Material gefülltes Kontaktloch (14) vorgesehen ist .
17. Speicherzelle nach einem der Ansprüche 12 bis 15, d a d u r c h g e k e n n z e i c h n e t , d a s s
- jeweils die erste und die zweite Elektrode (9a, b), in jeweils einer von der ersten Gate-Elektrode (7a) weiter als die erste oder die zweite Metallebene (lla,b) beabstande- ten Metallebene (11) ausgebildet sind und - die leitende Verbindung (8) von der ersten Elektrode (9a) mit der ersten Gate-Elektrode (7a) durch in Isolationsschichten (12) eingebrachte übereinander angeordnete und mit leitendem Material gefüllte Kontaktlöcher (14) vorgesehen ist.
18. Speicherzelle nach einem der Ansprüche 11 bis 17, d a d u r c h g e k e n n z e i c h n e t , dass die Speicherschicht (10) als eine organische Schicht vorgesehen ist.
19. Speicherzelle nach Anspruch 18, d a d u r c h g e k e n n z e i c h n e t , dass die organische Speicherschicht (10) Porphyrinmoleküle enthält .
20. Speichereinrichtung mit zeilenweise angeordneten, Halb- leiterstrukturen aufweisenden und eine digitale Information speichernden Speicherzellen, g e k e n n z e i c h n e t d u r c h , Speicherzellen (1) nach einem der Ansprüche 11 bis 19.
21. Speichereinrichtung nach Anspruch 20, d a d u r c h g e k e n n z e i c h n e t , d a s s
- zur Bereitstellung von Source- und Drainleitungen, Source/Drain-Bereiche (5) von in einer Zeile jeweils benachbarten Speicherzellen (1) durch im Halbleitersubstrat (17) vorgesehene, dotierte Bereiche (16) elektrisch leitend miteinander verbunden sind und
- nach einer vorgegebenen Anzahl von durch die dotierten Bereiche (16) im Halbleitersubstrat (17) elektrisch leitend miteinander verbundenen Source/Drain-Bereichen (5) leiten- de Verbindungen (8) zu in einer Metallebene (11) ausgebildeten und die Source/Drain-Bereiche (5) von Speicherzellen (1) verbindenden Leiterbahnen (13) vorgesehen sind.
22. Verfahren zum Betrieb der Speichereinrichtung (2) nach einem der Ansprüche 20 oder 21 bei dem:
- zum Programmieren der Speichereinrichtung (2) die jeweiligen Speicherschichten (10) von ausgewählten Speicherzellen (1) durch Anlegen von Spannungen an die Source/Drain- Bereiche (5) und die zweite Gate-Elektrode (7b) mittels e- nergiereicher Elektronen oder mittels eines Tunnelvorganges von Elektronen durch das Gate-Dielektrikum (6) hin- durch aufgeladen werden,
- zum Löschen der Programmierung die aufgeladenen Speicherschichten (10) durch Anlegen einer sich von der beim Programmieren angelegten Spannung unterscheidenden Lösch- Spannung an die zweite Gate-Elektrode (7b) mittels eines Tunnelvorganges von Elektronen zum Kanalbereich (4) oder zum Source/Drain-Bereich (5) entladen werden und
- zum Lesen der programmierten Speichereinrichtung (2) eine Stärke eines Drain-Stromes in Abhängigkeit von einem Ladungszustand der Speicherschicht (10) detektiert wird.
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