DE10125800A1

DE10125800A1 - Speicherbaustein mit einer Speicherzelle und Verfahren zur Herstellung eines Speicherbausteins

Info

Publication number: DE10125800A1
Application number: DE10125800A
Authority: DE
Inventors: Peter Beer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-05-26
Filing date: 2001-05-26
Publication date: 2002-12-12
Anticipated expiration: 2021-05-27
Also published as: US6737695B2; DE10125800B4; US20020175360A1

Abstract

Es wird ein Speicherbaustein und ein Verfahren zur Herstellung eines Speicherbausteins beschrieben, das eine Speicherzelle aufweist, die in einem vertikalen Graben 10 angeordnet ist. Die Speicherzelle weist einen ersten und einen zweiten Transistor 4, 5 auf, wobei der erste und der zweite Transistor in Serie geschaltet sind und der erste Transistor 4 über eine erste Wortleitung 2 und der zweite Transistor 5 über eine Ladung eines Kondensators 7 leitend schaltbar sind. Die zwei Transistoren sind zwischen einer Spannungsquelle 8 und einer Bitleitung 1 geschaltet. Auf diese Weise wird der Ladungszustand des Kondensators 7 von dem zweiten Transistor 5 ausgewertet. Weist der Kondensator 7 eine positive Ladung auf, dann wird der zweite Transistor 5 leitend geschaltet. Wird zudem die erste Wortleitung angesteuert, dann wird auch der erste Transistor 4 leitend geschaltet. Als Folge wird die Bitleitung 1 mit der Spannungsquelle 8 verbunden. Damit wird die Bitleitung mit einem ausreichend starken Signal zur Auswertung durch eine Auswerteschaltung versorgt. Auf diese Weise reicht eine geringe Ladung und damit eine geringe Ladungskapazität aus, um eine Information zuverlässig auf der Bitleitung detektieren zu können.

Description

Die Erfindung betrifft einen Speicherbaustein mit einer Spei cherzelle gemäß dem Oberbegriff des Patentanspruchs 1 und ein Verfahren zur Herstellung eines Speicherbausteins mit einer Speicherzelle gemäß dem Oberbegriff des Patentanspruchs 9.

Speicherbausteine weisen eine Matrix von Speicherzellen auf, die in Form von Zeilen und Spalten angeordnet sind. Die Spei cherzellen sind über Wortleitungen und Bitleitungen ansteuer bar. Das Auslesen von Daten aus den Speicherzellen oder das Schreiben von Daten in die Speicherzellen wird durch die Ak tivierung der entsprechenden Wortleitung und der entsprechen den Bitleitung durchgeführt.

Bekannte Speicherzellen, wie z. B. vom Typ DRAM, weisen übli cherweise einen mit einem Kondensator verbundenen Transistor auf. Ein erster Anschluss des Transistors steht dabei mit ei ner Bitleitung und ein zweiter Anschluss des Transistors mit einer Elektrode des Kondensators in Verbindung. Der Steuer anschluss des Transistors ist an eine Wortleitung angeschlos sen. Durch Anlegen einer geeigneten Spannung an die Wortlei tung wird der Transistor leitend geschaltet und die im Kon densator gespeicherte Ladung wird über die Bitleitung zu ei ner Verstärkerschaltung geleitet. Ein zentrales Problem bei bekannten DRAM-Varianten besteht darin, eine ausreichend große Kapazität des Kondensators bereitzustellen. Durch die zunehmende Miniaturisierung der Speicherbausteine werden die Kondensatoren fortlaufend in der Größe verkleinert. Durch die Abnahme der Größe wird auch die Kapazität des Kondensators verkleinert. Die Verstärkerschaltung, die die gespeicherte Ladung im Kondensator bewertet, erfordert für eine zuverläs sige Funktionsweise eine ausreichend große Spannungsänderung auf der Bitleitung beim Auslesen der Ladung des Kondensators.

Das Verhältnis der Speicherkapazität zu der Bitleitungskapa zität ist entscheidend bei der Bestimmung des Signalpegels, der sich auf der Bitleitung beim Auslesen der Information aus dem Kondensator einstellt. Deshalb darf die Ladungskapazität des Kondensators eine Mindestgröße nicht unterschreiten.

Die Aufgabe der Erfindung besteht darin, einen Speicherbau stein mit einer Speicherzelle bereitzustellen, die eine größere Ladungskapazität aufweist.

Die Aufgabe der Erfindung wird durch die Merkmale des An spruchs 1 gelöst.

Weiterhin besteht die Aufgabe der Erfindung darin, ein Ver fahren zum Herstellen eines Speicherbausteins mit einer Spei cherzelle bereitzustellen, die eine größere Ladungskapazität aufweist. Die Aufgabe der Erfindung wird durch die Merkmale des Anspruchs 9 gelöst.

Ein Vorteil der Erfindung besteht darin, dass die Ladung des Kondensators der Speicherzelle zum Schalten eines Transistors verwendet wird, der die Bitleitung mit einem Spannungspoten tial verbindet. Auf diese Weise reicht eine geringe Ladungs kapazität der Speicherzelle aus, um den Transistor in einen leitenden Zustand zu schalten. Die Bewertung des Ladungszu standes der Speicherzelle erfolgt aufgrund des Spannungspo tentials. Somit ist sichergestellt, dass der Leseverstärker ein ausreichend großes Signal erhält. Da der Transistor nahe dem Kondensator der Speicherzelle angeordnet ist, wird die in der Speicherzelle gespeicherte Ladungskapazität nicht durch lange Leitungswege beeinträchtigt. Somit kann der Kondensator relativ klein ausgebildet werden und die Ladungskapazität des Speicherkondensators kann trotzdem noch zuverlässig ausgewer tet werden.

Weitere vorteilhafte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Vorzugsweise ist ein dritter Transistor vorgesehen, der eine elektrisch leitende Verbindung mit dem Kondensator ermög licht. Durch die Verwendung des dritten Transistors ist ein Aufladen des Kondensators möglich.

Vorzugsweise sind die Transistoren und der Kondensator in ei nem Graben eines Substrates eingebracht. Das Substrat ist beispielsweise aus einem Halbleitermaterial gefertigt. Durch die Anordnung der Transistoren und des Kondensators in einem vertikalen Graben wird nur ein geringer Flächenbedarf auf der Oberfläche des Substrats zur Ausbildung der Speicherzelle be nötigt. Somit eignet sich die erfindungsgemäße Anordnung für eine große Integrationsdichte.

In einer bevorzugten Ausführungsform ist der erste Transistor auf der Oberfläche des Substrats ausgebildet. Auf diese Weise ist der Aufbau des Grabens vereinfacht.

In einer weiteren bevorzugten Ausführungsform ist auch der erste Transistor in dem Graben angeordnet. Auf diese Weise wird nur eine sehr geringe Oberfläche zur Anordnung der Spei cherzelle benötigt.

In einer weiteren bevorzugten Ausführungsform sind die erste und die zweite Wortleitung wenigstens teilweise im Graben an geordnet. Auf diese Weise wird zusätzlich Oberfläche des Sub strats eingespart. Dadurch wird eine weitere Zunahme der In tegrationsdichte ermöglicht.

Vorzugsweise sind wenigstens zwei Transistoren an gegenüber liegenden Seitenwänden des Grabens angeordnet. Auf diese Weise wird eine effiziente Ausnutzung der Fläche des Grabens erreicht. Damit kann insgesamt die Grabenstruktur mit einer geringeren Tiefe ausgebildet werden.

Vorzugsweise ist der Kondensator im untersten Bereich des Grabens angeordnet und darüberliegend sind die Transistoren, die zur Ansteuerung des Kondensators verwendet werden, ausge bildet. Auf diese Weise wird ein einfacher Aufbau der Graben struktur ermöglicht.

Die Erfindung wird im Folgenden anhand der Figuren näher er läutert. Es zeigen:

Fig. 1 ein elektrisches Schaltbild einer ersten Ausführungs form einer Speicherzelle,

Fig. 2 einen Querschnitt durch die erste Ausführungsform der Speicherzelle,

Fig. 3 einen schematischen Programmablauf zur Herstellung der ersten Ausführungsform der Speicherzelle,

Fig. 4 einen schematischen Querschnitt durch die zweite Aus führungsform der Speicherzelle und

Fig. 5 einen schematischen Verfahrensablauf zur Herstellung der zweiten Ausführungsform der Speicherzelle.

Fig. 1 zeigt ein elektrisches Ersatzschaltbild einer ersten Ausführungsform einer Speicherzelle. Es ist eine Bitleitung 1 vorgesehen, die mit einem ersten Anschluss eines ersten Tran sistors 4 verbunden ist. Ein zweiter Anschluss des ersten Transistors 4 steht mit einem ersten Anschluss eines zweiten Transistors 5 in Verbindung. Ein Steueranschluss des ersten Transistors 4 ist an eine erste Wortleitung 2 angeschlossen. Der erste Transistor 4 ist als MOS-Feldeffekttransistor aus gebildet. Der zweite Transistor 2 ist ebenfalls als MOS-Feld effekttransistor ausgebildet und steht mit seinem zweiten An schluss mit einer Spannungsquelle 8 in Verbindung, die ein einstellbares Spannungspotential zur Verfügung stellt. Ein Steueranschluss des zweiten Transistors 5 ist an eine erste Elektrode eines Kondensators 7 angeschlossen. Weiterhin steht der erste Anschluss des zweiten Transistors 5 mit einem ers ten Anschluss eines dritten Transistors 6 in Verbindung. Ein zweiter Anschluss des dritten Transistors 6 ist an die erste Elektrode des Kondensators 7 angeschlossen. Der dritte Tran sistor 6 ist als MOS-Feldeffekttransistor ausgebildet und weist einen Steuereingang auf, der mit einer zweiten Wort leitung 3 in Verbindung steht. Eine zweite Elektrode des Kon densators 7 ist an die Spannungsquelle 8 angeschlossen.

Die Schaltungsanordnung der Fig. 1 stellt einen Teil eines Speicherbausteins dar, der matrixförmig aufgebaut ist und eine Vielzahl von Speicherzellen aufweist. Jede Speicherzelle weist einen Kondensator 7 auf. Der Speicherbaustein weist Bitleitungen und Wortleitungen auf, die in Form einer Matrix angeordnet sind. Zur Abspeicherung einer Information dient der Kondensator 7, dessen Spannungszustand über die Bitlei tung 1 ausgelesen und von einer Auswerteschaltung 25 ausge wertet wird, die an die Bitleitung 1 angeschlossen ist. Die Auswerteschaltung 25 weist eine Verstärkerschaltung auf, die das auf der Bitleitung 1 anliegende Spannungspotential ver stärkt.

Zum Auslesen der Information, die im Kondensator 7 abgespei chert ist, wird ein entsprechendes Spannungspotential an die erste Wortleitung 2 angelegt. Als Folge davon wird der erste Transistor 4 leitend geschaltet. In Abhängigkeit davon, ob die erste Elektrode des Kondensators 7 eine positive oder ne gative Spannung gespeichert hat, wird über die am Steueran schluss des zweiten Transistors 5 anliegende Spannung der zweite Transistor 5 leitend oder sperrend geschaltet. Somit wird in Abhängigkeit von der Ladung, die im Kondensator 7 ge speichert ist, die Bitleitung 1 mit der Spannungsquelle 8 verbunden oder nicht. Da die Spannungsquelle 8 eine ausrei chende Ladungskapazität aufweist, wird auf der Bitleitung 1 bei einer elektrischen Verbindung der Spannungsquelle 8 mit der Bitleitung 1 ein hohes Potential auf die Bitleitung 1 übertragen. Somit kann die Auswerteschaltung 25 das auf der Bitleitung 1 anliegende Potential sicher erkennen. Somit wird je nachdem, ob im Kondensator 7 eine "1" oder eine "0" abge speichert ist, die Bitleitung nach Ansteuerung der ersten Wortleitung 2 mit der Spannungsquelle 8 verbunden oder nicht.

Nach der Bewertung der auf der Bitleitung 1 anliegenden Span nung durch die Auswerteschaltung 25 kann die auf der Bitlei tung 1 anliegende Spannung über eine Ansteuerung der zweiten Wortleitung 3 wieder in den Kondensator 7 zurückgeschrieben werden. Dazu wird an die zweite Wortleitung 3 eine entspre chende Spannung angelegt. Damit wird der dritte Transistor 6 leitend geschaltet. Somit wird die erste Elektrode des Kon densators 7 mit der Bitleitung 1 verbunden. Bei dem Rück schreibevorgang lädt die Auswerteschaltung 25 die erste Elektrode des Kondensators 7 auf das Potential auf, das auf der Bitleitung 1 anliegt. In entsprechender Weise kann auch über die erste Bitleitung 1 ein neues oder anderes Datum, d. h. ein anderes Potential, in den Kondensator 7 eingeschrie ben werden.

Fig. 2 zeigt einen schematischen Ausschnitt eines Speicher bausteins, der eine Speicherzelle in einer ersten Ausfüh rungsform aufweist. Die Speicherzelle ist in ein Substrat 9 eingebracht, das beispielsweise aus einem positiv dotierten Siliciumkristall besteht. In das Substrat 9 ist ein vertika ler Graben 10 eingebracht, der im Wesentlichen mit einer lei tenden Füllschicht 11 gefüllt ist, die insbesondere Polysili cium aufweist. Der Graben 10 ist mit einer ersten Isolier schicht 12 in einem ersten Oberflächenbereich umgeben. Die erste Isolierschicht 12 ist beispielsweise aus Siliciumdioxid gebildet. Angrenzend an die erste Isolierschicht 12 ist eine erste Leitungszone 13 im Substrat 9 ausgebildet, die bei spielsweise als negativ dotierte Siliciumschicht dargestellt ist. Die erste Leitungszone 13 stellt die zweite Elektrode des Kondensators 7 dar und ist mit der Spannungsquelle 8 lei tend verbunden. Die Füllschicht 11 des Grabens 10 stellt die erste Elektrode des Kondensators 7 dar.

Die erste Leitungszone 13 ist im Wesentlichen U-förmig ausge bildet, wobei ein zweiter Schenkel der U-Form gegenüber dem ersten Schenkel um eine vorgegebene Länge verkürzt ausgebil det ist. Angrenzend an den verkürzten Schenkel ist eine fünfte Isolierschicht 24 angrenzend an die Füllschicht 11 ausgebildet. Die fünfte Isolierschicht 24 weist eine vorgege bene Länge auf und grenzt an eine zweite Leitungszone 14. Die zweite Leitungszone 14 ist im Querschnitt halbellipsenförmig ausgebildet und ragt mit dem abgerundeten Ende, ausgehend vom Graben 10, nahezu senkrecht in das Substrat 9. Im oberen End bereich der zweiten Leitungszone 14 ist am Rande des Grabens 10 eine vierte Isolierschicht 20 ausgebildet, die eine vorge gebene Strecke nach oben entlang einer Seitenfläche des Gra bens 10 geführt ist. Am oberen Ende der vierten Isolier schicht 20 ist eine dritte Leitungszone 15 angeordnet, die in Form einer Wanne in das Substrat 9 eingebracht ist und bis zur Obergrenze des Substrats 9 ausgebildet ist. Die Füll schicht 11 ist durch eine dritte Isolierschicht 19 gegenüber der dritten Leitungszone 15 isoliert. Die dritte Isolier schicht 19 weist im Querschnitt eine Rechteckform auf und ragt in die Wannenform der dritten Leitungszone 15 hinein. Angrenzend an die dritte Isolierschicht 19 ist im rechten oberen Bereich des Grabens 10 die zweite Wortleitung 3 ausge bildet, wobei die zweite Wortleitung 3 durch die vierte Iso lierschicht 20 elektrisch von der Umgebung der Füllung 26 des Grabens 10 isoliert ist. Die zweite Wortleitung 3 ist im Querschnitt quadratisch ausgebildet und an der Außenfläche von der vierten Isolierschicht 20 und der dritten Isolier schicht 19 umgeben. Zwischen dem langen Schenkel der ersten Leitungszone 13 und dem linken Wannenbereich der dritten Lei tungszone 15 ist ein Abstandsbereich vorgegeben, in dem das Substrat 9 an den Graben 10 grenzt.

Auf der dritten Leitungszone 15 ist eine isolierende Deck schicht 18 aufgebracht, die die gesamte Oberfläche der Lei tungszone 15 abdeckt. Angrenzend an die Deckschicht 18 ist die erste Wortleitung 2 über einer Oxidschicht 27 auf der Substratoberfläche des Substrats 9 angeordnet. Neben der ers ten Wortleitung 2 ist die Bitleitung 1 mit einem Bitleitungs kontakt 38 auf der Oberfläche des Substrats 9 angeordnet. Der Bitleitungskontakt 38 ist an den Seitenwänden von einer zweiten Isolierschicht 17 umgeben und dadurch gegenüber der ers ten Wortleitung 2 elektrisch isoliert. Das Substrat 9 weist angrenzend an den Bitleitungskontakt 38 eine vierte Leitungs zone 16 auf, die im Querschnitt vorzugsweise halbkreisförmig ausgebildet ist. Zwischen dem linken Bereich der dritten Lei tungszone 15 und dem langen Schenkel der ersten Leitungszone 13 ist im Graben 10 angrenzend an das Substrat 9 eine Gate oxidschicht 28 ausgebildet, die sowohl an die dritte Isolier schicht 19 als auch an die erste Isolierschicht 11 angrenzt.

Die erste, zweite, dritte und vierte Leitungszone 13, 14, 15 und 16 sind vorzugsweise aus negativ dotiertem Silicium her gestellt. Die erste, zweite, dritte, vierte und fünfte Iso lierschicht 12, 17, 19, 20 und 24 sind vorzugsweise aus Sili ciumdioxid gebildet. Die Bitleitung 1 und die erste und zweite Wortleitung 2, 3 sind vorzugsweise aus einer Metall schicht hergestellt.

Der erste Transistor 4 wird durch die vierte Leitungszone 16, die erste Wortleitung 2, den linken Bereich der dritten Lei tungszone 15 und einen zwischen der vierten und der dritten Leitungszone 16, 15 ausgebildeten ersten Leitungskanal 21 dargestellt. Der zweite Transistor 5 wird durch den linken Bereich der dritten Leitungszone 15, den langen Schenkel der U-förmigen ersten Leitungszone 13 und einem zweiten Leitungs kanal 22 gebildet, der zwischen der dritten Leitungszone 15 und dem langen Schenkel der ersten Leitungszone 15, 13 im Substrat 9 ausgebildet ist. Der dritte Transistor 6 wird durch den rechten Teil der dritten Leitungszone 15, der zwei ten Leitungszone 14, der zweiten Wortleitung 2 und einem im Substrat 9 und zwischen dem rechten Teil der dritten Lei tungszone 15 und der zweiten Leitungszone 14 ausgebildeten dritten Leitungskanal 23 dargestellt. Durch die vertikal übereinander angeordnete Ausbildung des Kondensators 7, der durch die Füllschicht 11, die erste Isolierschicht 12 und die erste Leitungszone 13 ausgebildet ist, und die darüber im We sentlichen im Graben 10 und in dem Bereich des Substrats 9, das an den Graben 10 angrenzt, ausgebildeten zweiten und dritten Transistoren, wird eine vertikale Anordnung der Spei cherzelle ermöglicht. Dadurch wird nur ein geringer Bedarf an Oberfläche des Substrats 9 für die Ausbildung der Speicher zelle benötigt.

Die an gegenüberliegenden Seitenflächen des Grabens 10 ge wählte Anordnung des zweiten und dritten Transistors 5, 6 führt zu einem relativ kurzen Graben 10. Damit wird die Bau höhe des Speicherbausteins in vorteilhafter Weise reduziert.

Anstelle der in der Fig. 2 beschriebenen Dotierung des Sub strats 9 und der Dotierzonen, die die Leitungszonen bilden, kann auch eine inverse Dotierung vorgesehen sein, so dass das Substrat 9 grundsätzlich negativ dotiert ist und die Dotier zonen, die die Leitungszonen bilden, positiv dotiert ausge bildet sind.

Im Folgenden wird schematisch ein Herstellungsverfahren zum Herstellen einer Speicherzelle gemäß Fig. 2 beschrieben:
Zuerst wird in ein Substrat 9 ein Graben 10 über eine Hart maske und ein entsprechendes anisotropes Ätzverfahren einge ätzt. Anschließend wird der Graben 10 bis zu einer vorgegebe nen Höhe a mit negativem Material, wie z. B. einer mit Arsen dotierten Glasschicht 33, gefüllt und über einen Diffundie rungsprozess eine entsprechende Dotierschicht in den Bereich des Substrats 9 eingebracht, das den Graben 10 umgibt. Diese erste Dotierschicht stellt einen Teil der ersten Leitungszone 13 dar (Fig. 3a).

Anschließend wird in einem Oxidationsprozess die fünfte Iso lierschicht 24 eingebracht (Fig. 3b). Daraufhin wird bis zu einer zweiten Höhe b der Graben 10 wieder mit einer weiteren mit Arsen dotierten Glasschicht aufgefüllt und in einem zweiten Ausdiffundierungsprozess sowohl der verlängerte Schenkel der ersten Leitungszone 13 als auch die zweite Lei tungszone 14 im Substrat 9 hergestellt (Fig. 3c).

In einem folgenden Verfahrensprozess wird der gesamte Graben 10 wieder aufgeätzt und die Glasschicht 33 entfernt. Im fol genden Prozess wird die erste Isolierschicht 12 über ein Oxi dationsverfahren hergestellt. Anschließend wird der Graben 10 mit leitendem Polysilicium aufgefüllt. Anschließend wird ein zweiter Graben 34 in paralleler Ausrichtung zu dem ersten Graben 10 bis zur ersten Höhe a in den ersten Graben 10 ein geätzt. Daraufhin wir die Gateoxidschicht 28 aufoxidiert. Der zweite Graben 24 wird daraufhin mit Siliciumdioxid aufge füllt.

In einem weiteren Verfahrensschritt wird ein dritter Graben 35 für die zweite Wortleitung 3 in den zweiten Graben 34 ein geätzt. Der dritte Graben 35 ist parallel zum zweiten Graben 34 ausgebildet und weist eine kleinere Breite als der zweite Graben 34 auf. Anschließend wird in einem Oxidationsvorgang die vierte Isolierschicht 20 eingebracht, die sowohl eine Isolation der zweiten Wortleitung gegenüber der Füllschicht 11 des Grabens 10 darstellt, als auch eine Gateoxidschicht für den dritten Transistor ausbildet (Fig. 3d).

In einem folgenden Verfahrensschritt wird die zweite Wort leitung 3 in Form einer Metallfüllung ausgebildet. Anschlie ßend wird der Graben 10 bis zu einer dritten Höhe d wieder aufgeätzt und es wird die dritte Isolierschicht 19 aufge bracht (Fig. 3e).

In einem weiteren Verfahrensschritt wird der Graben 10 bis zu einer vierten Höhe e zurückgeätzt und mit einem negativ do tierten Material aufgefüllt. In einem folgenden Ausdiffun dierungsprozess wird die dritte Leitungszone 15 als Dotier zone ausgebildet. Anschließend wird nach einem Standardpro zess der erste Transistor 1 auf der Oberfläche des Substrats 9 ausgebildet und eine Speicherzelle entsprechend Fig. 2 er halten.

Das in Fig. 3 beschriebene Verfahren stellt ein einfaches Verfahren der Herstellung der ersten Ausführungsform der Speicherzelle dar.

Fig. 4 zeigt einen Querschnitt durch einen Teil eines Spei cherbausteins mit einer zweiten Ausführungsform einer Spei cherzelle, wobei der Unterschied im Gegensatz zur Ausfüh rungsform der Fig. 2 darin besteht, dass auch der erste Tran sistor in dem vertikalen Graben 10 ausgebildet ist. Dadurch wird eine zusätzliche Verringerung des Oberflächenbedarfs des Substrats 9 zur Ausbildung der Speicherzelle benötigt. Somit ist eine höhere Integrationsdichte mit dieser Ausbildungsform zu erreichen. Das elektrische Ersatzschaltbild der zweiten Ausführungsform entspricht dem elektrischen Ersatzschaltbild der Ausführungsform der Fig. 2, das in Fig. 1 dargestellt ist.

Fig. 4 zeigt ein Substrat 9, das beispielsweise in Form ei nes positiv dotierten Siliciumkristalls ausgebildet ist. In das Substrat 9 ist im Wesentlichen ein vertikaler Graben 10 eingebracht, der mit einer elektrisch leitenden Füllung 11, die beispielsweise aus Polysilicium besteht, im Wesentlichen aufgefüllt ist. Ein abgerundeter Endbereich des Grabens 10 ist von einer ersten Isolierschicht 12 umgeben, die im Quer schnitt eine U-Form aufweist, wobei jedoch ein erster Schen kel länger ausgeführt ist als ein zweiter Schenkel. Die erste Isolierschicht 12 ist von einer ersten Leitungszone 13 umge ben, die im Wesentlichen die gleiche U-Form wie die erste Isolierschicht 12, aber eine größere Dicke als die erste Iso lierschicht 12 aufweist. Angrenzend an den kurzen Schenkel der ersten Isolierschicht 12 und der ersten Leitungszone 13 ist eine fünfte Isolierschicht 24 ausgebildet, die eine vor gegebene Strecke entlang der Seitenwand des Grabens 10 ge führt ist und eine vorgegebene Dicke aufweist. Vorzugsweise ist die fünfte Isolierschicht 24 im Querschnitt rechteckför mig ausgebildet. Das obere Ende der fünften Isolierschicht 24 ist unterhalb des Endes des langen Schenkels der ersten Lei tungszone 13 angeordnet. Angrenzend an das obere Ende der fünften Isolierschicht 24 ist eine zweite Leitungszone 14 ausgebildet, die sich ausgehend von der fünften Isolier schicht 24 entlang der Seitenfläche des Grabens 10 eine vor gegebene Strecke erstreckt. Angrenzend an den oberen Endbe reich der zweiten Leitungszone 14 ist im Graben 10 eine elektrisch isolierte zweite Wortleitung 3 am rechten Randbe reich des Grabens 10 ausgebildet. Oberhalb der zweiten Wort leitung 3 ist im Substrat 9 angrenzend an den Graben 10 und an die zweite Wortleitung 3 eine dritte Leitungszone 15 aus gebildet, die bis zur Oberfläche des Substrats 9 reicht und im Querschnitt eine Teilkreisform aufweist.

Gegenüberliegend zur zweiten Wortleitung 3 ist eine erste Wortleitung 2 im linken Randbereich des Grabens 10 ausgebil det, die ebenfalls elektrisch von der Füllung 11 durch eine siebte Isolierschicht isoliert ist. Am unteren Endbereich der ersten Wortleitung 2 ist angrenzend an den Graben 10 im Sub strat 9 eine fünfte Leitungszone 29 ausgebildet. Die fünfte Leitungszone 29 ist einen vorgegebenen Abstand über dem lan gen Schenkel der ersten Leitungszone 13 angeordnet.

Oberhalb der ersten Wortleitung 2 ist angrenzend an den Gra ben 10 im Substrat 9 eine vierte Leitungszone 16 ausgebildet, die sich bis zur Oberfläche des Substrats 9 erstreckt. Über der vierten Leitungszone 16 ist ein Bitleitungskontakt 38 der Bitleitung 1 auf der Oberfläche des Substrats 9 aufgebracht. Die vierte Leitungszone 16 ist elektrisch leitend mit der Bitleitung 1 verbunden. Die restliche Oberfläche des Sub strats 9 ist durch eine zweite Isolierschicht 17 abgedeckt.

Die zweite Wortleitung 3 ist von einer vierten Isolierschicht 20 umgeben, die die zweite Wortleitung 3 elektrisch vom Sub strat 9 und von der Füllung 26 des Grabens 10 isoliert. Die vierte Isolierschicht 20 steht mit einer fünften Isolier schicht 30 in Verbindung, die quer durch die Füllung 11 bis zum gegenüberliegenden Randbereich des Grabens 10 geführt ist und im unteren Endbereich der fünften Leitungszone 29 an die Seitenwand des Grabens 10 angrenzt. Die fünfte Isolierschicht 30 und die vierte Isolierschicht 20 unterteilen die Füllung 11 des Grabens 10 in einen oberen Füllbereich 31 und einen unteren Füllbereich 32, die voneinander elektrisch isoliert sind.

Im Randbereich des Grabens 10 ist im Substrat 9 zwischen der fünften Leitungszone 29 und dem langen Schenkel der ersten Leitungszone 13 eine Gateoxidschicht 28 ausgebildet. Die Ga teoxidschicht 28 stellt eine Isolierschicht zwischen dem Sub strat 9 und der Füllung 11 dar.

Der erste Transistor 4 wird durch die vierte Leitungszone 16, die erste Wortleitung 2, die fünfte Leitungszone 29 und die zwischen der vierten und fünften Leitungszone 16, 29 darge stellt.

Der zweite Transistor 5 wird durch die fünfte Leitungszone 29, den Endbereich des langen Schenkels der ersten Leitungs zone 13 und den unteren Füllbereich 32 dargestellt. Bei einer entsprechenden Ansteuerung des unteren Bereiches der Füllung 11 wird ein elektrisch leitender zweiter Leitungskanal 22 zwischen der fünften und der ersten Leitungszone 30, 13 im Substrat ausgebildet.

Der dritte Transistor 6 wird durch die dritte Leitungszone 15, die zweite Leitungszone 14, die zweite Wortleitung 3 und einen dritten Leitungskanal 23 ausgebildet, der bei einer entsprechenden Ansteuerung der zweiten Wortleitung 3 zwischen der dritten Leitungszone 15 und der zweiten Leitungszone 14 ausgebildet wird.

Der Kondensator 7 wird durch den unteren Bereich der Füllung 11, die erste Isolierschicht 12 und die erste Leitungszone 13 ausgebildet. Die erste Leitungszone 13 steht mit der Span nungsquelle 8 in elektrisch leitender Verbindung.

Bei einer entsprechenden Ansteuerung der ersten Wortleitung 2 wird der erste Transistor 4 leitend geschaltet. Weist nun der Kondensator 7 eine entsprechend große Ladung auf, so wird auch der zweite Transistor 5 leitend geschaltet, so dass die Bitleitung 1 mit der Spannungsquelle 8 elektrisch leitend verbunden ist. Zum Einschreiben einer Ladungsinformation in den Kondensator 7 wird die zweite Wortleitung 3 mit einer vorgegebenen Spannung beaufschlagt, so dass der dritte Tran sistor 6 elektrisch leitend wird und die auf der Bitleitung 1 anliegende Spannung über den ersten Transistor und den drit ten Transistor in den unteren Füllbereich 32 und damit in den Kondensator 7 eingespeichert wird.

Die erste, zweite, dritte, vierte und fünfte Leitungszone 13, 14, 15, 16, 29 sind vorzugsweise als negativ dotierte Silici umbereiche ausgebildet. Die erste, zweite, dritte, vierte, fünfte und sechste Isolierschicht 12, 17, 19, 20, 24, 30 sind vorzugsweise aus Siliciumdioxid hergestellt. Anstelle der in Fig. 4 dargestellten Dotierungspolarität können auch das Substrat 9 negativ dotiert und die Leitungszonen positiv do tiert sein. Die Bitleitung 1, der Bitleitungskontakt 38 und die erste und zweite Wortleitung 2, 3 sind aus einem metalli schen Material hergestellt.

Fig. 5 zeigt einen schematischen Verfahrensablauf zur Her stellung der Speicherzelle gemäß Fig. 4. Bei einem ersten Verfahrensschritt wird in ein positiv dotiertes Silicium substrat 9 über eine Ätzmaske ein Graben 10 eingeätzt. An schließend wird in einem zweiten Verfahrensschritt der Graben 10 mit einem negativ dotierten Material, wie z. B. einer mit Arsen dotierten Glasschicht 33, bis zu einer ersten Höhe a aufgefüllt. In einem anschließenden Ausdiffusionsprozess wird eine erste Diffusionsschicht in dem Bereich des Substrats 9 hergestellt, die den Graben 10 bis zur ersten Höhe a umgibt. Der erste Diffusionsbereich stellt einen Teil der ersten Lei tungszone 13 dar (Fig. 5a).

Anschließend wird ein zweiter Graben 34 in paralleler Aus richtung zum ersten Graben 10 bis zur ersten Höhe a in den ersten Graben 10 eingeätzt. Fig. 5b zeigt eine Ansicht von oben auf den ersten und zweiten Graben 10, 34. In einem fol genden Verfahrensschritt wird über einen Oxidationsprozess die fünfte Isolierschicht 24 in das Substrat 9 eingebracht. Anschließend wird der erste und der zweite Graben bis zur zweiten Höhe b mit negativ dotiertem Material, wie z. B. einer mit Arsen dotierten Glasschicht 33, aufgefüllt und in einem folgenden Diffusionsprozess eine zweite Dotierzone herge stellt, die den oberen Teil des langen Schenkels der ersten Leitungszone 13 und den unteren Teil der zweiten Leitungszone 14 darstellt. Anschließend wird in einem weiteren Oxidations prozess die Gateoxidschicht 28 in das Substrat 9 eingebracht (Fig. 5c).

Daraufhin wird der Graben 10 bis zu einer dritten Höhe d mit einem negativen Dotiermaterial, wie z. B. einer Arsenglas schicht, aufgefüllt. In einem anschließenden Diffusionspro zess wird die fünfte Leitungszone 29 und ein weiterer Ab schnitt der zweiten Leitungszone 14 in das Substrat 9 eindif fundiert (Fig. 5d).

Anschließend wird der gesamte Graben 10 in einem Ätzverfahren wieder vollständig freigeätzt. In einem folgenden Verfahrens schritt wird die erste Isolierschicht 12 aufoxidiert.

Daraufhin wird der Graben 10 mit leitendem Polysilicium als Füllung 26 aufgefüllt. In einem folgenden Verfahrensschritt wird ein dritter Graben 35 für die erste Wortleitung 2 paral lel zur Längsrichtung des Grabens 10 bis zu einer dritten Tiefe d eingeätzt.

Anschließend wird ein fünfter Graben bis zur zweiten Höhe b in die Füllung 11 eingeätzt. In einem folgenden Verfahrens schritt wird die sechste Isolierschicht 30 auf den unteren abgestuften Füllbereich 32 des Grabens 10 aufgebracht (Fig. 5e).

In einem weiteren Verfahrensschritt wird der obere leere Be reich des Grabens 10 weiter mit leitendem Polysilicium als Füllung 11 aufgefüllt.

Anschließend werden die Wände des dritten Grabens 35 mit ei ner Oxidschicht bedeckt, die die siebte Isolierschicht 37 darstellt. Anschließend wird der dritte Graben 35 mit einer metallischen Füllung versehen und dadurch die erste Wortlei tung 2 hergestellt. Abschließend wird der dritte Graben 35 mit einer Oxidschicht aufgefüllt.

Daraufhin wird bei einem weiteren Verfahrensschritt ein vier ter Graben 36 parallel zu dem Graben 10 bis zu der vierten Höhe f eingeätzt. Der vierte Graben 36 wird mit Siliciumdio xid als fünfte Isolierschicht 24 aufgefüllt. Anschließend wird ein Graben für die Wortleitung in den vierten Graben 36 eingeätzt, der fünfte Graben mit einem metallischen Material aufgefüllt und dadurch die dritte Wortleitung 3 hergestellt. Anschließend wird auf die metallische Füllung des vierten Grabens 36 eine Oxidschicht aufgebracht (Fig. 5f).

Anschließend wird der obere Bereich des vierten Grabens auf gefüllt. Daraufhin werden die Sourceanschlüsse des ersten und des dritten Transistors 1, 6 implantiert. Anschließend wird die zweite Isolierschicht 17 auf die Oberfläche des Substrats 9 aufgebracht. Anschließend wird im Bereich über der vierten Leitungszone 16 ein Anschlussloch in die zweite Isolier schicht 17 eingeätzt und die Bitleitung 1 aus einem metalli schen Material aufgedampft. Somit wird eine Speicherzelle ge mäß Fig. 4 erhalten.

Bezugszeichenliste

1

Bitleitung

2

Erste Wortleitung

3

Zweite Wortleitung

4

Erster Transistor

5

Zweiter Transistor

6

Dritter Transistor

7

Kondensator

8

Spannungsquelle

9

Substrat

10

Graben

11

Füllschicht

12

Erste Isolierschicht

13

Erste Leitungszone

14

Zweite Leitungszone

15

Dritte Leitungszone

16

Vierte Leitungszone

17

Zweite Isolierschicht

18

Deckschicht

19

Dritte Isolierschicht

20

Vierte Isolierschicht

21

Erster Leitungskanal

22

Zweiter Leitungskanal

23

Dritter Leitungskanal

24

Fünfte Isolierschicht

25

Auswerteschaltung

27

Oxidschicht

28

Gateoxidschicht

29

Fünfte Leitungszone

30

Sechste Isolierschicht

31

Oberer Füllbereich

32

Unterer Füllbereich

33

Glasschicht

34

Zweiter Graben

35

Dritter Graben

36

Vierter Graben

37

Siebte Isolierschicht

38

Bitleitungskontakt

Claims

1. Speicherbaustein mit einer Speicherzelle (5, 7), die ei nen ersten Transistor (4) und einen Kondensator (7) aufweist,
wobei der Kondensator (7) zum Speichern einer Information und der erste Transistor (4) zum Auslesen und/oder Speichern ei ner Information aus bzw. in den Kondensator (7) verwendet wird,
wobei ein erster Anschluss des ersten Transistors (4) mit ei ner Bitleitung (1) verbunden ist,
dadurch gekennzeichnet,
dass ein Steueranschluss des ersten Transistors (4) mit einer ersten Wortleitung (2) verbunden ist,
dass der zweite Anschluss des ersten Transistors (4) mit ei nem ersten Anschluss eines zweiten Transistors (5) verbunden ist,
dass ein zweiter Anschluss des zweiten Transistors (5) mit einem Spannungspotential (8) verbunden ist,
dass der Steueranschluss des zweiten Transistors (5) mit ei ner ersten Elektrode des Kondensators (7) verbunden ist.

2. Speicherbaustein nach Anspruch 1, dadurch gekennzeich net,
dass ein dritter Transistor (6) mit einem ersten Anschluss an den ersten Anschluss des zweiten Transistors (5) angeschlos sen ist,
dass ein zweiter Anschluss des dritten Transistors (6) mit der ersten Elektrode des Kondensators (7) verbunden ist,
dass ein Steueranschluss des dritten Transistors (6) mit ei ner zweiten Wortleitung (3) verbunden ist.

3. Speicherbaustein nach einem der Ansprüche 1 oder 2, da durch gekennzeichnet,
dass die Speicherzelle in ein Substrat (9) eingebracht ist,
dass das Substrat (9) einen Graben (10) aufweist,
dass wenigstens der zweite Transistor (5) und der Kondensator (7) in dem Graben (10) und in den an den Graben (10) angren zenden Bereich des Substrates (9) angeordnet sind.

4. Speicherbaustein nach Anspruch 3, dadurch gekennzeich net, dass der erste Transistor (4) auf der Oberfläche des Substrates (9) ausgebildet ist.

5. Speicherbaustein nach Anspruch 3, dadurch gekennzeich net, dass der erste Transistor (4) in dem Graben (10) und in dem an den Graben (10) angrenzenden Bereich des Substrates (9) ausgebildet ist.

6. Speicherbaustein nach einem der Ansprüche 1 bis 5, da durch gekennzeichnet, dass die erste und zweite Wortleitung (2, 3) wenigstens teilweise in dem Graben angeordnet sind.

7. Speicherbaustein nach einem der Ansprüche 3 bis 6, da durch gekennzeichnet, dass wenigstens zwei Transistoren (5, 6) an gegenüberliegenden Seitenwänden des Grabens (10) ange ordnet sind und die Leitungskanäle der Transistoren außerhalb des Grabens (10) in angrenzenden Bereichen des Substrates (9) ausgebildet sind.

8. Speicherbaustein nach einem der Ansprüche 3 bis 7, da durch gekennzeichnet, dass der Kondensator (7) im unteren Endbereich des Grabens (10) ausgebildet ist.

9. Verfahren zur Herstellung eines Speicherbausteins nach Anspruch 1, dadurch gekennzeichnet,
dass ein Graben (10) in ein Substrat (9) eingebracht wird,
dass im Bodenbereich des Grabens (10) ein Kondensator (7) ausgebildet wird,
dass über dem Kondensator (7) in einem Seitenbereich des Gra bens und in einem angrenzenden Bereich des Substrates der zweite Transistor (5) eingebracht wird,
dass der zweite Transistor (5) mit dem Steueranschluss an ei ner ersten Elektrode des Kondensators (7) angeschlossen wird,
dass der zweite Anschluss des zweiten Transistors (5) an ein Spannungspotential angeschlossen wird,
dass über dem zweiten Transistor (5) der erste Transistor (4) in einen Seitenbereich des Grabens (10) und in das angren zende Substrat (9) eingebracht wird,
dass als Steueranschluss des ersten Transistors (4) eine erste Wortleitung (2) in den Graben (10) eingebracht wird,
dass auf das Substrat eine Bitleitung (1) aufgebracht wird, die elektrisch leitend an den ersten Anschluss des ersten Transistors (4) angeschlossen wird.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet,
dass in einen Seitenbereich des Grabens (10) und in das an grenzende Substrat (9) ein dritter Transistor (6) eingebracht wird,
dass als Steueranschluss des dritten Transistors (6) eine zweite Wortleitung (3) in den Graben (10) eingebracht wird.

11. Verfahren nach einem der Ansprüche 9 oder 10, dadurch gekennzeichnet, dass zwei Transistoren (4, 6) an gegenüber liegenden Seitenwänden des Grabens (10) und an das angren zende Substrat (9) eingebracht werden.