WO2004112111A1 - 化合物半導体、その製造方法及び化合物半導体素子 - Google Patents

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Kenji Kohiro
Kazumasa Ueda
Toshimitsu Abe
Masahiko Hata
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Definitions

  • COMPOUND SEMICONDUCTOR PROCESS FOR PRODUCING THE SAME, AND COMPOUND SEMICONDUCTOR ELEMENT
  • the present invention relates to a compound semiconductor having a low dislocation density, a method for producing the same, and a compound semiconductor device using the same.
  • compound semiconductor elements used in power amplifier switches for mobile phones are mainly formed by forming various heterostructures on a GaAs substrate by an epitaxy method or the like.
  • a high mobility transistor hereinafter, referred to as HEMT
  • an n-type A 1 GaAs electron supply layer is formed on a GaAs substrate.
  • an InGaAs channel layer are formed to provide a compound semiconductor device using a high mobility two-dimensional electron gas in a channel layer.
  • a method in which a composition gradient layer of I: 133 31nA1As is provided on a buffer layer on a GaAs substrate.
  • a linear graded buffer method in which the lattice constant of this composition gradient layer is gradually changed in the thickness direction of the layer (see, for example, WE Hoke et al., J. Va Sci. Technol. B, 19 (2001) 1505)
  • a step-delayed buffer method in which the lattice constant of the composition gradient layer is changed stepwise in the thickness direction of the layer (for example, S. Goze et al., J. Cryst. Growth 201/202 (2001) 155) is mainly used.
  • the former is a method of gradually relaxing lattice strain in the buffer layer and minimizing the occurrence of dislocations
  • the latter is a method in which dislocations are bent at the interface by changing the composition stepwise, and thereby the dislocations propagate to the upper layer It is a method to prevent you from doing so.
  • All of the above-mentioned conventional methods are effective in reducing misfit dislocations.Compound semiconductor devices using epitaxy substrates manufactured by these methods have been actually manufactured on a trial basis. Not in. The problem with these conventional methods is that the buffer layer is very thick, 0.5 m or more. For example, when the linear graded buffer method is adopted, a buffer layer thickness of 1.5 ⁇ m is required.
  • the reason is that when the film thickness is small, the strain due to lattice mismatch is concentrated on the thin buffer and the dislocation density becomes very high.
  • the dislocation direction can be changed at each buffer interface, so that the buffer thickness can be reduced.
  • the buffer layer thickness is 0.6 m in the example disclosed in the above document.
  • Stacking a thick film on a substrate requires more raw materials and increases the growth time, which increases costs. Therefore, even if an expensive InP substrate is replaced with an inexpensive GaAs substrate, the cost reduction will be small and the cost will be reduced. The purpose may not be achieved.
  • an epitaxial substrate for manufacturing a compound semiconductor device such as an HEMT may have an adverse effect on the mobility of the HEMT, which has been completed.
  • the thickness of the buffer layer is large, high concentration of dislocations accumulate in the buffer layer, which may increase the leakage current and reduce various reliability, and may reduce the electrical characteristics of the compound semiconductor device. This tends to reduce reliability.
  • An object of the present invention is to provide a compound semiconductor that can solve the above-described problems in the conventional technology, and a method for manufacturing the same.
  • An object of the present invention also provides a compound semiconductor device having excellent electrical characteristics and reliability ⁇ ) and Mr. ⁇ is 0 Disclosure of the Invention
  • an InGaP buffer layer or an InGaAsP buffer having a film thickness of 5 nm or more and 500 nm or less on a GaAs substrate. After forming the layer, it was found that by laminating an InP, InGaAs or InA1As layer or the like on the buffer layer, the number of surface defects was reduced and the surface state was improved, and based on this finding, The present invention has been accomplished.
  • a feature of the present invention is a compound semiconductor formed by layering a compound semiconductor crystal or an InP crystal having a lattice constant closer to InP than a lattice constant of GaAs on a GaAs substrate.
  • the crystals are formed on a GaAs substrate via an InGaP buffer layer or an InGaAsP buffer layer, and the thickness of the buffer layer is 5 nm or more and 500 nm or less. On the point.
  • the compound semiconductor crystal closer to the lattice constant of InP than the lattice constant of GaAs may be InGaAs or InA1As crystal.
  • the In composition of at least the upper layer 5 nm of the InGa? N buffer layer or the InGaAsP buffer layer may be higher than the composition that lattice-matches with the GaAs.
  • HEMTs or other compound semiconductor elements having excellent electrical characteristics and reliability can be manufactured.
  • Another feature of the present invention is a method for producing a compound semiconductor crystal or an InP crystal having a lattice constant closer to InP than a lattice constant of GaAs on a GaAs substrate.
  • An InGaP buffer layer or an InGaP buffer layer is grown on a GaAs substrate, and a GaAs lattice is formed on the InGaP buffer layer or the InGaAsP buffer layer.
  • the point is to grow a compound semiconductor crystal or an InP crystal closer to the lattice constant of InP than the constant.
  • FIG. 1 is a layer structure diagram showing one embodiment of the compound semiconductor according to the present invention.
  • FIG. 2 is a graph showing the measurement results of the concentration distribution of Ga and In indicating the In segregation phenomenon of the InGaP layer in FIG.
  • FIG. 3 is a layer structure diagram showing another embodiment of the compound semiconductor according to the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a layer structure diagram showing one embodiment of the compound semiconductor according to the present invention.
  • a GaAs buffer layer 2 and an InGaP buffer layer 3 are formed on a semi-insulating GaAs substrate 1 in this order.
  • the GaAs buffer layer 2 does not have to be formed.
  • the layer thickness of the InGaP buffer 3 is 30 nm in the present embodiment, and the ratio of the In composition, that is, the ratio of the number of In moles to the total number of moles of In and Ga is about 5 It is higher than 0.48 in the nm range, that is, about 5 nm from the boundary with the barrier layer 4 above this layer, and is 0.48 in other ranges.
  • the thickness of the InGaP buffer layer 3 may be in the range of 5 nm or more and 500 nm or less.
  • the 111 composition is 0.48
  • InGaP is lattice-matched to GaAs.
  • This value of 0.48 can be calculated from the generally known group III-V quaternary alloy composition diagram (for example, Haruo Nagai, Sadao Adachi, Takashi Fukui "III-V semiconductor mixed crystal", Corona Corporation ( 1 9 88)).
  • the In composition that lattice-matches with GaAs can be determined in the same manner. In this case, the In composition depends on the As composition. For example, if the As composition is 0.5, the 111 composition is 0.24. If the composition is different from As, the In composition has a different value.
  • the spacer layer 6 made of InAlAs is formed in this order.
  • electron supply layers 7 and 11 composed of Si-doped InA1As having an In composition of 0.52.
  • a Schottky layer 8 made of In, and a contact layer 9 made of InGaAs having an In composition power of 0.53 and doped with Si are formed in this order.
  • Each layer formed on the semi-insulating GaAs substrate 1 can be sequentially formed by, for example, a metal organic chemical vapor deposition method (hereinafter, sometimes referred to as a MOCVD method).
  • a MOCVD method metal organic chemical vapor deposition method
  • the InGaP buffer layer 3 is formed with the intention that the In composition is uniformly 0.48.
  • the 111 composition is 0. It is much larger than 48, and In becomes excessive near the boundary with the barrier layer 4.
  • Ga in the InGaP buffer layer 3 becomes insufficient near the boundary with the barrier layer 4.
  • the layer having a compound semiconductor crystal closer to the lattice constant of InP than the lattice constant of GaAs is located above the region of the outermost surface of the InGaP buffer layer 3 where In is excessive. Is formed.
  • FIG. 2 is a graph showing the measurement results.
  • the graph shown in FIG. 2 shows that an InGaP layer was formed on a GaAs substrate by MOCVD so as to have an In composition of 0.48 to a thickness of about 24 nm.
  • 3 shows the results of measuring the concentrations of In and Ga in a layer by performing SIMS analysis.
  • the horizontal axis shows the depth from the surface of the InGaP layer, and the vertical axis shows the concentrations of In and Ga.
  • FIG. 2 shows that the thickness of the InGaP layer at which In becomes excessive depends on the growth temperature and the like, but is about 5 nm or more. If the thickness of the InGaP layer is too thin, it is considered that the stress due to lattice mismatch per unit film thickness is too large, and the effect of suppressing the generation of misfit dislocation expected in the present invention is reduced.
  • a compound layer was formed on the GaAs substrate by MOCVD to form 1110 & 3011111 and an InP layer of 100 nm.
  • a semiconductor epitaxial substrate was manufactured.
  • the growth temperature of each epitaxial film was studied in the range of 400 to 700 ° C.
  • the surface condition of the obtained epitaxial substrate was observed depending on the growth temperature, and the Haze value was measured. The results were as follows.
  • the InGaP buffer layer 3 is preferably grown under a growth temperature condition of 400 ° C. or more and 600 ° C. or less, and more preferably a growth temperature condition of 400 ° C. to 580 ° C.
  • the MOCVD growth temperature was fixed at 550 ° C, and the InGaP buffer film thickness was varied in the range of 15 nm to 300 nm on the GaAs substrate, and the I An n P layer was formed to a thickness of 100 nm to produce a compound semiconductor epitaxial substrate.
  • the surface state of the obtained epitaxial substrate was observed depending on the thickness of the InGaP buffer, and the Haze value was measured. The results were as follows.
  • the Haze value tends to decrease as the InGaP thickness increases.
  • the change value due to the decrease in force was very small.
  • the composition of the InGaP layer starts to be affected by the segregation of In from a distance of 5 nm to 10 nm from the surface. From this, it is estimated that the minimum film thickness at which dislocations can be effectively confined is about 5 to 10 nm.
  • the thickness of the InGaP layer is increased from this minimum thickness, the surface roughness of the InGaP layer is gradually improved.
  • the film thickness is about 10 O nm or more, the degree of the improvement becomes small.
  • a layer with a high In composition exists in the InGaP layer, especially near the outermost surface, and the InGaP layer has a thickness of 5 nm or more at a temperature lower than 600 ° C. It is considered that misfit dislocations due to lattice mismatch are effectively confined when the layers grow thick.
  • the thickness of the InGaP buffer layer or the InGaAsP buffer layer is generally 5 nm or more and 500 nm or less, preferably 5 nm or more and 300 nm or less, more preferably 5 nm or more. It is 100 nm or less, more preferably 10 nm or more and 50 nm or less.
  • the compound semiconductor epitaxial substrate 10 shown in FIG. 1 is configured according to the above concept, and a thin film of a high-quality lattice-mismatched buffer layer can be obtained.
  • the InGaP buffer layer was grown at a relatively low temperature following the InGaP buffer layer.
  • the present inventors have found that, if annealing is performed at a relatively high temperature, the dislocation density can be further reduced, and the characteristics of the compound semiconductor device when manufactured can be improved.
  • the compound semiconductor 20 shown in FIG. 3 is based on the above concept, and an InP buffer layer 4A is provided between the InGaP buffer layer 3 and the barrier layer 4 composed of InP. It differs from the compound semiconductor 10 of FIG. 1 only in the point of being provided. Therefore, the same reference numerals are given to the portions corresponding to the respective portions in FIG. 1 among the respective portions in FIG. 3, and the description thereof will be omitted.
  • this other buffer layer must be InP in consideration of heat conduction. This is because InGaAs and InAlAs have small thermal conductivity coefficients. Ternary compound semiconductors such as InA1As and InGaAs have lower thermal conductivity than binary compound semiconductors such as InP and GaAs. Therefore, when a compound semiconductor device is manufactured using this compound semiconductor, heat dissipation during operation of the obtained device is not sufficient, the temperature of the device increases, and the characteristics deteriorate.
  • the thermal conductivity is, for example, 0.05 WZcm '° C for InGaAs, and 0.68 W / cm ⁇ ° C for 111?
  • the In concentration near the surface of the InGaP buffer layer 3 is high, and the InGaP buffer Considering that the composition of the fa-layer 3 is close to InP, forming the InP buffer layer 4A directly above the InGaP buffer layer results in an interface with a small lattice constant difference (small lattice mismatch). It is formed.
  • the growth temperature of the InP buffer layer 4A is related to the flatness near the surface of the InGaP buffer layer 3 and the dislocation density.
  • the InGaP buffer layer 3 is thin, has good flatness, and has few misfit dislocations. However, by appropriately selecting the growth conditions of the InP buffer layer 4A formed in contact with the InGaP buffer layer 3, the flatness of the surface of the InP buffer layer 4A can be improved. Since there is a possibility that the surface flatness of the buffer layer 3 may be better than that of the buffer layer 3, the inventors have studied the growth temperature and the film thickness of the InP buffer layer 4A.
  • a 1 nGaP layer was grown on a GaAs substrate by MOC VD method at 550 at 30 nm with a thickness of 550 nm. It grew to 50 nm in the range of ° C to 600 ° C. Further, an InP layer was grown at a growth temperature of 550 ° C. to a thickness of 500 nm to produce an epitaxial substrate. Then, the surface state of the obtained epitaxial substrate was evaluated. The results were as follows. Growth temperature (° c) Surface condition H az e value (p pm)
  • the growth temperature of the InP layer is preferably from 400 to 550 ° C, more preferably from 400 to 500 ° C.
  • anneal is applied at a temperature of 650 ° C or more and 730 ° C or less after the growth of the InP buffer layer, this anneal can completely alleviate the slight residual lattice strain and reduce the error. Fitting dislocations are also looped and can be prevented from propagating to the upper layer. Note that it is preferable that the annealing operation is performed immediately after the growth of the InP buffer.
  • the compound semiconductor epitaxial substrate 10 shown in FIG. 3 is constructed according to the above concept, and provides a compound semiconductor element having excellent characteristics despite the thin buffer layer. It becomes.
  • the total film thickness of the InGaP buffer layer 3 and the InP buffer layer 4A is within a range of 5 nm or more and 500 nm or less. I just need.
  • an InGaP buffer layer is used!
  • the total film thickness of the InGaAsP buffer layer and the InP buffer layer 4A may be in the range of 5 nm to 500 nm.
  • the total thickness of the thickness of the InGaP buffer layer or the InGaP s P buffer layer and the thickness of the InP buffer layer may be 5 nm or more and 500 nm or less, preferably It is 25 nm or more and 500 nm or less, more preferably 25 nm or more and 200 nm or less, and further preferably 30 nm or more and 130 nm or less.
  • the thickness of the InP buffer layer is preferably 20 nm or more and 200 nm or less, more preferably 20 nm or more and 100 nm or less, and even more preferably 20 nm or more and 80 nm or less.
  • the growth temperature of this InP barrier layer may be the conventional InP growth temperature.
  • MOCV D method it is about 550 ° C to 700 ° C.
  • HEMT high electron mobility transistor
  • HBT hetero bipolar transistor
  • M0CVD metalorganic chemical vapor deposition
  • MBE molecular beam epitaxy
  • InGaP buffer layer has been described as an example, but an InGaP buffer layer can be used in the same manner.
  • An epitaxial substrate for HEMT having a compound semiconductor heterostructure with a layer structure shown in FIG. 1 was fabricated by the M ⁇ CVD method as follows. Introducing a semi-insulating G a A s the substrate 1 to the MOCVD thin film production apparatus, was subjected to a substrate surface treatment was raised, A s H 3 gas and metal organic compounds as raw materials semi-insulating G a A s A buffer layer 2 composed of a GaAs layer was formed on a substrate 1. Then switch the As H 3 gas PH 3 gas, I n G a P buffer layer 3 (I n Composition 0.48) 3 was 0 nm formed. At this time, the growth temperature of the InGaP buffer layer was 550.
  • the InP layer 4 In composition 0.52), the InGaAs channel layer 5 (In0.53), and the InAlAs Sublayer 6 (In composition 0.52), electron supply layer (Si planar layer) 7, InA1A s short-circuit layer 8 (In composition 0.52), and Si A doped InGaAs contact layer 9 (I ⁇ ⁇ 3 ⁇ 40.53) was formed.
  • the surface condition of the obtained epitaxial substrate was good, and no cloudiness, cross hatch, etc. were observed.
  • the above-mentioned epitaxy substrate was evaluated by Hall measurement by the vap der Pauw method.
  • the contact layer 9 of this epitaxial substrate was removed by etching and the hole measurement was performed at room temperature, it was equivalent to an epitaxial substrate for HEMT using a mobility of 9100 cm 2 / Vs and an InP group. The value of was shown.
  • An epitaxial substrate for HEMT was produced under exactly the same conditions as in Example 1 except that the growth temperature of the InGaP buffer was set to 500 ° C and the film thickness was set to 15 nm.
  • the surface condition of the obtained epitaxial substrate was good, and no cloudiness or cross hatch was observed at all.
  • the Epitakisharu contact layer 9 of the substrate by etching was subjected to e Ichiru measured at room temperature, using the mobile 'of 8 900 cm 2 ⁇ s and I n P substrate HEM The value was equivalent to that of the epitaxial substrate for T.
  • An epitaxial substrate having a layered structure as shown in FIG. 3 and having a semiconductor structure was fabricated by MOCVD as follows. First, an InGa abuffer layer 3 (I ⁇ composition 0.48) of 30 nm was formed as in Example 1. At this time, the growth temperature of the InGaP buffer layer was 550. Next, the temperature was lowered to 435 ° C, and an InP buffer layer 4A was grown to a thickness of 50 nm. The temperature was further increased to an annealing temperature of 650 ° C, annealing was performed, and after the temperature was lowered to 640 ° C, the InP layer 4 and the InGaAs channel layer 5 (Inn) were sequentially switched while switching the raw materials.
  • composition 0.53), InA1As support layer 6 (In composition 0.52), Si-brane doped layer 7, InA1As Shottky layer 8 (In composition 0. 52), and an InGaAs contact layer 9 (In composition 0.53) doped with Si was formed thereon.
  • the surface condition of the obtained epitaxial substrate was good, and no cloudiness, cross hatch, etc. were observed.
  • the HE MT for Epitakisharu contactor coat layer 9 of the substrate to room temperature etching, mobility 91 00 cm 2 ZV ⁇ s and a HEMT fabricated using I nP substrate It showed almost the same value as the epitaxial substrate.
  • the process up to the growth of the InP buffer layer 4A is performed in the same manner as in Example 3, the temperature is raised to an initial temperature of 700 ° C., annealing is performed, and the growth of the layers after the InP buffer layer 4 is continued.
  • the same procedure as in Example 3 was performed to produce an epitaxial substrate for HEMT. At this time, the surface state of the obtained epitaxial substrate was good, and no cloudiness, cross hatch, or the like was observed.
  • the process up to the growth of the InP buffer layer 4 A was performed in the same manner as in Example 3.
  • the temperature was increased to an initial temperature of 700 ° C. and annealing was performed, and then the temperature was lowered to 480 ° C. .

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Abstract

半絶縁性GaAs基板(1)上にInGaPバッファ層(3)を膜厚が5nm以上500nm以下に形成し、その上にInAlAs層(4)及びInGaAsチャネル層(5)を成層することによりヘテロ構造を形成する。InGaPバッファ層(3)の形成時にIn偏析現象が生じInGaPバッファ層(3)の上層部付近はIn過多の状態となる。この結果、InGaPバッファ層(3)の表面の組成はInPの組成に極めて近くなり、表面状態の悪化につながるようなミスフィット転位の発生が抑えられる。また、その上に形成されるInAlAs層(4)及びInGaAsチャネル層(5)の表面状態を良好とすることができる。

Description

明細書 化合物半導体、 その製造方法及び化合物半導体素子
技術分野
本発明は、 低転位密度の化合物半導体、 その製造方法及びそれを用いた化合物 半導体素子に関するものである。 背景技術 '
現在、 携帯電話のパワーアンプゃスィツチなどに用いられている化合物半導体 素子は G a A s基板上にェピタキシャル法等によって様々なへテロ構造を形成し たものが主流である。 例えば、 携帯電話用のマイクロ波増幅素子又は高速スイツ チング素子として用いられる高移動度トランジスタ （以下、 HEMTと称する） の場合、 G a A s基板上に n型 A 1 G a A s電子供給層、 及び I n G a A sチヤ ネル層を形成し、 チャネル層における高移動度 2次元電子ガスを利用した化合物 半導体素子となっている。
近年の素子の高速化への要求から、 G a A s基板を使用した素子から I n P基 板を使用した素子への切り替えが迫られている。 I n P基板を使用すると I nG a A sチャネル層の I nffl成を G a A s基板の場合と比較して高くすることがで きるため、 電子輸送特性が飛躍的に向上するからである <；
しかしながら、 I nP基板は、 I n Pの積層欠陥エネルギーが G a Asのそれ より小さいことに起因して、 単結晶基板を製造することが困難であることに加え、 I n地金が貴重なため価格が G a A sの数倍以上と高価である。 また、 I nP基 板は割れやすく強度的にも問題があり、 I nP基板の使用は、 ェピタキシャル層 形成時および素子作製プロセス時における歩留まり悪化の原因となっている。 そこで、 HEMT用の I nGaAs/I nA l A s系のェピタキシャル層を、
I n P基板上に形成するのと同様にして G a A s基板上に形成することにより、 化合物半導体を作製する試みが盛んに行われている。 しかし、 GaAsの格子定 数が 5 . 6 5 3 3 Aであるのに対し、 I n P又は I n Pに格子整合する I n。. 5 3 G a o . 4 7 A sや I n 0. 5 2 A 1 0. 4 8 A sの格子定数は 5 . 8 6 8 8 Aであり、 した がって、 上記の構成を採用する場合約 4 %の格子定数における不整合が生じる。 このため、 G a A s基板上にこれらを直接形成すると、 これにより得られた H E M Tには、 格子不整合に起因するミスフィ ッ ト転位が大量に導入されてしまう。 この不具合を解決するため、 G a A s基板上のバッファ層に I ：1 3 3ゃ 1 n A 1 A sの組成勾配層を設ける方法が公知である。 従来では、 この組成勾配層 の格子定数を層の厚み方向に徐々に変えていく リニアグレーデッ ドバッファ法 (例えば、 W. E. Hoke et al.， J. Va Sci. Technol. B, 19 (2001) 1505参照) 、 又はこ の組成勾配層の格子定数を層の厚み方向に段階的に変化させていくステップダレ ーデッ ドバッファ法 （例えば、 S. Goze et al. , J. Cryst. Growth 201/202(2001) 155参照） が主に用いられている。 前者は格子歪をバッファ層の中で徐々に緩和 し、 転位の発生を最小限に抑える方法であり、 後者は段階的に組成を変えること により界面で転位を曲げ、 これにより転位が上層へ伝播するのを妨ぐ方法である。 上述した従来方法は、 いずれもミスフィ ッ ト転位の低減には効果があり、 実際 にこれらの方法で作製したェピタキシャル基板を使用した化合物半導体素子が試 作されているが、 実用化には至っていない。 これら従来方法の問題点は、 バッフ ァ層が 0 . 5 m以上と非常に厚くなることである。 例えばリニアグレーデッ ド バッファ法を採用した場合には、 バッファ層厚 1 . 5〃mを要している。 その理 由は、 膜厚が薄いと、 格子不整合による歪が薄いバッファに集中して転位密度が 非常に高くなるからである。 一^^ステップグレーデッ ドバッファ法では、 各バッ ファ界面で転位の方向を変えられるため、 バッファ膜厚を薄くできる。 しかしな がら、 この場合でも、 上記文献に開示されている例では、 バッファ層厚は 0 . 6 mである。 このように組成勾配層を用いた従来のバッファ層によると、 その膜 厚を 0 . 5〃m以下にすることは困難である。
基板上に厚い膜を積むと原料をより多く必要とする上に成長時間が長くなるの で、 コストがかさむことになる。 したがって、 高価な I n P基板を安価な G a A s基板で置き換えてもコス卜の削減は僅かということになり、 低コスト化という 目的を達成できない虞がある。
また、 厚い膜を積むことにより表面の平坦性が損なわれるので、 HEMTなど の化合物半導体素子を製作するためのェピタキシャル基板では、 出来上が"？た H EMTの移動度への悪影響も考えられる。 このほか、 バッファ層の膜厚が厚いと バッファ層に高濃度の転位が集積するため、 リーク電流の増大や、 様々な信頼性 が低下する虞があり、 化合物半導体素子としての電気的特性や信頼性が低下する という傾向を生じる。
本発明の目的は、 従来技術における上述の問題点を解決することができる化合 物半導体、 およびその製造方法を提供することにある。
本発明の目的は、 また、 電気的特性や信頼性に優れた化合物半導体素子を提供 す^)し と ί ある 0 発明の開示
上記課題を解決するため、 鋭意研究の結果、 本発明者等は、 Ga As基板上に 5 nm以上 5 00 nm以下の膜厚の I nG a Pノ ッファ層又は I nG a A s Pバ ッファ層を形成した後、 該バッファ層上に I n P、 I nGaAsあるいは I nA 1 As層等を積層することにより、 その表面欠陥が少なく表面状態も良好になる ことを見出し、 この知見に基づいて本発明をなすに至ったものである。
本発明の特徴は、 G a A s基板上に、 G a A sの格子定数よりも I n Pの格子 定数に近い化合物半導体結晶又は I nP結晶が成層されて成る化合物半導体にお いて、 前記 G a A s基板上に I n G a Pバッファ層又は I n G a A s Pバッファ 層を介して前記結晶が形成され、 該バッファ層の膜厚が 5 nm以上 5 00 nm以 下である点にある。
G a A sの格子定数よりも I n Pの格子定数に近い化合物半導体結晶は、 I n G a A s又は I.n A 1 A s結晶であってもよい。 I n G a ?ノ<ッファ層又は I n G a A s Pバッファ層の少なくとも上層 5 nmの I n組成は G a A sと格子整合' する組成より高くてもよい。 該化合物半導体を用いて、 電気的特性や信頼性に優 れた H E MT又はその他の化合物半導体素子を製造することができる。 本発明の他の特徴は、 G a As基板上に、 G a A sの格子定数よりも I n Pの 格子定数に近い化合物半導体結晶又は I n P結晶を成長させる化合物半導体の製 造方法において、 G a A s基板上に I n G a Pバッファ層又は I nG a A s Pバ ッファ層を成長させ、 該 I nG a Pバッファ層又は I nGaAs Pバッファ層上 に G a A sの格子定数よりも I nPの格子定数に近い化合物半導体結晶又は I n P結晶を成長させる点にある。 図面の簡単な説明
第 1図は、 本発明による化合物半導体の一実施形態を示す層構造図である。 第 2図は、 第 1図の I nGaP層の I n偏析現象を示している G aと I nとの 濃度分布の測定結果を示すグラフである。
第 3図は、 本発明による化合物半導体の他の実施形態を示す層構造図である。 発明を実施するための最良の形態
本発明をより詳細に説述するために、 添付の図面に従ってこれを説明する。 な お、 ここでは I n G a Pバッファ層の場合について説明するが、 本発明はこの一 実施例に限定されるものではなく、 例えば I nGaAs Pについても全く同様に 扱うことができる。
第 1図は、 本発明による化合物半導体の一実施形態を示す層構造図である。 化 合物半導体ェピタキシャル基板 1 0は、 半絶縁性 G a A s基板 1上に G a A sバ ッファ層 2及び I n G a Pバッファ層 3がこの順序で形成されている。 なお、 G a Asバッファ層 2は、 形成されていなくても良い。
I n G a Pバッファ曆 3の層厚は、 本実施の形態では 30 nmとなっており、 I n組成すなわち I nと G aの総和モル数に対する I nモル数の割合が、 上層約 5 nmの範囲すなわちこの層の上のバリァ層 4との境界から約 5 nmの範囲では 0. 48よりも高く、 それ以外の範囲では 0. 48となっている。 I nGa Pバ ッファ層 3の厚さは 5 nm以上 500 n m以下の範囲内であればよい。
なお、 1 11組成が0. 48の場合には I nG a Pが G a A sと格子整合する。 この 0. 48という値は一般に知られている 3 - 5族 4元混晶組成図から算出で きる （例えば、 永井治男、 安達定雄、 福井孝志" III- V族半導体混晶" 、 コロナ 社 （1 9 88) ) 。 I nGaAs Pの場合についても、 同様に G a A sと格子整 合する I n組成を決定できる。 この場合の I n組成は A s組成に依存する。 例え ば、 As組成を 0. 5とすると、 1 11組成は0. 24となる。 別の As組成であ れば、 I n組成も異なる値となる。
I n G a Pバッファ層 3の上には、 I n Pから成るバリア層 4、 I n組成が 0. 53の I n G a A sから成るチャネル層 5、 I n組成が 0. 5 2の I nA l A sから成るスぺ一サ層 6がこの順序で形成されている。 スぺーサ層 6の上には、 さらに、 I n組成が 0. 52の S i ドープ I n A 1 A sから成る電子供給層 7、 1 11組成カ 0. 52の I n A 1 A sから成るショ ッ トキー層 8、 I n組成力 0. 53の I nGaAsから成り S iをドーピングしたコンタク ト層 9がこの順 序で形成されている。
半絶縁性 G a As基板 1上に形成される各層は、 例えば、 有機金属化学気相成 長法 （以下、 MOCVD法と称することがある） により順次成層することができ る。 ここで、 I nG a Pバッファ層 3を形成する場合、 I n組成が均一に 0. 48 となるように意図して I nG a Pバッファ層 3を形成する。 しかし、 実際には、 I nの偏析効果により、 I nG a Pバッファ層 3のうちバリア層 4に近い領域、 すなわちバッファ層 3の上層約 5 nmの範囲の領域では、 1 11組成は0. 4 8よ りも充分に大きくなり、 バリア層 4との境界付近では I nが過剰となる。 一方、 I n G a Pバッファ層 3中の G aについては、 バリア層 4との境界付近では不足 状態となる。
この結果、 Ga Asの格子定数よりも I nPの格子定数に近い化合物半導体結 晶を有する層が、 I n G a Pバッファ層 3の最表面の I nが過剰となっている領 域の上に形成されることになる。 このことは、 実質的に、 I nP層の上に GaA sの格子定数よりも I nPの格子定数に近い化合物半導体結晶を有する層等を形 成するのと同様の結果となることを意味する。 したがって、 半絶縁性 GaA s基 板 1上に形成された I n G a Pバッファ層 3の表面の組成は I n Pの組成に極め て近く、 格子不整合が極めて大きくなつているにもかかわらず、 I nGa Pバッ ファ層 3の表面状態の悪化につながるようなミスフィ ッ ト転位の発生が抑えられ る。
このことを確認するため、 Ga A s基板上に I nG a P層を形成した試料を用 いて、 I nG a P層内における G aと I nとの濃度分布を実際に測定した。 第 2 図はその測定結果を示すグラフである。 第 2図に示すグラフは、 GaAs基板上 に MOCVD法により I n組成が 0. 48になるように意図して I nGa P層を 約 24 nmの厚さに形成し、 この I n G a P層中の I nと G aとの濃度を S I M S分析を行って測定した結果を示すものである。 横軸は I nG a P層の表面から の深さを示し、 縦軸は I n及び G aの濃度を示している。
第 2図から判るように、 I nGa P層をその I n組成が均一に 0. 48となる ように成長形成させたにもかかわらず、 実際には、 最表面の I nが過剰になって いることがわかる。 一方、 G aは最表面で不足している。 また、 得られた試料の 表面状態を観察したところ H a z e値が数 p pmであった。 このことからも、 I nGa P層の表面は I n Pの組成に極めて近く、 格子不整合が極めて大きくなつ ているにもかかわらず、 I n G a P層の表面状態の悪化につながるようなミスフ ィ ッ ト転位の発生が抑えられていることが理解された。
また、 I nGa P層における I nが過剰と成る膜厚はその成長温度等によるが、 おおよそ 5 nm程度以上であることが第 2図からわかる。 I nGa P層の膜厚が 薄すぎると、 単位膜厚当たりの格子ミスフィ ッ トによる応力が大きすぎて、 本発 明で期待されるミスフィ ッ 卜転位の発生抑制効果が減少すると考えられる。
次に、 I n G a Pバッファ層の成長条件について検討するため、 G a A s基板 上に、 MOCVD法により、 1110& ?層を30 11111、 さらに I nP層を 1 0 0 n m形成して化合物半導体ェピタキシャル基板を作製した。 各ェピタキシャル膜 の成長温度は 400〜700 °Cの範囲で検討した。 成長温度によって、 得られた ェピタキシャル基板の表面状態がどのようになるのかを観察すると共に、 Ha z e値を測定した。 その結果は次の通りであった。
成長温度 （で） 表面状態 H a z e値 （p p m) 400-580 鏡面 数百〜 1 000
580〜600 鏡面 1 0 00 ~ 20 0 0
60 0〜 700 白濁 · 数千〜数万
成長温度 600 °C以上では表面が白濁していた。 一方成長温度が 600 °Cを下 回った場合にはその表面に良好な鏡面が得られ、 特に 58 0 °C以下では Ha z e 値が 20 00 p pmを下回った。 したがって、 I nGa Pノ ッファ層 3は 4 00 °C以上、 60 0 °C以下の成長温度条件で成長させるのが好ましく、 より好ましい 成長温度条件は、 4 00°C~ 580 °Cである。
次に MO CVD成長温度を 550 °Cに固定し、 G a A s基板上に I nG a Pバ ッファ膜厚を 1 5 nm~ 3 00 n mの範囲で種々変えて成層し、 その上に I n P 層を 1 00 nmの厚さに形成して化合物半導体ェピタキシャル基板を作製した。 I n G a Pバッファの膜厚によって、 得られたェピタキシャル基板の表面状態が どのようになるのかを観察すると共に、 Ha z e値を測定した。 その結果は次 ( 通りであった。
I nG a P層の厚さ （nm) 表面状態 11& 2 6値 （1 111)
1 5-1 00 鏡面 数百〜 1 300
1 0 0-300 鏡面 数百〜 1 1 00 上記結果から判るように、 I n G a Pの膜厚が厚くなると H a z e値が減少す る傾向を有する。 し力、し、 その減少による変化値は非常に小さかった。 また、 第 2図からわかるように、 I n G a P層の組成が I nの偏析のために影響を受け始 めるのは表面から 5 nm〜 1 0 nmの距離からである。 このことから、 転位を有 効に閉じ込められる最小膜厚とは 5 nm〜l 0 nm程度であると推定される。 I n G a P層の膜厚をこの最小膜厚から厚くするにつれて、 I n G a P層の表面伏 態は徐々に改善される。 しかし、 膜厚が 1 0 O nm程度以上となると、 その改善 の度合は小さくなる。 以上の事実から推察すると、 I nG a P層内、 特にその最 表面付近では、 I n組成が高い層が存在し、 しかも I nG a P層を 600 °C未満 の温度で 5 nm以上の膜厚に成長した場合には格子不整合によるミスフィ ッ ト転 位が有効に閉じ込められると考えられる。 I n G a Pバッファ層又は I n G a A s Pバッファ層の膜厚は、 通常、 5 nm 以上 500 nm以下であるが、 好ましくは 5 nm以上 300 nm以下、 より好ま しくは 5 nm以上 1 00 nm以下、 さらに好まレくは 1 0 nm以上 5 0 nm以下 である。
第 1図に示した化合物半導体ェピタキシャル基板 1 0は以上の考え方に従って 構成されたもので、 膜厚の薄い高品質の格子不整合系バッファ層を得ることが出 来る。
さらに本発明の別の実施の形態について第 3図を参照して説明する。 第 1図に 示す構成において、 I n G a Pバッファ層の効果をさらに高めるために鋭意検討 した結果、 I n G a Pバッファ層に続いて I n Pバッファ層を比較的低い温度で 成長し、 さらに比較的高い温度でァニールを行なうと転位密度をよりいっそう低 減でき、 化合物半導体素子を製造したときの素子の特性を向上させることが可能 であることを本発明者らは見出した。
第 3図に示した化合物半導体 20は、 上述の考え方を適用したものであり、 I n G a Pバッファ層 3と I n Pから成るバリァ層 4との間に I n Pバッファ層 4 Aを設けた点でのみ第 1図の化合物半導体 1 0と異なっている。 したがって、 第 3図の各部のうち、 第 1図の各部と対応する部分には同一の符号を付し、 それら の説明を省略する。
第 3図において採用されているバッファ層の構成について説明する。 転位密度 の低減効果を高めるため I nG a Ρバッファ層に続いて別のバッファ層を成長す る場合、 この別のバッファ層は熱伝導を考慮すると I nPでなければならない。 I nGaAsや I nA l Asは熱伝導係数が小さいからである。 I n A 1 A sや I n G a A sなどの三元系の化合物半導体は I n Pや G a A sなどの二元系化合 物半導体と比較して熱伝導度が低い。 このため、 この化合物半導体を用いて化合 物半導体素子を製造すると、 これにより得られた素子の動作時の放熱が十分でな く、 素子の温度が上昇し、 特性が低下する。 熱伝導度は、 例えば I nGaAsで は 0. 05WZcm ' °C、 1 11 ?では0. 68 W/ c m♦ °Cで一桁の違いがある。 また、 I nG a Pバッファ層 3の表面付近の I n濃度が高く、 I nGa Pバッ ファ層 3の組成が I n Pに近いことを考慮すると、 I nG a Pバッファ層の直上 に I nPバッファ層 4 Aを形成することにより格子定数差の少ない （格子不整合 の小さい） 界面が形成される。 I n Pバッファ層 4 Aの成長温度は、 I nGa P バッファ層 3の表面付近の平坦性や転位密度と関係している。 I nGa Pバッフ ァ層 3は薄く、 平坦性が良好で、 ミスフイ ツ ト転位なども少ない。 しかし、 I n G a Pバッファ層 3の上に接して形成される I n Pバッファ層 4 Aの成長条件を 適切に選ぶことにより該 I nPバッファ層 4 Aの表面の平坦性を I nGa Pバッ ファ層 3の表面の平坦性よりも良好なものとすることができる可能性があるので、 発明者らは I nPバッファ層 4 Aの成長温度、 膜厚について検討を加えた。
上記検討のため、 まず、 G a A s基板上に MOC VD法により、 550でで1 n G a P層を 30 nm成長し、 この I nG aP層上に、 I nP層を成長温度 40 0 °C〜 6 00 °Cの範囲で 5 0 nm成長した。 さらに I n P層を成長温度 55 0 °C で 500 nm成長し、 ェピタキシャル基板を作製した。 そして、 これにより得ら れたェピタキシャル基板の表面状態を評価した。 その結果は次のとおりであった。 成長温度 （°c) 表面状態 H a z e値 （p pm)
40 0以上 450以下の場合 鏡 [S 数百
45 0より高く 500以下の場合 鏡面 数百 ~2千
50 0より高く 550以下の場合 鏡 [g 千〜 2千
55 0より高く 600以下の場合 白濁 数千' ~1万 成長温度が 550 °Cを上回ると表面がよりよい鏡面にはならない傾向が見られた。 550 °C以下では表面は良好な鏡面で H a z e値が 2 00 0 p p m以下となつた。 400 °Cを下回ると、 PH3 の分解が不十分となり、 I nP層の成長速度が著し く遅くなる。 従って I n P層の成長温度は 40 0で以上 55 0 °C以下が好ましく、 より好ましくは 400 °C以上 500 °C以下である。
I n Pバッファ層成長後に、 650 °C以上 7 30 °C以下の温度でァニールを加 えると、 このァニールによりわずかに残った格子歪がより完全に緩和され、 ミス フイ ツ ト転位もループ化されて上層への伝播を防ぐことができる。 なお、 ァニ— ルの操作は I n Pバッファ成長直後に行うことが好ましい。
第 3図に示した化合物半導体ェピタキシャル基板 1 0は以上の考え方に従って 構成されたもので、 バッファ層の膜厚が薄いにもかかわらず、 良好な特性を有し た化合物半導体素子を与える化合物半導体となる。 ここで、 第 3図に示したバッ ファ層構造を採用する場合には、 I nG a Pバッファ層 3と I nPバッファ層 4 Aとの合計膜厚が 5 nm以上 500 n m以下の範囲内であればよい。 I nG a P ノ ッファ層 3に代えて、 I n G a A s Pバッファ層を用い！)場合も同様に、 I n G a A s Pバッファ層と I n Pバッファ層 4 Aとの合計膜厚が 5 n m以上 5 00 nm以下の範囲内であればよい。
I n G a Pバッファ層又は I n G a A s Pノ'ッファ層の膜厚と I n Pバッファ 層の膜厚の合計の膜厚は 5 nm以上 500 nm以下であればよく、 好ましくは 25 n m以上 500 n m以下、 より好ましくは 2 5 n m以上 200 n m以下、 さらに 好ましくは 30 nm以上 1 30 nm以下である。
I n Pバッファ層の膜厚は 2 0 nm以上 2 00 nm以下が好ましく、 より好ま しくは 20 n m以上 1 0 0 n m以下、 さらに好ましくは 2 O n m以上 8 0 n m以 下である。 ，
I n Pバッファ層内に僅かに残った転位がさらに上の層に伝播するのを防止す るため、 I n Pバッファ層の上に I n Pバリア層を形成することが好ましい。 こ の I n Pバリア層の成長温度は、 従来の I n P成長温度でよい。 例えば MOCV D法では 5 50 °C~ 700 °C程度である。
(実施例）
以下、 実施例により本発明をさらに具体的に説明するが、 本発明はこれらによ り限定されるものではない。 本実施例では高電子移動度トランジスタ （HEMT) を例に挙げたが、 ヘテロバイポーラ トランジスタ （HBT) や p— i— nフォ ト ダイオードにも同様に適用できる。 また、 本実施例では成長法として有機金属化 学気相成長法 (Metalorganic chemical vapor deposition ： M 0 C V D ) を用 いたが、 分子線エピタキシー （Molecular beam epitaxy： MB E)等を用いるこ ともできる。 また本実施の形態では I n G a Pバッファ層を例に挙げたが、 I n G a A s Pバッファ層も同様に用いることができる。
(実施例 1 )
第 1図に示した層構造による化合物半導体へテロ構造を有する HEMT用ェピ タキシャル基板を M〇 CVD法を用いて次のようにして作製した。 MOCVD薄 膜作製装置に半絶縁性 G a A s基板 1を導入し、 昇温して基板表面処理を施した 後、 A s H3 ガス及び金属有機化合物を原料として半絶縁性 G a A s基板 1の上 に Ga A s層から成るバッファ層 2を形成した。 次に As H3 ガスを PH3 ガス に切り替え、 I n G a Pバッファ層 3 ( I n組成 0. 48 ) を 3 0 n m形成した。 このとき I n G a Pバッファ層の成長温度は 550でとした。 さらに温度を適当 に調整し、 原料を切り替えながら、 順に I n P層 4 ( I n組成 0. 5 2) 、 I n GaAsチャネル層 5 ( I n 0. 53) 、 I nA l Asスぺ一サ層 6 (I n 組成 0. 52) 、 電子供給層 （S iプレーナ一ド一プ層） 7、 I n A 1 A sショ ッ トキ一層 8 ( I n組成 0. 52) 、 それに S iをドーピングした I n G a A s コンタク ト層 9 ( I η ¾β¾0. 53) を形成した。 得られたェピタキシャル基板 の表面状態は良好で、 白濁、 クロスハッチ等は全く観察されなかった。
次に上記 ΗΕΜΤ用ェピタキシャル基板をファンデァポー （vap der Pauw) 法 によるホール測定により評価した。 このェピタキシャル基板のコンタクト層 9を エッチングにより除去し、 室温でホール測定を行ったところ、 移動度 9 1 00 cm2 /V · sと I n P基 を使用した H E MT用ェピタキシャル基板と同等の 値を示した。
(実施例 2 )
I nG a Pバッファの成長温度を 500 °C、 膜厚を 1 5 nmとした以外は実施 例 1と全く同様の条件で HE MT用ェピタキシャル基板を作製した。 得られたェ ピタキシャル基板の表面状態は良好で、 白濁、 クロスハッチ等は全く観察されな かった。
上記ェピタキシャル基板のコンタクト層 9をエッチングして室温でホ一ル測定 を行ったところ、 移動'度 8 900 cm2 · sと I n P基板を使用した HEM T用ェピタキシャル基板と同等の値を示した。
(実施例 3 )
第 3図に示した層構造による化合物半導体へテ口構造を有する ΗΕΜΤ用ェピ タキシャル基板を MO CVD法を用いて次のようにして作製した。 まず実施例 1 と同様に I n G a Ρバッファ層 3 ( I η組成 0. 4 8 ) を 3 0 n m形成した。 こ のとき I n G a Pバッファ層の成長温度は 550でとした。 次に温度を 435 °C まで下げ、 I n Pバッファ層 4 Aを 50 nm成長した。 さらに温度を 6 50 °Cの ァニール温度まで昇温してァニールを行い、 64 0 °Cに降温した後に、 原料を切 り替えながら、 順に I n P層 4、 I nGaAsチャネル層 5 (I n組成 0. 53) 、 I nA 1 A sスぺ一サ層 6 (I n組成 0. 52) 、 S iブレーナードープ層 7、 I n A 1 A sショッ トキ層 8 (I n組成 0. 52 ) 、 それに S iをドーピングし た I nGaAsコンタク ト層 9 (I n組成 0. 53) を形成した。 得られたェピ タキシャル基板の表面状態は良好で、 白濁、 クロスハッチ等は観察されなかった。 次に上記 HE MT用ェピタキシャル基板のコンタク ト層 9をエッチングして室 温でホール測定を行ったところ、 移動度 91 00 cm2 ZV · sと I nP基板を 使用して製造された HEMT用ェピタキシャル基板とほぼ同等の値を示した。
(実施例 4 )
I nPバッファ層 4 Aの成長までは実施例 3と同様に行い、 7 00 °Cのァ二一 ル温度まで昇温してァニールを行い、 さらに I n Pバリァ層 4以降の層の成長は 実施例 3と全く同様の条件で行って HEMT用ェピタキシャル基板を作製した。 このとき得られたェピタキシャル基板の表面状態は良好で、 白濁、 クロスハッチ 等は全く観察されなかった。
HEMT用ェピタキシャル基板のコンタク ト層 9をエッチングして室温でホー ル測定を行ったところ、 移動度 96 00 cm2 /V · sと実施例 1〜3と比較し てさらに良好な結果が得られた。
(実施例 5 )
I n Pバッファ層 4 Aの成長までは実施例 3と同様に行い、 7 00 °Cのァ二一 ル温度まで昇温してァニールを行い、 その後逆に温度を 48 0 °Cまで下げた。 こ の後 4 8 0 °Cから 7 0 0 °Cの温度の上げ下げを 3回 （7 0 0 °Cへの昇は合計 4回） 行った後、 温度を 4 8 0 °Cとして I nPバリア層 4以降の成長は実施例 3と同様 に行って、 HEMT用ェピタキシャル基板を作製した。 このとき得られたェピタ キシャル基板の表面状態は良好で、 白濁、 クロスハッチ等は全く観察されなかつ た。
HEMT用ェピタキシャル基板の最上層のコンタク ト層 9をエッチングして室 温でホール測定を行ったところ、 移動度 1 0 1 0 0 cm2 /V · sと実施例 4と 比較してさらに良好な結果が得られた。

Claims

請求の範囲
1. G a A s基板上に、 G a A sの格子定数よりも I n Pの格子定数に近い化合 物半導体結晶又は I n P結晶が成層されて成る化合物半導体において、 前記 G a As基板上に I nGaPバッファ層又は I nGaAs Pバッファ層を介して前記 結晶が形成され、 該バッファ層の膜厚が 5 nm以上 500 nm以下であることを 特徴とする化合物半導体。
2. Ga As基板上に、 G a A sの格子定数よりも I n Pの格子定数に近い化合 物半導体結晶又は I n P結晶が形成されて成る化合物半導体において、 前記 G a A s基板上に I n G a Pバッファ層又は I n G a A s Pバッファ層と、 さらに前 記 I n G a Pバッファ層又は I n G a A s Pバッファ層の上に I n Pバッファ層 が形成され、 該二つのバッファ層を介して前記結晶が形成され、 該二つのバッフ ァ層の合計の膜厚が 5 nm以上 50.0 n m以下であることを特徴とする化合物半 導体。
3. 二つのバッファ層の合計の膜厚が 2 5 nm以上 5 00 nm以下の範囲である 請求の範囲第 2項記載の化合物半導体。
4. I nPバッファ層の膜厚が 20 nm以上 2 00 n m以下の範囲である請求の 範囲第 2項又は第 3項記載の化合物半導体。
5. Ga Asの格子定数よりも I nPの格子定数に近い化合物半導体結晶が、 I 110 &八 3又は 1 nA 1 A s結晶である請求の範囲第 1項、 第 2項、 第 3項又は 第 4項記載の化合物半導体。
6. I n G a Pバッファ層又は I n G a A s Pバッファ層の少なくとも上層 5 n mの I n組成が GaAsと格子整合する組成より高い請求の範囲第 1項、 第 2項、 第 3項、 第 4項又は第 5項記載の化合物半導体。
7. 請求の範囲第 1項、 第 2項、 第 3項、 第 4項、 第 5項又は第 6項記載の化合 物半導体から成る化合物半導体素子。
8. G a A s基板上に、 G a A sの格子定数よりも I n Pの格子定数に近い化合 5 物半導体結晶又は I nP結晶を成長させる化合物半導体の製造方法において、 G a A s基板上に I n G a Pバッファ層又は I n G a A s Pバッファ層を成長させ、 該 I nGa Pバッファ層又は I nGaA s Pバッファ層上に G a A sの格子定数 よりも I nPの格子定数に近い化合物半導体結晶又は I nP結晶を成長させるこ とを特徴とする化合物半導体の製造方法。
10 9. 前記 I n G a Pバッファ層又は I n G a A s Pバッファ層の成長を 40 0 °C 以上 600 °C以下の温度で 5 nm以上 50 0 nm以下に成長させて行い、 G a A sの格子定数よりも I n Pの格子定数に近い化合物半導体結晶又は I nP結晶の 成長を 40 0 °C以上 700 °C以下の温度で行う請求の範囲第 8項記載の化合物半 導体の製造方法。
15. 10. 前記 I n G a Pバッファ層又は I n G a A s Pバッファ層上に I n Pバッ ファ層を成長させ、 該 I n Pバッファ層を所定のァニール温度まで昇温してァニ —ルし、 I nP結晶又は G a A sの格子定数よりも I nPの格子定数に近い化合 物半導体結晶を成長させるための所定の結晶成長温度まで降温した後に、 前記 I
• n P結晶又は化合物半導体結晶を成長させる請求の範囲第 8項記載の化合物半導 20 体の製造方法。
11. 前記 I n G a Pバッファ層又は I n G a A s Pバッファ層の成長を 4 00 °C以上 6 00 °C以下の温度で 5 nm以上 3 0 0 n m以下の膜厚となるように行う 請求の範囲第 1 0項記載の化合物半導体の製造方法。
1 2. 前記 I n Pバッファ層の膜厚が 2 0 n m以上 2 0 0 n m以下であることを 特徴とする請求の範囲第 1 0項又は第 1 1項記載の化合物半導体の製造方法。
1 3. 前記 I n Pバッファ層の成長温度が 4 0 0 °C以上 5 5 0 °C以下であること を特徴とする請求の範囲第 1 0項、 第 1 1項又は第 1 2項記載の化合物半導体の 製造方法。
1 4. 前記 I n Pバッファ層を所定のァニール温度まで昇温してァニールした後、 前記 I n P結晶又は G a A sの格子定数よりも I n Pの格子定数に近い化合物半 導体結晶を成長させる前に、 所定のァニール温度から所定の結晶成長温度まで降 温し、 再び所定のァニール温度まで昇温する操作を 1回以上 5回以下加えた後に、 所定の結晶成長温度まで降温する請求の範囲第 1 0項、 第 1 1項、 第 1 2項又は 第 1 3項記載の化合物半導体の製造方法。
1 5. 前記所定のァニール温度が 6 5 0 °C以上 7 3 0 °C以下である請求の範囲第 1 0項、 第 1項、 第 1 2項、 第 1 3項又は第 1 4項記載の化合物半導体の製造 方法。 1 6. 前記所定の結晶成長温度が 4 0 0 °C以上 7 0 0 °C以下である請求の範囲第 1 0項、 第 1 1項、 第 1 2項、 第 1 3項又は第 1 4項記載の化合物半導体の製造 方法。
1 7. G a A sの格子定数よりも I n Pの格子定数に近い化合物半導体結晶が、 I n G a A s又は I n A 1 A s結晶である請求の範囲第 8項、 第 9項、 第 1 0項、 第 1 1項、 第 1 2項、 第 1 3項、 第 1 4項、 第 1 5項又は第 1 6項記載の化合物 半導体の製造方法。
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