WO2004088623A1 - 表示装置およびその駆動方法 - Google Patents

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Abstract

駆動用ＴＦＴ１のゲート端子とドレイン端子との間にスイッチ用トランジスタ３を接続し、駆動用ＴＦＴ１のゲート端子とソース端子との間に第１コンデンサ２を接続し、駆動用ＴＦＴ１の電流制御端子に第２コンデンサ７の第１端子を接続し、第２コンデンサ７の第２端子を、駆動用ＴＦＴ１のドレイン端子との間にスイッチ用トランジスタ９を介して接続し、かつ所定電圧線Ｖａとの間にスイッチ用トランジスタ８を介して接続する。これにより、有機ＥＬ表示装置など、電流駆動発光素子を備えた表示装置において、駆動用ＴＦＴの閾値電圧・移動度のばらつきによる、非選択期間の電流駆動発光素子を流れる電流値のばらつきを抑えることができる。

Description

明 細 書 表示装置およびその駆動方法 技術分野
本発明は、 有機 E L (Electro Luminescence) ディスプレイや F E D (Field Emission Display) 等の電流駆動素子を用いた表示装置および その駆動方法に関する。 背景技術
近年、 有機 E Lディスプレイや F E D等の電流駆動発光素子の研究開 発が活発に行われている。 特に有機 E Lディ スプレイは、 低電圧 .低消 費電力で発光可能なディ スプレイと して、 携帯電話や P D A (Personal Digital Assistants) などの携帯機器用と して注目されている。
こ の有機 E Lディ ス プ レイ用の電流駆動画素回路構成と して、 Active Matrix Polyし ED Displays (M.T. Johnson et al. , I D W ， 0 0 , 2000, p.235-238) および W0 99/65011 (国際公開曰 1 9 9 9年
1 2月 1 6 日） に示された回路構成を図 2 2に示す。
図 2 2に示す回路構成では、 駆動用 T F T (Thin Film Transistor) 1 0 1のソース端子は電源配線 V sへ接続され、 駆動用 T F T 1 0 1の ゲート端子はコンデンサ 1 0 4を介して電源配線 V sへ接続されている ( 駆動用 T F T 1 0 1のドレイ ン端子と有機 E L素子 1 0 3の陽極との間 にはスィ ツチ用 T F T 1 0 2が配置され、 有機 E L素子 1 0 3の陰極は 共通配線 V c o mに接続されている。 また、 駆動用 T F T 1 0 1 とスィツチ用 T F Τ 1 0 2 との接続点には 選択用 T F T 1 0 6 とスィッチ用 T F T 1 0 5 とが接続されている。 選 択用 T F T 1 0 6のソース端子はソース配線 S j へ接続され、 スィ ッチ 用 T F T 1 0 5のソース端子は駆動用 T F T 1 0 1のゲート端子へ接続 されている。
この構成では、 走査配線 G i に L o wの信号が与えられる場合 （選択 期間） 、 スィッチ用 T F T 1 0 2が O F F状態となり、 選択用 T F T 1 0 6 とスィ ッチ用 T F T素子 1 0 5 とが ON状態となる。 この場合、 電 源配線 V s より駆動用 T F T 1 0 1およぴ選択用 T F T 1 0 6を介して ソース配線 S j へ電流を流すことができる。 このときの電流値をソース 配線 S j に繋がる図示しないソース ドライバ回路の電流源で制御すれば、 駆動用 T F T 1 0 1へそのソース ドライバ回路で規定された電流値が流 れるように駆動用 T F T素子 1 0 1 のゲー ト電圧が設定される。
また、 走査配線 G i に H i g hの信号が与えられる場合 （非選択期 間） 、 選択用 T F T 1 0 6 とスィツチ用 T F T 1 0 5 とが O F F状態と なり、 スィ ッチ用 T F T 1 0 2が O N状態となる。 この非選択期間にお いては、 上記選択期間においてソース配線 S j から駆動用 T F T素子 1 0 1のゲートに対して設定された電位がコンデンサ 1 0 4にて保持され る。 このため、 非選択期間において、 駆動用 T F T 1 0 1にて設定され た電流値を有機 E L素子 1 0 3へ流すことができる。
また、 これに類似した電流駆動画素回路構成と して、 "Polysilicon TFT Drivers for Light Emitting Polymer Displays (Simon W~B. Tam et al. , I D W ' 9 9 , 1999, p.175-178) および W0 98/48403 (国際 公開日 1 9 9 8年 1 0月 2 9 日） で示された画素回路構成を図 2 3に示 す。
図 2 3の回路構成では、 駆動用 T F T 1 0 8のソース端子とゲート端 子との間にコンデンサ 1 1 1が配置され、 ゲート端子と ドレイン端子と の間にスィ ッチ用 T F T 1 1 2が配置され、 その ドレイン端子に有機 E L素子 1 0 9の陽極が配置されている。 そして、 駆動用 T F T 1 0 8の ソース端子と電源配線 V s との間にスィ ッチ用 T F T 1 0 7が配置され. ソース配線 S j との間に選択用 T F T 1 1 0が配置されている。
これら選択用 T F T 1 1 0およびスィ ッチ用 T F T 1 0 7 , 1 1 2の ゲート端子には各々制御配線 W i ， R i , 走查配線 G i が接続されてい る。
この画素回路構成の動作を、 図 2 4に示すタイ ミングチャー トを用レ、 て以下に説明する。 このタイ ミ ングチャー トは、 制御配線 W i , R i 、 走査配線 G iおよびソース配線 S j の各配線に与えられる信号のタイ ミ ングを示している。
図 2 4では時間 0〜 3 t 1が選択期間を示しており、 該選択期間にお いて制御配線 R i の電位は H i g h ( G H) となっており、 スィ ッチ用 T F T 1 0 7を O F F状態とする。 また、 同時に制御配線 W i の電位は L o w ( G L ) となっており、 選択用 T F T 1 1 0を O N状態とする。 これにより、 選択期間では、 ソース配線 S j から選択用 T F T 1 1 0お ょぴ駆動用 T F T 1 0 8を介して有機 E L素子 1 0 9へ電流が流れる状 態となる。
この選択期間において、 時間 0〜 2 t 1 の期間では、 走査配線 G i の 電位は H i g hとなっており、 スィ ッチ用 T F T 1 1 2を O N状態とす るため、 ソース配線 S j に繋がる図示しないソース ドライバ回路から有 機 E L素子 1 0 9へ電流が流れる。 このとき、 駆動用 T F T 1 0 8のゲ 一ト電位は、 上記ソース ドライバ回路で規定された電流値が流れるよ う 設定される。
そして、 時間 2 t 1〜 3 t 1の期間では、 スィッチ用 T F T 1 1 2は O F F状態とされるが、 駆動用 T F T 1 0 8のゲート電位はコンデンサ 1 1 1によって保持され、 この期間においてもソース配線 S ] から有機 E L素子 1 0 9へ電流が流れる。
時間 3 t 1以降 （非選択期間） では、 スィ ッチ用 T F T 1 1 0を O F F状態と し、 スィ ッチ用 T F T 1 0 7を ON状態とする。 このため、 非 選択期間においては、 電源配線 V s より設定された電流値が有機 E L素 子 1 0 9へ流れるよ う制御される。
し力 しな力 ら、 Polysilicon TFT Drivers for Light Emitting Polymer Displays" ( I D W ' 9 9， p.175 - 178) に示される上記画素 回路構成では駆動用 T F T 1 0 8の閾値電圧 .移動度のばらつきにより、 非選択期間において有機 E L素子 1 0 9を流れる電流値がばらつく とい う問題がある。
この電流値のばらつきの影響がどの程度あるか知るために、 図 2 3に おける画素回路構成で、 駆動用 T F T 1 0 8の閾値電圧 ·移動度を以下 の表 1に示す 5つの条件で振り、 有機 E L素子 1 0 9を流れる電流値を シミュレーショ ンで求めた。 その結果を図 2 5に示す。 〔表 1〕
Figure imgf000007_0001
図 2 5におけるシミ ュ レーショ ンでは、 0 . 2 4 m s毎に選択期間が 来るよう設定し、 最初の時間 0. 2 7 m s 〜 0 . 5 l m sの間でソース 配線 S j へ電流値 0 . 1 μ Aが流れるよう設定した。 それ以降は、 時間 0 . 2 4 m s毎に、 ソース配線 S j へ流れる電流値を 0 . 1 μ A刻みで 0 . 9 μ Aまで増加させ、 その後 0に戻し、 再度 0 . 1 μ A刻みで増加 させている。
即ち、 上記シミ ュ レーショ ンにおける最初の選択期間は、 時間 0 . 2 7〜 0 . 3 0 m s の間であり、 この選択期間においてソース配線 S j へ 流れている電流値 0 . 1 μ Aにより駆動用 T F T 1 0 8のゲート端子電 位が規定され、 その期間だけ有機 E L素子 1 0 9を流れる電流値が 0 .
1 μ Aに設定される。 尚、 この時のゲート電位は、 その後の非選択期間 0 . 3 1〜 0 . 5 1 m s においても保持されているが、 その非選択期間 において有機 E L素子 1 0 9を流れる電流値は、 0 . 1 2〜 0 . 1 3 μ Α程度のばらつきを持つ。
このシミ ュ レーショ ンにおいて、 ソース配線 S j に流した電流値 （ 0
〜 0 . 9 μ Α迄の 1 0点） を横軸にし、 これらの各電流値を与えた後の 非選択期間における有機 E L素子 1 0 9へ流れる電流値を縦軸と して、 そのばらつきを示したのが図 2 6である。 図 2 6において、 ソース配線 3 ;1 へ 0 . 9 μ Αの電流を流した後の非選択期間では、 有機 E L素子 1 0 9を流れる電流値は約 0. 9 5〜 1. 1 2 A ( + 5 %〜 + 2 4 % ) の範囲でばらついている。
このばらつきが起きる原因は、 図 2 7に示すよ うに選択期間 （概ね 2 7 0〜 3 0 0 μ 3 の間） と非選択期間 （それ以外の期間） とにおいて駆 動用 T F T 1 0 8のソース · ドレイン間電圧 V s dが変化するためであ る。 なお、 図 2 7は、 上記表 2において示した駆動用 T F T 1 0 8の 5 つの閾値電圧 ·移動度条件を用いてシミ ュ レーシヨ ンした結果を示して おり、 各電圧値 V s g ( 1 ) 〜V s g ( 5 ) 、 V s d ( 1 ) 〜V s d ( 5 ) のそれぞれは、 表 2における I o l e d ( 1 ) 〜 ( 5 ) の条件と 一致する。
すなわち、 図 2 3の回路構成では、 図 2 7に示すよ うに、 選択期間内 における電流書き込み時 （図 2 4の時間 0〜 2 t 1 の期間、 図 2 7では 概ね時間 2 7 0〜 2 9 0 μ s の間） はスィ ッチ用 T F T 1 1 2が O N状 態となるので、 駆動用 T F T 1 0 8のソース · ドレイ ン間電圧 V s dは ソース ' ゲート間電圧 V s g と一致している。
この時の駆動用 T F T 1 0 8のソース · ゲート間電圧 V s gは、 駆動 用 T F T 1 0 8の閾値電圧 ·移動度により決まる。 すなわち、 閾値が 1 Vの場合と 2 Vの場合とでは、 1 V程度のばらつきが発生する。 実際、 上記シミ ュ レーショ ン結果では、 ソース配線 S j に 0. 1 Aの電流を 流したとき、 ソース · ゲート間電圧 V s gは約 1 . 4 V〜 3. 6 Vの範 囲でばらついている。
その後、 スィッチ用 T F T 1 1 2を O F F状態とすると （概ね 2 9 0 μ s以降） 、 駆動用 T F Τ 1 0 8のソース · ゲート間電位は保持される が、 ソース . ドレイ ン間電圧 V s dは変化する。 特に、 非選択期間となった後 （概ね 3 0 0 μ s以降） は、 ソース · ド レイ ン間電圧 V s dは 6 V程度に変化する。 この電圧 V s dは、 有機 E L素子 1 0 9の印加電圧対電流値特性により、 該有機 E L素子 1 0 9に 電流値 0. 1 μ Aを流すのに必要な電圧 V o 1 e dにより決まる。 この シミ ュ レーショ ンでは、 電圧 V o 1 e dは、
V o 1 e d =V s - 6 V
程度の特性と している。 また、 この有機 E L素子 1 0 9の印加電圧対電 流値特性はダイォード的な特性 （印加電圧に対して電流値が指数関数的 に増える） なので、 有機 E L素子 1 0 9を流れる電流値が数割程度異な つても、 駆動用 T F T 1 0 8のソース · ドレイ ン間電圧は余りばらっか ない。
もし、 この駆動用 T F T 1 0 8が理想的な F E Tであれば、 ゲート - ソース間電位 V s gが一定であり、
ソース · ドレイ ン間電圧 V s d〉ゲート · ソース間電位 V s g の条件を満たす場合、 ソース ' ドレイ ン間電圧 V s dが変化しても、 ソ ース · ドレイン間を流れる電流値は変化しない。 しかし、 現実の T F T では、 図 2 8に示すように、 ゲート ' ソース間電位 V s gが一定であつ ても、 ソース ' ドレイ ン間電圧 V s dが増えれば、 ソース ' ドレイ ン間 を流れる電流値も増える。 なお、 図 2 8は、 上記表 2において示した駆 動用 T F T 1 0 8の 5つの閾値電圧 ·移動度条件を用いてシミ ュ レーシ ヨンした結果を示しており、 各電流値 I t f t ( l ) 〜 I t f t ( 5 ) のそれぞれは、 表 2における I o 1 e d ( 1 ) 〜 （ 5 ) の条件と一致す る。
上記図 2 8に示す結果より、 駆動用 T F T 1 0 8の閾値電圧 ·移動度 により、 電流書き込み時のソース · ドレイン間電圧 V s dがばらつけば- 非選択期間でのソース ' ドレイ ン間電流がばらつく。 その結果、 有機 E L素子 1 0 9を流れる電流値も変化する。
そこで、 図 2 9に示すように、 駆動用 T F T 1 0 8 と有機 E L素子 1 0 9を直列に接続した回路を用い、 非選択期間でのソース · ドレイ ン間 電流がばらつきを調べた。 この時、 駆動用 T F T 1 0 8のゲート端子へ. 上記図 2 7の電流書き込み時に得られた駆動用 T F T 1 0 8のゲー ト · ソース間電位 V g dを印加し、 さらに電源電圧 V s — V c o mを変化さ せ、 有機 E L素子 1 0 9を流れる電流を上記駆動用 T F T 1 0 8の 5つ の閾値電圧 '移動度条件を用いてシミ ュ レーショ ンした。 このシミ ュ レ ーション結果を図 3 0に示す。
図 3 0では、 ソース配線 S j へ 0. 5 μ Αの電流を供給したときの駆 動用 T F T 1 0 8のゲー ト * ソース間電位 V g dを用いている。 この場 合、 上記図 2 7に示す電流書き込み時のソース配線 S j の電位が、 駆動 用 T F T 1 0 8の閾値電圧 ·移動度条件によ り変化し、 有機 E L素子 1 0 9へ電流 0. 5 μ Αを供給するよ う設定されるので、 電源配線 V sの 電位が一定 （ 1 6 V) の条件では、 有機 E L素子 1 0 9を流れる電流値 が変化してしまう。
このよ う に、 駆動用 T F Τの閾値電圧 ·移動度のばらつきにより電流 書き込み時のソース . ドレイ ン間電圧 V s dがばらつき、 結果と して非 選択時に有機 E L素子を流れる電流値がばらつく現象は、 図 2 2に示し た画素回路構成でも同様に生じる。 このように、 従来の画素回路構成で は、 駆動用 T F Tの閾値電圧 ·移動度のばらつきにより非選択期間に有 機 E L素子を流れる電流がばらつく といった問題がある。 本発明は、 上記の問題点を解決するためになされたもので、 その目的 は、 駆動用 T F Tの閾値電圧 ·移動度のばらつきによる、 非選択期間の 有機 E L素子を流れる電流値ばらつきを抑えることができる表示装置を 提供することにある。 発明の開示
本発明の第 1の表示装置は、 以上のよ うに、 上記駆動用 トランジスタ の電流制御端子と電流出力端子との間に接続される第 1スィ ッチ用 トラ ンジスタと、 上記駆動用 1、ランジスタの電流制御端子に接続される第 1 コンデンサと、 上記駆動用 トランジスタの電流制御端子に一方の端子で ある第 1端子が接続され、 も う一方の端子である第 2端子は、 駆動用 ト ランジスタの電流出力端子との間に第 2スィ ツチ用 トランジスタを介し て接続され、 かつ所定電圧線との間に第 3スィ ッチ用 トランジスタを介 して接続されている第 2コンデ.ンサとを備えている構成である。
上記の構成を用いた画素回路構成及ぴソース ドライバ回路構成によれ ば、 前記回路の駆動用 トランジスタの出力電流設定期間中において、 第 1スィツチ用 トランジスタを O Nした状態で駆動用 トランジスタへ所定 の電流を流すことで、 その駆動用 トランジスタの閾値電圧 ·移動度のバ ラツキに対応した電流制御端子電位 （電位 V x とする） が得られる。 こ の電流制御端子電位は第 1 コンデンサに保持される。
またこのとき、 第 1のコンデンサの第 1端子と第 2のコンデンサの第 1端子は接続されており、 第 2コンデンサの第 2端子は、 第 2スィ ッチ 用 トランジスタを O F F、 第 3スィッチ用 トランジスタを〇Nとするこ とで、 所定電圧線 （上記所定電流を流す場合に対応した一定電位 V a と する） に接続され、 該第 2コンデンサには、 電位 V a — V xが保持され る。 以上を第 1の期間とする。
次に、 第 2スィ ッチ用 トランジスタを O N、 第 3スィ ッチ用 トランジ スタを O F Fとすることで、 第 2コンデンサの第 2端子を上記駆動用 ト ランジスタの電流出力端子 （T F Tのドレイン端子またはソース端子） へ接続する。 このとき、 初期状態と して駆動用 トランジスタの電流出力 端子電位が V a のとき、 上記駆動用 トランジスタの電流制御端子電位 ( T F Tのゲート端子） が上記電位 V x となる。
その後、 上記駆動用 トランジスタへ所望の電流値を流すことで、 上記 駆動用 トランジスタの電流制御端子電位 （T F Tのゲート端子） が変化 する。 このときの電流制御端子電位 ( T F Tのゲート端子) は上記駆動 用 トランジスタの閾値電圧 · 移動度のバラツキに依らず、 上記駆動用 ト ランジスタの電流入力端子一電流出力端子間電位がほぼ等しい状態で上 記駆動用 トランジスタの電流制御端子電位 ( T F Tのゲー ト端子) が設 定される。
また、 上記駆動用 トランジスタを画素回路に配置する場合、 この所定 電流を電流駆動発光素子へ印加したとき、 電流駆動発光素子で発生する 電位ドロ ップは等しいので、 上記駆動用 トランジスタの電流入力端子一 電.流出力端子間電位がほぼ等しい状態で所定の電流値を出力するよう上 記駆動用 トランジスタの電流制御端子電位 （T F Tのゲー ト端子） を設 定できる。
このときの上記駆動用 トランジスタの電流制御端子電位は第 1 のコン デンサと第 2のコンデンサの接続を切り離す場合第 1のコンデンサに、 切り離さない場合第 1および第 2のコンデンサに保持される。 以上を第 2の期間とする。
その後、 上記画素回路の非選択期間において、 上記駆動用 トランジス タの電流入力端子一電流出力端子間電位は変化するが、 その変化後の電 位は上記駆動用 トランジスタの閾値電圧 ·移動度のバラツキに依らず一 定なので、 上記駆動用 トランジスタの電流入力端子一電流出力端子間を 流れる電流値のパラツキを抑えることができる。
本発明の第 2の表示装置は、 以上のように、 上記駆動用 トランジスタ の電流制御端子と電流入力端子との間に接続される第 1スィ ッチ用 トラ ンジスタと、 上記駆動用 トランジスタの電流制御端子に接続される第 1 コンデンサと、 上記駆動用 トランジスタの電流制御端子に一方の端子で ある第 1端子が接続され、 もう一方の端子である第 2端子は、 駆動用 ト ランジスタの電流入力端子との間に第 2スィツチ用 トランジスタを介し て接続され、 かつ所定電圧線との間に第 3スィツチ用 トランジスタを介 して接続されている第 2コンデンサとを備えている構成である。
上記の構成を用いた画素回路構成及びソース ドライバ回路構成によれ ば、 前記回路の駆動用 トランジスタの出力電流設定期間中において、 第 1 スィツチ用 トランジスタを O Nした状態で駆動用 トランジスタへ所定 の電流を流すことで、 その駆動用 トランジスタの閾値電圧 .移動度のパ ラツキに対応した電流制御端子電位 （電位 V x とする） が得られる。 こ の電流制御端子電位は第 1 コンデンサに保持される。
またこのとき、 第 1のコンデンサの第 1端子と第 2のコンデンサの第 1端子とは接続されており、 第 2 コンデンサの第 2端子は、 第 2スイツ チ用 トランジスタを O F F、 第 3スィッチ用 トランジスタを O Nとする ことで、 所定電圧線 （上記所定電流を流す場合に対応した一定電位 V a とする） に接続され、 該第 2コンデンサには、 電位 V a — V xが保持さ れる。 以上を第 1 の期間とする。
次に、 第 2スィ ッチ用 トランジスタを O N、 第 3スィ ッチ用 トランジ スタを O F Fとすることで、 第 2コンデンサの第 2端子を上記駆動用 ト ランジスタの電流入力端子 （T F Tの ドレイン端子またはソース端子） へ接続する。 このとき、 初期状態と して駆動用 トランジスタの電流入力 端子電位が V aのとき、 上記駆動用 トランジスタの電流制御端子電位 ( T F Tのゲート端子） が上記電位 V xとなる。
その後、 上記駆動用 トランジスタへ所望の電流値を流すことで、 上記 駆動用 トランジスタの電流制御端子電位 （T F Tのゲート端子） が変化 する。 このときの電流制御端子電位 （T F Tのゲート端子） は上記駆動 用 トランジスタの閾値電圧 ·移動度のバラツキに依らず、 上記駆動用 ト ランジスタの電流入力端子一電流出力端子間電位がほぼ等しい状態で上 記駆動用 トランジスタの電流制御端子電位 （T F Tのゲー ト端子） が設 定される。
また、 上記駆動用 トランジスタを画素回路に配置する場合、 この所定 電流を電流駆動発光素子へ印加したとき、 電流駆動発光素子で発生する 電位ドロップは等しいので、 上記駆動用 トランジスタの電流入力端子一 電流出力端子間電位がほぼ等しい状態で所定の電流値を出力するよう上 記駆動用 トランジスタの電流制御端子電位 （T F Tのゲート端子） を設 定できる。
このときの上記駆動用 トランジスタの電流制御端子電位は第 1 のコン デンサと第 2のコンデンサの接続を切り離す場合第 1のコンデンサに、 切り離さない場合第 1および第 2のコンデンサに保持される。 以上を第 2 の期間とする。
その後、 上記画素回路の非選択期間において、 上記駆動用 トランジス タの電流入力端子一電流出力端子間電位は変化するが、 その変化後の電 位は上記駆動用 トランジスタの閾値電圧 ·移動度のバラツキに依らず一 定なので、 上記駆動用 トランジスタの電流入力端子一電流出力端子間を 流れる電流値のパラツキを抑えることができる。
上記駆動回路構成は上記電流駆動発光素子を直接駆動する画素回路構 成としても適用可能であるが、 画素回路に配置した駆動用 トランジスタ の出力電流を設定するソース ドライバ回路構成と しても有効である。
ソース ドライバ回路構成と して用いる場合、 上記表示装置において、 上記第 1 コンデンサ、 第 2 コンデンサ、 第 1 スィ ッチ用 トランジスタ、 第 2スィツチ用 トランジスタ、 および第 3スイツチ用 トランジスタから なる構成を、 各ソース ドライバ回路毎に備えている構成とすることが有 効である。
特に上記ソース ドライバ回路構成と して用いる場合、 画素回路に配置 した電流駆動発光素子の供給電流を制御するために別の トランジスタを 備えることが好ましい。 そして、 その画素回路の トランジスタの出力電 流を上記ソース ドライバ回路を構成する駆動用 トランジスタを用いて設 ¾. る。
また画素回路構成と して用いる場合でも、 上記表示装置においては、 上記第 1 コンデンサ、 第 2コンデンサ、 第 1スィッチ用 トランジスタ、 第 2スイツチ用 トランジスタ、 および第 3スィツチ用 トランジスタから なる構成を、 各画素回路毎に備えている構成とすることができる。
特に上記の画素回路構成によれば、 上記第 1 コンデンサ、 第 2コンデ ンサ、 第 1 スィ ッチ用 トランジスタ、 第 2スィ ッチ用 トランジスタ、 お よび第 3スィッチ用 トランジスタからなる構成を、 すべて画素回路側に 備えることで、 該画素回路を駆動するソース ドライバ回路は、 従来と同 構成のものを使用できる。
また、 第 1のコンデンサと第 2のコンデンサの間に発生する浮遊容量 が小さくできるので、 駆動用 トランジスタの電流書き込み時間を短くで きる。
また、 上記表示装置においては、 上記第 1 コンデンサ、 第 2コンデン サ、 第 1スィ ッチ用 トランジスタ、 第 2スィ ッチ用 トランジスタ、 およ ぴ第 3 スィ ッチ用 トランジスタからなる構成は、 一部が画素回路側、 他 の一部がソース ドライブ回路を含む画素回路の外側に配置される構成と することができる。
上記の構成によれば、 上記第 1 コンデンサ、 第 2コンデンサ、 第 1 ス ィ ツチ用 トランジスタ、 第 2スイ ツチ用 トランジスタ、 および第 3 スィ ツチ用 トランジスタからなる構成の一部をソース ドライバ回路を含む画 素回路の外側に配置することで、 これらすベてを画素回路側に配置する 場合と比べ、 画素回路当たりに必要なコンデンサ及びトランジスタの数 の増加を抑制できる。 このため、 ボ トムエミ ッション構成 ( T F T素子 を形成した透明基板側に光を放出する構成) において従来に比べて電流 駆動発光素子の単位面積当たりの発光輝度を向上させる必要がなく、 そ の輝度半減寿命の低下を回避できる。 また、 トップェミ ッショ ン構成 ( T F T素子を形成した透明基板とは反対側に光を放出する構成） にお いて画素に配置する素子数が増えないので、 従来技術と同様なサイズま で画素サイズを小さくできる。 また、 上記表示装置においては、 画素回路側に、 電流駆動発光素子、 駆動用 トランジスタ、 および第 1 コンデンサを配置し、 ソース ドライバ を含む画素回路の外側に、 第 2コンデンサ、 第 1スィッチ用 トランジス タ、 第 2スィ ッチ用 トランジスタ、 および第 3スィ ッチ用 トランジスタ を配置すると共に、 上記駆動用 トランジスタの電流制御端子と、 第 2コ ンデンサの第 1端子とを接続する接続配線を備えている構成とすること ができる。
上記の構成によれば、 上記第 1 コンデンサ、 第 2コンデンサ、 第 1ス イッチ用 トランジスタ、 第 2スィ ッチ用 トランジスタ、 および第 3スィ ツチ用 トランジスタからなる構成の一部をソース ドライバ回路を含む画 素回路の外側に配置した表示装置の具体的構成を提供することができる, ただし、 上記駆動用 トランジスタの電流制御端子と第 2コンデンサの 第 1端子とを接続する接続配線には浮遊容量が載りやすい。 そして、 画 素に配置したコンデンサと接続配線の浮遊容量が合わさって第 1 のコン デンサの容量となる。
このため、 第 2コンデンサの容量が小さいときは、 第 2端子電位を大 きく変化させる必要がある。 しかし、 第 2コンデンサの第 2端子電位が 大きく変化させることは、 駆動用 トランジスタのソース . ドレイ ン間電 位が大きくばらつく ことを意味するので好ましくなく、 第 2コンデンサ の容量を大きくする必要がある。 この場合、 駆動用 トランジスタの電流 書き込み時間が長くなる。
そこで、 多少画素面積が狭くなり、 従来に比べて電流駆動発光素子の 単位面積当たりの発光輝度を向上させる必要がある等の問題があるが、 上記第 2コンデンサと第 1スイ ッチング用 トランジスタからなる回路を 画素の直ぐ近く に配置して、 複数の画素で共有する構成が考えられる。 例えば 2つの画素当たりに 1つ上記第 2コンデンサと第 1スィ ッチン グ用 トランジスタからなる構成を配置すれば、 上記駆動用 トランジスタ の電流制御端子と、 第 2コンデンサの第 1端子とを接続する接続配線が 短くできる。
その結果、 上記接続配線の浮遊容量を抑えられるので、 第 2コンデン サの容量を小さく しても駆動用 トランジスタのソース . ドレイン間電位 が大きくばらつかないので、 駆動用 トランジスタの電流書き込み時間を 短くすることが可能となる。
また、 上記表示装置においては、 画素回路側に、 電流駆動発光素子、 駆動用 トランジスタ、 第 1スィッチ用 トランジスタ、 第 1 コンデンサお よび第 2コンデンサを配置し、 ソース ドライバを含む画素回路の外側に. 第 2スィ ッチ用 トランジスタ、 および第 3スィ ッチ用 トランジスタを配 置すると共に、 上記駆動用 トランジスタの電流出力端子と、 第 2コンデ ンサの第 2端子とを接続する接続配線を備えている構成とすることがで きる。
上記の構成でも、 上記第 1 コンデンサ、 第 2コンデンサ、 第 1 スイツ チ用 トランジスタ、 第 2スィ ッチ用 トランジスタ、 およぴ第 3スィ ッチ 用 トランジスタからなる構成の一部をソース ドライバ回路を含む画素回 路の外側に配置した表示装置の具体的構成を提供することができる。
また、 上記表示装置においては、 さらに、 O F F電位を供給する O F F電位線を備えており、 上記接続配線が、 第 4スイ ッチング用 トランジ スタを介して O F F電位線に接続されている構成とすることができる。 上記の構成によれば、 喑状態となる画素に対しては、 上記駆動用 トラ ンジスタを充分に O F F状態とする O F F電位を、 上記 O F F電位線か ら第 4スイ ッチング用 トランジスタおよび上記接続配線またはソース配 線を通して駆動用 トランジスタの電流制御端子に供給できるので、 暗状 態の輝度を充分低く し、 表示装置のコントラス トを向上できる。
また、 本発明の第 1の駆動方法は、 以上のよ うに、 上記駆動用 トラン ジスタの電流制御端子に第 1 コンデンサの一方の端子である第 1端子が 接続されており、 上記駆動用 トランジスタの電流書き込み期間では、 第 1 のコンデンサの第 1端子に第 2のコンデンサの一方の端子である第 1 端子が接続され、 第 1の期間において、 第 2コンデンサの他方端子であ る第 2端子を所定電圧線に接続し、 上記駆動用 トランジスタの電流制御 端子と電流出力端子とを接続し、 この時の上記駆動用 トランジスタの電 流制御端子電位を第 1 のコンデンサおよび第 2 コンデンサに保持し、 第 2の期間において、 上記駆動用 トランジスタの電流制御端子と電流出力 端子との接続を遮断し、 第 2 コンデンサの第 2端子の接続を上記所定電 圧線との接続から上記駆動用 トランジスタの電流出力端子との接続に切 り替え、 上記駆動用 トランジスタの電流制御端子電位を修正し、 この時 の上記駆動用 トランジスタの電流制御端子電位を第 1 コンデンサに保持 し、 上記駆動用 トランジスタの電流読みだし期間では、 上記第 1 コンデ ンサに保持された駆動用 トランジスタの電流制御端子電位によって、 上 記駆動用 トランジスタの出力電流を制御する構成である。
上記の駆動方法によれば、 画素回路及びソース ドライバ回路の駆動用 トランジスタの電流書き込み期間中の第 1の期間において、 駆動用 トラ ンジスタへ所定の電流を流すことで、 その駆動用 トランジスタの閾値電 圧 ·移動度のバラツキに対応した電流制御端子電位 （電位 V Xとする） が得られる。 この電流制御端子電位は第 1 コンデンサおよび第 2コンデ ンサに保持される。 またこのとき、 第 1のコンデンサの第 1端子と第 2 のコンデンサの第 1端子は接続されており、 第 2 コンデンサの第 2端子 は所定電圧線 （上記所定電流を流す場合に対応した一定電位 V a とす る） に接続され、 該第 2コンデンサには、 電位 V a — V Xが保持される, 次に、 第 2の期間において、 第 2コンデンサの第 2端子を上記駆動用 トランジスタの電流出力端子 （T F Tの ドレイ ン端子またはソース端 子） へ接続する。 このとき、 駆動用 トランジスタの電流出力端子電位が V aのとき、 上記駆動用 トランジスタの電流制御端子電位 （T F Tのゲ ート端子） が上記電位 V x となる。
その後、 上記駆動用 トランジスタへ所望の電流値を流すことで、 上記 駆動用 トランジスタの電流制御端子電位 ( T F Tのゲー ト端子) が変化 する。 このときの電流制御端子電位 （T F Tのゲート端子） は上記駆動 用 トランジスタの閾値電圧 ·移動度のバラツキに依らず、 上記駆動用 ト ランジスタの電流入力端子一電流出力端子間電位がほぼ等しい状態で上 記駆動用 トランジスタの電流制御端子電位 ( T F Tのゲー ト端子) が設 定される。 また、 この所定電流を電流駆動発光素子へ印加したとき、 電 流駆動発光素子で発生する電位ドロ ップは等しいので、 上記駆動用 トラ ンジスタの電流入力端子一電流出力端子間電位がほぼ等しい状態で所定 の電流値を出力するよ う上記駆動用 トランジスタの電流制御端子電位 ( T F Tのゲー ト端子） を設定できる。
このときの上記駆動用 トランジスタの電流制御端子電位は第 1 のコン デンサと第 2のコンデンサの接続を切り離す場合第 1のコンデンサに、 切り離さない場合第 1および第 2のコンデンサに保持される。 その後、 上記駆動用 トランジスタの電流読み出し期間において、 上記 駆動用 トランジスタの電流入力端子一電流出力端子間電位は変化するが. その変化後の電位は上記駆動用 トランジスタの閾値電圧 .移動度のバラ ツキに依らず一定なので、 上記駆動用 トランジスタの電流入力端子ー電 流出力端子間を流れる電流値のパラツキを抑えることができる。
また、 本発明の第 2の駆動方法は、 以上のように、 上記駆動用 トラン ジスタの電流制御端子に第 1 コンデンサの一方の端子である第 1端子が 接続されており、 上記駆動用 トランジスタの電流書き込み期間では、 第 1のコンデンサの第 1端子に第 2のコンデンサの一方の端子である第 1 端子が接続され、 第 1の期間において、 第 2 コンデンサの他方端子であ る第 2端子を所定電圧線に接続し、 上記駆動用 トランジスタの電流制御 端子と電流入力端子とを接続し、 この時の上記駆動用 トランジスタの電 流制御端子電位を第 1のコンデンサおよぴ第 2コンデンサに保持し、 第 2の期間において、 上記駆動用 トランジスタの電流制御端子と電流入力 端子との接続を遮断し、 第 2 コンデンサの第 2端子の接続を上記所定電 圧線との接続から上記駆動用 トランジスタの電流入力端子との接続に切 り替え、 上記駆動用 トランジスタの電流制御端子電位を修正し、 この時 の上記駆動用 トランジスタの電流制御端子電位を第 1 コンデンサに保持 し、 上記駆動用 トランジスタの電流読み出し期間では、 上記第 1 コンデ ンサに保持された駆動用 トランジスタの電流制御端子電位によって、 上 記駆動用 トランジスタの出力電流を制御する構成である。
上記の駆動方法によれば、 画素回路及びソース ドライバ回路の駆動用 トランジスタの電流書き込み期間中の第 1の期間において、 駆動用 トラ ンジスタへ所定の電流を流すことで、 その駆動用 トランジスタの閾値電 圧 ·移動度のバラツキに対応した電流制御端子電位 （電位 V x とする） が得られる。 この電流制御端子電位は第 1 コンデンサおよび第 2コンデ ンサに保持される。 またこのとき、 第 1のコンデンサの第 1端子と第 2 のコンデンサの第 i端子は接続されており、 第 2 コンデンサの第 2端子 は所定電圧線 （上記所定電流を流す場合に対応した一定電位 V a とす る） に接続され、 該第 2 コンデンサには、 電位 V a - V Xが保持される ( 次に、 第 2の期間において、 第 2コンデンサの第 2端子を上記駆動用 トランジスタの電流入力端子 （T F Tの ドレイン端子またはソース端 子） へ接続する。 このとき、 駆動用 トランジスタの電流入出力端子電位 が V aのとき、 上記駆動用 トランジスタの電流制御端子電位 （T F Tの ゲート端子) が上記電位 V X となる。
その後、 上記駆動用 トランジスタへ所望の電流値を流すことで、 上記 駆動用 トランジスタの電流制御端子電位 （T F Tのゲー ト端子） が変化 する。 このときの電流制御端子電位 （T F Tのゲート端子） は上記駆動 用 トランジスタの閾値電圧 · 移動度のバラッキに依らず、 上記駆動用 ト ランジスタの電流入力端子一電流出力端子間電位がほぼ等しい状態で上 記駆動用 トランジスタの電流制御端子電位 （T F Tのゲー ト端子） が設 定される。
また、 上記駆動用 トランジスタを画素回路に配置する場合、 この所定 電流を電流駆動発光素子へ印加したとき、 電流駆動発光素子で発生する 電位ドロップは等しいので、 上記駆動用 トランジスタの電流入力端子一 電流出力端子間電位がほぼ等しい状態で所定の電流値を出力するよう上 記駆動用 トランジスタの電流制御端子電位 （T F Tのゲー ト端子） を設 定できる。 このときの上記駆動用 トランジスタの電流制御端子電位は第 1 のコン デンサと第 2のコンデンサの接続を切り離す場合第 1のコンデンサに、 切り離さない場合第 1およぴ第 2のコンデンサに保持される。
その後、 上記画素回路の非選択期間において、 上記駆動用 トランジス タの電流入力端子一電流出力端子間電位は変化するが、 その変化後の電 位は上記駆動用 トランジスタの閾値電圧 ·移動度のバラツキに依らず一 定なので、 上記駆動用 トランジスタの電流入力端子一電流出力端子間を 流れる電流値のバラツキを抑えることができる。
このよ うに本発明の第 1 と第 2の駆動方法は、 画素回路を構成する駆 動用 トランジスタの電流書き込み時と読み出し時の電流値の違いを小さ くすることに役立つ。 また、 ソース ドライバ回路を構成する駆動用 トラ ンジスタの電流書き込み時と読み出し時の電流値の違いを小さくするこ とにも役立つ。
後者の場合、 マ ト リ ックス状に トランジスタ (上記駆動用 トランジス タとは別の、 各画素回路に電流駆動発光素子に供給電流を制御する トラ ンジスタ） と電流駆動発光素子を配置し、 前記トランジスタの出力電流 値を上記駆動用 トランジスタの電流にて書き込むこと とで、 前記電流駆 動発光素子の表示を均一にできる。
更に、 本発明の第 1 と第 2の駆動方法では、 第 2の期間において、 第 2 コンデンサの第 2端子電位が上記 V aのとき、 電流制御端子電位 （T
F Tのゲート端子) が上記電位 V X となるため、 予め第 2の期間で第 2 コンデンサの第 2端子を上記所定電圧線に接続したままと し、 その後、 第 2コンデンサの第 2端子を上記所定電圧線との接続を切り離すことが 好ましい。 このことにより、 第 2の期間に第 2コンデンサの第 2端子が 最終電位となるまでの時間を短くでき、 より多くのゲート配線を駆動で き、 より多くの画素を表示できる。
即ち、 その最終電位は上記所定電圧線の電位 V aに近い電位となるた め、 予め第 2 コンデンサの第 2端子電位を電位 V a と しておいた方が、 最終電位となるまでの時間を短くできる。
このよ うな本発明の駆動方法の好ましき駆動例は、 第 1の駆動方法へ の適用時においては、 上記駆動用 トランジスタの電流制御端子と電流出 力端子との接続を遮断した後、 第 2 コンデンサの第 2端子を上記所定電 圧配線と接続したまま上記駆動用 トランジスタの電流出力端子と接続し. その電位を所定電圧配線の電位 V a と してから、 第 2 コンデンサの第 2 端子の接続を上記所定電圧線から切り離す駆動方法となる。
また、 第 2の駆動方法への適用時においては、 上記駆動用 トランジス タの電流制御端子と電流入力端子との接続を遮断した後、 第 2コンデン サの第 2端子を上記所定電圧配線と接続したまま上記駆動用 トランジス タの電流入力端子と接続し、 その電位を所定電圧配線の電位 V a と して から、 第 2 コンデンサの第 2端子の接続を上記所定電圧線から切り離す 駆動方法となる。
本発明のさらに他の目的、 特徴、 および優れた点は、 以下に示す記載 によって十分わかるであろう。 また、 本発明の利益は、 添付図面を参照 した次の説明で明白になるであろう。 図面の簡単な説明
図 1は、 本発明の一実施形態を示すものであり、 実施の形態 1に係る 表示装置における画素回路の構成を示す回路図である。 図 2は、 上記画素回路の制御配線における動作タイ ミングを示す波形 図である。
図 3は、 上記画素回路において、 駆動用 T F Tのソース一ゲート間電 位およびソース一 ドレイン間電位の変化に関するシミ ュ レーショ ン結果 を示すグラフである。
図 4は、 上記画素回路において、 有機 E L素子を流れる電流値のシミ ユ レーショ ン結果を示すグラフである。
図 5は、 上記画素回路において、 有機 E L素子を流れる電流値のシミ ユ レーション結果を示すダラフである。
図 6は、 実施の形態 1に係る表示装置における画素回路の図 1 とは別 の構成を示す回路図である。
図 7は、 実施の形態 2に係る表示装置の構成を示す回路図である。 図 8は、 実施の形態 2に係る表示装置における画素回路及びソース ド ライバ回路の構成を示す回路図である。
図 9は、 上記画素回路及びソース ドライバ回路の制御配線における動 作タイミングを示す波形図である。
図 1 0は、 上記画素回路において、 有機 E L素子を流れる電流値のシ ミ ュ レーショ ン結果を示すグラフである。
図 1 1は、 実施の形態 3に係る表示装置における画素回路及ぴソース ドライバ回路の構成を示す回路図である。
図 1 2は、 上記画素回路及びソース ドライバ回路の制御配線における 動作タイミングを示す波形図である。
図 1 3は、 上記画素回路において、 有機 E L素子を流れる電流値のシ ミ ュ レーショ ン結果を示すグラフである。 図 1 4は、 実施の形態 4に係る表示装置におけるソース ドライバ回路 の構成を示す回路図である。
図 1 5は、 上記ソース ドライバ回路の制御配線における動作タイミ ン グを示す波形図である。
図 1 6は、 上記ソース ドライバ回路において、 駆動用 T F Tのソース 一ゲ一ト間電位おょぴソース一 ドレイン間電位の変化に関するシミュレ ーション結果を示すダラフである。
図 1 7は、 上記ソース ドライバ回路において、 駆動用 T F Tのソース 一 ドレイン間を流れる電流値のシミュレーション結果を示すダラフであ る。
図 1 8は、 図 1 4に示すソ一ス ドライバ回路と図 1に示す画素回路を 組み合わせた場合の表示装置において、 各制御配線における動作タイミ ングを示す波形図である。
図 1 9は、 図 1 4に示すソース ドライバ回路と図 1に示す画素回路を 組み合わせた回路構成において、 ソース ドライバ回路の駆動用 T F Tの ソース一ゲート間電位おょぴソース一 ドレイン間電位の変化に関するシ ミュレーション結果を示すダラフである。
図 2 0は、 図 1 4に示すソース ドライバ回路と図 1に示す画素回路を 組み合わせた回路構成において、 画素回路の有機 E L素子を流れる電流 値のシミ ュ レーショ ン結果を示すグラフである。
図 2 1は、 実施の形態 4に係る表示装置におけるソース ドライバ回路 の図 1 4 とは別の構成を示す回路図である。
図 2 2は、 従来の表示装置における画素回路の構成例を示す回路図で ¾>る。 図 2 3は、 従来の表示装置における画素回路の他の構成例を示す回路 図である。
図 2 4は、 上記従来の画素回路の制御配線における動作タイ ミ ングを 示す波形図である。
図 2 5は、 上記従来の画素回路において、 有機 E L素子を流れる電流 値のシミュ レーション結果を示すダラフである。
図 2 6は、 上記従来の画素回路において、 有機 E L素子を流れる電流 値のシミュ レーショ ン結果を示すダラフである。
図 2 7は、 上記従来の画素回路において、 駆動用 T F Tのソース一ゲ ー ト間電位おょぴソース一 ドレイ ン間電位の変化に関するシミ ュ レーシ
3 ン結果を示すグラフである。
図 2 8は、 駆動用 T F Tにおいて、 ソース ' ドレイ ン間電圧 V s d と . ソース * ドレイ ン間を流れる電流値の関係を示すグラフである。
図 2 9は、 駆動用 T F Tと有機 E L素子を直列に接続した回路構成を 示す回路図である。
図 3 0は、 図 2 9の回路を用い、 非選択期間での駆動用 T F Tのソー ス · ドレイン間電流のばらつきを、 シミ ュ レーショ ンにて調べた場合の 結果を示すグラフである。
図 3 1は、 実施の形態 5に係る表示装置における画素回路及びソース ドライバ回路の構成を示す回路図である。
図 3 2は、 上記画素回路及びソース ドライバ回路の制御配線における 動作タイ ミングを示す波形図である。
図 3 3は、 上記画素回路及びソース ドライバ回路において、 駆動用 T F Tのソース一ドレイ ン間を流れる電流値のシミ ュ レ一ション結果を示 すグラフである。
図 3 4は、 実施の形態 6に係る表示装置における画素回路及びソース ドライバ回路の構成を示す回路図である。
' 図 3 5は、 上記画素回路及びソース ドライバ回路の制御配線における 動作タイミングを示す波形図である。
図 3 6は、 上記画素回路及びソース ドライバ回路において、 駆動用 T F Tのソース一 ドレイ ン間を流れる電流値のシミ ユ レーショ ン結果を示 すグラフである。
図 3 7は、 実施の形態 6に係る表示装置の別の画素回路及びソース ド ライバ回路の構成を示す回路図である
図 3 8は、 実施の形態 7に係る表示装置における画素回路及びソース ドライバ回路の構成を示す回路図である。
図 3 9は、 上記画素回路及ぴソース ドライバ回路の制御配線における 動作タイミングを示す波形図である。
図 4 0は、 図 8 の画素回路及びソース ドライバ回路において、 駆動用
T F Tのソース一 ドレイ ン間電位およびソース一 ドレイ ン間で電流の変 化に関するシミ ュ レ一ショ ン結果を示すグラフである。
図 4 1は、 実施の形態 8に係る表示装置における画素回路及びソース ドライバ回路及びその他の回路の構成を示す回路図である。
図 4 2は、 上記画素回路及ぴソース ドライバ回路の制御配線における 動作タイ ミ ングを示す波形図である。
図 4 3は、 図 4 1の画素回路及びソース ドライバ回路において、 駆動 用 T F Tのソース一 ドレイ ン間電位およびソース一 ドレイ ン間で電流の 変化に関するシミ ュ レーショ ン結果を示すグラフである。 図 4 4は、 実施の形態 9に係る表示装置における画素回路及びソース ドライバ回路及びその他の回路の構成を示す回路図である。
図 4 5は、 上記画素回路及びソース ドライバ回路及びその他の回路の 制御配線における動作タイ ミングを示す波形図である。 発明を実施するための最良の形態
本棻明の実施の形態について図 1 ないし図 2 1、 および図 3 1ないし 図 4 5に基づいて説明すれば、 以下の通りである。 なお、 本発明はこれ に限定されるものではない。
本発明に用いられるスィ ツチング素子は低温ポリシリ コン T F Tや C
G (Continuous Grain) シリ コン T F Tなどで構成できるが、 本実施の 形態では C Gシリ コン T F Tを用いること とする。
こ こで、 C Gシリ コン T F Tの構成は、 例えば "4.0 - in. TFT - 0し ED Displays and a Novel Digital Driving Method ' SID' 00 Digest ^ pp.924- 927、 半導体エネルギー研究所） に発表されており、 C Gシリ コ ン T F T の製造プ ロ セス は、 例えば " Continuous Grain Silicon Technology and Its Applications for Active Matrix Display v AM~ LCD 2000 、 pp.25- 28、 半導体エネルギー研究所） に発表されている。 すなわち、 C Gシリ コン T F Tの構成およびその製造プロセスは何れも 公知であるため、 ここではその詳細な説明は省略する。
また、 本実施の形態で用いる電気光学素子である有機 E L素子につい ても、 その構成は、 例えば "Polymer Light-Emitting Diodes for use in Flat panel Display" (AM一 LCD ' 01、 pp.211— 214、 半導体エネノレギ 一研究所） に発表されており公知であるため、 ここではその詳細な説明 は省略する。
〔実施の形態 1〕
本実施の形態 1では、 本発明に係る第 1の特徴的構成を画素回路にお いて適用した場合について説明する。
本実施の形態 1 に係る表示装置は、 図 1に示すように、 その各画素回 路 A i j において、 電源配線 V s と共通配線 V c o mとの間に駆動用 ト ランジスタである駆動用 T F T 1 と電気光学素子である有機 E L素子
(電流駆動発光素子） 6 とを直列に配置している。 駆動用 T F T 1は、 有機 E L素子 6への供給電流を制御する。
駆動用 T F T 1 のゲー ト端子 （電流制御端子） は、 第 1 のスィ ッチ用 ト ランジスタであるスィ ッチ用 T F T 3を介してソース配線 S j と接続 されている。 駆動用 T F T 1のゲート端子 （電流制御端子） には、 第 1 コンデンサ 2およぴ第 2コンデンサ 7の一方の端子が接続されている。 第 1 コンデンサ 2のも う一方の端子は、 駆動用 T F T 1のソース端子 (電流入力端子) および電源配線 V s へ接続されている。 第 2コンデン サ 7 のもう一方の端子は、 第 3 のスィツチ用 ト ランジスタであるスィッ チ用 T F T 8を介して所定電圧線 V aに接続され、 第 2 のスィ ッチ用 ト ランジスタであるスイツチ用 T F T 9を介してソース配線 S j に接続さ れている。 尚、 以下の説明では、 第 1 コンデンサ 2および第 2コンデン サ 7において、 駆動用 T F T 1のゲートと接続される側の端子を第 1端 子、 第 1端子と反対側の端子を第 2端子とする。
スィツチ用 T F T 3およぴスィ ッチ用 T F T 8 のゲート端子は制御配 線 C i に接続されており、 スィ ッチ用 T F T 9 のゲート端子は制御配線 G i に接続されている。 駆動用 T F T 1 の ドレイ ン端子 （電流出力端子） と有機 E L素子 6の 陽極との間にはスィツチ用 T F Τ 4が配置されており、 該スィッチ用 Τ F Τ 4のゲート端子は制御配線 R i に接続されている。 駆動用 T F T 1 とスィッチ用 T F T 4との間の接続点は、 スィ ッチ用 T F T 5を介して ソース配線 S j と接続されており、 該スィツチ用 T F T 5のゲート端子 は制御配線 W i に接続されている。
これら制御配線 C i , G i ， W i のうち何れを第 2の配線 （ゲート配 線） と しても良いし、 これらスィッチ用 T F T 3 , 9 , 5のうち何れを 選択用 T F Tとしても良い。 尚、 本実施の形態では制御配線 G i をゲー ト配線 G i と表記することがある。
この回路構成では、 駆動用 T F T 1のゲー ト端子は、 スィ ッチ用 T F T 3、 ソ一ス配線 S j およぴスィツチ用 T F T 5を介して駆動用 T F T 1の ドレイ ン端子へ接続される。 また、 第 2コンデンサ 7の第 2端子は. スィ ッチ用 T F T 9、 ソース配線 S j およびスィ ッチ用 T F T 5を介し て駆動用 T F T 1の ドレイ ン端子へ接続される。
上記のよ うに本発明の手段では、 第 1 のスィツチ用 T F Tであるスィ ツチ用 T F T 3は直接駆動用 T F Tの電流制御端子と電流出力端子間を 接続する場合だけでなく、 ソース配線 S j 、 スィ ッチ用 T F T 5を通し て間接的に接続する場合も含む。
また、 第 2のスィッチ用 T F Tであるスィッチ用 T F T 9も直接第 2 のコンデンサの第 2端子と駆動用 T F Tの電流出力端子間を接続する場 合だけでなく、 上記のようにソース配線 S j 、 スィツチ用 T F T 5を通 して間接的に接続する場合も含む。
上記表示装置の画素回路 A i j における動作を、 制御配線 R i , W i C i ， G i およびソース配線 S j の動作タイミングを示す図 2を参照し て以下に説明する。
本実施の形態 1 に係る駆動方法 （本発明の第 1の駆動方法） では、 選 択期間 （すなわち、 駆動用 トランジスタの電流書き込み期間） である時 間 0〜 5 t 1 の間に、 制御配線 R i の電位を H i g h (GH) と してス イッチ用 T F T 4を O F F状態と し、 制御配線 W i の電位を L o w (G L ) と してスィッチ用 T F T 5を O N状態とする。
そして、 第 1の期間 （時間 t l〜 2 t l ) において、 制御配線 C i の 電位を H i g hと して、 スィッチ用 T F T 3 · 8を O N状態とする。 こ の結果、 駆動用 T F T 1 のゲート端子 （電流制御端子） と ドレイ ン端子 (電流出力端子） とはスィッチ用 T F T 3 · 5を通じて接続される。 ま た、 第 2コンデンサ 7における第 2端子は、 スィ ッチ用 T F T 8を通じ て所定電圧線 V aへ接続される。 そしてこのとき、 電源配線 V sから駆 動用 T F T 1、 スィッチ用 T F T 5、 ソース配線 S j を通じて、 図示し ないソース ドラィバ回路へ向けて一定電流が流される。
なお、 上記第 1 の期間は時間 0から始めても構わないので、 図 2では そのことを破線を用いて示す。
その後 （時間 2 t 1以降） 、 制御配線 C i の電位を L o wと してスィ ツチ用 T F T 3 · 8を O F F状態とする。 これはスィッチ T F T 3 とス イッチ T F T 9が同時に O N状態とならないようにするためであり、 実 際に必要な期間は t 1 より短い。 このとき、 上記第 1の期間で設定され たソース配線 S j の電位は、 第 1 コンデンサ 2および第 2コンデンサ 7 を用いて保持される。
次に、 第 2の期間 （時間 3 t 1〜 4 t 1 ) において、 制御配線 G i の 電位を H i g hとして、 スィ ッチ用 T F T 9を O N状態とする。 この結 果、 第 2コンデンサ 7 の第 2端子は、 駆動用 T F T 1 の ドレイ ン端子と スィッチ用 T F T 9 · 5を通じて接続される。 そしてこのとき、 電源配 線 V sから駆動用 T F T 1、 スィッチ用 T F T 5、 ソース配線 S j を通 じて図示しないソース ドライバ回路へ所望の電流が流れる。
上記第 2 の期間で設定された駆動用 T F T 1 のソース · グート間電位 は、 その後 （時間 4 t l以降） 、 制御配線 G i の電位を L o wとしスィ ツチ用 T F T 9を O F F状態とすることで、 第 1 コンデンサ 2および第 2コンデンサ 7に保持される。 なお、 この後制御配線 R iが L o wとな り、 制御配線 W iが H i g hとなるまでの時間 4 t 1〜 5 t 1は、 スィ ツチ用 T F T 9が確実に O F F状態となつてから、 選択期間を終えるた めであり、 そのために必要な時間は t 1 より短くて良い。 .
以上でこの画素回路 A i j の選択期間が終わり、 次の画素回路 A ( i + 1 ) j の選択期間になるが、 上記画素回路 A i j における駆動用 T F Τ 1 のソース · ゲー ト間電位 V s g、 ソース · ドレイ ン間電位 V s d の 変化をシミ ュ レーシヨ ンした結果を図 3に示す。 尚、 図 3において示し ているソース · ドレイン間電位 V s d ( 1 ) 〜V s d ( 5 ) 、 およぴソ ース · ゲート間電位 V s g ( 1 ) 〜V s g ( 5 ) のそれぞれは、 駆動用 T F T 1 の閾値電圧 ·移動度の特性が以下の表 2に示す条件に相当する 〔表 2〕
Figure imgf000034_0001
図 3では、 時間 4 6 0〜 4 7 0 μ sが上記第 1の期間に相当する。 図 3から判る通り、 この期間では駆動用 T F T 1のソース . ドレイ ン間電 位 V s d ( 1 ) 〜 ( 5 ) とソース · ゲート間電位 V s g ( 1 ) 〜 ( 5 ) とは一致している。
また、 図 3では、 時間 4 8 0〜 4 9 0 s が上記第 2の期間に相当す る。 図 3から判る通り、 この期間では駆動用 T F T 1 の閾値電圧 '移動 度の条件の違いに関わらず、 ソース ' ドレイ ン間電位 V s dはほぼ同じ 値となっている。
これは、 先の第 1期間において、 第 2コンデンサ 7の第 2端子を一定 電位 V aに接続し、 その後、 この第 2端子を駆動用 T F T 1の ドレイ ン 端子に接続することで、 駆動用 T F T 1のソース · ドレイン間電位が V s —V aのとき、 ソース ' ゲート間電位が上記図 1 2の第 1期間のソー ス · ゲート間電位となるよう第 1及び第 2コンデンサへ電荷が貯められ たためである。
このことにより、 駆動用 T F T 1の閾値電圧 ·移動度のばらつきに依 らず、 駆動用 T F T 1のソース · ドレイン間電位が上記電位 V s — V a のとき、 駆動用 T F Τ 1のソース · ゲート間電位が上記第 1期間のソー ス · ゲート間電位となるよう設定できる。 この状態で電源配線 V sから 駆動用 T F T 1、 スィッチ用 T F T 5、 ソース配線 S j を通して図示し ないソース ドライバ回路へ所望の電流を流す。 このことにより、 このと き発生するソース ' ゲート間電位 V s gは、 駆動用 T F Tの閾値電圧 . 移動度のばらつきに依らず、 駆動用 T F T 1のソース · ドレイン間電位 が一定であれば、 駆動用 T F T 1から概ね一定の電流を流すよ う設定さ れる。
その後、 図 3に示すように、 非選択期間 （すなわち、 駆動用 トランジ スタの電流読みだし ： 概ね時間 5 0 0 μ s以降） において、 駆動用 T F Τ 1 のソース · ドレイ ン間電位は変化する。 しかし、 この駆動用 T F Τ 1の負荷である有機 E L素子 6はダイォード的特性を示すので、 多少の 電流値の違いがあっても電位ドロップは概ね一定となる。 このため、 駆 動用 T F Τ 1 の ドレイ ン端子電位は駆動用 T F Τ 1 の閾値電圧 ·移動度 のばらつきに依らず概ね一定となり、 駆動用 T F T 1 のソ一ス · ドレイ ン間電圧はほぼ一定となる。 この結果、 駆動用 T F Τ 1の閾値電圧 . 移 動度に依らず、 有機 E L素子 6を流れる電流値のばらつきが抑えられる < なお、 上記一定電位 V aを上記有機 E L素子 6 の印加電圧一電流特性 から予想される電位 （その電流値における有機 E Lの陽極電位） とする ことで、 上記駆動用 T F T 1の電流書き込み時と読み出し時のソース . ドレイ ン間電圧をほぼ等しくできるので好ましい。
この有機 E L素子 6を流れる電流値をシミ ュ レーショ ンで求めた結果 を図 4およぴ図 5に示す。
図 4におけるシミ ュ レーショ ンでは、 0 . 3 2 m s毎に選択期間が来 W 200
34
るよう設定し、 最初の時間 0 . 3 5 m s〜 0 . 6 7 m sの間でソース配 線 S j へ電流値 0 . 1 μ Αが流れるよう設定した。 それ以降は、 時間 0 3 2 m s毎に、 ソース配線 S j へ流れる電流値を 0 . 1 刻みで 0 . 9 / Aまで増加させ、 その後 0に戻し、 再度 0 . 1 A刻みで増加させ ている。
このシミ ュ レーショ ンにおいて、 ソース配線 S j に流した電流値 （ 0 〜 0 · 9 M A迄の 1 0点） を横軸にし、 これらの各電流値を与えた後の 非選択期間における有機 E L素子 6へ流れる電流値を縦軸として、 その ばらつきを示したのが図 5である。 図 5において、 ソース配線 S j へ 0 9 Aの電流を流した後の非選択期間では、 有機 E L素子を流れる電流 値は約 0 . 9 7〜 ： 1 · 0 1 μ A ( + 8 %〜十 1 3 % ) の範囲でばらつい ている。
これは、 図 2 6に示した従来技術でのシミ ュ レーショ ン結果 ( + 5 % 〜 + 2 4 %のばらつき、 即ち幅 1 9 %のばらつき） に比べ充分小さくな つており、 本発明の手段が有効 （+ 8 %〜+ 1 3 %のばらつき、 即ち幅 5 %のばらつき） であることを証明している。
なお、 本発明に係る画素回路構成において、 上記ばらつきを更に抑え るには、 第 1および第 2コンデンサ 2， 7の絶対容量おょぴその相対比 —定電位 V a の値、 駆動用 T F T 1 のグート幅等を最適化することが有 効である。
例えば、 第 2コンデンサ 7 の容量 C 2 と第 1 コンデンサ 2の容量 C 1 との比 C 2 / C 1 は、 その比が大きいほど、 第 2の期間で起こるソー ス · ゲート間電位 V s g の変化を得るために必要なソース · ドレイン間 電位のばらつきを抑えることができる。 この場合、 駆動用 T F T 1の閾 値電圧 ·移動度に依るソース · ドレイ ン間電位のばらつきを抑え、 非選 択期間に有機 E L素子 6に流れる電流値のばらつきを抑えるので好まし い
但し、 各コンデンサの容量の絶対値を小さく しすぎると、 各コンデン サに保持される電位が、 そのコンデンサに繋がるスィ ッチ用 T F T 3， 8 , 9のゲート端子電位の変化の影響を受け、 その結果、 非選択期間に 有機 E L素子 6に流れる電流値をばらっかせるので好ましくない。
また、 第 1の期間に与える一定電位 V aの値は、 電源配線 V s との電 位差 V s — V aが、 非選択時に想定されるソース · ドレイン間電位 V s dよりやや大きめに設定するかほぼ同じに設定されることが好ましい。 伹し、 電位差 V s — V aの設定が余りに大きすぎる場合、 電流書き込み 時と非選択時とのソース . ドレイ ン間電位 V s dの変化が大きく なりす ぎ、 ソース配線 S j から供給した電流値に比べ、 実際に有機 E L素子 6 に流れる電流値が小さくなり過ぎるので好ましくない。
また、 駆動用 T F T 1のゲート幅 Wについては、 大きすぎると駆動用
T F T 1のソース · ゲート間電位が小さくなりすぎて、 ゲー ト電位の変 動が非選択期間に有機 E L素子 6に流れる電流値をばらっかせるため好 ましくない。 また、 上記ゲート幅 Wは、 小さすぎても必要な電流を得る のに必要なソース · ドレイ ン間電位が大きく なり過ぎるため好ましくな レヽ c
本実施の形態 1で用いた有機 E L素子に対しては、 図 1 に示す画素回 路 A i j において、 C l = 1 0 0 0 f F、 C 2 = 5 0 0 f F、 V s = 1 6 V、 V a = 1 0 V、 W= 1 2 inのとき、 有機 E Lを流れる電流値の ばらつきが最も少なくなり （ 1 %程度） 好適であった。 なお、 これら第 1およぴ第 2コンデンサ 2， 7の絶対容量 C l， C 2 およびその相対比、 一定電位 V aの値、 駆動用 T F T 1のゲート幅 Wは 駆動すべき有機 E L素子の特性、 必要な輝度、 用いる駆動用 T F T 1の 特性に依存するので、 実際にパネルを設計するときに、 改めてシミ ュ レ ーシヨ ンを重ねた上で決定する必要がある。
なお、 図 1の画素回路構成では、 駆動用 T F T 1のゲート端子と ドレ ィン端子とを接続するためにスイ ッチング用 T F T 3をソース配線 S j へ接続したが、 直接駆動用 T F T 1 の ドレイ ン端子へ接続しても良い。 これは、 第 2コンデンサ 7の第 2端子を駆動用 T F T 1のドレイン端子 へ接続するためのスィッチング用 T F T 9についても同様であり、 スィ ツチング用 T F T 3 , 9は、 直接駆動用 T F T 1のドレイン端子へ接続 しても良い。
また、 有機 E L素子を駆動用 T F Tのソース側に配置することもでき る。 このとき、 図 6に示すように、 駆動用 T F T 1 ' は n型 T F Tとな り、 有機 E L素子 6 ' の陰極が駆動用 T F T 1 ' のソース端子側に繋が る。 また、 上記図 6に示す構成では、 スィ ッチ用 T F T 4 ' およびスィ ツチ用 T F T 5 ' が共に n型 T F Tと して形成されている点が図 1 に示 す画素回路構成と異なっている。
また、 スィ ッチ用 T F T 3は駆動用 T F T 1 ' の ドレイ ン端子へ接続 されている。 スィッチ用 T F T 9 も同様である。
図 6に示す画素回路構成について、 その他の配線、 動作は図 1 と同様 なので、 図 1 と同様の構成については同一の部材番号を付し、 ここでは その説明を省略する。
〔実施の形態 2〕 本実施の形態 2では、 本発明に係る第 1の特徴的構成を画素回路およ びソース ドライバ回路において適用した場合の第 1の例について説明す る。
本実施の形態 2に係る表示装置は、 本発明の特徴的構成部分を、 画素 回路とソース ドライバ回路とに分割して配置した構成である。 このため. 上記表示装置は、 図 7に示すように、 第 1 の配線であるソース配線 S j ( j = l〜mの整数） と第 2 の配線であるゲー ト配線 G i ( i = l〜 n の整数） とが交差する領域に画素回路 A i j を配置し、 ソース配線 S j にソース ドライバ回路 5 0を接続し、 ゲート配線 G i にゲート ドライバ 回路 5 1を接続した構成となっている。
上記表示装置において、 本発明の特徴的構成を含む画素回路 A i j と ソース ドライバ回路 5 0 の出力段であるソース ドライバ出力端回路 D j との構成を図 8に示す。
本実施の形態 2に係る表示装置では、 上記図 8に示すように、 ソース 配線 S j とゲー ト配線 G i が交差する領域に画素回路 A i j が配置され. 各画素回路 A i j には、 ァクティブ素子である駆動用 T F T 1 1 と電気 光学素子である有機 E L素子 1 6 と第 1 コンデンサ 1 2が配置されてい る。 この駆動用 T F T 1 1 と有機 E L素子 1 6 とは、 電源配線 V s と共 通配線 V c o mの間に直列に配置されている。
そして、 駆動用 T F T 1 1のゲー ト端子 （電流制御端子） には第 1 コ ンデンサ 1 2の一方の端子 (第 1端子とする） が接続され、 第 1 コンテ、 ンサ 1 2のもう一方の端子 （第 2端子とする） は駆動用 T F T 1 1 のソ ース端子 （電流入力端子） および電源配線 V s へ接続されている。
また、 この画素回路構成では、 ソース配線 S j に平行に第 3の配線で ある信号線 T j が配置され、 駆動用 T F T 1 1のゲート端子はスィツチ 用 T F T 1 5を介して信号線 T j に接続している。
さらに、 駆動用 T F T 1 1 の ドレイ ン端子 （電流出力端子） と有機 E L素子 1 6の陽極との間にはスィ ッチ用 T F T 1 3が配置されており、 駆動用 T F T 1 1 とスィ ッチ用 T F T 1 3 との間の接続点は、 スィ ッチ 用 T F T 1 4を介してソース配線 S j と接続されている。
この画素回路 A i j を構成するスィ ッチ用 T F T 1 5， 1 4， 1 3の ゲート端子には各々制御配線 G i， W i , R i が接続されている。
ソース ドライバ回路 5 0では、 複数の画素回路 A l j 〜A n j に対応 して 1つの出力端回路 D j が配置されている。 この出力端回路 D j は、 図 8に示すように、 信号線 T j に第 2 コンデンサ 2 5の一方の端子 (第 1端子とする） が接続され、 更に信号線 T j とソース配線 S j との間に 第 1のスィッチ用 トランジスタであるスィッチ用 T F T 2 2が配置され ている。 また、 第 2 コンデンサ 2 5のも う一方の端子 （第 2端子とす る） と所定電圧線 V aの間には第 3のスィ ッチ用 トランジスタであるス イッチ用 T F T 2 3が配置され、 第 2コンデンサ 2 5の第 2端子とソー ス配線 S j との間には第 2のスィ ツチ用 トランジスタであるスィ ッチ用 T F T 2 4が配置されている。 さらに、 信号線 T j と O F F電位線 V o f f との間には第 4のスィッチ用 トランジスタであるスィ ッチ用 T F T 2 1が配置されている。
上記出力端回路 D j において、 スィ ッチ用 T F T 2 1 のゲート端子に は制御配線 E j が接続され、 スィ ッチ用 T F T 2 2， 2 3のゲート端子 には制御配線 C j が接続され、 スイツチ用 T F T 2 4のゲート端子には 制御配線 B j が接続されている。 上記表示装置の画素回路 A i j および出力端回路 D j における動作を. 制御配線 R i , W i , G i , C j , E j , B j およびソース配線 S j の 動作タイミングを示す図 9を参照して以下に説明する。
本実施の形態 2に係る駆動方法 （本発明の第 1の駆動方法） では、 画 素回路 A i j の選択期間である時間 0〜 5 t 1 の間に、 制御配線 R i の 電位を H i g h ( G H) と してスィ ッチ用 T F T 1 3を O F F状態と し. 制御配線 W i の電位を L o w (G L ) と してスィッチ用 T F T 1 4を O N状態とする。
画素回路 A i j では、 第 1 の期間 （時間 t 1〜 2 t 1 ) において、 制 御配線 G i の電位を H i g hと してスィッチ T F T 1 5を ON状態と し. 駆動用 T F T 1 1 のゲート端子を信号線 T j と電気的に接続させる。 こ れにより、 駆動用 T F T 1 1のグー ト端子に第 1 コンデンサ 1 2および 第 2コンデンサ 2 5が接続された状態を作る。
これと前後し、 出力端回路 D j では、 制御配線 C j の電位を H i g h として、 スィ ッチ用 T F T 2 2 , 2 3を O N状態とする。 この結果、 駆 動用 T F T 1 1 のゲー ト端子と ドレイ ン端子とが、 スィツチ用 T F T 1 5， 2 2 , 1 4を通じて電気的に接続される。 また、 第 2コンデンサ 2 5の第 2端子は、 スィツチ用 T F T 2 3を通じて所定電圧線 V aへ接続 される。 このとき、 電源配線 V sから駆動用 T F T 1 1， スィ ツチ用 T F T 1 4 , ソース配線 S j を通して電流出力端 I j より一定電流が流れ る。
その後、 このときのソース配線 S j の電位を第 1 コンデンサ 1 2およ び第 2コンデンサ 2 5を用いて保持するために、 制御配線 C j の電位を L o wと してスィ ッチ用 T F T 2 2， 2 3を O F F状態とする。 このとき、 第 1 コンデンサ 1 2およぴ第 2コンデンサ 2 5によ り、 駆 動用 T F T 1 1のゲートでは、 該駆動用 T F T 1 1 の閾値電圧 ·移動度 に依らず、 第 2コンデンサ 2 5の第 2端子電位が V aのとき、 先の一定 電流 （上記第 1 の期間で駆動用 T F T 1 1のソース · ドレイン間に流れ た電流） が流れるような電位が保持される。
次に、 第 2の期間 （時間 3 t 1 ~ 4 t 1 ) では、 制御配線 B j の電位 を H i g hと して、 スィ ッチ用 T F T 2 4を ON状態とする。 この結果. 第 2コンデンサ 2 5の第 2端子は、 スィ ッチ用 T F T 2 4， 1 4を通じ て駆動用 T F T 1 1の ドレイン端子と接続される。 このとき、 電源配線 V sから駆動用 T F T 1 1 , スィ ッチ用 T F T 1 4 , ソース配線 S j を 通じて電流出力端 I j より所望の電流が流される。
これにより、 上記第 2の期間では、 駆動用 T F T 1 1の閾値電圧 ·移 動度に依らず、 駆動用 T F T 1 1 のソース · ドレイン間電位が上記電位 V s _ V aのとき、 駆動用 T F T 1 1に上記電流を流すよう設定される t そして、 駆動用 T F T 1 1へ所望の電流を流すことで、 駆動用 T F T 1 1のソース · ドレイ ン間電位が概ね一定の条件で駆動用 T F Tのゲー ト · ソース間電位を設定できる。
この第 2の期間での駆動用 T F T 1 1のソース · ゲー ト間電位は、 そ の後、 時間 4 t 1で、 制御配線 G i の電位を L o wと し、 スィッチ用 T F T 1 5を O F F状態とすることで、 第 1 コンデンサ 1 2に保持される ( その後、 時間 5 t 1で、 制御配線 B j の電位を L o wと してスィッチ 用 T F T 2 4を O F F状態とすることで第 2 コンデンサ 2 5 とソース配 線 S j との電気的接続を遮断し、 制御配線 W i の電位を H i g hとして スィツチ用 T F T 1 4を O F F状態とすることで駆動用 T F T 1 1の ド レイ ン端子とソース配線 S j との電気的接続を遮断する。 さらに、 制御 配線 R i の電位を L o wとしてスィッチ用 T F T 1 3を O N状態と して 駆動用 T F T 1 1から有機 E L素子 1 6へ電流を流す状態とする。
以上で、 画素回路 A i j の選択期間が終わり、 次の画素回路 A ( i + 1 ) 〗 の選択期間になる。
上記図 8 こ示す画素回路構成およびソース ドライバ回路の出力端回路 構成を用いて、 有機 E L素子 1 6を流れる電流値をシミ ュ レーシヨ ンで 求めた結果を図 1 0に示す。
図 1 0におけるシミ ュ レーショ ンでは、 0. 5 5 m s毎に選択期間が 来るよう設定し、 最初の時間 0. 0 6 m s〜 0. 6 1 m sの間でソース 配線 S j へ電流値 0. 1 μ Aが流れるよう設定した。 それ以降は、 時間 0 · 5 5 m s毎に、 ソース配線 S j へ流れる電流値を 0. 1 A刻みで 0. 9 μ Aまで増加させ、 その後 0に戻し、 再度 0. l i A刻みで増加 させている。
上記図 1 0 と実施の形態 1で示した図 4 とを比較すれば判る通り、 本 実施の形態 2のように本発明の特徴的構成の一部をソース ドライバ回路 に配置した構成でも、 総てを画素回路に配置した実施の形態 1の構成と 同様に、 駆動用 T F Τ 1 1の閾値電圧 ·移動度のばらつきの影響を弱め 非選択期間に有機 E L素子 1 6に流れる電流値のばらつきを抑えること ができる。
また、 図 8の画素回路構成と実施の形態 1で示した図 1の画素回路構 成とを比較すれば判る通り、 本実施の形態 2に係る構成では、 スィ ッチ 用 T F Tやコンデンサをソース ドライバ回路側に配置するので、 ボ トム エミ ッショ ン構成 （T F T素子を形成した透明基板側に光を放出する構 成） の表示装置において、 画素当たりに配置できる有機 E L素子の面積 を大きくできるといった効果が得られる。
この結果、 有機 E L素子の単位面積当たりの発光輝度が抑えられるの で、 有機 E L素子の輝度半減寿命を延ばすことができる。
また、 トップェミ ッショ ン構成 （T F T素子を形成した透明基板とは 反対側に光を放出する構成） において画素に配置する素子数が増えない ので、 従来技術と同様なサイズまで画素サイズを小さくできる。
また、 本実施の形態 2において、 非選択期間における有機 E L素子 1 6の電流値を 0 とする場合、 図 9における期間 6 t 1〜 1 0 t 1に示す ように、 制御配線 E j の電位を H i g hとしてスィ ッチ用 T F T 2 1 を O N状態と し、 信号線 T j へ O F F電位 V o f f を供給すればよい。 ま たこの間、 制御配線 C j , 制御配線 B j の電位は L o wとする。
その結果、 上記期間 （ 6 t 1〜： L 0 t 1 ) 、 信号線 T j は O F F電位 となるので、 図 1 0の 5 . 0 1〜 5 . 5 6 m s に示すように、 有機 E L 素子 1 6を流れる電流値をほぼ 0 とできる。
このシミュレ一ンョン結果と従来の図 2 5のシミュレーンョ ン結果と を比較すれば、 図 8に示す回路構成において、 スィ ッチ用 T F T 2 1 を 用いることで、 有機 E L素子 1 6を流れる電流値を 0に近づけることが できることが判る。 その結果、 表示装置のコン トラス トを向上すること ができるので好ましい。
〔実施の形態 3〕
本実施の形態 3では、 本発明に係る第 1の特徴的構成を画素回路およ ぴソース ドライバ回路において適用した場合の第 2の例について説明す る。 本実施の形態 3に係る表示装置も、 本発明の特徴的構成部分を、 画素 回路とソース ドライバ回路とに分割して配置した構成である。 このため. 上記表示装置は、 実施の形態 2 と同様に図 7に示すよ うな構成となり、 ここではその説明を省略する。
上記表示装置において、 本発明の特徴的構成を含む画素回路 A i j と ソース ドライバ回路 5 0の出力段であるソース ドライバ出力端回路 D j との構成を図 1 1に示す。
本実施の形態 3に係る表示装置では、 図 1 1に示すように、 画素回路 A i j の構成において、 実施の形態 2で示した図 8の画素回路構成の 3 本の制御配線 G i , W i， R i の代わりに 1本のゲート配線 G i を用い. p型 T F Tであるスィツチ用 T F T 1 4の代わりに n型 T F Tであるス イ ッチ用 T F T 1 4 ' を用いている。 すなわち、 図 1 1に示す画素回路 A i j では、 スィ ッチ用 T F T 1 3， 1 5 , 1 4 ' がゲー ト配線 G i に より駆動される。
また、 電源配線 V s をソース配線 S j に平行な状態から、 ゲート配線
G i に平行な状態に変更している。 その他の点では図 1 1の回路は図 8 の回路と同じなので、 ここではその詳しい説明は省略する。
上記表示装置の画素回路 A i j および出力端回路 D 〗 における動作を 制御配線 G i , C j , E j , Β j およびソース配線 S j の動作タイ ミ ン グを示す図 1 2を参照して以下に説明する。
本実施の形態 3に係る駆動方法では、 画素回路 A i j の選択期間のう ち、 時間 t 1〜 5 t 1で、 ゲート配線 G i の電位を H i g h ( G H ) と して、 スィ ッチ用 T F T 1 3を O F F状態と し、 スィ ッチ用 T F T 1 4 ' , 1 5を O N状態とする。 この期間、 駆動用 T F Τ 1 1のゲート端子が信号線 T j と接続し、 駆 動用 T F T 1 1のゲート端子に第 1 コンデンサ 1 2， 第 2コンデンサ 2 5が接続された状態となる。
これと前後し、 出力端回路 D j では、 第 1 の期間 （時間 t 1〜 2 t 1 ) において制御配線 C j の電位を H i g h と して、 スイツチ用 T F T 2 2， 2 3を O N状態とする。 この結果、 駆動用 T F T 1 1のゲート端 子と ドレイン端子とが、 スィッチ用 T F T 1 5 , 2 2 , 1 4 ' を通じて 接続される。 また、 第 2コンデンサ 2 5の第 2端子は所定電圧線 V aへ 接続される。
そして、 電源配線 V s から駆動用 T F T 1 1 , スィ ッチ用 T F T 1
4， ， ソース配線 S j を通して電流出力端 I j より一定電流を引き抜く ' このときのソース配線 S j の電位は、 時間 2 t 1 において制御配線 C j の電位を L o wと してスィ ツチ用 T F T 2 2， 2 3を O F F状態とする ことにより、 第 1 コンデンサ 1 2および第 2コンデンサ 2 5を用いて保 持される。
このとき、 第 1 コンデンサ 1 2およぴ第 2コンデンサ 2 5により、 駆 動用 T F T 1 1 のゲートでは、 該駆動用 T F T 1 1 の閾値電圧 ·移動度 を補償し、 第 2コンデンサ 2 5の第 2端子電位が V aのとき、 先の一定 電流 （上記第 1 の期間で駆動用 T F T 1 1 のソース ' ドレイ ン間に流れ た電流） が流れるような電位が保持される。
次に、 第 2の期間 （時間 3 t 1〜 4 t 1 ) では、 制御配線 B j の電位 を H i g hと して、 スィ ツチ用 T F T 2 4を ON状態とする。 この結果 第 2コンデンサ 2 5の第 2端子は、 スィ ッチ用 T F T 2 4 , 1 4， を通 じて駆動用 T F T 1 1 の ドレイ ン端子と接続される。 このと き、 電源配線 V sから駆動用 T F T 1 1 , スィツチ用 T F T 1 4 ' ， ソース配線 S j を通して電流出力端 I j より所望の電流が流され る。 これにより、 上記第 2の期間では、 駆動用 T F T 1 1 の閾値電圧 · 移動度に依らず、 駆動用 T F T 1 1のソース · ドレイン間電位を概ね一 定と した状態で、 駆動用 T F T 1 1 に所望の電流を流すよ うそのゲー ト · ソース間電位を設定できる。
この第 2の期間での駆動用 T F T 1 1のソース · ゲート間電位は、 そ の後、 時間 4 1: 1で、 制御配線 B j の電位を L o wと し、 スィ ッチ用 T F T 2 4を O F F状態とすることで、 第 2コンデンサ 2 5に保持される ( その後、 時間 5 t 1で、 ゲート配線 G i の電位を L o wと してスイツ チ用 T F T 1 5を O F F状態とすることで第 1 コンデンサ 1 2 と信号配 線 T j との電気的接続を遮断し、 このと きの信号配線 T j の電位を第 1 コンデンサ 1 2へ保持する。 同時に、 スィツチ用 T F T 1 4 ' を O F F 状態とすることで駆動用 T F T 1 1のドレイ ン端子とソース配線 S j と の電気的接続を遮断すると共に、 スィ ッチ用 T F T 1 3を ON状態と し て、 駆動用 T F T 1 1から有機 E L素子 1 6へ電流を流す状態とする。 以上で、 画素回路 A i j の選択期間が終わり、 次の画素回路 A ( i + 1 ) j の選択期間になる。
上記図 1 1に示す画素回路構成およびソース ドライバ回路の出力端回 路構成を用いて、 有機 E L素子 1 6を流れる電流値をシミユ レーシヨ ン で求めた結果を図 1 3に示す。
図 1 3におけるシミ ュ レーショ ンでは、 0. 5 5 m s毎に選択期間が 来るよう設定し、 最初の時間 0. 0 6 m s〜 0. 6 l m s の間でソース 配線 S j へ電流値 0. 1 μ Aが流れるよう設定した。 それ以降は時間 0. 5 5 m s毎に、 ソース配線 S j へ流れる電流値を 0 . 1 刻みで 0 . 9 Aまで増加させ、 その後 0に戻し、 再度 0 . 1 A刻みで増加させ ている。
本実施の形態 3に係るシミ ユ レーション結果と従来の技術で示した図 2 5のシミ ュ レーショ ン結果とを比較すれば判る通り、 本実施の形態 3 のように画素回路 A i j における制御配線を減らした構成でも、 駆動用 T F T 1 1の閾値電圧 ·移動度のばらつきの影響を弱め、 非選択期間に 有機 E L素子 1 6に流れる電流値のばらつきを抑えることができる。
また、 本実施の形態 3に係る図 1 1の画素回路構成と実施の形態 2で 示した図 8の画素回路構成とを比較すれば判る通り、 本実施の形態 3で は制御配線 G i が 1本だけで済むので、 ボトムェミ ッショ ン構成 （ T F T素子を形成した透明基板側に光を放出する構成) の表示装置において 画素当たりに配置できる有機 E L素子の面積をより大きくでき、 有機 E L素子の輝度半減寿命を延ばすことができるので好ましい。
〔実施の形態 4 ]
本実施の形態 4では、 本発明に係る第 2 の特徴的構成をソース ドライ バ回路において適用した場合の例について説明する。
本実施の形態 3に係る表示装置において、 ソース ドライバ回路の出力 段である電流出力回路 F j の構成を図 1 4に示す。 上記電流出力回路 F j における出力端子 I j は、 例えば、 図 1に示すソース配線 S j や、 図
8および図 1 1に示す電流出力端 I j へ接続されるものである。
上記電流出力回路 F j は、 アクティブ素子である駆動用 T F T 3 1 の ゲート端子 （電流制御端子） に第 1 コンデンサ 3 2および第 2コンデン サ 3 3の一方の端子 （第 1端子とする） が接続された構成である。 また 第 1 コンデンサ 3 2におけるもう一方の端子 （第 2端子とする） および 駆動用 T F T 3 1 の ドレイ ン端子 （電流出力端子） は共通電極 V c o m に接続されている。
この駆動用 T F T 3 1のゲート端子と T F Tのソース端子 （電流入力 端子） との間には、 スィッチ用 T F T 3 4およびスィッチ用 T F T 3 5 が直列に配置されている。
また、 第 2コンデンサ 3 3のもう一方の端子 （第 2端子とする） と所 定電圧線 V bの間にはスィツチ用 T F T 3 6が配置され、 第 2コンデン サ 3 3の第 2端子と駆動用 T F T 3 1のソース端子との間にはスィッチ 用 T F T 3 7 とスィツチ用 T F T 3 5 とが直列に配置されている。
さらに、 電流出力回路 F j の出力端子 I j と駆動用 T F T 3 1 のソー ス端子の間にはスィツチ用 T F T 3 8が配置されている。
このスィ ッチ用 T F T 3 4 , 3 6のゲー ト端子には制御配線 D C j が 接続され、 スィ ッチ用 T F T 3 7 , 3 5， 3 8のゲート端子には制御配 線 D P j， D W j , D R j がそれぞれ接続されている。
上記表示装置のソース ドライバ回路における電流出力回路 F j におけ る動作を、 制御配線 D R j , D W j , D C j , D P j , および共通電流 配線 I c o mの動作タイミングを示す図 1 5を参照して以下に説明する, 本実施の形態 4に係る駆動方法では、 電流設定期間である時間 t 1〜 5 t 1の間に、 制御配線 D R j の電位を L o wとしてスィッチ用 T F T 3 8を O F F状態とし、 制御配線 D W j の電位を H i g hと してスイ ツ チ用 T F T 3 5を ON状態とする。
そして、 第 1の期間 （時間 t 1〜 2 t 1 ) では、 制御配線 D C j の電 位を H i g hと して、 スィ ッチ用 T F T 3 4 , 3 6を O N状態とする。 この結果、 駆動用 T F T 3 1のゲー ト端子とソース端子とは、 スィッチ 用 T F T 3 4 , 3 5を通じて電気的に接続される。 また、 第 2コンデン サ 3 3の第 2端子は、 スィッチ用 T F T 3 6を通じて所定電圧線 V bへ 接続される。 このとき、 共通電流配線 I c o mからスィツチ用 T F T 3 5 , 駆動用 T F T 3 1 を通して共通電極 V c o mへ一定電流を流す。
そして、 上記第 1の期間での共通電流配線 I c o mの電位を第 1 コン デンサ 3 2およぴ第 2コンデンサ 3 3を用いて保持するため、 時間 2 t 1において制御配線 D C j の電位を L o wと し、 スイツチ用 T F T 3 4： 3 6を O F F状態とする。
このとき、 第 1 コンデンサ 3 2および第 2コンデンサ 3 3により、 駆 動用 T F T 3 1 のゲー トでは、 該駆動用 T F T 3 1 の閾値電圧 ·移動度 を補償し、 第 2コンデンサ 3 3の第 2端子電位が V bのとき、 先の一定 電流 （上記第 1 の期間で駆動用 T F T 3 1 のソース · ドレイン間に流れ た電流） が流れるような電位が保持される。
次に、 第 2の期間 （時間 3 t 1〜 4 t 1 ) では、 制御配線 D P j の電 位を H i g h と して、 スィッチ用 T F T 3 7を ON状態とする。 この結 果、 第 2 コンデンサ 3 3の第 2端子は、 駆動用 T F T 3 1のソース端子 とスィ ッチ用 T F T 3 7 , 3 5を通じて接続される。 このとき、 共通電 流配線 I c o mからスィツチ用 T F T 3 5， 駆動用 T F T 3 1 を通じて 共通電極 V c o mへ所望の電流が流される。
これによ り、 上記第 2の期間では、 駆動用 T F T 3 1の閾値電圧 ·移 動度に依らず、 駆動用 T F T 3 1 のソース ' ドレイン間電位を概ね一定 と した状態で、 駆動用 T F T 3 1に所望の電流を流すようゲート · ドレ ィン間電位が設定できる。 W 200
49
この第 2の期間での駆動用 T F T 3 1のゲート · ドレイン間電位は、 時間 4 t 1で、 制御配線 D P j の電位を L o wと し、 スィ ッチ用 T F T 3 7を O F F状態とすることで、 第 1 コンデンサ 3 2およぴ第 2コンデ ンサ 3 3に保持される。
その後、 時間 5 t 1で、 制御配線 DW j の電位を L o wと してスイツ チ用 T F T 3 5を O F F状態と し、 共通電流配線 I c o mと駆動用 T F T 3 1のソース端子との電気的接続を遮断する。 さらに、 制御配線 D R j の電位を H i g hと してスィッチ用 T F T 3 8を O N状態とすること で、 電流出力端子 I j から駆動用 T F T 3 1へ所望の電流を流す状態と する。
以上で、 この電流出力回路 F j の選択期間が終わり、 次の電流出力回 路 F j + 1 の電流設定期間となる。
上記電流出力回路 F j の選択期間において、 駆動用 T F T 3 1 の閾値 電圧 ·移動度を以下の表 3の条件で変化させ、 駆動用 T F T 3 1 のソ一 ス ' ドレイ ン間電圧 V s d とゲート ' ドレイ ン間電圧 V g dとをシミ ュ レーシヨンした結果を図 1 6に示す。
〔表 3〕
Ioled(l) Ioled(2) Ioled(3) Ioled(4) Ioled (5)
Vgd(l) Vgd (2) Vgd(3) Vgd(4) Vgd(5)
Vsd(l) Vsd(2) Vsd(3) Vsd(4) Vsd(5) 閾値電圧 平均値 上限 下限 上限 下限 移動度 平均値 上限 下限 下限 上限 図 1 6では、 時間 0. 6 1〜 0. 6 2 m sが上記第 1 の期間に相当す る。 図 1 6力 ら判るとおり、 この期間では駆動用 T F T 3 1のソース . ドレイ ン間電位 V s d ( 1 ) 〜 （ 5 ) と ソース ' ゲー ト間電位 V s g ( 1 ) 〜 （ 5 ) とは一致している。
また、 図 1 6では、 時間 0. 6 3〜 0. 6 4 m sが上記第 2の期間に 相当する。 図 1 6から判るとおり、 この期間では駆動用 T F T 3 1 のソ ース · ドレイン間電位 V s dは、 駆動用 T F Tの閾値電圧 ·移動度の条 件の違いに依らず、 ほぼ同じ値となっている。
すなわち、 上記第 2の期間では、 共通電流配線 I c o mからスィ ッチ 用 T F T 3 5 , 駆動用 T F T 3 1 を通じて共通電極 V c o mへ所望の電 流を流すので、 駆動用 T F Tの閾値電圧 ·移動度のばらつきに依らず、 駆動用 T F T 3 1 のソース · ドレイン間電位が一定となる条件で駆動用 T F T 3 1のゲート · ドレイン間電位 V g dを設定できる。
この結果、 駆動用 T F T 3 1の閾値電圧 ·移動度に依らず、 駆動用 T F T 3 1のソース ' ドレイ ン間電位が等しければ、 概ね一定の電流を流 すことができる電流出力回路が実現できる。
その後、 電流出力回路 F j の読み出し期間となるが、 図 1 6のシミュ レーシヨ ンでは、 この電流出力端子 I j と電源配線 V s との間に有機 E L素子の代わりに抵抗を配置したが駆動用 T F T 3 1の出力電流値がほ ぼ一定であるため、 この読み出し期間で駆動用 T F T 3 1のソース . ド レイ ン間電圧 V s dは、 ほぼ一定となる。
このとき、 上記表 3に示した 5つの駆動用 T F T 3 1の閾値電圧 .移 動度条件を用いて駆動用 T F T 3 1 の電流値ばらつきをシミ ュ レーショ ンした結果を図 1 7に示す。 図 1 7におけるシミ ュ レーショ ンでは、 0. 5 5 m s毎に選択期間が 来るよ う設定し、 最初の時間 0. 0 6 m s 〜 0. 6 5 m sの間でソース 配線 S j へ電流値 0. 1 μ Aが流れるよう設定した。 それ以降は時間 0 , 5 5 m s毎に、 ソース配線 S j へ流れる電流値を 0. 1 刻みで 0. 9 μ Aまで増加させ、 その後 0に戻し、 再度 0. 1 μ A刻みで増加させ ている。
図 1 7のシミ ュ レーショ ン結果から判る通り、 本実施の形態 4に係る ソース ドライバ回路を用いれば、 駆動用 T F T 3 1 の閾値電圧 ·移動度 のばらつきによる、 駆動用 T F T 3 1 を流れる電流値のばらつきを抑え る （図 1 7の時間 3. 6 m sで電流値のばらつきは 1 . 0 5〜 1. 1 5 Aの範囲、 即ち 9 %のばらつき範囲に収まっているので) 効果がある ( 特に、 出力電流が 0. 8 Aまでは駆動用 T F T 3 1の閾値電圧 . 移 動度のばらつきに依らず、 ほぼ均一な電流値が得られている。
ところで、 本発明の特徴的構成をソース ドライバ回路と して用いる場 合、 さらにその構成を画素回路においても本発明の特徴的構成を用いる ことが好ましい。 以下にその例を説明する。
すなわち、 図 1 4のソース ドライバ回路の電流出力端子 I j に実施の 形態 1で示した図 1の画素回路を接続し、 その効果をシミュレ一シヨ ン により調べてみた。
まず、 上記図 1 4および図 1に与える各制御端子の信号タイ ミングを 図 1 8のようにする。
この駆動タイ ミ ングを用いて図 1 4の駆動用 T F T 3 1 のソース · ド レイ ン間電位 V s d とソース · ゲート間電位 V s gをシミ ュ レーショ ン で調べた結果を図 1 9に示す。 図 1 9においては、 時間 0. 6 1〜 0. 6 5 m sが図 1 4のソース ド ライバ回路の駆動用 T F T 3 1の電流設定期間に相当し、 時間 0. 7 0 〜 0. 7 5 m sが図 1の画素回路の選択期間に相当する。
また、 時間 0. 6 1〜 0. 6 2 m sがソース ドライバ回路の駆動用 T F T 3 1 の第 1 の期間に相当するが、 この時、 駆動用 T F T 3 1 のソー ス ' ドレイ ン間電位 V s dとゲー ト ' ドレイ ン間電位 V g d とは一致し ている。
次に、 時間 0. 6 3〜 0. 6 4 m sがソース ドライバ回路の駆動用 T F T 3 1 の第 2の期間に相当するが、 この時、 駆動用 T F T 3 1 のソー ス ' ドレイン間電位 V s dは、 駆動用 T F T 3 1 の閾値電圧 ·移動度に 依らず一致する。
次に、 時間 0. 7 1〜 0. 7 2 m sが画素回路の第 1の期間に相当す る。 このとき、 ソース ドライバ回路の駆動用 T F T 3 1 のソース · ドレ ィン間電位 V s dが、 画素回路の駆動用 T F T 1の閾値電圧 ·移動度の ばらつきによりばらついている。 その結果、 ソース ドライバ回路の駆動 用 T F T 3 1の出力電流もばらつく。
しかし、 画素回路の第 2の期間に相当する時間 0. 7 3〜 0. 7 4 m sでは、 画素回路の駆動用 T F T 1の閾値電圧 .移動度に依らず、 ソー ス ドライバ回路の駆動用 T F T 3 1のソース · ドレイ ン間電位 V s dが 一致する。 その結果、 図 2 0に示すよ うに、 画素回路に配置した有機 E L素子 6を流れる電流値のばらつきは抑えられる。
なおこの場合、 ソース ドライバ回路の電流読み出し時のソース電位は 上記所定電圧線の電位 V bであることが好ましい。 そのためには、 上記 画素回路の所定電圧線電位 V a と上記所定電圧線電位 V b とを同じにす れば良い。
このよ うに本発明の特徴的構成部分は、 ソース ドライバ回路の電流出 力回路と して用いることもできるし、 画素回路で用いることもできる。 何れの回路構成で用いても、 本発明は駆動用 T F Tの閾値電圧 ·移動度 に依らず、 駆動用 T F Tへ所望の電流を流す効果がある。
また、 図 2 3のようにソース ドライバ回路から電流を入力するときは. これと共に用いるソース ドライバ回路側において、 図 2 1に示すよ うに 用いる T F T 3 1 ' および 3 4， 〜 3 8 ' をすベて p型 T F Tで構成す ることが好ましい。
なお、 図 2 1 の回路構成は、 駆動用 T F T 3 1 ' のソース端子が電源 配線 λ s と繋がっており、 駆動用 T F Τ 3 1 ' から電流が出力される本 発明の第 1の構成をソース ドライバ回路へ適用した例となる。
〔実施の形態 5〕
本実施の形態 5では、 本発明に係る第 1の特徴的構成を画素回路およ ぴソース ドライバ回路において適用した場合の第 3の例について説明す る。
本実施の形態 5に係る表示装置も、 本発明の特徴的構成部分を、 画素 回路とソース ドライバ回路とに分割して配置した構成である。 このため 上記表示装置は、 実施の形態 2と同様に図 7に示すような構成となり、 ここではその説明を省略する。
上記表示装置において、 本発明の特徴的構成を含む画素回路 A i j と ソース ドライバ回路 5 0の出力段であるソース ドライバ出力端回路 D j との構成を図 3 1に示す。
本実施の形態 5に係る表示装置では、 上記図 3 1に示すように、 ソー ス配線 S j とゲート配線 G i とが交差する領域に画素回路 A i j が配置 され、 各画素回路 A i j には、 ァクティブ素子である駆動用 T F T 4 1 と電気光学素子である有機 E L素子 4 8 と第 1 のスィ ッチ用 トランジス タであるスィツチ用 T F T 4 2 と第 1 コンデンサ 4 4 と第 2コンデンサ 4 5 とが配置されている。 この駆動用 T F T 4 1 と有機 E L素子 4 8 と は、 電源配線 V s と共通配線 V c o mとの間に直列に配置されている。 そして、 駆動用 T F T 4 1のゲート端子 （電流制御端子） には第 1 コ ンデンサ 4 4および第 2のコンデンサ 4 5のそれぞれにおける一方の端 子 （第 1端子とする） が接続され、 第 1 コンデンサ 4 4のもう一方の端 子 （第 2端子とする） は駆動用 T F T 4 1 のソース端子 （電流入力端 子） および電源配線 V s へ接続されている。
また、 駆動用 T F T 4 1のゲート端子 （電流制御端子） とソース配線 S j の間には第 1のスィ ツチ用 トランジスタであるスィツチ用 T F T 4 2が配置されている。
更に、 ソース配線 S j と平行に第 3の配線である信号線 （接続配線）
T j が配置され、 第 2のコンデンサ 4 5のも う一方の端子 (第 2端子と する） はスィ ッチ用 T F T 4 3を介して信号線 T j に接続されている。
さらに、 駆動用 T F T 4 1 の ドレイ ン端子 （電流出力端子） と有機 E L素子 4 8の陽極との間にはスィッチ用 T F T 4 6が配置されており、 駆動用 T F T 4 1 とスィツチ用 T F T 4 6 との間の接続点は、 スィ ッチ 用 T F T 4 7を介してソース配線 S j と接続されている。
この画素回路 A i j を構成するスィ ッチ用 T F T 4 2， 4 3のゲート 端子には各々制御配線 C i , G i が、 スィ ッチ用 T F T 4 6 , 4 7のゲ ート端子には制御配線 W i が接続されている。 ソース ドライバ回路 5 0では、 複数の画素回路 A l j 〜A n j に対応 して 1 つの出力端回路 D j が配置されている。 この出力端回路 D j は、 図 3 1に示すように、 信号線 T j とソース配線 S j との間に第 2 のスィ ツチ用 トランジスタであるスィツチ用 T F T 5 1が配置されている。 ま た、 信号線 T j と所定電圧線 V a の間には第 3 のスィ ッチ用 トランジス タであるスィッチ用 T F T 4 9が配置されている。
上記出力端回路 D j において、 スィッチ用 T F T 4 9のゲート端子に は制御配線 C cが接続され、 スィツチ用 T F T 5 1のゲート端子には制 御配線 B cが接続されている。
上記表示装置の画素回路 A i j および出力端回路 D j における動作を. 制御配線 W i ， G i ， C i , C c ' B eおよびソース配線 S j の動作タ イ ミングを示す図 3 2を参照して以下に説明する。
本実施の形態 5に係る駆動方法では、 画素回路 A i j の選択期間であ る時間 t ：!〜 6 t 1 の間に、 制御配線 W i の電位を H i g h (G H) と してスィ ツチ用 T F T 4 6を O F F状態と し、 同時にスィツチ用 T F T 4 7を O N状態とする。 また、 時間 t l〜 5 t l の間に、 制御配線 G i の電位を H i g h (G H) と してスィ ッチ用 T F T 4 3を O N状態とす る。
画素回路 A i j の選択期間の第 1の期間 （時間 t 1〜 2 t 1 ) では、 制御配線 C i の電位を H i g hと してスィッチ T F T 4 2を O N状態と し、 駆動用 T F T 4 1のゲート端子をソース配線 S j に電気的に接続さ せる。 これにより、 駆動用 T F T 4 1のゲート端子と ドレイ ン端子とが スィ ッチ用 T F T 4 2 , 4 7を通じて電気的に接続され、 電源配線 V s から駆動用 T F T 4 1 , スィッチ用 T F T 4 7 , ソース配線 S .i を通し て電流出力端 I j より一定電流が流れる。
また、 時間 t 1〜 3 t 1 の間、 出力端回路 D j の制御配線 C cの電位 を H i g hと して、 スィッチ用 T F T 4 9を O N状態とする。 この結果, 第 2コンデンサ 4 5の第 2端子は、 スイツチ用 T F T 4 3、 信号線 T j , スィ ッチ用 T F T 4 9を通じて所定電圧線 V aへ接続される。
その後、 この時のソース配線 S j 電位を第 1 コンデンサ 4 4および第 2コンデンサ 4 5を用いて保持するために、 制御配線 C i の電位を L o wとしてスィ ッチ用 T F T 4 2を O F F状態とする。
このとき、 第 1 コンデンサ 4 4および第 2 コンデンサ 4 5によ り、 駆 動用 T F T 4 1 のゲート端子電位は、 該駆動用 T F T 4 1 の閾値電圧 · 移動度に依らず、 第 2コンデンサ 4 5の第 2端子電位が V aのとき、 先 の一定電流 （上記第 1の期間で駆動用 T F T 4 1 のソース · ドレイン間 に流れた電流) が流れるような電荷が保持される。 その後制御配線 C c を L o wとして、 スィ ッチ用 T F T 4 9を O F状態とする。
次に、 第 2の期間 （時間 4 t 1〜 5 t 1 ) では、 制御配線 B cの電位 を H i g hと して、 スィッチ用 T F T 5 1を O N状態とする。 この結果. 第 2コンデンサ 4 5の第 2端子は、 スィッチ用 T F T 4 3 , 5 1 , 4 7 を通じて駆動用 T F T 4 1の ドレイ ン端子と接続される。 この とき、 電 源配線 V sから駆動用 T F T 4 1 , スィ ッチ用 T F T 4 7 , ソース配線 S j を通じて電流出力端 I j より所望の電流が流される。
これにより、 上記第 2の期間では、 駆動用 T F T 4 1 の閾値電圧 ·移 動度に依らず、 駆動用 T F T 4 1 のソース · ドレイン間電位が上記電位 V s — V aのと き、 駆動用 T F T 4 1に上記電流 （上記第 1の期間で駆 動用 T F T 4 1 のソース · ドレイ ン間に流れた電流） を流すよ う設定さ れる。 そして、 駆動用 T F T 4 1へ所望の電流を流すことで、 駆動用 T F T 4 1のソース · ドレイン間電位が概ね一定の条件で駆動用 T F Tの ゲート · ソース間電位を設定できる。
この第 2の期間での駆動用 T F T 4 1のソース · ゲー ト間電位は、 そ の後、 時間 5 t 1で、 制御配線 G i の電位を L o wと し、 スィツチ用 T F T 4 3を Q F F状態とすることで、 第 1 コンデンサ 4 4および第 2コ ンデンサ 4 5に保持される。
その後、 時間 6 t 1で、 制御配線 B cの電位を L o wと してスィ ッチ 用 T F T 5 1を O F F状態とすることで信号線 T j とソース配線 S j と の電気的接続を遮断する。 更に、 制御配線 W i の電位を L o wと してス ィツチ用 T F丁 4 7を O F F状態と し、 スィツチ用 T F T 4 6を O N状 態と して駆動用 T F T 4 1から有機 E L素子 4 8へ電流を流す状態とす る。
以上で、 画素回路 A i j の選択期間が終わり、 次の画素回路 A ( i + 1 ) j の選択期間になる。
上記図 3 1に示す画素回路構成およびソース ドライバ回路の出力端回 路構成を用いて、 有機 E L素子 4 8を流れる電流値をシミユ レーシヨ ン で求めた結果を図 3 3に示す。
図 3 3におけるシミ ュ レーショ ンでは、 0. 2 7 m s毎に選択期間が 来るよう設定し、 最初の時間 0. 3 0 m s〜 0. 5 7 m sの間でソース 配線 S j へ電流値 0. 9 Aが流れるよう設定した。 それ以降は時間 0 2 7 m s毎に、 ソース配線 S j へ流れる電流値を一 0. 1 刻みで 0 ^ Aまで減少させ、 その後再ぴ 0. 9 に戻るよう設定した。
本実施の形態 5に係るシミ ュ レーショ ン結果 （特に時間 0. 3 0 m s から 1 . 9 m s の結果） と従来の技術で示した図 2 5 のシミ ュ レーショ ン結果とを比較すれば判る通り、 本実施の形態 5のようにソース ドライ バ出力端回路 D j に第 2 のスィ ッチ用 トランジスタ と第' 3 のスィ ッチ用 トランジスタを配置した構成でも、 駆動用 T F T 4 1の閾値電圧 · 移動 度のばらつきの影響を弱め、 非選択期間に有機 E L素子 4 8に流れる電 流値のばらつきを抑えることができる。
〔実施の形態 6〕
本実施の形態 6では、 本発明に係る第 2の特徴的構成を画素回路にお いて適用した場合について説明する。
本実施の形態 6に係る表示装置は、 図 3 4に示すように、 その各画素 回路 A i j において、 電源配線 V s と共通配線 V c o mとの間に駆動用 トランジスタである駆動用 T F T 6 3 と電気光学素子である有機 E L素 子 6 9 とを直列に配置している。
駆動用 T F T 6 3 のゲート端子 （電流制御端子） は、 第 1 のスィ ッチ 用 トランジスタであるスィ ツチ用 T F T 6 4を介してソース配線 S j と 接続されている。 また、 駆動用 T F T 6 3のゲー ト端子には第 1 コンデ ンサ 6 8および第 2コンデンサ 6 7のそれぞれにおける一方の端子 (第 1端子とする） が接続されている。 第 1 コンデンサ 6 8のもう一方の端 子 （第 2端子とする） は、 駆動用 T F T 6 3 の ドレイ ン端子 （電流出力 端子） および有機 E L素子 6 9 の陽極へ接続されている。 第 2コンデン サ 6 7のも う一方の端子 （第 2端子とする） は、 第 3のスィッチ用 トラ ンジスタであるスィ ツチ用 T F T 6 5を介して電源配線 （所定電圧線） V sに接続され、 第 2 のスイツチ用 トランジスタであるスィッチ用 T F T 6 6を介してソース配線 S j に接続されている。 スィ ツチ用 T F T 6 4およぴスィ ツチ用 T F T 6 5のゲート端子は制 御配線 C i に接続されており 、 スイ ツチ用 T F T 6 6のゲート端子は制 御配線 G i に接続されている。
駆動用 T F T 6 3のソース端子 （電流入力端子） と電源配線 V s との 間にはスィ ッチ用 T F T 6 1が配置されており、 該スィ ッチ用 T F T 6 1のゲート端子は制御配線 R i に接続されている。 駆動用 T F T 6 3 と スィツチ用 T F T 6 1 との間の接続点は、 スィツチ用 T F T 6 2を介し てソース配線 S j と接続されており、 該スィ ッチ用 T F T 6 2のゲート 端子は制御配線 W i に接続されている。
これら制御配線 C i， G i , W i のうち何れを第 2の配線 （ゲート配 線） と しても良いし、 これらスィッチ用 T F T 6 2 , 6 4 , 6 6のうち 何れを選択用 T F Tと しても良い。
この回路構成では、 駆動用 T F T 6 3のゲー ト端子は、 スィツチ用 T F T 6 4、 ソース配線 S j およびスィ ッチ用 T F T 6 2を介して駆動用 T F T 6 3のソース端子へ接続される。 また、 第 2 コ ンデンサ 6 7の第
2端子は、 スィッチ用 T F T 6 6、 ソース配線 S j およびスィッチ用 T F T 6 2を介して駆動用 T F丁 6 3のソース端子へ接続される。
上記表示装置の画素回路 A i j における動作を、 制御配線 R i， W i : C i , G iおよびソース配線 S j の動作タイ ミ ングを示す図 3 5を参照 して以下に説明する。
本実施の形態 6に係る駆動方法では、 選択期間である時間 0〜6 t 1 の間に、 制御配線 R i の電位を H i g h (G H) と してスィ ッチ用 T F T 6 1を Ο F F状態と し、 時間 t 1〜 5 t 1の間に制御配線 W i の電位 を L o w (G L) と してスィ ッチ用 T F T 6 2を O N状態とする。 そして、 第 1 の期間 （時間 t 1〜 2 t 1 ) において、 制御配線 C i の 電位を L o wと して、 スィ ッチ用 T F T 6 4 · 6 5を ON状態とする。 この結果、 駆動用 T F T 6 3のゲート端子とソース端子とはスィ ッチ用 T F T 6 4 . 6 2を通じて接続される。 また、 第 2コンデンサ 6 7の第 2端子は、 スィッチ用 T F T 6 5を通じて電源線 （所定電圧線） V sへ 接続される。 このと き、 図示しないソース ドライバ回路からソース配線 S j 、 スィ ッチ用 T F T 6 2、 駆動用 T F T 6 3を通じて有機 E L素子 6 9へ向け一定電流が流される。
その後 （時間 2 t 1以降） 、 制御配線 C i の電位を H i g hと してス ィツチ用 T F T 6 4 · 6 5を O F F状態とする。 このとき、 上記第 1 の 期間で設定されたソース配線 S j の電位は、 第 1 コンデンサ 6 8および 第 2 コンデンサ 6 7を用いて保持される。
次に、 第 2の期間 （時間 3 t 1〜 4 t 1 ) において、 制御配線 G i の 電位を L o wとして、 スィ ッチ用 T F T 6 6を ON状態とする。 この結 果、 第 2コンデンサ 6 7の第 2端子は、 スィ ツチ用 T F T 6 6 · 6 2を 通じて駆動用 T F T 6 3のソース端子と接続される。 このとき、 図示し ないソース ドライバ回路からソース配線 S j 、 スィッチ用 T F T 6 2、 駆動用 T F T 6 3を通じて、 有機 E L素子 6 9へ向け所望の電流が流れ る。
上記第 2の期間で設定された駆動用 T F T 6 3の ドレイ ン · ゲート間 電位は、 その後 （時間 4 t 1以降） 、 制御配線 G i の電位を H i g hと しスィッチ用 T F T 6 6を O F F状態とすることで、 第 1 コンデンサ 6 8および第 2コンデンサ 6 7に保持される。
その後、 制御配線 W i の電位を H i g hと してスィ ッチ用 T F T 6 2 を O F F状態と して、 制御配線 R i の電位を L o wと してスィ ッチ用 T F T 6 1を O N状態とする。
以上でこの画素回路 A i j の選択期間が終わり 、 次の画素回路 A ( i + 1 ) j の選択期間になる。
なお、 図 3 4に示すソース ドライバ出力端回路 D j では、 O F F電位 線 V o f f とソース配線 S j との間に第 4のスィ ッチ用 トランジスタで あるスィッチ用 T F T 7 0が配置されている。
そしてこのスィ ツチ用 T F T 7 0のゲート端子には制御配線 E j が接 続され、 選択された有機 E L素子 6 9の電流値を 0 とする場合、 図 3 5 に示されるよ うに、 上記第 2の期間 （ 9 t 1〜 1 1 t 1 ) で制御配線 E j を H i g hと して、 スィ ッチ用 T F T 7 0を ON状態とする。 このと き、 ソース配線 S j とソース ドライバの電流出力回路との接続をォ一プ ン状態と して、 O F F電位線 V o f f より ソース配線へ O F F電位を供 給する。
この O F F電位は共通電極電位 V c o mと同等かより低い電位とする ので、 スィ ッチ用 T F T 6 2を通してこの電位が駆動用 T F T 6 3のソ 一ス電位となるか、 またはスィツチ用 T F T 6 2が〇 F F状態となるこ とで、 駆動用 T F T 6 3のゲート電位がソース端子より放電され、 駆動 用 T F T 6 3のゲート電位は第 1期間の電位より低下し、 駆動用 T F T 6 3は〇 F F状態となる。
上記図 3 4に示す画素回路構成およびソース ドライバ回路の出力端回 路構成を用いて、 有機 E L素子 6 9を流れる電流値をシミユレーシヨ ン で求めた結果を図 3 6に示す。
図 3 6におけるシミ ュレーショ ンでは、 1 . 0 8 m s毎に選択期間が 来るよう設定し、 最初の時間 2. 3 O m s〜 3. 3 8 m sの間でソース 配線 S j へ電流値 1 . 1 μ Aが流れるよう設定した。 それ以降は時間 1 , 0 8 m s毎に、 ソース配線 S j へ流れる電流値を一 0. 1 2 μ Α刻みで 0 Αまで減少させ、 その後再び 1 . 1 Aに戻した。
本実施の形態 6に係るシミ ュ レーション結果と従来の技術で示した図
2 5のシミュレーション結果とを比較すれば判る通り、 本実施の形態 6 のよ うに駆動用 トランジスタの電流制御端子と電流入力端子を制御する 構成でも、 駆動用 T F T 6 3の閾値電圧 ·移動度のばらつきの影響を弱 め、 非選択期間に有機 E L素子 6 9に流れる電流値のばらつきを抑える ことができる。
なお、 図 1 の画素回路構成では第 2 コンデンサ 7の第 2端子へ所定電 位 V aを与えるため電源配線 V aが配置されていた。 しかし、 本発明に 係る第 2の特徴的構成を画素回路において適用した場合、 所定電位配線 を電源配線 V s と共通化できるので、 図 3 4に示したよ う電源配線 V a がなくても済む。
また、 図 3 7に示すように、 本発明の手段を構成する駆動用 T F T、 第 1 コンデンサ、 第 2 コンデンサ、 第 1 スィ ッチ用 トランジスタ、 第 2 スィッチ用 トランジスタ、 および第 3スィッチ用 トランジスタの一部を ソース ドライバ回路側に配置することも可能である。
即ち、 図 3 7の画素回路構成 A i j で、 第 1 コンデンサ 9 8が駆動用
T F T 9 4のゲー ト · ドレイ ン間に配置され、 駆動用 T F T 9 4のゲー ト端子とソース配線 S j の間には第 1スィッチ用 T F T 9 5が配置され. 駆動用 T F T 9 4のゲー ト端子と信号線 T j の間には第 2コンデンサ 9 7 とスィツチ用 T F T 9 3 とが直列に配置されている。 また、 駆動用 T F T 9 4 の ドレイ ン端子と共通電極 V c 0 mの間には有機 E L素子 9 6 が配置され、 駆動用 T F T 9 4 のソース端子と電源配線 V s との間には スィツチ用 T F T 9 1が配置され、 駆動用 T F T 9 4 のソース端子とソ ース配線 S j の間にはスィ ッチ用 T F T 9 2が配置されている。
また、 ソース ドライバ出力端回路 D j では、 信号線 T j とソース配線
S j の間に第 2スイツチ用 トランジスタであるスィッチ用 T F T 1 0 0 が配置され、 信号線 T j と所定電圧線 V b の間には第 3 スィ ッチ用 トラ ンジスタであるスィツチ用 T F T 9 9が配置されている。
この画素回路 A i j 及びソース ドライバ出力端回路 D j を用いた駆動 タイ ミングは図 3 1に示した画素回路同様、 図 3 2に示すようなものと なるので、 その説明は省略する。
〔実施の形態 7〕
本実施の形態 7では、 本発明に係る第 2の特徴的構成を画素回路およ びソース ドライバ回路において適用した場合の別の例について説明する, 本実施の形態 7に係る表示装置も、 本発明の特徴的構成部分を、 画素 回路とソース ドライバ回路とに分割して配置した構成である。 このため 上記表示装置は、 実施の形態 2 と同様に図 7に示すような構成となり、 ここではその説明を省略する。
上記表示装置において、 本発明の特徴的構成を含む画素回路 A i j と ソース ドライバ回路 5 0 の出力段であるソース ドライバ出力端回路 D j との構成を図 3 8に示す。
本実施の形態 7に係る表示装置では、 上記図 3 8に示すように、 ソー ス配線 S j とゲー ト配線 G i が交差する領域に画素回路 A i j が配置さ れ、 各画素回路 A i j には、 アクティブ素子である駆動用 T F T 7 4 と 電気光学素子である有機 E L素子 7 6 と第 1 コンデンサ 7 5 とが配置さ れている。 この駆動用 T F T 7 4 と有機 E L素子 7 6 とは、 電源配線 V s と共通配線 V c o mの間に直列に配置されている。
そして、 駆動用 T F T 7 4のゲート端子 （電流制御端子） には第 1 コ ンデンサ 7 5の一方の端子 （第 1端子とする） が接続され、 第 1 コンデ ンサ 7 5のもう一方の端子 （第 2端子とする） は駆動用 T F T 7 4の ド レイ ン端子 （電流出力端子） および有機 E L素子 7 6の陽極へ接続され ている。
また、 この画素回路構成では、 ソース配線 S j に平行に第 3の配線で ある信号線 T j が配置され、 駆動用 T F T 7 4のゲート端子はスィ ッチ 用 T F T 7 3を介して信号線 T j に接続している。
さらに、 駆動用 T F T 7 4のソース端子 （電流入力端子） と電源配線 V s との間にはスィッチ用 T F T 7 1が配置されており、 駆動用 T F T 7 4とスィ ッチ用 T F T 7 1 との間の接続点は、 スィ ッチ用 T F T 7 2 を介してソース配線 S j と接続されている。
この画素回路 A i j を構成するスィ ッチ用 T F T 7 3， 7 2， 7 1 の グート端子には各々制御配線 G i ， W i , R i が接続されている。
ソース ドライバ回路 5 0では、 複数の画素回路 A 1 j -A n j に対応 して 1つの出力端回路 D j が配置されている。 この出力端回路 D j は、 図 3 8に示すよ う に、 信号線 T j に第 2 コンデンサ 8 0の一方の端子 (第 1端子とする） が接続され、 更に信号線 T j とソース配線 S j との 間に第 1 のスイツチ用 トランジスタであるスィ ッチ用 T F T 7 7が配置 されている。 また、 第 2コンデンサ 8 0のもう一方の端子 （第 2端子と する） と所定電圧線 V a の間には第 3のスィツチ用 トランジスタである スイツチ用 T F T 7 8が配置され、 第 2コンデンサ 8 0の第 2端子とソ ース配線 S j との間には第 2のスィツチ用 トランジスタであるスィツチ 用 T F T 7 9が配置されている。 さらに、 信号線 T j と O F F電位線 V o f f との間には第 4のスイツチ用 トランジスタであるスイツチ用 T F T 8 1が配置されている。
上記出力端回路 D j において、 スィ ッチ用 T F T 8 1 のゲート端子に は制御配線 E j が接続され、 スィ ッチ用 T F T 7 7 , 7 8のゲート端子 には制御配線 C cが接続され、 スィ ッチ用 T F T 7 9のゲート端子には 制御配線 B cが接続されている。
上記表示装置の画素回路 A i j および出力端回路 D j における動作を 制御配線 R i， W i， G i， C c , B c， E j およびソース配線 S j の 動作タイ ミングを示す図 3 9を参照して以下に説明する。
本実施の形態 7に係る駆動方法では、 画素回路 A i j の選択期間であ る時間 0〜 6 t 1 の間に、 制御配線 R i の電位を H i g h (GH) と し てスイ ツチ用 T F T 7 1を O F F状態とする。 また、 時間 t 1〜 5 t 1 の間に、 制御配線 W i の電位を L o w (G L ) と してスィ ッチ用 T F T 7 2を O N状態とする。 これにより、 駆動用 T F T 7 4のソース端子と ソース配線 S j が接続された状態を作る。
また、 画素回路 A i j では、 時間 t 1〜4 t 1において、 制御配線 G i の電位を L o wと してスイツチ用 T F T 7 3を O N状態と し、 駆動用
T F T 7 4のゲート端子を信号線 T j と電気的に接続させる。 これによ り、 駆動用 T F T 7 4のゲート端子に第 1 コンデンサ 7 5および第 2コ ンデンサ 8 0が接続された状態を作る。
出力端回路 D j では第 1 の期間 （時間 t l〜2 t l ) において、 制御 配線 C cの電位を H i g hと して、 スィ ッチ用 T F T 7 7 , 7 8を ON 状態とする。 この結果、 駆動用 T F T 7 4のゲート端子とソース端子と が、 スィッチ用 T F T 7 3 , 7 7， 7 2を通じて電気的に接続される。 また、 第 2コンテ、ンサ 8 0の第 2端子は、 スィッチ用 T F T 7 8を通じ て所定電圧線 V aへ接続される。 このとき、 図示しないソース ドライバ 回路からソース配線 S j ，スィ ッチ用 T F T 7 2 , 駆動用 T F T 7 4を 通して有機 E L素子 7 6へ一定電流が流れる。
その後、 制御配線 C cの電位を L o wと してスィ ッチ用 T F T 7 7 , 7 8を O F F状態と して、 このと きの信号線 T j の電位を第 1 コンデン サ 7 5およぴ第 2 コンデンサ 8 0を用いて保持する。
このとき、 第 1 コンデンサ 7 5および第 2コンデンサ 8 0に貯められ た電荷により、 駆動用 T F T 7 4のゲートでは、 該駆動用 T F T 7 4の 閾値電圧 ♦移動度に依らず、 第 2コンデンサ 8 0の第 2端子電位が V a のとき、 先の一定電流 （上記第 1 の期間で駆動用 T F T 7 4のソース . ドレイン間に流れた電流) が流れるよ うな電位が保持される。
次に、 第 2の期間 （時間 3 t 1〜4 t 1 ) では、 制御配線 B cの電位 を H i g hと して、 スィ ッチ用 T F T 7 9を O N状態とする。 この結果 第 2コンデンサ 8 0の第 2端子は、 スィ ッチ用 T F T 7 9 , 7 2を通じ て駆動用 T F T 7 4のソース端子と接続される。 このとき、 図示しない ソース ドライバ回路からソース配線 S j ，スィ ッチ用 T F T 7 2 , 駆動 用 T F T 7 4を通して有機 E L素子 7 6へ所望の電流が流される。
これにより、 上記第 2の期間では、 駆動用 T F T 7 4の閾値電圧 ♦移 動度に依らず、 駆動用 T F T 7 4のソース ' ドレイ ン間電位が上記電位 V a - V X ( V Xは上記第 2の期間における有機 E L素子 7 6の陽極電 位） のとき、 駆動用 T F T 7 4に上記電流 （上記第 1 の期間で駆動用 Τ F T 7 4のソース · ドレイ ン間に流れた電流） を流すよう設定される。 そして、 駆動用 T F T 7 4へ所望の電流を流すことで、 駆動用 T F T 7 4のソース . ドレイ ン間電位が概ね一定の条件で駆動用 T F Tのゲー ト · ソース間電位を設定できる。
この第 2の期間での駆動用 T F T 7 4の ドレイ ン · ゲート間電位は、 その後、 時間 4 t 1で、 制御配線 G i の電位を H i g hと し、 スィ ッチ 用 T F T 7 3を O F F状態とすることで、 第 1 コンデンサ 7 5に保持さ れる。
その後、 時間 5 t 1で、 制御配線 B cの電位を L o wと してスィ ッチ 用 T F T 7 9を O F F状態とすることで第 2コンデンサ 8 0 とソース配 線 S j との電気的接続を遮断し、 制御配線 W i の電位を H i g h と して スィツチ用 T F T 7 2を O F F状態とすることで駆動用 T F T 7 4のソ ース端子とソース配線 S j との電気的接続を遮断する。 さらに、 時間 6 t 1で、 制御配線 R i の電位を L o wと してスィ ツチ用 T F T 7 1 を O
N状態と して駆動用 T F T 7 4から有機 E L素子 7 6へ電流を流す状態 とする。
以上で、 画素回路 A i 〗 の選択期間が終わり、 次の画素回路 A ( i + 1 ) j の選択期間になる。
また、 図 3 9における 9 t 1〜： 1 1 t 1に示す期間で、 制御配線 E j の電位を H i g hと してスィッチ用 T F T 8 1を O N状態と し、 信号線 T j へ O F F電位 V o f f を供給することによって信号線 T j を O F F 電位とすることで、 非選択期間における有機 E L素子 7 6の電流値をほ ぼ 0 とできる。 またこの間、 制御配線 C cの電位は L o w, 制御配線 B c の電位は H i g hとする。
この画素回路構成およびソース ドライバ回路の出力端回路構成を用い て、 有機 E L素子 7 6を流れる電流値をシミ ュレーションで求めた結果 実 ¾の形態 6 と同様の結果を得た。
〔実施の形態 8〕
本実施の形態 8では、 本発明に係る駆動方法の特徴的動作を説明する, 本実施の形態 8の駆動方法は、 実施の形態 2で示したよ うに本発明の構 特徴的構成部分を、 画素回路とソース ドライバ回路とに分割して配置し た構成において生じる問題点を解決するものである。 先ずは、 この問題 点について説明する。
実際の表示装置では、 図 8に示した画素回路 A i i とソース ドライバ 出力端回路 D j との間に配置したソース配線 S 〗 及び信号線 T j に浮遊 容量が存在する。 この浮遊容量の値を 5 p Fと仮定して、 図 8の画素回 路 A i j の駆動用 T F T 1 1 を流れる電流 I p とソース ' ドレイ ン間電 位 V s d との変化をシミ ュ レーショ ンした結果を図 4 0に示す。
即ち、 図 4 0では、 時間 0. 9 9 2〜 1 . 0 8 0 m sまでが選択期間 であり、 この間は、 制御配線 R i を H i g hとしてスィ ッチ用 T F T l 3を O F Fと し、 制御配線 W i を L o wと してスィ ッチ用 T F T l 4を O Nとする。 また、 時間 0. 9 9 2〜 1. 0 2 4 m s までが本発明の駆 動方法の第 1の期間であり、 この期間は、 ゲート配線 G i を H i g hと してスィ ッチ用 T F T l 5を ON状態と し、 制御配線 C j を H i g hと してスィ ツチ用 T F T 2 2 , 2 3を ON状態とする。
このことにより、 駆動用 T F T l 1のゲート · ドレイ ン間を短絡し、 ゲート端子にコンデンサ 1 2， 2 5を接続し、 コンデンサ 2 5.の第 2端 子を所定電圧線 V a に接続する。 このとき、 駆動用 T F T 1 1 のゲー ト · ソース間電位 V s dが安定するまでに 2 0 μ s程度掛かっている。 その後、 制御配線 C j を L o wと してスィ ッチ用 T F T 2 2， 2 3を O F F状態と して、 第 1の期間を終了する。 '
また、 時間 1 . 0 3 4〜 1 . 0 7 4 m sまでが本発明の駆動方法の第
2の期間であり、 この期間は、 制御配線 B j を H i g hと して、 スイ ツ チ用 T F T 2 4を O N状態とする。
このとき、 第 2のコンデンサ 2 5の第 2端子電位は V aに向かうので. このこ とによ り駆動用 T F T 1 1 のソース · ドレイ ン間電位はほぼ V s 一 V a となる。 そして、 このソース . ドレイ ン間電位をほぼ一定と した 状態で、 駆動用 T F T 1 1 のソース ' ゲート間電位を設定するので、 駆 動用 T F T 1 1 の閾値電圧 ·移動度特性に依らず一定の電流を流すよう 設定できる。 このとき、 駆動用 T F T 1 1 のソース · ドレイン間を流れ る電流 I pが安定するまでに 3 0 s程度掛かっている。 その後、 ゲー ト配線 G i を L o wと して、 スィッチ用 T F T 1 5を O F F状態と して. 選択期間を終了する。
その後の非選択期間では、 時間 1 . 0 9 6 m s以降に示すよ うに、 駆 動用 T F T 1 1 の閾値電圧 ·移動度特性に依らず、 駆動用 T F T 1 1 の ソース . ドレイン間の電位 V s d及び駆動用 T F T 1 1のソース · ドレ イ ン間を流れる電流 I pが一定となる。
なお、 図 4 0 において示している ソース ' ド レイ ン間電位 V s d ( 1 ) 〜V s d ( 5 ) 、 およびソース ' ドレイ ン間電流 I p ( 1 ) 〜 ( 5 ) のそれぞれは、 駆動用 T F T 1 1の閾値電圧 · 移動度の特性を表 2に示す条件で変化させた結果である。 このように、 本駆動方法を用いれば、 駆動用 T F T 1 1の閾値電圧 · 移動度ばらつきに依らず均一な電流が有機 E L素子 1 6へ与えられるの で、 均一な表示が得られるといった効果がある。
しかしながら、 そのために必要な選択期間は従来技術で示した図 2 2 の画素回路構成より も長くなる。 即ち、 図 2 2の画素回路構成では、 必 要な選択期間は図 4 0の第 1の期間だけで済むが、 本発明の駆動方法で は図 4 0の第 1の期間と第 2の期間とを必要とする。 そこで、 本発明の 駆動方法において選択期間を短くするためには、 この第 2の期間を短く する必要が生じる。
そのような駆動方法を実現するための回路構成を図 4 1に示す。 図 4
1に示す回路構成は、 図 8同様、 本発明の構成の第 1の特徴的構成部分 を、 画素回路 A i 〗 とソース ドライバ出力端回路 D j とに分割した構成 である。 図 4 1では、 図 8 と同様の動作を行う コンデンサおよび T F T 等については、 図 8 と同一の部材番号を付し、 その詳細な説明は省略す る。
図 4 1 の回路構成では、 上記ソース配線 S j 及ぴ信号線 T j に存在す る浮遊容量をコンデンサ 1 7 , 1 8 と して記載している。 また、 信号線 T j には T F T 1 9， 2 0からなる保護回路を設けている。
この保護回路は、 n型 T F T 1 9を信号線 T j と電源配線 V s との間 に設け、 p型 T F T 2 0を信号線 T j と共通配線 V c o mとの間に設け たものである。 また T F T 1 9 , 2 0のゲート端子には各々電位 D L , D Hを与える。
このことにより、 信号線 T j の電位が D L (正確には電位 D L— T F T 1 9の閾値電位） より低くなると、 信号線 T j へ電源配線 V sから電 流が流れ、 その電位がそれ以上低く ならないように保護される。 逆に信 号線 T j の電位が DH (正確には電位 DH + T F T 2 0の閾値電位） よ り高く なると、 信号線 T j から共通配線 V c o mへ電流が流れ、 その電 位がそれ以上高くならないように保護される。
また、 図 4 1 の回路構成では、 第 1 のスイ ッチング素子であるスイツ チ用 T F T 2 2 と第 3のスィツチング素子であるスィツチ用 T F T 2 3 とのゲート端子配線を分離し、 これらのゲート配線を各々制御配線 C c : F c と接続する。 その他、 信号配線 B j を B c と している点に図 8 との 違いがあるが、 これは信号配線 B j をソース配線 S j によらない共通配 線とすることを意味している。
この、 図 4 1 の画素回路 A i j および出力端回路 D j における動作を. 制御配線 G i , W i , C c， B e , F c， E j およびソース配線 S j の 動作タイ ミ ングを用いて図 4 2に示す。
即ち、 画素回路 A i j の選択期間である時間 t 1〜 8 t 1 の間に、 制 御配線 W i の電位を H i g h (GH) と してスィ ッチ用 T F T 1 3を O F F状態と し、 スィッチ用 T F T 1 4を O N状態とする。
画素回路 A i j では、 第 1 の期間 （時間 t 1〜 4 t 1 ) において、 制 御配線 G i の電位を H i g hと してスィッチ T F T 1 5を O N状態と し. 駆動用 T F T 1 1のゲート端子を信号線 T j と電気的に接続させる。 こ れにより、 駆動用 T F T 1 1のゲート端子に第 1 コンデンサ 1 2および 第 2コンデンサ 2 5 とが接続された状態を作る。
これと前後し、 出力端回路 D j では、 制御配線 C cの電位を H i g h として、 スィッチ用 T F T 2 2を O N状態とする。 また制御配線 F cの 電位も H i g hと してスィ ッチ用 T F T 2 3を ON状態とする。 この結 果、 駆動用 T F T 1 1のゲート端子と ドレイン端子とが、 スィ ッチ用 T F T 1 5 , 2 2， 1 4を通じて電気的に接続される。 また、 第 2コンデ ンサ 2 5の第 2端子は、 スイツチ用 T F T 2 3を通じて所定電圧線 V a へ接続される。 このとき、 電源配線 V sから駆動用 T F T 1 1 , スイツ チ用 T F T 1 4 , ソース配線 S j を通して電流出力端 I j より一定電流 力 s流れる。
その後、 このときのソース配線 S 〗 の電位を第 1 コンデンサ 1 2およ び第 2コンデンサ 2 5を用いて保持するために、 時間 4 t 1にて制御配 線 C c の電位を L o wと してスィツチ用 T F T 2 2を O F F状態とする, このとき、 第 1 コンデンサ 1 2および第 2コンデンサ 2 5により、 駆 動用 T F T 1 1のゲート端子では、 該駆動用 T F T 1 1の閾値電圧 · 移 動度に依らず、 第 2 コンデンサ 2 5の第 2端子電位が V aのとき、 先の 一定電流 （上記第 1 の期間で駆動用 T F T 1 1 のソース · ドレイ ン間に 流れた電流） が流れるような電位が保持される。
次に、 第 2の期間 （時間 5 t 1〜 7 t 1 ) では、 制御配線 B c の電位 を H i g hと して、 スイ ツチ用 T F T 2 4を〇 N状態とする。 この結果 第 2コンデンサ 2 5の第 2端子は、 スィッチ用 T F T 2 4 , 1 4を通じ て駆動用 T F T 1 1 の ドレイン端子と接続される。 このとき、 電源配線 V s力 ら駆動用 T F T 1 1 , スィッチ用 T F T 1 4 , ソース配線 S j を 通じて電流出力端 I j より所望の電流が流される。
しかしながら、 図 4 2に示す本駆動方法では、 制御配線 F cを時間 t 1〜 6 t 1まで H i g hと して、 第 2の期間に入ってもスィッチ用 T F T 2 3を ONと している。 このことにより、 図 9に示した駆動方法とは 異なり、 第 2の期間である時間 5 t 1〜 7 t 1のうち最初の 5 t ：!〜 6 t 1の間も、 第 2コンデンサ 2 5の第 2端子へ所定電圧配線 V a より電 圧が供給される。 そして、 この電流がソース配線 S j の電位を V a とす る （駆動用 T F T 1 1は一定電流を流すようセッ トされているので、 電 源配線 V s'と所定電圧配線 V aの間を流れる電流は上記一定電流のみと なる） 。
このよ うに、 図 4 2に示す駆動方法では、 予めソース配線 S j の電位 を V a と してから、 制御配線 F cを L o wと してスィ ッチ用 T F T 2 3 を O F Fとする。 そして、 第 2の期間の残り時間 6 t 1〜 7 t 1でソー ス配線 S j の電位が駆動用 T F T 1 1 の閾値電圧 · 移動度特性に合わせ て変化し、 駆動用 T F T 1 1のソース · ドレイン間電位が概ね一定の条 件で駆動用 T F Tのゲート · ソース間電位を設定できる。
この第 2の期間での駆動用 T F T 1 1 のソース * ゲート間電位は、 そ の後、 時間 7 t 1で、 制御配線 G i の電位を L o wと し、 スィ ッチ用 T F T 1 5を O F F状態とすることで、 第 1 コンデンサ 1 2に保持される ( その後、 時間 8 t 1で、 制御配線 B cの電位を L o wと してスィ ッチ 用 T F T 2 4を O F F状態とするこ とで第 2 コンデンサ 2 5 と ソース配 線 S j との電気的接続を遮断し、 制御配線 W i の電位を L o wと してス イッチ用 T F T 1 4を O F F状態、 スィ ツチ用 T F T 1 3を O N状態と して駆動用 T F T 1 1から有機 E L素子 1 6へ電流を流す状態とする。 このよ うに図 4 2の駆動方法では、 図 9の駆動方法とは異なり、 第 2 の期間である時間 5 t 1〜 7 t 1のうち最初の 5 t ；!〜 6 t 1の間も、 第 2コンデンサ 2 5の第 2端子へ所定電圧配線 V a よ り電圧を供給する, このことにより、 図 4 3にそのシミ ュレーショ ン結果を示すように、 第 2の期間の最初から駆動用 T F T 1 1のソース ' ドレイン間電位 V s d 及び駆動用 T F T 1 1のソース · ドレイン間を流れる電流 I pがほぼ一 定となる。
その後、 駆動用 T F T 1 1の閾値電圧 ·移動度特性を補正するよ う駆 動用 T F T 1 1 のソース · ゲート間電位 V s gが （それにつれて駆動用 T F T 1 1 のソース . ドレイ ン間電位 V s dが） 変位し、 その電位をゲ ート配線 G i を L o wとすることで、 第 1 コンデンサ 1 2に保持し、 非 選択期間に駆動用 T F T 1 1 の閾値電圧 · 移動度ばらつきに依らず均一 な電流が有機 E L素子 1 6へ与えられるようにする。
この、 図 4 3 のシミ ュ レーショ ンにおいて、 第 2 の期間は時間 0 . 6 1 8〜 0 . 6 3 4までの 1 6 Sであり、 更にその最初の 8 S の間、 上記第 2コンデンサ 2 5 の第 2端子が所定電位配線 V a と短絡されてい ることを考えると、 図 9 の駆動方法に比べ図 4 2の駆動方法の方が第 2 の期間を短くできることが分かる。
更に、 本発明の駆動方法では、 第 1の期間を駆動用 T F T 1 1のゲー ト · ソース間電位 V s dが安定するまで延ばす必要はない。
何故なら、 本発明の画素回路構成で、 第 1 の期間が終了した時に期待 されるバラツキは従来技術の図 2 2の画素回路構成と変わらない。 そし て、 第 2 の期間でソース配線 S j 電位を V a と している時も、 概ね期待 されるバラツキは従来技術の図 2 2の画素回路構成と変わらない。 その 後、 第 2の期間でソース配線 S j 電位が V aから変化しているときのバ ラツキは従来技術の図 2 2の画素回路構成より も少なくなる。
したがって、 駆動用 T F T 1 1 のゲート · ソース間電位 V s dが多少 ばらついた状態で第 1の期間を終了しても第 2の期間でそのばらつきを 補正することによ り、 非選択期間に駆動用 T F T 1 1 の閾値電圧 · 移動 度ばらつきに依らず均一な電流が有機 E L素子 1 6へ与えられるよ うに できる。
このよ う に、 本発明の駆動方法の好ましい駆動例では、 第 2期間の長 さを短く し、 必要とする選択期間を短くできるので、 より多くのゲート 配線 G i を駆動でき、 よ り多くの画素数を表示できるので、 その効果は 明らかである。
〔実施の形態 9〕
上記図 8の回路構成では選択時間が長くなるといった問題点を解決す る別の手段として、 本発明に係る第 1の特徴的構成を適用した画素回路 およびソース ドライバ回路において、 第 2コンデンサを画素回路の近く に配置することが有効である。
そのような回路構成と して、 図 4 4に示す画素回路 A i j およびソー ス ドライバ出力端回路 D j およびその他の回路 B i j がある。 図 4 4で は、 図 8 と同様の動作を行う コンデンサおよび T F T等については、 図 8 と同一の部材番号を付し、 その詳細な説明は省略する。
図 4 4の回路構成では、 2つの画素回路 A i j , A ( i + 1 ) j 毎に. 第 2のコンデンサ 2 7およびスィ ツチ用 T F T 2 6から構成される 1つ のその他の回路 B i j を配置する。 そして、 画素回路 A i j , A ( i + 1 ) j の駆動用 T F T 1 1のゲート端子と第 2コンデンサ 2 7の第 1端 子との間にスィ ッチ用 T F Τ 2 5を配置する。
このことにより、 駆動用 T F Τ 1 1のゲート端子と第 2コンデンサ 2 7 とを繋ぐ配線を短く し、 その配線の浮遊容量を抑え、 第 2コンデンサ 2 7の容量が小さくても充分な効果を上げることができるようになる。 即ち、 図 4 1の第 2コンデンサ 2 5の容量は 2 p F程度にしているのに 対し、 図 4 4の第 2コンデンサ 2 7の容量は第 1 コンデンサ 1 2 と同じ 1 p Fとしている。
この図 4 4に示す回路構成の動作を、 制御配線 G i , W i , P i， G i + 1 , W i + 1， F c， B cおよびソース配線 S j の動作タイ ミング を用いて図 4 5に示す。
即ち、 図 4 5の駆動タイ ミングでは、 画素回路 A i j の選択期間であ る時間 t 1〜 8 t 1の間に、 制御配線 W i の電位を H i g h ( G H) と してスィツチ用 T F T 1 3を O F F状態と し、 スイ ツチ用 T F T 1 4を 〇 N状態とする。
そして、 第 1の期間 （時間 1〜 4 t 1 ) において、 ゲート配線 G i の電位を H i g hと して、 スィ ツチ用 T F T 2 5を O N状態とする。 ま た、 制御配線 F cの電位を H i g hと して、 ソース ドライバ出力端回路 D j におけるスィ ッチ用 T F T 2 8を O N状態とする。 更に、 制御配線 P i の電位を H i g hと して、 スィッチ用 T F T 2 6を O N状態とする, この結果、 駆動用 T F T 1 1のゲート端子と ドレイン端子とはスイ ツ チ用 T F T 2 5 · 2 6 · 1 4を通じて電気的に接続される。 また、 第 2 コンデンサ 2 7の第 2端子は、 信号線 T j , スィツチ用 T F T 2 8を通 じて所定電圧線 V aへ電気的に接続される。 そしてこのとき、 電源配線 V sから駆動用 T F T 1 1、 スィ ッチ用 T F T 1 4、 ソース配線 S j を 通じて、 電流出力端 I j より一定電流が流れる。
その後 （時間 4 t 1以降） 、 制御配線 P i の電位を L o wと してスィ ツチ用 T F T 2 6を O F F状態とする。 このとき、 上記第 1 の期間で設 定されたソース配線 S j の電位は、 第 1 コンデンサ 1 2および第 2コン デンサ 2 7を用いて保持される。 第 2の期間 （時間 5 t 1〜 7 t 1 ) では制御配線 B c の電位を H i g hと して、 ソース ドライバ出力端回路 D j におけるスィッチ用 T F T 2 9を ON状態とする。 また、 制御配線 F cは第 2の期間の最初 （時間 5 t l〜 6 t 1 ) まで H i g h状態を保ち、 ソース配線 S j の電位を所定 電位 V a とする。
その後、 第 2の期間の残り （時間 6 t 1〜 7 t 1 ) で駆動用 T F T 1 1のソース · ドレイン間を流れる電流 I pが安定するまで待ち、 ゲート 配線 G i の電位を L o wと して、 スィ ッチ用 T F T 2 7を O F F状態と する。 その後、 制御配線 B cの電位を L o wとして、 スィツチ用 T F T 2 9を O F F状態として、 画素 A ( i + 1 ) j の選択期間に入る。
即ち、 図 4 4の駆動タイ ミングでは、 画素 A ( i + 1 ) j の選択期間 である時間 9 t 1〜 1 6 t 1 の間に、 制御配線 W i + 1 の電位を H i g h (G H) と してスィ ッチ用 T F T 1 3を O F F状態と し、 スィ ッチ用 T F T 1 4を O N状態とする。
そして、 第 1 の期間 (時間 9 t 1〜 1 2 t 1 ) において、 ゲート配線
G i + 1 の電位を H i g hと して、 スィ ッチ用 T F T 2 5を〇N状態と する。 また、 制御配線 F c の電位を H i g hと して、 スィ ッチ用 T F T 2 8を〇N状態とする。 更に、 制御配線 P i の電位を H i g hと して、 スィ ッチ用 T F T 2 6を O N状態とする。
この結果、 駆動用 T F T 1 1 のゲート端子と ドレイン端子とはスイツ チ用 T F T 2 5 · 2 6 · 1 4を通じて接続される。 また、 第 2コンデン サ 2 7の第 2端子は、 信号線 T j ， スィツチ用 T F T 2 8を通じて所定 電圧線 V aへ接続される。 そしてこのとき、 電源配線 V sから駆動用 T F T 1 1、 スィ ッチ用 T F T 1 4、 ソース配線 S j を通じて、 電流出力 端 I j より一定電流が流れる。
その後 （時間 1 2 t l以降） 、 制御配線 P i の電位を L o wと してス イッチ用 T F T 2 6を O F F状態とする。 このとき、 上記第 1 の期間で 設定されたソース配線 S j の電位は、 第 1 コンデン 1 2およぴ第 2コ ンデンサ 2 7を用いて保持される。
第 2の期間 （時間 1 3 t ：!〜 1 5 t 1 ) では制御配線 B c の電位を H i g h として、 スィ ッチ用 T F T 2 9を O N状態とする。 また、 制御配 線 F cは第 2の期間の最初 （時間 1 3 t 1〜 1 4 t 1 ) まで H i g h状 態を保ち、 ソース配線 S j の電位を所定電位 V a とする。
その後、 第 2の期間の残り （時間 1 4 t 1〜 1 5 t 1 ) で駆動用 T F
T 1 1 のソース · ドレイン間を流れる電流 I pが安定するまで待ち、 ゲ 一ト配線 G i の電位を L o wと して、 スィ ッチ用 T F T 2 7を O F F状 態とする。
このように、 2つの画素 A i j , A ( i + 1 ) j 毎にその他の回路 B i j を配置することで、 本発明の手段を構成できる。
また、 駆動用 T F T 1 1のゲー ト端子と第 2コンデンサ 2 7 との間の 配線を短くすることで、 その配線の浮遊容量を抑え、 第 2コンデンサ 2 7の容量が小さくても本発明の手段の効果 （駆動用 T F T 1 1の閾値電 圧 ·移動度特性のばらつきに依らず、 駆動用 T F T 1 1から有機 E L 1 6へ与える電流を一定とする効果） を実現できる。
また、 図 1 の画素回路構成に比べ、 2つの画素 A i j , A ( i + 1 ) j 当たりに必要な第 2のコンデンサ 2 7およびスィッチ用 T F T 2 6の 数を減らせるので、 その分開口率を増やせる等の効果がある。
上記各実施の形態において用いた有機 E Lは高分子有機 E Lである。 有機 E L素子を低分子有機 E Lで形成するときはマスク蒸着が必要であ るが、 高分子有機 E Lで形成するときはイ ンクジエツ トプロセスが用い られる。 後者の場合、 疎水性のバンクを形成し、 その中に駆動用 T F T 毎に対応'した親水性の穴を形成するが、 この穴は必ずしも 1画素毎に別 れている必要はなく、 複数の R G B各色画素が共通の穴に配置さていて も良い。 特に、 穴をス トライプ状に形成し、 その両端に液的の受け皿を 設ければ、 R G Bの画素ピッチに依らず、 液的受け皿のサイズを決めら れるので好ましい。 産業上の利用の可能性
機 E L (Electro Luminescence; ティ スプ イや F E D (Field Em ission Display) 等の電流駆動素子を用いた表示装置に適用でき、 非選 択期間の電流駆動素子を流れる電流値ばらつきを抑えて表示品位を向上 させることができる。

Claims

求 の 範 囲
1 . 電流駆動発光素子と、 駆動用 トランジスタとを含む表示装置にお いて、
上記駆動用 トランジスタの電流制御端子と電流出力端子との間に接続 される第 1スィッチ用 トラ青ンジスタと、
上記駆動用 トランジスタの電流制御端子に接続される第 1 コンデンサ と、
上記駆動用 トランジスタの電流制御端子に一方の端子である第 1端子 が接続され、 もう一方の端子である第 2端子は、 駆動用 トランジスタの 電流出力端子との間に第 2 スィ ッチ用 ト ランジスタを介して接続され、 かつ所定電圧線との間に第 3 スィ ッチ用 ト ランジスタを介して接続され ている第 2コンデンザとを備えている表示装置。
2 . 電流駆動発光素子と、 駆動用 トランジスタ とを含む表示装置にお いて、
上記駆動用 トランジスタの電流制御端子と電流入力端子との間に接続 される第 1スィ ッチ用 トランジスタ と、
上記駆動用 トランジスタの電流制御端子に接続される第 1 コンデンサ と、
上記駆動用 トランジスタの電流制御端子に一方の端子である第 1端子 が接続され、 もう一方の端子である第 2端子は、 駆動用 トランジスタの 電流入力端子との間に第 2スィッチ用 トランジスタを介して接続され、 かつ所.定電圧線との間に第 3 スィ ッチ用 ト ランジスタを介して接続され ている第 2コンデンサとを備えている表示装置。
3 . 上記第 1 コンデンサ、 第 2コンデンサ、 第 1スィッチ用 トランジ スタ、 第 2スィッチ用 トランジスタ、 およぴ第 3スィッチ用 トランジス タからなる構成を、 各画素回路毎またはソース ドライバ回路毎に備えて ' いる特許請求の範囲第 1項または第 2項に記載の表示装置。
4 . 上記第 1 コンデンサ、 第 2コンデンサ、 第 1スィッチ用 トランジ スタ、 第 2スィ ッチ用 トランジスタ、 およぴ第 3スィ ッチ用 トランジス タからなる構成を、 各ソース ドライバ回路毎に備えていると共に、 各画素回路には、 上記電流駆動発光素子の供給電流を制御する トラン ジスタを備えている特許請求の範囲第 3項に記載の表示装置。
5 . 上記第 1 コンデンサ、 第 2 コンデンサ、 第 1スィ ッチ用 トランジ スタ、 第 2スィ ッチ用 トランジスタ、 および第 3スィ ッチ用 トランジス タからなる構成は、 一部が画素回路側、 他の一部がソース ドライブ回路 を含む画素回路の外側に配置される特許請求の範囲第 1項または第 2項 に記載の表示装置。
6 . 画素回路側に、 電流駆動発光素子、 駆動用 トランジスタ、 および 第 1 コンデンサを配置し、 .
ソース ドライバを含む画素回路の外側に、 第 2コンデンサ、 第 1 スィ ッチ用 トランジスタ、 第 2スィ ツチ用 トランジスタ、 およぴ第 3スイ ツ チ用 トランジスタを配置すると共に、
上記駆動用 トランジスタの電流制御端子と、 第 2 コンデンサの第 1端 子とを接続する接続配線を備えている特許請求の範囲第 5項に記載の表 示装置。
7 . 画素回路側に、 電流駆動発光素子、 駆動用 トランジスタ、 および 第 1 コンデンサを配置し、 画素回路の外側に、 第 2コンデンサ、 第 1スィッチ用 トランジスタを 配置し、
ソース ドライバ側に第 2スィッチ用 トランジスタ、 および第 3スイツ チ用 トランジスタを配置すると共に、
上記第 2 コンデンサの第 2端子と上記第 2スィツチ用 トランジスタ、 およぴ第 3スィ ッチ用 トランジスタを接続する接続配線を備えている特 許請求の範囲第 6項に記載の表示装置。
8 . 画素回路側に、 電流駆動発光素子、 駆動用 トランジスタ、 第 1ス イッチ用 トランジスタ、 第 1 コンデンサおよび第 2コンデンサを配置し. ソース ドライバを含む画素回路の外側に、 第 2スィ ッチ用 トランジス タ、 および第 3スィツチ用 トランジスタを配置すると共に、
上記駆動用 トランジスタの電流出力端子または電流入力端子と、 第 2 コンデンサの第 2端子とを接続する接続配線を備えている特許請求の範 囲第 5項に記載の表示装置。
9 . さらに、 〇 F F電位を供給する O F F電位線を備えており、 上記接続配線が、 第 4スイッチング用 トランジスタを介して O F F電 位線に接続されている特許請求の範囲第 6項または第 8項に記載の表示
1 0 . 電流駆動発光素子と、 駆動用 トランジスタとを含む表示装置の 駆動方法において、
上記駆動用 トランジスタの電流制御端子に第 1 コンデンサの一方の端 子である第 1端子が接続されており、
上記駆動用 トランジスタの電流睿き込み期間では、 第 1のコンデンサ の第 1端子に第 2のコンデンサの一方の端子である第 1端子が接続され 第 1の期間において、 第 2コンデンサの他方端子である第 2端子を所 定電圧線に接続し、 上記駆動用 トランジスタの電流制御端子と電流出力 端子とを接続し、 この時の上記駆動用 トランジスタの電流制御端子電位 を第 1のコンデンサおよび第 2コンデンサに保持し、
第 2の期間において、 上記駆動用 トランジスタの電流制御端子と電流 出力端子との接続を遮断し、 第 2コンデンサの第 2端子の接続を上記所 定電圧線との接続から上記駆動用 トランジスタの電流出力端子との接続 に切り替え、 上記駆動用 トランジスタの電流制御端子電位を修正し、 こ の時の上記駆動用 トランジスタの電流制御端子電位を第 1 コンデンサに 保持し、
上記駆動用 トランジスタの電流読みだし期間では、
上記第 1 コンデンサに保持された駆動用 トランジスタの電流制御端子 電位によって、 上記駆動用 トランジスタの出力電流を制御する表示装置 の駆動方法。
1 1 . 電流駆動発光素子と、 駆動用 トランジスタとを含む表示装置の 駆動方法において、
上記駆動用 トランジスタの電流制御端子に第 1 コンデンサの一方の端 子である第 1端子が接続されており、
上記駆動用 トランジスタの電流書き込み期間では、 第 1 のコンデンサ の第 1端子に第 2のコンデンサの一方の端子である第 1端子が接続され. 第 1 の期間において、 第 2 コンデンサの他方端子である第 2端子を所 定電圧線に接続し、 上記駆動用 トランジスタの電流制御端子と電流入力 端子とを接続し、 この時の上記駆動用 トランジスタの電流制御端子電位 を第 1のコンデンサおよび第 2コンデンサに保持し、 第 2の期間において、 上記駆動用 トランジスタの電流制御端子と電流 入力端子との接続を遮断し、 第 2コンデンサの第 2端子の接続を上記所 定電圧線との接続から上記駆動用 トランジスタの電流入力端子との接続 に切り替え、 上記駆動用 トランジスタの電流制御端子電位を修正し、 こ の時の上記駆動用 トランジスタの電流制御端子電位を第 1 コンデンサに 保持し、
上記駆動用 トランジスタの電流読み出し期間では、
上記第 1 コンデンザに保持された駆動用 トランジスタの電流制御端子 電位によって、 上記駆動用 トランジスタの入力電流を制御する表示装置 の駆動方法。
1 2 . 上記第 2の期間において、 第 2 コンデンサの第 2端子の接続を 上記駆動用 トランジスタの電流出力端子と接続してから、 上記所定電圧 線との接続を切り離す特許請求の範囲第 1 0項または第 1 1項に記載の 表示装置の駆動方法。
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