JP2005234063A - 表示装置および表示装置の駆動方法 - Google Patents

Abstract

【課題】 電流駆動発光素子を備えた表示装置において、ソースドライバ回路規模を増大させずに、駆動用ＴＦＴのばらつきを補償する。
【解決手段】 コンデンサ１３は、一端が駆動用ＴＦＴ６のゲート端子に接続され、他端には所望の電位が与えられる。駆動用ＴＦＴ６に電流を流して、ゲート端子の電位をコンデンサ１３にて保持する。コンデンサ１３の他端を駆動用ＴＦＴ６のドレイン端子と接続して、駆動用ＴＦＴ６のドレイン端子の電位を定める。ドレイン端子から抵抗１４を介して電流が流れる。この電流は駆動用ＴＦＴ６にも流れるので、ドレイン端子から抵抗１４を介して流れる電流値を定めることによって、駆動用ＴＦＴ６を流れる電流を定めることができる。ソースドライバ回路に電流出力回路が不要となり、構成を簡略化できる。
【選択図】 図１

Description

本発明は、電流駆動素子を用いた表示装置および表示装置の駆動方法に関するものであり、例えば電流駆動素子を用いた有機ＥＬ（Electro Luminescence）ディスプレイやＦＥＤ（Field Emission Display）等の表示装置および表示装置の駆動方法に関するものである。

近年、電流駆動素子（電流駆動発光素子、電気光学素子）を用いた表示装置として、有機ＥＬディスプレイやＦＥＤ等について、研究開発が活発に行われている。特に、有機ＥＬディスプレイは、低電圧・低消費電力で発光可能なディスプレイとして、携帯電話やＰＤＡ（Personal Digital Assistants）などの携帯機器用として注目されている。

電流駆動素子は、電流駆動素子への電流供給を制御する駆動用トランジスタを介する電流によって、発光する際の輝度が変化してしまう。このため、電流駆動素子を用いる場合には、駆動用トランジスタの特性ばらつき（駆動用トランジスタの閾値電圧、移動度のばらつきなど）を補償する制御が必要となる。

図１７に、有機ＥＬディスプレイ用の回路構成の一例を示す（特許文献１参照）。

画素回路３００は、有機ＥＬディスプレイの一画素を示すものである。画素回路３００は、４つのｐ型ＴＦＴ（Thin Film Transistor）（駆動用ＴＦＴ、スイッチ用ＴＦＴ）３６０・３６５・３７０・３７５、２つのコンデンサ３５０・３５５、及び有機ＥＬ（ＯＬＥＤ(Organic Light Emitting Diode)）３８０から構成される。

電源ライン＋ＶＤＤ３９０と共通陰極（ＧＮＤライン）との間に、駆動用ＴＦＴ３６５、スイッチ用ＴＦＴ３７５および有機ＥＬ３８０が、直列に接続されている。駆動用ＴＦＴ３６５のゲート端子とデータライン３１０の間には、コンデンサＣｃ３５０とスイッチ用ＴＦＴ３６０が直列に接続されている。また、駆動用ＴＦＴ３６５のゲート端子とドレイン端子の間には、スイッチ用ＴＦＴ３７０が接続されている。駆動用ＴＦＴ３６５のゲート端子とソース端子の間にはコンデンサＣｓ３５５が接続されている。スイッチ用ＴＦＴ３６０・３７０・３７５のゲート端子には、セレクトライン３２０、オートゼロライン３３０、照明ライン３４０がそれぞれ接続されている。

画素回路３００においては、駆動のための書込みを以下のように行う。

まず、第１の期間では、オートゼロライン３３０及び照明ライン３４０をＬｏｗとする。これにより、ＴＦＴ３７０及びＴＦＴ３７５がオン状態となり、駆動用ＴＦＴ３６５のドレイン端子電位とゲート端子電位は等しくなる。

また、セレクトライン３２０をＬｏｗとし、データライン３１０へ基準電圧を入力する。これにより、コンデンサＣｃ３５０の他方端子（ＴＦＴ３６０を介したデータライン３１０側端子）を基準電圧とする。

このとき、駆動用ＴＦＴ３６５より有機ＥＬ３８０に向け電流が流れ、駆動用ＴＦＴ３６５のゲート電位は、駆動用ＴＦＴ３６５がオン状態になる電位となる。

次に、第２の期間では、照明ライン３４０をＨｉｇｈとし、ＴＦＴ３７５をオフ状態とする。このことにより、電源ライン＋ＶＤＤ３９０の電流は、駆動用ＴＦＴ３６５のゲートに回りこみ、Ｖｇｓの値を押し上げる。駆動用ＴＦＴ３６５のゲート電位は徐々に高くなり、駆動用ＴＦＴ３６５の閾値電圧（−Ｖｔｈ）に対応した値（＋ＶＤＤ−Ｖｔｈ）となったとき、すなわち、Ｖｇｓ＝Ｖｔｈとなったとき、駆動用ＴＦＴ３６５はオフ状態となる。

次の第３の期間では、オートゼロライン３３０をＨｉｇｈとする。これにより、スイッチ用ＴＦＴ３７０がオフ状態となる。このため、コンデンサＣｃ３５０には、駆動用ＴＦＴ３６５のゲート電位とデータライン３１０の基準電位との差が記憶される。

すなわち、駆動用ＴＦＴ３６５のゲート電位は、データライン３１０の電位が基準電位のとき、閾値電圧（−Ｖｔｈ）に対応した値（＋ＶＤＤ−Ｖｔｈ）であった。この状態をコンデンサ３５０に記憶させたので、データライン３１０の電位がその基準電位から変化すれば、その変化に対応した電位が駆動用ＴＦＴ３６５のゲート端子に印加される。すなわち、駆動用ＴＦＴ３６５の閾値電位に関係なく、閾値電圧を補償した電位を、データライン３１０から駆動用ＴＦＴ３６５のゲート端子に印加できる。

その後、セレクトラインをＨｉｇｈとして、この駆動用ＴＦＴ３６５のゲート端子電位を維持し、画素の選択期間を終了する。

このように、図１７に示す画素回路３００を用いれば、駆動用ＴＦＴ３６５の閾値電位のばらつきを補償し、駆動用ＴＦＴ３６５のゲート端子へ、その閾値電位を補償した電位（所望の電位−閾値電位）を与えることができる。しかしながら、この画素回路では、駆動用ＴＦＴ３６５の移動度のばらつきを補償することはできない。

そこで、駆動用ＴＦＴの移動度のばらつきを保証するように構成された画素回路の一例も知られている（非特許文献１参照）。また、このような画素回路を用いた表示装置が非特許文献２および特許文献２に示されている。これらの構成においては、階調に応じた駆動電流を駆動回路側で作り、画素へと供給する。これにより、駆動用ＴＦＴの閾値電圧、移動度のばらつきを補償した電位を、駆動用ＴＦＴのゲート端子へ与えるようになっている。

なお、画素回路におけるスイッチング素子としては、低温ポリシリコンＴＦＴやＣＧ（Continuous Grain）シリコンＴＦＴ（非特許文献３、４参照）などが用いられる。また、有機ＥＬ素子の詳細な構成が、非特許文献５に開示されている。
特表2002-514320号公報（国際公開日：平成１０年１０月２９日） 特開2003-195812号公報（公開日：２００３年７月９日） "Active Matrix PolyLED Displays"、IDW'00、pp235-238。 "A Poly-Si TFT 6-bit Current Data Driver for Active Matrix Organic Light Emitting Diode Displays "、EURODISPLAY、2002年、pp279-282。 "4.0-in. TFT-OLED Displays and a Novel Digital Driving Method"、SID'00 Digest、pp.924-927、半導体エネルギー研究所。 "Continuous Grain Silicon Technology and Its Applications for Active Matrix Display"、AM-LCD 2000 、pp.25-28、半導体エネルギー研究所。 "Polymer Light-Emitting Diodes for use in Flat panel Display"、AM-LCD 2001、pp.211-214、半導体エネルギー研究所。

しかしながら、上述した特許文献１に記載の従来技術では、駆動用ＴＦＴの移動度のばらつきを補償できないので、駆動用ＴＦＴを流れる電流値のばらつきを小さくすることができないという問題がある。

一方、上述した特許文献２などに記載の従来技術では、駆動用ＴＦＴを流れる電流値のばらつきを小さくすることはできるものの、例えば駆動電流を作る駆動回路（ソースドライバ回路）にアナログ電流出力回路を用いており、駆動回路の回路規模を小さくすることができないという問題がある。また、駆動回路から電流を供給する場合には、駆動回路から画素へ電流の供給を行う配線に存在する浮遊容量も充電する必要があり、駆動用ＴＦＴが所望の電流を供給する状態となるまでの期間、即ち１画素当たりの選択期間を短くすることができないという問題もある。

本発明は上記の問題点に鑑みてなされたものであり、その目的は、画素に電流を供給する駆動回路の回路規模を増大させずに、駆動用ＴＦＴを流れる電流値のばらつきを小さくした表示装置および表示装置の駆動方法を提供することにある。

本発明に係る表示装置は、上記課題を解決するために、電流駆動素子と、上記電流駆動素子へと供給する電流を制御する駆動用トランジスタとを含む画素回路をマトリクス状に配置した表示装置であって、一端を上記駆動用トランジスタの制御端子に接続し、他端を所望の電位の供給配線に接続して、両端の電位差を保持する保持手段と、電圧を電流に変換する電圧電流変換手段を介して基準電位に接続される上記駆動用トランジスタの出力端子に、上記保持手段の上記他端を接続して上記所望の電位を設定することによって、上記駆動用トランジスタに流れる電流を調整する調整手段とを、上記画素回路が備えていることを特徴としている。

電流駆動素子（電流駆動発光素子、電気光学素子）とは、例えば有機ＥＬ（ＯＬＥＤ(Organic Light Emitting Diode)）である。電流駆動素子を用いた表示装置としては、例えば有機ＥＬ（Electro Luminescence）ディスプレイやＦＥＤ（Field Emission Display）が挙げられる。

駆動用トランジスタは、供給電流を制御するための制御入力が入力される制御端子と、供給するべき電流が入力される入力端子と、電流駆動素子へと電流を供給する出力端子とを備えている。例えば、トランジスタとしてＴＦＴを用いる場合には、制御端子がゲート、入力端子がソース、出力端子がドレインとなる。

上記表示装置は、電流駆動素子、駆動用トランジスタに加えて、保持手段と調整手段とを有している画素回路を、マトリクス状に配置した構成である。

保持手段とは、電荷を蓄える容量であり、例えばコンデンサ（保持コンデンサ）によって実現される。

保持手段の上記一端には、駆動用トランジスタがちょうどオンする状態の電位を設定することができる。ここで、電位を設定するとは、電位（電圧）を書き込むことを意味する。また、駆動用トランジスタの制御端子と出力端子とを接続する電位制御スイッチング素子を配置し、その電位制御スイッチング素子をオン状態とする。この構成で、駆動用トランジスタの出力端子から電流が出力されない状態として、駆動用トランジスタの入力端子から出力端子へ電流を流せば、上記保持手段の一端に、駆動用トランジスタがちょうどオンする状態となる電位を設定できる。

また、保持手段の他端側には、所望の電位の供給配線（信号配線）から供給される所望の電位が設定される。

この状態において、調整手段が、駆動用トランジスタの出力端子に保持手段の他端を接続して、出力端子の電位を上記所望の電位に設定する。調整手段は、保持手段の他端と駆動用トランジスタの出力端子との接続をオンオフする電流調整スイッチング素子によって実現できる。

ここで、駆動用トランジスタの出力端子は、電圧を電流に変換する電圧電流変換手段を介して基準電位に接続されるようになっている。電圧電流変換手段とは、例えば抵抗である。この電圧電流変換手段は、画素回路内部に設けてもよいし、または画素回路の外部に設けてもよい。

したがって、調整手段によって所望の電位に設定されたドレイン端子が、電圧電流変換手段を介して基準電位に接続されるので、電圧電流変換手段を用いて、所望の電位と基準電位との電位差に応じた所定の電流を流すことができる。

ここで、上述のように、保持手段の上記一端側には、駆動用トランジスタがちょうどオンする状態の電位が保持されている。このため、駆動用トランジスタを介して、上述の所定の電流が流れることになる。また、その後に駆動用トランジスタを介して電流を流す場合にも、一端を駆動用トランジスタの入力端子に接続し、他端を駆動用トランジスタの制御端子に接続した維持コンデンサや保持手段に所望の電位が保持されているので、上述と同じ、所定の電流を流すことができる。

したがって、保持手段と調整手段とを用いることによって、駆動用トランジスタを介して電流駆動素子へと所定の電流を流すことができる。これによって、駆動用トランジスタの閾値電圧、移動度のばらつきを補償することができる。

また、駆動用トランジスタに電流を供給する供給回路（駆動回路）側に、定電流を作成する定電流回路を必要とすることがないので、供給回路の回路規模を大きくすることがない。

また、上記構成において、駆動用トランジスタの出力端子から、電圧電流変換手段を介して基準電位へと電流を流す経路（第２経路）は、保持手段の他端に所望の電位を設定した供給配線からの経路（第１経路）と異なるものとしてもよいし、または同じものであってもよい。

異なる経路とすれば、例えばある画素回路の保持手段では第２経路を介して出力端子から電流を流し、その間に他の画素回路の保持手段に対して第１経路から所望の電位を設定することができる。これによって、画素当たりの選択期間を短くできる。

また、上記構成において、保持手段は、さらに、供給配線と駆動用トランジスタの制御端子との接続のオンオフを切換える信号切換スイッチング素子を含んでいてもよい。例えば、供給配線から、直列に接続した信号切換スイッチング素子と保持手段の容量とを介して、駆動用トランジスタの制御端子に至るようにする。この構成であれば、所望の画素回路の信号切換スイッチング素子のみをオンすることによって、所望の画素回路の保持手段のみに、確実に所望の電位を設定できる。したがって、１画素当たりの選択期間を確実に短くできる。

本発明に係る表示装置の第１の構成は、上記構成において、上記電圧電流変換手段として、上記駆動用トランジスタの上記出力端子から配線を介して接続された抵抗を用いることを特徴としている。

抵抗として、上記電流駆動素子以外のものを用いるので、抵抗に流れる電流の温度依存性などを抑制できる。この抵抗は、画素回路に設けてもよいし、または画素回路に電流を供給する供給回路に設けてもよい。

本発明に係る表示装置の第２の構成は、上記構成において、上記電圧電流変換手段として、上記電流駆動素子を用いることを特徴としている。

この構成において、上記電流駆動素子は、一端が駆動用トランジスタに接続され、共通電極である他端には基準電位が設定される。

この構成であれば、電流駆動素子以外の抵抗や、その抵抗への接続のオンオフを切換える電流制御スイッチング素子が不要となるので、画素回路の規模、および画素回路に電流を供給する供給回路の規模を小さくできる。

本発明に係る表示装置は、上記構成において、上記電圧電流変換手段を、上記画素回路の外部に設けられ、上記画素回路に電流を供給する供給回路に備えていることを特徴としている。

この構成であれば、画素回路には、電流駆動素子以外の抵抗や、その抵抗への接続のオンオフを切換える電流制御スイッチング素子が不要となるので、画素回路の規模を大きくさせない。

本発明に係る表示装置の好ましい構成は、上記構成において、上記駆動用トランジスタと上記電流駆動素子との接続のオンオフを切換える発光制御スイッチング素子を備えたことを特徴としている。

この構成であれば、駆動用トランジスタから電流駆動素子への電流の供給をオンオフできるので、必要なときのみ、電流駆動素子へ電流を供給することができる。

本発明に係る表示装置の好ましい構成は、上記構成において、上記駆動用トランジスタの上記出力端子と上記電圧電流変換手段との接続のオンオフを切換える電流制御スイッチング素子を備えていることを特徴としている。

この構成であれば、電圧電流変換手段を用いた電流調整のタイミングを、電流制御スイッチング素子を用いて制御できる。この電流制御スイッチング素子は、画素回路に設けてもよいし、または画素回路に電流を供給する供給回路に設けてもよい。

本発明に係る表示装置の好ましい構成は、上記構成において、上記駆動用トランジスタの入力端子と上記制御端子との間に配置される維持コンデンサと、上記駆動用トランジスタの上記制御端子と上記出力端子との間に配置される電位制御スイッチング素子と、上記供給配線と上記駆動用トランジスタの上記制御端子との間に、上記保持手段と直列に接続される信号切換スイッチング素子とを、上記画素回路が備えていることを特徴としている。

上記構成であれば、維持コンデンサおよび電位制御スイッチング素子を用いて、駆動用トランジスタの入力端子から出力端子へ電流を流して、保持手段の一端に、駆動用トランジスタがちょうどオンする状態となる電位を設定できる。また、信号切換スイッチング素子を用いて、保持手段の電位を維持できる。

本発明に係る表示装置の駆動方法は、上記課題を解決するために、電流駆動素子と、上記電流駆動素子へと供給する電流を制御する駆動用トランジスタとを含む画素回路をマトリクス状に配置した表示装置の駆動方法であって、上記画素回路が、さらに、上記画素回路に所望の電位を供給する供給配線と上記駆動用トランジスタの制御端子との間に配置される保持コンデンサを含んでおり、上記供給配線から上記保持コンデンサを介して上記駆動用トランジスタの上記制御端子までを接続するとともに、上記駆動用トランジスタの上記制御端子と出力端子とを接続するステップと、上記供給配線から上記保持コンデンサを介して上記駆動用トランジスタの上記制御端子までの接続を開放し、上記駆動用トランジスタの上記制御端子と上記出力端子との接続を開放するとともに、上記保持コンデンサの上記供給配線側の端子と上記駆動用トランジスタの上記出力端子とを接続するステップとを含んでいることを特徴としている。

上記方法においては、まず、供給配線から保持コンデンサを介して駆動用トランジスタの制御端子までを接続するとともに、駆動用トランジスタの制御端子と出力端子とを接続する。

このステップによって、保持コンデンサの、駆動用トランジスタ側の端子に、駆動用トランジスタがちょうどオンする状態の電位を設定できる。

次に、上記のステップにて接続した箇所を開放するとともに、保持コンデンサの供給配線側の端子と駆動用トランジスタの出力端子とを接続する。

ここで、さらに、駆動用トランジスタの出力端子が、所定の電圧電流変換手段を介して所定の基準電位に接続されるものとする。これによって、電圧電流変換手段を介して、保持コンデンサの供給配線側の端子に設定された電位と基準電位との電位差に応じた電流を流すことができる。

したがって、駆動用トランジスタを介して電流駆動素子へと所定の電流を流すことができる。これによって、駆動用トランジスタの閾値電圧、移動度のばらつきを補償することができる。

本発明に係る表示装置は、以上のように、電流駆動素子と、上記電流駆動素子へと供給する電流を制御する駆動用トランジスタとを含む画素回路をマトリクス状に配置した表示装置であって、一端を上記駆動用トランジスタのゲート端子に接続し、他端を所望の電位に接続して、両端の電位差を保持する保持手段と、電圧を電流に変換する電圧電流変換手段を介して基準電位に接続される上記駆動用トランジスタのドレイン端子に、上記保持手段の上記他端を接続して上記所望の電位を設定することによって、上記駆動用トランジスタを流れる電流を調整する調整手段とを、上記画素回路が備えている構成である。

保持手段によって、駆動用トランジスタのばらつきに応じた電位を保持することができ、また、調整手段によって、駆動用トランジスタを流れる電流を調整できるので、画素回路に電流を供給する駆動回路の側に定電流回路が不要となり、回路規模を増大させずに駆動用トランジスタによるばらつきを補償できる。

本発明の実施の形態について図１ないし図１６に基づいて説明すれば、以下の通りである。

本発明の表示装置においては、スイッチング素子として、低温ポリシリコンＴＦＴ（Thin Film Transistor）やＣＧ（Continuous Grain）シリコンＴＦＴなどを用いる。以下に説明する実施の形態においては、スイッチング素子はＣＧシリコンＴＦＴとする。ＣＧシリコンＴＦＴの構成として、例えば非特許文献３に発表されているものを用いることができ、またＣＧシリコンＴＦＴの製造プロセスとして、例えば非特許文献４に発表されているものを用いることができる。

また、以下の実施の形態では、電流駆動素子（電流駆動発光素子、電気光学素子）として有機ＥＬを用いる。有機ＥＬの構成として、例えば非特許文献５に発表されているものを用いることができる。

〔実施の形態１〕
本実施の形態に係る表示装置１は、図２に示すように、複数の画素回路Ａｉｊ、ソースドライバ回路２、およびゲートドライバ回路３を有している。ソースドライバ回路２およびゲートドライバ回路３は、画素回路を駆動するための駆動回路である。

画素回路Ａｉｊは、それぞれ図示しない有機ＥＬ素子（電流駆動素子）および駆動用ＴＦＴ（駆動用トランジスタ）を含んでいる。ここで、ｎおよびｍを整数として、上記のｉは１〜ｎを意味するものとし、ｊは１〜ｍを意味するものとする。なお、以下では、ｍ＝６に相当する場合について説明するが、これに限るものではない。

画素回路Ａｉｊは、マトリクス状に配置される。各画素回路Ａｉｊにおいて、有機ＥＬ素子へと供給する電流を制御する駆動用ＴＦＴにて制御され、表示を行う。

ソースドライバ回路２は、ソース配線（供給配線、信号配線）Ｓｊを介して、画素回路Ａｉｊの有機ＥＬ素子へ信号電圧の供給を行う。ゲートドライバ回路３は、ゲート配線Ｇｉを介して、所望の電位（電圧）を供給する駆動用ＴＦＴを選択する。

ソースドライバ回路２は、１本のシフトレジスタ４と複数の駆動回路（供給回路）５とを備えている。

シフトレジスタ４はｍビット構成である。図示しないコントロール回路から、ｍビットのシフトレジスタ４の先頭のレジスタへスタートパルスＳＰが入力される。シフトレジスタ４は、シフトレジスタ４内において、スタートパルスＳＰをクロックｃｌｋで転送する。また、シフトレジスタ４は、転送するパルスと同じものを、それぞれの駆動回路５にタイミングパルスＰＧｊとして出力する。

駆動回路５には、タイミングパルスＰＧｊおよび、図示しないコントロール回路から出力されるアナログ電圧信号の入力信号Ｄａが入力される。

ゲートドライバ回路３は入力信号ＹＩをシフトクロックＧＰで転送するシフトレジスタ等から構成されている。ゲートドライバ回路３は、ゲート配線Ｇｉと図示しない制御配線Ｒｉ、Ｃｉ、Ｗｉに、上記シフトレジスタにより制御される所定のタイミングで所定の電圧を出力する。

その他、図示しないコントロール回路からゲートドライバ回路２、ソースドライバ回路３に制御信号が入力されているが、ここではその詳細な記載は省略する。

次に、図１に基づいて、駆動回路５および各画素回路Ａｉｊの構成について説明する。

駆動回路５には、より詳細には、アナログ信号電圧のＤａおよびタイミングパルスＰＧｊの配線に加えて、電圧配線Ｖｃ、制御配線Ｐｃが接続されている。

また、駆動回路５は、スイッチ用ＴＦＴ１５・１６を備えている。スイッチ用ＴＦＴ１５のゲートには制御配線Ｐｃが接続されている。スイッチ用ＴＦＴ１５は、制御配線Ｐｃへの入力に応じて、電圧配線Ｖｃとソース配線Ｓｊとの間の接続のオンオフを切換える。スイッチ用ＴＦＴ１６のゲートにはタイミングパルスＰＧｊの配線が接続されている。スイッチ用ＴＦＴ１６は、タイミングパルスＰＧｊに応じて、入力映像信号配線Ｄａとソース配線Ｓｊとの間の接続のオンオフを切換える。

各画素回路Ａｉｊは、ソース配線Ｓｊとゲート配線Ｇｉとが交差する付近に配置されている。画素回路Ａｉｊには、ゲートドライバから供給される制御配線Ｒｉ、Ｗｉ、Ｃｉに加えて、図示しない電源回路より電源配線Ｖｐ、Ｖｒが接続されている。

画素回路Ａｉｊは、有機ＥＬ（有機ＥＬ素子）２０と駆動用ＴＦＴ６とを含んでいる。駆動用ＴＦＴ６は、ゲート端子（制御端子、電流制御端子）、ソース端子（入力端子、基準電位端子）、およびドレイン端子（出力端子、電流入出力端子）を含んでいる。有機ＥＬ２０の一端は駆動用ＴＦＴ６のドレイン端子に接続され、有機ＥＬの他端は共通配線Ｖｃｏｍに接続されている。

また、画素回路Ａｉｊは、スイッチ用ＴＦＴとして、ｎ型のＴＦＴ（信号切換スイッチング素子）８・ＴＦＴ（電位制御スイッチング素子）９・ＴＦＴ（調整手段、電流調整スイッチング素子）１０、ｐ型のＴＦＴ（発光制御スイッチング素子）７・ＴＦＴ（電流制御スイッチング素子）１１を含んでいる。また、画素回路Ａｉｊは、コンデンサ（維持コンデンサ）１２、コンデンサ（保持手段、保持コンデンサ）１３、および抵抗（電圧電流変換手段）１４を含んでいる。

電源配線Ｖｐと共通配線Ｖｃｏｍとの間には、駆動用ＴＦＴ６、ＴＦＴ７および有機ＥＬ２０が、直列に接続されている。

ソース配線Ｓｊと駆動用ＴＦＴ６のゲート端子との間には、ＴＦＴ８とコンデンサ１３とが直列に接続されている。これにより、コンデンサ１３の一方側の端子は駆動用ＴＦＴ６のゲート端子と接続され、コンデンサ１３の他方側の端子はＴＦＴ８のドレインと接続される。

また、駆動用ＴＦＴ６のゲート端子とソース端子の間にはコンデンサ１２が接続されている。また、駆動用ＴＦＴ６のゲート端子とドレイン端子の間には、スイッチ用ＴＦＴ９が接続されている。また、コンデンサ１３の上述の他方側端子と駆動用ＴＦＴ６のドレインとを接続するように、ＴＦＴ１０が設けられている。また、駆動用ＴＦＴ６のドレイン端子と電源配線Ｖｒとの間に、ＴＦＴ１１と抵抗１４とが直列に接続されている。

ＴＦＴ７・８・９・１０・１１のゲート端子には、それぞれ、制御配線Ｒｉ、ゲート配線Ｇｉ、ゲート配線Ｇｉ、制御配線Ｃｉ、制御配線Ｗｉが接続されている。

この表示装置１の画素回路Ａｉｊにおける動作を、図３に示す制御配線Ｐｃ，入力映像信号配線Ｄａ，制御配線ＰＧｊ（ＰＧ１，ＰＧｍ），ソース配線Ｓｊ（Ｓ１，Ｓｍ）、ゲート配線Ｇｉ，制御配線Ｒｉ，Ｗｉ，Ｃｉの動作タイミングを用いて以下で説明する。

なお、以下で説明するように、画素回路における動作は、駆動用トランジスタのゲート電位を設定する期間（第１期間）、ゲート電位を設定した駆動用トランジスタに流れる電流を設定する期間（第２期間）、その後に駆動用トランジスタを介して有機ＥＬ素子に電流を供給する期間（第３期間）をそれぞれ含んでいる。

本実施の形態では、以下で説明するように、時間０〜１２ｔ１までの期間を、画素回路Ａｉｊの選択期間とする。このうち、ゲート配線Ｇｉの電位をＨｉｇｈとする時間ｔ１〜１１ｔ１を第１期間とする。

なお、時間０〜２４ｔ１までの間、制御配線Ｒｉの電位をＨｉｇｈ（ＧＨ）としてスイッチ用ＴＦＴ７はオフ状態とする。そして、ＴＦＴ７はその後にオンして、第３期間で有機ＥＬ２０への電流供給を行う。また、ＴＦＴ８がオフとなった後、ＴＦＴ７がオンとなるまでの間（第２期間）で駆動用ＴＦＴ６を流れる電流を設定する。このようにすれば、一画素あたりの選択期間を短くできる。

まず時間０〜ｔ１の間、制御配線Ｐｃの電位をＨｉｇｈ（ＧＨ）としてスイッチ用ＴＦＴ１５をオン状態とし、電圧配線Ｖｃからソース配線Ｓｊへ向け電圧を供給する。電圧配線Ｖｃの電位は、入力映像信号Ｄａの電位Ｖｄａより大きい値に設定する。これは、その後ソース配線へ入力映像信号電位Ｖｄａを入力したとき、駆動用ＴＦＴ６を一旦オン状態とするためである。

次に、第１期間として、時間ｔ１から１１ｔ１までの期間における動作について説明する。

まず、時間ｔ１〜２ｔ１の間、制御配線Ｗｉの電位をＬｏｗ（ＧＬ）として、スイッチ用ＴＦＴ１１をオン状態とする。この結果、駆動用ＴＦＴ６のドレイン端子と抵抗１４の一方端子が接続され、電源配線Ｖｐより電源配線Ｖｒに向け、駆動用ＴＦＴ６とスイッチ用ＴＦＴ１１と抵抗１４を経由して、電流が流れる。これにより、駆動用ＴＦＴ６に電流が流れるように、駆動用ＴＦＴ６のゲート端子電位が調整される。時間２ｔ１で制御配線Ｗｉの電位をＨｉｇｈ（ＧＨ）として、スイッチ用ＴＦＴ１１をオフ状態とする。

さらに、時間２ｔ１〜８ｔ１までの間、順次、制御配線ＰＧｊ（ｊ＝１〜ｍで、ｍ＝６）の電位をＨｉｇｈ（ＧＨ）として、各ソース配線Ｓｊに対応した駆動回路５のスイッチ用ＴＦＴ１６をｔ１時間ずつオン状態とする。この結果、ソース配線Ｓｊ（ｊ＝１〜ｍ）には、画素Ａｉｊに対応した入力映像信号Ｄａの電位Ｖｄａが入力され、保持される。

また、時間ｔ１〜１１ｔ１の第１期間においては、ゲート配線Ｇｉの電位をＨｉｇｈとして、スイッチ用ＴＦＴ８・９をオン状態とする。

この結果、スイッチ用ＴＦＴ８によって、コンデンサ１３の他方端子とソース配線Ｓｊとが接続される。これにより、コンデンサ１３の他方端子は、ソース配線Ｓｊの電位に設定される。この場合の電位は、後述するように、信号配線Ｄａよりソース配線Ｓｊに供給された電位Ｖｄａである。

また、スイッチ用ＴＦＴ９によって、駆動用ＴＦＴ６のゲート端子とドレイン端子とが接続される。ここで、駆動用ＴＦＴ６は、ソース・ドレイン間に電流が流れる設定となっている。このため、ゲート、ドレイン端子電位は、ソース端子から供給される電流で上昇する。電位上昇は駆動用ＴＦＴ６がオフ状態となるまで続くので、駆動用ＴＦＴ６のゲート・ソース端子間電位は、駆動用ＴＦＴ６の閾値電圧（Ｖｔｈ）となる。

なお、上記期間において、駆動用ＴＦＴ６のゲート端子電位の変化にあわせて、コンデンサ１３の両端の電荷は変化する。しかしながら、コンデンサ１３の他方端子には、ソース配線Ｓｊを通して浮遊容量Ｃが接続されており、浮遊容量Ｃ＞コンデンサ１３の容量である。このため、コンデンサ１３の他方端子の電位は殆ど変化しない。

以上のようにして、コンデンサ１３は、一端を駆動用ＴＦＴ６のゲート端子に接続し、他端をソース配線Ｓｊに接続して、両端の電位差を保持する。そしてゲート配線ＧｉをＬｏｗ（ＧＬ）として、上述の書込みによってコンデンサ１３に電位差を記憶させれば、他端側の電位が変化したときでも、その変化に対応した電位が駆動用ＴＦＴ６のゲート端子に印加される。

次に、時間１２ｔ１以降の、画素回路Ａｉｊの非選択期間について説明する。本実施形態の画素回路Ａｉｊの構成によれば、この非選択期間において、駆動用ＴＦＴ６を流れる電流を調整し、有機ＥＬ２０に適切な電流を供給することができる。

まず、時間１３ｔ１〜２３ｔ１を第２期間とする。この期間において、駆動用ＴＦＴ６を流れる電流を調整する。

制御配線Ｗｉの電位をＬｏｗ（ＧＬ）とし、スイッチ用ＴＦＴ１１をオン状態とする。スイッチ用ＴＦＴ１１により、駆動用ＴＦＴ６のドレイン端子は、抵抗１４の一方端子に接続される。また、抵抗１４の他方端子は、電源配線Ｖｒに接続されている。このため、駆動用ＴＦＴ６のドレイン端子は、電圧を電流に変換する電圧電流変換手段としての抵抗１４を介して、基準電位としての電源配線Ｖｒに接続されることになる。

また、制御配線Ｃｉの電位をＨｉｇｈ（ＧＨ）とし、スイッチ用ＴＦＴ１０をオン状態とする。スイッチ用ＴＦＴ１０により、コンデンサ１３の他方端子は、駆動用ＴＦＴ６のドレイン端子に接続される。すなわち、駆動用ＴＦＴ６のドレイン端子の電位は、コンデンサ１３の他方端子と同じ電位に設定される。このように駆動用ＴＦＴ６のドレイン端子の電位を設定すると、以下のようにして駆動用ＴＦＴ６を流れる電流を調整できる。

すなわち、コンデンサ１３の他方端子と駆動用ＴＦＴ６のドレイン端子とが接続され、また駆動用ＴＦＴ６のドレイン端子と抵抗１４とが接続されるので、駆動用ＴＦＴ６のドレイン端子電位は、コンデンサ１３の他方端子に先に与えられた入力映像信号Ｄａの電位Ｖｄａに近い値Ｖｄａ’となる。そして、画素回路Ａｉｊは、抵抗１４を流れる電流と駆動用ＴＦＴ６を流れる電流が等しくなって、安定する。このため、駆動用ＴＦＴ６を流れる電流Ｉｄｓは、Ｉｄｓ≒（Ｖｄａ’−Ｖｒ）／Ｒとなる。

なお、先にコンデンサ１３の他方端子（ＴＦＴ８側）が電位Ｖｄａのとき、駆動用ＴＦＴ６のゲート電位が閾値電位となるよう設定した。従って、そのコンデンサ１３の他方端子を駆動用ＴＦＴ６のドレイン端子と接続させたとき、駆動用ＴＦＴ６のドレイン端子電位がＶｄａ＝０であれば、駆動用ＴＦＴ６を流れる電流Ｉｄｓは０となる。この状態が基準となり、それよりＶｄａが大きくなればＩｄｓは０以上となる。そして、Ｖｄａが電源配線Ｖｐより小さければ、その電流は上記関係式（Ｉｄｓ≒（Ｖｄａ’−Ｖｒ）／Ｒ）により決まるので、駆動用ＴＦＴ６を流れる電流に関して、電源配線Ｖｐの電位はほとんど関係しない。より正確には、多少は関係するが、どの程度関係するか不明確な程度である。

時間２３ｔ１にて制御配線Ｃｉの電位をＬｏｗ（ＧＬ）として、スイッチ用ＴＦＴ１０をオフ状態とすると、駆動用ＴＦＴ６のゲート端子には上記電流値Ｉｄｓに対応した電位が保持される。このように、駆動用ＴＦＴ６は、所定の電流値となるゲート電圧に調整されたので、その後ＴＦＴ７をオンすれば、調整した電流値Ｉｄｓが得られる。

より詳細には、駆動用ＴＦＴ６がゲート電圧を保持し、駆動用ＴＦＴ６を流れる電流がＶｄｓ＞Ｖｇｓ−Ｖｔｈの条件を満たす限り、電流Ｉｄｓが得られる。例えば駆動用ＴＦＴ６について、ＦＥＴモデルを用いてその電流値を計算すると、ＦＥＴを流れる電流の公式より、Ｖｄｓ＞Ｖｇｓ−Ｖｔｈのとき、Ｉｄｓ＝μｗｋ（Ｖｇｓ−Ｖｔｈ）²となる。ただし、μは移動度、ｗはＴＦＴゲート幅、ｋは比例定数を意味する。

ここで、時間２３ｔ１の直前まで、駆動用ＴＦＴ６には電流Ｉｄｓが流れていた。ＴＦＴ１０をオフ状態とすることで、その時のゲート電位をコンデンサ１２、１３を用いて保持する。このように、ある電流Ｉｄｓを流している状態からゲート電位を保持したままにすれば、Ｖｄｓ＞Ｖｇｓ−Ｖｔｈの条件で、駆動用ＴＦＴ６を流れる電流は保持される。

そして、既にＴＦＴの移動度の影響が自動的にキャンセルされるよう、Ｉｄｓ≒（Ｖｄａ’−Ｖｒ）／Ｒを用いてＴＦＴを流れる電流を設定しているので、その後はＴＦＴの移動度、閾値に寄らない電流値が得られる。（実際には、厳密に言えば、多少はＶｄｓの影響は存在する。）なお、このとき、有機ＥＬに所望の電流を流したいときの、有機ＥＬに対する印加電圧をＶａｋとすると、Ｖｐ＞Ｖｇｓ−Ｖｔｈ＋Ｖａｋとする必要がある。また、好ましくは、ＦＥＴのゲート電圧一定条件下でのＶｄｓ−Ｉｄｓ特性を考慮して、Ｖｐ＞１Ｖ＋Ｖａｋとする。これは、Ｖｐ−Ｖａｋ＝Ｖｄｓから、Ｖｄｓ＞Ｖｇｓ−ＶｔｈでＶｄｓ＝０．１Ｖでは、余りうまく動作しないとも考えられるからである。これによって、ＴＦＴ６を介して、有機ＥＬ２０に電流を供給する。

以上のように、第１期間及び第２期間において、画素回路Ａｉｊに対して電流設定をし、その後設定した電流を有機ＥＬへ供給する。具体的には、時間２４ｔ１にて、制御配線Ｒｉの電位をＬｏｗとしてスイッチ用ＴＦＴ７をオン状態とし、駆動用ＴＦＴ６の移動度によらずに決まる電流値Ｉｄｓを、駆動用ＴＦＴ６から有機ＥＬ２０へ向けて流す。

なお、次の画素回路Ａ（ｉ＋１）ｊの第１期間は、Ａｉｊの第１期間の１２ｔ１期間後から始まる。これは、以下の理由による。本実施形態の画素回路Ａｉｊのように、図１に示すように電圧電流変換手段（抵抗１４）をソース配線Ｓｊ以外へ配置する場合には、第２期間でソース配線Ｓｊを用いる必要がない。このため、第１期間のみ経過すれば、ソース配線Ｓｊを用いて次のゲート配線Ｇ（ｉ＋１）の電流設定が開始できるからである。

以上のように説明した画素回路Ａｉｊの動作について、図４（ａ）〜（ｃ）（以下では、図４（ａ）〜（ｃ）の全体を単に図４と呼ぶ。）にシミュレーション結果を示す。図４（ａ）（ｂ）には、表示装置１における駆動動作を示し、図４（ｃ）には、図４（ａ）（ｂ）に示す動作に応じて、駆動用ＴＦＴ６のゲート電位Ｎ１、ドレイン電位Ｎ２、駆動用ＴＦＴ６のソース・ドレイン間を流れる電流Ｉｄｓの変化をシミュレーションした結果を示す。なお、図４（ｃ）において示しているゲート電位Ｎ１（１）〜Ｎ１（５）、ドレイン電位Ｎ２（１）〜Ｎ２（５）、駆動用ＴＦＴ６のソース・ドレイン端子間を流れる電流Ｉｄｓ（１）〜Ｉｓｄ（５）のそれぞれは、以下の表１に示す、駆動用ＴＦＴ６の閾値電圧・移動度の特性を用いて求めたものである。

ここで、時間０〜ｔ１は、図４に示す時間２．３０４〜２．３０８ｍｓに相当する。また、第１の期間である時間ｔ１〜１１ｔ１は、図４に示す時間２．３０８〜２．３６４ｍｓに相当する。

このうち、時間ｔ１〜２ｔ１に相当する、図４に示す時間２．３０８〜２．３１２ｍｓの間は、駆動用ＴＦＴ６から抵抗１４に向け電流が流れる。その後、駆動用ＴＦＴ６のゲート電位Ｎ１は、上記条件における駆動用ＴＦＴ６の閾値電位となる。なお、この間はＮ１＝Ｎ２となり、図では重なって表示している。また、コンデンサ１２、１３の容量を各１ｐＦ程度に設定しているので、駆動用ＴＦＴ６を流れる電流は数μｓで一定となる。また、ソース配線Ｓｊの浮遊容量Ｃは１０ｐＦとしている。

そして、時間１１ｔ１に相当する図４の時間２．３６４ｍｓで第１期間を終了し、時間１３ｔ１に相当する時間２．３７２ｍｓで第２期間を開始する。その後、時間２３ｔ１に相当する図４の時間２．４２４ｍｓで第２期間を終了し、このときの駆動用ＴＦＴ６のゲート電位をコンデンサ１３、１２に保持する。

なお、図４に示すように、時間２．４２４ｍｓに制御配線Ｃｉの電位をＨｉｇｈからＬｏｗへ変化させたことに伴い、駆動用ＴＦＴ６のゲート電位が変化し、駆動用ＴＦＴを流れる電流Ｉｄｓは若干変化している。一方、第３期間では有機ＥＬ２０の陽極電圧は低い状態から高い状態に戻るので、この駆動用ＴＦＴ６のゲート端子またはコンデンサ１３の他方端子と有機ＥＬ２０の陽極の間に容量を発生させ、上記駆動用ＴＦＴ６のゲート電位変化を補償することもできる。

図５は、上述と同様の条件で、入力映像信号Ｄａの電位を変化させながら、駆動用ＴＦＴ６を流れる電流Ｉｄｓをシミュレーションした結果を示すものである。

図５に示すように、画素回路Ａｉｊと駆動回路５とを有する表示装置１によれば、比較的電流の小さな領域（Ｉｄｓ≦０．５μＡ）では、駆動用ＴＦＴ６の特性ばらつきに依存しない結果を得ることができる。

以上に説明したように、表示装置１によれば、駆動用ＴＦＴ６を流れる電流値のばらつきを小さくできる。

また、図２の表示装置１や図１の駆動回路５に示すように、比較的簡単な回路構成でソースドライバ回路２を構成できる。すなわち、表示装置１において、コントロール回路（コントロールＩＣ）とソース配線Ｓｊとの間に配置するソースドライバ回路２は、ソース配線Ｓｊ毎にスイッチ用トランジスタを配置し、入力された映像信号に対応するタイミングでソース配線Ｓｊへ映像信号を出力するように構成すれば良い。したがって、ソースドライバ回路２の規模を小さくでき、パネル下側の狭額縁化が可能となる。また、歩留まり低下を抑え、１シート当たりから取れるパネル数が減少を防ぎ、パネル当たりのコスト上昇を防ぐことができる。

また、表示装置１によれば、充分な選択時間を確保して表示ができる。以下、この点について、具体的に見積もりをして説明する。

表示装置１の画素回路Ａｉｊは、上述のように、第１期間でコンデンサ１３の他方端子に所望の電位Ｖｄａを与えて、非選択期間の第２期間で駆動用ＴＦＴ６の出力電流値を定めることができる。

このように、画素回路Ａｉｊの外部にある外部信号源として、例えばコントロールＩＣ等を含んだ駆動回路５から、表示したい映像信号に対応した所望の電位Ｖｄａを出力し、画素回路Ａｉｊのコンデンサ１３の他方端子に与えることによって、各電気光学素子（電流駆動素子）へ与える電流値を定めることができる。また、例えばＣＲ直列回路に外部より電圧を印加したとき、時定数に応じて、所定電位まで到達するのに必要な時間を短くできる。

ここで、この外部信号源からソース配線Ｓｊまでの抵抗Ｒを、仮に１０ｋΩとする。すると、ソース配線Ｓｊの浮遊容量Ｃを１０ｐＦとしても、時定数τは、
τ＝ＲＣ＝１０ｋ×１０ｐ＝０．１μｓ
となる。また、外部信号源からソース配線Ｓｊに、時間ｔ＝０で電圧を印加し始めた場合には、時間ｔ経過時点でのソース配線Ｓｊの電位ｖは、
ｖ＝Ｖｄａ（１−ｅｘｐ（−ｔ／ＲＣ））
となる。

ここで、時間ｔ＝０．５μｓとすると、
ｖ＝Ｖｄａ（１−ｅｘｐ（−ｔ／ＲＣ））
＝Ｖｄａ（１−ｅｘｐ（−０．５／０．１））≒０．９９３Ｖｄａ
となるので、時間ｔ＝０．５μｓ経過後のソース配線Ｓｊの電位は、所望電位Ｖｄａの９９．３％に達することになる。この状態は、駆動用トランジスタから出力される電流値の誤差としては、許容範囲に収まると思われる。そこで、外部信号源からソース配線Ｓｊを１本ずつ充電していくのに必要な時間ｔ１は、ｔ１＝０．５μｓ／本と見積もることができる。

そこで、ゲート配線数を２４０本（ＱＶＧＡ相当）として、１フレーム周期を１／６０ｓとすると、１ゲート配線当たりの選択期間ｔ２は、
ｔ２＝（１／６０）／２４０≒６９μｓ
となる。したがって、１ゲート当りの選択期間ｔ２において、ｔ２／ｔ１≒１３８本のソース配線Ｓｊを順番に充電できるとの見積もりが得られる。

なお、実際には、選択期間ｔ２の総てをソース配線への充電に使うことはできない。このため、少なめに見積もると、上記選択期間に順番に充電できるソース配線Ｓｊ数は、８０本とする。これは、ソース配線Ｓｊが３２０本のとき、コントロールＩＣからＲＧＢ映像信号を各４本パラレルに出力するよう設計すれば、選択時間ｔ２で表示できることを意味する。

以上に説明したように、表示装置１を用いれば、充分な選択時間を確保して表示ができる。

〔実施の形態２〕
本実施の形態２では、本発明に係る表示装置の他の例について説明する。

上記実施の形態１の画素回路構成では、図１に示すように、画素毎に抵抗１４を配置した。しかし、画素毎に抵抗１４を配置すると画素当たりに配置する素子数が増えてしまう。このため、画素サイズによっては、画素に必要な素子が収まらないことも考えられる。

そこで、本実施の形態２に係る表示装置は、その画素回路Ｂｉｊを図６に示すように、実施の形態１で示した図１の画素回路Ａｉｊの構成から、スイッチ用ＴＦＴ１１及び抵抗１４を外したものとする。これによって、少しでも画素当たりの素子数を減らす構成とした。その代わり、有機ＥＬ（電流駆動素子）２０に電圧電流変換手段としての機能を持たせる。また、スイッチ用ＴＦＴ（発光制御スイッチング素子）７に、駆動用ＴＦＴ６のゲート端子と電圧電流変換手段との接続のオンオフを切換える電流制御スイッチング素子としての機能を持たせる。
なお、画素回路Ｂｉｊには、画素回路Ａｉｊに含まれていた制御配線Ｗｉや電源配線Ｖｒは含まれていないが、その他は同じである。以下では、上述の実施の形態１で説明した部材と同じものについては、同じ符号を用いて説明は省略する。

図７に基づいて、画素回路Ｂｉｊにおける、制御配線Ｐｃ、入力映像信号配線Ｄａ、制御配線ＰＧｊ（ＰＧ１，ＰＧｍ）、ソース配線Ｓｊ（Ｓ１，Ｓｍ）、ゲート配線Ｇｉ、制御配線Ｒｉ、Ｃｉの動作タイミングを説明する。

本実施の形態２においても、時間０〜１２ｔ１を画素Ｂｉｊの選択期間とする。このうち、ゲート配線Ｇｉの電位をＨｉｇｈとする時間ｔ１〜１１ｔ１を第１期間とする。

まず、時間０〜ｔ１の間、制御配線Ｐｃの電位をＨｉｇｈ（ＧＨ）としてスイッチ用ＴＦＴ１５をオン状態とし、電圧配線Ｖｃからソース配線Ｓｊへ向け電圧を供給する。電圧配線Ｖｃの電位は、入力映像信号Ｄａの電位Ｖｄａより大きい値に設定した。

次に、第１期間（時間ｔ１〜１１ｔ１）における動作について説明する。

まず、時間ｔ１で、ゲート配線Ｇｉの電位がＨｉｇｈになるので、スイッチ用ＴＦＴ８がオンし、コンデンサ１３の他方端子に上記ソース配線Ｓｊの電位が与えられる。またスイッチ用ＴＦＴ９もオンするので、駆動用ＴＦＴ６のゲート・ドレイン端子が短絡される。このため、駆動用ＴＦＴ６においては、そのゲート電位が、ソース・ドレイン間に何らかの電流が流れる状態に設定される。また、時間ｔ１〜２ｔ１の間、制御配線Ｒｉの電位はＬｏｗ（ＧＬ）なので、スイッチ用ＴＦＴ７はオン状態のままとなる。このため、駆動用ＴＦＴ６のドレイン端子に、有機ＥＬ２０の陽極が接続される。その後、時間２ｔ１で制御配線Ｒｉの電位をＨｉｇｈ（ＧＨ）として、スイッチ用ＴＦＴ７をオフ状態とする。

さらに、時間２ｔ１〜８ｔ１までの間、順次、制御配線ＰＧｊ（ｊ＝１〜ｍ）の電位をＨｉｇｈ（ＧＨ）として、各ソース配線Ｓｊに対応した駆動回路５のスイッチ用ＴＦＴ１６をｔ１時間ずつオン状態とする。この結果、ソース配線Ｓｊ（ｊ＝１〜ｍ）には、画素Ｂｉｊに対応した入力映像信号Ｄａの電位Ｖｄａが入力され、保持される。

このように、時間ｔ１〜１１ｔ１の第１期間では、ゲート配線Ｇｉの電位をＨｉｇｈとして、スイッチ用ＴＦＴ８、９をオン状態とする。

この結果、スイッチ用ＴＦＴ８によって、コンデンサ１３の他方端子とソース配線Ｓｊとが接続される。このため、コンデンサ１３の他方端子には、スイッチ用ＴＦＴ８から、上記画素Ｂｉｊに対応した入力映像信号Ｄａの電位Ｖｄａが入力される。

また、スイッチ用ＴＦＴ９によって、駆動用ＴＦＴ６のゲート端子とドレイン端子とが接続される。ここで、駆動用ＴＦＴ６の初期状態は、ソース・ドレイン端子間に電流が流れる状態となっている。このため、ゲート端子電位・ドレイン端子電位は、ソース端子から供給される電荷により上昇する。この電位上昇は、駆動用ＴＦＴ６がオフ状態となるまで続くので、駆動用ＴＦＴ６のゲート・ソース端子間電位は、駆動用ＴＦＴ６の閾値電圧（Ｖｔｈ）となる。

なお、上記期間において、駆動用ＴＦＴ６のゲート端子電位の変化にあわせて、コンデンサ１３の両端の電荷が変化する。しかしながら、コンデンサ１３の他方端子には、ソース配線Ｓｊを通して浮遊容量Ｃが接続されており、容量は浮遊容量Ｃ＞コンデンサ１３の容量である。このため、コンデンサ１３の他方端子電位は殆ど変化しない。

次に、時間１２ｔ１以降の、画素回路Ｂｉｊの非選択期間について説明する。まず、時間１３ｔ１〜２３ｔ１を第２期間とする。

第２期間では、制御配線Ｃｉの電位をＨｉｇｈ（ＧＨ）とし、スイッチ用ＴＦＴ１０をオン状態とする。これにより、コンデンサ１３の他方端子は駆動用ＴＦＴ６のドレイン端子に接続される。

また、制御配線Ｒｉの電位をＬｏｗ（ＧＬ）とし、スイッチ用ＴＦＴ７をオン状態とする。これにより、駆動用ＴＦＴ６のドレイン端子は、スイッチ用ＴＦＴ７を通して有機ＥＬ２０の陽極に接続される。

このように、本実施形態においては、第２期間においてスイッチ用ＴＦＴ１０をオンしてコンデンサ１３の他方端子と駆動用ＴＦＴ６のドレイン端子とを接続するとともに、スイッチ用ＴＦＴ７をオンするようになっている。

このとき、駆動用ＴＦＴ６を流れる電流Ｉｄｓは、先にコンデンサ１３の他方端子へ与えた電位Ｖｄａと、駆動用ＴＦＴ６の閾値・移動度特性と、有機ＥＬ２０の電圧電流特性とにより決定される。すなわち、コンデンサ１３の他方端子に与えた電位に基づいて決定される。

時間２３ｔ１にて制御配線Ｃｉの電位がＬｏｗ（ＧＬ）となり、スイッチ用ＴＦＴ１０がオフ状態となったとき、駆動用ＴＦＴ６のゲート端子には、電流値Ｉｄｓに対応した電位が保持される。

以上に説明したように、画素回路Ｂｉｊについての第１期間及び第２期間によって、駆動用ＴＦＴ６のゲート端子に、電流値Ｉｄｓに対応した電位を保持できる。なお、次の画素回路Ａ（ｉ＋１）ｊについての第１期間を１２ｔ１から始めることができるのは、実施の形態１と同様である。

以上のように説明した画素回路Ｂｉｊの動作について、図８（ａ）〜（ｃ）（以下では、図８（ａ）〜（ｃ）の全体を単に図８と呼ぶ。）にシミュレーション結果を示す。図８（ａ）（ｂ）には、表示装置１における駆動動作を示し、図８（ｃ）には、駆動用ＴＦＴ６のゲート電位Ｎ１、ドレイン電位Ｎ２、駆動用ＴＦＴ６のソース・ドレイン端子間を流れる電流Ｉｄｓの変化をシミュレーションした結果を示す。なお、図８（ｃ）において示しているゲート電位Ｎ１（１）〜Ｎ１（５）、ドレイン電位Ｎ２（１）〜Ｎ２（５）、駆動用ＴＦＴ６のソース・ドレイン端子間を流れる電流Ｉｄｓ（１）〜Ｉｓｄ（５）のそれぞれは、上述の表１に示す、駆動用ＴＦＴ６の閾値電圧・移動度の特性を用いて求めたものである。

ここで、時間０〜ｔ１は、図８に示す時間１．９８８〜１．９９２ｍｓに相当する。また、第１の期間である時間ｔ１〜１１ｔ１は、図８に示す時間１．９９２〜２．０４４ｍｓに相当する。

このうち、時間ｔ１〜２ｔ１に相当する時間１．９９２〜１．９９６ｍｓの間は、駆動用ＴＦＴ６から有機ＥＬ２０に向け電流が流れる。その後、駆動用ＴＦＴ６のゲート電位Ｎ１は、上記条件における駆動用ＴＦＴ６の閾値電位となる。なお、この間は、Ｎ１＝Ｎ２となり、図では重なって表示している。そして、上記の時間１１ｔ１に相当する時間２．０４４ｍｓにおいて第１期間を終了する。

次に、時間１３ｔ１に相当する時間２．０５２ｍｓにて第２期間を開始し、時間２３ｔ１に相当する時間２．１０８ｍｓにて第２期間を終了する。このとき、駆動用ＴＦＴ６のゲート電位をコンデンサ１３、１２に保持する。

なお、図８に示すように、時間２．１０８ｍｓに制御配線Ｃｉの電位を変化させたことに伴い、駆動用ＴＦＴ６のゲート電位が変化し、駆動用ＴＦＴを流れる電流Ｉｄｓは若干変化している。

ここで、図６に示す画素Ｂｉｊの回路構成では、有機ＥＬ２０が電圧電流変換手段を兼ねている。このため、この時間２．１０８ｍｓ（上記時間２３ｔ１）で制御配線ＣｉをＬｏｗとする動作は必ずしも必要ない。むしろ、このまま制御配線Ｃｉの電位はＨｉｇｈとしておけば、上記のような電流Ｉｄｓの変動が起きないので好ましい。その場合、制御配線Ｃｉは、第１期間の直前、すなわち時間１．９８８（時間０）でＬｏｗとする。このように、ゲート配線ＧｉをＨｉｇｈとする前に、スイッチ用ＴＦＴ１０をオフ状態とすることが好ましい。その後、駆動用ＴＦＴ６から有機ＥＬ２０へ向け電流がＩｄｓが流れる。

図９は、入力映像信号Ｄａの電位を変化させながら、この電流Ｉｄｓをシミュレーションした結果を示す。

図９に示すように、本実施形態の構成によれば、比較的電流の小さな領域（Ｉｄｓ≦０．２μＡ）において、駆動用ＴＦＴ６の特性ばらつきによらず、その駆動用ＴＦＴ６を流れる電流値のばらつきを少なくできる。したがって、充分な選択時間を確保できる表示装置が得られる。

このように、本実施形態の構成によれば、実施の形態１と比較して画素当たりの素子数を減らすことができる上に、実施の形態１同様に比較的簡単な回路構成でソースドライバ回路２を構成できる。したがって、パネル下側の狭額縁化が可能となる。また、歩留まり低下を抑え、１シート当たりから取れるパネル数が減少を防ぎ、パネル当たりのコスト上昇を防ぐことができる。

〔実施の形態３〕
本実施の形態３では、本発明に係る表示装置のさらに他の例について説明する。

ここで、上述の実施の形態２においては、有機ＥＬ２０を電圧電流変換手段として用いた画素回路Ｂｉｊについて説明した。

しかしながら、有機ＥＬは、温度依存する電圧電流特性を有している。また、有機ＥＬは、発光させ続けると徐々にその温度を上昇させ、やがて飽和した一定温度となる。このため、既に発光している画素を続けて発光させる場合と、発光していない画素を新たに発光させる場合とで、同じ電圧をソース配線Ｓｊに与えても、駆動用ＴＦＴ６のソース・ドレイン間を流れる電流値が異なることになる。これは、数ｍｓ期間程度の焼き付け現象として認識される。

また、有機ＥＬの電圧電流特性には経時変化がある。このため、頻繁に発光させた画素に電流を流す場合と、たまにしか発光させない画素に電流を流す場合とでは、同じ電圧をソース配線Ｓｊへ与えても、駆動用ＴＦＴ６のソース・ドレイン間を流れる電流値が異なることになる。これは、使用時間と供に増える焼き付け現象として認識される。

ここで、実施の形態１にて説明した、図１の画素回路Ａｉｊのように、電圧電流変換手段として画素回路に抵抗１４を配置すれば、上記焼き付けを目立たなくできる。しかしながら、画素当たりの素子数が増えるという問題を生じてしまう。

そこで、本実施の形態３では、画素回路Ｃｉｊではなく、駆動回路（供給回路）５ａ側に工夫をする。すなわち、図１０に示すように、駆動回路５ａに抵抗１９（電圧電流変換手段）を配置する。そして、スイッチング用ＴＦＴ（電流制御スイッチング素子）１８を、ソース配線Ｓｊと抵抗１９との間に接続する。すなわち、この構成においては、抵抗１９を用いて電流を調整する経路として、ソース配線Ｓｊを用いる。

以下、この画素回路Ｃｉｊおよび駆動回路５ａの構成について説明をする。なお、本実施の形態で用いる表示装置は、画素回路Ｃｉｊ及び駆動回路５ａが異なるだけであり、その他は実施の形態１や２と変わらない。そこで、上述の実施の形態で説明した部材と同じものについては、同じ符号を用いて説明は省略する。

図１０に示すように、画素回路Ｃｉｊにおいては、駆動用ＴＦＴ６とスイッチ用ＴＦＴ７と有機ＥＬ２０とが、電源配線Ｖｐと共通配線Ｖｃｏｍとの間に直列に接続されている。駆動用ＴＦＴ６のゲート端子とソース端子の間には、コンデンサ１２が接続されている。駆動用ＴＦＴ６のゲート端子とソース配線Ｓｊの間には、スイッチ用ＴＦＴ２１（信号切換スイッチング素子）とコンデンサ２２（保持手段、保持コンデンサ）とが直列に接続されている。

このように、本実施の形態では、始めからコンデンサ２２の他方端子が、ソース配線Ｓｊに接続されている。そして、コンデンサ２２の一方端子と駆動用ＴＦＴ６のゲート端子との間に、スイッチ用ＴＦＴ２１が接続されている。

また、駆動用ＴＦＴ６のゲート端子とドレイン端子の間には、スイッチ用ＴＦＴ９が接続されている。

また、駆動用ＴＦＴ６のドレイン端子とソース配線Ｓｊの間には、スイッチ用ＴＦＴ１７（調整手段、電流調整スイッチング素子）が接続されている。ソース配線Ｓｊはコンデンサ２２の他方端子と接続されているので、スイッチ用ＴＦＴ１７はコンデンサ２２の他方端子と駆動用ＴＦＴ６のドレイン端子との間に接続されている、と表現することもできる。

また、スイッチ用ＴＦＴ２１のゲート端子にはゲート配線Ｇｉが接続されている。各スイッチ用ＴＦＴ７、ＴＦＴ９、ＴＦＴ１７のゲート端子には、それぞれ制御配線Ｒｉ、Ｐｉ、Ｃｉが接続されている。

一方、駆動回路５ａは、スイッチ用ＴＦＴ１５・１６に加えて、スイッチ用ＴＦＴ１８および抵抗１９を含んでいる。

スイッチ用ＴＦＴ１５は、電圧配線Ｖｃとソース配線Ｓｊとの間に接続されている。スイッチ用ＴＦＴ１６は、入力映像信号配線Ｄａとソース配線Ｓｊとの間に接続されている。抵抗１９とスイッチ用ＴＦＴ１８は、電源配線Ｖｒとソース配線Ｓｊとの間に、直列に接続されている。これらスイッチ用ＴＦＴ１５、ＴＦＴ１６、ＴＦＴ１８のゲート端子には、それぞれ制御配線Ｐｃ、ＰＧｊ、Ｗｃが接続されている。

次に、図１１に基づいて、画素回路Ｃｉｊ及び駆動回路５ａにおける、制御配線Ｐｃ、入力映像信号配線Ｄａ、制御配線ＰＧｊ（ＰＧ１，ＰＧｍ）、ソース配線Ｓｊ（Ｓ１，Ｓｍ）、制御配線Ｗｃ、ゲート配線Ｇｉ、制御配線Ｒｉ、Ｐｉ、Ｃｉの動作タイミングを説明する。

本実施の形態３では、時間０〜１６ｔ１を、画素Ｃｉｊの選択期間とする。このうち、ゲート配線Ｇｉの電位をＨｉｇｈとする時間ｔ１〜１１ｔ１を第１期間とする。

まず、時間０〜ｔ１の間、制御配線Ｐｃの電位をＨｉｇｈ（ＧＨ）としてスイッチ用ＴＦＴ１５をオン状態とし、電圧配線Ｖｃからソース配線Ｓｊへ向け電圧を供給する。なお、電圧配線Ｖｃの電位は、入力映像信号Ｄａの電位Ｖｄａより大きい値に設定した。

また、時間２ｔ１までの間、制御配線Ｒｉの電位をＬｏｗ（ＧＬ）としてあるので、スイッチ用ＴＦＴ７はオン状態のままとなる。ここで、制御配線Ｐｉの電位がＨｉｇｈであるので、スイッチ用ＴＦＴ９がオンして駆動用ＴＦＴ６のゲート・ドレイン端子が短絡されている。駆動用ＴＦＴ６のドレイン端子にスイッチ用ＴＦＴ７を介して有機ＥＬ２０が接続されるので、駆動用ＴＦＴ６のゲート電位は、駆動用ＴＦＴ６のソース・ドレイン間に何らかの電流が流れる状態となる。時間２ｔ１で制御配線Ｒｉの電位をＨｉｇｈ（ＧＨ）として、スイッチ用ＴＦＴ７をオフ状態とする。

次に、時間２ｔ１〜８ｔ１までの間、順次、制御配線ＰＧｊ（ｊ＝１〜ｍ）の電位をＨｉｇｈ（ＧＨ）として、各ソース配線Ｓｊに対応した駆動回路５のスイッチ用ＴＦＴ１６をｔ１時間ずつオン状態とする。この結果、ソース配線Ｓｊ（ｊ＝１〜ｍ）には、画素Ｃｉｊに対応した入力映像信号Ｄａの電位Ｖｄａが入力され、保持される。

また、時間ｔ１〜１１ｔ１の第１期間では、ゲート配線Ｇｉの電位がＨｉｇｈであるため、スイッチ用ＴＦＴ２１がオン状態となる。このため、スイッチ用ＴＦＴ２１を介して、コンデンサ２２の一方端子と駆動用ＴＦＴ６のゲート端子とが接続される。

また、制御配線Ｐｉの電位もＨｉｇｈとして、スイッチ用ＴＦＴ９をオン状態とする。この結果、スイッチ用ＴＦＴ９により、駆動用ＴＦＴ６のゲート端子とドレイン端子とが接続される。ここで、駆動用ＴＦＴ６の初期状態は、ソース・ドレイン端子間に電流が流れる状態なので、そのゲート端子及びドレイン端子電位は、駆動用ＴＦＴ６のソース端子から供給される電荷により上昇する。この電位上昇は、駆動用ＴＦＴ６がオフ状態となるまで続くので、駆動用ＴＦＴ６のゲート・ソース端子間電位は、駆動用ＴＦＴ６の閾値電圧（Ｖｔｈ）となる。

なお、上記期間において、駆動用ＴＦＴ６のゲート端子電位の変化にあわせて、コンデンサ２２の両端の電荷は変化する。しかしながら、コンデンサ２２の他方端子にはソース配線Ｓｊを通して浮遊容量Ｃが接続されており、浮遊容量Ｃ＞コンデンサ２２の容量であるので、コンデンサ２２の他方端子電位は殆ど変化しない。このコンデンサ２２の電位は、時間１１ｔ１でスイッチ用ＴＦＴ９をオフとすることで保持される。

次に、時間１２ｔ１〜１５ｔ１の第２期間について説明する。第２期間では、ゲート配線ＧｉをＨｉｇｈ（ＧＨ）としたまま、制御配線Ｃｉの電位をＬｏｗ（ＧＬ）とする。その結果、スイッチ用ＴＦＴ１７がオン状態となる。これにより、コンデンサ１３の他方端子は、ソース配線Ｓｊ、スイッチ用ＴＦＴ１７を通して、駆動用ＴＦＴ６のドレイン端子に接続される。

また、制御配線Ｗｃの電位をＬｏｗ（ＧＬ）として、スイッチ用ＴＦＴ１８をオン状態とする。これにより、ソース配線Ｓｊは、スイッチ用ＴＦＴ１８を通して抵抗１９に接続される。

したがって、上述の実施の形態１と同様に、駆動用ＴＦＴ６を流れる電流が小さいときは、コンデンサ２２の他方端子電位は、先に与えられた入力映像信号Ｄａの電位Ｖｄａに近い値となる。この電位を電位Ｖｄａ’とすると、駆動用ＴＦＴ６を流れる電流Ｉｄｓは、抵抗１９の抵抗値Ｒと電源配線Ｖｒの電位Ｖｒを用いて、Ｉｄｓ≒（Ｖｄａ’−Ｖｒ）／Ｒとなる。

時間１５ｔ１において、ゲート配線Ｇｉの電位をＬｏｗ（ＧＬ）として、スイッチ用ＴＦＴ２２がオフ状態となったとき、駆動用ＴＦＴ６のゲート端子には上記電流値Ｉｄｓに対応した電位が保持される。

以上に説明したように、画素回路Ｃｉｊについての第１期間及び第２期間によって、駆動用ＴＦＴ６のゲート端子に、電流値Ｉｄｓに対応した電位を保持できる。なお、次の画素回路Ｃ（ｉ＋１）ｊの第１期間は、１６ｔ１の後から始まる。

本実施形態の構成によれば、画素回路に抵抗を配置する必要がない。このため、画素当たりに配置する素子数を減らす効果がある。また、電圧電流変換手段として抵抗を用いているので、上記焼き付け現象も緩和できる。但し、本実施の形態の構成によると、第２期間でもソース配線Ｓｊを用いるため、走査時間（選択期間）が長くなってしまう。

次に、以上のように説明した画素回路Ｃｉｊの動作について、図１２（ａ）〜（ｃ）（以下では、図１２（ａ）〜（ｃ）の全体を単に図１２と呼ぶ。）にシミュレーション結果を示す。図１２（ａ）（ｂ）には、表示装置１における駆動動作を示し、図１２（ｃ）には、画素回路Ｃｉｊにおける駆動用ＴＦＴ６のゲート電位Ｎ１、ドレイン電位Ｎ２、駆動用ＴＦＴ６のソース・ドレイン間を流れる電流Ｉｄｓの変化を示す。なお、図１２（ｃ）の計算にあたっては、駆動用ＴＦＴ６の閾値電圧・移動度の特性として、上述の表１に示した条件を用いた。

ここで、時間０〜ｔ１は、図１２に示す時間３．２８４〜３．２８８ｍｓに相当する。

また、第１期間である時間ｔ１〜１１ｔ１は図１２に示す時間３．２８８〜３．３４０ｍｓに相当し、第２期間である時間１２ｔ１〜１５ｔ１は図１２に示す時間３．３４４〜３．３５６ｍｓに相当する。

第１の期間のうち、まず時間ｔ１〜２ｔ１に相当する時間３．２８８〜３．２９２ｍｓの間は、駆動用ＴＦＴ６から有機ＥＬ２０に向け電流が流れる。駆動用ＴＦＴ６のゲート電位Ｎ１は、上記条件における駆動用ＴＦＴ６の閾値電位となる。なお、この間は、Ｎ１＝Ｎ２となり、図では重なって表示している。時間１１ｔ１に相当する時間３．３４０ｍｓで第１期間を終了する。時間１２ｔ１に相当する時間３．３４４ｍｓから第２期間を開始する。時間１５ｔ１に相当する時間３．３５６ｍｓで第２期間を終了する。このときの駆動用ＴＦＴ６のゲート電位を、コンデンサ１３、１２に保持する。その後、駆動用ＴＦＴ６から有機ＥＬ２０へ向けて、電流Ｉｄｓを流す。

図１３に、入力映像信号Ｄａの電位を変化させながら、電流Ｉｄｓをシミュレーションした結果を示す。図１３に示すように、本実施形態の構成によれば、比較的電流の小さな領域（Ｉｄｓ≦０．４μＡ）において、駆動用ＴＦＴ６の特性ばらつきによらず、その駆動用ＴＦＴ６を流れる電流値のばらつきを少なくできる。

このように、本実施形態の構成によれば、例えば実施の形態１の構成と比較して、画素当たりの素子数を減らしても、上記のような比較的簡単な回路構成でソースドライバ回路２を構成できる。このため、パネル下側の狭額縁化が可能となる。また、歩留まり低下を抑え、１シート当たりから取れるパネル数の減少を防ぎ、パネル当たりのコスト上昇を防ぐことができる。

〔実施の形態４〕
本実施の形態４では、本発明に係る表示装置のさらに他の例について説明する。

上述した実施の形態３の構成では、第２期間においてもソース配線Ｓｊ（第１配線）を利用していた。このように、ソース配線を利用する時間が長くなると、ゲート配線１本当たりに必要な選択時間が増えてしまう。例えば、実施の形態１や実施の形態２では、ゲート配線１本当たりに必要な選択時間が１２ｔ１であったのに対して、実施の形態３では１６ｔ１に増えている。このように選択時間が増加すると、表示装置によっては十分な選択時間を確保できない場合が生じる。

本実施形態においては、このような問題を解決するために、図１４に示すように、画素回路Ｄｉｊに、ソース配線Ｓｊに平行に配置された抵抗配線（配線）Ｔｊと、スイッチ用ＴＦＴ（電流制御スイッチング素子）２３とを用いる。抵抗（電圧電流変換手段）２４は、画素回路の外側、すなわちソースドライバ回路５側に配置する。この構成は、例えば図１に示す画素回路Ａｉｊの抵抗１４とスイッチ用ＴＦＴ１１の代わりとなるものである。

図１４に示すように、画素回路Ｄｉｊにおいては、スイッチ用ＴＦＴ２３を駆動用ＴＦＴ６のドレイン端子と配線Ｔｊとの間に接続する。また、抵抗配線Ｔｊと電源配線Ｖｒの間に抵抗２４を接続する。その他は、図１の画素回路Ａｉｊの構成と同様である。

これにより、第２期間でソース配線Ｓｊを使う代わりに、抵抗配線Ｔｊを用いることが可能となる。よって、実施の形態１や２と同様に、画素回路Ｄ（ｉ＋１）ｊの第１期間を、１２ｔ１期間後から始めることができる。その他の動作は実施の形態１と同様なので、ここではその詳しい説明は省略する。

なお、図１４に示す画素回路Ａｉｊにおいて、抵抗配線Ｔｊが増える分、画素当たりの配線数が増えて、必要な素子が画素に配置できない懸念がある。その場合は、図１５に示すレイアウトのように、画素電極２５と同じ面に抵抗配線Ｔｊを形成しても良い。この画素電極２５は、ＩＴＯや反射電極（Ａｌ）等で作られる。バンク２６の内側（楕円の内側）は、バンクが形成されず、有機ＥＬが形成される。したがって、図のように、画素電極と画素電極との間にバンクが形成され、その下側の一部に画素電極が形成されているので、その間に、画素電極と同じ材質で配線できる。

なお、図１５において、駆動用ＴＦＴ６のドレイン端子と有機ＥＬの陽極２５はスルーホール２７で結ばれている。同様に、スイッチ用ＴＦＴ２３のドレイン端子と抵抗配線Ｔｊはスルーホール２８で結ばれている。また、これらのスルーホール２８は、絶縁膜またはバンク２６の下に隠れている。

このように、本実施形態の構成によれば、充分な選択時間を確保できる表示装置が得られる。

〔実施の形態５〕
上記実施の形態１〜３で説明した表示装置は、図示しないコントローラ回路からアナログ映像信号をアナログ電圧信号として入力していた。しかしながら、本発明に係る表示装置は、そのようなアナログ映像信号を入力する場合だけでなく、デジタル映像信号を入力する場合にも適用できる。本実施の形態では、そのような場合の表示装置３１の構成について説明する。

本実施の形態の表示装置３１は、１ビットのデジタル映像信号を用いて時間分割階調表示を行う表示装置である。

表示装置３１は、図１６に示すように、ソースドライバ回路３２、ゲートドライバ回路３３および画素回路Ａｉｊを含んでいる。

ゲートドライバ回路３３には、アドレスＡｄｄが入力される。ゲートドライバ回路３３は、入力されたアドレスＡｄｄに対応したゲート配線Ｇｉや制御配線Ｒｉ等に、必要な制御信号を出力する。

ソースドライバ回路３２には、データ信号ＤｘとスタートパルスＳＰ、クロックｃｌｋ、ラッチパルスＬＰが入力される。ソースドライバ回路３２は１ビット構成である。シフトレジスタ３４はｍビット、レジスタ３５はｍビット、ラッチ３６はｍビットであり、アナログスイッチ回路３７は２つの電位から１つの電位を選択する構成となっている。

ソースドライバ回路３２には、ｍビットのシフトレジスタ３４の先頭のレジスタへ、スタートパルスＳＰが入力される。シフトレジスタ３４は、シフトレジスタ３４内で、そのスタートパルスＳＰをクロックｃｌｋで転送する。シフトレジスタ３４は、スタートパルスＳＰを転送するとともに、レジスタ３５にタイミングパルスＳＳＰとして出力する。

レジスタ３５はｍビットであり、シフトレジスタ３４から送られてくるタイミングパルスＳＰにより、入力された１ビットのデータＤｘを、対応するソース配線Ｓｊの位置毎に保持し、ラッチ３６へと転送する。

そして、ラッチ３６は、データＤｘを、ｍビットのデータとして、ラッチパルスＬＰのタイミングでアナログスイッチ回路３７へと出力する。アナログ回路３７では、対応する電位を選択し、ソース配線Ｓｊへ出力する。

その後の動作は、実施の形態１〜３と同様なので、説明は省略する。

このように、本発明に係る表示装置は、時間分割階調表示を行うデジタル映像表示回路に適用することもできる。

この場合、図１６の表示装置３１と従来例の図１９の表示装置１０１とを比較すれば分かるように、表示装置３１においては、レジスタ３５、ラッチ３６、アナログスイッチ回路３７（駆動回路）の構成が簡単となる。このため、比較的簡単な回路構成でソースドライバ回路２を構成でき、パネル下側の狭額縁化が可能となる。また、歩留まり低下を抑え１シート当たりから取れるパネル数の減少を防ぎ、パネル当たりのコスト上昇を防ぐことができる。

以上のように、本発明によれば、１画素当たりの選択期間を短くするとともに、ソースドライバ回路規模を小さくできる表示装置を提供できる。

上記実施の形態に記載のように、本発明に係る表示装置は、駆動用ＴＦＴのゲート端子に電位保持用コンデンサと補償用コンデンサを接続し、第１の期間で補償用コンデンサの他方端子に所望の電位を与え、駆動用ＴＦＴのゲート端子とドレイン端子を短絡し、第２の期間で、駆動用ＴＦＴのゲート端子とドレイン端子を開放し、補償用コンデンサの他方端子を駆動用ＴＦＴのドレイン端子と接続し、その出力電流値を設定することで、ソースドライバ回路構成の簡略化を図る。

ここで、従来の技術と本発明に係る表示装置（以下、本表示装置とする。）との差異について、補足的に説明する。

上述のように、図１７に示すような特許文献１に記載の構成では、ＴＦＴの移動度ばらつきを補償することができなかった。

一方、例えば図１に示す、本表示装置の構成によれば、上述のように、駆動用ＴＦＴを流れる電流値のばらつきを小さくできる。

これは、図１７と図１とを比較して分かるように、スイッチング素子１０、１１および抵抗１４などの構成を、本表示装置が含んでいることによるものである。すなわち、本表示装置は、これらの構成を用いて、駆動用ＴＦＴ６のゲート端子に所望の電流値Ｉｄｓに対応した電位を保持させ、駆動用ＴＦＴ６から有機ＥＬ２０に向けて、設定された電流Ｉｄｓを流す機能を実現する。

また、上述のように、特許文献２などに記載の構成によっても、ＴＦＴの移動度ばらつきを補償できる。

すなわち、特許文献２などの構成と、本表示装置の構成とは、互いに異なる方法により、ＴＦＴの移動度ばらつきを補正するものである。本表示装置の構成によれば、特許文献２などの構成では得られない、回路規模の増大抑止、１画素当たりの選択期間の短縮化などの効果が得られる。

以下で、特許文献２などに記載の構成について、図１８〜図２０に基づいて簡単に説明する。

図１８に示すように、画素回路ａｉｊには、電源配線Ｖｓ、走査配線Ｇｉ、ソース配線Ｓｊが接続されている。画素回路ａｉｊは、駆動用ＴＦＴ１１０、スイッチ用ＴＦＴ１１１・１１２・１１３、コンデンサ１１４、および有機ＥＬ素子１０９を備えている。画素回路ａｉｊの有機ＥＬ素子１０９の一端は、対向電極Ｖｃｏｍに接続されている。

駆動用ＴＦＴ１１０、スイッチ用ＴＦＴ１１１、および有機ＥＬ素子１０９は、電源配線Ｖｓと対向電極Ｖｃｏｍとの間に、直列に配置される。スイッチ用ＴＦＴ１１２は、ソース配線Ｓｊと駆動用ＴＦＴ１１０のドレイン端子との間に接続されている。スイッチ用ＴＦＴ１１３は、駆動用ＴＦＴ１１０のゲート端子とドレイン端子との間に接続されている。スイッチ用ＴＦＴ１１１・１１２・１１３のゲート端子には、走査配線Ｇｉがそれぞれ接続されている。コンデンサ１１４は、駆動用ＴＦＴ１１０のソース端子とゲート端子との間に接続されている。

この画素回路ａｉｊは、以下のように駆動される。まず、選択期間において、走査配線ＧｉをＬｏｗとする。これにより、スイッチ用ＴＦＴ１１１がオフ状態となり、スイッチ用ＴＦＴ１１２・１１３がオン状態となる。

この状態で、電源配線Ｖｓから、駆動用ＴＦＴ１１０およびスイッチ用ＴＦＴ１１２を介して、ソース配線Ｓｊへ電流を流す。ここで、ソース配線Ｓｊに流れる電流値は、ソース配線Ｓｊに接続される、図示しないソースドライバ回路の電流源で制御することができる。そこで、ソースドライバ回路の電流源にて、駆動用ＴＦＴ１１０の出力電流値を所定の電流値となるよう制御すると、駆動用ＴＦＴ１１０のゲート電圧が所定の値に設定される。

以上のようにして、駆動用ＴＦＴ１１０のゲート電位は、駆動用ＴＦＴ１１０の閾値電圧のばらつきや移動度のばらつきによらず、駆動用ＴＦＴ１１０の出力電流値がソースドライバ回路の電流源から与えられた電流値となるように設定される。その後、選択期間を終了する。

図１９は、図１８に示す画素回路を含む表示装置の一例を示すものである。表示装置１０１は、複数の画素回路ａｉｊ、ソースドライバ回路１０２、ゲートドライバ回路１０３、基準電流源１０４を有している。

各画素回路ａｉｊは、ソース配線Ｓｊとゲート配線Ｇｉが交差する付近に配置されている。

また、ソースドライバ回路１０２は、シフトレジスタ１０５、レジスタ１０６、ラッチ１０７、および複数の駆動回路１０８を備えている。ソースドライバ回路１０２は６ビット構成であり、シフトレジスタ１０５はｍビット、レジスタ１０６はｍ×６ビット、ラッチ１０７はｍ×６ビット、駆動回路１０８は各６ビット構成となっている。

ソースドライバ回路１０２において、シフトレジスタ１０５の先頭のレジスタに、スタートパルスＳＰが入力される。シフトレジスタ１０５では、クロックｃｌｋに応じてスタートパルスＳＰがシフトレジスタ１０５内を転送される。スタートパルスＳＰは、転送されるとともに、シフトレジスタ１０５からレジスタ１０６に、タイミングパルスＳＳＰとして出力される。レジスタ１０６には、タイミングパルスＳＳＰと６ビットのデータＤａとが入力される。レジスタ１０６は、タイミングパルスＳＳＰに応じて、対応するソース配線Ｓｊの位置毎に、データＤａを保持し、ラッチ１０７へと転送する。ラッチ１０７は、入力されるラッチパルスＬＰに応じて、ソース配線Ｓｊ毎に、６ビットのデータを駆動回路１０８へ出力する。

次に、図２０に基づいて、駆動回路１０８の構成を説明する。駆動回路１０８は、基準電流源１０４から接続されている基準電流配線Ｉ０〜Ｉ５と、データ信号線Ｄ０〜５と、メモライジング信号ＭＳｊとから、駆動電流を設定し、ソース配線Ｓｊへ出力するものである。

駆動回路１０８には、ラッチ１０７からデータが入力されるデータ信号線Ｄ０〜Ｄ５と、基準電流源１０４から電流が入力される基準電流配線Ｉ０〜Ｉ５とが、接続されている。また、駆動回路１０８には、設定した電流を出力するためのソース配線Ｓｊと、メモライジング信号ＭＳｊの配線とが接続されている。

また、駆動回路１０８は、基準電流配線およびデータ信号線の数に応じた、６個のカレントコピア回路を備えている。なお、図２０には、簡単のため、基準電流配線Ｉ０およびＩ５に接続されたカレントコピア回路１１５のみを示し、基準電流配線Ｉ１〜Ｉ４に接続されたカレントコピア回路は省略している。各カレントコピア回路は同様の機能を有しているので、以下では、データ信号線Ｄ５および基準電流配線Ｉ５に接続されたカレントコピア回路１１５について説明をする。

基準電流配線Ｉ５に接続されたカレントコピア回路１１５は、ｎ型の駆動用ＴＦＴ１１６、ｎ型のスイッチ用ＴＦＴ１１７〜１１９、および記憶用コンデンサ１２０を備えている。

駆動用ＴＦＴ１１６のソース端子は接地されている。記憶用コンデンサ１２０の一方の電極（接地側電極）は、駆動用ＴＦＴ１１６のソース端子に接続されて接地されている。記憶用コンデンサ１２０の他方の電極（ゲート側電極）は、駆動用ＴＦＴ１１６のゲート端子に接続されている。

スイッチ用ＴＦＴ１１７・１１８のゲート端子には、メモライジング信号ＭＳｊが入力される。スイッチ用ＴＦＴ１１９のゲート端子はデータ信号線Ｄ５に接続されている。スイッチ用ＴＦＴ１１７のソース端子は、記憶用コンデンサ１２０のゲート側電極に接続されている。スイッチ用ＴＦＴ１１８のドレイン端子は、基準電流配線Ｉ５に接続されている。スイッチ用ＴＦＴ１１９のドレイン端子は、ソース配線Ｓｊに接続されている。また、スイッチ用ＴＦＴ１１７のドレイン端子、スイッチ用ＴＦＴ１１８のソース端子、スイッチ用ＴＦＴ１１９のソース端子および駆動用ＴＦＴ１１６のドレイン端子が、互いに接続されている。

上記構成の駆動回路１０８におけるソース配線Ｓｊへの出力動作は、以下のように行われる。

まず、データ信号Ｄ０〜Ｄ５をＬｏｗとしてスイッチ用ＴＦＴ１１９をオフ状態とする。また、メモライジング信号ＭＳｊをＨｉｇｈとし、スイッチ用ＴＦＴ１１７・１１８をオン状態とする。これにより、基準電流源１０４から出力される基準電流Ｉ５が、スイッチ用ＴＦＴ１１８のドレイン・ソース端子を通って、駆動用ＴＦＴ１１６のドレイン・ソース端子間に流れる。このとき、駆動用ＴＦＴ１１６のゲート電位は基準電流Ｉ５を流す状態となるので、記憶用コンデンサ１２０のゲート側電極の電位はその状態に応じた電位となる。

その後、メモライジング信号ＭＳｊをＬｏｗとし、スイッチ用ＴＦＴ１１７・１１８をオフ状態とする。この結果、記憶用コンデンサ１２０のゲート側電極に、設定された電位が保持される。したがって、記憶用コンデンサ１２０によって、駆動用ＴＦＴ１１６のゲート端子に、基準電流Ｉ５に対応する電位を保持できる。

この状態において、データ信号Ｄ５をＨｉｇｈとし、スイッチ用ＴＦＴ１１９をオン状態とする。これによって、駆動用ＴＦＴ１１６のゲート電位に対応する基準電流Ｉ５を、駆動用ＴＦＴ１１９を介してソース配線Ｓｊに出力できる。

このように、各カレントコピア回路１１５において、それぞれデータ信号Ｄ０〜５に応じて基準電流Ｉ０〜Ｉ５をソース配線Ｓｊに出力すれば、６ビットの階調表示（６４階調）に対応する駆動電流を駆動回路１０８から出力できる。

すなわち、図１８〜２０を参照して説明した従来の構成は、階調に応じた駆動電流を駆動回路側で作り、画素回路へと供給するものである。

上述のように、この従来の構成は、本表示装置の構成とは別の方法によって、駆動用ＴＦＴを流れる電流値のばらつきを小さくできるものである。しかしながら、この従来の構成は、本表示装置と比較すると、一画素当たりの選択期間を短くすることができず、またソースドライバ回路が例えば定電流回路であるのでソースドライバ回路規模を小さくできない、という欠点を有している。より詳細に説明すると、以下のようになる。

ソースドライバの規模を小さくできない点について説明すると、以下のようである。すなわち、図２０に示す駆動回路１０８では、ソース配線Ｓｊの１本当たり４×６＝２４個のＴＦＴを必要とする。さらに、ソース配線Ｓｊ１本当たり、６ビットのラッチ１０７と６ビットのレジスタ１０６を必要とする。このため、回路規模を小さくすることは困難である。

また、ソースドライバ回路１０２を構成するのに必要な面積が大きくなるので、パネル下のソースドライバ回路１０２を配置する額縁は大きくなる。さらに、ソース配線Ｓｊ１本当たりに必要なソースドライバ回路１０２の規模が大きくなると、ソースドライバ回路１０２をＴＦＴで作る場合に、その歩留まりが低下する。これによって、決められた１シート当たりから取れるパネル数が減少し、パネル当たりのコスト上昇に繋がる。

次に、１画素当たりの選択期間を短くすることができない点について説明すると、以下のようである。図１８の回路構成においては、ソース配線Ｓｊには浮遊容量Ｃが生ずる。また、ソース配線Ｓｊからソースドライバ１０２へ向けて流れる電流値Ｉ０は、予め定められている。この場合、ソース配線Ｓｊの初期電位をＶ０とすると、ソース配線Ｓｊには、Ｑ＝Ｃ×Ｖ０の電荷Ｑが存在する。一方、駆動用ＴＦＴ１１０が最終的に電流Ｉ０を流すために必要なゲート電位をＶｇとすると、ソース配線Ｓｊの電位はＶ０からＶｇへ変化する必要がある。そこで、ソース配線Ｓｊから、図１９に示すソースドライバ１０２へ向けて流すべき電荷ΔＱは、ΔＱ＝Ｃ×（Ｖ０−Ｖｇ）となる。この電荷ΔＱを流すのに必要な時間Δｔは、電流ｉ＝ΔＱ／Δｔ（電荷変化の微分値）であるので、Δｔ＝ΔＱ／Ｉ０となる。

この見積もりを、より具体的に検討する。まず、ソース配線Ｓｊの浮遊容量は、図１８に示すような画素回路構成を図１９に示すようにマトリックス状に配置する場合に、選択されていないスイッチ用ＴＦＴ１１２がソース配線Ｓｊの浮遊容量として働くことによるものである。このため、ソース配線Ｓｊの浮遊容量は数ｐＦとなる。

このような画素回路を、図２０に示す駆動回路１０８で駆動する。駆動回路１０８は６ｂｉｔ階調（６４階調）構成なので、その出力電流値の最小値を１とすると最大値は６３となる。

ここで、画素に配置された有機ＥＬ１０９に流すべき電流は数μＡ以下である。仮に、この最大電流値を１０μＡとする。すると、最小電流値は１０μＡ／６３≒０．１６μＡとなる。また、仮に、ソース配線Ｓｊの浮遊容量Ｃを１０ｐＦとする。

このとき、有機ＥＬ１０９に流すべき電流ｉが０．１６μＡであれば、ソース配線Ｓｊの電位ｖを１Ｖ変化させるのに必要な時間ｔ１は、ｔ１＝ｖ×Ｃ／ｉ＝１×１０ｐＦ／０．１６μＡ＝６３μｓとなる。

一方、図１９に示す表示装置のゲート配線数を２４０本（ＱＶＧＡ相当）とすれば、１フレーム周期を１／６０ｓとするとき、１ゲート配線当たりの選択期間ｔ２は、ｔ２＝（１／６０）／２４０≒６９μｓとなる。

以上の見積もりによると、図１９に示す構成の表示装置においては、各画素に配置された駆動用ＴＦＴ１１０のゲート端子に設定される電位が１．１Ｖ以上変化すると、書込みに割り当てることのできる上述の選択期間ｔ２では足りなくなってしまう。

また、駆動用ＴＦＴのゲート幅の設定は、そのＴＦＴを流れる電流値の限界がＩ０より何倍か大きくなるよう設定する。このため、本表示装置の構成によれば、図１８に示す従来技術の構成よりも、選択時間を短くできる。

ここで、上述の表示装置を、マトリックス状に駆動用トランジスタと電流駆動素子を配置した表示装置であって、上記駆動用トランジスタの電流制御端子と基準電位端子の間に第１コンデンサを接続し、上記駆動用トランジスタの電流制御端子と第１配線の間に第２コンデンサと第１スイッチ用トランジスタを直列に接続し、第２コンデンサの一方端子が上記駆動用トランジスタの電流制御端子側となるようにし、第１期間において、上記第２コンデンサの他方端子を第１配線と短絡するとともに、上記駆動用トランジスタの電流制御端子と電流入出力端子との間を短絡し、第２期間において、上記駆動用トランジスタの電流制御端子と電流入出力端子との間を開放するとともに、上記第２コンデンサの他方端子を上記駆動用トランジスタの電流入出力端子に接続する構成である、と表現することもできる。

なお、「第２コンデンサの一方端子が上記駆動用トランジスタの電流制御端子側となるよう」とは、第２コンデンサの２つの端子のうち、上記駆動用トランジスタの電流制御端子側を一方端子と呼ぶことを意味する。

また、「第２コンデンサの他方端子を第１配線と短絡」とは、例えば図１０に示すコンデンサ２２（第２コンデンサ）とソース配線Ｓｊ（第１配線）についても、常に短絡されているものとして、含むものとする。

第１期間において、第２コンデンサの他方端子へ第１配線を通して所望の電位Ｖｄａが印加されるとともに、駆動用トランジスタの電流制御端子（ゲート端子）電位と基準電位端子（ソース端子またはドレイン端子）間の電位Ｖｇｓが、その駆動用トランジスタの閾値電位（Ｖｔｈ）に対応した電位となる。

そして、第２期間において、駆動用トランジスタの電流制御端子と電流入出力端子との間を開放することで、第２コンデンサの他方端子が先に与えられた電位Ｖｄａのとき、上記駆動用トランジスタの電流制御端子電位が上記閾値電位（Ｖｔｈ）に対応した電位Ｖｇｓとなる。

そこで、上記第２期間において、第２コンデンサの他方端子を駆動用トランジスタの電流入出力端子（ドレイン端子）に接続する。このとき、駆動用トランジスタの電流入出力端子に、抵抗やダイオード等の電圧電流変換手段が接続されていれば、駆動用トランジスタの電流入出力端子を流れる電流は、所望電位Ｖｄａにより、電圧電流変換手段で定められる電流値Ｉｄａとなる。そして、この電流値Ｉｄａに対応した電位が駆動用トランジスタの電流制御端子に設定される。

上記表示装置は、以上のように、第１期間で第２コンデンサの他方端子に所望の電位Ｖｄａを与えることで、その駆動用トランジスタの出力電流値を定めることができる。そして、コントロールＩＣ等の外部信号源から表示したい映像信号に対応した所望の電位Ｖｄａを出力し、上記表示装置の各画素の第２コンデンサの他方端子に与えることで、各電流駆動素子へ与える電流値を定めることができる。

また、上述の表示装置を、マトリックス状に駆動用トランジスタと電流駆動素子を配置した表示装置であって、上記駆動用トランジスタの電流制御端子と基準電位端子の間に第１コンデンサを接続し、上記駆動用トランジスタの電流制御端子と第１配線の間に第２コンデンサと第１スイッチ用トランジスタを直列に接続し、第２コンデンサの一方端子が上記駆動用トランジスタの電流制御端子側となるようにし、上記駆動用トランジスタの電流制御端子と電流入出力端子との間に第２スイッチ用トランジスタを接続し、上記第２コンデンサの他方端子と上記駆動用トランジスタの電流入出力端子との間を接続する第３スイッチ用トランジスタを備えている構成である、と表現することもできる。

上記構成によれば、第１期間において第２スイッチ用トランジスタをオン状態とすることで、駆動用トランジスタの電流制御端子と電流入出力端子との間を短絡できる。

また、第２期間において、第２スイッチ用トランジスタをオフ状態とすることで、駆動用トランジスタの電流制御端子と電流入出力端子との間を開放できる。

そして、第２期間において、第３スイッチ用トランジスタをオン状態とすることで、第２コンデンサの他方端子を駆動用トランジスタの電流入出力端子に接続できる。

なお、この接続には３つの構成がある。第１の構成は、第２コンデンサの一方端子が駆動用トランジスタの電流制御端子に接続され、第２コンデンサの他方端子が第３スイッチ用トランジスタと接続される場合である。

第２の構成は、第２コンデンサの一方端子が駆動用トランジスタの電流制御端子に接続され、第３スイッチ用トランジスタが第１配線と接続される場合である。

第３の構成は、第１スイッチ用トランジスタが駆動用トランジスタの電流制御端子に接続され、第３スイッチ用トランジスタが第１配線と接続される場合である。

また、上記構成において、上記駆動用トランジスタの電流入出力端子と上記電流駆動素子の間に第４スイッチ用トランジスタを備えた構成も好ましい。

上記表示装置では、第１期間において、駆動用トランジスタの電流入出力端子の電位は、駆動用トランジスタの閾値電位（Ｖｔｈ）に対応した電位となる。したがって、電流駆動素子として有機ＥＬのような電流駆動型素子を用いる場合、この第１期間において電流駆動素子へ印加される電圧は、駆動用トランジスタの閾値電位（Ｖｔｈ）の影響を受けてばらつく。その結果、駆動用トランジスタの電流入出力端子を流れる電流Ｉｄｓは、駆動用トランジスタの閾値電位（Ｖｔｈ）の影響を受けてばらつく。この電流ばらつきは、第２期間において駆動用トランジスタの電流入出力端子を流れる電流に影響を与えるので、余り好ましいものではない。

そこで、第１期間に駆動用トランジスタの電流入出力端子を流れる電流Ｉｄｓを一定とすることが好ましい。具体的には、本発明の好ましい構成のように、駆動用トランジスタの電流入出力端子と電流駆動素子の間に第４スイッチ用トランジスタを設け、第１期間において第４スイッチ用トランジスタをオフ状態とすることで、第１期間に駆動用トランジスタの電流入出力端子を流れる電流Ｉｄｓを０とする。

また、上記表示装置では、上記構成において、駆動用トランジスタの電流入出力端子と電圧電流変換手段との間に、第５スイッチ用トランジスタを備えた構成も好ましい。

ここで、本発明に係る表示装置において、第２の期間で駆動用トランジスタの電流入出力端子に接続される電圧電流変換手段として、電流駆動素子を用いる場合と、抵抗等他の素子を用いる場合がある。

電流駆動素子として有機ＥＬを用いる場合、その電流駆動素子自体がダイオード特性を示すので、電流駆動素子を電圧電流変換手段として用いることができる。

しかしながら、有機ＥＬの電圧電流特性には温度依存性があり、また経時変化もある。このため、温度依存性や経時変化のない電圧電流変換手段を導入することが好ましい。

そこで、本発明の好ましい構成のように、電流駆動素子とは別に、抵抗や別の有機ＥＬ素子等を用いて電圧電流変換手段を構成する。また、電圧電流変換手段と駆動用トランジスタの電流入出力端子の間に第５スイッチ用トランジスタを接続する。第２期間において、第５スイッチ用トランジスタをオンとすることで、電圧電流変換手段を用いて所望電位Ｖｄａに対応した電流値Ｉｄａを得ることが好ましい。

また、上述の表示装置は、上記構成において、第１配線と電圧電流変換手段の間に第５スイッチ用トランジスタを備えている構成も好ましい。

すなわち、上記のように、電流駆動素子とは別に、抵抗や別の有機ＥＬ素子等を用いて電圧電流変換手段を構成する場合に、その電圧電流変換手段を画素（駆動用トランジスタと電流駆動素子から構成される表示単位）毎に配置することが難しい場合がある。そのような場合、電圧電流変換手段を第１配線毎に配置し、第１配線と電圧電流変換手段の間に第５スイッチ用トランジスタを設けることが好ましい。

上述の具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、本発明はそのような具体例にのみ限定して狭義に解釈されるべきものではなく、特許請求の範囲に示した範囲で種々の変更が可能であり、変更した形態や、実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施の形態についても、本発明の技術的範囲に含まれる。

本発明に係る表示装置は、駆動回路の回路規模を増大させないので、パネルの額縁を狭くすることができ、例えば携帯型の表示装置に適用できる。

本発明の表示装置の一実施形態に含まれる画素回路の一例を示す回路図である。 上記表示装置の概略を示すブロック図である。 上記画素回路及び上記画素回路を駆動するための駆動回路の動作タイミングを示すタイミングチャートである。 （ａ）は上記表示装置における駆動動作の一例の一部を示すグラフであり、（ｂ）は駆動動作の上記一例の他の一部を示すグラフであり、（ｃ）は（ａ）および（ｂ）の動作に応じて、上記画素回路の駆動用ＴＦＴのゲート電位Ｎ１、ドレイン電位Ｎ２およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。 上記画素回路の有機ＥＬ素子を流れる電流値のシミュレーション結果を示すグラフである。 本発明の表示装置の他の実施形態に含まれる画素回路の一例を示す回路図である。 上記画素回路及び上記画素回路を駆動するための駆動回路の動作タイミングを示すタイミングチャートである。 （ａ）は上記表示装置における駆動動作の一例の一部を示すグラフであり、（ｂ）は駆動動作の上記一例の他の一部を示すグラフであり、（ｃ）は（ａ）および（ｂ）の動作に応じて、上記画素回路の駆動用ＴＦＴのゲート電位Ｎ１、ドレイン電位Ｎ２およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。 上記画素回路の有機ＥＬ素子を流れる電流値のシミュレーション結果を示すグラフである。 本発明の表示装置のさらに他の実施形態に含まれる画素回路の一例を示す回路図である。 上記画素回路及び上記画素回路を駆動するための駆動回路の動作タイミングを示すタイミングチャートである。 （ａ）は上記表示装置における駆動動作の一例の一部を示すグラフであり、（ｂ）は駆動動作の上記一例の他の一部を示すグラフであり、（ｃ）は（ａ）および（ｂ）の動作に応じて、上記画素回路の駆動用ＴＦＴのゲート電位Ｎ１、ドレイン電位Ｎ２およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。 上記画素回路の有機ＥＬ素子を流れる電流値のシミュレーション結果を示すグラフである。 本発明の表示装置のさらに他の実施形態に含まれる画素回路の一例を示す回路図である。 上記画素回路の概略のレイアウトを示す平面図である。 本発明の表示装置のさらに他の実施形態を示す概略のブロック図である。 従来の表示装置に含まれる画素回路の一例を示す回路図である。 従来の表示装置の他の一例に含まれる画素回路を示す回路図である。 上記表示装置の概略構成を示すブロック図である。 上記表示装置に含まれる駆動回路の概略構成を示すブロック図である。

符号の説明

１、３１ 表示装置
２、３２ ソースドライバ回路
３、３３ ゲートドライバ回路、
５、５ａ 駆動回路（供給回路）
６ 駆動用ＴＦＴ（駆動用トランジスタ）
７ スイッチ用ＴＦＴ（発光制御スイッチング素子、電流制御スイッチング素子）
８、２１ スイッチ用ＴＦＴ（信号切換スイッチング素子）
９ スイッチ用ＴＦＴ（電位制御スイッチング素子）
１０、１７ スイッチ用ＴＦＴ
（調整手段、電流調整スイッチング素子）
１１、１８、２３ スイッチ用ＴＦＴ（電流制御スイッチング素子）
１２ コンデンサ（維持コンデンサ）
１３、２２ コンデンサ（保持手段、保持コンデンサ）
１４、１９、２４ 抵抗（電圧電流変換手段）
２０ 有機ＥＬ（電流駆動素子、電圧電流変換手段）
Ａｉｊ、Ｂｉｊ、Ｃｉｊ、Ｄｉｊ 画素回路
Ｓｊ ソース配線（供給配線）
Ｇｉ ゲート配線
Ｔｊ 抵抗配線（配線）

Claims (8)

1. 電流駆動素子と、上記電流駆動素子へと供給する電流を制御する駆動用トランジスタとを含む画素回路をマトリクス状に配置した表示装置であって、
   一端を上記駆動用トランジスタの制御端子に接続し、他端を所望の電位の供給配線に接続して、両端の電位差を保持する保持手段と、
   電圧を電流に変換する電圧電流変換手段を介して基準電位に接続される上記駆動用トランジスタの出力端子に、上記保持手段の上記他端を接続して上記所望の電位を設定することによって、上記駆動用トランジスタに流れる電流を調整する調整手段とを、上記画素回路が備えていることを特徴とする表示装置。
2. 上記電圧電流変換手段として、上記駆動用トランジスタの上記出力端子から配線を介して接続された抵抗を用いることを特徴とする請求項１に記載の表示装置。
3. 上記電圧電流変換手段として、上記電流駆動素子を用いることを特徴とする請求項１に記載の表示装置。
4. 上記電圧電流変換手段を、上記画素回路の外部に設けられ、上記画素回路に電流を供給する供給回路に備えていることを特徴とする請求項１に記載の表示装置。
5. 上記駆動用トランジスタと上記電流駆動素子との接続のオンオフを切換える発光制御スイッチング素子を備えていることを特徴とする請求項１に記載の表示装置。
6. 上記駆動用トランジスタの上記出力端子と上記電圧電流変換手段との接続のオンオフを切換える電流制御スイッチング素子を備えていることを特徴とする請求項１に記載の表示装置。
7. 上記駆動用トランジスタの入力端子と上記制御端子との間に配置される維持コンデンサと、
   上記駆動用トランジスタの上記制御端子と上記出力端子との間に配置される電位制御スイッチング素子と、
   上記供給配線と上記駆動用トランジスタの上記制御端子との間に、上記保持手段と直列に接続される信号切換スイッチング素子とを、上記画素回路が備えていることを特徴とする請求項１に記載の表示装置。
8. 電流駆動素子と、上記電流駆動素子へと供給する電流を制御する駆動用トランジスタとを含む画素回路をマトリクス状に配置した表示装置の駆動方法であって、
   上記画素回路が、さらに、上記画素回路に所望の電位を供給する供給配線と上記駆動用トランジスタの制御端子との間に配置される保持コンデンサを含んでおり、
   上記供給配線から上記保持コンデンサを介して上記駆動用トランジスタの上記制御端子までを接続するとともに、上記駆動用トランジスタの上記制御端子と出力端子とを接続するステップと、
   上記供給配線から上記保持コンデンサを介して上記駆動用トランジスタの上記制御端子までの接続を開放し、上記駆動用トランジスタの上記制御端子と上記出力端子との接続を開放するとともに、上記保持コンデンサの上記供給配線側の端子と上記駆動用トランジスタの上記出力端子とを接続するステップとを含んでいることを特徴とする表示装置の駆動方法。

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