JP2005062794A - 表示装置およびその駆動方法 - Google Patents

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Abstract

【課題】 有機ＥＬ表示装置など、電流駆動発光素子を備えた表示装置において、駆動用ＴＦＴの閾値電圧・移動度のばらつきによる、非選択期間の電流駆動発光素子を流れる電流値のばらつきを抑える。
【解決手段】 駆動用ＴＦＴ１のゲート端子とドレイン端子との間にスイッチ用トランジスタ３を接続し、駆動用ＴＦＴ１のゲート端子とソース端子との間に第１コンデンサ２を接続し、駆動用ＴＦＴ１の電流制御端子に第２コンデンサ７の第１端子を接続し、第２コンデンサ７の第２端子を、駆動用ＴＦＴ１のドレイン端子との間にスイッチ用トランジスタ９を介して接続し、かつ所定電圧線Ｖａとの間にスイッチ用トランジスタ８を介して接続する。
【選択図】 図１

Description

本発明は、有機ＥＬ（Electro Luminescence）ディスプレイやＦＥＤ（Field Emission Display）等の電流駆動素子を用いた表示装置およびその駆動方法に関するものである。
近年、有機ＥＬディスプレイやＦＥＤ等の電流駆動発光素子の研究開発が活発に行われている。特に有機ＥＬディスプレイは、低電圧・低消費電力で発光可能なディスプレイとして、携帯電話やＰＤＡ（Personal Digital Assistants）などの携帯機器用として注目されている。
この有機ＥＬディスプレイ用の電流駆動画素回路構成として、非特許文献１および特許文献２に示された回路構成を図２２に示す。
図２２に示す回路構成では、駆動用ＴＦＴ（Thin Film Transistor）１０１のソース端子は電源配線Ｖｓへ接続され、駆動用ＴＦＴ１０１のゲート端子はコンデンサ１０４を介して電源配線Ｖｓへ接続されている。駆動用ＴＦＴ１０１のドレイン端子と有機ＥＬ素子１０３の陽極との間にはスイッチ用ＴＦＴ１０２が配置され、有機ＥＬ素子１０３の陰極は共通配線Ｖｃｏｍに接続されている。
また、駆動用ＴＦＴ１０１とスイッチ用ＴＦＴ１０２との接続点には選択用ＴＦＴ１０６とスイッチ用ＴＦＴ１０５とが接続されている。選択用ＴＦＴ１０６のソース端子はソース配線Ｓｊへ接続され、スイッチ用ＴＦＴ１０５のソース端子は駆動用ＴＦＴ１０１のゲート端子へ接続されている。
この構成では、走査配線ＧｉにＬｏｗの信号が与えられる場合（選択期間）、スイッチ用ＴＦＴ１０２がＯＦＦ状態となり、選択用ＴＦＴ１０６とスイッチ用ＴＦＴ素子１０５とがＯＮ状態となる。この場合、電源配線Ｖｓより駆動用ＴＦＴ１０１および選択用ＴＦＴ１０６を介してソース配線Ｓｊへ電流を流すことができる。このときの電流値をソース配線Ｓｊに繋がる図示しないソースドライバ回路の電流源で制御すれば、駆動用ＴＦＴ１０１へそのソースドライバ回路で規定された電流値が流れるように駆動用ＴＦＴ素子１０１のゲート電圧が設定される。
また、走査配線ＧｉにＨｉｇｈの信号が与えられる場合（非選択期間）、選択用ＴＦＴ１０６とスイッチ用ＴＦＴ１０５とがＯＦＦ状態となり、スイッチ用ＴＦＴ１０２がＯＮ状態となる。この非選択期間においては、上記選択期間においてソース配線Ｓｊから駆動用ＴＦＴ素子１０１のゲートに対して設定された電位がコンデンサ１０４にて保持される。このため、非選択期間において、駆動用ＴＦＴ１０１にて設定された電流値を有機ＥＬ素子１０３へ流すことができる。
また、これに類似した電流駆動画素回路構成として、非特許文献２および特許文献１で示された画素回路構成を図２３に示す。
図２３の回路構成では、駆動用ＴＦＴ１０８のソース端子とゲート端子との間にコンデンサ１１１が配置され、ゲート端子とドレイン端子との間にスイッチ用ＴＦＴ１１２が配置され、そのドレイン端子に有機ＥＬ素子１０９の陽極が配置されている。そして、駆動用ＴＦＴ１０８のソース端子と電源配線Ｖｓとの間にスイッチ用ＴＦＴ１０７が配置され、ソース配線Ｓｊとの間に選択用ＴＦＴ１１０が配置されている。
これら選択用ＴＦＴ１１０およびスイッチ用ＴＦＴ１０７，１１２のゲート端子には各々制御配線Ｗｉ，Ｒｉ，走査配線Ｇｉが接続されている。
この画素回路構成の動作を、図２４に示すタイミングチャートを用いて以下に説明する。このタイミングチャートは、制御配線Ｗｉ，Ｒｉ、走査配線Ｇｉおよびソース配線Ｓｊの各配線に与えられる信号のタイミングを示している。
図２４では時間０〜３ｔ１が選択期間を示しており、該選択期間において制御配線Ｒｉの電位はＨｉｇｈ（ＧＨ）となっており、スイッチ用ＴＦＴ１０７をＯＦＦ状態とする。また、同時に制御配線Ｗｉの電位はＬｏｗ（ＧＬ）となっており、選択用ＴＦＴ１１０をＯＮ状態とする。これにより、選択期間では、ソース配線Ｓｊから選択用ＴＦＴ１１０および駆動用ＴＦＴ１０８を介して有機ＥＬ素子１０９へ電流が流れる状態となる。
この選択期間において、時間０〜２ｔ１の期間では、走査配線Ｇｉの電位はＨｉｇｈとなっており、スイッチ用ＴＦＴ１１２をＯＮ状態とするため、ソース配線Ｓｊに繋がる図示しないソースドライバ回路から有機ＥＬ素子１０９へ電流が流れる。このとき、駆動用ＴＦＴ１０８のゲート電位は、上記ソースドライバ回路で規定された電流値が流れるよう設定される。
そして、時間２ｔ１〜３ｔ１の期間では、スイッチ用ＴＦＴ１１２はＯＦＦ状態とされるが、駆動用ＴＦＴ１０８のゲート電位はコンデンサ１１１によって保持され、この期間においてもソース配線Ｓｊから有機ＥＬ素子１０９へ電流が流れる。
時間３ｔ１以降（非選択期間）では、スイッチ用ＴＦＴ１１０をＯＦＦ状態とし、スイッチ用ＴＦＴ１０７をＯＮ状態とする。このため、非選択期間においては、電源配線Ｖｓより設定された電流値が有機ＥＬ素子１０９へ流れるよう制御される。
M.T.Johnson、他５名，"Active Matrix PolyLED Displays"，ＩＤＷ '００，2000，p.235-238 Simon W-B.Tam、他５名，"Polysilicon TFT Drivers for Light Emitting Polymer Displays"，ＩＤＷ '９９，1999，p.175-178 特表２００２−５１４３２０号公報（国際公開日平成１０年１０月２９日） 特表２００２−５１７８０６号公報（国際公開日平成１１年１２月１６日）
しかしながら、非特許文献２に示される上記画素回路構成では駆動用ＴＦＴ１０８の閾値電圧・移動度のばらつきにより、非選択期間において有機ＥＬ素子１０９を流れる電流値がばらつくという問題がある。
この電流値のばらつきの影響がどの程度あるか知るために、図２３における画素回路構成で、駆動用ＴＦＴ１０８の閾値電圧・移動度を以下の表３に示す５つの条件で振り、有機ＥＬ素子１０９を流れる電流値をシミュレーションで求めた。その結果を図２５に示す。
Figure 2005062794
図２５におけるシミュレーションでは、０．２４ｍｓ毎に選択期間が来るよう設定し、最初の時間０．２７ｍｓ〜０．５１ｍｓの間でソース配線Ｓｊへ電流値０．１μＡが流れるよう設定した。それ以降は、時間０．２４ｍｓ毎に、ソース配線Ｓｊへ流れる電流値を０．１μＡ刻みで０．９μＡまで増加させ、その後０に戻し、再度０．１μＡ刻みで増加させている。
即ち、上記シミュレーションにおける最初の選択期間は、時間０．２７〜０．３０ｍｓの間であり、この選択期間においてソース配線Ｓｊへ流れている電流値０．１μＡにより駆動用ＴＦＴ１０８のゲート端子電位が規定され、その期間だけ有機ＥＬ素子１０９を流れる電流値が０．１μＡに設定される。尚、この時のゲート電位は、その後の非選択期間０．３１〜０．５１ｍｓにおいても保持されているが、その非選択期間において有機ＥＬ素子１０９を流れる電流値は、０．１２〜０．１３μＡ程度のばらつきを持つ。
このシミュレーションにおいて、ソース配線Ｓｊに流した電流値（０〜０．９μＡ迄の１０点）を横軸にし、これらの各電流値を与えた後の非選択期間における有機ＥＬ素子１０９へ流れる電流値を縦軸として、そのばらつきを示したのが図２６である。図２６において、ソース配線Ｓｊへ０．９μＡの電流を流した後の非選択期間では、有機ＥＬ素子１０９を流れる電流値は約０．９５〜１．１２μＡ（＋５％〜＋２４％）の範囲でばらついている。
このばらつきが起きる原因は、図２７に示すように選択期間（概ね２７０〜３００μｓの間）と非選択期間（それ以外の期間）とにおいて駆動用ＴＦＴ１０８のソース・ドレイン間電圧Ｖｓｄが変化するためである。なお、図２７は、上記表１において示した駆動用ＴＦＴ１０８の５つの閾値電圧・移動度条件を用いてシミュレーションした結果を示しており、各電圧値Ｖｓｇ（１）〜Ｖｓｇ（５）、Ｖｓｄ（１）〜Ｖｓｄ（５）のそれぞれは、表１におけるＩｏｌｅｄ（１）〜（５）の条件と一致する。
すなわち、図２３の回路構成では、図２７に示すように、選択期間内における電流書き込み時（図２４の時間０〜２ｔ１の期間、図２７では概ね時間２７０〜２９０μｓの間）はスイッチ用ＴＦＴ１１２がＯＮ状態となるので、駆動用ＴＦＴ１０８のソース・ドレイン間電圧Ｖｓｄはソース・ゲート間電圧Ｖｓｇと一致している。
この時の駆動用ＴＦＴ１０８のソース・ゲート間電圧Ｖｓｇは、駆動用ＴＦＴ１０８の閾値電圧・移動度により決まる。すなわち、閾値が１Ｖの場合と２Ｖの場合とでは、１Ｖ程度のばらつきが発生する。実際、上記シミュレーション結果では、ソース配線Ｓｊに０．１μＡの電流を流したとき、ソース・ゲート間電圧Ｖｓｇは約１．４Ｖ〜３．６Ｖの範囲でばらついている。
その後、スイッチ用ＴＦＴ１１２をＯＦＦ状態とすると（概ね２９０μｓ以降）、駆動用ＴＦＴ１０８のソース・ゲート間電位は保持されるが、ソース・ドレイン間電圧Ｖｓｄは変化する。
特に、非選択期間となった後（概ね３００μｓ以降）は、ソース・ドレイン間電圧Ｖｓｄは６Ｖ程度に変化する。この電圧Ｖｓｄは、有機ＥＬ素子１０９の印加電圧対電流値特性により、該有機ＥＬ素子１０９に電流値０．１μＡを流すのに必要な電圧Ｖｏｌｅｄにより決まる。このシミュレーションでは、電圧Ｖｏｌｅｄは、
Ｖｏｌｅｄ＝Ｖｓ−６Ｖ
程度の特性としている。また、この有機ＥＬ素子１０９の印加電圧対電流値特性はダイオード的な特性（印加電圧に対して電流値が指数関数的に増える）なので、有機ＥＬ素子１０９を流れる電流値が数割程度異なっても、駆動用ＴＦＴ１０８のソース・ドレイン間電圧は余りばらつかない。
もし、この駆動用ＴＦＴ１０８が理想的なＦＥＴであれば、ゲート・ソース間電位Ｖｓｇが一定であり、
ソース・ドレイン間電圧Ｖｓｄ＞ゲート・ソース間電位Ｖｓｇ
の条件を満たす場合、ソース・ドレイン間電圧Ｖｓｄが変化しても、ソース・ドレイン間を流れる電流値は変化しない。しかし、現実のＴＦＴでは、図２８に示すように、ゲート・ソース間電位Ｖｓｇが一定であっても、ソース・ドレイン間電圧Ｖｓｄが増えれば、ソース・ドレイン間を流れる電流値も増える。なお、図２８は、上記表１において示した駆動用ＴＦＴ１０８の５つの閾値電圧・移動度条件を用いてシミュレーションした結果を示しており、各電流値Ｉｔｆｔ（１）〜Ｉｔｆｔ（５）のそれぞれは、表１におけるＩｏｌｅｄ（１）〜（５）の条件と一致する。
上記図２８に示す結果より、駆動用ＴＦＴ１０８の閾値電圧・移動度により、電流書き込み時のソース・ドレイン間電圧Ｖｓｄがばらつけば、非選択期間でのソース・ドレイン間電流がばらつく。その結果、有機ＥＬ素子１０９を流れる電流値も変化する。
そこで、図２９に示すように、駆動用ＴＦＴ１０８と有機ＥＬ素子１０９を直列に接続した回路を用い、非選択期間でのソース・ドレイン間電流がばらつきを調べた。この時、駆動用ＴＦＴ１０８のゲート端子へ、上記図２７の電流書き込み時に得られた駆動用ＴＦＴ１０８のゲート・ソース間電位Ｖｇｄを印加し、さらに電源電圧Ｖｓ−Ｖｃｏｍを変化させ、有機ＥＬ素子１０９を流れる電流を上記駆動用ＴＦＴ１０８の５つの閾値電圧・移動度条件を用いてシミュレーションした。このシミュレーション結果を図３０に示す。
図３０では、ソース配線Ｓｊへ０．５μＡの電流を供給したときの駆動用ＴＦＴ１０８のゲート・ソース間電位Ｖｇｄを用いている。この場合、上記図２７に示す電流書き込み時のソース配線Ｓｊの電位が、駆動用ＴＦＴ１０８の閾値電圧・移動度条件により変化し、有機ＥＬ素子１０９へ電流０．５μＡを供給するよう設定されるので、電源配線Ｖｓの電位が一定（１６Ｖ）の条件では、有機ＥＬ素子１０９を流れる電流値が変化してしまう。
このように、駆動用ＴＦＴの閾値電圧・移動度のばらつきにより電流書き込み時のソース・ドレイン間電圧Ｖｓｄがばらつき、結果として非選択時に有機ＥＬ素子を流れる電流値がばらつく現象は、図２２に示した画素回路構成でも同様に生じる。このように、従来の画素回路構成では、駆動用ＴＦＴの閾値電圧・移動度のばらつきにより非選択期間に有機ＥＬ素子を流れる電流がばらつくといった問題がある。
本発明は、上記の問題点を解決するためになされたもので、その目的は、駆動用ＴＦＴの閾値電圧・移動度のばらつきによる、非選択期間の有機ＥＬ素子を流れる電流値ばらつきを抑えることができる表示装置を提供することにある。
本発明の第１の表示装置は、上記の課題を解決するために、電流駆動発光素子と、駆動用トランジスタとを含む表示装置において、上記駆動用トランジスタの電流制御端子と電流出力端子との間に接続される第１スイッチ用トランジスタと、上記駆動用トランジスタの電流制御端子に接続される第１コンデンサと、上記駆動用トランジスタの電流制御端子に一方の端子である第１端子が接続され、もう一方の端子である第２端子は、駆動用トランジスタの電流出力端子との間に第２スイッチ用トランジスタを介して接続され、かつ所定電圧線との間に第３スイッチ用トランジスタを介して接続されている第２コンデンサとを備えていることを特徴としている。
本発明の第２の表示装置は、上記の課題を解決するために、電流駆動発光素子と、駆動用トランジスタとを含む表示装置において、上記駆動用トランジスタの電流制御端子と電流入力端子との間に接続される第１スイッチ用トランジスタと、上記駆動用トランジスタの電流制御端子に接続される第１コンデンサと、上記駆動用トランジスタの電流制御端子に一方の端子である第１端子が接続され、もう一方の端子である第２端子は、駆動用トランジスタの電流入力端子との間に第２スイッチ用トランジスタを介して接続され、かつ所定電圧線との間に第３スイッチ用トランジスタを介して接続されている第２コンデンサとを備えていることを特徴としている。
また、上記表示装置においては、上記第１コンデンサ、第２コンデンサ、第１スイッチ用トランジスタ、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタからなる構成を、各画素回路やソースドライバ回路毎に備えている構成とすることができる。
また画素回路構成として用いる場合、上記表示装置においては、上記第１コンデンサ、第２コンデンサ、第１スイッチ用トランジスタ、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタからなる構成は、一部が画素回路側、他の一部がソースドライブ回路を含む画素回路の外側に配置される構成とすることができる。
また、上記表示装置においては、画素回路側に、電流駆動発光素子、駆動用トランジスタ、および第１コンデンサを配置し、ソースドライバを含む画素回路の外側に、第２コンデンサ、第１スイッチ用トランジスタ、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタを配置すると共に、上記駆動用トランジスタの電流制御端子と、第２コンデンサの第１端子とを接続する接続配線を備えている構成とすることができる。
また、上記表示装置においては、画素回路側に、電流駆動発光素子、駆動用トランジスタ、第１スイッチ用トランジスタ、第１コンデンサおよび第２コンデンサを配置し、ソースドライバを含む画素回路の外側に、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタを配置すると共に、上記駆動用トランジスタの電流出力端子と、第２コンデンサの第２端子とを接続する接続配線を備えている構成とすることができる。
また、上記表示装置においては、さらに、ＯＦＦ電位を供給するＯＦＦ電位線を備えており、上記接続配線が、第４スイッチング用トランジスタを介してＯＦＦ電位線に接続されている構成とすることができる。
また、本発明の第１の駆動方法は、上記の課題を解決するために、電流駆動発光素子と、該電流駆動発光素子の非選択期間における供給電流を制御する駆動用トランジスタとを含む画素回路をマトリクス状に配してなる表示装置、またはマトリックス状にトランジスタと電流光学素子を配置し、前記トランジスタの出力電流値を規定する駆動用トランジスタをソースドライバ回路に配置してなる表示装置において、上記駆動用トランジスタの電流制御端子に第１コンデンサの一方の端子である第１端子が接続されており、上記駆動用トランジスタの電流書き込み期間では、第１のコンデンサの第１端子に第２のコンデンサの一方の端子である第１端子が接続され、第１の期間において、第２コンデンサの他方端子である第２端子を所定電圧線に接続し、上記駆動用トランジスタの電流制御端子と電流出力端子とを接続し、この時の上記駆動用トランジスタの電流制御端子電位を第１のコンデンサおよび第２コンデンサに保持し、第２の期間において、上記駆動用トランジスタの電流制御端子と電流出力端子との接続を遮断し、第２コンデンサの第２端子の接続を上記所定電圧線との接続から上記駆動用トランジスタの電流出力端子との接続に切り替え、上記駆動用トランジスタの電流制御端子電位を修正し、この時の上記駆動用トランジスタの電流制御端子電位を第１コンデンサに保持し、上記駆動用トランジスタの電流読みだし期間では、上記第１コンデンサに保持された駆動用トランジスタの電流制御端子電位によって、上記駆動用トランジスタの出力電流を制御することを特徴としている。
また、本発明の第２の駆動方法は、上記の課題を解決するために、電流駆動発光素子と、該電流駆動発光素子の非選択期間における供給電流を制御する駆動用トランジスタとを含む画素回路をマトリクス状に配してなる表示装置、またはマトリックス状にトランジスタと電流光学素子を配置し、前記トランジスタの出力電流値を規定する駆動用トランジスタをソースドライバ回路に配置してなる表示装置において、上記駆動用トランジスタの電流制御端子に第１コンデンサの一方の端子である第１端子が接続されており、上記駆動用トランジスタの電流書き込み期間では、第１のコンデンサの第１端子に第２のコンデンサの一方の端子である第１端子が接続され、第１の期間において、第２コンデンサの他方端子である第２端子を所定電圧線に接続し、上記駆動用トランジスタの電流制御端子と電流入力端子とを接続し、この時の上記駆動用トランジスタの電流制御端子電位を第１のコンデンサおよび第２コンデンサに保持し、第２の期間において、上記駆動用トランジスタの電流制御端子と電流入力端子との接続を遮断し、第２コンデンサの第２端子の接続を上記所定電圧線との接続から上記駆動用トランジスタの電流入力端子との接続に切り替え、上記駆動用トランジスタの電流制御端子電位を修正し、この時の上記駆動用トランジスタの電流制御端子電位を第１コンデンサに保持し、上記駆動用トランジスタの電流読み出し期間では、上記第１コンデンサに保持された駆動用トランジスタの電流制御端子電位によって、上記駆動用トランジスタの出力電流を制御することを特徴としている。
本発明の第１の表示装置は、以上のように、上記駆動用トランジスタの電流制御端子と電流出力端子との間に接続される第１スイッチ用トランジスタと、上記駆動用トランジスタの電流制御端子に接続される第１コンデンサと、上記駆動用トランジスタの電流制御端子に一方の端子である第１端子が接続され、もう一方の端子である第２端子は、駆動用トランジスタの電流出力端子との間に第２スイッチ用トランジスタを介して接続され、かつ所定電圧線との間に第３スイッチ用トランジスタを介して接続されている第２コンデンサとを備えている構成である。
上記の構成を用いた画素回路構成及びソースドライバ回路構成によれば、前記回路の駆動用トランジスタの出力電流設定期間中において、第１スイッチ用トランジスタをＯＮした状態で駆動用トランジスタへ所定の電流を流すことで、その駆動用トランジスタの閾値電圧・移動度のバラツキに対応した電流制御端子電位（電位Ｖｘとする）が得られる。この電流制御端子電位は第１コンデンサに保持される。
またこのとき、第１のコンデンサの第１端子と第２のコンデンサの第１端子は接続されており、第２コンデンサの第２端子は、第２スイッチ用トランジスタをＯＦＦ、第３スイッチ用トランジスタをＯＮとすることで、所定電圧線（上記所定電流を流す場合に対応した一定電位Ｖａとする）に接続され、該第２コンデンサには、電位Ｖａ−Ｖｘが保持される。以上を第１の期間とする。
次に、第２スイッチ用トランジスタをＯＮ、第３スイッチ用トランジスタをＯＦＦとすることで、第２コンデンサの第２端子を上記駆動用トランジスタの電流出力端子（ＴＦＴのドレイン端子またはソース端子）へ接続する。このとき、初期状態として駆動用トランジスタの電流出力端子電位がＶａのとき、上記駆動用トランジスタの電流制御端子電位（ＴＦＴのゲート端子）が上記電位Ｖｘとなる。
その後、上記駆動用トランジスタへ所望の電流値を流すことで、上記駆動用トランジスタの電流制御端子電位（ＴＦＴのゲート端子）が変化する。このときの電流制御端子電位（ＴＦＴのゲート端子）は上記駆動用トランジスタの閾値電圧・移動度のバラツキに依らず、上記駆動用トランジスタの電流入力端子−電流出力端子間電位がほぼ等しい状態で上記駆動用トランジスタの電流制御端子電位（ＴＦＴのゲート端子）が設定される。
また、上記駆動用トランジスタを画素回路に配置する場合、この所定電流を電流駆動発光素子へ印加したとき、電流駆動発光素子で発生する電位ドロップは等しいので、上記駆動用トランジスタの電流入力端子−電流出力端子間電位がほぼ等しい状態で所定の電流値を出力するよう上記駆動用トランジスタの電流制御端子電位（ＴＦＴのゲート端子）を設定できる。
このときの上記駆動用トランジスタの電流制御端子電位は第１のコンデンサと第２のコンデンサの接続を切り離す場合第１のコンデンサに、切り離さない場合第１および第２のコンデンサに保持される。以上を第２の期間とする。
その後、上記画素回路の非選択期間において、上記駆動用トランジスタの電流入力端子−電流出力端子間電位は変化するが、その変化後の電位は上記駆動用トランジスタの閾値電圧・移動度のバラツキに依らず一定なので、上記駆動用トランジスタの電流入力端子−電流出力端子間を流れる電流値のバラツキを抑えることができるといった効果を奏する。
本発明の第２の表示装置は、以上のように、上記駆動用トランジスタの電流制御端子と電流入力端子との間に接続される第１スイッチ用トランジスタと、上記駆動用トランジスタの電流制御端子に接続される第１コンデンサと、上記駆動用トランジスタの電流制御端子に一方の端子である第１端子が接続され、もう一方の端子である第２端子は、駆動用トランジスタの電流入力端子との間に第２スイッチ用トランジスタを介して接続され、かつ所定電圧線との間に第３スイッチ用トランジスタを介して接続されている第２コンデンサとを備えている構成である。
上記の構成を用いた画素回路構成及びソースドライバ回路構成によれば、前記回路の駆動用トランジスタの出力電流設定期間中において、第１スイッチ用トランジスタをＯＮした状態で駆動用トランジスタへ所定の電流を流すことで、その駆動用トランジスタの閾値電圧・移動度のバラツキに対応した電流制御端子電位（電位Ｖｘとする）が得られる。この電流制御端子電位は第１コンデンサに保持される。
またこのとき、第１のコンデンサの第１端子と第２のコンデンサの第１端子とは接続されており、第２コンデンサの第２端子は、第２スイッチ用トランジスタをＯＦＦ、第３スイッチ用トランジスタをＯＮとすることで、所定電圧線（上記所定電流を流す場合に対応した一定電位Ｖａとする）に接続され、該第２コンデンサには、電位Ｖａ−Ｖｘが保持される。以上を第１の期間とする。
次に、第２スイッチ用トランジスタをＯＮ、第３スイッチ用トランジスタをＯＦＦとすることで、第２コンデンサの第２端子を上記駆動用トランジスタの電流入力端子（ＴＦＴのドレイン端子またはソース端子）へ接続する。このとき、初期状態として駆動用トランジスタの電流入力端子電位がＶａのとき、上記駆動用トランジスタの電流制御端子電位（ＴＦＴのゲート端子）が上記電位Ｖｘとなる。
その後、上記駆動用トランジスタへ所望の電流値を流すことで、上記駆動用トランジスタの電流制御端子電位（ＴＦＴのゲート端子）が変化する。このときの電流制御端子電位（ＴＦＴのゲート端子）は上記駆動用トランジスタの閾値電圧・移動度のバラツキに依らず、上記駆動用トランジスタの電流入力端子−電流出力端子間電位がほぼ等しい状態で上記駆動用トランジスタの電流制御端子電位（ＴＦＴのゲート端子）が設定される。
また、上記駆動用トランジスタを画素回路に配置する場合、この所定電流を電流駆動発光素子へ印加したとき、電流駆動発光素子で発生する電位ドロップは等しいので、上記駆動用トランジスタの電流入力端子−電流出力端子間電位がほぼ等しい状態で所定の電流値を出力するよう上記駆動用トランジスタの電流制御端子電位（ＴＦＴのゲート端子）を設定できる。
このときの上記駆動用トランジスタの電流制御端子電位は第１のコンデンサと第２のコンデンサの接続を切り離す場合第１のコンデンサに、切り離さない場合第１および第２のコンデンサに保持される。以上を第２の期間とする。
その後、上記画素回路の非選択期間において、上記駆動用トランジスタの電流入力端子−電流出力端子間電位は変化するが、その変化後の電位は上記駆動用トランジスタの閾値電圧・移動度のバラツキに依らず一定なので、上記駆動用トランジスタの電流入力端子−電流出力端子間を流れる電流値のバラツキを抑えることができるといった効果を奏する。
上記駆動回路構成は上記電流駆動発光素子を直接駆動する画素回路構成としても適用可能であるが、画素回路に配置した駆動用トランジスタの出力電流を設定するソースドライバ回路構成としても有効である。
ソースドライバ回路構成として用いる場合、上記表示装置において、上記第１コンデンサ、第２コンデンサ、第１スイッチ用トランジスタ、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタからなる構成を、各ソースドライバ回路毎に備えている構成とすることが有効である。
特に上記ソースドライバ回路構成として用いる場合、画素回路に配置した電流駆動発光素子の供給電流を制御するために別のトランジスタを備えることが好ましい。そして、その画素回路のトランジスタの出力電流を上記ソースドライバ回路を構成する駆動用トランジスタを用いて設定する。
また画素回路構成として用いる場合でも、上記表示装置においては、上記第１コンデンサ、第２コンデンサ、第１スイッチ用トランジスタ、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタからなる構成を、各画素回路毎に備えている構成とすることができる。
特に上記の画素回路構成によれば、上記第１コンデンサ、第２コンデンサ、第１スイッチ用トランジスタ、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタからなる構成を、すべて画素回路側に備えることで、該画素回路を駆動するソースドライバ回路は、従来と同構成のものを使用できるといった効果を奏する。
また、第１のコンデンサと第２のコンデンサの間に発生する浮遊容量が小さくできるので、駆動用トランジスタの電流書き込み時間を短くできるといった効果を奏する。
また、上記表示装置においては、上記第１コンデンサ、第２コンデンサ、第１スイッチ用トランジスタ、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタからなる構成は、一部が画素回路側、他の一部がソースドライブ回路を含む画素回路の外側に配置される構成とすることができる。
上記の構成によれば、上記第１コンデンサ、第２コンデンサ、第１スイッチ用トランジスタ、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタからなる構成の一部をソースドライバ回路を含む画素回路の外側に配置することで、これらすべてを画素回路側に配置する場合と比べ、画素回路当たりに必要なコンデンサ及びトランジスタの数の増加を抑制できる。このため、ボトムエミッション構成（ＴＦＴ素子を形成した透明基板側に光を放出する構成）において従来に比べて電流駆動発光素子の単位面積当たりの発光輝度を向上させる必要がなく、その輝度半減寿命の低下を回避できるといった効果を奏する。また、トップエミッション構成（ＴＦＴ素子を形成した透明基板とは反対側に光を放出する構成）において画素に配置する素子数が増えないので、従来技術と同様なサイズまで画素サイズを小さくできるといった効果を奏する。
また、上記表示装置においては、画素回路側に、電流駆動発光素子、駆動用トランジスタ、および第１コンデンサを配置し、ソースドライバを含む画素回路の外側に、第２コンデンサ、第１スイッチ用トランジスタ、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタを配置すると共に、上記駆動用トランジスタの電流制御端子と、第２コンデンサの第１端子とを接続する接続配線を備えている構成とすることができる。
上記の構成によれば、上記第１コンデンサ、第２コンデンサ、第１スイッチ用トランジスタ、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタからなる構成の一部をソースドライバ回路を含む画素回路の外側に配置した表示装置の具体的構成を提供することができる。
ただし、上記駆動用トランジスタの電流制御端子と第２コンデンサの第１端子とを接続する接続配線には浮遊容量が載りやすい。そして、画素に配置したコンデンサと接続配線の浮遊容量が合わさって第１のコンデンサの容量となる。
このため、第２コンデンサの容量が小さいときは、第２端子電位を大きく変化させる必要がある。しかし、第２コンデンサの第２端子電位が大きく変化させることは、駆動用トランジスタのソース・ドレイン間電位が大きくばらつくことを意味するので好ましくなく、第２コンデンサの容量を大きくする必要がある。この場合、駆動用トランジスタの電流書き込み時間が長くなる。
そこで、多少画素面積が狭くなり、従来に比べて電流駆動発光素子の単位面積当たりの発光輝度を向上させる必要がある等の問題があるが、上記第２コンデンサと第１スイッチング用トランジスタからなる回路を画素の直ぐ近くに配置して、複数の画素で共有する構成が考えられる。
例えば２つの画素当たりに１つ上記第２コンデンサと第１スイッチング用トランジスタからなる構成を配置すれば、上記駆動用トランジスタの電流制御端子と、第２コンデンサの第１端子とを接続する接続配線が短くできる。
その結果、上記接続配線の浮遊容量を抑えられるので、第２コンデンサの容量を小さくしても駆動用トランジスタのソース・ドレイン間電位が大きくばらつかないので、駆動用トランジスタの電流書き込み時間を短くすることが可能となる。
また、上記表示装置においては、画素回路側に、電流駆動発光素子、駆動用トランジスタ、第１スイッチ用トランジスタ、第１コンデンサおよび第２コンデンサを配置し、ソースドライバを含む画素回路の外側に、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタを配置すると共に、上記駆動用トランジスタの電流出力端子と、第２コンデンサの第２端子とを接続する接続配線を備えている構成とすることができる。
上記の構成でも、上記第１コンデンサ、第２コンデンサ、第１スイッチ用トランジスタ、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタからなる構成の一部をソースドライバ回路を含む画素回路の外側に配置した表示装置の具体的構成を提供することができる。
また、上記表示装置においては、さらに、ＯＦＦ電位を供給するＯＦＦ電位線を備えており、上記接続配線が、第４スイッチング用トランジスタを介してＯＦＦ電位線に接続されている構成とすることができる。
上記の構成によれば、暗状態となる画素に対しては、上記駆動用トランジスタを充分にＯＦＦ状態とするＯＦＦ電位を、上記ＯＦＦ電位線から第４スイッチング用トランジスタおよび上記接続配線またはソース配線を通して駆動用トランジスタの電流制御端子に供給できるので、暗状態の輝度を充分低くし、表示装置のコントラストを向上できるといった効果を奏する。
また、本発明の第１の駆動方法は、以上のように、上記駆動用トランジスタの電流制御端子に第１コンデンサの一方の端子である第１端子が接続されており、上記駆動用トランジスタの電流書き込み期間では、第１のコンデンサの第１端子に第２のコンデンサの一方の端子である第１端子が接続され、第１の期間において、第２コンデンサの他方端子である第２端子を所定電圧線に接続し、上記駆動用トランジスタの電流制御端子と電流出力端子とを接続し、この時の上記駆動用トランジスタの電流制御端子電位を第１のコンデンサおよび第２コンデンサに保持し、第２の期間において、上記駆動用トランジスタの電流制御端子と電流出力端子との接続を遮断し、第２コンデンサの第２端子の接続を上記所定電圧線との接続から上記駆動用トランジスタの電流出力端子との接続に切り替え、上記駆動用トランジスタの電流制御端子電位を修正し、この時の上記駆動用トランジスタの電流制御端子電位を第１コンデンサに保持し、上記駆動用トランジスタの電流読みだし期間では、上記第１コンデンサに保持された駆動用トランジスタの電流制御端子電位によって、上記駆動用トランジスタの出力電流を制御する構成である。
上記の駆動方法によれば、画素回路及びソースドライバ回路の駆動用トランジスタの電流書き込み期間中の第１の期間において、駆動用トランジスタへ所定の電流を流すことで、その駆動用トランジスタの閾値電圧・移動度のバラツキに対応した電流制御端子電位（電位Ｖｘとする）が得られる。この電流制御端子電位は第１コンデンサおよび第２コンデンサに保持される。またこのとき、第１のコンデンサの第１端子と第２のコンデンサの第１端子は接続されており、第２コンデンサの第２端子は所定電圧線（上記所定電流を流す場合に対応した一定電位Ｖａとする）に接続され、該第２コンデンサには、電位Ｖａ−Ｖｘが保持される。
次に、第２の期間において、第２コンデンサの第２端子を上記駆動用トランジスタの電流出力端子（ＴＦＴのドレイン端子またはソース端子）へ接続する。このとき、駆動用トランジスタの電流出力端子電位がＶａのとき、上記駆動用トランジスタの電流制御端子電位（ＴＦＴのゲート端子）が上記電位Ｖｘとなる。
その後、上記駆動用トランジスタへ所望の電流値を流すことで、上記駆動用トランジスタの電流制御端子電位（ＴＦＴのゲート端子）が変化する。このときの電流制御端子電位（ＴＦＴのゲート端子）は上記駆動用トランジスタの閾値電圧・移動度のバラツキに依らず、上記駆動用トランジスタの電流入力端子−電流出力端子間電位がほぼ等しい状態で上記駆動用トランジスタの電流制御端子電位（ＴＦＴのゲート端子）が設定される。また、この所定電流を電流駆動発光素子へ印加したとき、電流駆動発光素子で発生する電位ドロップは等しいので、上記駆動用トランジスタの電流入力端子−電流出力端子間電位がほぼ等しい状態で所定の電流値を出力するよう上記駆動用トランジスタの電流制御端子電位（ＴＦＴのゲート端子）を設定できる。
このときの上記駆動用トランジスタの電流制御端子電位は第１のコンデンサと第２のコンデンサの接続を切り離す場合第１のコンデンサに、切り離さない場合第１および第２のコンデンサに保持される。
その後、上記駆動用トランジスタの電流読み出し期間において、上記駆動用トランジスタの電流入力端子−電流出力端子間電位は変化するが、その変化後の電位は上記駆動用トランジスタの閾値電圧・移動度のバラツキに依らず一定なので、上記駆動用トランジスタの電流入力端子−電流出力端子間を流れる電流値のバラツキを抑えることができるといった効果を奏する。
また、本発明の第２の駆動方法は、以上のように、上記駆動用トランジスタの電流制御端子に第１コンデンサの一方の端子である第１端子が接続されており、上記駆動用トランジスタの電流書き込み期間では、第１のコンデンサの第１端子に第２のコンデンサの一方の端子である第１端子が接続され、第１の期間において、第２コンデンサの他方端子である第２端子を所定電圧線に接続し、上記駆動用トランジスタの電流制御端子と電流入力端子とを接続し、この時の上記駆動用トランジスタの電流制御端子電位を第１のコンデンサおよび第２コンデンサに保持し、第２の期間において、上記駆動用トランジスタの電流制御端子と電流入力端子との接続を遮断し、第２コンデンサの第２端子の接続を上記所定電圧線との接続から上記駆動用トランジスタの電流入力端子との接続に切り替え、上記駆動用トランジスタの電流制御端子電位を修正し、この時の上記駆動用トランジスタの電流制御端子電位を第１コンデンサに保持し、上記駆動用トランジスタの電流読み出し期間では、上記第１コンデンサに保持された駆動用トランジスタの電流制御端子電位によって、上記駆動用トランジスタの出力電流を制御する構成である。
上記の駆動方法によれば、画素回路及びソースドライバ回路の駆動用トランジスタの電流書き込み期間中の第１の期間において、駆動用トランジスタへ所定の電流を流すことで、その駆動用トランジスタの閾値電圧・移動度のバラツキに対応した電流制御端子電位（電位Ｖｘとする）が得られる。この電流制御端子電位は第１コンデンサおよび第２コンデンサに保持される。またこのとき、第１のコンデンサの第１端子と第２のコンデンサの第１端子は接続されており、第２コンデンサの第２端子は所定電圧線（上記所定電流を流す場合に対応した一定電位Ｖａとする）に接続され、該第２コンデンサには、電位Ｖａ−Ｖｘが保持される。
次に、第２の期間において、第２コンデンサの第２端子を上記駆動用トランジスタの電流入力端子（ＴＦＴのドレイン端子またはソース端子）へ接続する。このとき、駆動用トランジスタの電流入出力端子電位がＶａのとき、上記駆動用トランジスタの電流制御端子電位（ＴＦＴのゲート端子）が上記電位Ｖｘとなる。
その後、上記駆動用トランジスタへ所望の電流値を流すことで、上記駆動用トランジスタの電流制御端子電位（ＴＦＴのゲート端子）が変化する。このときの電流制御端子電位（ＴＦＴのゲート端子）は上記駆動用トランジスタの閾値電圧・移動度のバラツキに依らず、上記駆動用トランジスタの電流入力端子−電流出力端子間電位がほぼ等しい状態で上記駆動用トランジスタの電流制御端子電位（ＴＦＴのゲート端子）が設定される。
また、上記駆動用トランジスタを画素回路に配置する場合、この所定電流を電流駆動発光素子へ印加したとき、電流駆動発光素子で発生する電位ドロップは等しいので、上記駆動用トランジスタの電流入力端子−電流出力端子間電位がほぼ等しい状態で所定の電流値を出力するよう上記駆動用トランジスタの電流制御端子電位（ＴＦＴのゲート端子）を設定できる。
このときの上記駆動用トランジスタの電流制御端子電位は第１のコンデンサと第２のコンデンサの接続を切り離す場合第１のコンデンサに、切り離さない場合第１および第２のコンデンサに保持される。
その後、上記画素回路の非選択期間において、上記駆動用トランジスタの電流入力端子−電流出力端子間電位は変化するが、その変化後の電位は上記駆動用トランジスタの閾値電圧・移動度のバラツキに依らず一定なので、上記駆動用トランジスタの電流入力端子−電流出力端子間を流れる電流値のバラツキを抑えることができるといった効果を奏する。
このように本発明の第１と第２の駆動方法は、画素回路を構成する駆動用トランジスタの電流書き込み時と読み出し時の電流値の違いを小さくすることに役立つ。また、ソースドライバ回路を構成する駆動用トランジスタの電流書き込み時と読み出し時の電流値の違いを小さくすることにも役立つ。
後者の場合、マトリックス状にトランジスタ（上記駆動用トランジスタとは別の、各画素回路に電流駆動発光素子に供給電流を制御するトランジスタ）と電流駆動発光素子を配置し、前記トランジスタの出力電流値を上記駆動用トランジスタの電流にて書き込むこととで、前記電流駆動発光素子の表示を均一にできる。
更に、本発明の第１と第２の駆動方法では、第２の期間において、第２コンデンサの第２端子電位が上記Ｖａのとき、電流制御端子電位（ＴＦＴのゲート端子）が上記電位Ｖｘとなるため、予め第２の期間で第２コンデンサの第２端子を上記所定電圧線に接続したままとし、その後、第２コンデンサの第２端子を上記所定電圧線との接続を切り離すことが好ましい。このことにより、第２の期間に第２コンデンサの第２端子が最終電位となるまでの時間を短くでき、より多くのゲート配線を駆動でき、より多くの画素を表示できる。
即ち、その最終電位は上記所定電圧線の電位Ｖａに近い電位となるため、予め第２コンデンサの第２端子電位を電位Ｖａとしておいた方が、最終電位となるまでの時間を短くできる。
このような本発明の駆動方法の好ましき駆動例は、第１の駆動方法への適用時においては、上記駆動用トランジスタの電流制御端子と電流出力端子との接続を遮断した後、第２コンデンサの第２端子を上記所定電圧配線と接続したまま上記駆動用トランジスタの電流出力端子と接続し、その電位を所定電圧配線の電位Ｖａとしてから、第２コンデンサの第２端子の接続を上記所定電圧線から切り離す駆動方法となる。
また、第２の駆動方法への適用時においては、上記駆動用トランジスタの電流制御端子と電流入力端子との接続を遮断した後、第２コンデンサの第２端子を上記所定電圧配線と接続したまま上記駆動用トランジスタの電流入力端子と接続し、その電位を所定電圧配線の電位Ｖａとしてから、第２コンデンサの第２端子の接続を上記所定電圧線から切り離す駆動方法となる。
本発明の実施の形態について図１ないし図２１、および図３１ないし図４５に基づいて説明すれば、以下の通りである。
本発明に用いられるスイッチング素子は低温ポリシリコンＴＦＴやＣＧ（Continuous Grain）シリコンＴＦＴなどで構成できるが、本実施の形態ではＣＧシリコンＴＦＴを用いることとする。
ここで、ＣＧシリコンＴＦＴの構成は、例えば“4.0-in. TFT-OLED Displays and a Novel Digital Driving Method”（SID'00 Digest、pp.924-927、半導体エネルギー研究所）に発表されており、ＣＧシリコンＴＦＴの製造プロセスは、例えば“Continuous Grain Silicon Technology and Its Applications for Active Matrix Display”（AM-LCD 2000 、pp.25-28、半導体エネルギー研究所）に発表されている。すなわち、ＣＧシリコンＴＦＴの構成およびその製造プロセスは何れも公知であるため、ここではその詳細な説明は省略する。
また、本実施の形態で用いる電気光学素子である有機ＥＬ素子についても、その構成は、例えば“Polymer Light-Emitting Diodes for use in Flat panel Display”（AM-LCD '01、pp.211-214、半導体エネルギー研究所）に発表されており公知であるため、ここではその詳細な説明は省略する。
〔実施の形態１〕
本実施の形態１では、本発明に係る第１の特徴的構成を画素回路において適用した場合について説明する。
本実施の形態１に係る表示装置は、図１に示すように、その各画素回路Ａｉｊにおいて、電源配線Ｖｓと共通配線Ｖｃｏｍとの間に駆動用トランジスタである駆動用ＴＦＴ１と電気光学素子である有機ＥＬ素子（電流駆動発光素子）６とを直列に配置している。駆動用ＴＦＴ１は、有機ＥＬ素子６への供給電流を制御する。
駆動用ＴＦＴ１のゲート端子（電流制御端子）は、第１のスイッチ用トランジスタであるスイッチ用ＴＦＴ３を介してソース配線Ｓｊと接続されている。駆動用ＴＦＴ１のゲート端子（電流制御端子）には、第１コンデンサ２および第２コンデンサ７の一方の端子が接続されている。第１コンデンサ２のもう一方の端子は、駆動用ＴＦＴ１のソース端子（電流入力端子）および電源配線Ｖｓへ接続されている。第２コンデンサ７のもう一方の端子は、第３のスイッチ用トランジスタであるスイッチ用ＴＦＴ８を介して所定電圧線Ｖａに接続され、第２のスイッチ用トランジスタであるスイッチ用ＴＦＴ９を介してソース配線Ｓｊに接続されている。尚、以下の説明では、第１コンデンサ２および第２コンデンサ７において、駆動用ＴＦＴ１のゲートと接続される側の端子を第１端子、第１端子と反対側の端子を第２端子とする。
スイッチ用ＴＦＴ３およびスイッチ用ＴＦＴ８のゲート端子は制御配線Ｃｉに接続されており、スイッチ用ＴＦＴ９のゲート端子は制御配線Ｇｉに接続されている。
駆動用ＴＦＴ１のドレイン端子（電流出力端子）と有機ＥＬ素子６の陽極との間にはスイッチ用ＴＦＴ４が配置されており、該スイッチ用ＴＦＴ４のゲート端子は制御配線Ｒｉに接続されている。駆動用ＴＦＴ１とスイッチ用ＴＦＴ４との間の接続点は、スイッチ用ＴＦＴ５を介してソース配線Ｓｊと接続されており、該スイッチ用ＴＦＴ５のゲート端子は制御配線Ｗｉに接続されている。
これら制御配線Ｃｉ，Ｇｉ，Ｗｉのうち何れを第２の配線（ゲート配線）としても良いし、これらスイッチ用ＴＦＴ３，９，５のうち何れを選択用ＴＦＴとしても良い。尚、本実施の形態では制御配線Ｇｉをゲート配線Ｇｉと表記することがある。
この回路構成では、駆動用ＴＦＴ１のゲート端子は、スイッチ用ＴＦＴ３、ソース配線Ｓｊおよびスイッチ用ＴＦＴ５を介して駆動用ＴＦＴ１のドレイン端子へ接続される。また、第２コンデンサ７の第２端子は、スイッチ用ＴＦＴ９、ソース配線Ｓｊおよびスイッチ用ＴＦＴ５を介して駆動用ＴＦＴ１のドレイン端子へ接続される。
上記のように本発明の手段では、第１のスイッチ用ＴＦＴであるスイッチ用ＴＦＴ３は直接駆動用ＴＦＴの電流制御端子と電流出力端子間を接続する場合だけでなく、ソース配線Ｓｊ、スイッチ用ＴＦＴ５を通して間接的に接続する場合も含む。
また、第２のスイッチ用ＴＦＴであるスイッチ用ＴＦＴ９も直接第２のコンデンサの第２端子と駆動用ＴＦＴの電流出力端子間を接続する場合だけでなく、上記のようにソース配線Ｓｊ、スイッチ用ＴＦＴ５を通して間接的に接続する場合も含む。
上記表示装置の画素回路Ａｉｊにおける動作を、制御配線Ｒｉ，Ｗｉ，Ｃｉ，Ｇｉおよびソース配線Ｓｊの動作タイミングを示す図２を参照して以下に説明する。
本実施の形態１に係る駆動方法（本発明の第１の駆動方法）では、選択期間（すなわち、駆動用トランジスタの電流書き込み期間）である時間０〜５ｔ１の間に、制御配線Ｒｉの電位をＨｉｇｈ（ＧＨ）としてスイッチ用ＴＦＴ４をＯＦＦ状態とし、制御配線Ｗｉの電位をＬｏｗ（ＧＬ）としてスイッチ用ＴＦＴ５をＯＮ状態とする。
そして、第１の期間（時間ｔ１〜２ｔ１）において、制御配線Ｃｉの電位をＨｉｇｈとして、スイッチ用ＴＦＴ３・８をＯＮ状態とする。この結果、駆動用ＴＦＴ１のゲート端子（電流制御端子）とドレイン端子（電流出力端子）とはスイッチ用ＴＦＴ３・５を通じて接続される。また、第２コンデンサ７における第２端子は、スイッチ用ＴＦＴ８を通じて所定電圧線Ｖａへ接続される。そしてこのとき、電源配線Ｖｓから駆動用ＴＦＴ１、スイッチ用ＴＦＴ５、ソース配線Ｓｊを通じて、図示しないソースドライバ回路へ向けて一定電流が流される。
なお、上記第１の期間は時間０から始めても構わないので、図２ではそのことを破線を用いて示す。
その後（時間２ｔ１以降）、制御配線Ｃｉの電位をＬｏｗとしてスイッチ用ＴＦＴ３・８をＯＦＦ状態とする。これはスイッチＴＦＴ３とスイッチＴＦＴ９が同時にＯＮ状態とならないようにするためであり、実際に必要な期間はｔ１より短い。このとき、上記第１の期間で設定されたソース配線Ｓｊの電位は、第１コンデンサ２および第２コンデンサ７を用いて保持される。
次に、第２の期間（時間３ｔ１〜４ｔ１）において、制御配線Ｇｉの電位をＨｉｇｈとして、スイッチ用ＴＦＴ９をＯＮ状態とする。この結果、第２コンデンサ７の第２端子は、駆動用ＴＦＴ１のドレイン端子とスイッチ用ＴＦＴ９・５を通じて接続される。そしてこのとき、電源配線Ｖｓから駆動用ＴＦＴ１、スイッチ用ＴＦＴ５、ソース配線Ｓｊを通じて図示しないソースドライバ回路へ所望の電流が流れる。
上記第２の期間で設定された駆動用ＴＦＴ１のソース・ゲート間電位は、その後（時間４ｔ１以降）、制御配線Ｇｉの電位をＬｏｗとしスイッチ用ＴＦＴ９をＯＦＦ状態とすることで、第１コンデンサ２および第２コンデンサ７に保持される。なお、この後制御配線ＲｉがＬｏｗとなり、制御配線ＷｉがＨｉｇｈとなるまでの時間４ｔ１〜５ｔ１は、スイッチ用ＴＦＴ９が確実にＯＦＦ状態となってから、選択期間を終えるためであり、そのために必要な時間はｔ１より短くて良い。
以上でこの画素回路Ａｉｊの選択期間が終わり、次の画素回路Ａ（ｉ＋１）ｊの選択期間になるが、上記画素回路Ａｉｊにおける駆動用ＴＦＴ１のソース・ゲート間電位Ｖｓｇ、ソース・ドレイン間電位Ｖｓｄの変化をシミュレーションした結果を図３に示す。尚、図３において示しているソース・ドレイン間電位Ｖｓｄ（１）〜Ｖｓｄ（５）、およびソース・ゲート間電位Ｖｓｇ（１）〜Ｖｓｇ（５）のそれぞれは、駆動用ＴＦＴ１の閾値電圧・移動度の特性が以下の表１に示す条件に相当する。
Figure 2005062794
図３では、時間４６０〜４７０μｓが上記第１の期間に相当する。図３から判る通り、この期間では駆動用ＴＦＴ１のソース・ドレイン間電位Ｖｓｄ（１）〜（５）とソース・ゲート間電位Ｖｓｇ（１）〜（５）とは一致している。
また、図３では、時間４８０〜４９０μｓが上記第２の期間に相当する。図３から判る通り、この期間では駆動用ＴＦＴ１の閾値電圧・移動度の条件の違いに関わらず、ソース・ドレイン間電位Ｖｓｄはほぼ同じ値となっている。
これは、先の第１期間において、第２コンデンサ７の第２端子を一定電位Ｖａに接続し、その後、この第２端子を駆動用ＴＦＴ１のドレイン端子に接続することで、駆動用ＴＦＴ１のソース・ドレイン間電位がＶｓ−Ｖａのとき、ソース・ゲート間電位が上記図１２の第１期間のソース・ゲート間電位となるよう第１及び第２コンデンサへ電荷が貯められたためである。
このことにより、駆動用ＴＦＴ１の閾値電圧・移動度のばらつきに依らず、駆動用ＴＦＴ１のソース・ドレイン間電位が上記電位Ｖｓ−Ｖａのとき、駆動用ＴＦＴ１のソース・ゲート間電位が上記第１期間のソース・ゲート間電位となるよう設定できる。この状態で電源配線Ｖｓから駆動用ＴＦＴ１、スイッチ用ＴＦＴ５、ソース配線Ｓｊを通して図示しないソースドライバ回路へ所望の電流を流す。このことにより、このとき発生するソース・ゲート間電位Ｖｓｇは、駆動用ＴＦＴの閾値電圧・移動度のばらつきに依らず、駆動用ＴＦＴ１のソース・ドレイン間電位が一定であれば、駆動用ＴＦＴ１から概ね一定の電流を流すよう設定される。
その後、図３に示すように、非選択期間（すなわち、駆動用トランジスタの電流読みだし：概ね時間５００μｓ以降）において、駆動用ＴＦＴ１のソース・ドレイン間電位は変化する。しかし、この駆動用ＴＦＴ１の負荷である有機ＥＬ素子６はダイオード的特性を示すので、多少の電流値の違いがあっても電位ドロップは概ね一定となる。このため、駆動用ＴＦＴ１のドレイン端子電位は駆動用ＴＦＴ１の閾値電圧・移動度のばらつきに依らず概ね一定となり、駆動用ＴＦＴ１のソース・ドレイン間電圧はほぼ一定となる。この結果、駆動用ＴＦＴ１の閾値電圧・移動度に依らず、有機ＥＬ素子６を流れる電流値のばらつきが抑えられる。
なお、上記一定電位Ｖａを上記有機ＥＬ素子６の印加電圧−電流特性から予想される電位（その電流値における有機ＥＬの陽極電位）とすることで、上記駆動用ＴＦＴ１の電流書き込み時と読み出し時のソース・ドレイン間電圧をほぼ等しくできるので好ましい。
この有機ＥＬ素子６を流れる電流値をシミュレーションで求めた結果を図４および図５に示す。
図４におけるシミュレーションでは、０．３２ｍｓ毎に選択期間が来るよう設定し、最初の時間０．３５ｍｓ〜０．６７ｍｓの間でソース配線Ｓｊへ電流値０．１μＡが流れるよう設定した。それ以降は、時間０．３２ｍｓ毎に、ソース配線Ｓｊへ流れる電流値を０．１μＡ刻みで０．９μＡまで増加させ、その後０に戻し、再度０．１μＡ刻みで増加させている。
このシミュレーションにおいて、ソース配線Ｓｊに流した電流値（０〜０．９μＡ迄の１０点）を横軸にし、これらの各電流値を与えた後の非選択期間における有機ＥＬ素子６へ流れる電流値を縦軸として、そのばらつきを示したのが図５である。図５において、ソース配線Ｓｊへ０．９μＡの電流を流した後の非選択期間では、有機ＥＬ素子を流れる電流値は約０．９７〜１．０１μＡ（＋８％〜＋１３％）の範囲でばらついている。
これは、図２６に示した従来技術でのシミュレーション結果（＋５％〜＋２４％のばらつき、即ち幅１９％のばらつき）に比べ充分小さくなっており、本発明の手段が有効（＋８％〜＋１３％のばらつき、即ち幅５％のばらつき）であることを証明している。
なお、本発明に係る画素回路構成において、上記ばらつきを更に抑えるには、第１および第２コンデンサ２，７の絶対容量およびその相対比、一定電位Ｖａの値、駆動用ＴＦＴ１のゲート幅等を最適化することが有効である。
例えば、第２コンデンサ７の容量Ｃ２と第１コンデンサ２の容量Ｃ１との比Ｃ２／Ｃ１は、その比が大きいほど、第２の期間で起こるソース・ゲート間電位Ｖｓｇの変化を得るために必要なソース・ドレイン間電位のばらつきを抑えることができる。この場合、駆動用ＴＦＴ１の閾値電圧・移動度に依るソース・ドレイン間電位のばらつきを抑え、非選択期間に有機ＥＬ素子６に流れる電流値のばらつきを抑えるので好ましい。
但し、各コンデンサの容量の絶対値を小さくしすぎると、各コンデンサに保持される電位が、そのコンデンサに繋がるスイッチ用ＴＦＴ３，８，９のゲート端子電位の変化の影響を受け、その結果、非選択期間に有機ＥＬ素子６に流れる電流値をばらつかせるので好ましくない。
また、第１の期間に与える一定電位Ｖａの値は、電源配線Ｖｓとの電位差Ｖｓ−Ｖａが、非選択時に想定されるソース・ドレイン間電位Ｖｓｄよりやや大きめに設定するかほぼ同じに設定されることが好ましい。但し、電位差Ｖｓ−Ｖａの設定が余りに大きすぎる場合、電流書き込み時と非選択時とのソース・ドレイン間電位Ｖｓｄの変化が大きくなりすぎ、ソース配線Ｓｊから供給した電流値に比べ、実際に有機ＥＬ素子６に流れる電流値が小さくなり過ぎるので好ましくない。
また、駆動用ＴＦＴ１のゲート幅Ｗについては、大きすぎると駆動用ＴＦＴ１のソース・ゲート間電位が小さくなりすぎて、ゲート電位の変動が非選択期間に有機ＥＬ素子６に流れる電流値をばらつかせるため好ましくない。また、上記ゲート幅Ｗは、小さすぎても必要な電流を得るのに必要なソース・ドレイン間電位が大きくなり過ぎるため好ましくない。
本実施の形態１で用いた有機ＥＬ素子に対しては、図１に示す画素回路Ａｉｊにおいて、Ｃ１＝１０００ｆＦ、Ｃ２＝５００ｆＦ、Ｖｓ＝１６Ｖ、Ｖａ＝１０Ｖ、Ｗ＝１２μｍのとき、有機ＥＬを流れる電流値のばらつきが最も少なくなり（１％程度）好適であった。
なお、これら第１および第２コンデンサ２，７の絶対容量Ｃ１，Ｃ２およびその相対比、一定電位Ｖａの値、駆動用ＴＦＴ１のゲート幅Ｗは駆動すべき有機ＥＬ素子の特性、必要な輝度、用いる駆動用ＴＦＴ１の特性に依存するので、実際にパネルを設計するときに、改めてシミュレーションを重ねた上で決定する必要がある。
なお、図１の画素回路構成では、駆動用ＴＦＴ１のゲート端子とドレイン端子とを接続するためにスイッチング用ＴＦＴ３をソース配線Ｓｊへ接続したが、直接駆動用ＴＦＴ１のドレイン端子へ接続しても良い。これは、第２コンデンサ７の第２端子を駆動用ＴＦＴ１のドレイン端子へ接続するためのスイッチング用ＴＦＴ９についても同様であり、スイッチング用ＴＦＴ３，９は、直接駆動用ＴＦＴ１のドレイン端子へ接続しても良い。
また、有機ＥＬ素子を駆動用ＴＦＴのソース側に配置することもできる。このとき、図６に示すように、駆動用ＴＦＴ１’はｎ型ＴＦＴとなり、有機ＥＬ素子６’の陰極が駆動用ＴＦＴ１’のソース端子側に繋がる。また、上記図６に示す構成では、スイッチ用ＴＦＴ４’およびスイッチ用ＴＦＴ５’が共にｎ型ＴＦＴとして形成されている点が図１に示す画素回路構成と異なっている。
また、スイッチ用ＴＦＴ３は駆動用ＴＦＴ１’のドレイン端子へ接続されている。スイッチ用ＴＦＴ９も同様である。
図６に示す画素回路構成について、その他の配線、動作は図１と同様なので、図１と同様の構成については同一の部材番号を付し、ここではその説明を省略する。
〔実施の形態２〕
本実施の形態２では、本発明に係る第１の特徴的構成を画素回路およびソースドライバ回路において適用した場合の第１の例について説明する。
本実施の形態２に係る表示装置は、本発明の特徴的構成部分を、画素回路とソースドライバ回路とに分割して配置した構成である。このため、上記表示装置は、図７に示すように、第１の配線であるソース配線Ｓｊ（ｊ＝１〜ｍの整数）と第２の配線であるゲート配線Ｇｉ（ｉ＝１〜ｎの整数）とが交差する領域に画素回路Ａｉｊを配置し、ソース配線Ｓｊにソースドライバ回路５０を接続し、ゲート配線Ｇｉにゲートドライバ回路５１を接続した構成となっている。
上記表示装置において、本発明の特徴的構成を含む画素回路Ａｉｊとソースドライバ回路５０の出力段であるソースドライバ出力端回路Ｄｊとの構成を図８に示す。
本実施の形態２に係る表示装置では、上記図８に示すように、ソース配線Ｓｊとゲート配線Ｇｉが交差する領域に画素回路Ａｉｊが配置され、各画素回路Ａｉｊには、アクティブ素子である駆動用ＴＦＴ１１と電気光学素子である有機ＥＬ素子１６と第１コンデンサ１２が配置されている。この駆動用ＴＦＴ１１と有機ＥＬ素子１６とは、電源配線Ｖｓと共通配線Ｖｃｏｍの間に直列に配置されている。
そして、駆動用ＴＦＴ１１のゲート端子（電流制御端子）には第１コンデンサ１２の一方の端子（第１端子とする）が接続され、第１コンデンサ１２のもう一方の端子（第２端子とする）は駆動用ＴＦＴ１１のソース端子（電流入力端子）および電源配線Ｖｓへ接続されている。
また、この画素回路構成では、ソース配線Ｓｊに平行に第３の配線である信号線Ｔｊが配置され、駆動用ＴＦＴ１１のゲート端子はスイッチ用ＴＦＴ１５を介して信号線Ｔｊに接続している。
さらに、駆動用ＴＦＴ１１のドレイン端子（電流出力端子）と有機ＥＬ素子１６の陽極との間にはスイッチ用ＴＦＴ１３が配置されており、駆動用ＴＦＴ１１とスイッチ用ＴＦＴ１３との間の接続点は、スイッチ用ＴＦＴ１４を介してソース配線Ｓｊと接続されている。
この画素回路Ａｉｊを構成するスイッチ用ＴＦＴ１５，１４，１３のゲート端子には各々制御配線Ｇｉ，Ｗｉ，Ｒｉが接続されている。
ソースドライバ回路５０では、複数の画素回路Ａ１ｊ〜Ａｎｊに対応して１つの出力端回路Ｄｊが配置されている。この出力端回路Ｄｊは、図８に示すように、信号線Ｔｊに第２コンデンサ２５の一方の端子（第１端子とする）が接続され、更に信号線Ｔｊとソース配線Ｓｊとの間に第１のスイッチ用トランジスタであるスイッチ用ＴＦＴ２２が配置されている。また、第２コンデンサ２５のもう一方の端子（第２端子とする）と所定電圧線Ｖａの間には第３のスイッチ用トランジスタであるスイッチ用ＴＦＴ２３が配置され、第２コンデンサ２５の第２端子とソース配線Ｓｊとの間には第２のスイッチ用トランジスタであるスイッチ用ＴＦＴ２４が配置されている。さらに、信号線ＴｊとＯＦＦ電位線Ｖｏｆｆとの間には第４のスイッチ用トランジスタであるスイッチ用ＴＦＴ２１が配置されている。
上記出力端回路Ｄｊにおいて、スイッチ用ＴＦＴ２１のゲート端子には制御配線Ｅｊが接続され、スイッチ用ＴＦＴ２２，２３のゲート端子には制御配線Ｃｊが接続され、スイッチ用ＴＦＴ２４のゲート端子には制御配線Ｂｊが接続されている。
上記表示装置の画素回路Ａｉｊおよび出力端回路Ｄｊにおける動作を、制御配線Ｒｉ，Ｗｉ，Ｇｉ，Ｃｊ，Ｅｊ，Ｂｊおよびソース配線Ｓｊの動作タイミングを示す図９を参照して以下に説明する。
本実施の形態２に係る駆動方法（本発明の第１の駆動方法）では、画素回路Ａｉｊの選択期間である時間０〜５ｔ１の間に、制御配線Ｒｉの電位をＨｉｇｈ（ＧＨ）としてスイッチ用ＴＦＴ１３をＯＦＦ状態とし、制御配線Ｗｉの電位をＬｏｗ（ＧＬ）としてスイッチ用ＴＦＴ１４をＯＮ状態とする。
画素回路Ａｉｊでは、第１の期間（時間ｔ１〜２ｔ１）において、制御配線Ｇｉの電位をＨｉｇｈとしてスイッチＴＦＴ１５をＯＮ状態とし、駆動用ＴＦＴ１１のゲート端子を信号線Ｔｊと電気的に接続させる。これにより、駆動用ＴＦＴ１１のゲート端子に第１コンデンサ１２および第２コンデンサ２５が接続された状態を作る。
これと前後し、出力端回路Ｄｊでは、制御配線Ｃｊの電位をＨｉｇｈとして、スイッチ用ＴＦＴ２２，２３をＯＮ状態とする。この結果、駆動用ＴＦＴ１１のゲート端子とドレイン端子とが、スイッチ用ＴＦＴ１５，２２，１４を通じて電気的に接続される。また、第２コンデンサ２５の第２端子は、スイッチ用ＴＦＴ２３を通じて所定電圧線Ｖａへ接続される。このとき、電源配線Ｖｓから駆動用ＴＦＴ１１，スイッチ用ＴＦＴ１４，ソース配線Ｓｊを通して電流出力端Ｉｊより一定電流が流れる。
その後、このときのソース配線Ｓｊの電位を第１コンデンサ１２および第２コンデンサ２５を用いて保持するために、制御配線Ｃｊの電位をＬｏｗとしてスイッチ用ＴＦＴ２２，２３をＯＦＦ状態とする。
このとき、第１コンデンサ１２および第２コンデンサ２５により、駆動用ＴＦＴ１１のゲートでは、該駆動用ＴＦＴ１１の閾値電圧・移動度に依らず、第２コンデンサ２５の第２端子電位がＶａのとき、先の一定電流（上記第１の期間で駆動用ＴＦＴ１１のソース・ドレイン間に流れた電流）が流れるような電位が保持される。
次に、第２の期間（時間３ｔ１〜４ｔ１）では、制御配線Ｂｊの電位をＨｉｇｈとして、スイッチ用ＴＦＴ２４をＯＮ状態とする。この結果、第２コンデンサ２５の第２端子は、スイッチ用ＴＦＴ２４，１４を通じて駆動用ＴＦＴ１１のドレイン端子と接続される。このとき、電源配線Ｖｓから駆動用ＴＦＴ１１，スイッチ用ＴＦＴ１４，ソース配線Ｓｊを通じて電流出力端Ｉｊより所望の電流が流される。
これにより、上記第２の期間では、駆動用ＴＦＴ１１の閾値電圧・移動度に依らず、駆動用ＴＦＴ１１のソース・ドレイン間電位が上記電位Ｖｓ−Ｖａのとき、駆動用ＴＦＴ１１に上記電流を流すよう設定される。そして、駆動用ＴＦＴ１１へ所望の電流を流すことで、駆動用ＴＦＴ１１のソース・ドレイン間電位が概ね一定の条件で駆動用ＴＦＴのゲート・ソース間電位を設定できる。
この第２の期間での駆動用ＴＦＴ１１のソース・ゲート間電位は、その後、時間４ｔ１で、制御配線Ｇｉの電位をＬｏｗとし、スイッチ用ＴＦＴ１５をＯＦＦ状態とすることで、第１コンデンサ１２に保持される。
その後、時間５ｔ１で、制御配線Ｂｊの電位をＬｏｗとしてスイッチ用ＴＦＴ２４をＯＦＦ状態とすることで第２コンデンサ２５とソース配線Ｓｊとの電気的接続を遮断し、制御配線Ｗｉの電位をＨｉｇｈとしてスイッチ用ＴＦＴ１４をＯＦＦ状態とすることで駆動用ＴＦＴ１１のドレイン端子とソース配線Ｓｊとの電気的接続を遮断する。さらに、制御配線Ｒｉの電位をＬｏｗとしてスイッチ用ＴＦＴ１３をＯＮ状態として駆動用ＴＦＴ１１から有機ＥＬ素子１６へ電流を流す状態とする。
以上で、画素回路Ａｉｊの選択期間が終わり、次の画素回路Ａ（ｉ＋１）ｊの選択期間になる。
上記図８に示す画素回路構成およびソースドライバ回路の出力端回路構成を用いて、有機ＥＬ素子１６を流れる電流値をシミュレーションで求めた結果を図１０に示す。
図１０におけるシミュレーションでは、０．５５ｍｓ毎に選択期間が来るよう設定し、最初の時間０．０６ｍｓ〜０．６１ｍｓの間でソース配線Ｓｊへ電流値０．１μＡが流れるよう設定した。それ以降は、時間０．５５ｍｓ毎に、ソース配線Ｓｊへ流れる電流値を０．１μＡ刻みで０．９μＡまで増加させ、その後０に戻し、再度０．１μＡ刻みで増加させている。
上記図１０と実施の形態１で示した図４とを比較すれば判る通り、本実施の形態２のように本発明の特徴的構成の一部をソースドライバ回路に配置した構成でも、総てを画素回路に配置した実施の形態１の構成と同様に、駆動用ＴＦＴ１１の閾値電圧・移動度のばらつきの影響を弱め、非選択期間に有機ＥＬ素子１６に流れる電流値のばらつきを抑えることができる。
また、図８の画素回路構成と実施の形態１で示した図１の画素回路構成とを比較すれば判る通り、本実施の形態２に係る構成では、スイッチ用ＴＦＴやコンデンサをソースドライバ回路側に配置するので、ボトムエミッション構成（ＴＦＴ素子を形成した透明基板側に光を放出する構成）の表示装置において、画素当たりに配置できる有機ＥＬ素子の面積を大きくできるといった効果が得られる。
この結果、有機ＥＬ素子の単位面積当たりの発光輝度が抑えられるので、有機ＥＬ素子の輝度半減寿命を延ばすことができる。
また、トップエミッション構成（ＴＦＴ素子を形成した透明基板とは反対側に光を放出する構成）において画素に配置する素子数が増えないので、従来技術と同様なサイズまで画素サイズを小さくできる。
また、本実施の形態２において、非選択期間における有機ＥＬ素子１６の電流値を０とする場合、図９における期間６ｔ１〜１０ｔ１に示すように、制御配線Ｅｊの電位をＨｉｇｈとしてスイッチ用ＴＦＴ２１をＯＮ状態とし、信号線ＴｊへＯＦＦ電位Ｖｏｆｆを供給すればよい。またこの間、制御配線Ｃｊ，制御配線Ｂｊの電位はＬｏｗとする。
その結果、上記期間（６ｔ１〜１０ｔ１）、信号線ＴｊはＯＦＦ電位となるので、図１０の５．０１〜５．５６ｍｓに示すように、有機ＥＬ素子１６を流れる電流値をほぼ０とできる。
このシミュレーション結果と従来の図２５のシミュレーション結果とを比較すれば、図８に示す回路構成において、スイッチ用ＴＦＴ２１を用いることで、有機ＥＬ素子１６を流れる電流値を０に近づけることができることが判る。その結果、表示装置のコントラストを向上することができるので好ましい。
〔実施の形態３〕
本実施の形態３では、本発明に係る第１の特徴的構成を画素回路およびソースドライバ回路において適用した場合の第２の例について説明する。
本実施の形態３に係る表示装置も、本発明の特徴的構成部分を、画素回路とソースドライバ回路とに分割して配置した構成である。このため、上記表示装置は、実施の形態２と同様に図７に示すような構成となり、ここではその説明を省略する。
上記表示装置において、本発明の特徴的構成を含む画素回路Ａｉｊとソースドライバ回路５０の出力段であるソースドライバ出力端回路Ｄｊとの構成を図１１に示す。
本実施の形態３に係る表示装置では、図１１に示すように、画素回路Ａｉｊの構成において、実施の形態２で示した図８の画素回路構成の３本の制御配線Ｇｉ，Ｗｉ，Ｒｉの代わりに１本のゲート配線Ｇｉを用い、ｐ型ＴＦＴであるスイッチ用ＴＦＴ１４の代わりにｎ型ＴＦＴであるスイッチ用ＴＦＴ１４’を用いている。すなわち、図１１に示す画素回路Ａｉｊでは、スイッチ用ＴＦＴ１３，１５，１４’がゲート配線Ｇｉにより駆動される。
また、電源配線Ｖｓをソース配線Ｓｊに平行な状態から、ゲート配線Ｇｉに平行な状態に変更している。その他の点では図１１の回路は図８の回路と同じなので、ここではその詳しい説明は省略する。
上記表示装置の画素回路Ａｉｊおよび出力端回路Ｄｊにおける動作を、制御配線Ｇｉ，Ｃｊ，Ｅｊ，Ｂｊおよびソース配線Ｓｊの動作タイミングを示す図１２を参照して以下に説明する。
本実施の形態３に係る駆動方法では、画素回路Ａｉｊの選択期間のうち、時間ｔ１〜５ｔ１で、ゲート配線Ｇｉの電位をＨｉｇｈ（ＧＨ）として、スイッチ用ＴＦＴ１３をＯＦＦ状態とし、スイッチ用ＴＦＴ１４’，１５をＯＮ状態とする。
この期間、駆動用ＴＦＴ１１のゲート端子が信号線Ｔｊと接続し、駆動用ＴＦＴ１１のゲート端子に第１コンデンサ１２，第２コンデンサ２５が接続された状態となる。
これと前後し、出力端回路Ｄｊでは、第１の期間（時間ｔ１〜２ｔ１）において制御配線Ｃｊの電位をＨｉｇｈとして、スイッチ用ＴＦＴ２２，２３をＯＮ状態とする。この結果、駆動用ＴＦＴ１１のゲート端子とドレイン端子とが、スイッチ用ＴＦＴ１５，２２，１４’を通じて接続される。また、第２コンデンサ２５の第２端子は所定電圧線Ｖａへ接続される。
そして、電源配線Ｖｓから駆動用ＴＦＴ１１，スイッチ用ＴＦＴ１４’，ソース配線Ｓｊを通して電流出力端Ｉｊより一定電流を引き抜く。このときのソース配線Ｓｊの電位は、時間２ｔ１において制御配線Ｃｊの電位をＬｏｗとしてスイッチ用ＴＦＴ２２，２３をＯＦＦ状態とすることにより、第１コンデンサ１２および第２コンデンサ２５を用いて保持される。
このとき、第１コンデンサ１２および第２コンデンサ２５により、駆動用ＴＦＴ１１のゲートでは、該駆動用ＴＦＴ１１の閾値電圧・移動度を補償し、第２コンデンサ２５の第２端子電位がＶａのとき、先の一定電流（上記第１の期間で駆動用ＴＦＴ１１のソース・ドレイン間に流れた電流）が流れるような電位が保持される。
次に、第２の期間（時間３ｔ１〜４ｔ１）では、制御配線Ｂｊの電位をＨｉｇｈとして、スイッチ用ＴＦＴ２４をＯＮ状態とする。この結果、第２コンデンサ２５の第２端子は、スイッチ用ＴＦＴ２４，１４’を通じて駆動用ＴＦＴ１１のドレイン端子と接続される。
このとき、電源配線Ｖｓから駆動用ＴＦＴ１１，スイッチ用ＴＦＴ１４’，ソース配線Ｓｊを通して電流出力端Ｉｊより所望の電流が流される。これにより、上記第２の期間では、駆動用ＴＦＴ１１の閾値電圧・移動度に依らず、駆動用ＴＦＴ１１のソース・ドレイン間電位を概ね一定とした状態で、駆動用ＴＦＴ１１に所望の電流を流すようそのゲート・ソース間電位を設定できる。
この第２の期間での駆動用ＴＦＴ１１のソース・ゲート間電位は、その後、時間４ｔ１で、制御配線Ｂｊの電位をＬｏｗとし、スイッチ用ＴＦＴ２４をＯＦＦ状態とすることで、第２コンデンサ２５に保持される。
その後、時間５ｔ１で、ゲート配線Ｇｉの電位をＬｏｗとしてスイッチ用ＴＦＴ１５をＯＦＦ状態とすることで第１コンデンサ１２と信号配線Ｔｊとの電気的接続を遮断し、このときの信号配線Ｔｊの電位を第１コンデンサ１２へ保持する。同時に、スイッチ用ＴＦＴ１４’をＯＦＦ状態とすることで駆動用ＴＦＴ１１のドレイン端子とソース配線Ｓｊとの電気的接続を遮断すると共に、スイッチ用ＴＦＴ１３をＯＮ状態として、駆動用ＴＦＴ１１から有機ＥＬ素子１６へ電流を流す状態とする。
以上で、画素回路Ａｉｊの選択期間が終わり、次の画素回路Ａ（ｉ＋１）ｊの選択期間になる。
上記図１１に示す画素回路構成およびソースドライバ回路の出力端回路構成を用いて、有機ＥＬ素子１６を流れる電流値をシミュレーションで求めた結果を図１３に示す。
図１３におけるシミュレーションでは、０．５５ｍｓ毎に選択期間が来るよう設定し、最初の時間０．０６ｍｓ〜０．６１ｍｓの間でソース配線Ｓｊへ電流値０．１μＡが流れるよう設定した。それ以降は時間０．５５ｍｓ毎に、ソース配線Ｓｊへ流れる電流値を０．１μＡ刻みで０．９μＡまで増加させ、その後０に戻し、再度０．１μＡ刻みで増加させている。
本実施の形態３に係るシミュレーション結果と従来の技術で示した図２５のシミュレーション結果とを比較すれば判る通り、本実施の形態３のように画素回路Ａｉｊにおける制御配線を減らした構成でも、駆動用ＴＦＴ１１の閾値電圧・移動度のばらつきの影響を弱め、非選択期間に有機ＥＬ素子１６に流れる電流値のばらつきを抑えることができる。
また、本実施の形態３に係る図１１の画素回路構成と実施の形態２で示した図８の画素回路構成とを比較すれば判る通り、本実施の形態３では制御配線Ｇｉが１本だけで済むので、ボトムエミッション構成（ＴＦＴ素子を形成した透明基板側に光を放出する構成）の表示装置において、画素当たりに配置できる有機ＥＬ素子の面積をより大きくでき、有機ＥＬ素子の輝度半減寿命を延ばすことができるので好ましい。
〔実施の形態４〕
本実施の形態４では、本発明に係る第２の特徴的構成をソースドライバ回路において適用した場合の例について説明する。
本実施の形態３に係る表示装置において、ソースドライバ回路の出力段である電流出力回路Ｆｊの構成を図１４に示す。上記電流出力回路Ｆｊにおける出力端子Ｉｊは、例えば、図１に示すソース配線Ｓｊや、図８および図１１に示す電流出力端Ｉｊへ接続されるものである。
上記電流出力回路Ｆｊは、アクティブ素子である駆動用ＴＦＴ３１のゲート端子（電流制御端子）に第１コンデンサ３２および第２コンデンサ３３の一方の端子（第１端子とする）が接続された構成である。また、第１コンデンサ３２におけるもう一方の端子（第２端子とする）および駆動用ＴＦＴ３１のドレイン端子（電流出力端子）は共通電極Ｖｃｏｍに接続されている。
この駆動用ＴＦＴ３１のゲート端子とＴＦＴのソース端子（電流入力端子）との間には、スイッチ用ＴＦＴ３４およびスイッチ用ＴＦＴ３５が直列に配置されている。
また、第２コンデンサ３３のもう一方の端子（第２端子とする）と所定電圧線Ｖｂの間にはスイッチ用ＴＦＴ３６が配置され、第２コンデンサ３３の第２端子と駆動用ＴＦＴ３１のソース端子との間にはスイッチ用ＴＦＴ３７とスイッチ用ＴＦＴ３５とが直列に配置されている。
さらに、電流出力回路Ｆｊの出力端子Ｉｊと駆動用ＴＦＴ３１のソース端子の間にはスイッチ用ＴＦＴ３８が配置されている。
このスイッチ用ＴＦＴ３４，３６のゲート端子には制御配線ＤＣｊが接続され、スイッチ用ＴＦＴ３７，３５，３８のゲート端子には制御配線ＤＰｊ，ＤＷｊ，ＤＲｊがそれぞれ接続されている。
上記表示装置のソースドライバ回路における電流出力回路Ｆｊにおける動作を、制御配線ＤＲｊ，ＤＷｊ，ＤＣｊ，ＤＰｊ，および共通電流配線Ｉｃｏｍの動作タイミングを示す図１５を参照して以下に説明する。
本実施の形態４に係る駆動方法では、電流設定期間である時間ｔ１〜５ｔ１の間に、制御配線ＤＲｊの電位をＬｏｗとしてスイッチ用ＴＦＴ３８をＯＦＦ状態とし、制御配線ＤＷｊの電位をＨｉｇｈとしてスイッチ用ＴＦＴ３５をＯＮ状態とする。
そして、第１の期間（時間ｔ１〜２ｔ１）では、制御配線ＤＣｊの電位をＨｉｇｈとして、スイッチ用ＴＦＴ３４，３６をＯＮ状態とする。この結果、駆動用ＴＦＴ３１のゲート端子とソース端子とは、スイッチ用ＴＦＴ３４，３５を通じて電気的に接続される。また、第２コンデンサ３３の第２端子は、スイッチ用ＴＦＴ３６を通じて所定電圧線Ｖｂへ接続される。このとき、共通電流配線Ｉｃｏｍからスイッチ用ＴＦＴ３５，駆動用ＴＦＴ３１を通して共通電極Ｖｃｏｍへ一定電流を流す。
そして、上記第１の期間での共通電流配線Ｉｃｏｍの電位を第１コンデンサ３２および第２コンデンサ３３を用いて保持するため、時間２ｔ１において制御配線ＤＣｊの電位をＬｏｗとし、スイッチ用ＴＦＴ３４，３６をＯＦＦ状態とする。
このとき、第１コンデンサ３２および第２コンデンサ３３により、駆動用ＴＦＴ３１のゲートでは、該駆動用ＴＦＴ３１の閾値電圧・移動度を補償し、第２コンデンサ３３の第２端子電位がＶｂのとき、先の一定電流（上記第１の期間で駆動用ＴＦＴ３１のソース・ドレイン間に流れた電流）が流れるような電位が保持される。
次に、第２の期間（時間３ｔ１〜４ｔ１）では、制御配線ＤＰｊの電位をＨｉｇｈとして、スイッチ用ＴＦＴ３７をＯＮ状態とする。この結果、第２コンデンサ３３の第２端子は、駆動用ＴＦＴ３１のソース端子とスイッチ用ＴＦＴ３７，３５を通じて接続される。このとき、共通電流配線Ｉｃｏｍからスイッチ用ＴＦＴ３５，駆動用ＴＦＴ３１を通じて共通電極Ｖｃｏｍへ所望の電流が流される。
これにより、上記第２の期間では、駆動用ＴＦＴ３１の閾値電圧・移動度に依らず、駆動用ＴＦＴ３１のソース・ドレイン間電位を概ね一定とした状態で、駆動用ＴＦＴ３１に所望の電流を流すようゲート・ドレイン間電位が設定できる。
この第２の期間での駆動用ＴＦＴ３１のゲート・ドレイン間電位は、時間４ｔ１で、制御配線ＤＰｊの電位をＬｏｗとし、スイッチ用ＴＦＴ３７をＯＦＦ状態とすることで、第１コンデンサ３２および第２コンデンサ３３に保持される。
その後、時間５ｔ１で、制御配線ＤＷｊの電位をＬｏｗとしてスイッチ用ＴＦＴ３５をＯＦＦ状態とし、共通電流配線Ｉｃｏｍと駆動用ＴＦＴ３１のソース端子との電気的接続を遮断する。さらに、制御配線ＤＲｊの電位をＨｉｇｈとしてスイッチ用ＴＦＴ３８をＯＮ状態とすることで、電流出力端子Ｉｊから駆動用ＴＦＴ３１へ所望の電流を流す状態とする。
以上で、この電流出力回路Ｆｊの選択期間が終わり、次の電流出力回路Ｆｊ＋１の電流設定期間となる。
上記電流出力回路Ｆｊの選択期間において、駆動用ＴＦＴ３１の閾値電圧・移動度を以下の表２の条件で変化させ、駆動用ＴＦＴ３１のソース・ドレイン間電圧Ｖｓｄとゲート・ドレイン間電圧Ｖｇｄとをシミュレーションした結果を図１６に示す。
Figure 2005062794
図１６では、時間０．６１〜０．６２ｍｓが上記第１の期間に相当する。図１６から判るとおり、この期間では駆動用ＴＦＴ３１のソース・ドレイン間電位Ｖｓｄ（１）〜（５）とソース・ゲート間電位Ｖｓｇ（１）〜（５）とは一致している。
また、図１６では、時間０．６３〜０．６４ｍｓが上記第２の期間に相当する。図１６から判るとおり、この期間では駆動用ＴＦＴ３１のソース・ドレイン間電位Ｖｓｄは、駆動用ＴＦＴの閾値電圧・移動度の条件の違いに依らず、ほぼ同じ値となっている。
すなわち、上記第２の期間では、共通電流配線Ｉｃｏｍからスイッチ用ＴＦＴ３５，駆動用ＴＦＴ３１を通じて共通電極Ｖｃｏｍへ所望の電流を流すので、駆動用ＴＦＴの閾値電圧・移動度のばらつきに依らず、駆動用ＴＦＴ３１のソース・ドレイン間電位が一定となる条件で駆動用ＴＦＴ３１のゲート・ドレイン間電位Ｖｇｄを設定できる。
この結果、駆動用ＴＦＴ３１の閾値電圧・移動度に依らず、駆動用ＴＦＴ３１のソース・ドレイン間電位が等しければ、概ね一定の電流を流すことができる電流出力回路が実現できる。
その後、電流出力回路Ｆｊの読み出し期間となるが、図１６のシミュレーションでは、この電流出力端子Ｉｊと電源配線Ｖｓとの間に有機ＥＬ素子の代わりに抵抗を配置したが駆動用ＴＦＴ３１の出力電流値がほぼ一定であるため、この読み出し期間で駆動用ＴＦＴ３１のソース・ドレイン間電圧Ｖｓｄは、ほぼ一定となる。
このとき、上記表２に示した５つの駆動用ＴＦＴ３１の閾値電圧・移動度条件を用いて駆動用ＴＦＴ３１の電流値ばらつきをシミュレーションした結果を図１７に示す。
図１７におけるシミュレーションでは、０．５５ｍｓ毎に選択期間が来るよう設定し、最初の時間０．０６ｍｓ〜０．６５ｍｓの間でソース配線Ｓｊへ電流値０．１μＡが流れるよう設定した。それ以降は時間０．５５ｍｓ毎に、ソース配線Ｓｊへ流れる電流値を０．１μＡ刻みで０．９μＡまで増加させ、その後０に戻し、再度０．１μＡ刻みで増加させている。
図１７のシミュレーション結果から判る通り、本実施の形態４に係るソースドライバ回路を用いれば、駆動用ＴＦＴ３１の閾値電圧・移動度のばらつきによる、駆動用ＴＦＴ３１を流れる電流値のばらつきを抑える（図１７の時間３．６ｍｓで電流値のばらつきは１．０５〜１．１５μＡの範囲、即ち９％のばらつき範囲に収まっているので）効果がある。
特に、出力電流が０．８μＡまでは駆動用ＴＦＴ３１の閾値電圧・移動度のばらつきに依らず、ほぼ均一な電流値が得られている。
ところで、本発明の特徴的構成をソースドライバ回路として用いる場合、さらにその構成を画素回路においても本発明の特徴的構成を用いることが好ましい。以下にその例を説明する。
すなわち、図１４のソースドライバ回路の電流出力端子Ｉｊに実施の形態１で示した図１の画素回路を接続し、その効果をシミュレーションにより調べてみた。
まず、上記図１４および図１に与える各制御端子の信号タイミングを図１８のようにする。
この駆動タイミングを用いて図１４の駆動用ＴＦＴ３１のソース・ドレイン間電位Ｖｓｄとソース・ゲート間電位Ｖｓｇをシミュレーションで調べた結果を図１９に示す。
図１９においては、時間０．６１〜０．６５ｍｓが図１４のソースドライバ回路の駆動用ＴＦＴ３１の電流設定期間に相当し、時間０．７０〜０．７５ｍｓが図１の画素回路の選択期間に相当する。
また、時間０．６１〜０．６２ｍｓがソースドライバ回路の駆動用ＴＦＴ３１の第１の期間に相当するが、この時、駆動用ＴＦＴ３１のソース・ドレイン間電位Ｖｓｄとゲート・ドレイン間電位Ｖｇｄとは一致している。
次に、時間０．６３〜０．６４ｍｓがソースドライバ回路の駆動用ＴＦＴ３１の第２の期間に相当するが、この時、駆動用ＴＦＴ３１のソース・ドレイン間電位Ｖｓｄは、駆動用ＴＦＴ３１の閾値電圧・移動度に依らず一致する。
次に、時間０．７１〜０．７２ｍｓが画素回路の第１の期間に相当する。このとき、ソースドライバ回路の駆動用ＴＦＴ３１のソース・ドレイン間電位Ｖｓｄが、画素回路の駆動用ＴＦＴ１の閾値電圧・移動度のばらつきによりばらついている。その結果、ソースドライバ回路の駆動用ＴＦＴ３１の出力電流もばらつく。
しかし、画素回路の第２の期間に相当する時間０．７３〜０．７４ｍｓでは、画素回路の駆動用ＴＦＴ１の閾値電圧・移動度に依らず、ソースドライバ回路の駆動用ＴＦＴ３１のソース・ドレイン間電位Ｖｓｄが一致する。その結果、図２０に示すように、画素回路に配置した有機ＥＬ素子６を流れる電流値のばらつきは抑えられる。
なおこの場合、ソースドライバ回路の電流読み出し時のソース電位は上記所定電圧線の電位Ｖｂであることが好ましい。そのためには、上記画素回路の所定電圧線電位Ｖａと上記所定電圧線電位Ｖｂとを同じにすれば良い。
このように本発明の特徴的構成部分は、ソースドライバ回路の電流出力回路として用いることもできるし、画素回路で用いることもできる。何れの回路構成で用いても、本発明は駆動用ＴＦＴの閾値電圧・移動度に依らず、駆動用ＴＦＴへ所望の電流を流す効果がある。
また、図２３のようにソースドライバ回路から電流を入力するときは、これと共に用いるソースドライバ回路側において、図２１に示すように、用いるＴＦＴ３１’および３４’〜３８’をすべてｐ型ＴＦＴで構成することが好ましい。
なお、図２１の回路構成は、駆動用ＴＦＴ３１’のソース端子が電源配線Ｖｓと繋がっており、駆動用ＴＦＴ３１’から電流が出力される本発明の第１の構成をソースドライバ回路へ適用した例となる。
〔実施の形態５〕
本実施の形態５では、本発明に係る第１の特徴的構成を画素回路およびソースドライバ回路において適用した場合の第３の例について説明する。
本実施の形態５に係る表示装置も、本発明の特徴的構成部分を、画素回路とソースドライバ回路とに分割して配置した構成である。このため、上記表示装置は、実施の形態２と同様に図７に示すような構成となり、ここではその説明を省略する。
上記表示装置において、本発明の特徴的構成を含む画素回路Ａｉｊとソースドライバ回路５０の出力段であるソースドライバ出力端回路Ｄｊとの構成を図３１に示す。
本実施の形態５に係る表示装置では、上記図３１に示すように、ソース配線Ｓｊとゲート配線Ｇｉとが交差する領域に画素回路Ａｉｊが配置され、各画素回路Ａｉｊには、アクティブ素子である駆動用ＴＦＴ４１と電気光学素子である有機ＥＬ素子４８と第１のスイッチ用トランジスタであるスイッチ用ＴＦＴ４２と第１コンデンサ４４と第２コンデンサ４５とが配置されている。この駆動用ＴＦＴ４１と有機ＥＬ素子４８とは、電源配線Ｖｓと共通配線Ｖｃｏｍとの間に直列に配置されている。
そして、駆動用ＴＦＴ４１のゲート端子（電流制御端子）には第１コンデンサ４４および第２のコンデンサ４５のそれぞれにおける一方の端子（第１端子とする）が接続され、第１コンデンサ４４のもう一方の端子（第２端子とする）は駆動用ＴＦＴ４１のソース端子（電流入力端子）および電源配線Ｖｓへ接続されている。
また、駆動用ＴＦＴ４１のゲート端子（電流制御端子）とソース配線Ｓｊの間には第１のスイッチ用トランジスタであるスイッチ用ＴＦＴ４２が配置されている。
更に、ソース配線Ｓｊと平行に第３の配線である信号線（接続配線）Ｔｊが配置され、第２のコンデンサ４５のもう一方の端子（第２端子とする）はスイッチ用ＴＦＴ４３を介して信号線Ｔｊに接続されている。
さらに、駆動用ＴＦＴ４１のドレイン端子（電流出力端子）と有機ＥＬ素子４８の陽極との間にはスイッチ用ＴＦＴ４６が配置されており、駆動用ＴＦＴ４１とスイッチ用ＴＦＴ４６との間の接続点は、スイッチ用ＴＦＴ４７を介してソース配線Ｓｊと接続されている。
この画素回路Ａｉｊを構成するスイッチ用ＴＦＴ４２，４３のゲート端子には各々制御配線Ｃｉ，Ｇｉが、スイッチ用ＴＦＴ４６，４７のゲート端子には制御配線Ｗｉが接続されている。
ソースドライバ回路５０では、複数の画素回路Ａ１ｊ〜Ａｎｊに対応して１つの出力端回路Ｄｊが配置されている。この出力端回路Ｄｊは、図３１に示すように、信号線Ｔｊとソース配線Ｓｊとの間に第２のスイッチ用トランジスタであるスイッチ用ＴＦＴ５１が配置されている。また、信号線Ｔｊと所定電圧線Ｖａの間には第３のスイッチ用トランジスタであるスイッチ用ＴＦＴ４９が配置されている。
上記出力端回路Ｄｊにおいて、スイッチ用ＴＦＴ４９のゲート端子には制御配線Ｃｃが接続され、スイッチ用ＴＦＴ５１のゲート端子には制御配線Ｂｃが接続されている。
上記表示装置の画素回路Ａｉｊおよび出力端回路Ｄｊにおける動作を、制御配線Ｗｉ，Ｇｉ，Ｃｉ，Ｃｃ，Ｂｃおよびソース配線Ｓｊの動作タイミングを示す図３２を参照して以下に説明する。
本実施の形態５に係る駆動方法では、画素回路Ａｉｊの選択期間である時間ｔ１〜６ｔ１の間に、制御配線Ｗｉの電位をＨｉｇｈ（ＧＨ）としてスイッチ用ＴＦＴ４６をＯＦＦ状態とし、同時にスイッチ用ＴＦＴ４７をＯＮ状態とする。また、時間ｔ１〜５ｔ１の間に、制御配線Ｇｉの電位をＨｉｇｈ（ＧＨ）としてスイッチ用ＴＦＴ４３をＯＮ状態とする。
画素回路Ａｉｊの選択期間の第１の期間（時間ｔ１〜２ｔ１）では、制御配線Ｃｉの電位をＨｉｇｈとしてスイッチＴＦＴ４２をＯＮ状態とし、駆動用ＴＦＴ４１のゲート端子をソース配線Ｓｊに電気的に接続させる。これにより、駆動用ＴＦＴ４１のゲート端子とドレイン端子とが、スイッチ用ＴＦＴ４２，４７を通じて電気的に接続され、電源配線Ｖｓから駆動用ＴＦＴ４１，スイッチ用ＴＦＴ４７，ソース配線Ｓｊを通して電流出力端Ｉｊより一定電流が流れる。
また、時間ｔ１〜３ｔ１の間、出力端回路Ｄｊの制御配線Ｃｃの電位をＨｉｇｈとして、スイッチ用ＴＦＴ４９をＯＮ状態とする。この結果、第２コンデンサ４５の第２端子は、スイッチ用ＴＦＴ４３、信号線Ｔｊ，スイッチ用ＴＦＴ４９を通じて所定電圧線Ｖａへ接続される。
その後、この時のソース配線Ｓｊ電位を第１コンデンサ４４および第２コンデンサ４５を用いて保持するために、制御配線Ｃｉの電位をＬｏｗとしてスイッチ用ＴＦＴ４２をＯＦＦ状態とする。
このとき、第１コンデンサ４４および第２コンデンサ４５により、駆動用ＴＦＴ４１のゲート端子電位は、該駆動用ＴＦＴ４１の閾値電圧・移動度に依らず、第２コンデンサ４５の第２端子電位がＶａのとき、先の一定電流（上記第１の期間で駆動用ＴＦＴ４１のソース・ドレイン間に流れた電流）が流れるような電荷が保持される。その後制御配線ＣｃをＬｏｗとして、スイッチ用ＴＦＴ４９をＯＦ状態とする。
次に、第２の期間（時間４ｔ１〜５ｔ１）では、制御配線Ｂｃの電位をＨｉｇｈとして、スイッチ用ＴＦＴ５１をＯＮ状態とする。この結果、第２コンデンサ４５の第２端子は、スイッチ用ＴＦＴ４３，５１，４７を通じて駆動用ＴＦＴ４１のドレイン端子と接続される。このとき、電源配線Ｖｓから駆動用ＴＦＴ４１，スイッチ用ＴＦＴ４７，ソース配線Ｓｊを通じて電流出力端Ｉｊより所望の電流が流される。
これにより、上記第２の期間では、駆動用ＴＦＴ４１の閾値電圧・移動度に依らず、駆動用ＴＦＴ４１のソース・ドレイン間電位が上記電位Ｖｓ−Ｖａのとき、駆動用ＴＦＴ４１に上記電流（上記第１の期間で駆動用ＴＦＴ４１のソース・ドレイン間に流れた電流）を流すよう設定される。そして、駆動用ＴＦＴ４１へ所望の電流を流すことで、駆動用ＴＦＴ４１のソース・ドレイン間電位が概ね一定の条件で駆動用ＴＦＴのゲート・ソース間電位を設定できる。
この第２の期間での駆動用ＴＦＴ４１のソース・ゲート間電位は、その後、時間５ｔ１で、制御配線Ｇｉの電位をＬｏｗとし、スイッチ用ＴＦＴ４３をＯＦＦ状態とすることで、第１コンデンサ４４および第２コンデンサ４５に保持される。
その後、時間６ｔ１で、制御配線Ｂｃの電位をＬｏｗとしてスイッチ用ＴＦＴ５１をＯＦＦ状態とすることで信号線Ｔｊとソース配線Ｓｊとの電気的接続を遮断する。更に、制御配線Ｗｉの電位をＬｏｗとしてスイッチ用ＴＦＴ４７をＯＦＦ状態とし、スイッチ用ＴＦＴ４６をＯＮ状態として駆動用ＴＦＴ４１から有機ＥＬ素子４８へ電流を流す状態とする。
以上で、画素回路Ａｉｊの選択期間が終わり、次の画素回路Ａ（ｉ＋１）ｊの選択期間になる。
上記図３１に示す画素回路構成およびソースドライバ回路の出力端回路構成を用いて、有機ＥＬ素子４８を流れる電流値をシミュレーションで求めた結果を図３３に示す。
図３３におけるシミュレーションでは、０．２７ｍｓ毎に選択期間が来るよう設定し、最初の時間０．３０ｍｓ〜０．５７ｍｓの間でソース配線Ｓｊへ電流値０．９μＡが流れるよう設定した。それ以降は時間０．２７ｍｓ毎に、ソース配線Ｓｊへ流れる電流値を−０．１μＡ刻みで０μＡまで減少させ、その後再び０．９μＡに戻るよう設定した。
本実施の形態５に係るシミュレーション結果（特に時間０．３０ｍｓから１．９ｍｓの結果）と従来の技術で示した図２５のシミュレーション結果とを比較すれば判る通り、本実施の形態５のようにソースドライバ出力端回路Ｄｊに第２のスイッチ用トランジスタと第３のスイッチ用トランジスタを配置した構成でも、駆動用ＴＦＴ４１の閾値電圧・移動度のばらつきの影響を弱め、非選択期間に有機ＥＬ素子４８に流れる電流値のばらつきを抑えることができる。
〔実施の形態６〕
本実施の形態６では、本発明に係る第２の特徴的構成を画素回路において適用した場合について説明する。
本実施の形態６に係る表示装置は、図３４に示すように、その各画素回路Ａｉｊにおいて、電源配線Ｖｓと共通配線Ｖｃｏｍとの間に駆動用トランジスタである駆動用ＴＦＴ６３と電気光学素子である有機ＥＬ素子６９とを直列に配置している。
駆動用ＴＦＴ６３のゲート端子（電流制御端子）は、第１のスイッチ用トランジスタであるスイッチ用ＴＦＴ６４を介してソース配線Ｓｊと接続されている。また、駆動用ＴＦＴ６３のゲート端子には第１コンデンサ６８および第２コンデンサ６７のそれぞれにおける一方の端子（第１端子とする）が接続されている。第１コンデンサ６８のもう一方の端子（第２端子とする）は、駆動用ＴＦＴ６３のドレイン端子（電流出力端子）および有機ＥＬ素子６９の陽極へ接続されている。第２コンデンサ６７のもう一方の端子（第２端子とする）は、第３のスイッチ用トランジスタであるスイッチ用ＴＦＴ６５を介して電源配線（所定電圧線）Ｖｓに接続され、第２のスイッチ用トランジスタであるスイッチ用ＴＦＴ６６を介してソース配線Ｓｊに接続されている。
スイッチ用ＴＦＴ６４およびスイッチ用ＴＦＴ６５のゲート端子は制御配線Ｃｉに接続されており、スイッチ用ＴＦＴ６６のゲート端子は制御配線Ｇｉに接続されている。
駆動用ＴＦＴ６３のソース端子（電流入力端子）と電源配線Ｖｓとの間にはスイッチ用ＴＦＴ６１が配置されており、該スイッチ用ＴＦＴ６１のゲート端子は制御配線Ｒｉに接続されている。駆動用ＴＦＴ６３とスイッチ用ＴＦＴ６１との間の接続点は、スイッチ用ＴＦＴ６２を介してソース配線Ｓｊと接続されており、該スイッチ用ＴＦＴ６２のゲート端子は制御配線Ｗｉに接続されている。
これら制御配線Ｃｉ，Ｇｉ，Ｗｉのうち何れを第２の配線（ゲート配線）としても良いし、これらスイッチ用ＴＦＴ６２，６４，６６のうち何れを選択用ＴＦＴとしても良い。
この回路構成では、駆動用ＴＦＴ６３のゲート端子は、スイッチ用ＴＦＴ６４、ソース配線Ｓｊおよびスイッチ用ＴＦＴ６２を介して駆動用ＴＦＴ６３のソース端子へ接続される。また、第２コンデンサ６７の第２端子は、スイッチ用ＴＦＴ６６、ソース配線Ｓｊおよびスイッチ用ＴＦＴ６２を介して駆動用ＴＦＴ６３のソース端子へ接続される。
上記表示装置の画素回路Ａｉｊにおける動作を、制御配線Ｒｉ，Ｗｉ，Ｃｉ，Ｇｉおよびソース配線Ｓｊの動作タイミングを示す図３５を参照して以下に説明する。
本実施の形態６に係る駆動方法では、選択期間である時間０〜６ｔ１の間に、制御配線Ｒｉの電位をＨｉｇｈ（ＧＨ）としてスイッチ用ＴＦＴ６１をＯＦＦ状態とし、時間ｔ１〜５ｔ１の間に制御配線Ｗｉの電位をＬｏｗ（ＧＬ）としてスイッチ用ＴＦＴ６２をＯＮ状態とする。
そして、第１の期間（時間ｔ１〜２ｔ１）において、制御配線Ｃｉの電位をＬｏｗとして、スイッチ用ＴＦＴ６４・６５をＯＮ状態とする。この結果、駆動用ＴＦＴ６３のゲート端子とソース端子とはスイッチ用ＴＦＴ６４・６２を通じて接続される。また、第２コンデンサ６７の第２端子は、スイッチ用ＴＦＴ６５を通じて電源線（所定電圧線）Ｖｓへ接続される。このとき、図示しないソースドライバ回路からソース配線Ｓｊ、スイッチ用ＴＦＴ６２、駆動用ＴＦＴ６３を通じて有機ＥＬ素子６９へ向け一定電流が流される。
その後（時間２ｔ１以降）、制御配線Ｃｉの電位をＨｉｇｈとしてスイッチ用ＴＦＴ６４・６５をＯＦＦ状態とする。このとき、上記第１の期間で設定されたソース配線Ｓｊの電位は、第１コンデンサ６８および第２コンデンサ６７を用いて保持される。
次に、第２の期間（時間３ｔ１〜４ｔ１）において、制御配線Ｇｉの電位をＬｏｗとして、スイッチ用ＴＦＴ６６をＯＮ状態とする。この結果、第２コンデンサ６７の第２端子は、スイッチ用ＴＦＴ６６・６２を通じて駆動用ＴＦＴ６３のソース端子と接続される。このとき、図示しないソースドライバ回路からソース配線Ｓｊ、スイッチ用ＴＦＴ６２、駆動用ＴＦＴ６３を通じて、有機ＥＬ素子６９へ向け所望の電流が流れる。
上記第２の期間で設定された駆動用ＴＦＴ６３のドレイン・ゲート間電位は、その後（時間４ｔ１以降）、制御配線Ｇｉの電位をＨｉｇｈとしスイッチ用ＴＦＴ６６をＯＦＦ状態とすることで、第１コンデンサ６８および第２コンデンサ６７に保持される。
その後、制御配線Ｗｉの電位をＨｉｇｈとしてスイッチ用ＴＦＴ６２をＯＦＦ状態として、制御配線Ｒｉの電位をＬｏｗとしてスイッチ用ＴＦＴ６１をＯＮ状態とする。
以上でこの画素回路Ａｉｊの選択期間が終わり、次の画素回路Ａ（ｉ＋１）ｊの選択期間になる。
なお、図３４に示すソースドライバ出力端回路Ｄｊでは、ＯＦＦ電位線Ｖｏｆｆとソース配線Ｓｊとの間に第４のスイッチ用トランジスタであるスイッチ用ＴＦＴ７０が配置されている。
そしてこのスイッチ用ＴＦＴ７０のゲート端子には制御配線Ｅｊが接続され、選択された有機ＥＬ素子６９の電流値を０とする場合、図３５に示されるように、上記第２の期間（９ｔ１〜１１ｔ１）で制御配線ＥｊをＨｉｇｈとして、スイッチ用ＴＦＴ７０をＯＮ状態とする。このとき、ソース配線Ｓｊとソースドライバの電流出力回路との接続をオープン状態として、ＯＦＦ電位線Ｖｏｆｆよりソース配線へＯＦＦ電位を供給する。
このＯＦＦ電位は共通電極電位Ｖｃｏｍと同等かより低い電位とするので、スイッチ用ＴＦＴ６２を通してこの電位が駆動用ＴＦＴ６３のソース電位となるか、またはスイッチ用ＴＦＴ６２がＯＦＦ状態となることで、駆動用ＴＦＴ６３のゲート電位がソース端子より放電され、駆動用ＴＦＴ６３のゲート電位は第１期間の電位より低下し、駆動用ＴＦＴ６３はＯＦＦ状態となる。
上記図３４に示す画素回路構成およびソースドライバ回路の出力端回路構成を用いて、有機ＥＬ素子６９を流れる電流値をシミュレーションで求めた結果を図３６に示す。
図３６におけるシミュレーションでは、１．０８ｍｓ毎に選択期間が来るよう設定し、最初の時間２．３０ｍｓ〜３．３８ｍｓの間でソース配線Ｓｊへ電流値１．１μＡが流れるよう設定した。それ以降は時間１．０８ｍｓ毎に、ソース配線Ｓｊへ流れる電流値を−０．１２μＡ刻みで０μＡまで減少させ、その後再び１．１μＡに戻した。
本実施の形態６に係るシミュレーション結果と従来の技術で示した図２５のシミュレーション結果とを比較すれば判る通り、本実施の形態６のように駆動用トランジスタの電流制御端子と電流入力端子を制御する構成でも、駆動用ＴＦＴ６３の閾値電圧・移動度のばらつきの影響を弱め、非選択期間に有機ＥＬ素子６９に流れる電流値のばらつきを抑えることができる。
なお、図１の画素回路構成では第２コンデンサ７の第２端子へ所定電位Ｖａを与えるため電源配線Ｖａが配置されていた。しかし、本発明に係る第２の特徴的構成を画素回路において適用した場合、所定電位配線を電源配線Ｖｓと共通化できるので、図３４に示したよう電源配線Ｖａがなくても済む。
また、図３７に示すように、本発明の手段を構成する駆動用ＴＦＴ、第１コンデンサ、第２コンデンサ、第１スイッチ用トランジスタ、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタの一部をソースドライバ回路側に配置することも可能である。
即ち、図３７の画素回路構成Ａｉｊで、第１コンデンサ９８が駆動用ＴＦＴ９４のゲート・ドレイン間に配置され、駆動用ＴＦＴ９４のゲート端子とソース配線Ｓｊの間には第１スイッチ用ＴＦＴ９５が配置され、駆動用ＴＦＴ９４のゲート端子と信号線Ｔｊの間には第２コンデンサ９７とスイッチ用ＴＦＴ９３とが直列に配置されている。また、駆動用ＴＦＴ９４のドレイン端子と共通電極Ｖｃｏｍの間には有機ＥＬ素子９６が配置され、駆動用ＴＦＴ９４のソース端子と電源配線Ｖｓとの間にはスイッチ用ＴＦＴ９１が配置され、駆動用ＴＦＴ９４のソース端子とソース配線Ｓｊの間にはスイッチ用ＴＦＴ９２が配置されている。
また、ソースドライバ出力端回路Ｄｊでは、信号線Ｔｊとソース配線Ｓｊの間に第２スイッチ用トランジスタであるスイッチ用ＴＦＴ１００が配置され、信号線Ｔｊと所定電圧線Ｖｂの間には第３スイッチ用トランジスタであるスイッチ用ＴＦＴ９９が配置されている。
この画素回路Ａｉｊ及びソースドライバ出力端回路Ｄｊを用いた駆動タイミングは図３１に示した画素回路同様、図３２に示すようなものとなるので、その説明は省略する。
〔実施の形態７〕
本実施の形態７では、本発明に係る第２の特徴的構成を画素回路およびソースドライバ回路において適用した場合の別の例について説明する。
本実施の形態７に係る表示装置も、本発明の特徴的構成部分を、画素回路とソースドライバ回路とに分割して配置した構成である。このため、上記表示装置は、実施の形態２と同様に図７に示すような構成となり、ここではその説明を省略する。
上記表示装置において、本発明の特徴的構成を含む画素回路Ａｉｊとソースドライバ回路５０の出力段であるソースドライバ出力端回路Ｄｊとの構成を図３８に示す。
本実施の形態７に係る表示装置では、上記図３８に示すように、ソース配線Ｓｊとゲート配線Ｇｉが交差する領域に画素回路Ａｉｊが配置され、各画素回路Ａｉｊには、アクティブ素子である駆動用ＴＦＴ７４と電気光学素子である有機ＥＬ素子７６と第１コンデンサ７５とが配置されている。この駆動用ＴＦＴ７４と有機ＥＬ素子７６とは、電源配線Ｖｓと共通配線Ｖｃｏｍの間に直列に配置されている。
そして、駆動用ＴＦＴ７４のゲート端子（電流制御端子）には第１コンデンサ７５の一方の端子（第１端子とする）が接続され、第１コンデンサ７５のもう一方の端子（第２端子とする）は駆動用ＴＦＴ７４のドレイン端子（電流出力端子）および有機ＥＬ素子７６の陽極へ接続されている。
また、この画素回路構成では、ソース配線Ｓｊに平行に第３の配線である信号線Ｔｊが配置され、駆動用ＴＦＴ７４のゲート端子はスイッチ用ＴＦＴ７３を介して信号線Ｔｊに接続している。
さらに、駆動用ＴＦＴ７４のソース端子（電流入力端子）と電源配線Ｖｓとの間にはスイッチ用ＴＦＴ７１が配置されており、駆動用ＴＦＴ７４とスイッチ用ＴＦＴ７１との間の接続点は、スイッチ用ＴＦＴ７２を介してソース配線Ｓｊと接続されている。
この画素回路Ａｉｊを構成するスイッチ用ＴＦＴ７３，７２，７１のゲート端子には各々制御配線Ｇｉ，Ｗｉ，Ｒｉが接続されている。
ソースドライバ回路５０では、複数の画素回路Ａ１ｊ〜Ａｎｊに対応して１つの出力端回路Ｄｊが配置されている。この出力端回路Ｄｊは、図３８に示すように、信号線Ｔｊに第２コンデンサ８０の一方の端子（第１端子とする）が接続され、更に信号線Ｔｊとソース配線Ｓｊとの間に第１のスイッチ用トランジスタであるスイッチ用ＴＦＴ７７が配置されている。また、第２コンデンサ８０のもう一方の端子（第２端子とする）と所定電圧線Ｖａの間には第３のスイッチ用トランジスタであるスイッチ用ＴＦＴ７８が配置され、第２コンデンサ８０の第２端子とソース配線Ｓｊとの間には第２のスイッチ用トランジスタであるスイッチ用ＴＦＴ７９が配置されている。さらに、信号線ＴｊとＯＦＦ電位線Ｖｏｆｆとの間には第４のスイッチ用トランジスタであるスイッチ用ＴＦＴ８１が配置されている。
上記出力端回路Ｄｊにおいて、スイッチ用ＴＦＴ８１のゲート端子には制御配線Ｅｊが接続され、スイッチ用ＴＦＴ７７，７８のゲート端子には制御配線Ｃｃが接続され、スイッチ用ＴＦＴ７９のゲート端子には制御配線Ｂｃが接続されている。
上記表示装置の画素回路Ａｉｊおよび出力端回路Ｄｊにおける動作を、制御配線Ｒｉ，Ｗｉ，Ｇｉ，Ｃｃ，Ｂｃ，Ｅｊおよびソース配線Ｓｊの動作タイミングを示す図３９を参照して以下に説明する。
本実施の形態７に係る駆動方法では、画素回路Ａｉｊの選択期間である時間０〜６ｔ１の間に、制御配線Ｒｉの電位をＨｉｇｈ（ＧＨ）としてスイッチ用ＴＦＴ７１をＯＦＦ状態とする。また、時間ｔ１〜５ｔ１の間に、制御配線Ｗｉの電位をＬｏｗ（ＧＬ）としてスイッチ用ＴＦＴ７２をＯＮ状態とする。これにより、駆動用ＴＦＴ７４のソース端子とソース配線Ｓｊが接続された状態を作る。
また、画素回路Ａｉｊでは、時間ｔ１〜４ｔ１において、制御配線Ｇｉの電位をＬｏｗとしてスイッチ用ＴＦＴ７３をＯＮ状態とし、駆動用ＴＦＴ７４のゲート端子を信号線Ｔｊと電気的に接続させる。これにより、駆動用ＴＦＴ７４のゲート端子に第１コンデンサ７５および第２コンデンサ８０が接続された状態を作る。
出力端回路Ｄｊでは第１の期間（時間ｔ１〜２ｔ１）において、制御配線Ｃｃの電位をＨｉｇｈとして、スイッチ用ＴＦＴ７７，７８をＯＮ状態とする。この結果、駆動用ＴＦＴ７４のゲート端子とソース端子とが、スイッチ用ＴＦＴ７３，７７，７２を通じて電気的に接続される。また、第２コンデンサ８０の第２端子は、スイッチ用ＴＦＴ７８を通じて所定電圧線Ｖａへ接続される。このとき、図示しないソースドライバ回路からソース配線Ｓｊ,スイッチ用ＴＦＴ７２，駆動用ＴＦＴ７４を通して有機ＥＬ素子７６へ一定電流が流れる。
その後、制御配線Ｃｃの電位をＬｏｗとしてスイッチ用ＴＦＴ７７，７８をＯＦＦ状態として、このときの信号線Ｔｊの電位を第１コンデンサ７５および第２コンデンサ８０を用いて保持する。
このとき、第１コンデンサ７５および第２コンデンサ８０に貯められた電荷により、駆動用ＴＦＴ７４のゲートでは、該駆動用ＴＦＴ７４の閾値電圧・移動度に依らず、第２コンデンサ８０の第２端子電位がＶａのとき、先の一定電流（上記第１の期間で駆動用ＴＦＴ７４のソース・ドレイン間に流れた電流）が流れるような電位が保持される。
次に、第２の期間（時間３ｔ１〜４ｔ１）では、制御配線Ｂｃの電位をＨｉｇｈとして、スイッチ用ＴＦＴ７９をＯＮ状態とする。この結果、第２コンデンサ８０の第２端子は、スイッチ用ＴＦＴ７９，７２を通じて駆動用ＴＦＴ７４のソース端子と接続される。このとき、図示しないソースドライバ回路からソース配線Ｓｊ,スイッチ用ＴＦＴ７２，駆動用ＴＦＴ７４を通して有機ＥＬ素子７６へ所望の電流が流される。
これにより、上記第２の期間では、駆動用ＴＦＴ７４の閾値電圧・移動度に依らず、駆動用ＴＦＴ７４のソース・ドレイン間電位が上記電位Ｖａ−Ｖｘ（Ｖｘは上記第２の期間における有機ＥＬ素子７６の陽極電位）のとき、駆動用ＴＦＴ７４に上記電流（上記第１の期間で駆動用ＴＦＴ７４のソース・ドレイン間に流れた電流）を流すよう設定される。そして、駆動用ＴＦＴ７４へ所望の電流を流すことで、駆動用ＴＦＴ７４のソース・ドレイン間電位が概ね一定の条件で駆動用ＴＦＴのゲート・ソース間電位を設定できる。
この第２の期間での駆動用ＴＦＴ７４のドレイン・ゲート間電位は、その後、時間４ｔ１で、制御配線Ｇｉの電位をＨｉｇｈとし、スイッチ用ＴＦＴ７３をＯＦＦ状態とすることで、第１コンデンサ７５に保持される。
その後、時間５ｔ１で、制御配線Ｂｃの電位をＬｏｗとしてスイッチ用ＴＦＴ７９をＯＦＦ状態とすることで第２コンデンサ８０とソース配線Ｓｊとの電気的接続を遮断し、制御配線Ｗｉの電位をＨｉｇｈとしてスイッチ用ＴＦＴ７２をＯＦＦ状態とすることで駆動用ＴＦＴ７４のソース端子とソース配線Ｓｊとの電気的接続を遮断する。さらに、時間６ｔ１で、制御配線Ｒｉの電位をＬｏｗとしてスイッチ用ＴＦＴ７１をＯＮ状態として駆動用ＴＦＴ７４から有機ＥＬ素子７６へ電流を流す状態とする。
以上で、画素回路Ａｉｊの選択期間が終わり、次の画素回路Ａ（ｉ＋１）ｊの選択期間になる。
また、図３９における９ｔ１〜１１ｔ１に示す期間で、制御配線Ｅｊの電位をＨｉｇｈとしてスイッチ用ＴＦＴ８１をＯＮ状態とし、信号線ＴｊへＯＦＦ電位Ｖｏｆｆを供給することによって信号線ＴｊをＯＦＦ電位とすることで、非選択期間における有機ＥＬ素子７６の電流値をほぼ０とできる。またこの間、制御配線Ｃｃの電位はＬｏｗ，制御配線Ｂｃの電位はＨｉｇｈとする。
この画素回路構成およびソースドライバ回路の出力端回路構成を用いて、有機ＥＬ素子７６を流れる電流値をシミュレーションで求めた結果、実施の形態６と同様の結果を得た。
〔実施の形態８〕
本実施の形態８では、本発明に係る駆動方法の特徴的動作を説明する。本実施の形態８の駆動方法は、実施の形態２で示したように本発明の構特徴的構成部分を、画素回路とソースドライバ回路とに分割して配置した構成において生じる問題点を解決するものである。先ずは、この問題点について説明する。
実際の表示装置では、図８に示した画素回路Ａｉｊとソースドライバ出力端回路Ｄｊとの間に配置したソース配線Ｓｊ及び信号線Ｔｊに浮遊容量が存在する。この浮遊容量の値を５ｐＦと仮定して、図８の画素回路Ａｉｊの駆動用ＴＦＴ１１を流れる電流Ｉｐとソース・ドレイン間電位Ｖｓｄとの変化をシミュレーションした結果を図４０に示す。
即ち、図４０では、時間０．９９２〜１．０８０ｍｓまでが選択期間であり、この間は、制御配線ＲｉをＨｉｇｈとしてスイッチ用ＴＦＴ１３をＯＦＦとし、制御配線ＷｉをＬｏｗとしてスイッチ用ＴＦＴ１４をＯＮとする。また、時間０．９９２〜１．０２４ｍｓまでが本発明の駆動方法の第１の期間であり、この期間は、ゲート配線ＧｉをＨｉｇｈとしてスイッチ用ＴＦＴ１５をＯＮ状態とし、制御配線ＣｊをＨｉｇｈとしてスイッチ用ＴＦＴ２２，２３をＯＮ状態とする。
このことにより、駆動用ＴＦＴ１１のゲート・ドレイン間を短絡し、ゲート端子にコンデンサ１２，２５を接続し、コンデンサ２５の第２端子を所定電圧線Ｖａに接続する。このとき、駆動用ＴＦＴ１１のゲート・ソース間電位Ｖｓｄが安定するまでに２０μｓ程度掛かっている。その後、制御配線ＣｊをＬｏｗとしてスイッチ用ＴＦＴ２２，２３をＯＦＦ状態として、第１の期間を終了する。
また、時間１．０３４〜１．０７４ｍｓまでが本発明の駆動方法の第２の期間であり、この期間は、制御配線ＢｊをＨｉｇｈとして、スイッチ用ＴＦＴ２４をＯＮ状態とする。
このとき、第２のコンデンサ２５の第２端子電位はＶａに向かうので、このことにより駆動用ＴＦＴ１１のソース・ドレイン間電位はほぼＶｓ−Ｖａとなる。そして、このソース・ドレイン間電位をほぼ一定とした状態で、駆動用ＴＦＴ１１のソース・ゲート間電位を設定するので、駆動用ＴＦＴ１１の閾値電圧・移動度特性に依らず一定の電流を流すよう設定できる。このとき、駆動用ＴＦＴ１１のソース・ドレイン間を流れる電流Ｉｐが安定するまでに３０μｓ程度掛かっている。その後、ゲート配線ＧｉをＬｏｗとして、スイッチ用ＴＦＴ１５をＯＦＦ状態として、選択期間を終了する。
その後の非選択期間では、時間１．０９６ｍｓ以降に示すように、駆動用ＴＦＴ１１の閾値電圧・移動度特性に依らず、駆動用ＴＦＴ１１のソース・ドレイン間の電位Ｖｓｄ及び駆動用ＴＦＴ１１のソース・ドレイン間を流れる電流Ｉｐが一定となる。
なお、図４０において示しているソース・ドレイン間電位Ｖｓｄ（１）〜Ｖｓｄ（５）、およびソース・ドレイン間電流Ｉｐ（１）〜（５）のそれぞれは、駆動用ＴＦＴ１１の閾値電圧・移動度の特性を表１に示す条件で変化させた結果である。
このように、本駆動方法を用いれば、駆動用ＴＦＴ１１の閾値電圧・移動度ばらつきに依らず均一な電流が有機ＥＬ素子１６へ与えられるので、均一な表示が得られるといった効果がある。
しかしながら、そのために必要な選択期間は従来技術で示した図２２の画素回路構成よりも長くなる。即ち、図２２の画素回路構成では、必要な選択期間は図４０の第１の期間だけで済むが、本発明の駆動方法では図４０の第１の期間と第２の期間とを必要とする。そこで、本発明の駆動方法において選択期間を短くするためには、この第２の期間を短くする必要が生じる。
そのような駆動方法を実現するための回路構成を図４１に示す。図４１に示す回路構成は、図８同様、本発明の構成の第１の特徴的構成部分を、画素回路Ａｉｊとソースドライバ出力端回路Ｄｊとに分割した構成である。図４１では、図８と同様の動作を行うコンデンサおよびＴＦＴ等については、図８と同一の部材番号を付し、その詳細な説明は省略する。
図４１の回路構成では、上記ソース配線Ｓｊ及び信号線Ｔｊに存在する浮遊容量をコンデンサ１７，１８として記載している。また、信号線ＴｊにはＴＦＴ１９，２０からなる保護回路を設けている。
この保護回路は、ｎ型ＴＦＴ１９を信号線Ｔｊと電源配線Ｖｓとの間に設け、ｐ型ＴＦＴ２０を信号線Ｔｊと共通配線Ｖｃｏｍとの間に設けたものである。またＴＦＴ１９，２０のゲート端子には各々電位ＤＬ，ＤＨを与える。
このことにより、信号線Ｔｊの電位がＤＬ（正確には電位ＤＬ−ＴＦＴ１９の閾値電位）より低くなると、信号線Ｔｊへ電源配線Ｖｓから電流が流れ、その電位がそれ以上低くならないように保護される。逆に信号線Ｔｊの電位がＤＨ（正確には電位ＤＨ＋ＴＦＴ２０の閾値電位）より高くなると、信号線Ｔｊから共通配線Ｖｃｏｍへ電流が流れ、その電位がそれ以上高くならないように保護される。
また、図４１の回路構成では、第１のスイッチング素子であるスイッチ用ＴＦＴ２２と第３のスイッチング素子であるスイッチ用ＴＦＴ２３とのゲート端子配線を分離し、これらのゲート配線を各々制御配線Ｃｃ，Ｆｃと接続する。その他、信号配線ＢｊをＢｃとしている点に図８との違いがあるが、これは信号配線Ｂｊをソース配線Ｓｊによらない共通配線とすることを意味している。
この、図４１の画素回路Ａｉｊおよび出力端回路Ｄｊにおける動作を、制御配線Ｇｉ，Ｗｉ，Ｃｃ，Ｂｃ，Ｆｃ，Ｅｊおよびソース配線Ｓｊの動作タイミングを用いて図４２に示す。
即ち、画素回路Ａｉｊの選択期間である時間ｔ１〜８ｔ１の間に、制御配線Ｗｉの電位をＨｉｇｈ（ＧＨ）としてスイッチ用ＴＦＴ１３をＯＦＦ状態とし、スイッチ用ＴＦＴ１４をＯＮ状態とする。
画素回路Ａｉｊでは、第１の期間（時間ｔ１〜４ｔ１）において、制御配線Ｇｉの電位をＨｉｇｈとしてスイッチＴＦＴ１５をＯＮ状態とし、駆動用ＴＦＴ１１のゲート端子を信号線Ｔｊと電気的に接続させる。これにより、駆動用ＴＦＴ１１のゲート端子に第１コンデンサ１２および第２コンデンサ２５とが接続された状態を作る。
これと前後し、出力端回路Ｄｊでは、制御配線Ｃｃの電位をＨｉｇｈとして、スイッチ用ＴＦＴ２２をＯＮ状態とする。また制御配線Ｆｃの電位もＨｉｇｈとしてスイッチ用ＴＦＴ２３をＯＮ状態とする。この結果、駆動用ＴＦＴ１１のゲート端子とドレイン端子とが、スイッチ用ＴＦＴ１５，２２，１４を通じて電気的に接続される。また、第２コンデンサ２５の第２端子は、スイッチ用ＴＦＴ２３を通じて所定電圧線Ｖａへ接続される。このとき、電源配線Ｖｓから駆動用ＴＦＴ１１，スイッチ用ＴＦＴ１４，ソース配線Ｓｊを通して電流出力端Ｉｊより一定電流が流れる。
その後、このときのソース配線Ｓｊの電位を第１コンデンサ１２および第２コンデンサ２５を用いて保持するために、時間４ｔ１にて制御配線Ｃｃの電位をＬｏｗとしてスイッチ用ＴＦＴ２２をＯＦＦ状態とする。
このとき、第１コンデンサ１２および第２コンデンサ２５により、駆動用ＴＦＴ１１のゲート端子では、該駆動用ＴＦＴ１１の閾値電圧・移動度に依らず、第２コンデンサ２５の第２端子電位がＶａのとき、先の一定電流（上記第１の期間で駆動用ＴＦＴ１１のソース・ドレイン間に流れた電流）が流れるような電位が保持される。
次に、第２の期間（時間５ｔ１〜７ｔ１）では、制御配線Ｂｃの電位をＨｉｇｈとして、スイッチ用ＴＦＴ２４をＯＮ状態とする。この結果、第２コンデンサ２５の第２端子は、スイッチ用ＴＦＴ２４，１４を通じて駆動用ＴＦＴ１１のドレイン端子と接続される。このとき、電源配線Ｖｓから駆動用ＴＦＴ１１，スイッチ用ＴＦＴ１４，ソース配線Ｓｊを通じて電流出力端Ｉｊより所望の電流が流される。
しかしながら、図４２に示す本駆動方法では、制御配線Ｆｃを時間ｔ１〜６ｔ１までＨｉｇｈとして、第２の期間に入ってもスイッチ用ＴＦＴ２３をＯＮとしている。このことにより、図９に示した駆動方法とは異なり、第２の期間である時間５ｔ１〜７ｔ１のうち最初の５ｔ１〜６ｔ１の間も、第２コンデンサ２５の第２端子へ所定電圧配線Ｖａより電圧が供給される。そして、この電流がソース配線Ｓｊの電位をＶａとする（駆動用ＴＦＴ１１は一定電流を流すようセットされているので、電源配線Ｖｓと所定電圧配線Ｖａの間を流れる電流は上記一定電流のみとなる）。
このように、図４２に示す駆動方法では、予めソース配線Ｓｊの電位をＶａとしてから、制御配線ＦｃをＬｏｗとしてスイッチ用ＴＦＴ２３をＯＦＦとする。そして、第２の期間の残り時間６ｔ１〜７ｔ１でソース配線Ｓｊの電位が駆動用ＴＦＴ１１の閾値電圧・移動度特性に合わせて変化し、駆動用ＴＦＴ１１のソース・ドレイン間電位が概ね一定の条件で駆動用ＴＦＴのゲート・ソース間電位を設定できる。
この第２の期間での駆動用ＴＦＴ１１のソース・ゲート間電位は、その後、時間７ｔ１で、制御配線Ｇｉの電位をＬｏｗとし、スイッチ用ＴＦＴ１５をＯＦＦ状態とすることで、第１コンデンサ１２に保持される。
その後、時間８ｔ１で、制御配線Ｂｃの電位をＬｏｗとしてスイッチ用ＴＦＴ２４をＯＦＦ状態とすることで第２コンデンサ２５とソース配線Ｓｊとの電気的接続を遮断し、制御配線Ｗｉの電位をＬｏｗとしてスイッチ用ＴＦＴ１４をＯＦＦ状態、スイッチ用ＴＦＴ１３をＯＮ状態として駆動用ＴＦＴ１１から有機ＥＬ素子１６へ電流を流す状態とする。
このように図４２の駆動方法では、図９の駆動方法とは異なり、第２の期間である時間５ｔ１〜７ｔ１のうち最初の５ｔ１〜６ｔ１の間も、第２コンデンサ２５の第２端子へ所定電圧配線Ｖａより電圧を供給する。このことにより、図４３にそのシミュレーション結果を示すように、第２の期間の最初から駆動用ＴＦＴ１１のソース・ドレイン間電位Ｖｓｄ及び駆動用ＴＦＴ１１のソース・ドレイン間を流れる電流Ｉｐがほぼ一定となる。
その後、駆動用ＴＦＴ１１の閾値電圧・移動度特性を補正するよう駆動用ＴＦＴ１１のソース・ゲート間電位Ｖｓｇが（それにつれて駆動用ＴＦＴ１１のソース・ドレイン間電位Ｖｓｄが）変位し、その電位をゲート配線ＧｉをＬｏｗとすることで、第１コンデンサ１２に保持し、非選択期間に駆動用ＴＦＴ１１の閾値電圧・移動度ばらつきに依らず均一な電流が有機ＥＬ素子１６へ与えられるようにする。
この、図４３のシミュレーションにおいて、第２の期間は時間０．６１８〜０．６３４までの１６μｓであり、更にその最初の８μｓの間、上記第２コンデンサ２５の第２端子が所定電位配線Ｖａと短絡されていることを考えると、図９の駆動方法に比べ図４２の駆動方法の方が第２の期間を短くできることが分かる。
更に、本発明の駆動方法では、第１の期間を駆動用ＴＦＴ１１のゲート・ソース間電位Ｖｓｄが安定するまで延ばす必要はない。
何故なら、本発明の画素回路構成で、第１の期間が終了したとき期待されるバラツキは従来技術の図２２の画素回路構成と変わらない。そして、第２の期間でソース配線Ｓｊ電位をＶａとしているときも、概ね期待されるバラツキは従来技術の図２２の画素回路構成と変わらない。その後第２の期間でソース配線Ｓｊ電位がＶａから変化しているときのバラツキは従来技術の図２２の画素回路構成より少なくなる。
従って、駆動用ＴＦＴ１１のゲート・ソース間電位Ｖｓｄが多少ばらついた状態で第１の期間を終了しても第２の期間でそのばらつきを補正することにより、非選択期間に駆動用ＴＦＴ１１の閾値電圧・移動度ばらつきに依らず均一な電流が有機ＥＬ素子１６へ与えられるようにできる。
このように、本発明の駆動方法の好ましい駆動例では、第２期間の長さを短くし、必要とする選択期間を短くできるので、より多くのゲート配線Ｇｉを駆動でき、より多くの画素数を表示できるので、その効果は明らかである。
〔実施の形態９〕
上記図８の回路構成では選択時間が長くなるといった問題点を解決する別の手段として、本発明に係る第１の特徴的構成を適用した画素回路およびソースドライバ回路において、第２コンデンサを画素回路の近くに配置することが有効である。
そのような回路構成として、図４４に示す画素回路Ａｉｊおよびソースドライバ出力端回路Ｄｊおよびその他の回路Ｂｉｊがある。図４４では、図８と同様の動作を行うコンデンサおよびＴＦＴ等については、図８と同一の部材番号を付し、その詳細な説明は省略する。
図４４の回路構成では、２つの画素回路Ａｉｊ，Ａ（ｉ＋１）ｊ毎に、第２のコンデンサ２７およびスイッチ用ＴＦＴ２６から構成される１つのその他の回路Ｂｉｊを配置する。そして、画素回路Ａｉｊ，Ａ（ｉ＋１）ｊの駆動用ＴＦＴ１１のゲート端子と第２コンデンサ２７の第１端子との間にスイッチ用ＴＦＴ２５を配置する。
このことにより、駆動用ＴＦＴ１１のゲート端子と第２コンデンサ２７とを繋ぐ配線を短くし、その配線の浮遊容量を抑え、第２コンデンサ２７の容量が小さくても充分な効果を上げることができるようになる。即ち、図４１の第２コンデンサ２５の容量は２ｐＦ程度にしているのに対し、図４４の第２コンデンサ２７の容量は第１コンデンサ１２と同じ１ｐＦとしている。
この図４４に示す回路構成の動作を、制御配線Ｇｉ，Ｗｉ，Ｐｉ，Ｇｉ＋１，Ｗｉ＋１，Ｆｃ，Ｂｃおよびソース配線Ｓｊの動作タイミングを用いて図４５に示す。
即ち、図４５の駆動タイミングでは、画素回路Ａｉｊの選択期間である時間ｔ１〜８ｔ１の間に、制御配線Ｗｉの電位をＨｉｇｈ（ＧＨ）としてスイッチ用ＴＦＴ１３をＯＦＦ状態とし、スイッチ用ＴＦＴ１４をＯＮ状態とする。
そして、第１の期間（時間ｔ１〜４ｔ１）において、ゲート配線Ｇｉの電位をＨｉｇｈとして、スイッチ用ＴＦＴ２５をＯＮ状態とする。また、制御配線Ｆｃの電位をＨｉｇｈとして、ソースドライバ出力端回路Ｄｊにおけるスイッチ用ＴＦＴ２８をＯＮ状態とする。更に、制御配線Ｐｉの電位をＨｉｇｈとして、スイッチ用ＴＦＴ２６をＯＮ状態とする。
この結果、駆動用ＴＦＴ１１のゲート端子とドレイン端子とはスイッチ用ＴＦＴ２５・２６・１４を通じて電気的に接続される。また、第２コンデンサ２７の第２端子は、信号線Ｔｊ，スイッチ用ＴＦＴ２８を通じて所定電圧線Ｖａへ電気的に接続される。そしてこのとき、電源配線Ｖｓから駆動用ＴＦＴ１１、スイッチ用ＴＦＴ１４、ソース配線Ｓｊを通じて、電流出力端Ｉｊより一定電流が流れる。
その後（時間４ｔ１以降）、制御配線Ｐｉの電位をＬｏｗとしてスイッチ用ＴＦＴ２６をＯＦＦ状態とする。このとき、上記第１の期間で設定されたソース配線Ｓｊの電位は、第１コンデンサ１２および第２コンデンサ２７を用いて保持される。
第２の期間（時間５ｔ１〜７ｔ１）では制御配線Ｂｃの電位をＨｉｇｈとして、ソースドライバ回路出力端Ｄｊにおけるスイッチ用ＴＦＴ２９をＯＮ状態とする。また、制御配線Ｆｃは第２の期間の最初（時間５ｔ１〜６ｔ１）までＨｉｇｈ状態を保ち、ソース配線Ｓｊの電位を所定電位Ｖａとする。
その後、第２の期間の残り（時間６ｔ１〜７ｔ１）で駆動用ＴＦＴ１１のソース・ドレイン間を流れる電流Ｉｐが安定するまで待ち、ゲート配線Ｇｉの電位をＬｏｗとして、スイッチ用ＴＦＴ２７をＯＦＦ状態とする。その後、制御配線Ｂｃの電位をＬｏｗとして、スイッチ用ＴＦＴ２９をＯＦＦ状態として、画素Ａ（ｉ＋１）ｊの選択期間に入る。
即ち、図４４の駆動タイミングでは、画素Ａ（ｉ＋１）ｊの選択期間である時間９ｔ１〜１６ｔ１の間に、制御配線Ｗｉ＋１の電位をＨｉｇｈ（ＧＨ）としてスイッチ用ＴＦＴ１３をＯＦＦ状態とし、スイッチ用ＴＦＴ１４をＯＮ状態とする。
そして、第１の期間（時間９ｔ１〜１２ｔ１）において、ゲート配線Ｇｉ＋１の電位をＨｉｇｈとして、スイッチ用ＴＦＴ２５をＯＮ状態とする。また、制御配線Ｆｃの電位をＨｉｇｈとして、スイッチ用ＴＦＴ２８をＯＮ状態とする。更に、制御配線Ｐｉの電位をＨｉｇｈとして、スイッチ用ＴＦＴ２６をＯＮ状態とする。
この結果、駆動用ＴＦＴ１１のゲート端子とドレイン端子とはスイッチ用ＴＦＴ２５・２６・１４を通じて接続される。また、第２コンデンサ２７の第２端子は、信号線Ｔｊ，スイッチ用ＴＦＴ２８を通じて所定電圧線Ｖａへ接続される。そしてこのとき、電源配線Ｖｓから駆動用ＴＦＴ１１、スイッチ用ＴＦＴ１４、ソース配線Ｓｊを通じて、電流出力端Ｉｊより一定電流が流れる。
その後（時間１２ｔ１以降）、制御配線Ｐｉの電位をＬｏｗとしてスイッチ用ＴＦＴ２６をＯＦＦ状態とする。このとき、上記第１の期間で設定されたソース配線Ｓｊの電位は、第１コンデンサ１２および第２コンデンサ２７を用いて保持される。
第２の期間（時間１３ｔ１〜１５ｔ１）では制御配線Ｂｃの電位をＨｉｇｈとして、スイッチ用ＴＦＴ２９をＯＮ状態とする。また、制御配線Ｆｃは第２の期間の最初（時間１３ｔ１〜１４ｔ１）までＨｉｇｈ状態を保ち、ソース配線Ｓｊの電位を所定電位Ｖａとする。
その後、第２の期間の残り（時間１４ｔ１〜１５ｔ１）で駆動用ＴＦＴ１１のソース・ドレイン間を流れる電流Ｉｐが安定するまで待ち、ゲート配線Ｇｉの電位をＬｏｗとして、スイッチ用ＴＦＴ２７をＯＦＦ状態とする。
このように、２つの画素Ａｉｊ，Ａ（ｉ＋１）ｊ毎にその他の回路Ｂｉｊを配置することで、本発明の手段を構成できる。
また、駆動用ＴＦＴ１１のゲート端子と第２コンデンサ２７との間の配線を短くすることで、その配線の浮遊容量を抑え、第２コンデンサ２７の容量が小さくても本発明の手段の効果（駆動用ＴＦＴ１１の閾値電圧・移動度特性のばらつきに依らず、駆動用ＴＦＴ１１から有機ＥＬ１６へ与える電流を一定とする効果）を実現できる。
また、図１の画素回路構成に比べ、２つの画素Ａｉｊ，Ａ（ｉ＋１）ｊ当たりに必要な第２のコンデンサ２７およびスイッチ用ＴＦＴ２６の数を減らせるので、その分開口率を増やせる等の効果がある。
上記各実施の形態において用いた有機ＥＬは高分子有機ＥＬである。有機ＥＬ素子を低分子有機ＥＬで形成するときはマスク蒸着が必要であるが、高分子有機ＥＬで形成するときはインクジェットプロセスが用いられる。後者の場合、疎水性のバンクを形成し、その中に駆動用ＴＦＴ毎に対応した親水性の穴を形成するが、この穴は必ずしも１画素毎に別れている必要はなく、複数のＲＧＢ各色画素が共通の穴に配置さていても良い。特に、穴をストライプ状に形成し、その両端に液的の受け皿を設ければ、ＲＧＢの画素ピッチに依らず、液的受け皿のサイズを決められるので好ましい。
本発明の一実施形態を示すものであり、実施の形態１に係る表示装置における画素回路の構成を示す回路図である。 上記画素回路の制御配線における動作タイミングを示す波形図である。 上記画素回路において、駆動用ＴＦＴのソース−ゲート間電位およびソース−ドレイン間電位の変化に関するシミュレーション結果を示すグラフである。 上記画素回路において、有機ＥＬ素子を流れる電流値のシミュレーション結果を示すグラフである。 上記画素回路において、有機ＥＬ素子を流れる電流値のシミュレーション結果を示すグラフである。 実施の形態１に係る表示装置における画素回路の図１とは別の構成を示す回路図である。 実施の形態２に係る表示装置の構成を示す回路図である。 実施の形態２に係る表示装置における画素回路及びソースドライバ回路の構成を示す回路図である。 上記画素回路及びソースドライバ回路の制御配線における動作タイミングを示す波形図である。 上記画素回路において、有機ＥＬ素子を流れる電流値のシミュレーション結果を示すグラフである。 実施の形態３に係る表示装置における画素回路及びソースドライバ回路の構成を示す回路図である。 上記画素回路及びソースドライバ回路の制御配線における動作タイミングを示す波形図である。 上記画素回路において、有機ＥＬ素子を流れる電流値のシミュレーション結果を示すグラフである。 実施の形態４に係る表示装置におけるソースドライバ回路の構成を示す回路図である。 上記ソースドライバ回路の制御配線における動作タイミングを示す波形図である。 上記ソースドライバ回路において、駆動用ＴＦＴのソース−ゲート間電位およびソース−ドレイン間電位の変化に関するシミュレーション結果を示すグラフである。 上記ソースドライバ回路において、駆動用ＴＦＴのソース−ドレイン間を流れる電流値のシミュレーション結果を示すグラフである。 図１４に示すソースドライバ回路と図１に示す画素回路を組み合わせた場合の表示装置において、各制御配線における動作タイミングを示す波形図である。 図１４に示すソースドライバ回路と図１に示す画素回路を組み合わせた回路構成において、ソースドライバ回路の駆動用ＴＦＴのソース−ゲート間電位およびソース−ドレイン間電位の変化に関するシミュレーション結果を示すグラフである。 図１４に示すソースドライバ回路と図１に示す画素回路を組み合わせた回路構成において、画素回路の有機ＥＬ素子を流れる電流値のシミュレーション結果を示すグラフである。 実施の形態４に係る表示装置におけるソースドライバ回路の図１４とは別の構成を示す回路図である。 従来の表示装置における画素回路の構成例を示す回路図である。 従来の表示装置における画素回路の他の構成例を示す回路図である。 上記従来の画素回路の制御配線における動作タイミングを示す波形図である。 上記従来の画素回路において、有機ＥＬ素子を流れる電流値のシミュレーション結果を示すグラフである。 上記従来の画素回路において、有機ＥＬ素子を流れる電流値のシミュレーション結果を示すグラフである。 上記従来の画素回路において、駆動用ＴＦＴのソース−ゲート間電位およびソース−ドレイン間電位の変化に関するシミュレーション結果を示すグラフである。 駆動用ＴＦＴにおいて、ソース・ドレイン間電圧Ｖｓｄと、ソース・ドレイン間を流れる電流値の関係を示すグラフである。 駆動用ＴＦＴと有機ＥＬ素子を直列に接続した回路構成を示す回路図である。 図２９の回路を用い、非選択期間での駆動用ＴＦＴのソース・ドレイン間電流のばらつきを、シミュレーションにて調べた場合の結果を示すグラフである。 実施の形態５に係る表示装置における画素回路及びソースドライバ回路の構成を示す回路図である。 上記画素回路及びソースドライバ回路の制御配線における動作タイミングを示す波形図である。 上記画素回路及びソースドライバ回路において、駆動用ＴＦＴのソース−ドレイン間を流れる電流値のシミュレーション結果を示すグラフである。 実施の形態６に係る表示装置における画素回路及びソースドライバ回路の構成を示す回路図である。 上記画素回路及びソースドライバ回路の制御配線における動作タイミングを示す波形図である。 上記画素回路及びソースドライバ回路において、駆動用ＴＦＴのソース−ドレイン間を流れる電流値のシミュレーション結果を示すグラフである。 実施の形態６に係る表示装置の別の画素回路及びソースドライバ回路の構成を示す回路図である 実施の形態７に係る表示装置における画素回路及びソースドライバ回路の構成を示す回路図である。 上記画素回路及びソースドライバ回路の制御配線における動作タイミングを示す波形図である。 図８の画素回路及びソースドライバ回路において、駆動用ＴＦＴのソース−ドレイン間電位およびソース−ドレイン間で電流の変化に関するシミュレーション結果を示すグラフである。 実施の形態８に係る表示装置における画素回路及びソースドライバ回路及びその他の回路の構成を示す回路図である。 上記画素回路及びソースドライバ回路の制御配線における動作タイミングを示す波形図である。 図４１の画素回路及びソースドライバ回路において、駆動用ＴＦＴのソース−ドレイン間電位およびソース−ドレイン間で電流の変化に関するシミュレーション結果を示すグラフである。 実施の形態９に係る表示装置における画素回路及びソースドライバ回路及びその他の回路の構成を示す回路図である。 上記画素回路及びソースドライバ回路及びその他の回路の制御配線における動作タイミングを示す波形図である。
符号の説明
１、１’、１１、４１、６３、７４、９４ 駆動用ＴＦＴ（駆動用トランジスタ）
２、１２、４４、６８、７５、９８ 第１コンデンサ
３、２２、２６、４２、６４、７７、９５ スイッチ用ＴＦＴ（第１スイッチ用トランジスタ）
６、６’、４８、６９、７６、９６ 有機ＥＬ素子（電流駆動発光素子）
７、２５、２７、４５、６７、８０、９７ 第２コンデンサ
８、２３、２８、４９、６５、７８、９９ スイッチ用ＴＦＴ（第３スイッチ用トランジスタ）
９、２４、２９、５１、６６、７９、１００ スイッチ用ＴＦＴ（第２スイッチ用トランジスタ）
２１、７０、 スイッチ用ＴＦＴ（第４スイッチ用トランジスタ）
１７、１８、 浮遊容量
１９、２０、 保護用ＴＦＴ
Ｖａ 所定電圧線
Ａｉｊ 画素回路
Ｄｊ 出力端回路（ソースドライバ回路）
Ｔｊ 接続配線

Claims (12)

  1. 電流駆動発光素子と、駆動用トランジスタとを含む表示装置において、
    上記駆動用トランジスタの電流制御端子と電流出力端子との間に接続される第１スイッチ用トランジスタと、
    上記駆動用トランジスタの電流制御端子に接続される第１コンデンサと、
    上記駆動用トランジスタの電流制御端子に一方の端子である第１端子が接続され、もう一方の端子である第２端子は、駆動用トランジスタの電流出力端子との間に第２スイッチ用トランジスタを介して接続され、かつ所定電圧線との間に第３スイッチ用トランジスタを介して接続されている第２コンデンサとを備えていることを特徴とする表示装置。
  2. 電流駆動発光素子と、駆動用トランジスタとを含む表示装置において、
    上記駆動用トランジスタの電流制御端子と電流入力端子との間に接続される第１スイッチ用トランジスタと、
    上記駆動用トランジスタの電流制御端子に接続される第１コンデンサと、
    上記駆動用トランジスタの電流制御端子に一方の端子である第１端子が接続され、もう一方の端子である第２端子は、駆動用トランジスタの電流入力端子との間に第２スイッチ用トランジスタを介して接続され、かつ所定電圧線との間に第３スイッチ用トランジスタを介して接続されている第２コンデンサとを備えていることを特徴とする表示装置。
  3. 上記第１コンデンサ、第２コンデンサ、第１スイッチ用トランジスタ、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタからなる構成を、各画素回路毎またはソースドライバ回路毎に備えていることを特徴とする請求項１または２に記載の表示装置。
  4. 上記第１コンデンサ、第２コンデンサ、第１スイッチ用トランジスタ、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタからなる構成を、各ソースドライバ回路毎に備えていると共に、
    各画素回路には、上記電流駆動発光素子の供給電流を制御するトランジスタを備えていることを特徴とする請求項３に記載の表示装置。
  5. 上記第１コンデンサ、第２コンデンサ、第１スイッチ用トランジスタ、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタからなる構成は、一部が画素回路側、他の一部がソースドライブ回路を含む画素回路の外側に配置されることを特徴とする請求項１または２に記載の表示装置。
  6. 画素回路側に、電流駆動発光素子、駆動用トランジスタ、および第１コンデンサを配置し、
    ソースドライバを含む画素回路の外側に、第２コンデンサ、第１スイッチ用トランジスタ、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタを配置すると共に、
    上記駆動用トランジスタの電流制御端子と、第２コンデンサの第１端子とを接続する接続配線を備えていることを特徴とする請求項５に記載の表示装置。
  7. 画素回路側に、電流駆動発光素子、駆動用トランジスタ、および第１コンデンサを配置し、
    画素回路の外側に、第２コンデンサ、第１スイッチ用トランジスタを配置し、
    ソースドライバ側に第２スイッチ用トランジスタ、および第３スイッチ用トランジスタを配置すると共に、
    上記第２コンデンサの第２端子と上記第２スイッチ用トランジスタ、および第３スイッチ用トランジスタを接続する接続配線を備えていることを特徴とする請求項６に記載の表示装置。
  8. 画素回路側に、電流駆動発光素子、駆動用トランジスタ、第１スイッチ用トランジスタ、第１コンデンサおよび第２コンデンサを配置し、
    ソースドライバを含む画素回路の外側に、第２スイッチ用トランジスタ、および第３スイッチ用トランジスタを配置すると共に、
    上記駆動用トランジスタの電流出力端子または電流入力端子と、第２コンデンサの第２端子とを接続する接続配線を備えていることを特徴とする請求項５に記載の表示装置。
  9. さらに、ＯＦＦ電位を供給するＯＦＦ電位線を備えており、
    上記接続配線が、第４スイッチング用トランジスタを介してＯＦＦ電位線に接続されていることを特徴とする請求項６または８に記載の表示装置。
  10. 電流駆動発光素子と、駆動用トランジスタとを含む表示装置の駆動方法において、
    上記駆動用トランジスタの電流制御端子に第１コンデンサの一方の端子である第１端子が接続されており、
    上記駆動用トランジスタの電流書き込み期間では、第１のコンデンサの第１端子に第２のコンデンサの一方の端子である第１端子が接続され、
    第１の期間において、第２コンデンサの他方端子である第２端子を所定電圧線に接続し、上記駆動用トランジスタの電流制御端子と電流出力端子とを接続し、この時の上記駆動用トランジスタの電流制御端子電位を第１のコンデンサおよび第２コンデンサに保持し、
    第２の期間において、上記駆動用トランジスタの電流制御端子と電流出力端子との接続を遮断し、第２コンデンサの第２端子の接続を上記所定電圧線との接続から上記駆動用トランジスタの電流出力端子との接続に切り替え、上記駆動用トランジスタの電流制御端子電位を修正し、この時の上記駆動用トランジスタの電流制御端子電位を第１コンデンサに保持し、
    上記駆動用トランジスタの電流読みだし期間では、
    上記第１コンデンサに保持された駆動用トランジスタの電流制御端子電位によって、上記駆動用トランジスタの出力電流を制御することを特徴とする表示装置の駆動方法。
  11. 電流駆動発光素子と、駆動用トランジスタとを含む表示装置の駆動方法において、
    上記駆動用トランジスタの電流制御端子に第１コンデンサの一方の端子である第１端子が接続されており、
    上記駆動用トランジスタの電流書き込み期間では、第１のコンデンサの第１端子に第２のコンデンサの一方の端子である第１端子が接続され、
    第１の期間において、第２コンデンサの他方端子である第２端子を所定電圧線に接続し、上記駆動用トランジスタの電流制御端子と電流入力端子とを接続し、この時の上記駆動用トランジスタの電流制御端子電位を第１のコンデンサおよび第２コンデンサに保持し、
    第２の期間において、上記駆動用トランジスタの電流制御端子と電流入力端子との接続を遮断し、第２コンデンサの第２端子の接続を上記所定電圧線との接続から上記駆動用トランジスタの電流入力端子との接続に切り替え、上記駆動用トランジスタの電流制御端子電位を修正し、この時の上記駆動用トランジスタの電流制御端子電位を第１コンデンサに保持し、
    上記駆動用トランジスタの電流読み出し期間では、
    上記第１コンデンサに保持された駆動用トランジスタの電流制御端子電位によって、上記駆動用トランジスタの入力電流を制御することを特徴とする表示装置の駆動方法。
  12. 上記第２の期間において、第２コンデンサの第２端子の接続を上記駆動用トランジスタの電流出力端子と接続してから、上記所定電圧線との接続を切り離すことを特徴とする請求項１０または１１に記載の表示装置の駆動方法。

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