WO2002032041A1 - Phase comparator circuit - Google Patents

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WO2002032041A1
WO2002032041A1 PCT/JP2001/008910 JP0108910W WO0232041A1 WO 2002032041 A1 WO2002032041 A1 WO 2002032041A1 JP 0108910 W JP0108910 W JP 0108910W WO 0232041 A1 WO0232041 A1 WO 0232041A1
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WO
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signal
circuit
phase
output
outputs
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PCT/JP2001/008910
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English (en)
French (fr)
Inventor
Yasuhito Takeo
Masatoshi Tobayashi
Masaki Hirose
Yukio Akazawa
Original Assignee
Ntt Electronics Corporation
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H03D13/007—Circuits for comparing the phase or frequency of two mutually-independent oscillations by analog multiplication of the oscillations or by performing a similar analog operation on the oscillations
    • H03D13/008—Circuits for comparing the phase or frequency of two mutually-independent oscillations by analog multiplication of the oscillations or by performing a similar analog operation on the oscillations using transistors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

Definitions

  • the present invention relates to a phase comparison circuit, and more particularly to a phase comparison circuit used as a fine component of a phase synchronization circuit for extracting a clock from a random N RZ signal.
  • the phase comparison circuit used to extract the clock from the random NRZ (Non-Return-to-Zero) signal and reproduce the signal is: (1) Synchronized when the same code data included in the random NRZ signal is input (2) The linearity of the phase conversion characteristics during phase synchronization is required.
  • the random NRZ signal is in a pulse code format with a pulse width equal to the code length.
  • the above (1) is a requirement mainly for not significantly reducing the bit error rate of the reproduced signal, and (2) is a requirement mainly for realizing high quality of the extracted clock. is there.
  • FIG. 13 shows a circuit diagram of a conventional phase comparison circuit used for clock extraction and signal reproduction.
  • reference numeral 80 denotes a phase comparison circuit
  • reference numerals 81 and 8 denote random terminal pairs for random NRZ signal input
  • reference numerals 83 and 84 denote signals input to terminals 81 and 82.
  • a differential terminal pair that inputs a random NRZ signal that has the same pattern as the above but with a phase delay of 0, where 85 and 86 are half the period T of the signal input to terminals 81 and 82.
  • a differential terminal pair for inputting a random NR Z signal delayed by a certain time T / 2 91 and 92 are differential terminal pairs for the output of the phase comparator circuit 80, and 8 7 is a high-potential power supply (V cc) terminal, 88 is a low-potential power supply (G) terminal, 93 (R 1) and 94 (R 2) are resistors, 71 to 78 are bipolar transistors, and 95 and 96 are low currents Circuit.
  • V cc high-potential power supply
  • G low-potential power supply
  • R 1 and 94 are resistors
  • 71 to 78 are bipolar transistors
  • 95 and 96 are low currents Circuit.
  • FIG. 14 is a timing chart of a phase locked loop (PLL) using the phase comparison circuit 80 shown in FIG.
  • a random NRZ signal is input to the differential terminal pairs 81 and 82 of the phase comparator 80, and as shown in Fig. 14 (B), A random NRZ signal with the same pattern as in Fig. 14 (A) and a phase delay of 0 is input to 8 3 and 8 4.
  • a signal having a pulse width a corresponding to this phase difference 0 is applied to the differential terminal pair 9 1 and 9 2 of the output of the phase locked loop 80. Is output.
  • phase locked loop negative feedback is applied so that this phase difference is 180 °, that is, delayed by time 2 which is a half period of the random NRZ signal.
  • the pulse width a of the differential pair of output terminals 91 and 92 becomes narrower as the phase synchronization state is approached.
  • FIG. 15 shows the phase conversion characteristics of the conventional phase comparison circuit 80.
  • the vertical axis represents the DC voltage component at the differential terminal pairs 91 and 92
  • the horizontal axis represents the phase difference described above.
  • the phase conversion characteristic indicated by the dotted line becomes distorted in the above-described phase comparison circuit 80, and the linearity of the phase conversion characteristic is impaired.
  • the phase comparator circuit 80 having the phase conversion characteristic whose linearity is impaired in this way is used for a phase synchronization circuit for clock extraction and signal reproduction, the phase difference circuit 80 cannot accurately detect the phase difference. As a result, a jitter in the time axis direction called jitter occurs in the extracted clock.
  • an object of the present invention is to solve the above-mentioned problem.
  • An object of the present invention is to provide a phase comparison circuit which has no linearity and has high linearity in phase conversion characteristics at the time of phase synchronization.
  • the phase comparison circuit of the present invention comprises a random NRZ signal V i (t) having a period T, a signal V having the same period and pattern as V i (t), and having a phase delayed by 0 from V i (t). i (t — ST / 2 7t)
  • a phase comparison circuit that outputs a signal including a DC voltage component corresponding to a phase difference 0 between signals, wherein an output V o (t) of the phase comparison circuit is
  • Vo (t) (Vi (t) -Vi (tT)) XVi T / 2%), where signal Vi (t-T) is delayed by period T of signal Vi (t). It is a signal.
  • the phase comparison circuit is a phase comparison circuit that outputs a signal including a DC voltage component corresponding to a phase difference between two input signals, and is provided for a time T that is one cycle of the input random NRZ signal.
  • a delay circuit that outputs a delayed signal; a subtraction circuit that outputs the difference between the input random NRZ signal and the signal delayed by the delay circuit; the same as the input random NRZ signal;
  • a multiplying circuit for outputting a product of a pattern and another input random NRZ signal having the phase difference and an output of the subtraction circuit.
  • a phase comparison circuit is a phase comparison circuit that outputs a signal including a DC voltage component corresponding to a phase difference between two input signals, the input random NRZ signal having the same pattern as the signal, and A first multiplication circuit that outputs a product of another input random NRZ signal having a phase difference, and a delay circuit that outputs a signal delayed by a time T that is one cycle of the input random NRZ signal A second multiplier different from the first multiplier that outputs a product of the other input random NRZ signal and the output of the delay circuit; an output of the first multiplier and the second multiplier. And a subtraction circuit for outputting a difference from the output.
  • a phase comparison circuit is a phase comparison circuit that outputs a signal including a DC voltage component corresponding to a phase difference between two input signals.
  • a first voltage-controlled delay circuit for controlling and outputting a delay amount with respect to the random NRZ signal by a predetermined first signal; and outputting a difference between an input random NRZ signal and a signal output from the first voltage-controlled delay circuit.
  • a subtraction circuit, a multiplication circuit that outputs a product of another input random NRZ signal having the same period, pattern, and phase difference as the input random NRZ signal and an output of the subtraction circuit; and the first voltage.
  • a control circuit for controlling the control delay circuit comprising: an oscillation circuit that outputs a clock signal having the same cycle as the cycle T of the input random NRZ signal; a clock signal output by the oscillation circuit; A phase difference detection circuit that detects and outputs a phase difference from a signal, and a low pass component that extracts a low frequency component from the signal output by the phase difference detection circuit and outputs the low frequency component as the predetermined first signal. And transmitting the predetermined second signal to the phase difference detection circuit based on the predetermined first signal output by the one-pass filter, thereby controlling a signal output by the oscillation circuit. And a control circuit having a second voltage control delay circuit for controlling the delay amount.
  • a phase comparison circuit is a phase comparison circuit that outputs a signal including a DC voltage component corresponding to a phase difference between two input signals.
  • the phase comparison circuit outputs an input random NRZ signal using an input clock signal.
  • a subtraction circuit that outputs a difference from an output signal; a delay circuit that outputs a signal delayed by a time T that is one cycle of the input random NRZ signal; and a delay circuit that outputs an output signal of the subtraction circuit and the delay circuit.
  • a multiplication circuit for outputting a product of the output signal and the output signal.
  • a phase comparison circuit is a phase comparison circuit that outputs a signal including a DC voltage component corresponding to a phase difference between two input signals.
  • a delay circuit that outputs a signal delayed by a time ( ⁇ ) slightly shorter than a time T that is one cycle of a random NRZ signal; and a delay circuit that outputs the input random ⁇ RZ signal and the signal delayed by the delay circuit.
  • a subtraction circuit that outputs a difference; and a multiplication circuit that outputs a product of another input random NRZ signal having the same pattern as the input random NRZ signal and the phase difference and an output of the subtraction circuit. It is characterized by having.
  • the phase comparison circuit of the present invention provides a random NR signal V i (t) having a period ⁇ , a signal having the same period and pattern as V i (t), and having a phase delayed from V i (t) by 0. V i (t ⁇ / 2 ⁇ ), and outputs a signal including a DC voltage component corresponding to a phase difference 0 between the two signals.
  • the output V o (t) is
  • FIG. 1 is a block diagram showing a phase comparison circuit for a random N R ⁇ signal according to Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram showing a phase locked loop circuit according to Embodiment 1 of the present invention.
  • FIG. 3 is a diagram showing a timing chart in the phase locked loop 30 according to the first embodiment of the present invention.
  • FIG. 4 is a diagram illustrating a random NR ⁇ signal according to Embodiment 2 of the present invention.
  • FIG. 4 is a block diagram illustrating a phase comparison circuit.
  • FIG. 5 is a diagram showing a timing chart of a phase comparison circuit using a delay circuit in which the delay amount is shifted to a time ( ⁇ + ⁇ ) larger than the time T in the third embodiment of the present invention.
  • FIG. 6 is a block diagram showing a phase comparison circuit according to Embodiment 3 of the present invention.
  • FIG. 7 is a block diagram showing a phase locked loop circuit according to Embodiment 3 of the present invention.
  • FIG. 8 is a diagram showing a timing chart of the phase comparison circuit according to Embodiment 3 of the present invention in a phase-locked state.
  • FIG. 9 is a block diagram showing a phase comparison circuit according to Embodiment 4 of the present invention.
  • FIG. 10 is a diagram showing a timing chart of the phase comparison circuit in Embodiment 4 of the present invention in a phase-locked state.
  • FIG. 11 is a block diagram showing a phase comparison circuit according to the fifth embodiment of the present invention.
  • FIG. 12 is a diagram showing a timing chart of the phase comparison circuit in Embodiment 5 of the present invention in a phase-locked state.
  • FIG. 13 is a circuit diagram showing a conventional phase comparison circuit used for clock extraction and signal reproduction.
  • FIG. 14 is a diagram showing a timing chart of a phase locked loop (PLL) using the phase comparison circuit 80 shown in FIG.
  • PLL phase locked loop
  • FIG. 15 is a diagram showing phase conversion characteristics of the conventional phase comparison circuit 80.
  • FIG. BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
  • FIG. 1 shows a block diagram of a phase comparison circuit for a random NRZ signal according to Embodiment 1 of the present invention.
  • reference numeral 10 denotes a phase comparison circuit of the present invention
  • 1 denotes an input terminal of a random NRZ signal
  • 2 denotes a random NRZ signal having the same pattern as the signal input to terminal 1 and having a phase delayed by 0.
  • 1 1 is a delay circuit that delays only the time T, which is one cycle of the random NRZ signal input to terminal 1
  • 11a is the output terminal of delay circuit 11 and 13 is input to terminal 1.
  • Subtraction circuit that obtains the difference between the delayed signal and the signal delayed by the time T by the delay circuit 11, and 21 is the product of the subtraction result 4 of the subtraction circuit 13 and the random NRZ signal input to the terminal 2.
  • the multiplication circuit 3 is an output terminal of the multiplication circuit 21.
  • the input is a random NRZ signal applied to terminals 1 and 2, and the patterns of both signals are the same.
  • the phases of these two signals are different, and the phase difference is negatively fed back by a phase synchronization circuit described later, thereby realizing phase synchronization.
  • FIG. 2 shows a block diagram of the phase locked loop according to the first embodiment of the present invention.
  • reference numeral 30 denotes a phase locked loop of the present invention
  • 12 denotes the same pattern as the random NRZ signal input from the terminal 1, and outputs from the terminal 5 of the voltage controlled oscillator 32 (described later).
  • This is a discrimination circuit for supplying a random NRZ signal having phase information of the obtained signal to a terminal 2 serving as an input to the multiplication circuit, and a D-type flip-flop or the like is used.
  • the reference numeral 31 denotes a low-pass filter, which is one of the features of the phase synchronization circuit 30. Use an integral term in the transfer function. What you have is used.
  • Reference numeral 32 denotes a voltage-controlled oscillation circuit that can vary the oscillation frequency (output 5) by the output voltage of the low-pass filter 31.
  • FIG. 3 shows a timing chart in the phase locked loop 30 according to the first embodiment of the present invention.
  • Fig. 3 (A) shows the random NRZ signal input to terminal 1;
  • Fig. 3 (B) shows the signal at terminal 4 of subtraction circuit 13; one input signal of multiplication circuit 21;
  • Fig. 3 (C) Is a signal at the terminal 2 of the discriminating circuit 12 and is another input signal of the multiplier 21, and
  • FIG. 3D shows a signal at the output terminal 3 of the multiplier 13.
  • the output terminal of the subtraction circuit 13 depends on the sign change of the random NRZ signal input to terminal 1 (when the sign changes and when the same sign is input).
  • Figure 4 shows three states: rising transition ("1 state”), falling transition ("1 1 state”), and no change ("0 state”).
  • the sign change detection circuit A detects either a rising change ("1 state”) or a falling change ("11 state").
  • the code change detection circuit A detects no change ("0 state"), so that the output signal of the code change detection circuit A appearing at the terminal 4 and the random NRZ signal input to the terminal 2 are output. Even if the multiplication is performed in the multiplication circuit 21, no waveform appears at the output terminal 3. As a result, no waveform is transmitted to the mouth-pass filter 31 and the current condition is maintained. As a result, one of the features of the phase comparison circuit of the present invention, a function that does not greatly deviate synchronization as a phase synchronization circuit, is realized. can do.
  • phase-locked loop negative feedback is applied so that the above-mentioned phase difference becomes 180 °, that is, delayed by a time T / 2, which is a half cycle of the random NRZ signal.
  • T / 2 which is a half cycle of the random NRZ signal.
  • the closer to the phase-locked state the closer the duty ratio of the pulse appearing at the output terminal 3 of the multiplier 21 to 50%.
  • another characteristic of the phase comparison circuit of the present invention is that the phase conversion characteristic during phase synchronization is high. Linearity can be achieved.
  • the input signals to the terminals 1 and 2 are Vi (t) and Vi (t- ⁇ / 27T), respectively.
  • 0 indicates the phase difference of the signal of terminal 2 as viewed from the input signal of terminal 1
  • the output signal of the delay circuit 11 that delays by the time T, which is one cycle of the random NRZ signal input to the terminal 1, can be described as Vi (t-T), and is the output of the phase comparison circuit 10
  • the phase synchronization circuit having the circuit configuration as shown in Expression (1) for example, the phase comparison circuit having the circuit configuration as shown in FIG.
  • a function that does not greatly deviate synchronization can be realized.
  • the duty ratio of the pulse appearing at the output terminal 3 of the multiplying circuit 21 approaches 50% as the phase synchronization state approaches, so that no distortion of the phase conversion characteristic appears, and the phase conversion characteristic during the phase synchronization is high. Nature can be realized.
  • FIG. 4 shows a block diagram of a phase comparison circuit for a random NRZ signal according to Embodiment 2 of the present invention.
  • reference numeral 40 denotes a phase comparison circuit of the present invention
  • 21 a denotes a multiplication circuit that obtains a product of a signal input to terminal 1 and a signal input to terminal 2
  • 2 lb denotes a product of terminal 2.
  • a multiplication circuit that obtains a product of the input signal and a signal delayed by the time T by the delay circuit 11 is a subtraction circuit that obtains a difference between the multiplication circuits 2 la and 2 lb.
  • Vo (t) Vi (t) XVi (t- ⁇ ⁇ / 2 ⁇ )-Vi (t— ⁇ ) XVi (t- ⁇ T / 2 ⁇ )
  • the circuit configuration shown in FIG. 1 is a minimum configuration required for performing the operation described by the equation (1), and has an advantage that it is suitable for miniaturization and low power consumption of the circuit.
  • the circuit configuration shown in FIG. 4 has an advantage that it has excellent symmetry as a circuit and is suitable for integration into an integrated circuit.
  • the phase comparison circuit having the circuit configuration as shown in Expression (2) for example, the phase comparison circuit having the circuit configuration as shown in FIG. It has the same function as mode 1, and furthermore has the advantage of having excellent symmetry as a circuit and being suitable for integration into an integrated circuit.
  • the phase comparison circuit 10 shown in FIG. 1 limits the amount of delay in the delay circuit 11 to the time T, which is the period of the random NRZ signal input to the terminal 1, and at this time, It is possible to prevent the synchronization from being largely deviated when the code signal is input, and to realize the linearity of the phase conversion characteristics during the phase synchronization.
  • the delay amount may generally be shifted due to power supply voltage fluctuation, temperature fluctuation, and manufacturing fluctuation.
  • FIG. 5 is a timing chart of a phase comparison circuit using a delay circuit in which the delay amount is shifted to a time ( ⁇ + ⁇ ) in which the delay amount is greater than the time T in the third embodiment of the present invention.
  • Fig. 5 ( ⁇ ) shows the random NR signal input to terminal 1
  • Fig. 5 ( ⁇ ) shows the signal at output terminal 11a of delay circuit 11
  • Fig. 5 (C) shows the output terminal of subtraction circuit 13. 4 and one input signal of the multiplying circuit 2
  • FIG. 5D shows the signal at the other input terminal 2 of the multiplying circuit 21.
  • FIG. 5E shows a signal at the output terminal 3 of the multiplying circuit 21 and shows an output signal of the phase comparing circuit 10.
  • the subtraction circuit 13 Output terminal 4 has three states: rising transition ("1 state”), falling transition ("-1 state”), and no change ("0 state”).
  • rising transition (“1 state")
  • falling transition (“-1 state”
  • no change (0 state”).
  • the state is erroneously determined during the first ⁇ ⁇ time in the cycle next to the cycle in which the sign has changed at the terminal 1.
  • This waveform is multiplied by the random NRZ signal input to terminal 2 by the multiplying circuit 2 1, and as a result, the output terminal 3 corresponds to the phase difference between the signals input to terminals 1 and 2.
  • the behavior that differs from the ideal occurs in the first ⁇ time of the cycle, and appears as waveform distortion depending on the input signal pattern.
  • the average output level in each cycle differs depending on the cycle. For example, in the first cycle, the time occupying the high level and the low level are equal, but in the second cycle, the time occupying the high level is longer than the time occupying the low level, so the average value for each cycle is The output level in the second cycle is higher than that in the first cycle.
  • the output level of the low-pass filter 31 Fig. 2 varies depending on the period, and fluctuates irregularly.
  • the clock signal at the output terminal 5 of the voltage-controlled oscillation circuit 32 (FIG. 2) to which the fluctuating signal is input has a waveform fluctuation in the time axis direction called jitter, and the clock signal May be significantly degraded.
  • the configuration of the phase comparator circuit 10 shown in Fig. 1 suppresses irregular distortion of the output waveform due to power supply voltage fluctuation, temperature fluctuation, manufacturing fluctuation, etc., and extracts it with the phase synchronization circuit.
  • High quality clock signal In particular, how to maintain low jitter characteristics was a point.
  • a phase synchronization circuit used for extracting a clock signal from a random NRZ signal and reproducing a signal realizes a mechanism in which synchronization is not largely deviated when the same sign signal is input, and the phase conversion during the phase synchronization is performed.
  • FIG. 6 shows a block diagram of a phase comparison circuit according to Embodiment 3 of the present invention.
  • reference numeral 60 denotes a phase comparison circuit according to Embodiment 3 of the present invention
  • 1 denotes an input terminal of a random NRZ signal having a period T
  • 2 denotes the same period T and pattern as the signal input to terminal 1.
  • a terminal for inputting a random NRZ signal that has a phase delay of ⁇ , and a delay for the signal input to terminal 1 is the signal at the output terminal 65 a of the one-pass filter 65 described later.
  • a first voltage-controlled delay circuit (first voltage-controlled delay circuit), and a subtraction circuit that obtains the difference between the signal input to the terminal 1 and the output signal of the voltage-controlled delay circuit.
  • Reference numeral 2 denotes a multiplication circuit that obtains the product of the result of the subtraction in the subtraction circuit 61 and the signal input to the terminal 2.
  • Reference numeral 3 denotes an output terminal of the multiplication circuit 62 and an output terminal of the phase comparison circuit 60.
  • Reference numeral 63 denotes an oscillation circuit that oscillates a clock signal having the same period as the period T of the signal input to the terminal 1.
  • 64 denotes an output clock signal of the oscillation circuit 63 and a voltage control delay circuit 6 7 described later.
  • This is a phase difference detection circuit that detects a phase difference from an output signal (a predetermined second signal) of the input signal.
  • a general phase difference detection circuit that detects a phase difference between two input clock signals can be used. .
  • Reference numeral 65 denotes a low-pass filter for extracting a low-frequency component from the detection result of the phase difference detection circuit 64
  • reference numeral 67 denotes a low-pass filter for delaying an output clock signal of the oscillation circuit 63.
  • This is a voltage-controlled delay circuit (second voltage-controlled delay circuit) controlled by a signal at the output terminal 65a of the filter 65.
  • the input is a random N R Z signal to terminals 1 and 2, and the patterns of both signals are the same.
  • the phases of these two signals are different, and the phase difference is negatively fed back by a phase synchronization circuit to be described later, thereby realizing phase synchronization.
  • FIG. 7 shows a block diagram of a phase locked loop circuit according to Embodiment 3 of the present invention.
  • reference numeral 100 denotes a phase synchronization circuit using the phase comparison circuit of the present invention
  • 60 denotes a phase comparison circuit of the present invention
  • 12 denotes the same pattern as the random NRZ signal input from the terminal 1
  • the D-type flip-flop is a discriminating circuit for supplying a random NRZ signal having the phase information of the clock signal output from the terminal 5 of the voltage-controlled oscillator circuit 32 (Fig. 2) to the input terminal 2 of the multiplier circuit.
  • a circuit or the like is used.
  • Reference numeral 31 denotes a low-pass filter, which is one of the features of the phase-locked loop 100, which is used together with a charge-pump circuit in order to help the function that synchronization is not largely lost when the same code signal is input. A transfer function with an integral term is used.
  • Reference numeral 32 denotes a voltage-controlled oscillation circuit that can make the oscillation frequency variable by the output of the low-pass filter 31.
  • FIG. 8 is a timing chart of the phase comparison circuit according to the third embodiment of the present invention in a phase-locked state.
  • Fig. 8 (A) shows the random NRZ signal input to terminal 1
  • Fig. 8 (B) shows the signal at output terminal 66a of voltage control delay circuit 66
  • Fig. 8 (C) shows the output of subtraction circuit 61.
  • FIG. 8 (D) is the signal at another input terminal 2 of the multiplying circuit 62
  • FIG. 8 (E) is the output terminal of the multiplying circuit 62.
  • 7 shows an output signal of the phase comparison circuit 60, which is a signal at the slave 3. As shown in FIGS.
  • the signal at terminal 66a has a waveform delayed by time T, which is exactly one cycle of the random NRZ signal input to terminal 1.
  • T a waveform delayed by time T, which is exactly one cycle of the random NRZ signal input to terminal 1.
  • a circuit group consisting of the oscillation circuit 63, the phase difference detection circuit 64, the low-pass filter 65, the voltage control delay circuits 66 and 67 is connected between the terminal 1 and the terminal 66a.
  • it shows that it functions as an ideal delay circuit B that provides a delay of time T exactly. This is achieved by the following three principles.
  • the cycle of the output clock signal of the oscillation circuit 63 is the same as the cycle T of the random NRZ signal input to pin 1.
  • the feedback circuit composed of the phase difference detection circuit 64, the low-pass filter 65, and the voltage control delay circuit 67 constitutes a negative feedback, so that the input and output of the voltage control delay circuit 67 The delay amount between them is delayed and synchronized so as to be one cycle of the output clock signal of the oscillation circuit 63.
  • the terminal 61 a has three states (“1 state”, “ ⁇ 1 state”) corresponding to the sign change state of the random NRZ signal input to the terminal 1 (when the sign changes and when the same sign signal is input). , "0 state”) appear ideally, and no misjudgment of the state as shown in Fig. 5 (C) appears.
  • This signal does not show the distortion as shown in Fig. 5 (E), and the average output level in each cycle shows the same level in every cycle. This means that the output level of the low-pass filter 31 does not fluctuate irregularly. As a result, the jitter of the clock signal output from the voltage-controlled oscillation circuit 32 can be suppressed, and Clock quality can be maintained.
  • the fact that the duty ratio of the output terminal 3 of the phase comparator circuit 60 becomes 50% in the phase synchronization state means that the linearity of the phase conversion characteristic is high. It means to realize.
  • the same code signal is input, no pulse appears, no waveform is transmitted to the low-pass filter 31, and the current condition is maintained, so that a function that does not greatly lose synchronization as a phase synchronization circuit can be realized. This point is as described in detail in Embodiment 1 and the like.
  • the phase comparison circuit 60 according to the third embodiment is characterized in that the delay circuit 11 is replaced with an ideal delay circuit B in the phase comparison circuit 10 according to the first embodiment shown in FIG. It is. Therefore, it is needless to say that another circuit configuration for realizing the ideal delay may be used.
  • the delay circuit 11 may be replaced with a circuit for realizing an ideal delay, for example, an ideal delay circuit B.
  • the phase synchronization circuit which does not largely lose synchronization when the same sign included in the random NRZ signal is input. Can be realized.
  • it has high linearity of phase conversion characteristics during phase synchronization, and furthermore, negative feedback control By realizing the ideal delay by using, the distortion of the output waveform of the phase comparator can be suppressed, and as a result, a phase-locked loop circuit that can extract a high-quality clock signal with low jitter characteristics can be realized. .
  • FIG. 9 shows a block diagram of a phase comparison circuit according to Embodiment 4 of the present invention.
  • reference numeral 110 denotes a phase comparison circuit of the present invention
  • 1 denotes an input terminal of a random NRZ signal
  • 118 denotes an input terminal of a clock signal
  • 111 denotes a signal input to terminal 1 to terminal 1.
  • An identification circuit (first identification circuit) that samples with the clock signal input to 18, an identification circuit that samples the output signal of the identification circuit 1111 with the clock signal input to pin 118
  • This is a circuit (second discriminating circuit), and a D-type flip-flop circuit or the like is used for these discriminating circuits 111 and 112.
  • Reference numeral 1 13 denotes a subtraction circuit that obtains a difference between the output signal of the identification circuit 1 11 and the output signal of the identification circuit 1 1 2, and 1 1 5 denotes a period of one cycle of the random NRZ signal input to the terminal 1.
  • a delay circuit that delays by T, 1 14 is a multiplication that obtains the product of the output signal of the subtraction circuit 113 (output terminal 113 a) and the output signal of the delay circuit 115 (output terminal 115 a)
  • the circuit 3 is an output terminal of the multiplication circuit 114, and an output terminal of the phase comparison circuit 110.
  • phase synchronization can be achieved by negatively feeding back the phase difference between the transition edge (rising or falling) of the random NRZ signal and the rising edge of the clock signal.
  • FIG. 10 shows a timing chart of the phase comparison circuit in Embodiment 4 of the present invention in a phase-locked state.
  • Figure 10 (A) is the random NRZ signal input to pin 1
  • Figure 10 (B) is the clock signal input to pin 118
  • Figure 10 (C) is the output of the identification circuit 1 1 1
  • the signal at terminal 1 1 1a, Figure 10 (D) is the signal at output terminal 1 1 2a of identification circuit 1 1 2
  • Figure 10 (E) is the output terminal 1 1 3 a of subtraction circuit 1 13
  • FIG. 10 (F) shows the signal at the output terminal 1 15 a of the delay circuit 1
  • FIG. 10 (G) shows the signal at the output terminal 3 of the multiplication circuit 114
  • 10 shows the output signal.
  • the difference in the delay time is caused by the phase synchronization between the random NRZ signal input to the terminal 1 and the clock signal input to the terminal 118.
  • the difference in the delay time is different from the phase extracted by the phase synchronization circuit. Does not degrade signal quality such as jitter. Therefore, the delay circuit 115 can be implemented by a simple circuit such as a buffer circuit in addition to a circuit such as the ideal delay circuit A in FIG. It can also be realized by a circuit.
  • the phase comparison circuit having the circuit configuration as shown in FIG. 9, the same advantage as that of the third embodiment, that is, the same sign included in the random NRZ signal is obtained.
  • a phase-locked loop that does not lose synchronization greatly at the time of input, and having high linearity of phase conversion characteristics during phase lock, and realizing ideal delay using two discriminators Since the distortion of the output waveform of the phase comparison circuit can be suppressed, there is an advantage that a phase synchronization circuit capable of extracting a high-quality clock signal having low jitter characteristics can be realized as a result.
  • it is suitable for downsizing of a circuit and low power consumption.
  • FIG. 11 shows a block diagram of a phase comparison circuit according to the fifth embodiment of the present invention.
  • reference numeral 120 denotes a phase comparison circuit of the present invention
  • 1 denotes an input terminal of a random NRZ signal
  • 2 denotes a signal having the same period and pattern as the signal input to terminal 1 and a phase delayed by ⁇ .
  • 1 2 1 is a delay that outputs a signal obtained by delaying the random NRZ signal input to terminal 1 by a time slightly shorter than the period T, which is one cycle (T- ⁇ ).
  • 6 1 is a subtraction circuit that obtains the difference between the signal input to terminal 1 and the output signal of delay circuit 12 1 (output terminal 12 1 a).
  • 6 2 is the output signal of subtraction circuit 6 1 (output A multiplication circuit for obtaining a product of the terminal 61 a) and the signal input to the terminal 2, and 3 is an output terminal of the multiplication circuit 62 and an output terminal of the phase comparison circuit 120.
  • the input is a random NRZ signal to terminal 1 and terminal 2, and the pattern of both signals is the same.
  • the phases of these two signals are different, and the phase difference is negatively fed back by the phase synchronization circuit, so that phase synchronization can be realized.
  • the phase synchronization circuit using this phase comparison circuit is obtained by replacing the phase comparison circuit 60 with the phase comparison circuit 120 in the phase synchronization circuit 100 of the third embodiment shown in FIG.
  • FIG. 12 is a timing chart of the phase comparison circuit according to the fifth embodiment of the present invention in a phase-locked state.
  • Fig. 12 (A) shows the random NRZ signal input to terminal 1
  • Fig. 12 (B) shows the signal at the output terminal 12 1 a of the delay circuit 12
  • Fig. 12 (C) shows the subtraction circuit 6 1 12 (D) is the signal at the output terminal 61a of the multiplication circuit 62, one of the input signals of the multiplication circuit 62, the signal at the other input terminal 2 of the multiplication circuit 62, and FIG. It shows the signal at the output terminal 3 of the multiplier circuit 62 and the output signal of the phase comparator circuit 120.
  • terminal 61a is connected to the sign change status of the random NRZ signal input to terminal 1 (when the sign changes and when the same sign signal is input).
  • Three states (“1 state”, “1 1 state”, "0 state”) have appeared.
  • the last ⁇ time in the cycle in which the sign change occurs at terminal 1 always becomes “0 state” due to the delay time difference ⁇ in the delay circuit 1 2 1.
  • the output terminal 3 has a phase difference corresponding to the phase difference between the signals input to terminals 1 and 2.
  • a waveform with a duty ratio appears, but again the waveform is distorted at the last ⁇ time of the cycle.
  • the average output level in each cycle shows the same level in every cycle. This means that although the output signal of the phase comparator circuit 120 is distorted but not irregular, the output level of the low-pass filter 31 of the phase locked loop does not fluctuate. The jitter of the clock signal output from the voltage controlled oscillator 32 can be suppressed, and high clock quality can be maintained.
  • the delay circuit 122 can be realized by a simple circuit such as a buffer circuit in addition to a circuit such as the ideal delay circuit ⁇ shown in FIG.
  • ⁇ is set to be sufficiently smaller than the period ⁇ , the pulse width of the waveform at the output terminal 3 of the phase comparator circuit 120 will not be so narrow as shown in Fig. 12 ( ⁇ ). High linearity of characteristics can be secured. Furthermore, since no waveform is output to terminal 3 when the same code signal is input, a function that does not greatly deviate synchronization can be realized by maintaining the current state as a phase synchronization circuit.
  • the input signals to the terminals 1 and 2 are denoted by V i (t) and V i (t ⁇ 1 ⁇ / 2 ⁇ ), respectively.
  • ⁇ indicates the phase difference of the signal of terminal 2 as viewed from the input signal of terminal 1
  • ⁇ / 2 ⁇ indicates the time delay of the signal of terminal 2 as viewed from the input signal of terminal 1.
  • the output of the delay circuit 1 2 1 that delays by a time ⁇ 1 ⁇ , which is slightly shorter than the time ⁇ , which is one cycle of the random NRZ signal input to the terminal 1, is V i (t-( ⁇ - ⁇ )).
  • Embodiments 3 to 5 are based on the proposition that the phase comparator circuit 10 of Embodiment 1 shown in FIG. 1 suppresses distortion of the output waveform caused by power supply voltage fluctuation, temperature fluctuation, manufacturing fluctuation, and the like.
  • Embodiments 3 and 4 are intended to suppress the shift in the delay amount of the delay circuit 11 included in the phase comparison circuit 10 of Embodiment 1 due to the above-mentioned fluctuation factors.
  • Embodiment 5 solves the proposition by preventing irregular output waveform distortion that deteriorates clock quality from occurring even if a delay amount is shifted. It is.
  • phase comparison circuit of the present invention by using the circuit configuration as shown in Equation (1) (FIGS. 1, 6, and 9) or Equation (2) (FIG. 4), provided is a phase comparison circuit that performs a phase comparison between random NRZ signals in a phase synchronization circuit without largely deviating synchronization when the same code data is input, and has a high linearity in phase conversion characteristics during phase synchronization. be able to.
  • the phase comparison circuit of the present invention by using the circuit configuration as shown in Expression (3) (FIG. 11), the phase comparison circuit can be used for clock extraction from a random NRZ signal and signal reproduction.
  • phase comparison circuit of the present invention in the operation of comparing the phases of random NRZ signals in the phase synchronization circuit, the synchronization is largely lost when the same code data is input.
  • the present invention is useful as a phase comparison circuit that does not have any phase shift and has high linearity in phase conversion characteristics at the time of phase synchronization.
  • a mechanism that does not greatly deviate synchronization when the same signal is input is realized, and high linearity of phase conversion characteristics during phase synchronization is achieved.
  • phase comparator can realize a phase-locked loop that can extract a high-quality clock signal with low jitter characteristics by suppressing irregular distortion of the output waveform. .

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Description

位相比較回路 技 術 分 野 本発明は、 位相比較回路に関明し、 特にランダム N R Z信号からクロッ ク抽出を行うための位相同期回路の細一構成要素として用いられる位相比 較回路に関する。 背 景 技 術 ランダム N R Z (Non- Return- to- Zero) 信号からクロックを抽出し、 信号を再生する用途に用いられる位相比較回路は、 （ 1 )ランダム N R Z 信号に含まれる同符号データ入力時に同期が大きく外れないようなしく み、 かつ （ 2 ) 位相同期時の位相変換特性の線形性が要求される。 ここ でランダム N R Z信号は、 パルス幅が符号の長さと等しいパルス符号形 式である。 上述の （ 1 ) は主に再生された信号のビッ ト誤り率を著しく 低下させないための要求項目であり、 （ 2 )は主に抽出されたクロックの 高品質性を実現するための要求項目である。
上述の （ 1 ) の要求項目である同符号入力時に同期が大きく外れない ようにすることに対処するため、 位相比較回路としては、 同符号デ一夕 入力時にいかなる波形も出力しないという手法がしばしば採られる。 一 方、 上述の （ 2 ) の要求項目である位相同期時の位相変換特性の線形性 の確保の為には、 位相同期時に、 位相比較回路の出力波形のパルス幅を ある程度の広さに保つ必要がある。 図 1 3は、 従来のクロック抽出および信号再生の用途に用いられる位 相比較回路の回路図を示す。図 1 3において、符号 8 0は位相比較回路、 符号 8 1 と 8 2 とはランダム N R Z信号入力の差動端子対、 8 3 と 8 4 とは端子 8 1 と 8 2 とに入力された信号と同じパターンを持ちかつ位相 が 0だけ遅れたランダム N R Z信号を入力する差動端子対、 8 5 と 8 6 とは端子 8 1 と 8 2 とに入力された信号の周期 Tの半周期分である時間 T/2だけ遅延したランダム NR Z信号を入力する差動端子対、 9 1 と 9 2 とは位相比較回路 8 0の出力の差動端子対であり、 8 7は高電位電源 ( V c c ) 端子、 8 8は低電位電源 （G) 端子、 9 3 (R 1 ) と 9 4 (R 2 ) とは抵抗、 7 1ないし 7 8はバイポーラ トランジスタ、 9 5 と 9 6 とは低電流回路である。以下の文献を参照されたい（N. Ishihara and Y. Akazawa, "A Monol i t ic 156Mb/s Clock and Data Recovery PLL Circuit Using the Samp 1 e-and-Ho 1 d Technique", IEEE J . Solid State Circuits, Vol.29, pp.1566-1571, Dec. 1994)。
図 1 4は、 図 1 3に示される位相比較回路 8 0を用いた位相同期回路 (P L L) のタイミングチャートを示す。 図 1 4 ( A) に示されるよう に位相比較回路 8 0の差動端子対 8 1 と 8 2 とにランダム N R Z信号を 入力し、 図 1 4 (B) に示されるように差動端子対 8 3 と 8 4とに図 1 4 ( A) と同じパターンを持ちかつ位相が 0だけ遅れたランダム N R Z 信号を入力する。 この結果、 位相同期回路 8 0の出力の差動端子対 9 1 と 9 2 とには、 図 1 4 (C) に示されるように、 この位相差 0に対応し たパルス幅 aを持つ信号が出力される。 位相同期回路では、 この位相差 が 1 8 0 ° になるように、 すなわちランダム N R Z信号の半周期分であ る時間 2だけ遅延させるように負帰還がかかり、 この結果、 図 1 4 (C) に示されるように、 位相同期状態に近くなるほど、 出力の差動端 子対 9 1 と 9 2 とにおけるパルス幅 aが狭くなる。 図 1 4 ( A ) ないし ( C )に示されるように、ある一定量より狭くなつたパルス幅に対して、 位相比較回路 8 0は容量等の影響により物理的に追従出来なくなり、 不 正確となる。
図 1 5は、従来の位相比較回路 8 0の位相変換特性を示す。図 1 5で、 縦軸は差動端子対 9 1 と 9 2 とにおける直流電圧成分であり、 横軸は上 述の位相差である。 図 1 5に示されるように、 理想的には点線で示され る位相変換特性が、 上述の位相比較回路 8 0では歪みのあるような特性 となり、 位相変換特性の線形性が損なわれている。 このように線形性が 損なわれた位相変換特性を有する位相比較回路 8 0 をクロック抽出及び 信号再生の用途として位相同期回路に用いた場合、 位相比較回路 8 0で 正確に位相差検出が出来ないために、 抽出されたクロックにはジッタと 呼ばれる時間軸方向の波形の揺れが発生する。
上述のように、 位相変換特性の線形性の悪い位相比較回路を用いた位 相同期回路から抽出されたクロックは、 クロックとしての品質を著しく 欠くものとなるという問題があった。 発 明 の 開 示 そこで、 本発明の目的は、 上記問題を解決するためになされたもので あり、 位相同期回路におけるランダム N R Z信号同士の位相比較を行う 動作において、 同符号入力時に同期が大きく外れることがなく、 かつ位 相同期時における位相変換特性が高い線形性を有する位相比較回路を提 供することにある。
この発明の位相比較回路は、 周期 Tのランダム N R Z信号 V i ( t ) と、 V i ( t ) と同じ周期およびパターンを有し、 かつ V i ( t ) から 位相が 0だけ遅れた信号 V i ( t — S T / 2 7t ) とを入力し、 前記 2つの 信号の間の位相差 0 に対応する直流電圧成分を含む信号を出力する位相 比較回路であって、 該位相比較回路の出力 V o ( t ) が、
Vo(t) = (Vi (t)-Vi (t-T)) XVi T/2 %) であり、 ここで、 信号 V i ( t - T) は信号 V i ( t ) の周期 Tだけ遅 延した信号であることを特徴とするものである。
この発明の位相比較回路は、 2つの入力信号の間の位相差に対応する 直流電圧成分を含む信号を出力する位相比較回路であって、 入力された ランダム N R Z信号の 1周期である時間 Tだけ遅延させた信号を出力す る遅延回路と、 前記入力されたランダム N R Z信号と前記遅延回路によ つて遅延された信号との差を出力する減算回路と、 前記入力されたラン ダム N R Z信号と同じパターンおよび前記位相差を有する他の入力され たランダム N R Z信号と前記減算回路の出力との積を出力する乗算回路 とを備えたことを特徴とするものである。
この発明の位相比較回路は、 2つの入力信号の間の位相差に対応する 直流電圧成分を含む信号を出力する位相比較回路であって、 入力された ランダム N R Z信号と該信号と同じパターンおよび前記位相差を有する 他の入力されたランダム N R Z信号との積を出力する第 1乗算回路と、 前記入力されたランダム N R Z信号の 1周期分である時間 Tだけ遅延さ せた信号を出力する遅延回路と、 前記他の入力されたランダム N R Z信 号と前記遅延回路の出力との積を出力する前記第 1乗算回路と異なる第 2乗算回路と、 前記第 1乗算回路の出力と前記第 2乗算回路の出力との 差を出力する減算回路とを備えたことを特徴とするものである。
この発明の位相比較回路は、 2つの入力信号間の位相差に対応する直 流電圧成分を含む信号を出力する位相比較回路であって、 入力されたラ ンダム N R Z信号に対する遅延量を所定の第 1信号により制御して出力 する第 1電圧制御遅延回路と、 入力されたランダム N R Z信号と前記第 1電圧制御遅延回路から出力された信号との差を出力する減算回路と、 入力されたランダム N R Z信号と同じ周期とパターンおよび位相差を有 する他の入力されたランダム N R Z信号と前記減算回路の出力との積を 出力する乗算回路と、 前記第 1電圧制御遅延回路を制御する制御回路で あって、 入力されたランダム N R Z信号の周期 Tと同じ周期を有するク ロック信号を出力する発振回路と、 前記発振回路が出力するクロック信 号と所定の第 2信号との位相差を検出して出力する位相差検出回路と、 前記位相差検出回路が出力する信号から低周波成分を抽出し、 前記所定 の第 1信号として出力する口一パス ' フィル夕と、 前記口一パス ' フィ ル夕が出力する前記所定の第 1信号に基づいて前記位相差検出回路へ前 記所定の第 2信号を送信することにより、 前記発振回路が出力する信号 に対する遅延量を制御する第 2電圧制御遅延回路とを有する制御回路と を備えたことを特徴とする。
この発明の位相比較回路は、 2つの入力信号間の位相差に対応する直 流電圧成分を含む信号を出力する位相比較回路であって、 入力されたラ ンダム N R Z信号を入力されたクロック信号でサンプリ ングする第 1識 別回路と、 前記第 1識別回路の出力を前記入力されたクロック信号でサ ンプリ ングする第 2識別回路と、 前記第 1識別回路の出力信号と前記第 2識別回路の出力信号との差を出力する減算回路と、 前記入力されたラ ンダム N R Z信号の 1周期である時間 Tだけ遅延させた信号を出力する 遅延回路と、 前記減算回路の出力信号と前記遅延回路の出力信号との積 を出力する乗算回路とを備えたことを特徴とする。
この発明の位相比較回路は、 2つの入力信号の間の位相差に対応する 直流電圧成分を含む信号を出力する位相比較回路であって、 入力された ランダム N R Z信号の 1周期である時間 Tよりやや短い時間 （Τ— δΤ) だけ遅延させた信号を出力する遅延回路と、 前記入力されたランダム Ν R Z信号と前記遅延回路によって遅延された信号との差を出力する減算 回路と、 前記入力されたランダム N R Z信号と同じパターンおよび前記 位相差を有する他の入力されたランダム N R Z信号と前記減算回路の出 力との積を出力する乗算回路とを備えたことを特徴とする。
この発明の位相比較回路は、 周期 Τのランダム N R Ζ信号 V i ( t ) と、 V i ( t ) と同じ周期およびパターンを有し、 かつ V i ( t ) から 位相が 0だけ遅れた信号 V i ( t - θ Τ/ 2 π ) とを入力し、 前記 2つの 信号の間の位相差 0 に対応する直流電圧成分を含む信号を出力する位相 比較回路であって、 該位相比較回路の出力 V o ( t ) が、
Vo(t) = (Vi (t)-Vi (t-(T- (5 T))) xVi (t- θ T/ 2 % ) であり、 ここで、 信号 V i ( t —（T- δ Τ))) は信号 V i ( t ) の周期 T よりやや短い時間（Τ一 δΤ)だけ遅延した信号であることを特徴とする。 図面の簡単な説明 図 1 は、 本発明の実施の形態 1 におけるランダム N R Ζ信号に対する 位相比較回路を示すブロック図である。
図 2は、 本発明の実施の形態 1 における位相同期回路を示すブロック 図である。
図 3は、 本発明の実施の形態 1の位相同期回路 3 0におけるタイミン グチャートを示す図である。
図 4は、 本発明の実施の形態 2におけるランダム N R Ζ信号に対する 位相比較回路を示すプロック図である。
図 5は、 本発明の実施の形態 3における遅延量が時間 Tよりも大きい 時間 （Τ + δ Τ ) へとずれた遅延回路を使用した位相比較回路のタイミン グチヤ一トを示す図である。
図 6は、 本発明の実施の形態 3 における位相比較回路を示すブロック 図である。
図 7は、 本発明の実施の形態 3における位相同期回路を示すブロック 図である。
図 8は、 本発明の実施の形態 3 における位相比較回路の、 位相同期状 態でのタイミングチャートを示す図である。
図 9は、 本発明の実施の形態 4における位相比較回路を示すブロック 図である。
図 1 0は、 本発明の実施の形態 4における位相比較回路の、 位相同期 状態でのタイミングチャートを示す図である。
図 1 1は、 本発明の実施の形態 5における位相比較回路を示すプロッ ク図である。
図 1 2は、 本発明の実施の形態 5における位相比較回路の、 位相同期 状態でのタイミングチャートを示す図である。
図 1 3は、 従来のクロック抽出および信号再生の用途に用いられる位 相比較回路を示す回路図である。
図 1 4は、 図 1 3に示される位相比較回路 8 0を用いた位相同期回路 ( P L L ) のタイミングチャートを示す図である。
図 1 5は、 従来の位相比較回路 8 0の相変換特性を示す図である。 発明を実施するための最良の形態 以下、 図面を参照して本発明の各実施の形態を詳細に説明する。
実施の形態 1 .
図 1は、 本発明の実施の形態 1 におけるランダム N R Z信号に対する 位相比較回路のブロック図を示す。 図 1 において、 符号 1 0は本発明の 位相比較回路、 1はランダム N R Z信号の入力端子、 2は端子 1 に入力 された信号と同じパターンを持ちかつ位相が 0だけ遅れたランダム N R Z信号を入力する端子、 1 1は端子 1 に入力されたランダム N R Z信号 の 1周期分である時間 Tだけを遅延させる遅延回路、 1 1 aは遅延回路 1 1 の出力端子、 1 3は端子 1 に入力された信号と遅延回路 1 1 によつ て時間 Tだけ遅延させた信号との差を得る減算回路、 2 1は減算回路 1 3の減算結果 4と端子 2に入力されたランダム N R Z信号との積を得る 乗算回路、 3は乗算回路 2 1の出力端子である。
図 1 に示されるように、 入力は、 端子 1 と端子 2 とに印加されるラン ダム N R Z信号であり、 両信号のパターンは同じものである。 但し、 こ の両信号の位相は異なっており、 その位相差が後述の位相同期回路によ つて負帰還され、 位相同期を実現することができる。
図 2は、 本発明の実施の形態 1 における位相同期回路のブロック図を 示す。 図 2で図 1 と同じ符号を付した個所は同じ要素を示すため説明は 省略する。 図 2において、 符号 3 0は本発明の位相同期回路、 1 2は端 子 1から入力されるランダム N R Z信号と同じパターンを持ち、 かつ電 圧制御発振回路 3 2 (後述） の端子 5から出力された信号の位相情報を 持つランダム N R Z信号を乗算回路への入力となる端子 2に供給するた めの識別回路であり、 D型フリ ップ · フロップ等が用いられる。 符号 3 1はローパス · フィル夕であり、 位相同期回路 3 0の特徴の 1つである 同符号データ入力時に同期が大きく外れない機能を助けるために、 チヤ 一ジ * ポンプを通常のフィル夕と併用する等、 その伝達関数に積分項を 持たせたものが用いられる。 符号 3 2はローパス · フィルタ 3 1の出力 電圧によって発振周波数 （出力 5 ) を可変にできる電圧制御発振回路で ある。
図 3は、 本発明の実施の形態 1 の位相同期回路 3 0におけるタイミン グチャートを示す。 図 3 ( A ) は端子 1 に入力されたランダム N R Z信 号、 図 3 ( B ) は減算回路 1 3の端子 4における信号であって乗算回路 2 1 の片方の入力信号、 図 3 ( C ) は識別回路 1 2の端子 2 における信 号であって乗算回路 2 1の他の入力信号、 図 3 ( D ) は乗算回路 1 3の 出力端子 3における信号を示す。
図 3 ( A ) ないし （D ) に示されるように、 端子 1 に入力されたラン ダム N R Z信号の符号変化状況（符号変化時、 同符号入力時） に応じて、 減算回路 1 3 の出力端子 4には、 立ち上がり変化 （" 1状態"）、 立ち下が り変化 （"一 1状態"） および変化無し （" 0状態"） の 3状態が現れてい る。 このことは、 ランダム N R Z信号の 1周期分を遅延させる遅延回路 1 1 と減算回路 1 3 とからなる回路ブロックが、 端子 1 に入力されたラ ンダム N R Z信号の符号変化検出回路 Aとして機能していることを意味 する。 符号変化時には、 この符号変化検出回路 Aは立ち上がり変化 （" 1 状態"） または立ち下がり変化 （"一 1状態"） のいずれかを検出する。 こ のため、 端子 4に現れる符号変化検出回路 Aの出力信号と端子 2 に入力 されたランダム N R Z信号とが乗算回路 2 1 において乗算されると、 端 子 1 と端子 2 とに各々印加されたランダム N R Z信号の位相差に対応し たデューティ一比をもつパルスが乗算回路 2 1 の出力端子 3に現れる。 このデューティ一比は、 端子 1 と端子 2 とに各々印加されるランダム N R Z信号の立ち上がり変化 （" 1状態"） または立ち下がり変化 （"— 1状 態"） の状態には依存しない。 このデューティー比がローパス · フィルタ 3 1 により直流電圧成分を生成し、 負帰還により位相同期機能を実現す る。
一方、 同符号入力時には、 符号変化検出回路 Aは変化無し （" 0状態"） を検出するため、 端子 4に現れる符号変化検出回路 Aの出力信号と端子 2に入力されたランダム N R Z信号とが乗算回路 2 1 において乗算され ても、 その出力端子 3 にはいかなる波形も現れない。 これにより口一パ ス · フィルタ 3 1へはいかなる波形も伝えられず現状を維持するため、 本発明の位相比較回路の特徴の 1つである、 位相同期回路として同期が 大きく外れない機能を実現することができる。
位相同期回路では、 上記位相差が 1 8 0 ° になるように、 すなわちラ ンダム NR Z信号の半周期分である時間 T/ 2だけ遅延させるように負 帰還がかかり、 この結果、 図 3に示すように、 位相同期状態に近くなる ほど乗算回路 2 1 の出力端子 3 に現れるパルスのデューティ一比は 5 0 %へ近づく。 これにより、 図 1 5に示すような従来の位相比較回路 8 0における位相変換特性の歪みは現れず、 もう 1つの本発明の位相比較 回路の特徴である、 位相同期時の位相変換特性の高い線形性を実現する ことができる。
図 1 に示される本発明の位相比較回路 1 0において、 端子 1 と 2とへ の入力信号をそれぞれ Vi (t)、 Vi(t- Θ Τ/2 7T )とする。 ここで、 0は端 子 1 の入力信号から見た端子 2の信号の位相差を示し、 よって
は端子 1の入力信号から見た端子 2の信号の時間的遅れを示す。 端子 1 に入力されたランダム N R Z信号の 1周期分である時間 Tだけ遅延させ る遅延回路 1 1 の出力信号は、 Vi(t- T)と記述できるため、 位相比較回路 1 0の出力である乗算回路 2 1の出力端子 3の信号 Vo(t)は、 Vo(t) = (Vi (t)-Vi (t-T)) XVi (t-0 T/2 7t ) ( 1 ) と表すことができる。 よって、 図 1 に示される位相比較回路 1 0の回路 構成の代わりに、 この式 （ 1 ) を実現するような他の回路構成であって も良い。
以上より、 実施の形態 1 によれば、 式 （ 1 ) に示されるような回路構 成の位相比較回路、 例えば図 1 に示されるような回路構成の位相比較回 路を用いることにより、 位相同期回路として同期が大きく外れない機能 を実現することができる。 さらに、 位相同期状態に近くなるほど乗算回 路 2 1の出力端子 3に現れるパルスのデューティー比は 5 0 %へ近づく ため、 位相変換特性の歪みは現れず、 位相同期時の位相変換特性の高い 線形性を実現することができる。
実施の形態 2.
図 4は、 本発明の実施の形態 2におけるランダム N R Z信号に対する 位相比較回路のブロック図を示す。 図 4で図 1 と同じ符号を付した個所 は同じ要素を示すため説明は省略する。 図 4において、 符号 4 0は本発 明の位相比較回路、 2 1 aは端子 1 に入力された信号と端子 2に入力さ れた信号との積を得る乗算回路、 2 l bは端子 2に入力された信号と遅 延回路 1 1 によって時間 Tだけ遅延させた信号との積を得る乗算回路、 1 3は乗算回路 2 l aと 2 l bとの差を得る減算回路である。
図 4に示されるような回路構成において、 端子 1 と 2 とに印加される 入力信号をそれぞれ Vi(t)、 Vi (t- 0 Τ/2 π)とすると、 遅延回路 1 1の 出力信号が、 Vi (t- Τ)で記述できることを考慮して、 位相比較回路 4 0の 出力である減算回路 1 3の出力端子 3の信号 Vo(t)は、
Vo(t) = Vi (t) XVi ( t - θ Τ/2 π) - Vi ( t— Τ) XVi (t-θ T/2 π)
= (Vi (ί) - Vi (t-T)) X Vi ( t - 0 T/2 7t )) ( 2 ) と表すことができる。 式 （ 1 ) と式 （ 2 ) とを比較することにより、 図 1 に示される回路構成と図 4に示される回路構成とは同等の機能を持つ ことが確認できる。 図 1に示された回路構成は、 式 （ 1 ) で記述された 演算を行うための必要最低限の構成であり、 回路の小型化および低消費 電力化に適しているという利点を有する。 一方、 図 4に示された回路構 成は、 回路としての対称性に優れ、 集積回路化に適しているという利点 を有する。
以上より、 実施の形態 2によれば、 式 （ 2 ) に示されるような回路構 成の位相比較回路、 例えば図 4に示されるような回路構成の位相比較回 路を用いることにより、 実施の形態 1 と同様の機能を有し、 さらに回路 としての対称性に優れ、 集積回路化に適しているという利点を実現する ことができる。
実施の形態 3 ·
図 1 に示した位相比較回路 1 0は、 遅延回路 1 1 における遅延量を端 子 1 に入力されるランダム N R Z信号の周期である時間 Tとするよう限 定しており、 この時は、 同符号信号入力時に同期が大きく外れないよう なしくみや、 位相同期時の位相変換特性の線形性を実現することができ る。 ここで、 遅延回路 1 1 に、 仮にバッファ回路など簡易な構成の回路 が用いられた場合、 その遅延量は一般に電源電圧変動や温度変動、 製造 ばらつきに起因してずれる場合もあり得る。
図 5は、 本発明の実施の形態 3における遅延量が時間 Tよりも大きい 時間 （Τ + δΤ) へとずれた遅延回路を使用した位相比較回路のタイミン グチャートを示す。 図 5 (Α) は端子 1 に入力されたランダム N R Ζ信 号、 図 5 (Β) は遅延回路 1 1の出力端子 1 1 aにおける信号、 図 5 (C) は減算回路 1 3の出力端子 4における信号であって乗算回路 2 1 の片方 の入力信号、 図 5 (D)は乗算回路 2 1の他の入力端子 2における信号、 図 5 ( E ) は乗算回路 2 1の出力端子 3における信号であって位相比較 回路 1 0の出力信号を示す。
図 5 ( A ) ないし （E ) に示されるように、 端子 1 に入力されたラン ダム N R Z信号の符号変化状況 （符号変化時、 同符号信号入力時） に応 じて、 減算回路 1 3の出力端子 4には、 立ち上がり変化 （" 1状態"）、 立 ち下がり変化 （" — 1状態"） および変化無し （" 0状態"） の 3状態が現 れている。 但し、 遅延回路 1 1 における遅延時間のずれ δ Τに起因して、 端子 1 において符号変化があった周期の次の周期における最初の δ Τ時 間は、 状態の誤判断がなされる。 この波形と、 端子 2に入力されたラン ダム N R Z信号とを乗算回路 2 1 にて乗算した結果、 その出力端子 3に は、 端子 1 と端子 2 とに入力された信号間の位相差に対応するデューテ ィ一比を持つ波形が現れているが、ここでも周期の最初の δ Τ時間には理 想と異なる振る舞いが起こり、 入力信号パターンに依存する波形歪みと なって現れている。 この波形において、 各周期の平均出力レベルは、 周 期によって異なるものとなっている。 例えば、 第 1周期では、 高レベル と低レベルとを占める時間は等しい一方で、 第 2周期では、 高レベルを 占める時間の方が低レベルを占める時間より長いため、 周期毎の平均値 としては、 第 2周期の出力レベルの方が第 1周期のものより も高い。 こ のことは、 ローパス ， フィルタ 3 1 (図 2 ) の出力レベルが周期によつ て異なり、 変則的に揺らぐことを意味している。 結果として、 この揺ら いだ信号を入力する電圧制御発振回路 3 2 (図 2 ) の出力端子 5におけ るクロック信号には、 ジッ夕と呼ばれる時間軸方向の波形の揺れが発生 し、 クロック信号の品質が著しく低下する場合があり得る。
上述のように、 図 1 に示した位相比較回路 1 0の構成では、 電源電圧 変動や温度変動、 製造ばらつきなどに起因した出力波形の変則的な歪み を如何に抑え、 位相同期回路にて抽出されるクロック信号の高品質性、 特に低ジッタ特性を如何に保つかがボイントであった。
本実施の形態 3は、 ランダム N R Z信号からのクロック信号抽出及び 信号再生の用途に用いられる位相同期回路において、 同符合信号入力時 に同期が大きく外れない仕組みを実現し、 位相同期時の位相変換特性の 高い線形性を有し、 さらに出力波形の変則的な歪みを抑えることによつ て、 結果として低ジッタ特性を持つ高品質クロック信号の抽出が可能な 位相同期回路を実現できるような位相比較回路を提供することを目的と している。
図 6は、 本発明の実施の形態 3 における位相比較回路のブロック図を 示す。 図 6 において、 符号 6 0は本発明の実施の形態 3 における位相比 較回路、 1 は周期 Tのランダム N R Z信号の入力端子、 2は端子 1 に入 力された信号と同じ周期 Tおよびパターンを持ちかつ位相が Θだけ遅れ たランダム N R Z信号を入力する端子、 6 6は端子 1 に入力された信号 に対する遅延量を後述する口一パス · フィルタ 6 5の出力端子 6 5 aに おける信号 （所定の第 1信号） で制御する電圧制御遅延回路 （第 1電圧 制御遅延回路）、 6 1は端子 1 に入力された信号と電圧制御遅延回路 6 6 の出力信号との差を得る減算回路、 6 2は減算回路 6 1 における減算結 果と端子 2に入力された信号との積を得る乗算回路、 3は乗算回路 6 2 の出力端子であり、 位相比較回路 6 0の出力端子である。 符号 6 3は端 子 1 に入力された信号の周期 Tと同じ周期を持つクロック信号を発振す る発振回路、 6 4は発振回路 6 3の出力クロック信号と後述する電圧制 御遅延回路 6 7の出力信号 （所定の第 2信号） との位相差を検出する位 相差検出回路であり、 入力される 2つのクロック信号間の位相差を検出 する一般的な位相差検出回路を用いることができる。 符号 6 5は位相差 検出回路 6 4の検出結果から低周波成分を抽出するローパス ·フィルタ、 6 7は発振回路 6 3の出力クロック信号に対する遅延量をローパス · フ ィル夕 6 5の出力端子 6 5 aにおける信号で制御する電圧制御遅延回路 (第 2電圧制御遅延回路） である。
図 6に示されるように、 入力は端子 1 と端子 2 とへのランダム N R Z 信号であり、 両信号のパターンは同一である。 但し、 この両信号の位相 は異なっており、その位相差が後述の位相同期回路によつて負帰還され、 位相同期を実現することができる。
図 7は、 本発明の実施の形態 3における位相同期回路のブロック図を 示す。 図 7で図 2 または図 6 と同じ符号を付した個所は同じ要素を示す ため、 説明は省略する。 図 7 において、 符号 1 0 0は本発明の位相比較 回路を用いた位相同期回路、 6 0は本発明の位相比較回路、 1 2は端子 1から入力されるランダム N R Z信号と同じパターンを持ち、 かつ電圧 制御発振回路 3 2 (図 2 ) の端子 5から出力されたクロック信号の位相 情報を持つランダム N R Z信号を乗算回路の入力端子 2に供給するため の識別回路であり、 D型フリップ · フロップ回路等が用いられる。 符号 3 1 はローパス · フィルタであり、 位相同期回路 1 0 0の特徴の 1つで ある同符号信号入力時に同期が大きく外れない機能を助けるために、 チ ヤージ · ポンプ回路と併用する等、 その伝達関数に積分項を持たせたも のが用いられる。 符号 3 2はローパス · フィルタ 3 1の出力によって発 振周波数を可変にできる電圧制御発振回路である。
図 8は、 本発明の実施の形態 3 における位相比較回路の、 位相同期状 態でのタイミングチャートを示す。 図 8 ( A) は端子 1 に入力されたラ ンダム N R Z信号、 図 8 (B) は電圧制御遅延回路 6 6の出力端子 6 6 aにおける信号、 図 8 (C) は減算回路 6 1の出力端子 6 l aにおける 信号であって乗算回路 6 2の片方の入力信号、 図 8 (D) は乗算回路 6 2の別の入力端子 2における信号、 図 8 (E) は乗算回路 6 2の出力端 子 3における信号であって位相比較回路 6 0の出力信号を示す。 図 8 ( A ) ないし （E ) に示されるように、 端子 6 6 aの信号は端子 1 に入力されたランダム N R Z信号の正確に 1周期分である時間 Tだけ 遅れた波形となっている。 このことは、 発振回路 6 3、 位相差検出回路 6 4、 ローパス · フィル夕 6 5、 電圧制御遅延回路 6 6及び 6 7から構 成される回路群が、 端子 1 と端子 6 6 a間に対して正確に時間 Tの遅延 をもたらす理想遅延回路 Bとして機能していることを示している。 これ は以下の 3つの原理により実現される。
( 1 ) 発振回路 6 3の出力クロック信号の周期は端子 1 に入力されるラ ンダム N R Z信号の周期 Tと同じである。
( 2 ) 位相差検出回路 6 4、 ローパス ' フィルタ 6 5、 電圧制御遅延回 路 6 7から構成される帰還回路が負帰還を構成しており、 これにより電 圧制御遅延回路 6 7の入出力間の遅延量は、 発振回路 6 3の出力クロッ ク信号の 1周期分になるように遅延同期される。
( 3 ) 集積回路技術を導入するなどして、 電圧制御遅延回路 6 6 と 6 7 とに全く同じ制御特性を持たせた場合、 電圧制御遅延回路 6 7における 入出力間の遅延量は、 そのまま電圧制御遅延回路 6 6における入出力間 の遅延量となる。
上述のように、 電圧制御遅延回路 6 6における入力端子 1 と出力端子 6 6 aとの間の遅延量は、 間接的に負帰還により制御されているため、 電源電圧変動や温度変動、 製造ばらつきなどにも影響されない。 この理 想遅延は、 減算回路 6 1 の 2つの入力端子 1および 6 6 aでの波形の間 に、 これらの波形の 1周期分である時間 Tの時間差を正確に実現する。 これにより、 端子 6 1 aには、 端子 1 に入力されたランダム N R Z信号 の符号変化状況 （符号変化時、 同符号信号入力時） に応じた 3状態 （" 1 状態"、 "― 1状態"、 " 0状態"） が理想的に現れており、 図 5 ( C ) に見 られたような状態の誤判断は現れていない。 この端子 6 1 aの信号と端 子 2に入力されたランダム N R Z信号とが乗算回路 6 2 において乗算さ れると、 端子 1 と端子 2 とに入力されたランダム N R Z信号の位相差に 対応したデュ一ティ一比を持つパルスが端子 3に現れる。この信号にも、 図 5 ( E ) に見られたような歪みは現れておらず、 各周期の平均出カレ ベルは、 どの周期も同じレベルを示している。 このことは、 ローパス - フィルタ 3 1の出力レベルが変則的に揺らがないことを意味しており、 結果として、 電圧制御発振回路 3 2から出力されるクロック信号のジッ 夕を抑えることができ、 高いクロック品質を保つことが可能となる。
さらに、 図 8 ( E ) に示したように、 位相同期状態に位相比較回路 6 0の出力端子 3のデュ一ティー比が 5 0 %になるという ことは、 位相変 換特性の高い線形性を実現することを意味している。 一方、 同符号信号 入力時にはいかなるパルスも現れず、 ローパス · フィルタ 3 1へはいか なる波形も伝えられず現状を維持するため、 位相同期回路として同期が 大きく外れない機能も実現できる。 この点に関しては実施の形態 1等で 詳述した通りである。
本実施の形態 3における位相比較回路 6 0は、 図 1 に示した実施の形 態 1 の位相比較回路 1 0において、 遅延回路 1 1 を理想遅延回路 Bに交 換したことを特徴とするものである。 したがって、 理想遅延を実現する 他の回路構成であっても良いことはもちろんである。
さらに、 図 4に示した実施の形態 2の位相比較回路 4 0において、 遅 延回路 1 1 を理想遅延を実現する回路、 例えば理想遅延回路 Bに交換し たものでも良い。
以上より、 実施の形態 3によれば、 図 6に示されるような回路構成の 位相比較回路を用いることにより、 ランダム N R Z信号に含まれる同符 合入力時に同期が大きく外れないような位相同期回路を実現できる。 ま た位相同期時の位相変換特性の高い線形性を有し、 さ らに、 負帰還制御 を用いて理想遅延を実現することにより位相比較回路の出力波形の歪み を抑えることができるため、 結果として低ジッ夕特性を持つ高品質クロ ック信号の抽出が可能な位相同期回路を実現できる。
実施の形態 4 .
図 9は、 本発明の実施の形態 4における位相比較回路のブロック図を 示す。 図 9において、 符号 1 1 0は本発明の位相比較回路、 1はランダ ム N R Z信号の入力端子、 1 1 8はクロック信号の入力端子、 1 1 1は 端子 1 に入力された信号を端子 1 1 8 に入力されたクロック信号でサン プリ ングする識別回路 （第 1識別回路）、 1 1 2は識別回路 1 1 1 の出力 信号を端子 1 1 8に入力されたクロック信号でサンプリ ングする識別回 路 （第 2識別回路） であり、 これらの識別回路 1 1 1および 1 1 2には D型フリ ップ · フロップ回路等が用いられる。 符号 1 1 3は識別回路 1 1 1 の出力信号と識別回路 1 1 2の出力信号との差を得る減算回路、 1 1 5は端子 1 に入力されたランダム N R Z信号をその 1周期である時間 Tだけ遅延させる遅延回路、 1 1 4は減算回路 1 1 3の出力信号 （出力 端子 1 1 3 a ) と遅延回路 1 1 5の出力信号 （出力端子 1 1 5 a ) との 積を得る乗算回路、 3は乗算回路 1 1 4の出力端子であり、 位相比較回 路 1 1 0の出力端子である。
図 9 に示されるように、 入力は、 端子 1へのランダム N R Z信号およ び端子 1 1 8へのクロック信号である。 位相同期回路では、 ランダム N R Z信号の変化端 （立ち上がり若しくは立ち下がり） とクロック信号の 立ち上がり との間の位相差が負帰還されることにより、 位相同期を実現 することができる。
この位相比較回路 1 1 0を用いた位相同期回路は、 図 7に示した実施 の形態 3における位相同期回路 1 0 0において、 位相比較回路 6 0およ び識別回路 1 2を位相比較回路 1 1 0に置き換えたものである。 図 1 0は、 本発明の実施の形態 4における位相比較回路の、 位相同期 状態でのタイミングチャートを示す。 図 1 0 (A) は端子 1 に入力され たランダム N R Z信号、 図 1 0 (B) は端子 1 1 8に入力されたクロッ ク信号、 図 1 0 ( C) は識別回路 1 1 1 の出力端子 1 1 1 aにおける信 号、 図 1 0 (D) は識別回路 1 1 2の出力端子 1 1 2 aにおける信号、 図 1 0 (E ) は減算回路 1 1 3の出力端子 1 1 3 aにおける信号、 図 1 0 (F )は遅延回路 1 1 5 の出力端子 1 1 5 aにおける信号、図 1 0 (G) は乗算回路 1 1 4の出力端子 3における信号であって位相比較回路 1 1 0の出力信号を示す。
図 1 0 (A) ないし （G) に示されるように、 減算回路 1 1 3の 2つ の入力端子 1 1 1 aと 1 1 2 aとの波形の間には、 これらの波形の 1周 期分である時間 Tの差が正確に現れている。 この理想的な遅延は、 これ らの波形を出力する識別回路 1 1 1および 1 1 2が、 端子 1 1 8に入力 された同一のクロック信号で動作することに起因するため、 電源電圧変 動や温度変動、 製造ばらつきなどにも影響されない。 この理想遅延の実 現により、 実施の形態 3 と全く同じように、 位相比較回路 1 1 0の出力 端子 3 には、 符号変化時にはこれらの 2信号の位相差に対応したデュー ティー比を持つパルスがいかなる歪みも伴わずに現れ、 一方、 同号入力 時にはパルスが現れないという動作を実現できる。
尚、 位相比較回路 1 1 0を構成する遅延回路 1 1 5において、 その遅 延時間のずれは、 端子 1 に入力されるランダム N R Z信号と端子 1 1 8 に入力されるクロック信号との位相同期状態における位相差に影響する ただし、 実施の形態 1 の位相比較回路 1 0に含まれる遅延回路 1 1の場 合とは異なり、 その遅延時間のずれは位相同期回路で抽出されるク口ッ ク信号のジッタなどの品質を悪化させない。 よって遅延回路 1 1 5は、 図 6の理想遅延回路 Aのような回路のほか、 バッファ回路などの簡易な 回路でも実現することができる。
以上より、 実施の形態 4によれば、 図 9に示されるような回路構成の 位相比較回路を用いることにより、 実施の形態 3 と同様の利点、 すなわ ち、 ランダム N R Z信号に含まれる同符合入力時に同期が大きく外れな いような位相同期回路の実現でき、 また位相同期時の位相変換特性の高 い線形性を有し、 さらに 2つの識別回路を用いて理想遅延を実現するこ とにより位相比較回路の出力波形の歪みを抑えることができるため、 結 果として低ジッ夕特性を持つ高品質クロック信号の抽出が可能な位相同 期回路を実現できるという利点を有する。さらに、実施の形態 1 に比べ、 回路の小型化および低消費電力化に適しているという利点も有する。 実施の形態 5 .
図 1 1は、 本発明の実施の形態 5における位相比較回路のブロック図 を示す。 図 1 1 において、 符号 1 2 0は本発明の位相比較回路、 1 はラ ンダム N R Z信号の入力端子、 2は端子 1 に入力された信号と同じ周期 とパターンを持ちかつ位相が Θだけ遅れたランダム N R Z信号を入力す る端子、 1 2 1 は端子 1 に入力されたランダム N R Z信号をその 1周期 である時間 Tよりやや短い時間 （T一 δ Τ ) だけ遅延させた信号を出力す る遅延回路、 6 1 は端子 1 に入力された信号と遅延回路 1 2 1 の出力信 号 （出力端子 1 2 1 a ) との差を得る減算回路、 6 2は減算回路 6 1の 出力信号 （出力端子 6 1 a ) と端子 2に入力された信号との積を得る乗 算回路、 3は乗算回路 6 2の出力端子であり、 位相比較回路 1 2 0の出 力端子である。
図 1 1 に示されるように、 入力は、 端子 1 と端子 2 とへのランダム N R Z信号であり、 両信号のパターンは同一である。 但し、 この両信号の 位相は異なっており、 その位相差が位相同期回路によって負帰還され、 位相同期を実現することができる。 この位相比較回路を用いた位相同期回路は、 図 7 に示した実施の形態 3における位相同期回路 1 0 0において、 位相比較回路 6 0を位相比較 回路 1 2 0に置き換えたものである。
図 1 2は、 本発明の実施の形態 5における位相比較回路の、 位相同期 状態でのタイミングチャートを示す。 図 1 2 ( A) は端子 1 に入力され たランダム N R Z信号、 図 1 2 (B) は遅延回路 1 2 1 の出力端子 1 2 1 aにおける信号、 図 1 2 (C) は減算回路 6 1の出力端子 6 1 aにお ける信号であって乗算回路 6 2の片方の入力信号、 図 1 2 (D) は乗算 回路 6 2の他の入力端子 2における信号、 図 1 2 (E) は乗算回路 6 2 の出力端子 3における信号であって位相比較回路 1 2 0の出力信号を示 す。
図 1 2 ( A) ないし （E) に示されるように、 端子 6 1 aには、 端子 1 に入力されたランダム N R Z信号の符号変化状況 （符号変化時、 同符 号信号入力時） に応じた 3状態 （" 1状態"、 "一 1状態"、 " 0状態"） が 現れている。伹し、 遅延回路 1 2 1 における遅延時間のずれ δΤに起因し て、端子 1 において符号変化が起こつた周期における最後の δΤ時間は必 ず " 0状態" となる。 この波形と、 端子 2に入力されたランダム N R Ζ 信号とを乗算回路 6 1 にて乗算した結果、 その出力端子 3には、 端子 1 と端子 2に入力された信号間の位相差に対応するデューティー比を持つ 波形が現れるが、 ここでも周期の最後の δΤ時間では波形は歪んでいる。 しかし、 この波形において、 各周期の平均出力レベルは、 どの周期も同 じレベルを示している。 このことは、 位相比較回路 1 2 0の出力信号は 歪んではいるものの変則的ではないため、 位相同期回路のローパス · フ ィルタ 3 1 の出力レベルが揺らがないことを意味しており、結果として、 電圧制御発振回路 3 2から出力されるクロック信号のジッタを抑えるこ とができ、 高いクロック品質を保つことが可能となる。 以上の結果は、 遅延回路 1 2 1での遅延量が周期 Tよりやや小さい時 間 （T一 δΤ) であるとき、 すなわち δΤ> 0について成り立つものであ る。遅延回路 1 2 1 は、図 7に示した理想遅延回路 Βのような回路の他、 バッファ回路など簡易な回路でも実現できる。
δΤを周期 Τに比べ十分に小さく設定すれば、位相比較回路 1 2 0の出 力端子 3における波形のパルス幅は、 図 1 2 (Ε) に示されるようにさ ほど狭くならない為、位相変換特性の高い線形性を確保できる。さらに、 同符号信号入力時には、 端子 3にはいかなる波形も出力しないため、 位 相同期回路として現状を維持することにより、 同期が大きく外れない機 能を実現することができる。
図 1 1 に示される本発明の位相比較回路 1 2 0において、 端子 1 と 2 とへの入力信号をそれぞれ V i (t)、 V i (t一 ΘΤ/2π) とする。 ここで、 Θは端子 1 の入力信号から見た端子 2の信号の位相差を示し、 よって、 ΘΤ/2πは端子 1 の入力信号から見た端子 2の信号の時間的遅れを示す。 端子 1 に入力されたランダム N R Z信号の 1周期分である時間 Τよりや や短い時間 Τ一 δΤだけ遅延させる遅延回路 1 2 1の出力信号は、 V i (t -(Τ -δΤ)) と記述できるため、 位相比較回路 1 2 0の出力である乗算 回路 6 2の出力端子 3の信号 V o (t) は、 式 （ 3 ) のように、 Vo(t)= (Vi (t)-Vi (t-(T- (5 T))) X Vi (t- θ T/ 2 ττ ) ( 3 ) と表すことができる。 よって、 図 1 1 に示される位相比較回路 1 2 0の 回路構成の代わりに、 この式を実現するような他の回路構成であつても 良い。
以上より、 実施の形態 5によれば、 図 1 1 に示されるような回路構成 の位相比較回路を用いることにより、 遅延量が様々なばらつき要因によ つてずれても、 実施の形態 3 または 4と同様の利点、 すなわち、 ランダ ム N R Z信号に含まれる同符合入力時に同期が大きく外れないような位 相同期回路を実現でき、 また位相同期時の位相変換特性の高い線形性を 有し、 さらに位相比較回路の出力波形に変則的な歪みを生じないため、 結果として低ジッ夕特性を持つ高品質クロック信号の抽出が可能な位相 同期回路を実現できるという利点を有する。 さらに、 回路の小型化およ び低消費電力化に適しているという利点も有する。
実施の形態 3ないし 5は、 図 1 に示した実施の形態 1 の位相比較回路 1 0において、 電源電圧変動や温度変動、 製造ばらつきなどに起因した 出力波形の歪みを如何に抑えるかという命題のもとに考案したものであ り、 実施の形態 3および 4は、 この実施の形態 1 の位相比較回路 1 0に 含まれる遅延回路 1 1の、 上記変動要因による遅延量のずれを抑えるこ とにより命題を解決したもの、 実施の形態 5は、 遅延量のずれが生じて も、 クロック品質を悪化させるような変則的な出力波形の歪みを生じな いようにすることにより命題を解決したものである。
以上説明したように、本発明の位相比較回路によれば、式（ 1 ) (図 1 、 図 6、 図 9 ) または式 （ 2 ) (図 4 ) に示されるような回路構成を用いる ことにより、 位相同期回路におけるランダム N R Z信号同士の位相比較 を行う動作において、 同符号データ入力時に同期が大きく外れることが なく、 かつ位相同期時における位相変換特性が高い線形性を有する位相 比較回路を提供することができる。
さらに、 本発明の位相比較回路によれば、 式 （ 3 ) (図 1 1 ) に示され るような回路構成を用いることにより、 ランダム N R Z信号からのクロ ック抽出及び信号再生の用途に用いられる位相同期回路において、 同符 合信号入力時に同期が大きく外れないしくみを実現し、 位相同期時の位 相変換特性の高い線形性を有し、 さらに出力波形の変則的な歪みを抑え ることによって、 結果として低ジッタ特性を持つ高品質クロック信号の 抽出が可能な位相同期回路を実現できるような位相比較回路を提供する ことができる。 」 産業上の利用可能性 以上説明したように、 本発明の位相比較回路は、 位相同期回路におけ るランダム N R Z信号同士の位相比較を行う動作において、 同符号デー タ入力時に同期が大きく外れることがなく、 かつ位相同期時における位 相変換特性が高い線形性を有することができる位相比較回路として有用 である。 特に、 ランダム N R Z信号からのクロック抽出及び信号再生の 用途に用いられる位相同期回路において、 同符合信号入力時に同期が大 きく外れないしくみを実現し、 位相同期時の位相変換特性の高い線形性 を有し、 さらに出力波形の変則的な歪みを抑えることによって、 結果と して低ジッタ特性を持つ高品質クロック信号の抽出が可能な位相同期回 路を実現できるような位相比較回路として適している。

Claims

請求の範囲
1 . 周期 Tのランダム N R Z信号 V i ( t ) と、 V i ( t ) と同じ 周期およびパターンを有し、 かつ V i ( t ) から位相が 0だけ遅れた信 号 V i ( t - θ Ύ / 2 π ) とを入力し、 前記 2つの信号の間の位相差 0に 対応する直流電圧成分を含む信号を出力する位相比較回路であって、 該 位相比較回路の出力 V o ( t ) が、
Vo(i) = (Vi (t)-Vi (t-T)) XVi (ϊ- θ Ί/ 2 π)
であり、 ここで、 信号 V i ( t - T) は信号 V i ( t ) の周期 Tだけ遅 延した信号であることを特徴とする位相比較回路。
2. 2つの入力信号の間の位相差に対応する直流電圧成分を含む信 号を出力する位相比較回路であって、
入力されたランダム N R Z信号の 1周期である時間 Τだけ遅延させた 信号を出力する遅延回路と、
前記入力されたランダム N R Z信号と前記遅延回路によって遅延され た信号との差を出力する減算回路と、
前記入力されたランダム N R Ζ信号と同じパターンおよび前記位相差 を有する他の入力されたランダム N R Z信号と前記減算回路の出力との 積を出力する乗算回路と
を備えたことを特徴とする位相比較回路。
3. 2つの入力信号の間の位相差に対応する直流電圧成分を含む信 号を出力する位相比較回路であって、
入力されたランダム N R Z信号と該信号と同じパターンおよび前記位 相差を有する他の入力されたランダム N R Z信号との積を出力する第 1 乗算回路と、
前記入力されたランダム N R Z信号の 1周期分である時間 Tだけ遅延 させた信号を出力する遅延回路と、
前記他の入力されたランダム N R Z信号と前記遅延回路の出力との積 を出力する前記第 1乗算回路と異なる第 2乗算回路と、
前記第 1乗算回路の出力と前記第 2乗算回路の出力との差を出力する 減算回路と
を備えたことを特徴とする位相比較回路。
4 . 2つの入力信号間の位相差に対応する直流電圧成分を含む信号 を出力する位相比較回路であって、
入力されたランダム N R Ζ信号に対する遅延量を所定の第 1信号によ り制御して出力する第 1電圧制御遅延回路と、
入力されたランダム N R Z信号と前記第 1電圧制御遅延回路から出力 された信号との差を出力する減算回路と、
入力されたランダム N R Z信号と同じ周期とパターンおよび位相差を 有する他の入力されたランダム N R Z信号と前記減算回路の出力との積 を出力する乗算回路と、
前記第 1電圧制御遅延回路を制御する制御回路であって、
入力されたランダム N R Z信号の周期 Τと同じ周期を有するクロッ ク信号を出力する発振回路と、
前記発振回路が出力するクロック信号と所定の第 2信号との位相差 を検出して出力する位相差検出回路と、
前記位相差検出回路が出力する信号から低周波成分を抽出し、 前記 所定の第 1信号として出力するローパス · フィルタと、
前記ローパス · フィルタが出力する前記所定の第 1信号に基づいて 前記位相差検出回路へ前記所定の第 2信号を送信することにより、 前記 発振回路が出力する信号に対する遅延量を制御する第 2電圧制御遅延回 路とを有する制御回路と
を備えたことを特徴とする位相比較回路。
5 . 2つの入力信号間の位相差に対応する直流電圧成分を含む信号 を出力する位相比較回路であって、
入力されたランダム N R Z信号を入力されたクロック信号でサンプリ ングする第 1識別回路と、
前記第 1識別回路の出力を前記入力されたクロック信号でサンプリ ン グする第 2識別回路と、
前記第 1識別回路の出力信号と前記第 2識別回路の出力信号との差を 出力する減算回路と、
前記入力されたランダム N R Z信号の 1周期である時間 Tだけ遅延さ せた信号を出力する遅延回路と、
前記減算回路の出力信号と前記遅延回路の出力信号との積を出力する 乗算回路と
を備えたことを特徴とする位相比較回路。
6 . 2つの入力信号の間の位相差に対応する直流電圧成分を含む信 号を出力する位相比較回路であって、
入力されたランダム N R Z信号の 1周期である時間 Tよりやや短い時 間 （T一 δ Τ ) だけ遅延させた信号を出力する遅延回路と、
前記入力されたランダム N R Z信号と前記遅延回路によつて遅延され た信号との差を出力する減算回路と、
前記入力されたランダム N R Z信号と同じパターンおよび前記位相差 を有する他の入力されたランダム N R Z信号と前記減算回路の出力との 積を出力する乗算回路と
を備えたことを特徴とする位相比較回路。
7. 周期 Tのランダム N R Z信号 V i ( t ) と、 V i ( t ) と同じ 周期およびパターンを有し、 かつ V i ( t ) から位相が 0だけ遅れた信 号 V i ( t — 0 Τ/2 π) とを入力し、 前記 2つの信号の間の位相差 0に 対応する直流電圧成分を含む信号を出力する位相比較回路であって、 該 位相比較回路の出力 V o ( t ) が、
Vo(i)= (Vi (t)-Vi (i-(T- d T))) XVi (t-θ T/ 2 π) であり、 ここで、 信号 V i ( t - (Τ-δ T))) は信号 V i ( t ) の周期 T よりやや短い時間 （Τ一 δΤ) だけ遅延した信号であることを特徴とする 位相比較回路。
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