JPH0637838A - クロック位相誤差検出方法および回路 - Google Patents
クロック位相誤差検出方法および回路Info
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- JPH0637838A JPH0637838A JP4207242A JP20724292A JPH0637838A JP H0637838 A JPH0637838 A JP H0637838A JP 4207242 A JP4207242 A JP 4207242A JP 20724292 A JP20724292 A JP 20724292A JP H0637838 A JPH0637838 A JP H0637838A
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Abstract
(57)【要約】
【目的】 簡単な構成で、クロック位相誤差を検出でき
るようにする。 【構成】 遅延回路２は、同期検波により得られたＩ信
号またはＱ信号のどちらかである入力信号ａを１クロッ
ク時間遅延させた第１遅延信号ｂを発生し、遅延回路６
は、第１遅延信号ｂを１クロック時間遅延させた第２遅
延信号ｃを発生し、平均値回路１０は、入力信号ａと第
２遅延信号ｃとを加算平均した加算平均信号ｄを発生
し、減算回路８は、第１遅延信号ｂから加算平均信号ｄ
を差し引いた第１差信号ｅを発生し、減算回路４は、第
２遅延信号ｃから入力信号ａを差し引いて第２差信号ｆ
を発生し、反転回路１１は、第２差信号ｆの符号が正の
ときには、第１差信号ｅをそのままクロック位相誤差信
号として出力し、第２差信号ｆの符号が負のときには、
第１差信号ｅを反転させてクロック位相誤差信号として
出力する。
るようにする。 【構成】 遅延回路２は、同期検波により得られたＩ信
号またはＱ信号のどちらかである入力信号ａを１クロッ
ク時間遅延させた第１遅延信号ｂを発生し、遅延回路６
は、第１遅延信号ｂを１クロック時間遅延させた第２遅
延信号ｃを発生し、平均値回路１０は、入力信号ａと第
２遅延信号ｃとを加算平均した加算平均信号ｄを発生
し、減算回路８は、第１遅延信号ｂから加算平均信号ｄ
を差し引いた第１差信号ｅを発生し、減算回路４は、第
２遅延信号ｃから入力信号ａを差し引いて第２差信号ｆ
を発生し、反転回路１１は、第２差信号ｆの符号が正の
ときには、第１差信号ｅをそのままクロック位相誤差信
号として出力し、第２差信号ｆの符号が負のときには、
第１差信号ｅを反転させてクロック位相誤差信号として
出力する。
Description
【０００１】
【産業上の利用分野】本発明は、放送および通信の分野
で利用されている多値ＱＡＭ（直交振幅変調）復調にお
いて、データを復調するために必要なタイミングを変調
信号から抽出するためのクロック再生回路に使用される
クロック位相誤差検出方法および回路に関する。
で利用されている多値ＱＡＭ（直交振幅変調）復調にお
いて、データを復調するために必要なタイミングを変調
信号から抽出するためのクロック再生回路に使用される
クロック位相誤差検出方法および回路に関する。
【０００２】
【従来の技術】図４は、多値ＱＡＭ復調器の構成を示
す。同期検波回路３２は、ＱＡＭ信号を同期直交検波し
てＩ信号を出力する。同期検波回路３４は、ＱＡＭ信号
を同期直交検波してＱ信号を出力する。多値判定回路３
６は、Ｉ信号を受けて多値判定を行い、判定結果を並列
データの形で出力する。多値判定回路３８は、Ｑ信号を
受けて多値判定を行い、判定結果を並列データの形で出
力する。並列直列変換回路４０は、多値判定回路３６お
よび３８から出力される並列データを直列データに変換
して、復調データとして出力する。
す。同期検波回路３２は、ＱＡＭ信号を同期直交検波し
てＩ信号を出力する。同期検波回路３４は、ＱＡＭ信号
を同期直交検波してＱ信号を出力する。多値判定回路３
６は、Ｉ信号を受けて多値判定を行い、判定結果を並列
データの形で出力する。多値判定回路３８は、Ｑ信号を
受けて多値判定を行い、判定結果を並列データの形で出
力する。並列直列変換回路４０は、多値判定回路３６お
よび３８から出力される並列データを直列データに変換
して、復調データとして出力する。
【０００３】他方、搬送波再生回路４２は、同期検波回
路３２および３４から出力されるＩ信号およびＱ信号を
受けて、同期検波回路３２および３４が同期直交検波を
行うのに必要な基準搬送波を再生し、再生した基準搬送
波を、同期検波回路３２には直接、同期検波回路３４に
は、π／２移相器４４を介して供給する。また、クロッ
ク再生回路４６は、同期検波回路３２および３４から出
力されるＩ信号およびＱ信号のどちらかの信号（図４の
例では、Ｉ信号）を受けて、再生クロック信号を出力す
る。
路３２および３４から出力されるＩ信号およびＱ信号を
受けて、同期検波回路３２および３４が同期直交検波を
行うのに必要な基準搬送波を再生し、再生した基準搬送
波を、同期検波回路３２には直接、同期検波回路３４に
は、π／２移相器４４を介して供給する。また、クロッ
ク再生回路４６は、同期検波回路３２および３４から出
力されるＩ信号およびＱ信号のどちらかの信号（図４の
例では、Ｉ信号）を受けて、再生クロック信号を出力す
る。
【０００４】図５は、従来のクロック再生回路の一例を
示す。クロック位相誤差検出回路５０は、Ｉ信号（また
はＱ信号）を微分する微分器５２と、この微分器５２の
出力信号を２乗すなわち全波整流する２乗回路５４と、
この２乗器５４の出力信号の位相を比較してクロック位
相誤差信号を出力する位相比較器５６とを含んで構成さ
れている。ループフィルタ６２は、クロック位相誤差信
号を直流に変換する。電圧制御発振器６４は、直流に変
換された位相誤差信号に応じた周波数の再生クロック信
号を発生する。
示す。クロック位相誤差検出回路５０は、Ｉ信号（また
はＱ信号）を微分する微分器５２と、この微分器５２の
出力信号を２乗すなわち全波整流する２乗回路５４と、
この２乗器５４の出力信号の位相を比較してクロック位
相誤差信号を出力する位相比較器５６とを含んで構成さ
れている。ループフィルタ６２は、クロック位相誤差信
号を直流に変換する。電圧制御発振器６４は、直流に変
換された位相誤差信号に応じた周波数の再生クロック信
号を発生する。
【０００５】
【発明が解決しようとする課題】上述した図５の従来の
クロック位相誤差検出回路は、ＩまたはＱ信号を構成す
るパルス列の微分および２乗という複雑な演算を必要と
するため回路構成が複雑になるという問題がある。
クロック位相誤差検出回路は、ＩまたはＱ信号を構成す
るパルス列の微分および２乗という複雑な演算を必要と
するため回路構成が複雑になるという問題がある。
【０００６】本発明は、このような状況に鑑みてなされ
たものであり、回路構成を簡単にすることができるクロ
ック位相誤差検出方法および回路を提供することを目的
とする。
たものであり、回路構成を簡単にすることができるクロ
ック位相誤差検出方法および回路を提供することを目的
とする。
【０００７】
【課題を解決するための手段】請求項１に記載のクロッ
ク位相誤差検出方法は、多値ＱＡＭ復調におけるクロッ
ク位相誤差検出方法であって、同期検波により得られた
Ｉ信号およびＱ信号のどちらかである入力信号を１クロ
ック時間遅延させた第１遅延信号（例えば、実施例の信
号ｂ）を発生し、第１遅延信号を１クロック時間遅延さ
せた第２遅延信号（例えば、実施例の信号ｃ）を発生
し、入力信号と第２遅延信号とを加算平均した加算平均
信号（例えば、実施例の信号ｄ）を発生し、第１遅延信
号から加算平均信号を差し引いて第１差信号（例えば、
実施例の信号ｅ）を発生し、第２遅延信号から入力信号
を差し引いて第２差信号（例えば、実施例の信号ｆ）を
発生し、第２差信号の符号が正のときには、第１差信号
をそのままクロック位相誤差信号として出力し、第２差
信号の符号が負のときには、第１差信号を反転させてク
ロック位相誤差信号として出力することを特徴とする。
ク位相誤差検出方法は、多値ＱＡＭ復調におけるクロッ
ク位相誤差検出方法であって、同期検波により得られた
Ｉ信号およびＱ信号のどちらかである入力信号を１クロ
ック時間遅延させた第１遅延信号（例えば、実施例の信
号ｂ）を発生し、第１遅延信号を１クロック時間遅延さ
せた第２遅延信号（例えば、実施例の信号ｃ）を発生
し、入力信号と第２遅延信号とを加算平均した加算平均
信号（例えば、実施例の信号ｄ）を発生し、第１遅延信
号から加算平均信号を差し引いて第１差信号（例えば、
実施例の信号ｅ）を発生し、第２遅延信号から入力信号
を差し引いて第２差信号（例えば、実施例の信号ｆ）を
発生し、第２差信号の符号が正のときには、第１差信号
をそのままクロック位相誤差信号として出力し、第２差
信号の符号が負のときには、第１差信号を反転させてク
ロック位相誤差信号として出力することを特徴とする。
【０００８】請求項２に記載のクロック位相誤差検出回
路は、多値ＱＡＭ復調におけるクロック位相誤差検出回
路であって、同期検波により得られたＩ信号およびＱ信
号のどちらかである入力信号を１クロック時間遅延させ
た第１遅延信号を発生し、第１遅延信号を１クロック時
間遅延させた第２遅延時間を発生する遅延手段（例え
ば、図１の実施例の遅延回路２および６）と、入力信号
と第２遅延信号とを加算平均した加算平均信号を発生す
る加算平均手段（例えば、図１の実施例の平均値回路１
０）と、第１遅延信号から加算平均信号を差し引いて第
１差信号を発生し、第２遅延信号から前記入力信号を差
し引いて第２差信号を発生する減算手段（例えば、図１
の実施例の減算回路４および８）と、第２差信号の符号
が正のときには、第１差信号をそのままクロック位相誤
差信号として出力し、第２差信号の符号が負のときに
は、第１差信号を反転させてクロック位相誤差信号とし
て出力する選択的信号反転手段（例えば、図１の実施例
の反転回路１１）とを備えることを特徴とする。
路は、多値ＱＡＭ復調におけるクロック位相誤差検出回
路であって、同期検波により得られたＩ信号およびＱ信
号のどちらかである入力信号を１クロック時間遅延させ
た第１遅延信号を発生し、第１遅延信号を１クロック時
間遅延させた第２遅延時間を発生する遅延手段（例え
ば、図１の実施例の遅延回路２および６）と、入力信号
と第２遅延信号とを加算平均した加算平均信号を発生す
る加算平均手段（例えば、図１の実施例の平均値回路１
０）と、第１遅延信号から加算平均信号を差し引いて第
１差信号を発生し、第２遅延信号から前記入力信号を差
し引いて第２差信号を発生する減算手段（例えば、図１
の実施例の減算回路４および８）と、第２差信号の符号
が正のときには、第１差信号をそのままクロック位相誤
差信号として出力し、第２差信号の符号が負のときに
は、第１差信号を反転させてクロック位相誤差信号とし
て出力する選択的信号反転手段（例えば、図１の実施例
の反転回路１１）とを備えることを特徴とする。
【０００９】請求項３に記載のクロック位相誤差検出回
路は、多値ＱＡＭ復調におけるクロック位相誤差検出回
路であって、同期検波により得られたＩ信号およびＱ信
号のどちらかである入力信号を１クロック時間遅延させ
た第１遅延信号を発生する第１遅延素子（例えば、図２
のＤ‐フリップフロップ２２）と、第１遅延信号を１ク
ロック時間遅延させた第２遅延信号を発生する第２遅延
素子（例えば、図２のＤ‐フリップフロップ２６）と、
入力信号と第２遅延信号とを加算平均した加算平均信号
を発生する第１演算素子（例えば、図２の全加算器３
０）と、第１遅延信号から加算平均信号を差し引いて第
１差信号を発生する第２演算素子（例えば、図２の全加
算器２８）と、第２遅延信号から入力信号を差し引いて
第２差信号を発生する第３演算素子（例えば、図２の全
加算器２４）と、第２差信号の符号が正のときには、第
１差信号をそのままクロック位相誤差信号として出力
し、第２差信号の符号が負のときには、第１差信号を反
転させてクロック位相誤差信号として出力する排他的論
理和ゲート（例えば、図２の排他的ＯＲゲート３１）と
を備えることを特徴とする。
路は、多値ＱＡＭ復調におけるクロック位相誤差検出回
路であって、同期検波により得られたＩ信号およびＱ信
号のどちらかである入力信号を１クロック時間遅延させ
た第１遅延信号を発生する第１遅延素子（例えば、図２
のＤ‐フリップフロップ２２）と、第１遅延信号を１ク
ロック時間遅延させた第２遅延信号を発生する第２遅延
素子（例えば、図２のＤ‐フリップフロップ２６）と、
入力信号と第２遅延信号とを加算平均した加算平均信号
を発生する第１演算素子（例えば、図２の全加算器３
０）と、第１遅延信号から加算平均信号を差し引いて第
１差信号を発生する第２演算素子（例えば、図２の全加
算器２８）と、第２遅延信号から入力信号を差し引いて
第２差信号を発生する第３演算素子（例えば、図２の全
加算器２４）と、第２差信号の符号が正のときには、第
１差信号をそのままクロック位相誤差信号として出力
し、第２差信号の符号が負のときには、第１差信号を反
転させてクロック位相誤差信号として出力する排他的論
理和ゲート（例えば、図２の排他的ＯＲゲート３１）と
を備えることを特徴とする。
【００１０】
【作用】請求項１および請求項２の構成のクロック位相
誤差検出および回路方法においては、同期検波により得
られたＩ信号およびＱ信号のどちらかである入力信号が
１クロック時間遅延させられて第１遅延信号が発生さ
れ、第１遅延信号が１クロック時間遅延させられて第２
遅延信号が発生され、入力信号と第２遅延信号とが加算
平均されて加算平均信号が発生され、第１遅延信号から
加算平均信号が差し引かれて第１差信号が発生され、第
２遅延信号から入力信号が差し引かれて第２差信号が発
生され、第２差信号の符号が正のときには、第１差信号
がそのままクロック位相誤差信号として出力され、第２
差信号の符号が負のときには、第１差信号が反転させら
れてクロック位相誤差信号として出力される。このよう
に、遅延、加算、減算および反転といった簡単な演算の
みで、クロック位相誤差信号を発生できる。
誤差検出および回路方法においては、同期検波により得
られたＩ信号およびＱ信号のどちらかである入力信号が
１クロック時間遅延させられて第１遅延信号が発生さ
れ、第１遅延信号が１クロック時間遅延させられて第２
遅延信号が発生され、入力信号と第２遅延信号とが加算
平均されて加算平均信号が発生され、第１遅延信号から
加算平均信号が差し引かれて第１差信号が発生され、第
２遅延信号から入力信号が差し引かれて第２差信号が発
生され、第２差信号の符号が正のときには、第１差信号
がそのままクロック位相誤差信号として出力され、第２
差信号の符号が負のときには、第１差信号が反転させら
れてクロック位相誤差信号として出力される。このよう
に、遅延、加算、減算および反転といった簡単な演算の
みで、クロック位相誤差信号を発生できる。
【００１１】請求項３の構成のクロック位相誤差検出回
路においては、第１遅延素子が、同期検波により得られ
たＩ信号およびＱ信号のどちらかである入力信号を１ク
ロック時間遅延させて第１遅延信号を発生し、第２遅延
素子が、第１遅延信号を１クロック時間遅延させて第２
遅延信号を発生し、第１演算素子が、入力信号と第２遅
延信号とを加算平均して加算平均信号を発生し、第２演
算素子が、第１遅延信号から加算平均信号を差し引いて
第１差信号を発生し、第３演算素子が、第２遅延信号か
ら入力信号を差し引いて第２差信号を発生し、排他的論
理和ゲートが、第２差信号の符号が正のときには、第１
差信号をそのままクロック位相誤差信号として出力し、
第２差信号の符号が負のときには、第１差信号を反転さ
せてクロック位相誤差信号として出力する。このよう
に、遅延素子、全加算器等の演算素子、および排他的論
理和ゲートを使用した簡単な回路によって、クロック位
相誤差信号を発生できる。
路においては、第１遅延素子が、同期検波により得られ
たＩ信号およびＱ信号のどちらかである入力信号を１ク
ロック時間遅延させて第１遅延信号を発生し、第２遅延
素子が、第１遅延信号を１クロック時間遅延させて第２
遅延信号を発生し、第１演算素子が、入力信号と第２遅
延信号とを加算平均して加算平均信号を発生し、第２演
算素子が、第１遅延信号から加算平均信号を差し引いて
第１差信号を発生し、第３演算素子が、第２遅延信号か
ら入力信号を差し引いて第２差信号を発生し、排他的論
理和ゲートが、第２差信号の符号が正のときには、第１
差信号をそのままクロック位相誤差信号として出力し、
第２差信号の符号が負のときには、第１差信号を反転さ
せてクロック位相誤差信号として出力する。このよう
に、遅延素子、全加算器等の演算素子、および排他的論
理和ゲートを使用した簡単な回路によって、クロック位
相誤差信号を発生できる。
【００１２】
【実施例】図１は、本発明のクロック位相誤差検出回路
の一実施例の構成を示すブロック図である。遅延回路２
は、図４の同期検波回路３２および３４により発生され
たＩ信号およびＱ信号のどちらかである入力信号ａを１
クロック時間遅延させて第１遅延信号ｂを発生し、この
信号ｂを、遅延回路６の入力端子に供給するとともに、
減算回路８のプラス入力端子に供給する。クロック信号
の速度は、入力信号のデータレートの２倍である。
の一実施例の構成を示すブロック図である。遅延回路２
は、図４の同期検波回路３２および３４により発生され
たＩ信号およびＱ信号のどちらかである入力信号ａを１
クロック時間遅延させて第１遅延信号ｂを発生し、この
信号ｂを、遅延回路６の入力端子に供給するとともに、
減算回路８のプラス入力端子に供給する。クロック信号
の速度は、入力信号のデータレートの２倍である。
【００１３】入力信号ａは、また、減算回路４のマイナ
ス入力端子に供給される。遅延回路６は、第１遅延信号
ｂを１クロック時間遅延させて第２遅延信号ｃを発生
し、この信号ｃを、減算回路４のプラス入力端子に供給
するとともに、平均値回路１０に供給する。平均値回路
１０は、入力信号ａと第２遅延信号ｃとを加算平均して
加算平均信号ｄを発生し、この信号ｄを減算回路８のマ
イナスス入力端子に供給する。減算回路８は、第１遅延
信号ｂから加算平均信号ｄを差し引いて第１差信号ｅを
発生し、この信号ｅを反転回路１１に供給する。減算回
路４は、第２遅延信号ｃから入力信号ａを差し引いて第
２差信号ｆを発生し、この信号ｆの符号を示す信号を反
転回路１１に供給する。
ス入力端子に供給される。遅延回路６は、第１遅延信号
ｂを１クロック時間遅延させて第２遅延信号ｃを発生
し、この信号ｃを、減算回路４のプラス入力端子に供給
するとともに、平均値回路１０に供給する。平均値回路
１０は、入力信号ａと第２遅延信号ｃとを加算平均して
加算平均信号ｄを発生し、この信号ｄを減算回路８のマ
イナスス入力端子に供給する。減算回路８は、第１遅延
信号ｂから加算平均信号ｄを差し引いて第１差信号ｅを
発生し、この信号ｅを反転回路１１に供給する。減算回
路４は、第２遅延信号ｃから入力信号ａを差し引いて第
２差信号ｆを発生し、この信号ｆの符号を示す信号を反
転回路１１に供給する。
【００１４】反転回路１１は、第２差信号ｆの符号が正
のときには、第１差信号ｅをそのままクロック位相誤差
信号として出力し、第２差信号ｆの符号が負のときに
は、第１差信号ｅを反転させてクロック位相誤差信号と
して出力する。クロック位相誤差信号が正極性のとき
は、クロック位相が進んでいることを示し、クロック位
相誤差信号が負極性のときは、クロック位相が遅れてい
ることを示し、クロック位相誤差信号の大きさが、クロ
ック位相のずれの程度を示す。
のときには、第１差信号ｅをそのままクロック位相誤差
信号として出力し、第２差信号ｆの符号が負のときに
は、第１差信号ｅを反転させてクロック位相誤差信号と
して出力する。クロック位相誤差信号が正極性のとき
は、クロック位相が進んでいることを示し、クロック位
相誤差信号が負極性のときは、クロック位相が遅れてい
ることを示し、クロック位相誤差信号の大きさが、クロ
ック位相のずれの程度を示す。
【００１５】図２は、図１の実施例の具体的回路例であ
るディジタル信号処理による１６ＱＡＭクロック位相誤
差検出回路を示す。この例では、図１の遅延回路２およ
び６が、それぞれ、Ｄ‐フリップフロップ２２および２
６により構成され、図１の減算回路４、減算回路８およ
び平均値回路１０が、それぞれ、全加算器２４、２６お
よび３０により構成され、図１の反転回路１１が、排他
的ＯＲゲート３１により構成されている。
るディジタル信号処理による１６ＱＡＭクロック位相誤
差検出回路を示す。この例では、図１の遅延回路２およ
び６が、それぞれ、Ｄ‐フリップフロップ２２および２
６により構成され、図１の減算回路４、減算回路８およ
び平均値回路１０が、それぞれ、全加算器２４、２６お
よび３０により構成され、図１の反転回路１１が、排他
的ＯＲゲート３１により構成されている。
【００１６】全加算器２４および２８は、それぞれ、２
の補数表現を使用して減算を行う。全加算器３０は、信
号ａと信号ｄの加算を行い、全加算器２８のマイナス入
力端子へ出力信号ｄを供給する際に、信号ｄを１ビット
右にシフトすることにより、２で割っている。排他的Ｏ
Ｒゲート３１は、信号ｆ＝ｃ−ａの符号を示す信号すな
わちサインビットを使用して、サインビットが「０」す
なわち正のときには、信号ｅを反転させずにそのまま出
力し、サインビットが「１」すなわち負のときには、信
号ｅの極性を反転させて出力する。
の補数表現を使用して減算を行う。全加算器３０は、信
号ａと信号ｄの加算を行い、全加算器２８のマイナス入
力端子へ出力信号ｄを供給する際に、信号ｄを１ビット
右にシフトすることにより、２で割っている。排他的Ｏ
Ｒゲート３１は、信号ｆ＝ｃ−ａの符号を示す信号すな
わちサインビットを使用して、サインビットが「０」す
なわち正のときには、信号ｅを反転させずにそのまま出
力し、サインビットが「１」すなわち負のときには、信
号ｅの極性を反転させて出力する。
【００１７】図３は、図１または図２の回路の入力信号
であるＩ信号またはＱ信号、および出力信号であるクロ
ック位相誤差信号の一例を示す。図２の回路に入力され
る信号は、ディジタル信号であるが、図３では、理解を
容易にするために、アナログ信号の形で表現してある。
図３（ａ）は、クロック位相が進んでいる場合で、図１
の減算回路８すなわち図２の全加算器２８の出力信号ｅ
＝ｂ−ｄが正のときには、図１の減算回路４すなわち図
２の全加算器２４の出力信号ｆ＝ｃ−ａの符号は正であ
り、従って、図１の反転回路１１すなわち図２の排他的
ＯＲゲート３１から出力されるクロック位相誤差信号の
極性は、正となり、反対に、図１の減算回路８すなわち
図２の全加算器２８の出力信号ｅ＝ｂ−ｄが負のときに
は、図１の減算回路４すなわち図２の全加算器２４の出
力信号ｆ＝ｃ−ａの符号は負であり、従って、図１の反
転回路１１すなわち図２の排他的ＯＲゲート３１から出
力されるクロック位相誤差信号の極性は、正となる。
であるＩ信号またはＱ信号、および出力信号であるクロ
ック位相誤差信号の一例を示す。図２の回路に入力され
る信号は、ディジタル信号であるが、図３では、理解を
容易にするために、アナログ信号の形で表現してある。
図３（ａ）は、クロック位相が進んでいる場合で、図１
の減算回路８すなわち図２の全加算器２８の出力信号ｅ
＝ｂ−ｄが正のときには、図１の減算回路４すなわち図
２の全加算器２４の出力信号ｆ＝ｃ−ａの符号は正であ
り、従って、図１の反転回路１１すなわち図２の排他的
ＯＲゲート３１から出力されるクロック位相誤差信号の
極性は、正となり、反対に、図１の減算回路８すなわち
図２の全加算器２８の出力信号ｅ＝ｂ−ｄが負のときに
は、図１の減算回路４すなわち図２の全加算器２４の出
力信号ｆ＝ｃ−ａの符号は負であり、従って、図１の反
転回路１１すなわち図２の排他的ＯＲゲート３１から出
力されるクロック位相誤差信号の極性は、正となる。
【００１８】図３（ｂ）は、クロック位相ずれがない場
合で、図１の減算回路８すなわち図２の全加算器２８の
出力信号ｅ＝ｂ−ｄが零であり、従って、図１の反転回
路１１すなわち図２の排他的ＯＲゲート３１から出力さ
れるクロック位相誤差信号の値も零となる。
合で、図１の減算回路８すなわち図２の全加算器２８の
出力信号ｅ＝ｂ−ｄが零であり、従って、図１の反転回
路１１すなわち図２の排他的ＯＲゲート３１から出力さ
れるクロック位相誤差信号の値も零となる。
【００１９】図３（ｃ）は、クロック位相が遅れている
場合で、図１の減算回路８すなわち図２の全加算器２８
の出力信号ｅ＝ｂ−ｄが正のときには、図１の減算回路
４すなわち図２の全加算器２４の出力信号ｆ＝ｃ−ａの
符号は負であり、従って、図１の反転回路１１すなわち
図２の排他的ＯＲゲート３１から出力されるクロック位
相誤差信号の極性は、負となり、反対に、図１の減算回
路８すなわち図２の全加算器２８の出力信号ｅ＝ｂ−ｄ
が負のときには、図１の減算回路４すなわち図２の全加
算器２４の出力信号ｆ＝ｃ−ａの符号は正であり、従っ
て、図１の反転回路１１すなわち図２の排他的ＯＲゲー
ト３１から出力されるクロック位相誤差信号の極性は、
負となる。
場合で、図１の減算回路８すなわち図２の全加算器２８
の出力信号ｅ＝ｂ−ｄが正のときには、図１の減算回路
４すなわち図２の全加算器２４の出力信号ｆ＝ｃ−ａの
符号は負であり、従って、図１の反転回路１１すなわち
図２の排他的ＯＲゲート３１から出力されるクロック位
相誤差信号の極性は、負となり、反対に、図１の減算回
路８すなわち図２の全加算器２８の出力信号ｅ＝ｂ−ｄ
が負のときには、図１の減算回路４すなわち図２の全加
算器２４の出力信号ｆ＝ｃ−ａの符号は正であり、従っ
て、図１の反転回路１１すなわち図２の排他的ＯＲゲー
ト３１から出力されるクロック位相誤差信号の極性は、
負となる。
【００２０】このように、図１の実施例および図２の具
体例によれば、簡単な回路構成で、クロック位相の進み
量および遅れ量を示す位相誤差信号を発生させることが
できる。
体例によれば、簡単な回路構成で、クロック位相の進み
量および遅れ量を示す位相誤差信号を発生させることが
できる。
【００２１】
【発明の効果】請求項１および請求項２のクロック位相
誤差検出方法および回路によれば、同期検波により得ら
れたＩ信号およびＱ信号のどちらかである入力信号を１
クロック時間遅延させて第１遅延信号を発生し、この第
１遅延信号を１クロック時間遅延させて第２遅延信号を
発生し、入力信号と第２遅延信号とを加算平均して加算
平均信号を発生し、第１遅延信号から加算平均信号を差
し引いて第１差信号を発生し、第２遅延信号から入力信
号を差し引いて第２差信号を発生し、第２差信号の符号
が正のときには、第１差信号をそのままクロック位相誤
差信号として出力し、第２差信号の符号が負のときに
は、第１差信号を反転させてクロック位相誤差信号とし
て出力するので、遅延、加算、減算および反転といった
簡単な演算のみで、クロック位相誤差信号を発生でき
る。
誤差検出方法および回路によれば、同期検波により得ら
れたＩ信号およびＱ信号のどちらかである入力信号を１
クロック時間遅延させて第１遅延信号を発生し、この第
１遅延信号を１クロック時間遅延させて第２遅延信号を
発生し、入力信号と第２遅延信号とを加算平均して加算
平均信号を発生し、第１遅延信号から加算平均信号を差
し引いて第１差信号を発生し、第２遅延信号から入力信
号を差し引いて第２差信号を発生し、第２差信号の符号
が正のときには、第１差信号をそのままクロック位相誤
差信号として出力し、第２差信号の符号が負のときに
は、第１差信号を反転させてクロック位相誤差信号とし
て出力するので、遅延、加算、減算および反転といった
簡単な演算のみで、クロック位相誤差信号を発生でき
る。
【００２２】請求項３のクロック位相誤差検出回路によ
れば、同期検波により得られたＩ信号およびＱ信号のど
ちらかである入力信号を１クロック時間遅延させて第１
遅延信号を発生する第１遅延素子と、第１遅延信号を１
クロック時間遅延させて第２遅延信号を発生する第２遅
延素子と、入力信号と第２遅延信号とを加算平均して加
算平均信号を発生する第１演算素子と、第１遅延信号か
ら加算平均信号を差し引いて第１差信号を発生する第２
演算素子と、第２遅延信号から入力信号を差し引いて第
２差信号を発生する第３演算素子と、第２差信号の符号
が正のときには、第１差信号をそのままクロック位相誤
差信号として出力し、第２差信号の符号が負のときに
は、第１差信号を反転させてクロック位相誤差信号とし
て出力する排他的論理和ゲートとによりクロック位相誤
差信号を発生するので、遅延素子、全加算器等の演算素
子、および排他的論理和ゲートを使用した簡単な回路に
よって、クロック位相誤差信号を発生できる。
れば、同期検波により得られたＩ信号およびＱ信号のど
ちらかである入力信号を１クロック時間遅延させて第１
遅延信号を発生する第１遅延素子と、第１遅延信号を１
クロック時間遅延させて第２遅延信号を発生する第２遅
延素子と、入力信号と第２遅延信号とを加算平均して加
算平均信号を発生する第１演算素子と、第１遅延信号か
ら加算平均信号を差し引いて第１差信号を発生する第２
演算素子と、第２遅延信号から入力信号を差し引いて第
２差信号を発生する第３演算素子と、第２差信号の符号
が正のときには、第１差信号をそのままクロック位相誤
差信号として出力し、第２差信号の符号が負のときに
は、第１差信号を反転させてクロック位相誤差信号とし
て出力する排他的論理和ゲートとによりクロック位相誤
差信号を発生するので、遅延素子、全加算器等の演算素
子、および排他的論理和ゲートを使用した簡単な回路に
よって、クロック位相誤差信号を発生できる。
【図１】本発明のクロック位相誤差検出回路の一実施例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１の実施例の具体的回路例であるディジタル
信号処理による１６ＱＡＭクロック位相誤差検出回路を
示す論理回路図である。
信号処理による１６ＱＡＭクロック位相誤差検出回路を
示す論理回路図である。
【図３】図１または図２の回路の入力信号であるＩ信号
またはＱ信号、および出力信号であるクロック位相誤差
信号の一例を示す図である。
またはＱ信号、および出力信号であるクロック位相誤差
信号の一例を示す図である。
【図４】多値ＱＡＭ復調器の構成を示すブロック図であ
る。
る。
【図５】従来のクロック再生回路の一例を示すブロック
図である。
図である。
２ 遅延回路 ４ 減算回路 ６ 遅延回路 ８ 減算回路 １０ 平均値回路 １１ 反転回路 ２２，２６ Ｄ‐フリップフロップ ２４，２８，３０ 全加算器 ３１ 排他的ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 7/02
Claims (3)
- 【請求項１】 多値ＱＡＭ復調におけるクロック位相誤
差検出方法であって、 同期検波により得られたＩ信号およびＱ信号のどちらか
である入力信号を１クロック時間遅延させた第１遅延信
号を発生し、 前記第１遅延信号を１クロック時間遅延させた第２遅延
信号を発生し、 前記入力信号と前記第２遅延信号とを加算平均した加算
平均信号を発生し、 前記第１遅延信号から前記加算平均信号を差し引いて第
１差信号を発生し、 前記第２遅延信号から前記入力信号を差し引いて第２差
信号を発生し、 前記第２差信号の符号が正のときには、前記第１差信号
をそのままクロック位相誤差信号として出力し、前記第
２差信号の符号が負のときには、前記第１差信号を反転
させてクロック位相誤差信号として出力することを特徴
とするクロック位相誤差検出方法。 - 【請求項２】 多値ＱＡＭ復調におけるクロック位相誤
差検出回路であって、 同期検波により得られたＩ信号およびＱ信号のどちらか
である入力信号を１クロック時間遅延させた第１遅延信
号を発生し、前記第１遅延信号を１クロック時間遅延さ
せた第２遅延信号を発生する遅延手段と、 前記入力信号と前記第２遅延信号とを加算平均した加算
平均信号を発生する加算平均手段と、 前記第１遅延信号から前記加算平均信号を差し引いて第
１差信号を発生し、前記第２遅延信号から前記入力信号
を差し引いて第２差信号を発生する減算手段と、 前記第２差信号の符号が正のときには、前記第１差信号
をそのままクロック位相誤差信号として出力し、前記第
２差信号の符号が負のときには、前記第１差信号を反転
させてクロック位相誤差信号として出力する選択的信号
反転手段とを備えることを特徴とするクロック位相誤差
検出回路。 - 【請求項３】 多値ＱＡＭ復調におけるクロック位相誤
差検出回路であって、 同期検波により得られたＩ信号およびＱ信号のどちらか
である入力信号を１クロック時間遅延させた第１遅延信
号を発生する第１遅延素子と、 前記第１遅延信号を１クロック時間遅延させた第２遅延
信号を発生する第２遅延素子と、 前記入力信号と前記第２遅延信号とを加算平均した加算
平均信号を発生する第１演算素子と、 前記第１遅延信号から前記加算平均信号を差し引いて第
１差信号を発生する第２演算素子と、 前記第２遅延信号から前記入力信号を差し引いて第２差
信号を発生する第３演算素子と、 前記第２差信号の符号が正のときには、前記第１差信号
をそのままクロック位相誤差信号として出力し、前記第
２差信号の符号が負のときには、前記第１差信号を反転
させてクロック位相誤差信号として出力する排他的論理
和ゲートとを備えることを特徴とするクロック位相誤差
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20724292A JP3312658B2 (ja) | 1992-07-10 | 1992-07-10 | クロック位相誤差検出方法および回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20724292A JP3312658B2 (ja) | 1992-07-10 | 1992-07-10 | クロック位相誤差検出方法および回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637838A true JPH0637838A (ja) | 1994-02-10 |
| JP3312658B2 JP3312658B2 (ja) | 2002-08-12 |
Family
ID=16536572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20724292A Expired - Fee Related JP3312658B2 (ja) | 1992-07-10 | 1992-07-10 | クロック位相誤差検出方法および回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3312658B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6192091B1 (en) | 1997-05-22 | 2001-02-20 | Nec Corporation | Circuit for reproducing a clock from a multilevel QAM signal |
| WO2002032041A1 (en) * | 2000-10-11 | 2002-04-18 | Ntt Electronics Corporation | Phase comparator circuit |
-
1992
- 1992-07-10 JP JP20724292A patent/JP3312658B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6192091B1 (en) | 1997-05-22 | 2001-02-20 | Nec Corporation | Circuit for reproducing a clock from a multilevel QAM signal |
| WO2002032041A1 (en) * | 2000-10-11 | 2002-04-18 | Ntt Electronics Corporation | Phase comparator circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3312658B2 (ja) | 2002-08-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020502 |
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