DE60132425T2

DE60132425T2 - Phasenvergleichsschaltung

Info

Publication number: DE60132425T2
Application number: DE60132425T
Authority: DE
Inventors: Yasuhito Takeo; Masatoshi Tobayashi; Masaki Sagamihara-shi HIROSE; Yukio Isehara-shi Akazawa
Original assignee: NTT Electronics Corp
Current assignee: NTT Electronics Corp
Priority date: 2000-10-11
Filing date: 2001-10-11
Publication date: 2009-02-26
Anticipated expiration: 2021-10-12
Also published as: EP1233568B1; US6888379B2; US20030020514A1; DE60132425D1; CA2385087A1; EP1233568A1; JP3857230B2; CA2385087C; WO2002032041A1; JPWO2002032041A1; EP1233568A4

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung bezieht sich auf eine Phasendetektorschaltung, und insbesondere auf eine Phasendetektorschaltung, die als Bauteil eines Phasenregelkreises (PLL-Regelkreises) verwendet wird, um ein Taktsignal aus einem NRZ-Zufallssignal zu extrahieren.
STAND DER TECHNIK
Eine Phasendetektorschaltung, die zum Extrahieren eines Takts aus einem NRZ-Zufallssignal (NRZ – Non-Return-To-Zero) verwendet wird, um das Signal wiederherzustellen, muss (1) einen Mechanismus besitzen, um einen erheblichen Verriegelungsverlust zu verhindern, wenn aufeinanderfolgende gleiche Zahlenzeichen (CIDs – consecutive identical digits), die im NRZ-Zufallssignal enthalten sind, eingegeben werden, und (2) eine Linearität einer Phasen-/Spannungsumsetzungskennlinie um den phasengerasteten Punkt herum besitzen. Hier liegt das NRZ-Zufallssignal in Form eines Pulscodes vor, bei dem die Pulsweite einer Länge eines Codes entspricht. Die vorstehend beschriebene Anforderung (1) ist hauptsächlich dazu gedacht, eine erhebliche Abnahme einer Bitfehlerrate des wiederhergestellten Signals zu verhindern, und die Anforderung (2) ist hauptsächlich dazu gedacht, eine hohe Güte des extrahierten Takts zu erzielen.
Um die Anforderung (1) zu erfüllen, das heißt, um einen erheblichen Verriegelungsverlust zu verhindern, wenn die CIDs eingegeben werden, bedient sich die Phasendetektorschaltung häufig eines Verfahrens, bei dem keine Wellenform ausgegeben wird, wenn die CIDs eingegeben werden. Um die Anforderung (2) zu erfüllen, das heißt, um die Linearität der Phasen-/Spannungsumsetzungskennlinie um den phasengerasteten Punkt herum sicherzustellen, muss eine begrenzte Pulsweite der Ausgangswellenform in phasenstarrem Zustand aufrechterhalten werden.
13 ist ein Schaltbild einer herkömmlichen Phasendetektorschaltung, die zur Taktextraktion und Signalwiederherstellung verwendet wird. In 13 bezeichnet die Bezugszahl 80 eine Phasendetektorschaltung, die Bezugszahlen 81 und 82 bezeichnen zwei Differenzeingangsanschlüsse für die NRZ-Zufallssignale, die Bezugszahlen 83 und 84 bezeichnen zwei Differenzeingangsanschlüsse für die NRZ-Zufallssignale, die denselben Verlauf haben wie die in die Anschlüsse 81 und 82 eingegebenen Signale und von diesen um θ phasenverzögert sind, die Bezugszahlen 85 und 86 bezeichnen zwei Differenzeingangsanschlüsse für die NRZ-Zufallssignale, die von den in die Anschlüsse 81 und 82 eingegebenen Signalen um T/2 verzögert sind, was die Hälfte der Periode T der in die Anschlüsse 81 und 82 eingegebenen Signale ist, die Bezugszahlen 91 und 92 bezeichnen zwei Differenzausgangsanschlüsse der Phasendetektorschaltung 80, die Bezugszahl 87 bezeichnet eine Hochspannungsstromversorgung (Vcc), die Bezugszahl 88 bezeichnet einen Anschluss einer Niederspannungsstromversorgung (G), die Bezugszahlen 93 (R1) und 94 (R2) bezeichnen Widerstände, die Bezugszahlen 71 bis 78 bezeichnen bipolare Transistoren, und die Bezugszahlen 95 und 96 bezeichnen Schwachstromkreise. Siehe Referenzschrift: N. Ishihara und Y. Akazawa, "A Monolithic 156 Mb/S Clock and Data Recovery PLL Circuit Using the Sample-and-Hold Technique", IEEE J. Solid State Circuits, Bd. 29, S. 1566–1571, Dez. 1994.
14 ist ein Ablaufdiagramm eines PLL-Regelkreises, der die in 13 gezeigte Phasendetektorschaltung verwendet. Wie in 14(A) gezeigt ist, werden die NRZ-Zufallssignale in die beiden Differenzanschlüsse 81 und 82 der Phasendetektorschaltung 80 eingegeben, und wie in 14(B) gezeigt ist, werden die NRZ-Zufallssignale, die denselben wie in 14(A) gezeigten Verlauf haben und um θ phasenverzögert sind, in die beiden Differenzanschlüsse 83 und 84 eingegeben.
Im Ergebnis werden, wie in 14(C) gezeigt, Signale mit einer Pulsbreite a, die mit der Phasendifferenz θ zusammenhängt, aus den beiden Ausgangsdifferenzanschlüssen 91 und 92 des PLL-Regelkreises 80 ausgegeben. Im PLL-Regelkreis ist eine Gegenkopplung vorgesehen, um die Phasendifferenz von 180 Grad zu erzielen, das heißt, um eine Verzögerung T/2 bereitzustellen, bei der es sich um die halbe Periode des NRZ-Zufallssignals handelt, und in der Folge nimmt, wie in 14(C) gezeigt, die Pulsweite a an den beiden Ausgangsdifferenzanschlüssen 91 und 92 ab, je näher der phasenstarre Zustand kommt. Wie in den 14(A) bis 14(C) gezeigt ist, kann die Phasendetektorschaltung 80 wegen einer Auswirkung der Kapazität o. dgl. physikalisch nicht mit einer Pulsweite unter einem vorbestimmten Wert umgehen, und kann somit ihre Genauigkeit nicht aufrechterhalten.
15 zeigt eine Phasen-/Spannungsumsetzungskennlinie der herkömmlichen Phasendetektorschaltung 80. In 15 stellt die vertikale Achse eine DC-Spannungskomponente an den beiden Differenzanschlüssen 91 und 92 dar, und die horizontale Achse stellt die vorstehend beschriebene Phasendifferenz dar. Während, wie in 15 gezeigt ist, die Phasen-/Spannungsumsetzungskennlinie durch die unterbrochene Linie ideal dargestellt ist, ist deren Linearität in der Phasendetektorschaltung 80, die eine Kennlinie mit Verzerrung aufweist, in Frage gestellt. Wenn eine solche Phasendetektorschaltung 80, bei der die Linearität der Phasen-/Spannungsumsetzungskennlinie in Frage gestellt ist, im PLL-Regelkreis zur Taktextraktion und Signalwiederherstellung verwendet wird, kann die Phasendetektorschaltung 80 die Phasendifferenz nicht genau erfassen, so dass eine zeitabhängige Veränderung der Wellenform, die als Jitter bezeichnet wird, im extrahierten Takt erscheint.
Wie vorstehend beschrieben, besteht ein Problem, dass der Takt, der unter Verwendung der Phasendetektorschaltung mit der schlechten Phasen-/Spannungsumsetzungskennlinie aus dem PLL-Regelkreis extrahiert wird, von der Güte her erheblich schlechter ist als ein ursprünglicher Takt.
OFFENBARUNG DER ERFINDUNG
Somit soll die vorliegenden Erfindung die vorstehenden Probleme lösen, und eine Aufgabe der vorliegenden Erfindung ist es, eine Phasendetektorschaltung bereitzustellen, die einen erheblichen Verriegelungsverlust während eines Eingangs von CIDs verhindert und eine hohe Linearität einer Phasen-/Spannungsumsetzungskennlinie um einen phasenstarren Punkt herum in einem Betrieb des Vergleichs von Phasen von NRZ-Zufallssignalen in einem PLL-Schaltkreis besitzt.
Eine Phasendetektorschaltung nach dieser Erfindung ist in den unabhängigen Ansprüchen 1 und 3 definiert.
Bevorzugte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen 2 und 4 definiert.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Blockschema einer Phasendetektorschaltung für ein NRZ-Zufallssignal nach einem ersten Beispiel;
2 ist ein Blockschema eines PLL-Regelkreises nach dem ersten Beispiel;
3 ist ein Ablaufdiagramm für den PLL-Regelkreis 30 nach dem ersten Beispiel;
4 ist ein Blockschema einer Phasendetektorschaltung für ein NRZ-Zufallssignal nach einem zweiten Beispiel;
5 ist ein Ablaufdiagramm für eine Phasendetektorschaltung nach einem dritten Beispiel, die eine Verzögerungsschaltung mit einer Verzögerungszeit von über T, insbesondere eine Verzögerungszeit (T + δT) hat;
6 ist ein Blockschema der Phasendetektorschaltung nach dem dritten Beispiel;
7 ist ein Blockschema des PLL-Regelkreises nach dem dritten Beispiel;
8 ist ein Ablaufdiagramm für die Phasendetektorschaltung nach dem dritten Beispiel in phasenstarrem Zustand;
9 ist ein Blockschema einer Phasendetektorschaltung nach einem vierten Beispiel;
10 ist eine Ablaufdiagramm für die Phasendetektorschaltung nach dem vierten Beispiel in phasenstarrem Zustand;
11 ist ein Blockschema einer Phasendetektorschaltung nach einer Ausführungsform dieser Erfindung;
12 ist ein Ablaufdiagramm für die Phasendetektorschaltung nach der Ausführungsform dieser Erfindung in phasenstarrem Zustand;
13 ist eine Schaltschema einer herkömmlichen Phasendetektorschaltung, die zur Taktextraktion und Signalwiederherstellung verwendet wird;
14 ist ein Ablaufdiagramm eines PLL-Regelkreises (PLL), der die in 13 gezeigte Phasendetektorschaltung 80 verwendet; und
15 zeigt eine Phasen-/Spannungsumsetzungskennlinie der herkömmlichen Phasendetektorschaltung 80.
BESTE ART UND WEISE ZUR UMSETZUNG DER ERFINDUNG
Nun werden im Einzelnen Beispiele mit Bezug auf die Zeichnungen beschrieben.
Erstes Beispiel
1 ist ein Blockschema einer Phasendetektorschaltung für ein NRZ-Zufallssignal nach einem ersten Beispiel. In 1 bezeichnet Bezugszahl 10 eine Phasendetektorschaltung nach dieser Erfindung, Bezugszahl 1 bezeichnet einen Eingangsanschluss für das NRZ-Zufallssignal, Bezugszahl 2 bezeichnet einen Anschluss, in den das NRZ-Zufallssignal eingegeben wird, das denselben Verlauf hat wie das in den Anschluss 1 eingegebene Signal und von diesem um θ phasenverzögert ist, Bezugszahl 11 bezeichnet eine Verzögerungsschaltung zum Verzögern des in den Anschluss 1 eingegebenen Signals um die Zeit T, die einer Periode von diesem entspricht, Bezugszahl 11a bezeichnet einen Ausgangsanschluss der Verzögerungsschaltung 11, Bezugszahl 13 bezeichnet eine Subtrahierschaltung zur Bereitstellung der Differenz zwischen dem in den Anschluss 1 eingegebenen Signal und dem um die Zeit T durch die Verzögerungsschaltung 11 verzögerten Signal, Bezugszahl 21 bezeichnet eine Multiplizierschaltung zur Bereitstellung des Produkts aus dem Subtraktionsergebnis 4 der Subtrahierschaltung 13 und dem in den Anschluss 2 eingegebenen NRZ-Zufallssignal, und Bezugszahl 3 bezeichnet einen Ausgangsanschluss der Multiplizierschaltung 21.
Wie in 1 gezeigt ist, handelt es sich bei den Eingängen um die an die Anschlüsse 1 und 2 angelegten NRZ-Zufallssigale, die denselben Verlauf haben. Allerdings unterscheiden sich die Signale in der Phase, und ein PLL-Regelkreis, der später noch beschrieben wird, stellt die Gegenkopplung der Phasendifferenz bereit, wodurch die Phasenrastung erzielt wird.
2 ist ein Blockschema des PLL-Regelkreises nach dem ersten Beispiel. Da ein Teil von 2, dem dieselbe Bezugszahl wie in 1 zugeteilt wurde, dasselbe Bauteil ist, unterbleibt dessen Beschreibung. In 2 bezeichnet Bezugszahl 30 einen PLL-Regelkreis nach dieser Erfindung, Bezugszahl 12 bezeichnet eine Kippschaltung, um dem Eingangsanschluss 2 der Multiplizierschaltung ein NRZ-Zufallssignal, wobei das NRZ-Zufallssignal denselben Verlauf hat wie das in den Anschluss 1 eingegebene NRZ-Zufallssignal, und Phaseninformation über das Signal zu liefern, das aus dem Anschluss 5 eines spannungsgesteuerten Oszillatorschaltkreises 32 (der später noch beschrieben wird) ausgegeben wird, und ein D-Flipflop o. dgl. als Kippschaltung verwendet wird. Die Bezugszahl 31 bezeichnet ein Tiefpassfilter, das einen Integrationsterm in seine Übertragungsfunktion mit einbindet, indem ein normales Filter in Kombination mit einer Ladepumpe usw. verwendet wird, um die Fähigkeit zu verstärken, beim Eingang der CIDs einen erheblichen Verriegelungsverlust zu verhindern, was eines der charakteristischen Merkmale des PLL-Regelkreises 30 ist. Bezugszahl 32 bezeichnet einen spannungsgesteuerten Oszillatorschaltkreis, der in der Lage ist, eine Schwingungsfrequenz (Ausgang 5) entsprechend der Ausgangsspannung des Tiefpassfilters 31 zu verändern.
3 ist ein Ablaufdiagramm für den PLL-Regelkreis 30 nach dem ersten Beispiel. 3(A) stellt das NRZ-Zufallssignal dar, das in den Anschluss 1 eingegeben wird, 3(B) stellt das Signal am Anschluss 4 der Subtrahierschaltung 13 dar, bei dem es sich um eines der Eingangssignale der Multiplizierschaltung 21 handelt, 3(C) stellt das Signal am Anschluss 2 der Kippschaltung 12 dar, bei dem es sich um das andere der Eingangssignale der Multiplizierschaltung 21 handelt, und 3(D) stellt das Signal am Ausgangsanschluss 3 der Multiplizierschaltung 21 dar.
Wie in den 3(A) bis 3(D) gezeigt ist, weist entsprechend dem Codeübergang des in den Anschluss 1 eingegebenen NRZ-Zufallssignals (während des Codeübergangs oder während des Eingangs der CIDs) der Ausgangsanschluss 4 der Subtrahierschaltung 13 einen von drei Zuständen auf: einen Anstieg (Zustand 1), einen Abfall (Zustand –1) und einen Nichtübergang (Zustand 0). Dies bedeutet, dass der Schaltungsblock aus der Verzögerungsschaltung 11 besteht, um das NRZ-Zufallssignal um die Zeit zu verzögern, die seiner Periode entspricht, und die Subtrahierschaltung 13 als Codeübergangserfassungsschaltung A für das in den Anschluss 1 eingegebene NRZ-Zufallssignal dient. Während eines Codeübergangs erfasst die Codeübergangserfassungsschaltung A den Anstieg (Zustand 1) oder Abfall (Zustand –1). Wenn also das Ausgangssignal der Codeübergangsschaltung A, das am Anschluss 4 erscheint, und das NRZ-Zufallssignal, das in den Anschluss 2 eingegeben wird, in der Multiplizierschaltung 21 multipliziert werden, erscheint ein Puls mit einer relativen Einschaltdauer, die der Phasendifferenz zwischen den an die Anschlüsse 1 und 2 angelegten NRZ-Zufallssignalen entspricht, am Ausgangsanschluss 3 der Multiplizierschaltung 21. Die relative Einschaltdauer hängt nicht davon ab, ob sich die an die Anschlüsse 1 und 2 angelegten NRZ-Zufallssignale im Zustand des Anstiegs (Zustand 1) oder Abfalls (Zustand –1) befinden. Die Einschaltdauer stellt die DC-Spannungskomponente durch die Wirkung des Tiefpassfilters 31 dar, und die Phasenverriegelungsfunktion erfolgt durch Gegenkopplung.
Hingegen erscheint während des Eingangs der CIDs, weil die Codeübergangserfassungsschaltung A den Nichtübergang (Zustand 0) erfasst, selbst wenn das Ausgangssignal der Codeübergangserfassungsschaltung A, das am Anschluss 4 erscheint, und das in den Anschluss 2 eingegebene NRZ-Zufallssignal in der Multiplizierschaltung 21 multipliziert werden, keine Wellenform an deren Ausgangsanschluss 3. Somit erhält das Tiefpassfilter 31 keine Wellenform und behält den gegenwärtigen Zustand bei, so dass die Befähigung als PLL-Regelkreis, einen erheblichen Verriegelungsverlust zu verhindern, was eines der charakteristischen Merkmale der Phasendetektorschaltung dieser Erfindung ist, erzielt werden kann.
Im PLL-Regelkreis ist eine Gegenkopplung vorgesehen, um die Phasendifferenz von 180 Grad zu erreichen, das heißt, das NRZ-Zufallssignal um T/2 zu verzögern, was die Hälfte seiner Periode ist, und in der Folge nähert sich, wie in 3 gezeigt, die relative Einschaltdauer des am Ausgangsanschluss 3 der Multiplizierschaltung 21 erscheinenden Pulses 50%, je näher der phasenstarre Zustand kommt. Somit tritt die wie in 15 gezeigte Verzerrung bei den Phasen-/Spannungsumsetzungskennlinien der herkömmlichen Phasendetektorschaltung 80 nicht auf, und es kann die hohe Linearität der Phasen-/Spannungsumsetzungskennlinie um den phasenstarren Punkte herum erzielt werden, die ein anderes charakteristisches Merkmal der Phasendetektorschaltung dieser Erfindung ist.
In der in 1 gezeigten Phasendetektorschaltung 10 nach dieser Erfindung sind die Eingangssignale an den Anschlüssen 1 und 2 dargestellt durch Vi(t) bzw. Vi(t – θT/2π). Hier steht das Bezugszeichen θ für die Phasendifferenz des Eingangssignals am Anschluss 2 gegenüber dem Signal am Anschluss 1, und dementsprechend steht der Term θT/2π für die Zeitverzögerung des Signals am Anschluss 2 gegenüber dem Eingangssignal am Anschluss 1. Da das Ausgangssignal der Verzögerungsschaltung 11, die das in den Anschluss 1 eingegebene NRZ-Zufallssignal um T verzögert, was seiner Periode entspricht, durch Vi(t – T) dargestellt werden kann, kann ein Signal Vo(t) am Ausgangsanschluss 3 der Multiplizierschaltung 21, bei dem es sich um den Ausgang der Phasendetektorschaltung 21 handelt, durch die folgende Formel dargestellt werden: Vo(t) = (Vi(t) – Vi(t – T)) × Vi(t – θT/2π) (1)
Deshalb kann anstelle der in 1 gezeigten Schaltungsauslegung der Phasendetektorschaltung 10 eine andere Schaltungsauslegung verwendet werden, welche die Formel (1) erfüllt.
Wie vorstehend beschrieben, kann nach dem ersten Beispiel die Befähigung als PLL-Regelkreis, einen erheblichen Verriegelungsverlust zu verhindern, dadurch erzielt werden, dass die Phasendetektorschaltung mit einer die Formel (1) erfüllenden Schaltungsauslegung, beispielsweise eine wie in 1 gezeigte Schaltungsauslegung verwendet wird. Da sich die relative Einschaltdauer des Pulses, der am Ausgangsanschluss 3 der Multiplizierschaltung 21 erscheint, außerdem 50% nähert, je näher der phasenstarre Zustand kommt, tritt die Verzerrung in der Phasen-/Spannungsumsetzungskennlinie nicht auf, und die hohe Linearität der Phasen-/Spannungsumsetzungskennlinie um einen phasenstarren Punkt herum kann erzielt werden.
Zweites Beispiel
4 ist ein Blockschema einer Phasendetektorschaltung für ein NRZ-Zufallssignal nach einem zweiten Beispiel. Da es sich bei einem Teil in 4, dem dieselbe Bezugszahl zugeteilt ist wie in 1, um dasselbe Bauteil handelt, unterbleibt dessen Beschreibung. In 4 bezeichnet Bezugszahl 40 eine Phasendetektorschaltung nach dieser Erfindung, Bezugszahl 21a bezeichnet eine Multiplizierschaltung, um das Produkt aus dem in den Anschluss 1 eingegebenen Signal und dem in den Anschluss 2 eingegebenen Signal bereitzustellen, Bezugszahl 21b bezeichnet eine Multiplizierschaltung, um das Produkt aus dem in den Anschluss 2 eingegebenen Signal und dem um die Zeit T durch die Verzögerungsschaltung 11 verzögerten Signal bereitzustellen, und Bezugszahl 13 bezeichnet eine Subtrahierschaltung, um die Differenz zwischen den Ausgängen der Multiplizierschaltungen 21a und 21b bereitzustellen.
Davon ausgehend, dass in der in 4 gezeigten Schaltungsauslegung die Eingangssignale, die an die Anschlüsse 1 und 2 angelegt werden, durch Vi(t) bzw. Vi(t – θT/2π) ausgedrückt sind, und unter Berücksichtigung, dass das Ausgangssignal der Verzögerungsschaltung 11 durch Vi(t) dargestellt werden kann, kann das Signal Vo(t) am Ausgangsanschluss 3 der Subtrahierschaltung 13, bei dem es sich um den Ausgang der Phasendetektorschaltung 40 handelt, dargestellt werden durch die Formel: Vo(t) = Vi(t) × Vi(t – θT/2π) – Vi(t – T) × Vi(t – θT/2π) = (Vi(t) – Vi(t – T)) × Vi(t – θT/2π)) (2)
Durch einen Vergleich zwischen den Formeln (1) und (2) lässt sich feststellen, dass die in 1 und 4 gezeigten Schaltungsauslegungen die gleiche Funktion haben. Die in 1 gezeigte Schaltungsauslegung ist eine Minimalauslegung zum Durchführen der als Formel (1) beschriebenen Berechnung und eignet sich vorteilhaft zur Miniaturisierung der Schaltung und zur Senkung des Stromverbrauchs. Hingegen ist die in 4 gezeigte Schaltung von der Symmetrie her als Schaltung überlegen und vorteilhaft zur Integration geeignet.
Indem wie vorstehend nach dem zweiten Beispiel beschrieben die Phasendetektorschaltung mit einer Schaltungsauslegung, die Formel (2) erfüllt, beispielsweise eine wie in 4 gezeigte Schaltungsauslegung verwendet wird, kann dieselbe Funktion wie in der ersten Ausführungsform, die überlegene Symmetrie als Schaltung und die Eignung zur Integration vorteilhaft bereitgestellt werden.
Drittes Beispiel
Was die in 1 gezeigte Phasendetektorschaltung 10 betrifft, so ist die Verzögerung der Verzögerungsschaltung 11 auf die Zeit T beschränkt, bei der es sich um die Periode des in den Anschluss 1 eingegebenen NRZ-Zufallssignals handelt, und in einem solchen Fall können der mechanische Ablauf, um bei der Eingabe der CID-Signale einen erheblichen Verriegelungsverlust zu verhindern, und die Linearität der Phasen-/Spannungsumsetzungskennlinie um einen phasenstarren Punkt herum erzielt werden. Wenn hier eine einfach aufgebaute Schaltung wie eine Pufferschaltung als Verzögerungsschaltung 11 verwendet wird, kann die Verzögerung aufgrund einer Stromversorgungsspannungsänderung, Temperaturveränderung und Produktionsschwankung verändert werden.
5 ist ein Ablaufdiagramm für eine Phasendetektorschaltung nach dem dritten Beispiel, die eine Verzögerungsschaltung mit einer Verzögerungszeit über T, insbesondere eine Verzögerungszeit (T + δT) verwendet. 5(A) stellt das in den Anschluss 1 eingegebene NRZ-Zufallssignal dar, 5(B) stellt das Signal am Ausgangsanschluss 11a der Verzögerungsschaltung 11 dar, 5(C) stellt das Signal am Ausgangsanschluss 4 der Subtrahierschaltung 13 dar, bei dem es sich um eines der Eingangssignale der Multiplizierschaltung 21 handelt, 5(D) stellt das Signal am anderen Eingangsanschluss 2 der Multiplizierschaltung 21 dar, und 5(E) stellt das Signal am Ausgangsanschluss 3 der Multiplizierschaltung 21 dar, bei dem es sich um das Ausgangssignal der Phasendetektorschaltung 10 handelt.
Wie in den 5(A) bis 5(E) gezeigt ist, weist entsprechend dem Codeübergang des in den Anschluss 1 eingegebenen NRZ-Zufallssignals (während des Codeübergangs oder während des Eingangs des CID-Signals) der Ausgangsanschluss 4 der Subtrahierschaltung 13 einen von drei Zuständen auf: einen Anstieg (Zustand 1), einen Abfall (Zustand –1) und einen Nichtübergang (Zustand 0). Jedoch wird aufgrund der Abweichung bei der Verzögerungszeit δT in der Verzögerungsschaltung 11 der Zustand in der ersten δT der Periode nicht richtig bestimmt, die auf die Periode folgt, in welcher der Code am Anschluss 1 verändert wird. Eine Multiplikation dieser Wellenform und des in den Anschluss 2 der Multiplizierschaltung 21 eingegebenen NRZ-Zufallssignals führt zu einer Wellenform am Anschluss 3, wobei die Wellenform eine relative Einschaltdauer hat, die mit der Phasendifferenz zwischen den in die Anschlüsse 1 und 2 eingegebenen Signalen zusammenhängt, und auch bei dieser Wellenform ein vom idealen Verhalten abweichendes Verhalten in der ersten δT in dieser Periode auftritt, das in Form einer Wellenformverzerrung erscheint, die vom Eingangswellenverlauf abhängt. Bei dieser Wellenform variiert der mittlere Ausgangspegel zwischen den Perioden. Während beispielsweise in der ersten Periode der Hochpegel und der Tiefpegel gleichdauernd anhält, dauert in der zweiten Periode der Hochpegel länger als der Tiefpegel, deshalb ist, was die Mittelwerte der Perioden betrifft, der Ausgangspegel bei der zweiten Periode höher als bei der ersten Periode. Dies bedeutet, dass der Ausgangspegel des Tiefpassfilters 31 (2) zwischen den Perioden variiert und unregelmäßig schwankt. Im Ergebnis weist das Taktsignal am Anschluss 5 des das fluktuierende Signal empfangenden spannungsgesteuerten Oszillatorkreises 32 (2) eine als Jitter bezeichnete Zeitbasisveränderung in seiner Wellenform auf, und die Güte des Taktsignals kann ernsthaft herabgesetzt sein.
Was wie vorstehend beschrieben im Aufbau der in 1 gezeigten Phasendetektorschaltung wichtig ist, ist, wie die unregelmäßige Verzerrung in der Ausgangswellenform zu unterdrücken ist, die von einer Stromvers orgungsspannungsänderung, Temperaturänderung, Produktionsschwankung u. dgl. herrührt, und wie die hohe Güte des durch den PLL-Regelkreis extrahierten Signals, insbesondere eine geringe Jittereigenschaft, aufrechtzuerhalten ist.
Das dritte Beispiel zielt darauf ab, eine Phasendetektorschaltung bereitzustellen, die den PLL-Regelkreis einsetzt, der in der Lage ist, ein qualitativ hochwertiges Taktsignal mit einer geringen Jittereigenschaft zu extrahieren, indem der Mechanismus hergestellt wird, um den erheblichen Verriegelungsverlust beim Eingang der CID-Signale zu verhindern, die hohe Linearität der Phasen-/Spannungsumsetzungskennlinie um einen phasenstarren Punkt herum bereitzustellen, und die unregelmäßige Verzerrung der Ausgangswellenform im PLL-Regelkreis zu unterdrücken, der zum Extrahieren des Taktsignals und zum Wiederherstellen des Signals aus dem NRZ-Zufallssignals verwendet wird.
6 ist ein Blockschema der Phasendetektorschaltung nach dem dritten Beispiel. In 6 bezeichnet Bezugszahl 60 eine Phasendetektorschaltung nach dem dritten Beispiel der vorliegenden Erfindung, Bezugszahl 1 bezeichnet einen Eingangsanschluss für das NRZ-Zufallssignal mit der Periode T, Bezugszahl 2 bezeichnet einen Anschluss, in den das NRZ-Zufallssignal eingegeben wird, das denselben Verlauf und dieselbe Periode (T) hat wie das in den Anschluss 1 eingegebene Signal und von diesem um θ phasenverzögert ist, Bezugszahl 66 bezeichnet eine spannungsgesteuerte Verzögerungsschaltung (erste spannungsgesteuerte Verzögerungsschaltung) zum Steuern der Verzögerung, mit der das in den Anschluss 1 eingegebene Signal belegt wird, wobei das Signal an einem Ausgangsanschluss 65a eines Tiefpassfilters 65 (ein vorbestimmtes erstes Signal) später noch beschrieben wird, Bezugszahl 61 bezeichnet eine Subtrahierschaltung zur Bereitstellung der Differenz zwischen dem in den Anschluss 1 eingegebenen Signal und dem Ausgangssignal der spannungsgesteuerten Verzögerungsschaltung 66, Bezugszahl 62 bezeichnet eine Multiplizierschaltung zur Bereitstellung des Produkts aus dem Subtraktionsergebnis der Subtrahierschaltung 61 und dem in den Anschluss 2 eingegebenen Signal, und Bezugszahl 3 bezeichnet einen Ausgangsanschluss des Multiplizierschaltung 62, bei dem es sich um den Ausgangsanschluss der Phasendetektorschaltung 60 handelt. Bezugszahl 63 bezeichnet einen Oszillatorschaltkreis, um das Taktsignal, das dieselbe Periode (T) wie das in den Anschluss 1 eingegebene Signal hat, in Schwingung zu versetzen, und Bezugszahl 64 bezeichnet eine Phasendifferenzerfassungsschaltung, um die Phasendifferenz zwischen dem Ausgangstaktsignal des Oszillatorschaltkreises 63 und einem Ausgangssignal einer spannungsgesteuerten Verzögerungsschaltung 67 (einem vorbestimmten zweiten Signal), die später noch beschrieben wird, zu erfassen, die eine typische Phasendifferenzerfassungsschaltung sein kann, welche die Phasendifferenz zwischen den beiden Eingangstaktsignalen erfasst. Bezugszahl 65 bezeichnet ein Tiefpassfilter zum Extrahieren der Niederfrequenzkomponente aus dem Erfassungsergebnis der Phasendifferenzerfassungsschaltung 64, und Bezugszahl 67 bezeichnet eine spannungsgesteuerte Verzögerungsschaltung (zweite spannungsgesteuerte Verzögerungsschaltung) zum Steuern der Verzögerung, die an das Ausgangstaktsignal der Oszillatorschaltung 63 mit dem Signal am Ausgangsanschluss 65a des Tiefpassfilters 65 angelegt wird.
Wie in 6 gezeigt ist, handelt es sich bei den Eingängen um die an die Anschlüsse 1 und 2 angelegten NRZ-Zufallssignale, die denselben Verlauf haben. Jedoch sind die Signale phasenverschieden und der später noch beschriebene PLL-Regelkreis stellt die Gegenkopplung der Phasendifferenz bereit, wodurch die Phasenrastung erzielt wird.
7 ist ein Blockschema des PLL-Regelkreises nach dem dritten Beispiel. Da es sich bei einem in 7 gezeigten Teil, dem dieselbe Bezugszahl wie in 2 oder 6 zugeteilt ist, um dasselbe Bauteil handelt, unterbleibt dessen Beschreibung. In 7 bezeichnet Bezugszahl 100 einen PLL-Regelkreis, der eine Phasendetektorschaltung nach dieser Erfindung verwendet, Bezugszahl 60 bezeichnet eine Phasendetektorschaltung nach dieser Erfindung, Bezugszahl 12 bezeichnet eine Kippschaltung, um das NRZ-Zufallssignal dem Eingangsanschluss der Multiplizierschaltung, wobei das NRZ-Zufallssignal denselben Verlauf hat wie das in den Anschluss 1 eingegebene NRZ-Zufallssignal, und Phaseninformation über das Taktsignal bereitzustellen, das aus dem Anschluss 5 des spannungsgesteuerten Oszillatorschaltkreises 32 (2) ausgegeben wird, und eine D-Flipflopschaltung o. dgl. wird als Kippschaltung verwendet. Bezugszahl 31 bezeichnet ein Tiefpassfilter, das einen Integrationsterm in seine Übertragungsfunktion mit einbindet, indem es mit einer Ladepumpe usw. kombiniert wird, um die Fähigkeit zu verstärken, beim Eingang der CID-Signale einen erheblichen Verriegelungsverlust zu verhindern, was eines der charakteristischen Merkmale des PLL-Regelkreises 100 ist. Bezugszahl 32 bezeichnet einen spannungsgesteuerten Oszillatorschaltkreis, der in der Lage ist, eine Schwingungsfrequenz entsprechend dem Ausgang des Tiefpassfilters 31 zu verändern.
8 ist ein Ablaufdiagramm für die Phasendetektorschaltung nach dem dritten Beispiel in phasenstarrem Zustand. 8(A) stellt das in den Anschluss 1 eingegebene NRZ-Zufallssignal dar, 8(B) stellt das Signal am Ausgangsanschluss 66a der spannungsgesteuerten Verzögerungsschaltung 66 dar, 8(C) stellt das Signal am Ausgangsanschluss 61a der Subtrahierschaltung 61 dar, bei dem es sich um eines der Eingangssignale der Multiplizierschaltung 62 handelt, 8(D) stellt das Signal am anderen Eingangsanschluss 2 der Multiplizierschaltung 62 dar, und 8(E) stellt das Signal am Ausgangsanschluss 3 der Multiplizierschaltung 62 dar, bei dem es sich um das Ausgangssignal der Phasendetektorschaltung 60 handelt.
Wie in den 8(A) bis 8(E) gezeigt ist, hat das Signal am Anschluss 66a eine Wellenform, die exakt um die Zeit T verzögert ist, was der Periode des in den Anschluss 1 eingegebenen NRZ-Zufallssignals entspricht. Dies zeigt an, dass der Schaltungskomplex, der sich aus dem Oszillatorkreis 63, der Phasendifferenzerfassungsschaltung 64, dem Tiefpassfilter 65 und den spannungsgesteuerten Verzögerungsschaltungen 66 und 67 zusammensetzt, als ideale Verzögerungsschaltung B fungiert, welche die Verzögerung T genau zwischen den Anschlüssen 1 und 66a bereitstellt. Dies wird unter den folgenden Bedingungen bewerkstelligt:

(1) Die Periode des Ausgangstaktsignals des Oszillatorschaltkreises 63 ist dieselbe wie die Periode T des in den Anschluss 1 eingegebenen NRZ-Zufallssignals;
(2) der Rückführungsschaltkreis, der sich aus der Phasendifferenzerfassungsschaltung 64, dem Tiefpassfilter 65, der spannungsgesteuerten Verzögerungsschaltung 67 zusammensetzt, stellt die Gegenkopplung bereit, und dadurch kommt die Verzögerung zwischen dem Eingang und dem Ausgang der spannungsgesteuerten Verzögerungsschaltung 67 der Periode des Ausgangstaktsignals des Oszillatorschaltkreise 63 gleich, so dass ein verzögerungsstarrer Zustand hergestellt wird; und
(3) in dem Fall, dass die spannungsgesteuerten Verzögerungsschaltungen 66 und 67 durch Einbinden des Schaltungsintegrationsverfahrens genau dieselbe Steuerkennlinie haben, wird die Verzögerung zwischen dem Eingang und dem Ausgang der spannungsgesteuerten Verzögerungsschaltung 67 zu der Verzögerung zwischen dem Eingang und dem Ausgang der spannungsgesteuerten Verzögerungsschaltung 66 wie sie ist.

Wie vorstehend beschrieben, wird die Verzögerung zwischen dem Eingangsanschluss 1 und dem Ausgangsanschluss 66a der spannungsgesteuerten Verzögerungsschaltung 66 indirekt durch die Gegenkopplung gesteuert, so dass sie nicht durch die Stromvers orgungsspannungsänderung, Temperaturveränderung, Produktionsschwankungen o. dgl. beeinträchtigt wird. Die ideale Verzögerung stellt genau die Zeitdifferenz T zwischen den Wellenformen bereit, die an den beiden Eingangsanschlüssen 1 und 66a der Subtrahierschaltung 61 erscheinen, wobei die Zeitdifferenz T der Periode dieser Wellenformen entspricht. Somit weist der Anschluss 61a idealer Weise die drei Zustände ("Zustand 1", "Zustand –1" und "Zustand 0") je nach dem Codeübergang des NRZ-Zufallssignals zum Anschluss 1 auf (während des Codeübergangs oder während des Eingangs der CIDs), und die unrichtige Zustandsbestimmung, die 5(C) zu sehen ist, ergibt sich nicht. Eine Multiplikation des Signals am Anschluss 61a und des in den Anschluss 2 eingegebenen NRZ-Zufallssignals in der Multiplizierschaltung 62 führt zu einem am Anschluss 3 erscheinenden Puls, wobei der Puls eine relative Einschaltdauer hat, die mit der Phasendifferenz der in die Anschlüsse 1 und 2 eingegebenen NRZ-Zufallssignale zusammenhängt. Dieses Signal weist nicht die in 5(E) zu sehende Verzerrung auf, und die mittleren Ausgangspegel bei den jeweiligen Perioden sind dieselben. Dies bedeutet, dass sich der Ausgangspegel des Tiefpassfilters 31 nicht ungleichmäßig verändert und dementsprechend ein Jitter, der sich andernfalls in dem Taktsignal ergeben würde, das aus dem spannungsgesteuerten Oszillatorschaltkreis 32 ausgegeben wird, unterdrückt und die hohe Taktgüte aufrechterhalten werden kann.
Zusätzlich erreicht, wie in 8(E) gezeigt, die relative Einschaltdauer am Ausgangsanschluss 3 des Phasendetektorschaltung 60 50% um den phasenstarren Punkt herum, was bedeutet, dass die hohe Linearität der Phasen-/Spannungsumsetzungskennlinie erzielt werden kann. Hingegen erscheint kein Puls während des Eingangs der CID-Signale, und das Tiefpassfilter 31 erhält keine Wellenform und behält den momentanen Zustand bei, so dass die Befähigung als PLL-Regelkreis, einen erheblichen Verriegelungsverlust zu verhindern, erzielt werden kann. Dies wurde mit Bezug auf das erste Beispiel u. dgl. beschrieben.
Die Phasendetektorschaltung 60 nach dem dritten Beispiel zeichnet sich dadurch aus, dass die Verzögerungsschaltung 11 der in 1 gezeigte Phasendetektorschaltung 10 nach dem ersten Beispiel durch die ideale Verzögerungsschaltung B ersetzt wurde. Deshalb kann sie natürlich eine andere Schaltungsauslegung besitzen, welche die ideale Verzögerung bereitstellt.
Zusätzlich kann es die in 4 gezeigte Phasendetektorschaltung 40 nach dem zweiten Beispiel sein, deren Verzögerungsschaltung 11 durch eine die ideale Verzögerung bereitstellende Schaltung, beispielsweise die ideale Verzögerungsschaltung B ersetzt ist.
Wie vorstehend beschrieben, kann nach dem dritten Beispiel der PLL-Regelkreis, der in der Lage ist, einen erheblichen Verriegelungsverlust während des Eingangs der im NRZ-Zufallssignal enthaltenen CIDs zu verhindern, dadurch hergestellt werden, dass die Phasendetektorschaltung mit der wie in 6 gezeigten Schaltungsauslegung verwendet wird. Zusätzlich wird die hohe Linearität der Phasen-/Spannungsumsetzungskennlinie um den phasenstarren Punkt herum bereitgestellt, und die Verzerrung in der Ausgangswellenform der Phasendetektorschaltung kann unterdrückt werden, indem die ideale Verzögerung durch die Gegenkopplungssteuerung bereitgestellt wird, so dass der PLL-Regelkreis hergestellt werden kann, der in der Lage ist, das qualitativ hochwertige Taktsignal mit der geringen Jittereigenschaft zu extrahieren.
Viertes Beispiel
9 ist ein Blockschema einer Phasendetektorschaltung nach einem vierten Beispiel. In 9 bezeichnet Bezugszahl 10 eine Phasendetektorschaltung nach dieser Erfindung, Bezugszahl 1 bezeichnet einen Eingangsanschluss für das NRZ-Zufallssignal, Bezugszahl 118 bezeichnet einen Eingangsanschluss für das Taktsignal, Bezugszahl 111 bezeichnet eine Kippschaltung (erste Kippschaltung) zum Abtasten des Signals, das bei dem in den Anschluss 118 eingegebenen Taktsignal in den Anschluss 1 eingegeben wird, Bezugszahl 112 bezeichnet eine Kippschaltung (zweite Kippschaltung) zum Abtasten des Ausgangssignals der Kippschaltung 111 bei dem in den Anschluss 118 eingegebenen Taktsignal, und ein D-Flipflop o. dgl. wird als Kippschaltung 111 und 112 verwendet. Bezugszahl 113 bezeichnet eine Subtrahierschaltung zum Bereitstellen der Differenz zwischen dem Ausgangssignal der Kippschaltung 111 und dem Ausgangssignal der Kippschaltung 112, Bezugszahl 115 bezeichnet eine Verzögerungsschaltung zum Verzögern des in den Anschluss 1 eingegebenen NRZ-Zufallssignals um die Zeit T, die seiner Periode entspricht, Bezugszahl 114 bezeichnet eine Multiplizierschaltung zum Bereitstellen des Produkts aus dem Ausgangssignal der Subtrahierschaltung 113 (Ausgangsanschluss 113a) und dem Ausgangssignal der Verzögerungsschaltung 115 (Ausgangsanschluss 115a), und Bezugszahl 3 bezeichnet einen Ausgangsanschluss der Multiplizierschaltung 114 und ist auch der Ausgangsanschluss der Phasendetektorschaltung 110.
Wie in 9 gezeigt ist, handelt es sich bei den Eingängen um das an den Anschluss 1 angelegte NRZ-Zufallssignal und das an den Anschluss 118 angelegte Taktsignal. Der PLL-Regelkreis kann die Phasenverriegelung durch die Gegenkopplung der Phasendifferenz zwischen der (ansteigenden oder abfallenden) Veränderungsflanke des NRZ-Zufallssignals und der Anstiegsflanke des Taktsignals herstellen.
Der PLL-Regelkreis, der die Phasendetektorschaltung 110 verwendet, ist der in 7 gezeigte PLL-Regelkreis 100 nach dem dritten Beispiel, dessen Phasendetektorschaltung 60 und Kippschaltung 12 durch die Phasendetektorschaltung 110 ersetzt ist.
10 ist ein Ablaufdiagramm für die Phasendetektorschaltung nach dem vierten Beispiel in phasenstarrem Zustand. 10(A) stellt das in den Anschluss 1 eingegebene NRZ-Zufallssignal dar, 10(B) stellt das in den Anschluss 118 eingegebene Taktsignal dar, 10(C) stellt das Signal am Ausgangsanschluss 11a des Kippschaltung 111 dar, 10(D) stellt das Signal am Ausgangsanschluss 112a der Kippschaltung 112 dar, 10(E) stellt das Signal am Ausgangsanschluss 113a der Subtrahierschaltung 113 dar, 10(F) stellt das Signal am Ausgangsanschluss 115a der Verzögerungsschaltung 115 dar, und 10(G) stellt das Signal am Ausgangsanschluss 3 der Multiplizierschaltung 114 dar, welches das Ausgangssignal der Phasendetektorschaltung 110 ist.
Wie in den 10(A) bis 10(G) gezeigt ist, weisen die Wellenformen der beiden Eingangsanschlüsse 111a und 112a der Subtrahierschaltung 113 genau die Differenz T auf, die der Periode dieser Wellenformen entspricht. Diese ideale Verzögerung ist der Tatsache zuzuschreiben, dass die Kippschaltungen 111 und 112, die diese Wellenformen ausgeben, beim selben Taktsignal arbeiten, das in den Anschluss 118 eingegeben wird, und deshalb dieses nicht durch eine Stromversorgungsspannungsänderung, Temperaturveränderung, Produktionsschwankung o. dgl. beeinträchtigt wird. Die erzielte ideale Verzögerung ermöglicht den wie im dritten Beispiel zu erzielenden Betrieb, bei dem ein Puls mit einer relativen Einschaltdauer, die mit der Phasendifferenz zwischen den beiden Signalen zusammenhängt, am Ausgangsanschluss 3 der Phasendetektorschaltung 110 ohne irgendeine Verzerrung während des Codeübergangs erscheint, und kein Puls während des Eingangs der CIDs erscheint.
Hier beeinträchtigt in der Verzögerungsschaltung 115, die in der Phasendetektorschaltung 110 enthalten ist, die Abweichung der Verzögerungszeit die Phasendifferenz in phasenstarrem Zustand zwischen dem in den Anschluss 1 eingegebenen NRZ-Zufallssignal und dem in den Anschluss 118 eingegebenen Taktsignal. Im Gegensatz zum Fall der Verzögerungsschaltung 11, die in der Phasendetektorschaltung 10 nach dem ersten Beispiel enthalten ist, setzt die Abweichung der Verzögerungszeit jedoch die Güte des im PLL-Regelkreis extrahierten Taktsignals nicht herab, d. h. verursacht keinen Jitter o. dgl. Somit kann die Verzögerungsschaltung 115 nicht nur mit einer Schaltung wie der in 6 gezeigten idealen Verzögerungsschaltung A ausgeführt werden, sondern auch mit einer einfachen Schaltung wie einer Pufferschaltung.
Indem, wie vorstehend beschrieben, nach dem vierten Beispiel die Phasendetektorschaltung mit der wie in 9 gezeigten Schaltungsauslegung verwendet wird, wird derselbe Vorteil wie im dritten Beispiel bereitgestellt, und zwar der Vorteil, dass der PLL-Regelkreis hergestellt wird, der in der Lage ist, einen erheblichen Verriegelungsverlust während des Eingangs der im NRZ-Zufallssignal enthaltenen CIDs zu verhindern, die hohe Linearität der Phasen-/Spannungsumsetzungskennlinie um den phasenstarren Punkt herum bereitgestellt wird, und die Verzerrung in der Ausgangswellenform der Phasendetektorschaltung durch Vorsehen der idealen Verzögerung unter Verwendung der beiden Kippschaltungen unterdrückt werden kann, so dass der PLL-Regelkreis hergestellt werden kann, der in der Lage ist, das qualitativ hochwertige Taktsignal mit der geringen Jittereigenschaft zu extrahieren. Zusätzlich ist das vierte Beispiel vorteilhafter Weise für eine Miniaturisierung der Schaltung und eine Senkung des Stromverbrauchs geeigneter als das erste Beispiel.
Ausführungsform der Erfindung
11 ist ein Blockschema einer Phasendetektorschaltung nach einer Ausführungsform der Erfindung. In 11 bezeichnet Bezugszahl 120 eine Phasendetektorschaltung nach dieser Erfindung, Bezugszahl 1 bezeichnet einen Eingangsanschluss für das NRZ-Zufallssignal, Bezugszahl 2 bezeichnet einen Eingangsanschluss für das NRZ-Zufallssignal, das dieselbe Periode und denselben Verlauf hat wie das in den Anschluss 1 eingegebene und um θ phasenverzögerte Signal, Bezugszahl 121 bezeichnet eine Verzögerungsschaltung zum Ausgeben des Signals, das um die Zeit (T – δT) verzögert wurde, die etwas kürzer ist als die Periode T des in den Anschluss 1 eingegebenen NRZ-Zufallssignals, Bezugszahl 61 bezeichnet eine Subtrahierschaltung zum Bereitstellen der Differenz zwischen dem in den Anschluss 1 eingegebenen Signal und dem Ausgangssignal der Verzögerungsschaltung 121 (Ausgangsanschluss 121a), Bezugszahl 62 bezeichnet eine Multiplizierschaltung zum Bereitstellen des Produkts aus dem Ausgangssignal der Subtrahierschaltung 61 (Ausgangsanschluss 61a) und dem in den Anschluss 2 eingegebenen Signal, und Bezugszahl 3 bezeichnet einen Ausgangsanschluss der Multiplizierschaltung 62 und ist auch der Ausgangsanschluss der Phasendetektorschaltung 120.
Wie in 11 gezeigt ist, handelt es sich bei den Eingängen um die in die Anschlüsse 1 und 2 eingegebenen NRZ-Zufallssignale, welche dieselben Verläufe haben. Allerdings sind die Signale phasenverschieden, und der PLL-Regelkreis stellt die Gegenkopplung der Phasendifferenz bereit, wodurch die Phasenstarre hergestellt wird.
Der PLL-Regelkreis, der die Phasendetektorschaltung verwendet, ist der in 7 gezeigte PLL-Regelkreis 100 nach dem dritten Beispiel, dessen Phasendetektorschaltung 60 durch die Phasendetektorschaltung 120 ersetzt wurde.
12 ist ein Ablaufdiagramm für die Phasendetektorschaltung nach der Ausführungsform dieser Erfindung in phasenstarrem Zustand. 12(A) stellt das in den Anschluss 1 eingegebene NRZ-Zufallssignal dar, 12(B) stellt das Signal am Ausgangsanschluss 121a der Verzögerungsschaltung 121 dar, 12(C) stellt das Signal am Ausgangsanschluss 61a der Subtrahierschaltung 61 dar, das eines der Eingangssignale der Multiplizierschaltung 62 ist, 12(D) stellt das Signal am anderen Eingangsanschluss 2 der Multiplizierschaltung 62 dar, 12(E) stellt das Signal am Ausgangsanschluss 3 der Multiplizierschaltung 62 dar, welches das Ausgangssignal der Phasendetektorschaltung 120 ist.
Wie in den 12(A) bis 12(E) gezeigt ist, weist entsprechend dem Codeübergang des in den Anschluss 1 eingegebenen NRZ-Zufallssignals (während des Codeübergangs oder während des Eingangs der CID-Signale) der Ausgangsanschluss 61a einen von drei Zuständen auf ("Zustand 1", "Zustand –1" oder "Zustand 0"). Jedoch wird aufgrund der Abweichung der Verzögerungszeit δT in der Verzögerungsschaltung 121 der "Zustand 0" immer nur in der letzten δT der Periode erreicht, während der sich der Code am Anschluss 1 ändert. Eine Multiplikation dieser Wellenform und des in den Anschluss 2 eingegebenen NRZ-Zufallssignals in der Multiplizierschaltung 61 führt zu einer Wellenform am Anschluss 3, wobei die Wellenform eine relative Einschaltdauer hat, die mit der Phasendifferenz zwischen den in die Anschlüsse 1 und 2 eingegebenen Signalen zusammenhängt, und auch bei dieser Wellenform die Wellenform während der letzten δT der Periode verzerrt ist. Jedoch sind bei dieser Wellenform die mittleren Ausgangspegel unter den Perioden dieselben. Dies bedeutet, dass, obwohl das Ausgangssignal der Phasendetektorschaltung 120 verzerrt ist, die Verzerrung nicht unregelmäßig ist, so dass der Ausgangspegel des Tiefpassfilters 31 des PLL-Regelkreises nicht fluktuiert, im Ergebnis der Jitter in dem aus der spannungsgesteuerten Oszillatorschaltung 32 ausgegebenen Taktsignal unterdrückt und die hohe Güte des Taktsignals aufrechterhalten werden kann.
Das vorstehende Ergebnis liegt vor, wenn die Verzögerung in der Verzögerungsschaltung 121 (T – δT) ist, die ein wenig kürzer ist als die Periode T, d. h. im Falle von δT > 0. Die Verzögerungsschaltung 121 kann nicht nur mit einer Schaltung wie etwa der in 7 gezeigten idealen Schaltung B, sondern auch mit einer einfachen Schaltung wie einer Pufferschaltung ausgeführt sein.
Wenn die δT so eingestellt wird, dass sie ausreichend kleiner ist als die Periode T, ist die Pulsweite der Wellenform am Ausgangsanschluss 3 der Phasendetektorschaltung 120 nicht so schmal wie in 12(E) gezeigt, so dass die hohe Linearität der Phasen-/Spannungsumsetzungskennlinie sichergestellt werden kann. Zusätzlich wird während des Eingangs des CID-Signals keinerlei Wellenform aus dem Anschluss 3 ausgegeben, so dass die Befähigung, einen erheblichen Verriegelungsverlust zu verhindern, hergestellt werden kann, indem der momentane Zustand als PLL-Regelkreis aufrechterhalten wird.
Bei der in 11 gezeigten Phasendetektorschaltung 120 nach dieser Erfindung werden die in die Anschlüsse 1 und 2 eingegebenen Signale durch Vi(t) bzw. Vi(t – θT/2π) dargestellt. Hier steht das Bezugszeichen θ für die Phasendifferenz des Signals am Anschluss 2 gegenüber dem Eingangssignal am Anschluss 1, und dementsprechend steht der Term θT/2π für die Zeitverzögerung des Signals am Anschluss 2 gegenüber dem Eingangssignal am Anschluss 1. Da das Ausgangssignal der Verzögerungsschaltung 121, die das in den Anschluss 1 eingegebene NRZ-Zufallssignal um T – δT verzögert, was ein wenig kürzer ist als die Zeit T, die seiner Periode entspricht, durch Vi(t – (T – δT)) dargestellt werden kann, kann ein Signal Vo(t) am Ausgangsanschluss 3 der Multiplizierschaltung 62, bei dem es sich um den Ausgang der Phasendetektorschaltung 120 handelt, durch die folgende Formel (3) dargestellt werden: Vo(t) = (Vi(t) – Vi(t – (T – δT))) × Vi(t – θT/2π) (3)
Deshalb kann anstelle der in 11 gezeigten Schaltungsauslegung der Phasendetektorschaltung 120 eine andere Schaltungsauslegung verwendet werden, welche die Formel (3) erfüllt.
Indem, wie vorstehend beschrieben, nach der Ausführungsform die Phasendetektorschaltung mit der wie in 11 gezeigten Schaltungsauslegung verwendet wird, wird, auch wenn die Verzögerung aufgrund verschiedener Veränderungen abweicht, derselbe Vorteil wie im dritten oder vierten Beispiel bereitgestellt, und zwar der Vorteil, dass der PLL-Regelkreis hergestellt wird, der in der Lage ist, einen erheblichen Verriegelungsverlust während des Eingangs der im NRZ-Zufallssignal enthaltenen CIDs zu verhindern, die hohe Linearität der Phasen-/Spannungsumsetzungskennlinie um den phasenstarren Punkt herum bereitgestellt wird, und keinerlei unregelmäßige Verzerrung in der Ausgangswellenform der Phasendetektorschaltung erscheint, so dass der PLL-Regelkreis hergestellt werden kann, der in der Lage ist, das qualitativ hochwertige Taktsignal mit der geringen Jittereigenschaft zu extrahieren. Zusätzlich ist die Ausführungsform vorteilhafter Weise zur Miniaturisierung der Schaltung und zur Senkung des Stromverbrauchs geeignet.
Das dritte und vierte Beispiel und die Ausführungsform wurden angesichts des Problems entwickelt, wie die Verzerrung in der Ausgangswellenform, die durch die Stromversorgungsspannungsänderung, Temperaturveränderung und Produktionsschwankung o. dgl. in der in 1 gezeigten Phasendetektorschaltung nach dem ersten Beispiel zu unterdrücken ist, wobei, um das Problem zu lösen, das dritte und vierte Beispiel es mit sich bringen, die Abweichung der Verzögerung zu unterdrücken, die durch die vorstehend beschriebenen Veränderungen in der Verzögerungsschaltung 11 verursacht wird, die in der Phasendetektorschaltung 10 nach dem ersten Beispiel enthalten ist, und die Ausführungsform es mit sich bringt, die unregelmäßige Verzerrung in der Ausgangswellenform zu verhindern, welche die Taktgüte herabsetzen.
Wie vorstehend beschrieben, kann mit der Phasendetektorschaltung nach den Beispielen, welche die wie durch die Formel (1) (1, 6 und 9) oder Formel (2) (4) dargestellte Schaltungsauslegung verwenden, die Phasendetektorschaltung hergestellt werden, die einen erheblichen Verriegelungsverlust während des Eingangs der CIDs verhindert, und eine hohe Linearität der Phasen-/Spannungsumsetzungskennlinie um den phasenstarren Punkt im Betrieb des Vergleichs der Phasen von NRZ-Zufallssignalen im PLL-Regelkreis hat.
Indem zusätzlich mit der Phasendetektorschaltung nach dieser Erfindung die wie durch die Formel (3) (11) dargestellte Schaltungsauslegung im PLL-Schaltkreis verwendet wird, um einen Takt aus dem NRZ-Zufallssignal zu extrahieren und das Signal wiederherzustellen, wird der Mechanismus hergestellt, um einen erheblichen Verriegelungsverlust während des Eingangs des CID-Signals zu verhindern, die hohe Linearität der Phasen-/Spannungsumsetzungskennlinie um den phasenstarren Punkt wird bereitgestellt, und jegliche unregelmäßige Verzerrung in der Ausgangswellenform wird unterdrückt, so dass der PLL-Regelkreis bereitgestellt werden kann, der in der Lage ist, das qualitativ hochwertige Taktsignal mit der geringen Jittereigenschaft zu extrahieren.
INDUSTRIELLE ANWENDBARKEIT
Wie vorstehend beschrieben, ist die Phasendetektorschaltung nach dieser Erfindung als Phasendetektorschaltung nützlich, die in der Lage ist, einen erheblichen Verriegelungsverlust während des Eingangs der CIDs zu verhindern, und eine hohe Linearität der Phasen-/Spannungsumsetzungskennlinie um den phasenstarren Punkt herum im Vergleichsbetrieb der Phasen von NRZ-Zufallssignalen im PLL-Regelkreis zu haben. Insbesondere ist sie als Phasendetektorschaltung geeignet, die in der Lage ist, den Mechanismus zum Verhindern eines erheblichen Verriegelungsverlusts während des Eingangs des CID-Signals zu bilden, die hohe Linearität der Phasen-/Spannungsumsetzungskennlinie um den phasenstarren Punkt herum bereitzustellen, und jegliche unregelmäßige Verzerrung in der Ausgangswellenform im PLL-Regelkreis zu unterdrücken, der zum Extrahieren eines Takts aus dem NRZ-Zufallssignal und zur Wiederherstellung des Signals verwendet wird, wodurch der PLL-Regelkreis hergestellt wird, der in der Lage ist, das qualitativ hochwertige Taktsignal mit der geringen Jittereigenschaft zu extrahieren.

Claims

Phasendetektorschaltung (120) zum Ausgeben eines Signals, das eine DC-Spannungskomponente enthält, die mit einer Phasendifferenz θ zwischen zwei Eingangssignalen Vi(t) und Vi(t – θT/2π) zusammenhängt, Folgendes umfassend: eine Verzögerungsschaltung (121) zum Empfangen des Eingangssignals Vi(t) und zum Ausgeben eines Signals Vi(t – (T – δT)), das um die Zeit (T – δT) verzögert ist, wobei T die Dauer eines eingegebenen NRZ-Zufallssignals ist; eine Subtrahierschaltung (61) zum Ausgeben einer Differenz zwischen dem eingegebenen NRZ-Zufallssignal Vi(t) und dem Signal Vi(t – (T – δT)), das von der Verzögerungsschaltung (121) verzögert wurde; eine Multiplizierschaltung (62) zum Ausgeben eines Produkts eines anderen eingegebenen NRZ-Zufallssignals Vi(t – θT/2π), welches denselben Verlauf hat wie das eingegebene NRZ-Zufallssignal, und der Phasendifferenz θ und eines Ausgangs der Subtrahierschaltung (61), wobei der Ausgang Vo(t) der Phasendetektorschaltung (120) lautet: Vo(t) = (Vi(t) – Vi(t – (T – δT))) × Vi(t – θT/2π).
Phasendetektorschaltung nach Anspruch 1, wobei δT = 0 ist.
Phasendetektorschaltung (40) zum Ausgeben eines Signals, das eine DC-Spannungskomponente enthält, die mit einer Phasendifferenz θ zwischen zwei NRZ-Eingangssignalen Vi(t) und Vi(t – θT/2π) zusammenhängt, Folgendes umfassend: eine erste Multiplizierschaltung (21a) zum Ausgeben eines Produkts eines eingegebenen NRZ-Zufallssignals Vi(t) und des anderen eingegebenen NRZ-Zufallssignals Vi(t – θT/2π) mit demselben Verlauf wie das Signal, und der Phasendifferenz θ; eine Verzögerungsschaltung (11) zum Empfangen des eingegebenen NRZ-Signals Vi(t) und zum Ausgeben eines Signals Vi(t – (T – δT)), das um die Zeit (T – δT) verzögert ist, wobei T eine Schwingungsdauer des eingegebenen NRZ-Zufallssignals ist; eine zweite Multiplizierschaltung (21b), die sich von der ersten Multiplizierschaltung (21a) unterscheidet, zum Ausgeben eines Produkts des anderen eingegebenen NRZ-Zufallssignals Vi(t – θT/2π) und eines Ausgangs der Verzögerungsschaltung (11); und eine Subtrahierschaltung (13) zum Ausgeben einer Differenz zwischen einem Ausgang der ersten Multiplizierschaltung (21a) und einem Ausgang der zweiten Multiplizierschaltung (21b); wobei der Ausgang Vo(t) der Phasendetektorschaltung (40) lautet: Vo(t) = (Vi(t) – Vi(t – (T – δT))) × Vi(t – θT/2π).
Phasendetektorschaltung nach Anspruch 3, wobei δT = 0 ist.