WO2000045592A1 - Dispositif photodetecteur - Google Patents

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WO2000045592A1
WO2000045592A1 PCT/JP2000/000468 JP0000468W WO0045592A1 WO 2000045592 A1 WO2000045592 A1 WO 2000045592A1 JP 0000468 W JP0000468 W JP 0000468W WO 0045592 A1 WO0045592 A1 WO 0045592A1
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signal
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light
integration
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PCT/JP2000/000468
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Seiichiro Mizuno
Original Assignee
Hamamatsu Photonics K.K.
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    • H03M1/1205—Multiplexed conversion systems
    • H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters

Definitions

  • the present invention relates to a light receiving device that outputs a captured one-dimensional image or two-dimensional image as a digital signal.
  • a light receiving device such as a solid-state imaging device has a plurality of light receiving elements arranged in an array and outputs a voltage signal corresponding to the amount of light received by each light receiving element.
  • some solid-state imaging devices convert the analog voltage signal into a digital signal (A / D conversion) and output the digital signal. If the voltage signal exceeds a predetermined value at the time of this A / D conversion, the digital signal output by A / D conversion based on the voltage signal has a value corresponding to the predetermined value.
  • a / D conversion convert the analog voltage signal into a digital signal (A / D conversion) and output the digital signal. If the voltage signal exceeds a predetermined value at the time of this A / D conversion, the digital signal output by A / D conversion based on the voltage signal has a value corresponding to the predetermined value.
  • the above-mentioned saturation is prevented from occurring by setting the expected maximum value of the voltage signal or a value higher than the expected value as the predetermined value.
  • the dynamic range was
  • Solid-state imaging devices are used, for example, in passive distance measuring devices incorporated in cameras.
  • this distance measuring device the reflection of the spot light projected onto the subject from the light emitting diode LED n or the like is imaged by the two solid-state imaging devices, and the distance is measured based on the two captured images.
  • the spot light component is imaged, the background light component is also superimposed and imaged, so when the spot light is not projected, only the background light component is imaged by each of the two solid-state imaging devices. By taking the difference between them, an image of only the spot light component is obtained, and the ranging accuracy is improved.
  • an image of only the spot light component is obtained by subtracting the imaging result of the background light component from the imaging result of the spot light component and the background light component.
  • the present invention has been made in order to solve the above-described problems, and provides a light-receiving / imaging device that does not saturate even when the amount of received light is large and has excellent A / D conversion resolution even when the amount of received light is small.
  • the purpose is to:
  • the light receiving device includes: (1) N (N ⁇ 2) light receiving elements which are arranged one-dimensionally or two-dimensionally and each output a current signal corresponding to the amount of received light; N first integration circuits that are provided corresponding to the light receiving elements and accumulate charges according to the current signal output from each light receiving element and output a voltage signal; and (3) N first integration circuits.
  • An integration circuit and a first maximum value detection circuit that detects the maximum value of the voltage signal output from the integration circuit; and (4) an A / D conversion range is set based on the maximum value detected by the first maximum value detection circuit.
  • an A / D conversion circuit for converting the N first integration circuits and the voltage signals output therefrom into digital signals and outputting the digital signals.
  • This light receiving device includes N (N ⁇ 2) sets of light receiving elements and a first integration circuit.
  • the first integration circuit electric charges are accumulated according to a current signal output according to the amount of light received by each light receiving element, and a voltage signal is output.
  • N first integration circuits The maximum value of the voltage signals output from each is detected by the first maximum value detection circuit.
  • the A / D conversion circuit sets the A / D conversion range based on the maximum value detected by the first maximum value detection circuit, and sets the voltage signal output from each of the N first integration circuits. Is converted into a digital signal and output.
  • the second largest value can be used instead of the maximum value, and if necessary, a value in an appropriate order is used. You can also. That is, the first maximum value detection circuit can be a first detection circuit that selects and detects a specific signal from the N voltage signals.
  • the present light receiving device is provided (1) for each of the N light receiving elements, and accumulates charges based on the current signals output from each light receiving element and outputs a voltage signal.
  • a timing control circuit for controlling.
  • the light receiving device is provided with N sets of a light receiving element, a second integrating circuit, a switch element, a capacitor, and a first integrating circuit which are connected in this order as one set.
  • the capacitive element and the first integration circuit of each set constitute a so-called CDS (Correlated Double Sampling) circuit.
  • CDS Correlated Double Sampling
  • the second integration circuit a current signal output according to the amount of light received by each light receiving element is input, and based on the current signal, charges are accumulated and a voltage signal is output.
  • the maximum value of the voltage signals output from each of the N second integration circuits is detected by the second maximum value detection circuit. And by the timing control circuit.
  • each of the first integration circuit and the second integration circuit is controlled based on the maximum value detected by the second maximum value detection circuit.
  • the voltage signal output from the second integration circuit Means that various noise components have been removed.
  • the second maximum value detection circuit can be a second detection circuit that selects and detects a specific signal from the N voltage signals.
  • the light receiving device is a light receiving device used together with a light projecting means for projecting a spot light toward a subject
  • the timing control circuit comprises: (1) the light projecting device emits the spot light to the object; During the first period, the N light receiving elements accumulate the first charge amount in the N second integrating circuits based on the current signals output by receiving and outputting the spot light component and the background light component. (2) Next, during the second period in which the spot light is not projected on the subject by the light projecting means, the second light receiving elements receive the background light component and output the second light signal based on the current signal.
  • the charge amount is accumulated in the N second integrator circuits, and the charge amount corresponding to the difference between the first charge amount and the second charge amount is accumulated in the N first integrator circuits. It is also preferable that In this case, even if the background light component of the light received by the light receiving element is larger than the spot light component, the imaging result of the background light component is subtracted from the imaging result of the spot light component and the background light component. An image of only the spot light component is obtained by the first integration circuit.
  • the digital signal output from the A / D conversion circuit based on the spot light component obtained as a result of the subtraction has excellent resolution.
  • FIG. 1 is a circuit diagram of the solid-state imaging device according to the present embodiment.
  • FIG. 2 is a circuit diagram of a maximum value detection circuit of the solid-state imaging device according to the present embodiment.
  • FIG. 3 is a circuit diagram of a timing control circuit of the solid-state imaging device according to the present embodiment.
  • FIG. 4 is a circuit diagram of an A / D conversion circuit of the solid-state imaging device according to the present embodiment.
  • FIG. 5 is a detailed circuit diagram of the variable capacitance integration circuit in the A / D conversion circuit.
  • FIG. 6 is a timing chart for explaining the operation of the solid-state imaging device according to the present embodiment.
  • 7A, 7B, 7C, and 7D are circuit diagrams for explaining the operation of the A / D conversion circuit.
  • FIG. 1 is a circuit diagram of a solid-state imaging device as a light receiving device according to the present embodiment.
  • Solid-state imaging device comprises N photodiodes (light receiving elements) PDi ⁇ PD N, an integrating circuit (second integration circuit) to each photodiode PD n 1 0 n, the switch element SW n2 , A capacitive element C n2 , an integrating circuit (first integrating circuit) 20 n and a hold circuit 30 n .
  • the solid-state imaging device includes a maximum value detection circuit (second maximum value detection circuit, second detection circuit) 100, a maximum value detection circuit (first maximum value detection circuit, first detection circuit) 200, and a timing control circuit.
  • a circuit 300, an A / D conversion circuit 400 and a shift register 500 are provided.
  • the capacitance element C n2 and the integration circuit 20 n constitute a so-called correlated double sampling (CDS) circuit.
  • the photodiode PD n has an anode terminal grounded, and a power source terminal connected to the input terminal of the integration circuit 10 n .
  • the photodiode PD n outputs a current signal corresponding to the amount of received light from the anode terminal to the input terminal of the integration circuit 10 n .
  • the integrating circuit 10 n includes an amplifier A nl , a capacitance element C nl and a switch element SW nl connected in parallel with each other between an input terminal and an output terminal.
  • the switch element sw nl When the switch element sw nl is closed, the integration circuit 10 n discharges and initializes the capacitive element c nl .
  • the switch SW nl When the switch SW nl is open, the charge input from the photodiode PD n to the input terminal is stored in the capacitor C nl , and a voltage signal corresponding to the stored charge is output from the output terminal.
  • the switch element SW nl opens and closes based on a reset signal RS1 output from the timing control circuit 300.
  • Switch element SW n2 and the capacitor C n2 is between the input terminal of the integrating circuit 1 0 n output terminals and the integration circuits 20 n, and are connected in series in this order.
  • the switch element SWn2 opens and closes based on a control signal SWCNT output from the timing control circuit 300.
  • the integrating circuit 20 n includes an amplifier A n2 , a capacitance element C n3, and a switch element SW n3 connected in parallel between an input terminal and an output terminal.
  • the switch element sw n3 When the switch element sw n3 is closed, the integrating circuit 20 n discharges and initializes the capacitive element c n3, and when the switch element sw n3 is open, the power input to the input terminal from the capacitive element c n2 is input.
  • the load is stored in the capacitance element c n3 , and a voltage signal corresponding to the stored charge is output from the output terminal.
  • the switch element SW n3 opens and closes based on the reset signal RS2 output from the timing control circuit 300.
  • the hold circuit 30 n includes a switch element SW n4 and an amplifier An n3 between the input terminal and the output terminal in order, and a connection point between the switch element SW n4 and the amplifier An n3 is grounded via a capacitive element C n4. I have.
  • Hold circuit 30 n stores the voltage signal outputted from the integrating circuit 20 n when the switch element SW n4 are closed the capacitor C n4, even after the switch element SW n4 open, the capacitor element C n4 Holds the voltage signal and outputs the voltage signal via the amplifier An3 .
  • the switch element SW n5 is provided between the output terminal of the hold circuit 30 n and the input terminal of the A / D conversion circuit 400. Each switch element SW n5 is sequentially closed based on the control signal output from the shift register 500, and sequentially outputs the voltage signal output from each hold circuit 30 n to the A / D conversion circuit 400.
  • Maximum value detecting circuit 1 00 the input voltage signal v nl output from the integrating circuit 1 o n And detects the maximum voltage value V Mxl which is the maximum value among them, and outputs it to the timing control circuit 300 .
  • Maximum value detecting circuit 2 0 0 receives the voltage signal V n2 are output from the holding circuit 3 0 n, detects a maximum voltage value V max2 is the maximum value of these A / D conversion circuit Output to 400.
  • the timing control circuit 300 inputs the maximum voltage value Vmaxl output from the maximum value detection circuit 1000, and resets the reset signal RS1 , which controls the opening and closing of the switch element SW nl , and opens and closes the switch element SW n2 . It outputs a control signal SWCNT for controlling and a reset signal RS2 for controlling opening and closing of the switch element SWn3 .
  • the A / D conversion circuit 400 inputs the maximum voltage value V nax2 output from the maximum value detection circuit 200, and sets the maximum voltage value V max2 as the A / D conversion range. Then, A / D conversion circuit 4 0 0, a voltage signal V n2 output from the holding circuit 3 0 n are sequentially inputted through the Sui' switch element SW n5, a digital signal the voltage signal (analog signal) And output.
  • FIG. 2 is a circuit diagram of the maximum value detection circuit 100 of the solid-state imaging device according to the present embodiment. The same applies to the circuit configuration of the maximum value detection circuit 200.
  • the maximum value detection circuit 100 includes NMOS transistors 1-1, resistors R1-R3, and a differential amplifier A1.
  • the source terminal of each transistor T n is grounded, the drain terminal of each transistor T eta is resistor is connected to the power supply voltage Vdd through R 3, through the resistor R 1 inversion of the differential amplifier A 1 Connected to input terminal.
  • the gate terminal of the transistor T n is connected to the output terminal of the integrating circuit 1 0 eta, and inputs the voltage signal V nl.
  • a feedback resistor R3 is provided between the inverting input terminal and the output terminal of the differential amplifier A1, and the non-inverting input terminal of the differential amplifier A1 is grounded.
  • the voltage signal V nl output from each integration circuit 100 n is input to the gate terminal of the transistor T n , and the potential according to the maximum value of each voltage signal V nl is obtained. It appears at the drain terminal of the transistor T n. Then, the potential of the drain terminal differs by an amplification factor corresponding to the ratio of the resistance values of the resistors R1 and R2. The amplified voltage is amplified by 1, and the amplified voltage value is output from the output terminal as the maximum voltage value v maxl .
  • FIG. 3 is a circuit diagram of the timing control circuit 300 of the solid-state imaging device according to the present embodiment.
  • the timing control circuit 300 includes a comparison circuit A2, a NOR circuit Nl and N2, a NAND circuit AN1, AND circuits AN2 and AN3, an inverter circuit IN1 to IN3, a resistor R4, and a capacitance element. It includes a CI, D-type flip-flop DF, a counter circuit 31 °, and a register circuit 320.
  • Comparison circuit A2 is logic the maximum voltage value V maxl and criteria voltage V ref output from the maximum value detecting circuit 100 and the voltage comparison, can the maximum voltage value V Naxl exceeds the reference voltage V ref Outputs "H" comparison signal CM.
  • the reference voltage Vref is set in advance to a voltage lower than the maximum value that the maximum voltage value Vmaxl can take.
  • the output terminal of the comparison circuit A2 is connected to one input terminal of the NOR circuit N1.
  • the N ⁇ R circuit N1 and the other NOR circuit N2 constitute an RS flip-flop circuit, and the reset signal RS and the stop signal ST are input to the remaining two input terminals of the NOR circuit N2.
  • the switching signal C SW is output from the output terminal of the NOR circuit N1.
  • the inverter circuit IN2 generates a reset signal RS1 by inverting the switching signal CSW.
  • the D-type flip-flop DF has a data input terminal D to which an underflow signal UNF from the counter circuit 310 is input, a clock input terminal CLK to which a relatively high frequency synchronous clock signal CK is input, and a reset input terminal CLR. , A reset signal RS is input. Then, the NAND circuit AN 1 generates a reset signal RS 2 by performing a logical inversion process using a logical product of the inverted output Q 1 B of the D-type flip-flop DF and the start signal ST.
  • the AND circuit AN 2 performs an AND operation on the inverted signal of the start signal ST and the switching signal CSW by the inverter circuit IN 1, and supplies the output signal to the up-count control input terminal UP of the counter circuit 310. I do.
  • the county circuit 3 10 The start signal ST is input to the down count control input terminal DOWN, and the synchronous clock signal CK is input to the clock input terminal CLK.
  • the up-count control input terminal U ⁇ is at logic “ ⁇ ” and the down-count control input terminal DOWN is at logic “L”, the counter circuit 310 performs an up-count operation in synchronization with the synchronous clock signal CK.
  • the count value data CD is output while being held in the register circuit 320, and when overflow occurs, the overflow data OVF is output.
  • the up-count control input terminal UP is at a logic “L” and the down-count control input terminal DOWN is at a logic “H”
  • the down-count operation is performed in synchronization with the synchronization clock signal CK, and the counting is performed.
  • Numerical data CD is output via the register circuit 320, and when an underflow condition is reached, the underflow data UNF is output.
  • the inverting circuit IN 3 logically inverts the reset signal RS 1 output from the inverting circuit IN 2 and applies the inverted logical signal to one input terminal of the AND circuit AN 3 via the resistor R 4. Input.
  • the one input terminal of the AND circuit AN3 is grounded via the capacitive element C1, and the other input terminal receives the reset signal RS1.
  • the AND circuit AN3 calculates the logical product of the logical signals input to the two input terminals, and outputs the logical product as the control signal SWCNT.
  • the inverter circuit IN3, the resistor R4, the capacitive element C1 and the AND circuit AN3 constitute a circuit for detecting the rising edge of the reset signal RS1.
  • the signal is output from the AND circuit AN3 for a time determined by the resistance of the resistor R4 and the capacitance of the capacitor C1.
  • the control signal SWCNT becomes logic "H”.
  • FIG. 4 is a circuit diagram of the A / D conversion circuit 400 of the solid-state imaging device according to the present embodiment.
  • the A / D conversion circuit 400 includes a variable capacitance integration circuit 410, a comparison circuit A4, a capacitance control unit 420, and a read unit 430.
  • the variable capacitance integration circuit 410 is composed of a capacitance element C2, an amplifier A3, and a variable capacitance section C400. And a switch element SW1.
  • Amplifier A 3 is a voltage signal V n2 are sequentially reached via Suitsuchi element SW n5 is outputted from the holding circuit 3 0 n, is input to the inverting input terminal via the capacitor C 2.
  • the non-inverting input terminal of amplifier A3 is grounded.
  • the variable capacitance section C400 has a variable capacitance and is controllable, is provided between the inverting input terminal and the output terminal of the amplifier A3, and stores an electric charge according to the input voltage signal.
  • the switch element SW1 is provided between the inverting input terminal and the output terminal of the amplifier A3.
  • variable capacitor section C400 When the switch element SW1 is open, the variable capacitor section C400 stores electric charge. The charge accumulation at C400 is reset.
  • the variable capacitance integration circuit 410 receives voltage signals sequentially output from the output terminals of the switch elements SW n5 , integrates the voltage signals in accordance with the capacitance of the variable capacitance section C 400, and integrates the integration. The result is an integrated signal.
  • the comparison circuit A 4 inputs the integration signal output from the variable capacitance integration circuit 410 to the inverting input terminal, and inputs the maximum voltage value V max2 output from the maximum value detection circuit 200 to the non-inverting input terminal. Then, the values of these two input signals are compared in magnitude, and a comparison result signal which is the result of the magnitude comparison is output.
  • the capacitance control unit 420 receives the comparison result signal output from the comparison circuit A 4 and outputs a capacitance instruction signal C for controlling the capacitance of the variable capacitance unit C 400 based on the comparison result signal. At the same time, when it is determined that the value of the integration signal and the maximum voltage value V max2 match with a predetermined resolution based on the comparison result signal, the first voltage corresponding to the capacitance value of the variable capacitance section C 400 is determined. Output a digital signal.
  • the readout unit 430 receives the first digital signal output from the capacitance control unit 420, and outputs a second digital signal corresponding to the first digital signal.
  • the second digital signal indicates a value obtained by removing the offset value of the variable capacitance integration circuit 410 from the value of the first digital signal.
  • the read section 430 is, for example, a storage element, inputs the first digital signal as an address, and outputs the data stored in the storage element at that address as a second digital signal. This second data
  • the signal is a light detection signal output from the solid-state imaging device according to the present embodiment.
  • variable capacitance section C400 includes capacitance elements C411 to C414, switch elements SW411 to SW414, and switch elements SW421 to SW424.
  • the capacitor C 41 1 and the switch SW 41 1 are connected in cascade with each other and provided between the inverting input terminal and the output terminal of the amplifier A 3.
  • the switch SW 42 1 is connected to the capacitor C 41 It is provided between the connection point of the switch element 1 and the switch element SW411 and the ground potential.
  • the capacitive element C 4 12 and the switch element SW 412 are connected in cascade with each other and provided between the inverting input terminal and the output terminal of the amplifier A 3 .
  • the switch element SW 422 includes the capacitive element C 412 and the switch element.
  • the capacitance element C413 and the switch element SW413 are cascade-connected to each other and provided between the inverting input terminal and the output terminal of the amplifier A3.
  • the switch element SW423 is composed of the capacitance element C413 and the switch element SW413. Is provided between the connection point and the ground potential.
  • the capacitor C 414 and the switch SW414 are connected in cascade with each other and provided between the inverting input terminal and the output terminal of the amplifier A3.
  • the switch SW424 is composed of the capacitor C414 and the switch SW4. It is provided between the connection point of SW414 and the ground potential.
  • Each of the switch elements SW411 to SW414 opens and closes based on C11 to C14 of the capacitance instruction signal C output from the capacitance control unit 420.
  • Each of the switch elements SW421 to SW424 opens and closes based on C21 to C24 of the capacitance instruction signal C output from the capacitance control unit 420. Also, the capacitance values of the capacitance elements C 41 1 to C 414 to C 4 are
  • the switch elements SW421 to SW424 perform the discharge in the capacitors C411 to C414 due to conduction and reset in the integration operation, and the capacitor elements C411 to C414 output the signal level.
  • the combined capacitance increases, so that the output signal level decreases. . If the combined capacitance is increased, the output signal level will be reduced, and the saturation will be suppressed. However, because the output signal level is low, A / D conversion cannot be performed precisely. In this example, as described later, the output signal level is automatically adjusted so that the output signal level becomes maximum within a range not exceeding the maximum value vmax2 .
  • a light emitting diode LED n of the solid-state imaging device is more or singular according to the present embodiment: a case will be described in which configuration the passive distance measurement device together with (light projecting means see Figure 1). That is, in the operation described below, the background light component is removed by performing the two processes of the first cycle T1 and the second cycle T2, and the light is emitted from the light emitting diode LE D n to the subject. It outputs a light detection signal for only the spot light component thus obtained.
  • the light-emitting diode LED n is turned on to stop the charging of the second-stage integration circuit 2 On, and the charging (integration) of the first-stage integration circuit 1 On is started. Is measured.
  • the maximum voltage value V maxl gradually rises due to charging, but if this exceeds the reference voltage V ref , the integration operation of each integration circuit 10 and the measurement of the charging period by the counter circuit 310 stop. That is, the period from when the light emitting diode LED n is turned on to when the integrated value of the light amount reaches a predetermined value is measured with respect to the output of the photodiode that gives the maximum integrated value.
  • the measured period is proportional to the intensity of all light incident on the photodiode.
  • the above integrated value is stored in the capacitor Cln .
  • the integration circuits 10 n and 20 n start the integration operation only during the same period as the above measurement period.
  • the integration during this period is proportional to the background light intensity.
  • both integration circuits are operated, the accumulated charge is subtracted. Therefore, the output obtained by removing the background light intensity in the latter from the total incident light intensity in the former by turning on and off the light-emitting diode LED n is output to the latter-stage integrating circuit 20. Output from. The details are described below.
  • FIG. 6 is a timing chart for explaining the operation of the solid-state imaging device according to the present embodiment.
  • the start signal ST is maintained at the logic “L”, and the light emitting diode LED n is driven by the inverted signal of the start signal ST to emit light.
  • the reset signal RS 2 becomes logic “H”, so that the switch SW of the integration circuit 20 n is closed and charging of the capacitor C n3 is stopped.
  • the reset signal RS instantaneously becomes logic "H”.
  • the switching signal CSW is inverted to logic "H”
  • the reset signal RS1 becomes logic "H”. Invert to "L”.
  • the switch element SW nl of the integration circuit 10 n opens. Further, since the up-count control input contact UP becomes logic "H” and the down-count control input contact DOWN becomes logic "L", the counter circuit 310 starts up-count operation.
  • each photodiode PD n receives both the spot light component and the background light component emitted from the light emitting diode LED n and reflected by the subject, and generated by the photodiode PD n . Outputs a current signal. Then, since each integrating circuit 10 n receives the current signal and accumulates charges in the capacitive element C nl , the voltage signal V nl output from the output terminal of each integrating circuit 10 n gradually increases. Also, the maximum voltage value v naxl output from the maximum value detection circuit 100 gradually increases. Then, the counter circuit 310 counts the charging period.
  • the period until time t2 when the maximum voltage value v maxl output from the maximum value detection circuit 100 exceeds the reference voltage Vref is T1.
  • the value of the voltage signal output from the output terminal of the integration circuit 10 n at this time t 2 is defined as V nll .
  • the value corresponding to the spot light component and I ns, if a value corresponding to the background light component and I nd, below Holds is defined as V nll .
  • V nll (I "s + I nd) ⁇ 1 / C nl ⁇ (3)
  • the control signal SWCNT is a predetermined period a logic "H”
  • the closed switch element SW n2 is a predetermined period, and more so, then the value V NLL voltage signal capacitor C Stored in n2 .
  • the counter circuit 310 holds the count value CD corresponding to the time T1 as it is inside, and also holds the count value CD in the register circuit 320. It should be noted here that when the intensity of light incident on the photodiode PD n is weak, the time required for the maximum voltage value V maxl to exceed the reference voltage V rei becomes longer, so that the counter circuit 3 10 Holds the count value CD indicating T 1 for a long time, and conversely, if the light intensity is strong, the time until the maximum voltage value V maxl exceeds the reference voltage V rei becomes shorter, The circuit 310 holds the count value CD indicating the short time T1. Therefore, the count value CD held in the count circuit 310 becomes a value proportional to the light intensity.
  • the start signal ST is inverted to logic “H”
  • the reset signal RS is set to logic “H”.
  • the light emission of the light emitting diode LED n is stopped. Therefore, the switching signal CSW output from the NOR circuit N 1 constituting the RS flip-flop circuit is synchronized with the inversion to the logic “H”, and the reset signal RS 1 is inverted to the logic “L”.
  • the reset signal RS 2 also becomes logic “L”. That is, the switch element SW nl of the integration circuit 10 n is opened, and the switch element SW n3 of the integration circuit 20 n is also opened. Further, since the count-up control input contact UP becomes logic “L” and the count-down control input contact DOWN becomes logic “H”, the count circuit 310 starts the countdown operation from the value CD held. I do.
  • the integrating circuit 10 n inputs a current signal corresponding to only the background light component output from the photodiode PD n and accumulates electric charges in the capacitive element C nl .
  • the integration circuit 20 n charges the capacitor C n3 with the difference between the charge of the capacitor C nl and the charge of the capacitor C n2 in accordance with the law of conservation of charge.
  • the value of the voltage signal output from the output terminal of the integrating circuit 10 n at the time t 4 is set to V nl2 . Further, the current signal input from the photodiode PD n to the input terminal of the integration circuit 10 n corresponds to only the background light component, and the following relationship is satisfied if the value is Ind .
  • V nl2 I nd - T 1 / C nl ⁇ (4)
  • the integration circuit 20 n stops the integration operation in the period T1 and performs the integration operation in the period T2, the charge according to the following equation is applied to the capacitance elements C n2 and C n3 according to the law of charge conservation. Will be retained.
  • V n2 I ns * d n2 / ( n nl C n3 no
  • V n2 I ns 'T / C nl ' (7)
  • each hold circuit 30 ⁇ is closed for a certain period, and the voltage signal V n2 output from the output terminal of each integration circuit 20 n is held by the capacitive element C n4 .
  • the voltage signal V n2 held in the capacitive element C n4 passes through the amplifier An n3 and becomes the output of the hold circuit 30 n .
  • Voltage signal output from the hold circuit 30 n is with the maximum voltage value V Nax2 enter the maximum value detecting circuit 200 is detected, the Suitsuchi elements SW n5 are sequentially closed by Shifutore Soo evening 500 A / D conversion circuit 4
  • variable capacitance integration circuit 410 At time t4 when the above-described period T2 ends, the variable capacitance integration circuit 410 The switch SW1 is closed, and the variable capacitance integration circuit 410 is in a reset state. Further, the switch elements SW411 to SW414 of the variable capacitance integrator circuit 410 are closed, and the switch elements SW421 to SW424 are respectively opened, and the capacitance value of the variable capacitance section C400 becomes C. Is set to
  • switch element SW1 at time t 4 after the certain time is opened, switch element SW 15 is also opened.
  • Voltage signal V 12 output from the hold circuit 3 is input to the variable capacitance integration circuit 4 10 via Suitsu switch element SW 15.
  • the value of the voltage signal V 12 and the capacitance value C of the variable capacitance section C 400 are obtained.
  • the charge Q corresponding to the above flows into the variable capacitance section C 400 (see FIG. 7A).
  • the value V sa of the integration signal output from the variable capacitance integration circuit 410 is represented by the following equation.
  • the capacitance control section 420 opens the switch elements SW412 to SW414 of the variable capacitance section C400, and then closes the switch elements SW422 to SW424 (see FIG. 7B).
  • the capacitance value of the variable capacitance section C 400 becomes Ci
  • the value V sb of the integration signal output from the variable capacitance integration circuit 410 is expressed by the following equation.
  • This integration signal is input to the comparison circuit A4, and the value is compared with the maximum voltage value Vmax2 .
  • the capacitance control unit 420 receives the comparison result, further opens the switch element SW422 of the variable capacitance unit C400, and then closes the switch element SW412 (see FIG. 7C).
  • the capacitance value of the variable capacitance section C 400 becomes C, + C 2
  • the value V sc of the integrated signal output from the variable capacitance integration circuit 410 is represented by the following equation.
  • V SC Q / (0, + 0 2 ) ⁇ (10)
  • This integration signal is input to the comparison circuit A4, and its value is compared with the maximum voltage value Vmax2 and the magnitude ratio. Are compared.
  • the capacitance control unit 420 receives the comparison result, and further opens the switch elements SW411 and SW422 of the variable capacitance unit C400, and thereafter switches the switch elements SW412 and SW42. Close 1 (see Figure 7D). As a result, the capacitance value of the variable capacitance section C 400 becomes C 2 , and the value V sd of the integrated signal output from the variable capacitance integration circuit 410 is expressed by the following equation.
  • V sd Q / C 2- (ll)
  • This integration signal is input to the comparison circuit A4, and the value is compared in magnitude with the maximum voltage value Vmax2 .
  • variable capacitance integrator circuit 4 10 the comparison circuit A 4 and the capacitance controller
  • the feedback loop consisting of 420 sets the capacitance value of the variable capacitance section C 400 until the capacitance control section 420 determines that the value of the integrated signal and the reference potential V Bax2 match with a predetermined resolution, and Repeat the magnitude comparison between the value of the integration signal and the maximum voltage value ⁇ ⁇ 2 .
  • the capacitance control unit 420 outputs a digital signal corresponding to the final capacitance value of the variable capacitance unit C 400. Output to reading unit 430.
  • the reading unit 430 receives the digital signal output from the capacity control unit 420 as an address, and stores the digital signal stored at that address of the storage element in the light of the solid-state imaging device according to the present embodiment. Output as a detection signal.
  • the voltage signal V 12 of the first photo-diode P is corresponding to the amount of the spot light received is, A / D converter circuit 400 is converted into a digital signal, the digital signal is a light detection signal Is output as
  • the voltage signal V n2 corresponding to the amount of the spot light received by the second and subsequent photodiodes PD n is converted into a digital signal by the A / D conversion circuit 400, and the digital signal is detected by the light detection. They are output sequentially as signals.
  • the maximum value of each voltage signal V n2 input to the variable capacitance integration circuit 410 is the maximum voltage value V Mx2 , and the maximum value of the capacitance value of the variable capacitance section C 400 is C. Therefore, from the above equation (8), the maximum value of the charge Q flowing into the variable capacitance section C 400 is V max2 * C. It is. When a certain n-th voltage signal V n2 is at the maximum voltage value V max2 , all of the switch elements SW 411 to SW 414 of the variable capacitance section C 400 are closed to be variable. The capacitance value of the capacitance section C 400 is C Q.
  • the maximum voltage value Vmax2 output from the maximum value detection circuit 200 and input to the comparison circuit A4 can be A / D converted without the A / D conversion circuit 400 being saturated. It defines the maximum value of the voltage signal V n2 that can be obtained, that is, the A / D conversion range.
  • the entire range of the A / D conversion range is effectively used. Can be used. That is, the solid-state imaging device according to the present embodiment does not saturate even when the amount of received light is large, and has excellent A / D conversion resolution even when the amount of received light is small.
  • the A / D is calculated based on the spot light component obtained as a result of the subtraction.
  • the digital signal output from the conversion circuit 400 has excellent resolution.
  • the electric charge is set according to the current signal output according to the amount of light received by each light receiving element. Is accumulated and a voltage signal is output.
  • the maximum value among the N first integration circuits and the voltage signals output from the first integration circuits is detected by the first maximum value detection circuit.
  • the A / D conversion circuit the A / D conversion range is set based on the maximum value detected by the first maximum value detection circuit, and the N first integration circuits and the voltage signals output therefrom are digitally converted. It is converted into a signal and output. Therefore, even if the amount of received light is large, no saturation occurs, and even if the amount of received light is small, the resolution of A / D conversion is excellent.
  • the second integration circuit outputs the current output according to the amount of light received by each light receiving element.
  • a signal is input, electric charges are accumulated based on the current signal, and a voltage signal is output.
  • the maximum value of the N second integration circuits and the voltage signal output from the N second integration circuits is detected by the second maximum value detection circuit.
  • the timing control circuit The operation timing of each of the first integration circuit and the second integration circuit is controlled based on the maximum value detected by the second maximum value detection circuit, and the voltage signal output from the second integration circuit has various noise components. Has been removed.
  • the background light component is larger than the spot light component in the light received by the light receiving element
  • an image of only the spot light component is obtained by the first integration circuit.
  • the digital signal output from the A / D conversion circuit based on the spot light component obtained as a result of the subtraction has excellent resolution.
  • Rukoto using numerical second largest instead of the maximum value V maxl or V max 2, Rukoto using numerical second largest also, also, if necessary, can be used a number of arbitrary order.
  • the present invention can be used for a light receiving device.

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Description

明糸田 技術分野
本発明は、 撮像した 1次元像または 2次元像をデジタル信号として出力する受 光装置に関するものである。 背景技術
固体撮像装置等の受光装置は、 複数の受光素子がァレィ状に配列されてなり、 各受光素子が受光した光の光量に応じた電圧信号を出力する。 また、 固体撮像装 置によっては、 アナログ信号である上記電圧信号をデジタル信号に変換 （A/D 変換） して、 このデジタル信号を出力するものもある。 もし、 この A/D変換の 際に電圧信号が所定値を越える場合には、 その電圧信号に基づいて A/D変換さ れ出力されるデジタル信号は、 その所定値に対応する値となって飽和し、 その結 果、 正確な撮像が得られないという問題点がある。 そこで、 従来では、 上記電圧 信号の予想される最大値またはそれ以上の値を上記所定値として設定することに より、 上記のような飽和が起こらないようにしていた。 また、 対数圧縮等のテク ニックを用いてダイナミックレンジを拡げる場合もあった。
また、 固体撮像装置は、 例えばカメラに組み込まれるパッシブ測距装置に用い られている。 この測距装置では、 発光ダイオード L E D n等から被写体に投光さ れたスポット光の反射を 2つの固体撮像装置それそれにより撮像し、 撮像された 2つの像に基づいて測距が行われる。 このとき、 スポット光成分を撮像する際に は背景光成分も重畳されて撮像されることから、 スポット光が投光されていない ときに 2つの固体撮像装置それぞれにより背景光成分のみを撮像して、 両者の差 分をとることでスポット光成分のみの像を得て、 測距精度の向上を図っている。 発明の開示 しかし、 従来の受光装置における A/D変換では、 飽和が起こらないようにす るために上記所定値として大きな値を設定することから、 受光素子が受光する光 の光量が小さい場合、 すなわち、 上記電圧信号の値が小さい場合には、 出力され るデジ夕ル信号の分解能は悪くなる。
さらに、 受光装置が測距装置に用いられる場合のように、 スポット光成分およ び背景光成分の撮像結果から背景光成分の撮像結果を差し引くことによりスポッ ト光成分のみの像を得る場合には、 以下のような問題点がある。 すなわち、 スポ ット光成分に比べて背景光成分が大きい場合には、 その背景光成分が重畳された スポット光成分を受光したときの上記電圧信号が非常に大きくなり、 それ故、 飽 和が起こらないようにするために上記所定値として更に大きな値を設定する必要 がある。 したがって、 差し引いた結果として得られるスポット光成分に基づいて 出力されるデジタル信号は分解能が更に悪くなる。
本発明は、 上記問題点を解消する為になされたものであり、 受光量が大きくて も飽和することなく、 受光量が小さくても A/D変換の分解能が優れた受光撮像 装置を提供することを目的とする。
本受光装置は、 （1 )一次元又は二次元状に配列され、 受光した光の光量に応じ た電流信号を各々出力する N ( N≥ 2 ) 個の受光素子と、 （2) N個の受光素子そ れそれに対応して設けられ、 各受光素子から出力された電流信号に応じて電荷を 蓄積して電圧信号を出力する N個の第 1積分回路と、 （3) N個の第 1積分回路そ れそれから出力される電圧信号の最大値を検出する第 1最大値検出回路と、 （4) 第 1最大値検出回路により検出された最大値に基づいて A/D変換レンジを設定 して、 N個の第 1積分回路それそれから出力される電圧信号をデジタル信号に変 換して出力する A/D変換回路と、 を備えることを特徴とする。
この受光装置は、 受光素子および第 1積分回路を N ( N≥ 2 ) 組備えている。 第 1積分回路では、 各受光素子において受光された光の光量に応じて出力された 電流信号に応じて電荷が蓄積され電圧信号が出力される。 N個の第 1積分回路そ れぞれから出力された電圧信号のうちの最大値が第 1最大値検出回路により検出 される。 そして、 A/D変換回路では、 第 1最大値検出回路により検出された最 大値に基づいて A/D変換レンジが設定されて、 N個の第 1積分回路それぞれか ら出力された電圧信号はデジタル信号に変換されて出力される。 なお、 第 1最大 値検出回路において選択され検出される信号としては、 最大値の代わりに、 2番 目に大きい数値を用いることもでき、 また、 必要であれば、 適当な順番の数値を 用いることもできる。 すなわち、 第 1最大値検出回路は、 N個の電圧信号の中か ら特定の信号を選択し、 検出する第 1検出回路とすることができる。
また、 本受光装置は、 （1 ) N個の受光素子それぞれに対応して設けられ、 各受 光素子から出力された電流信号に基づいて電荷を蓄積して電圧信号を出力する N 個の第 2積分回路と、 （2) N組の第 2積分回路および第 1積分回路の間に順に設 けられたスィッチ素子および容量素子と、 （3) N個の第 2積分回路それぞれから 出力される電圧信号の最大値を検出する第 2最大値検出回路と、 （4) 第 2最大値 検出回路により検出された最大値に基づいて第 1積分回路および第 2積分回路そ れそれの動作タイミングを制御するタイミング制御回路と、 を更に備えることを 特徴としてもよい。
この場合、 受光装置は、 受光素子、 第 2積分回路、 スィッチ素子、 容量素子お よび第 1積分回路がこの順に接続されたものを 1組として、 これを N組備えてい る。 また、 各組の容量素子および第 1積分回路は、 いわゆる C D S (相関二重サ ンプリング、 Correlated Double Sampl ing) 回路を構成している。 第 2積分回路 では、 各受光素子において受光された光の光量に応じて出力された電流信号が入 力し、 この電流信号に基づいて電荷が蓄積され電圧信号が出力される。 N個の第 2積分回路それぞれから出力された電圧信号のうちの最大値が第 2最大値検出回 路により検出される。 そして、 タイミング制御回路により。 第 2最大値検出回路 により検出された最大値に基づいて第 1積分回路および第 2積分回路それぞれの 動作タイミングが制御される。 その結果、 第 2積分回路から出力される電圧信号 は、 種々のノイズ成分が除去されたものとなる。 なお、 第 2最大値検出回路にお いて選択され検出される信号としては、 最大値の代わりに、 2番目に大きい数値 を用いることもでき、 また、 必要であれば、 適当な順番の数値を用いることもで きる。 すなわち、 第 2最大値検出回路は、 N個の電圧信号の中から特定の信号を 選択し、 検出する第 2検出回路とすることができる。
また、 本受光装置は、 被写体に向けてスポット光を投光する投光手段とともに 用いられる受光装置であって、 タイミング制御回路は、 （1 ) 投光手段により被写 体にスポット光が投光されている第 1の期間に、 N個の受光素子が当該スポット 光成分および背景光成分を受光して出力した電流信号に基づいて第 1の電荷量を N個の第 2積分回路に蓄積させ、 （2) 次いで、 投光手段により被写体にスポット 光が投光されていない第 2の期間に、 N個の受光素子が背景光成分を受光して出 力した電流信号に基づいて第 2の電荷量を N個の第 2積分回路に蓄積させるとと もに、 第 1の電荷量と第 2の電荷量との差の電荷量を N個の第 1積分回路に蓄積 させる、 ことを特徴とするのも好適である。 この場合、 受光素子が受光する光の うちスポット光成分に比べて背景光成分が大きい場合であっても、 スポット光成 分および背景光成分の撮像結果から背景光成分の撮像結果を差し引くことにより、 スポット光成分のみの像が第 1積分回路により得られる。 その差し引いた結果と して得られるスポヅト光成分に基づいて A/D変換回路から出力されるデジタル 信号は、 分解能が優れたものとなる。 図面の簡単な説明
図 1は本実施形態に係る固体撮像装置の回路図である。
図 2は本実施形態に係る固体撮像装置の最大値検出回路の回路図である。
図 3は本実施形態に係る固体撮像装置のタイミング制御回路の回路図である。 図 4は本実施形態に係る固体撮像装置の A/ D変換回路の回路図である。
図 5は A/D変換回路中の可変容量積分回路の詳細な回路図である。 図 6は本実施形態に係る固体撮像装置の動作を説明するためのタイミ —トである。
図 7A、 図 7B、 図 7 C、 図 7Dは A/D変換回路の動作を説明するための回 路図である。 発明を実施するための最良の形態
以下、 添付図面を参照して本発明の実施の形態を詳細に説明する。 なお、 図面 の説明において同一の要素には同一の符号を付し、 重複する説明を省略する。 図 1は、 本実施形態に係る受光装置としての固体撮像装置の回路図である。 本 実施形態に係る固体撮像装置は、 N個のフォトダイオード （受光素子） PDi〜 PDNを備え、 各フォトダイオード PDnに対して積分回路 （第 2積分回路） 1 0n、 スイッチ素子 SWn2、 容量素子 Cn2、 積分回路 （第 1積分回路） 20nおよ びホールド回路 30nを備える。 なお、 Nは 2以上の整数であり、 nは 1以上 N 以下の任意の整数であって、 以降においても同様である。 また、 この固体撮像装 置は、 最大値検出回路 （第 2最大値検出回路、 第 2検出回路） 100、 最大値検 出回路 （第 1最大値検出回路、 第 1検出回路） 200、 タイミング制御回路 30 0、 A/D変換回路 400ならびにシフトレジス夕 500を備える。 容量素子 C n2および積分回路 20nは、 いわゆる相関二重サンプリング （CDS) 回路を構 成している。
フォトダイオード PDnは、 アノード端子が接地され、 力ソード端子が積分回 路 10nの入力端子に接続されている。 フォトダイオード PDnは、 受光した光 の光量に応じた電流信号を、 アノード端子から積分回路 10nの入力端子へ出力 する。
積分回路 10nは、 入力端子と出力端子との間に互いに並列にアンプ Anl、 容 量素子 Cnlおよびスィッチ素子 SWnlが接続されてなる。 積分回路 10nは、 スィ ツチ素子 swnlが閉じているときには、 容量素子 cnlを放電して初期化し、 スィ ツチ素子 SWnlが開いているときには、 フォトダイォード PDnから入力端子に 入力した電荷を容量素子 Cnlに蓄積して、 その蓄積された電荷に応じた電圧信号 を出力端子から出力する。 スィッチ素子 SWnlは、 タイミング制御回路 300か ら出力されるリセット信号 RS 1に基づいて開閉する。
スィッチ素子 SWn2および容量素子 Cn2は、 積分回路 1 0nの出力端子と積分回 路 20nの入力端子との間に、 この順番で直列に接続されている。 スイッチ素子 SWn2は、 タイミング制御回路 300から出力される制御信号 SWC NTに基づ いて開閉する。
積分回路 20nは、 入力端子と出力端子との間に互いに並列にアンプ An2、 容 量素子 Cn3およびスィッチ素子 SWn3が接続されてなる。 積分回路 20nは、 スィ ツチ素子 swn3が閉じているときには、 容量素子 cn3を放電して初期化し、 スィ ツチ素子 swn3が開いているときには、 容量素子 cn2から入力端子に入力した電 荷を容量素子 cn3に蓄積して、 その蓄積された電荷に応じた電圧信号を出力端子 から出力する。 スィッチ素子 SWn3は、 タイミング制御回路 300から出力され るリセヅト信号 RS 2に基づいて開閉する。
ホールド回路 30nは、 入力端子と出力端子との間に順にスィツチ素子 SWn4 およびアンプ An3を備え、 スィツチ素子 SWn4とアンプ An3との接続点が容量素子 Cn4を介して接地されている。 ホールド回路 30 nは、 スィッチ素子 SWn4が閉じ ているときに積分回路 20 nから出力された電圧信号を容量素子 Cn4に記憶し、 スィッチ素子 SWn4が開いた後も、 容量素子 Cn4の電圧信号を保持し、 その電圧 信号をアンプ An3を介して出力する。
スィヅチ素子 SWn5は、 ホールド回路 30nの出力端子と A/D変換回路 40 0の入力端子との間に設けられている。 各スイッチ素子 SWn5は、 シフトレジス 夕 500から出力される制御信号に基づいて順次に閉じて、 各ホールド回路 30 nから出力される電圧信号を A/D変換回路 400へ順次に出力する。
最大値検出回路 1 00は、 各積分回路 1 onから出力される電圧信号 vnlを入 力し、 これらのうちの最大値である最大電圧値 VMxlを検出してタイミング制御 回路 3 0 0へ出力する。 最大値検出回路 2 0 0は、 各ホールド回路 3 0 nから出 力される電圧信号 Vn2を入力し、 これらのうちの最大値である最大電圧値 Vmax2を 検出して A/D変換回路 4 0 0へ出力する。
タイミング制御回路 3 0 0は、 最大値検出回路 1 0 0から出力される最大電圧 値 Vmaxlを入力し、 スイッチ素子 S Wnlの開閉を制御するリセット信号 R S 1、 ス イッチ素子 S Wn2の開閉を制御する制御信号 S W C N T、 および、 スィッチ素子 S Wn3の開閉を制御するリセット信号 R S 2を出力する。
A/D変換回路 4 0 0は、 最大値検出回路 2 0 0から出力される最大電圧値 V nax2を入力し、 この最大電圧値 Vmax2を A/D変換レンジとする。 そして、 A/D 変換回路 4 0 0は、 各ホールド回路 3 0 nから出力される電圧信号 Vn2をスィッ チ素子 S Wn5を介して順次に入力し、 その電圧信号 （アナログ信号） をデジタル 信号に変換して出力する。
図 2は、 本実施形態に係る固体撮像装置の最大値検出回路 1 0 0の回路図であ る。 なお、 最大値検出回路 2 0 0の回路構成も同様である。 最大値検出回路 1 0 0は、 N M O Sトランジスタ 1 〜1 、 抵抗器 R 1〜R 3および差動アンプ A 1 を備える。 各トランジスタ Tnのソース端子は接地され、 各トランジスタ Τηの ドレイン端子は、 抵抗器 R 3を介して電源電圧 Vddに接続されるとともに、 抵抗 器 R 1を介して差動アンプ A 1の反転入力端子に接続されている。 トランジスタ Tnのゲート端子は、 積分回路 1 0 ηの出力端子と接続されており、 電圧信号 Vnl が入力する。 また、 差動アンプ A 1の反転入力端子と出力端子との間には帰還抵 抗器 R 3が設けられ、 差動アンプ A 1の非反転入力端子は接地されている。
この最大値検出回路 1 0 0では、 各積分回路 1 0 nから出力された電圧信号 Vnl がトランジスタ Tnのゲート端子に入力され、 各電圧信号 Vnlのうちの最大値に 応じた電位がトランジスタ Tnのドレイン端子に現れる。 そして、 そのドレイン 端子の電位は、 抵抗器 R 1および R 2それぞれの抵抗値の比に応じた増幅率で差 1により増幅され、 その増幅された電圧の値が最大電圧値 vmaxlとし て出力端子から出力される。
図 3は、 本実施形態に係る固体撮像装置のタイミング制御回路 300の回路図 である。 タイミング制御回路 300は、 比較回路 A 2、 NOR回路N lぉょびN 2、 NAND回路 AN 1、 A N D回路 A N 2および A N 3、 インバ一夕回路 I N 1〜I N3、 抵抗器 R4、 容量素子 C I、 D型フリップフロップ D F、 カウンタ 回路 31◦ならびにレジスタ回路 320を備える。
比較回路 A2は、 最大値検出回路 100から出力される最大電圧値 Vmaxlと基 準電圧 Vref とを電圧比較して、 最大電圧値 Vnaxlが基準電圧 Vref を超えていると きに論理 "H" の比較信号 CMを出力する。 なお、 基準電圧 Vref は、 予め最大 電圧値 Vmaxlが取り得る最大値より低い電圧に設定されている。
比較回路 A 2の出力端子は、 NOR回路N 1の一方の入力端子に接続されてい る。 N〇R回路N 1と他方の NOR回路 N 2とは RSフリヅプフロップ回路を構 成しており、 NOR回路 N 2の残余の 2入力端子にはリセット信号 RSとス夕一 ト信号 STが入力される。 NOR回路 N 1の出力端子からは切換え信号 C SWが 出力される。 また、 インバー夕回路 I N2は、 切換え信号 CSWを反転処理する ことによりリセット信号 RS 1を発生する。
D型フリップフロップ D Fは、 データ入力端子 Dにカウン夕回路 3 10からの ァンダーフ口一信号 U N Fが入力され、 クロック入力端子 C L Kに比較的高周波 数の同期クロック信号 CKが入力され、 リセット入力端子 CLRにリセット信号 RSが入力される。 そして、 NAND回路 AN 1は、 D型フリップフロップ DF の反転出力 Q 1 Bとスタート信号 STとの論理積をとつて論理反転処理すること によりリセット信号 RS 2を発生する。
AND回路 AN 2は、 ィンバ一夕回路 I N 1によるスタート信号 S Tの反転信 号と切換え信号 CSWとの論理積処理を行い、 その出力信号をカウンタ回路 3 1 0のアップカウント制御入力端子 UPに供給する。 さらに、 カウン夕回路 3 10 は、 ダウンカウント制御入力端子 D OWNにスタート信号 S Tが入力され、 クロ ック入力端子 CLKに同期クロック信号 CKが入力される。 そして、 カウンタ回 路 3 10は、 アップカウント制御入力端子 U Ρが論理 "Η"且つダウンカウント 制御入力端子 DOWNが論理 "L" であるときは、 同期クロック信号 CKに同期 してアップカウント動作を行うと共に、 その計数値データ CDをレジス夕回路 3 20に保持させつつ出力させ、 さらにオーバーフロー状態になるとオーバ一フロ ーデ一夕 OVFを出力する。一方、 アップカウント制御入力端子 UPが論理" L" 且つダウンカウント制御入力端子 DOWNが論理 " H " であるときは、 同期ク口 ック信号 CKに同期してダウンカウント動作を行うと共に、 その計数値デ一夕 C Dをレジスタ回路 320を介して出力し、 さらにアンダーフロー状態になるとァ ンダ一フローデータ UN Fを出力する。
インバー夕回路 I N 3は、 インバー夕回路 I N 2から出力されるリセット信号 RS 1を論理反転して、 その反転された論理信号を抵抗器 R 4を介して AND回 路 AN 3の一方の入力端子に入力させる。 AND回路 AN 3の当該一方の入力端 子は、 容量素子 C 1を介して接地されており、 他方の入力端子は、 リセット信号 RS 1が入力される。 そして、 AND回路 AN3は、 2つの入力端子それぞれに 入力される論理信号の論理積を求め、 この論理積を制御信号 SWCNTとして出 力する。 インバ一タ回路 I N3、 抵抗器 R4、 容量素子 C 1および AND回路 A N3は、リセット信号 RS 1の立ち上がりエッジを検知する回路を構成している。 すなわち、 リセヅト信号 RS 1が論理 "L" から論理 "H"へ立ち上がる時刻か ら、 抵抗器 R4の抵抗値および容量素子 C 1の容量値により定まる時間だけ、 A ND回路 AN 3から出力される制御信号 SWCNTは論理 "H" となる。
図 4は、 本実施形態に係る固体撮像装置の A/D変換回路 400の回路図であ る。 A/D変換回路 400は、 可変容量積分回路 410、 比較回路 A 4、 容量制 御部 420および読み出し部 430を備える。
可変容量積分回路 410は、 容量素子 C 2、 アンプ A3、 可変容量部 C400 およびスィッチ素子 S W 1を備える。 アンプ A 3は、 各ホールド回路 3 0 nから 出力されスィツチ素子 S Wn5を介して順次に到達した電圧信号 Vn2を、 容量素子 C 2を介して反転入力端子に入力する。 アンプ A 3の非反転入力端子は接地され ている。 可変容量部 C 4 0 0は、 容量が可変であって制御可能であり、 アンプ A 3の反転入力端子と出力端子との間に設けられ、 入力した電圧信号に応じて電荷 を蓄える。 スィッチ素子 S W 1は、 アンプ A 3の反転入力端子と出力端子との間 に設けられ、 開いているときには可変容量部 C 4 0 0に電荷の蓄積を行わせ、 閉 じているときには可変容量部 C 4 0 0における電荷蓄積をリセヅ卜する。そして、 可変容量積分回路 4 1 0は、 各スィツチ素子 S Wn5の出力端子から順次に出力さ れた電圧信号を入力し、 可変容量部 C 4 0 0の容量に応じて積分し、 積分した結 果である積分信号を出力する。
比較回路 A 4は、 可変容量積分回路 4 1 0から出力された積分信号を反転入力 端子に入力し、 最大値検出回路 2 0 0から出力された最大電圧値 Vmax2を非反転 入力端子に入力し、 これら 2つの入力信号の値を大小比較して、 その大小比較の 結果である比較結果信号を出力する。
容量制御部 4 2 0は、 比較回路 A 4から出力された比較結果信号を入力し、 こ の比較結果信号に基づいて可変容量部 C 4 0 0の容量を制御する容量指示信号 C を出力するとともに、 この比較結果信号に基づいて積分信号の値と最大電圧値 V max2とが所定の分解能で一致していると判断した場合に可変容量部 C 4 0 0の容 量値に応じた第 1のデジタル信号を出力する。
読み出し部 4 3 0は、 容量制御部 4 2 0から出力された第 1のデジタル信号を 入力し、 この第 1のデジタル信号に対応する第 2のデジタル信号を出力する。 第 2のデジタル信号は、 第 1のデジタル信号の値から可変容量積分回路 4 1 0のォ フセット値を除去した値を示すものである。 読み出し部 4 3 0は、 例えば記憶素 子であり、 第 1のデジタル信号をアドレスとして入力し、 記憶素子のそのアドレ スに記憶されているデ一夕を第 2のデジタル信号として出力する。 この第 2のデ ジ夕ル信号は、本実施形態に係る固体撮像装置から出力される光検出信号となる。 図 5は、 A/D変換回路 400中の可変容量積分回路 4 10の詳細な回路図で ある。 この図では、 1/24 = 1/1 6の分解能を有する A/D変換機能を備え る回路構成を示し、 以下、 この回路構成で説明する。
この図に示すように、 可変容量部 C 400は、 容量素子 C 41 1〜C 4 14、 スィツチ素子 SW41 1〜SW414およびスィツチ素子 SW42 1〜SW42 4を備える。 容量素子 C 41 1およびスィッチ素子 SW41 1は、 互いに縦続接 続されて、 アンプ A 3の反転入力端子と出力端子との間に設けられており、 スィ ツチ素子 SW42 1は、 容量素子 C 4 1 1およびスィツチ素子 SW41 1の接続 点と接地電位との間に設けられている。 容量素子 C 4 1 2およびスィッチ素子 S W412は、 互いに縦続接続されて、 アンプ A3の反転入力端子と出力端子との 間に設けられており、 スィッチ素子 SW422は、 容量素子 C 412およびスィ ツチ素子 SW412の接続点と接地電位との間に設けられている。 容量素子 C 4 13およびスィッチ素子 SW413は、 互いに縦続接続されて、 アンプ A 3の反 転入力端子と出力端子との間に設けられており、 スィッチ素子 SW423は、 容 量素子 C413およびスィツチ素子 SW413の接続点と接地電位との間に設け られている。 また、 容量素子 C 4 14およびスィッチ素子 SW414は、 互いに 縦続接続されて、アンプ A 3の反転入力端子と出力端子との間に設けられており、 スィツチ素子 SW424は、 容量素子 C 414およびスィツチ素子 SW4 14の 接続点と接地電位との間に設けられている。
スィヅチ素子 SW41 1〜SW4 14それぞれは、 容量制御部 420から出力 された容量指示信号 Cのうち C 1 1〜C 14に基づいて開閉する。 スィツチ素子 SW42 1〜SW424それぞれは、 容量制御部 420から出力された容量指示 信号 Cのうち C 2 1〜C 24に基づいて開閉する。 また、 容量素子 C 41 1〜C 414の容量値 〜C4は、
C,= 2 C2= 4 C3= 8 C4 ·'·(1) C!+C^+Cs+C Co -(2)
なる関係を満たす。
すなわち、 スィッチ素子 SW42 1〜SW424は、 導通によって容量素子 C 4 1 1〜C414に蓄積された電荷の放電、 積分動作におけるリセットを行うも のであり、 容量素子 C 41 1〜C4 14は出力信号レベルを決定するものであつ て、 スイツチ素子の導通によつて電荷蓄積が可能な容量素子 C 41 1〜 C 414 の数が多いほど、 これらの合成容量は増加するので、 出力信号レベルは小さくな る。 合成容量を増加させておけば、 出力信号レベルは小さくなるので、 飽和は抑 制される。 しかしながら、 出力信号レベルは小さいので、 A/D変換を精密に行 うことができない。 本例では、 後述のように、 最大値 vmax2を越えない範囲で 最大となるように出力信号レベルを自動調整する。
次に、 本実施形態に係る固体撮像装置の動作について説明する。 なお、 以下で は、 本実施形態に係る固体撮像装置が複数或いは単数の発光ダイオード L E D n (投光手段：図 1参照） とともにパッシブ測距装置を構成する場合について説明 する。 すなわち、 以下に説明する動作は、 第 1の周期 T 1および第 2の周期 T 2 の 2回の処理を行うことによって、 背景光成分を除去して、 発光ダイオード LE D nから被写体に投光されたスポット光成分のみについての光検出信号を出力す るものである。
まず、 発光ダイオード LEDnを点灯させ、 後段側積分回路 2 Onの充電を停 止させると共に、 前段側積分回路 1 O nの充電 （積分） を開始し、 カウン夕回路 3 10によって、 この充電期間を計測する。 充電によって最大電圧値 Vmaxlは徐々 に上昇していくが、 これが基準電圧 Vref を越えた場合には、 各積分回路 10 の 積分動作及びカウンタ回路 3 10による充電期間の計測は停止する。 すなわち、 発光ダイォ一ド L E Dnの点灯から、 その光量の積分値が所定値となるまでの期 間が、 最大の積分値を与えるフォトダイオードの出力に関して計測される。 計測 された期間は、 フォトダイオードへの全入射光の強度に比例する。 なお、 上記積分値はコンデンサ Clnに蓄積される。 発光ダイオード LEDnを 消灯させると、 上記計測期間と同一の期間だけ、 積分回路 10n及び積分回路 2 0nは積分動作を開始する。 この期間における積分は背景光強度に比例する。 双 方の積分回路を動作させた場合には、 蓄積電荷の減算が行われる。 したがって、 発光ダイォード LEDnの点灯及び消灯によって、 前者における全入射光強度か ら後者における背景光強度を除去した出力が後段側積分回路 20。から出力され る。 以下、 詳説する。
図 6は、 本実施形態に係る固体撮像装置の動作を説明するためのタイミングチ ャ一トである。
まず、 周期 T 1の期間では、 スタート信号 STは論理 " L" のままに維持され ると共に、 発光ダイオード LEDnはスタート信号 STの反転信号により駆動さ れ発光する。 この状態が設定されると、 リセット信号 RS 2は論理 " H" となる ので、 積分回路 20nのスィッチ素子 SW ま閉じて、 容量素子 Cn3への充電が停 止される。
次に、 開始時刻 t 1において、 リセット信号 RSが瞬間的に論理 "H" となる ことにより、 これに同期して、 切換え信号 CSWが論理 " H" に反転し、 リセッ ト信号 RS 1が論理 "L" に反転する。 これにより、 積分回路 10nのスィツチ 素子 SWnlは開く。 さらに、 アップカウント制御入力接点 UPが論理 " H" とな り、 且つ、 ダウンカウント制御入力接点 DOWNが論理 "L" となるので、 カウ ン夕回路 3 10はアップカウント動作を開始する。
この結果、 周期 T 1の期間では、 各フォトダイオード PDnは、 発光ダイォー ド L E D nから投光され被写体により反射されたスポット光成分および背景光成 分の双方を入射し、 それによつて発生した電流信号を出力する。 そして、 各積分 回路 10nは、 その電流信号を入力して容量素子 Cnlに電荷を蓄積していくので、 各積分回路 10nの出力端子から出力される電圧信号 Vnlは次第に上昇していき、 また、 最大値検出回路 100から出力される最大電圧値 vnaxlも次第に上昇して いき、 カウンタ回路 3 10はその充電期間を計数する。
そして、 ある時刻 t 2において、 各積分回路 10nから出力される電圧信号 Vnl のうちの最大値である最大電圧値 Vmaxlが基準電圧 Vref を越えると、 比較回路 A 2から出力される比較出力 CMは論理 " H" となる。 これに同期して、 RSフリ ップフ口ップを構成する一方の NOR回路 N 1から出力される切換え信号 C SW は論理 " L" となり、 リセット信号 RS 1は論理 " H"に反転する。 これにより、 積分回路 10nのスィツチ素子 SWnlが閉じて、 各積分回路 10nの積分動作は停 止される。 さらに、 アップカウント制御入力接点 UPが論理 " L" に反転するの で、 カウン夕回路 3 10はアップカウント動作を停止する。
このように、 最大値検出回路 100から出力された最大電圧値 vmaxlが基準電 圧 Vref を越えた時刻 t 2までの期間が T 1となる。 そして、 この時刻 t 2にお ける積分回路 10nの出力端子から出力される電圧信号の値を Vnllとする。 また、 フォトダイオード PDnから積分回路 10nの入力端子に入力される電流信号の うち、 スポット光成分に対応する値を Insとし、 背景光成分に対応する値を Ind とすれば、 以下の式が成立する。
Vnll= (I„s+ Ind) · 1/Cnl 〜(3)
さらに、 リセット信号 RS 1の立ち上がりの際に、 制御信号 SWCNTが一定 期間だけ論理 " H" となり、 スィッチ素子 SWn2が一定期間だけ閉じて、 これに より、 電圧信号の値 Vnllは容量素子 Cn2に保持される。
さらに、 カウンタ回路 3 10は時間 T 1に相当する計数値 CDを内部にそのま ま保持すると共に、 レジス夕回路 320にも保持させる。 ここで注目すべきこと は、フォトダイオード PDnに入射する光の強度が弱い場合には、最大電圧値 Vmaxl が基準電圧 Vreiを越えるまでの時間が長くなるので、 カウン夕回路 3 10には 長い時間 T 1を示す計数値 CDを保持することとなり、 逆に、 光の強度が強い場 合には、 最大電圧値 Vmaxlが基準電圧 Vreiを越えるまでの時間が短くなるので、 カウンタ回路 3 10には短い時間 T 1を示す計数値 CDを保持することとなる。 したがって、 カウン夕回路 3 10に保持される計数値 CDは、 光の強度に比例し た値となる。
なお、 各フォトダイオード PDnに入射する光の強度が極めて弱く、 その結果、 最大電圧値 Vmaxlが基準電圧 Vref を越える以前に、 カウン夕回路 3 10が計数可 能容量を越えるとオーバ一フロー信号 OVFが発生するので、 測定不能状態であ ることを外部に知らせることができる。
次に、 ある時刻 t 3において、 スタート信号 STを論理 "H" に反転させると 同時に、 リセット信号 RSを論理 " H" にする。 さらに、 発光ダイオード LED nの発光を停止させる。 したがって、 RSフリップフロップ回路を構成する NO R回路 N 1から出力される切換え信号 CSWは論理 " H" に反転するのに同期し て、 リセット信号 RS 1は論理 " L" に反転し、 さらに、 リセット信号 RS 2も 論理 "L" となる。 すなわち、 積分回路 10nのスィッチ素子 SWnlは開き、 積 分回路 20nのスィッチ素子 SWn3も開く。 さらに、 アップカウント制御入力接 点 UPが論理 "L"且つダウンカウント制御入力接点 DOWNが論理 "H" とな るので、 カウン夕回路 3 10は保持している値 CDからダウンカウント動作を開 始する。
そして、 このような切換え動作の結果、 積分回路 10nは、 フォトダイオード PDnから出力された背景光成分のみに相当する電流信号を入力して、 容量素子 Cnlに電荷を蓄積していく。 積分回路 20nは、 容量素子 Cnlの充電電荷と容量素 子 Cn2の電荷との差の電荷を電荷保存の法則にしたがって、 容量素子 Cn3に充電 していく。
そして、 カウン夕回路 3 10の計数値が零になると、 その時刻 t 4においてァ ンダ一フロー信号 UNFが論理 " H" に反転し、 さらに、 D型フリップフロップ DFの反転出力 Q 1 Bが論理 " L" に反転し、 リセット信号 RS 2が論理 " H" に反転するので、 スィッチ素子 SWn3が閉じて、 期間 T 2が決まる。 すなわち、 時刻 t 3から時刻 t 4までの期間が T 2となる。 周期 T 2はカウン夕回路 3 10 の計数動作の結果決まるので、 周期 T 1と T 2とは等しくなる。
そして、 この時刻 t 4における積分回路 10nの出力端子から出力される電圧 信号の値を Vnl2とする。 また、 フォトダイオード PDnから積分回路 10nの入 力端子に入力される電流信号は、 背景光成分のみに対応するものであり、 その値 を Indとすれば、 以下の関係を満たす。
Vnl2= Ind - T 1/Cnl 〜(4)
また、 積分回路 20nは、 期間 T 1では積分動作を停止し、 期間 T 2では積分 動作を行うので、 電荷保存の法則により、 以下の式に従った電荷が容量素子 Cn2, Cn3に保持される。
(Vnll-Vnl2) · Cn2=Vn2- Cn3 〜(5)
そして、上記 （5)式に （3)式および （4)式を代入し、 T = T 1 =T 2とすると、 積分回路 20Πの出力端子から出力される電圧信号 Vn2は、 以下の式で示される 値となる。
Vn2= I ns * 丁 · n2/ (し nl · Cn3ノ ·'·(6)
また、 容量素子 Cn2の容量値と容量素子 Cn3の容量値とが互いに等しければ、 上 式は、 以下の式となる。
Vn2= Ins ' T/Cnl '··(7)
その後、 各ホールド回路 30ηのスィツチ素子 SWn4が一定期間だけ閉じて 各積分回路 20nの出力端子から出力された電圧信号 Vn2は、 容量素子 Cn4に保持 される。 容量素子 Cn4に保持された電圧信号 Vn2は、 アンプ An3を経て、 ホールド 回路 30nの出力となる。 ホールド回路 30nから出力された電圧信号は、 最大 値検出回路 200に入力して最大電圧値 Vnax2が検出されるとともに、 シフトレ ジス夕 500により各スィツチ素子 SWn5が順次に閉じられて A/D変換回路 4
00に順次に入力する。
続いて、 図 7 A〜図 7 Dを用いて、 A/D変換回路 400の動作を説明する。 上述した期間 T 2が終了した時刻 t 4においては、 可変容量積分回路 4 10のス ィツチ素子 SWlは閉じられ、 可変容量積分回路 4 1 0はリセット状態とされて いる。 また、 可変容量積分回路 4 1 0のスィツチ素子 SW4 1 1〜SW4 1 4そ れそれが閉じられ、スィツチ素子 SW42 1〜SW424それぞれが開じられて、 可変容量部 C 400の容量値が C。に設定されている。
そして、 時刻 t 4以降の或る時刻にスィッチ素子 SW1は開かれ、 スィッチ素 子 SW15も開かれる。 ホールド回路 3 から出力された電圧信号 V12は、 スイツ チ素子 SW15を介して可変容量積分回路 4 10に入力する。 可変容量積分回路 4 1 0の容量素子 C 2に電圧信号 V12が入力すると、 その電圧信号 V12の値と可変 容量部 C 400の容量値 C。とに応じた電荷 Qが可変容量部 C 400に流入する (図 7A参照） 。 このとき、 可変容量積分回路 4 1 0から出力される積分信号の 値 Vsaは、 以下の式で表される。
Vsa=V12=Q/C。〜(8)
引き続き、 容量制御部 420は、 可変容量部 C 400のスィッチ素子 SW4 1 2〜SW4 14を開いた後、 スィッチ素子 SW422〜SW424を閉じる （図 7B参照） 。 この結果、 可変容量部 C 400の容量値は Ci となり、 可変容量積 分回路 4 1 0から出力される積分信号の値 Vsbは、 以下の式で表される。
V^Q/C,… ）
この積分信号は、 比較回路 A 4に入力し、 その値が最大電圧値 Vmax2と大小比較 される。
もし、 Vsb>Vnax2であれば、 この比較結果を受けて容量制御部 420は、 さら に、 可変容量部 C 400のスイッチ素子 SW42 2を開いた後に、 スィッチ素子 SW4 1 2を閉じる （図 7 C参照） 。 この結果、 可変容量部 C 400の容量値は C, +C2となり、 可変容量積分回路 4 1 0から出力される積分信号の値 Vscは、 以下の式で表される。
VSC=Q/ (0,+ 02) ー（10)
この積分信号は、 比較回路 A 4に入力し、 その値が最大電圧値 Vmax2と大小比 較される。
また、 Vsb<VMx2であれば、 この比較結果を受けて容量制御部 420は、 さら に、 可変容量部 C 400のスィツチ素子 SW41 1および SW422を開いた後 に、 スィッチ素子 SW4 12および SW42 1を閉じる （図 7D参照） 。 この結 果、 可変容量部 C 400の容量値は C2となり、 可変容量積分回路 4 10から出 力される積分信号の値 Vsdは、 以下の式で表される。
Vsd=Q/C2-(ll)
この積分信号は、 比較回路 A 4に入力し、 その値が最大電圧値 Vmax2と大小比 較される。
以後、 同様にして、 可変容量積分回路 4 10、 比較回路 A 4および容量制御部
420からなるフィードバックループにより、 積分信号の値と基準電位 VBax2と が所定の分解能で一致していると容量制御部 420により判断されるまで、 可変 容量部 C 400の容量値の設定、 および、 積分信号の値と最大電圧値 ν χ2との 大小比較を繰り返す。 容量制御部 420は、 このようにして可変容量部 C 400 の容量素子 C 41 1〜C4 14の全てについて容量制御を終了すると、 可変容量 部 C 400の最終的な容量値に応じたデジタル信号を読み出し部 430へ向けて 出力する。
読み出し部 430では、 容量制御部 420から出力されたデジタル信号をァド レスとして入力し、記憶素子のそのアドレスに記憶されているデジ夕ルデ一夕を、 本実施形態に係る固体撮像装置の光検出信号として出力する。以上のようにして、 第 1番目のフォトダイオード P が受光したスポット光の光量に応じた電圧信 号 V12は、 A/D変換回路 400によりデジタル信号に変換され、 そのデジタル 信号が光検出信号として出力される。 以降同様にして、 第 2番目以降のフォトダ ィオード PDnが受光したスポット光の光量に応じた電圧信号 Vn2は、 A/D変 換回路 400によりデジタル信号に変換され、 そのデジタル信号が光検出信号と して順次に出力される。 可変容量積分回路 4 1 0に入力する各電圧信号 Vn2の最大値が最大電圧値 VMx2 であり、 可変容量部 C 4 0 0の容量値の最大値が C。であることから、 上記 （8) 式より、 可変容量部 C 4 0 0に流入する電荷 Qの最大値は Vmax2 * C。である。 そ して、 或る第 n番目の電圧信号 Vn2が最大電圧値 Vmax2であるときには、 可変容量 部 C 4 0 0のスィツチ素子 S W 4 1 1〜S W 4 1 4の全てが閉じられて可変容量 部 C 4 0 0の容量値は CQとなる。 一方、 他の或る第 n番目の電圧信号 Vn2が最 大電圧値 Vmax2より小さい値であるときには、 可変容量部 C 4 0 0に流入する電 荷 Qは VMx2 · C。より小さいので、 可変容量部 C 4 0 0のスィツチ素子 S W 4 1 1〜 S W 4 1 4のうち何れかが開くことにより、 可変容量積分回路 4 1 0から出 力される積分信号は最大電圧値 vnax2と等しくなる。
以上のように、 最大値検出回路 2 0 0から出力され比較回路 A 4に入力される 最大電圧値 Vmax2は、 A/D変換回路 4 0 0が飽和することなく A/D変換する ことができる電圧信号 Vn2の最大値すなわち A/D変換レンジを規定している。 しかも、 A/D変換回路 4 0 0に入力する各電圧信号 Vn2のうち何れかの値は必 ず最大電圧値 Vmax2であるから、 上記 A/D変換レンジの全ての範囲を有効に活 用することができる。 すなわち、 本実施形態に係る固体撮像装置は、 受光量が大 きくても飽和することなく、 且つ、 受光量が小さくても A/D変換の分解能が優 れたものとなる。
また、 固体撮像装置が測距装置に用いられる場合のように、 スポット光成分お よび背景光成分の撮像結果から背景光成分の撮像結果を差し引くことによりスポ ット光成分のみの像を得る場合であって、 各フォトダイォード P D nが受光する 光のうちスポット光成分に比べて背景光成分が大きい場合であっても、 その差し 引いた結果として得られるスポット光成分に基づいて A/D変換回路 4 0 0から 出力されるデジタル信号は、 分解能が優れたものとなる。
以上、 詳細に説明したとおり、 上記受光装置によれば、 第 1積分回路では、 各 受光素子において受光された光の光量に応じて出力された電流信号に応じて電荷 が蓄積され電圧信号が出力される。 N個の第 1積分回路それそれから出力された 電圧信号のうちの最大値が第 1最大値検出回路により検出される。 そして、 A/ D変換回路では、 第 1最大値検出回路により検出された最大値に基づいて A/ D 変換レンジが設定されて、 N個の第 1積分回路それそれから出力された電圧信号 はデジタル信号に変換されて出力される。 したがって、 受光量が大きくても飽和 することなく、 且つ、 受光量が小さくても A/D変換の分解能が優れたものとな る。
また、 第 2積分回路、 スィッチ素子、 容量素子および第 2最大値検出回路を更 に備える場合には、 第 2積分回路では、 各受光素子において受光された光の光量 に応じて出力された電流信号が入力し、 この電流信号に基づいて電荷が蓄積され 電圧信号が出力される。 N個の第 2積分回路それそれから出力された電圧信号の うちの最大値が第 2最大値検出回路により検出される。 そして、 タイミング制御 回路により。 第 2最大値検出回路により検出された最大値に基づいて第 1積分回 路および第 2積分回路それぞれの動作タイミングが制御されて、 第 2積分回路か ら出力される電圧信号は種々のノイズ成分が除去されたものとなる。
また、 被写体に向けてスポット光を投光する投光手段とともに用いられる場合 であって、 受光素子が受光する光のうちスポット光成分に比べて背景光成分が大 きい場合であっても、 スポット光成分および背景光成分の撮像結果から背景光成 分の撮像結果を差し引くことにより、 スポット光成分のみの像が第 1積分回路に より得られる。 その差し引いた結果として得られるスポット光成分に基づいて A /D変換回路から出力されるデジ夕ル信号は、 分解能が優れたものとなる。 なお、 上記最大値 V m a x l又は V m a x 2の代わりに、 2番目に大きい数値を用い ることもでき、 また、 必要であれば、 適当な順番の数値を用いることもできる。 産業上の利用可能性
本発明は、 受光装置に利用できる。

Claims

言青求の範囲
1 . 一次元又は二次元状に配列した N個 （N≥ 2 ) の受光素子それぞれに対応 して設けられた N個の第 1積分回路と、 前記 N個の第 1積分回路それぞれから出 力される N個の電圧信号の中から特定の信号を選択して検出する第 1検出回路と、 前記第 1検出回路によって検出された前記信号に基づいて、 前記 N個の第 1積分 回路それぞれから出力される電圧信号をデジタル信号に変換して出力する A/D 変換回路とを備えることを特徴とする受光装置。
2 .前記 N個の受光素子それそれに対応して設けられた N個の第 2積分回路と、 N組の前記第 2積分回路および前記第 1積分回路の間に順に設けられたスィツチ 素子および容量素子と、 前記 N個の第 2積分回路それぞれから出力される電圧信 号の中から特定の信号を選択して検出する第 2検出回路と、 前記第 2検出回路に より検出された前記信号に基づいて前記第 1積分回路および前記第 2積分回路そ れそれの動作タイミングを制御するタイミング制御回路とを更に備えることを特 徴とする請求の範囲第 1項記載の受光装置。
3 . 被写体に向けてスポット光を投光する投光手段とともに用いられる固体撮 像装置であって、 前記タイミング制御回路は、 前記投光手段により前記被写体に 前記スポット光が投光されている第 1の期間に、 前記 N個の受光素子が当該スポ ット光成分および背景光成分を受光して出力した電流信号に基づいて第 1の電荷 量を前記 N個の第 2積分回路に蓄積させ、 次いで、 前記投光手段により前記被写 体に前記スポット光が投光されていない第 2の期間に、 前記 N個の受光素子が前 記背景光成分を受光して出力した電流信号に基づいて第 2の電荷量を前記 N個の 第 2積分回路に蓄積させるとともに、 前記第 1の電荷量と前記第 2の電荷量との 差の電荷量を前記 N個の第 1積分回路に蓄積させることを特徴とする請求の範囲 第 2項記載の受光装置。
4 . 前記第 1検出回路で検出される前記特定の信号は、 最大値の信号であるこ とを特徴とする請求の範囲第 1項に記載の受光装置。
5 . 前記第 2検出回路で検出される前記特定の信号は、 最大値の信号である とを特徴とする請求の範囲第 2項に記載の受光装置。
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