WO1999035521A1 - Affichage a cristaux liquides - Google Patents

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    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Definitions

  • the present invention relates to a liquid crystal display device that drives a liquid crystal to display an image, and particularly to a technique suitable for being applied to a low-cost, high-performance liquid crystal display device using TFT.
  • FIG. 7 shows the configuration of a conventional image display device.
  • Pixels composed of a TFT switch 101 and a pixel capacitor 102 having a pixel electrode connected to its source electrode and a common electrode are arranged in a matrix.
  • a liquid crystal is provided at a predetermined position in the pixel capacitance 102, and the optical characteristics are modulated by a writing voltage to the pixel capacitance 102, so that an image can be displayed.
  • a gate line 103 is connected to the gate of the TFT switch 101, and a vertical shift register 105 is provided at one end of the gate line 103.
  • a signal line 104 is connected to the drain of the TFT switch 101, and a DA converter 106 is provided at one end of the signal line 104.
  • the signal input line 109 is input to the DA converter 106 via the signal latch 107.
  • the horizontal latch register 110 is input to the signal latch 107.
  • the common electrodes 108 of all the pixels are connected to one another and a constant voltage is applied.
  • each unit such as the DA converter 106 shown in FIG. 6 is configured by using a Poly Si TFT.
  • the digital input signal input to the signal input line 109 is sequentially latched by the signal latch 107 in accordance with the scanning of the horizontal shift register 110.
  • the latched input signals are collectively converted to DA converter 1 It is input to 06, converted to an analog signal and applied to the signal line 104.
  • the pixel in the row where the gate line 103 is selected by the vertical shift register 105 has the analog switch applied to the signal line 104 because the TFT switch 101 is on.
  • the signal is written to the pixel capacitance 102.
  • an electric field corresponding to the input signal is applied to the liquid crystal portion of the pixel where the signal is written, so that an image corresponding to the signal can be displayed.
  • Examples of such conventional image display devices include, for example, "Society for
  • Japanese Patent Application Laid-Open No. Hei 6-2666318 discloses that a common electrode is divided for each signal line, and a voltage having a polarity opposite to the signal voltage is applied to the common electrode in synchronization with a signal line supplied to the signal line.
  • the technology describes that the voltage between each node of the field effect transistor in the pixel is kept low.
  • the DA converter 106 since the DA converter 106 was directly connected to the signal line 104, unless the output impedance of the DA converter 106 was designed to be sufficiently small, the signal line There is a problem that the output of the DA converter 106 is modulated by the load capacity of 104. If an attempt is made to make the output impedance of the DA converter 106 sufficiently small, the area of the DA converter 106 becomes too large.
  • a buffer circuit using a single-crystal Si transistor is generally provided with a buffer circuit between the output of the DA converter 106 and the signal line 104.
  • a peripheral driver circuit including a DA converter is formed integrally with the pixel unit using a poly-Si TFT, it is extremely difficult to provide a buffer circuit. This is because, unlike Si transistors, Poly-Si TFTs inherently have extremely large variations in threshold voltage, so buffer circuits must be This is because, if provided for each column, large fixed pattern noise due to variations in the threshold voltage for each column will occur in the displayed image.
  • Japanese Patent Application Laid-Open No. Hei 6-2666318 discloses that a common electrode is provided separately for each signal line, and a voltage having the opposite polarity to the signal voltage is synchronized with the signal line supplied to the signal line. Although it discloses that the voltage is applied to the common electrode, it does not disclose any configuration for removing fixed pattern noise caused by variations in the threshold voltage of elements constituting a signal voltage application unit such as a buffer circuit.
  • An object of the present invention is to provide a liquid crystal display device of high image quality by removing fixed bang noise caused by variations in threshold voltages of elements constituting a signal voltage application unit such as a buffer circuit.
  • a common electrode is provided independently for each signal line, and the output of a signal voltage application unit such as a buffer circuit is applied to both the corresponding common electrode and the signal line.
  • a signal voltage application unit such as a buffer circuit.
  • Variations in the threshold voltage of the signal voltage application unit such as a buffer circuit provided for each column appear as variations in the offset voltage in the output of the signal application unit.
  • the variation of the threshold voltage of the column IBj depends on whether the pixel electrode for driving the liquid crystal and the common electrode is used. Is not observed. Therefore, a large fixed value caused by the variation of the threshold value of the element of the signal voltage application unit for each column It is possible to provide a high-quality liquid crystal display device without causing pattern noise in a display image.
  • FIG. 1 is a configuration diagram of one embodiment of a liquid crystal display device according to the present invention.
  • FIG. 2 is an explanatory diagram of the operation of the switching switch, the input switching switch, the signal line, the common electrode, and the gate line.
  • FIG. 3 is a diagram illustrating an example of a circuit configuration of a community gain buffer.
  • 4A and 4B are a diagram showing a planar configuration of a pixel of an embodiment of the liquid crystal display device according to the present invention, and a diagram showing a cross-sectional structure.
  • FIG. 5 is a view showing a sectional structure of a second embodiment of the liquid crystal display device according to the present invention.
  • FIG. 6 is a configuration diagram of a third embodiment of the liquid crystal display device according to the present invention.
  • FIG. 7 is a diagram illustrating a configuration example of a conventional image display device.
  • FIG. 1 is a configuration diagram of an embodiment of an image display device according to the present invention. Pixels composed of a TFT (Thin Film Transisitor) switch 1 and a pixel capacitor 2 having a pixel electrode connected to its source electrode and a common electrode are arranged in a matrix. A liquid crystal is provided at a predetermined position in the pixel capacitor 2, and the optical characteristics are modulated by the write voltage to the pixel capacitor 2, so that an image can be displayed.
  • a gate line 3 is connected to the gate of the TFT switch 1, and a vertical shift register 5 is provided at one end of the gate line 3.
  • a signal line 4 is connected to the drain of the TFT switch 1, and a switching switch 11 is provided at one end of the signal line 4.
  • the common electrode 8 is provided independently of each column 5 as a pair with the signal line 4, and one end of the common electrode 8 is similarly connected to the switching switch 11.
  • the other end of the switch 11 is provided with a community gain amplifier 14, and an input of the unity gain amplifier 14 is connected to an input switch 12.
  • the reason why the community gain amplifier is used is that the gain of the amplifier cannot be varied.
  • An amplifier having an arbitrary gain may be used as long as the gain of the amplifier can be made sufficiently close to a constant value by using a large capacity ratio or the like.
  • the other end of the input switching switch 12 is provided with a DA converter 6 on one side and a reference voltage line 13 on the other side.
  • the signal input line 9 is input to the DA converter 6 via the signal latch 7.
  • the horizontal latch register 10 is input to the signal latch 7.
  • each unit shown in FIG. 1, such as the DA converter 6, the community gain buffer 14, and the like, is configured using a Poly-Si (polycrystalline silicon) TFT.
  • a Poly-Si (polycrystalline silicon) TFT As described above, the use of the Poly-Si TFT circuit can reduce the mounting cost as in the case of using a single-crystal Si LSI.
  • the digital input signals input to the signal input line 9 are sequentially latched by the signal latch 7 according to the scanning of the horizontal shift register 10.
  • the latched input signals are collectively input to the DA converter 6 and are converted into analog signals.
  • FIG. 2 is an operation explanatory diagram of the switching switch 11, the input switching switch 12, the signal line 4, the common electrode 8, and the gate line 3.
  • the switching switch 11, the input switching switch 12, and the gate line 3 are represented by ON on the upper side and OFF on the lower side.
  • 1 1 1 1 is the common electrode 8 side of the switching switch 11
  • 1 1-2 is the signal line 4 side of the switching switch 11
  • 1 2-1 is the reference voltage line 13 side of the input switching switch 1 2
  • 1 2-2 indicates the DA converter 6 side.
  • the reference voltage is input to the input of the unity gain buffer 14 from the reference voltage line 13.
  • This reference voltage is, for example, a ground potential.
  • the switching switch 11-1 is turned on and 11-2 is turned off at the same time, so that the output of the community gain buffer 14 is output to the common electrode 8.
  • the output V 0 of the unity gain buffer 14 with respect to the reference voltage input is applied to the common electrode 8. That is, the common electrode 8 is reset to V0 from a voltage shift value due to a leak current or the like.
  • the capacity of the common electrode 8 is preferably large, and an additional capacity may be separately added.
  • the input switching switch 12-1 is turned off and 12-2 is turned on, and the analog signal voltage is input from the DA converter 6 to the input of the community gain buffer 14.
  • the switching switch 11-1 is turned off at the same time, and the output of the community gain buffer 14 is output to the signal line 4 because it is turned on and turned on 1-11.
  • the output Vn (n is the number of the gate line) of the unity gain buffer 14 for the signal voltage is applied to the signal line 4.
  • the unity gain buffer 14 is configured using a poly-Si TFT, the output of the unity gain buffer 14 includes an offset pressure V 0 due to the threshold of the TFT and a variation in the value voltage.
  • the common electrode is electrically separated for each pixel column, and the offset voltage that varies between the pixel columns is also supplied to the common electrode that is electrically separated for each pixel column. This removes fixed pattern noise on the display image that occurs between pixel columns.
  • the input switching switch 12 and the switching switch 11 are turned on and off, respectively. For example, if each period is half the period of inputting a signal to one row of pixels (horizontal scanning period), the operation margin is set. Can be secured large.
  • the input switch 12 and the switch 11 are composed of CMOS switches using TFTs.
  • FIG. 3 is a circuit configuration diagram of the community gain buffer 14.
  • the unity gain buffer 14 consists of a differential amplifier using Poly-Si TFT.
  • the input signal is input from the input unit 27 to the gate of the nMOS TFT 23 loaded with the pMOS TFT 22, and the output is output from the output unit 28 and the nMOS TFT 23 loaded with the pMOS TFT 21 Negative feedback is given to the gate of 24.
  • the nMOS TFT 25 operates as a constant current source controlled by the bias line 26.
  • the community gain buffer 14 is configured by applying negative feedback to the high gain differential amplifier.
  • FIG. 4A is a plan view of the pixel, and FIG. 4B is a position of BB ′ shown in FIG. 4A.
  • FIG. 3 is a diagram showing a cross-sectional structure of the device. Here, 2 ⁇ 2 pixels are shown for simplicity of explanation.
  • a TFT switch 1 having a gate constituted by a gate line 3 is provided on a glass substrate 31, and the drain of the TFT switch 1 is connected to a signal line 4. Further, the source of the TFT switch 1 forms a pixel capacitor 2 with the common electrode 8 via the source electrode 32.
  • the contact between the signal line 4 and the drain and the contact between the source electrode 32 and the source are omitted for simplification of the drawing.
  • the signal line 4 and the common electrode 8 are arranged in parallel, and both are perpendicular to the gate line 3.
  • the source electrode 32 forms a pixel capacitance 2 with the common electrode 8, and liquid crystal molecules 33 are arranged in the pixel capacitance 2, and the direction of the molecules is horizontally rotated by the voltage applied to the pixel capacitance 2, Modulate optical properties.
  • a glass 34 on which a polarizing film is placed is provided. 35 is an insulating film.
  • Such an in-plane switching mode of the liquid crystal is generally called IPS (In-Plane Switching).
  • IPS In-Plane Switching
  • the common electrode 8 can be connected to the source electrode 32, the TFT, or the switching switch 1. Since it can be configured on the glass substrate 31 on which 1 is mounted, it is not necessary to connect the output of the switching switch 11 to the glass 34 side, and the manufacturing process can be further facilitated.
  • the present invention can be applied to a conventional liquid crystal display device employing a vertical electric field liquid crystal mode.
  • the common electrode 8 unlike the source electrode 32, the TFT or the switching switch 11, the common electrode 8 needs to be configured on the glass 34, so that the output of the switching switch 11 4 needs to be connected. That is, the same number of wiring connections as the number of rows are required between the glass substrate 31 and the glass 34.
  • the aperture ratio can be increased by forming the common electrode 8 and the source electrode 32 with a transparent electrode using a conductive transparent film such as ITO. Needless to say.
  • the configuration of the DA converter 6 is not particularly limited.
  • the DA converter 6 can be configured by a voltage adding method using a capacitor as in the above-described conventional example, and a resistive voltage dividing method or its modification can be configured as in a driver using a general Si transistor. By using such a structure, it is possible to adopt a configuration with good gradation uniformity.
  • FIG. 5 is a diagram showing a sectional structure of a pixel according to the second embodiment of the present invention.
  • Each reference numeral in FIG. 5 is the same as the corresponding reference numeral in FIG. 4B with the addition of "A".
  • the gate of the TFT switch 1A is composed of the gate line 3A, and the drain is connected to the signal line 4A.
  • the source electrode 32 A forms a pixel capacitance 2 A with the common electrode 40.
  • Liquid crystal molecules 33 are arranged between the electrodes of the pixel capacitor 2 A, and the direction of the molecule is horizontally rotated by the voltage applied to the pixel capacitor 2 A, thereby modulating the optical characteristics.
  • the whole is provided on a glass substrate 31A, and a glass 34 on which a polarizing film is mounted is provided on the upper surface.
  • 35 A is an insulating film.
  • the switching mode of the liquid crystal is the IPS mode as in the first embodiment.
  • the common electrode 40 is wired by a common electrode wiring 8A.
  • the common electrode wiring 8A and the signal line 4A are parallel, a layout that does not require IE is possible. Therefore, in this embodiment, the common electrode wiring 8A and the signal line 4A are formed of the same metal wiring layer (for example, a metal layer of Al, Cr, etc.). Glass substrate 3 1 A ⁇ On the parallel main plane, the common electrode wiring 8A and the signal line 4A are laid out in parallel, and are formed in the same process. This makes it possible to simplify the process steps.
  • the gate line 3A is formed of a wiring layer different from these, but the signal line 4A for transmitting an image signal and the common electrode wiring 8A are lower resistance wirings. This allows faster signal input to the pixel.
  • the width of the common electrode wiring 8A is increased to reduce the resistance per unit length. This is because the capacitance of the common electrode wiring 8A and the signal line 4A is larger than the signal line 4A because the pixel capacitance 2A for one pixel column is added to the common electrode wiring 8A. This was done to get closer.
  • the source electrode 32 A and the common electrode 40 constitute a pixel capacitance 2 A, but a parasitic capacitance exists between the source electrode 32 A and the common electrode 40 between adjacent pixels.
  • the pixel capacitance 2 A is a capacitance for driving the liquid crystal according to the input signal, but since the parasitic capacitance is a capacitance that causes the liquid crystal to malfunction, the interval indicated as “interval 1” in FIG. 5 is large. The interval shown as “interval 2” should be small.
  • the glass 34 on which the light-shielding film is mounted is provided with a color filter 42 and a light-shielding layer 41.
  • the light-shielding layer 41 covers the “interval 2”, and the malfunction of the liquid crystal causes visual characteristics. Prevents influence.
  • FIG. 6 is a configuration diagram of another embodiment of the liquid crystal display device according to the present invention.
  • the configuration of this embodiment is basically the same as that of the first embodiment, except that the input of the unity gain amplifier 14 is directly connected to the DA converter 6, and Are connected to the input from the reset pulse input line 40.
  • the output of the community gain amplifier 14 is switched between the offset output V0 and the signal output Vn with respect to the reference voltage input by turning off the input switching switch 12 and the switching switch 11.
  • the output of the community gain amplifier 14 is set to the offset output V 0 for the reset input by the presence or absence of the reset signal to the DA converter 6 via the reset pulse input line 40. Switch to signal output.
  • the DA converter 6 outputs an analog signal of the reference level in the output range.

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Description

明 細 書 液晶表示装置 技術分野
本発明は、 液晶を駆動して画像を表示する液晶表示装置に係わり、 特に T F Tを用いた低価格で高性能の液晶表示装置に適用して好適な技術に関する。 背景技術
従来の画像表示装置の構成を図 7に示す。
T F Tスィッチ 1 0 1と、 そのソース電極に接続された画素電極と共通電極 とを有する画素容量 1 0 2で構成される画素が、 マトリクス状に配置されてい る。 画素容量 1 0 2には所定の位置に液晶が設けられており、 画素容量 1 0 2 への書き込み電圧によつて光学特性が変調され、 画像を表示することができる。 T F Tスィッチ 1 0 1のゲー卜にはゲート線 1 0 3が接続されており、 ゲート 線 1 0 3の一端には垂直シフトレジスタ 1 0 5が設けられている。 また T F T スィッチ 1 0 1のドレインには信号線 1 0 4が接続されており、 信号線 1 0 4 の一端には D A変換器 1 0 6が設けられている。 一方信号入力線 1 0 9は、 信 号ラッチ 1 0 7を介して、 D A変換器 1 0 6に入力している。 信号ラッチ 1 0 7には水平シフトレジス夕 1 1 0が入力してしている。 全ての画素の共通電極 1 0 8は一^ 3に接続されて一定の電圧が印加されている。
なおここで図 6に示した D A変換器 1 0 6等の各部は、 Poly Si TFTを用いて 構成されている。
以下、 本従来例の動作について説明する。 信号入力線 1 0 9線に入力された デジタル入力信号は、 水平シフ卜レジスタ 1 1 0の走査に従って順次、 信号ラ ツチ 1 0 7にラッチされる。 ラッチされた入力信号は、 一括して D A変換器 1 0 6に入力され、 アナログ信号に変換されて信号線 1 0 4に印加される。 この とき垂直シフトレジスタ 1 0 5によってゲ一ト線 1 0 3が選択された行の画素 は、 その T F Tスィッチ 1 0 1がオン状態になっているため、 信号線 1 0 4に 印加されたアナログ信号が画素容量 1 0 2に書き込まれる。 この結果、 信号が 書き込まれた画素の液晶部分には入力信号に対応する電界が印加されるため、 信号に応じた画像を表示することができる。
このような従来の画像表示装置の例としては、 例えば "Society for
Information Display International symposium Digest of Technical Papers 96CSID 96), pp. 21-24" 等に詳しく述べられている。
また、 特開平 6— 2 6 6 3 1 8号公報には、 共通電極を信号線ごとに分割し て設け、 信号線に供給する信号線に同期して信号電圧と反対極性の電圧を共通 電極に印加し、 画素中の電解効果トランジスタの各ノード間電圧を低く抑える 技術が記載されている。
上記従来技術の前者に於いては、 D A変換器 1 0 6を信号線 1 0 4に直接接 続していたために、 D A変換器 1 0 6の出力インピーダンスを十分小さく設計 しなければ、 信号線 1 0 4の負荷容量によって D A変換器 1 0 6の出力が変調 されるという問題点がある。 D A変換器 1 0 6の出力インピーダンスを十分小 さく しようとすると、 D A変換器 1 0 6の面積は、 やたらと大きいものになつ てしまう。
このようなことを防ぐために、 単結晶 Siトランジスタを用いたドライノく回路 では、 一般に D A変換器 1 0 6の出力と信号線 1 0 4との間にはバ'ッファ回路 を設けることが行われる。 し力、しなカ ら、 Poly-Si TFTを用いて D A変換器を含 む周辺のドライバ回路を画素部と一体形成した場合には、 バッファ回路を設け ることは極めて困難である。 なぜなら、 Poly-Si TFTは、 Siトランジスタと異な り、 本質的にしきい値電圧のばらつきが極めて大きいため、 バッファ回路を列 毎に設けた場合には、 列毎のしきい値電圧のばらつきに起因する大きな固定パ タン雑音が、 表示画像に生じてしまうからである。
また、 上記、 特開平 6— 2 6 6 3 1 8号公報は、 共通電極を信号線ごとに分 割して設け、 信号線に供給する信号線に同期して信号電圧と反対極性の電圧を 共通電極に印加することは開示しているが、 バッファ回路等の信号電圧印加部 を構成する素子の閾値電圧のばらつきに起因する固定パタン雑音を除去する構 成については、 全く開示していない。
本発明の目的は、 バッファ回路等の信号電圧印加部を構成する素子の閾値電 圧のばらつきに起因する固定バタン雑音を除去し、 高画質の液晶表示装置を提 供することである。
本発明の前記ならびにその他の目的と新規な特徴は本明細書の記述および添 付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば 以下の通りである。
すなわち、 本発明は、 上記目的を達成するために、 共通電極を信号線毎に独 立して設け、 バッファ回路等の信号電圧印加部の出力を対応する共通電極と信 号線の双方に対して選択的に接続可能とし、 バッファ回路等の信号電圧印加部 によって信号線および共通電極の双方に電圧が印加できるようにする。 列ごと に設けられるバッファ回路等の信号電圧印加部のしきい値電圧のばらつきは、 信号印加部の出力にオフセッ 卜電圧のばらつきとして現れるが、 本発明では上 記の構成を採用することにより、 オフセッ 卜電圧は一-^ 3の列の中では対応する 信号線と共通電極の双方に等しく供給されるため、 液晶を駆動する画素^極と 共通電極との問では列 IBjの閾値電圧のばらつきが観測されることはない。 した がって、 列毎の信号電圧印加部の素子の閾値のばらつきに起因する大きな固定 パタン雑音が表示画像に生じてしまうことがなく、 高画質の液晶表示装置を提 供することができる。
図面の簡単な説明
図 1は、 本発明による液晶表示装置の一実施例の構成図である。
図 2は、 切り替えスィッチ、 入力切り替えスィッチ、 信号線、 共通電極、 ゲ 一ト線の動作説明図である。
図 3は、 ュニティゲインバッファの回路構成の例を示す図である。
図 4 Aおよび図 4 Bは、 本発明による液晶表示装置の一実施例の画素の平面 構成を示す図、 および断面構造を示す図である。
図 5は、 本発明による液晶表示装置の第二の実施例の断面構造を示す図であ る。
図 6は、 本発明による液晶表示装置の第三の実施例の構成図である。
図 7は、 従来の画像表示装置の構成例をあらわす図である。
発明を実施するための最良の形態
以下、 本発明の第一の実施の形態を図 1から図 4を用いて説明する。
図 1は本発明による画像表示装置の一実施例の構成図である。 T F T (Thin Film Transisitor)スィッチ 1と、 そのソース電極に接続された画素電極と共通 電極とを有する画素容量 2で構成される画素が、 マトリクス状に配置されてい る。 画素容量 2には所定の位置に液晶が設けられており、 画素容量 2への書き 込み電圧によって光学特性が変調され、 画像を表示することができる。 T F T スィッチ 1のゲー卜にはゲート線 3が接続されており、 ゲ一卜線 3の一端には 垂直シフ卜レジスタ 5が設けられている。 また T F Tスィツチ 1のドレインに は信号線 4が接続されており、 信号線 4の一端には切り替えスィッチ 1 1が設 けられている。 共通電極 8は信号線 4と対になって各列5に独立して設けられ ており、 共通電極 8の一端も同様に切り替えスィッチ 1 1に接続されている。 切り替えスィッチ 1 1の他端にはュニティゲインアンプ 1 4が設けられ、 ュニ ティゲインアンプ 1 4の入力には入力切り替えスィツチ 1 2が接続されている。 ここで、 ュニティゲインアンプを用いたのは、 アンプの利得をばらっかせない ためである。 大きな容量の比率等を用いてアンプの利得を十分に一定の値に近 付けられるならば、 任意のゲインを有するアンプを用いても構わない。 入力切 り替えスィッチ 1 2の他端は、 一方には D A変換器 6が設けられ、 他方には基 準電圧線 1 3が設けられている。 一方信号入力線 9は、 信号ラッチ 7を介して、 D A変換器 6に入力している。 信号ラッチ 7には水平シフトレジスタ 1 0が入 力してしている。
なおここで、 D A変換器 6、 ュニティゲインバッファ 1 4等の図 1に示した 各部は、 Poly- Si (多結晶シリコン） TFTを用いて構成されている。 このように、 Poly-Si TFT回路を用いることによって、 単結晶 Siの LSIを用いる場合のような 実装上のコストを低減することができる。
また、 ここで、 水平シフトレジスタ 1 0、 垂直シフトレジス夕 5、 ラッチ 7、 D A変換器 6の詳細は図示していないが、 前掲 "Society for Information Display International symposium Digest of Technical Papers 96(SID 96), pp. 21-24" に記載されている回路などの既に公知の回路を適用することが できる。
以下、 本実施例の動作について説明する。
信号入力線 9に入力されたデジタル入力信号は、 水平シフトレジスタ 1 0の 走査に従って順次、 信号ラッチ 7にラッチされる。 ラッチされた入力信号は、 一括して D A変換器 6に入力され、 アナログ信号に変換される。
このときのュニティゲインバッファ 1 4の人力である入力切り替えスィツチ 1 2と、 出力である切り替えスィッチ 1 1の動作を、 以下図 2を用いて説叨す る。 図 2は切り替えスィッチ 1 1、 入力切り替えスィッチ 1 2、 信号線 4、 共通 電極 8、 ゲ一卜線 3の動作説明図である。 ここで特に切り替えスィッチ 1 1、 入力切り替えスィッチ 1 2、 ゲート線 3に関しては、 上をオン、 下をオフで表 現している。 また 1 1一 1は切り替えスィツチ 1 1の共通電極 8側、 1 1— 2 は切り替えスィッチ 1 1の信号線 4側、 1 2— 1は入力切り替えスィッチ 1 2 の基準電圧線 1 3側、 1 2— 2は D A変換器 6側を表す。
始めに入力切り替えスィッチ 1 2 — 1がオンし、 1 2— 2がオフすると、 ュ 二ティゲインバッファ 1 4の入力には基準電圧線 1 3より基準電圧が入力され る。 この基準電圧は、 例えば接地電位である。 このとき同時に切り替えスイツ チ 1 1— 1がオンし、 1 1— 2がオフするため、 ュニティゲインバッファ 1 4 の出力は共通電極 8に出力される。 このようにして共通電極 8には、 基準電圧 入力に対するュニティゲインバッファ 1 4の出力 V 0が印加される。 即ち共通 電極 8は、 リーク電流等による電圧シフト値から V 0にリセッ トされる。 この とき共通電極 8の容量は大き 、方が好ましく、 別途付加容量を追加してもよい。 弓 Iき続いて入力切り替えスィッチ 1 2— 1がオフし、 1 2— 2がオンすると、 ュニティゲインバッファ 1 4の入力には D A変換器 6よりアナログ信号電圧が 入力される。 このとき同時に切り替えスィッチ 1 1— 1力、'オフし、 1 1— 2力く オンするため、 ュニティゲインバッファ 1 4の出力は信号線 4に出力される。 このようにして、 信号線 4には、 信号電圧に対するュニティゲインバッファ 1 4の出力 V n ( nはゲート線の番号とする） が印加される。 ここでュニティゲ インバッファ 1 4は Poly-Si TFTを用いて構成されているために、 その出力には T F Tのしきし、値電圧ばらつきに起因するオフセッ ト 圧 V 0が加わつている 、 このオフセッ ト電圧 V 0は信号線 4だけでなく共通電極 8にも加わるため、 共通電極 8と信号線 4の間では、 オフセッ 卜電圧 V 0はキャンセルされる。 こ こで垂直シフトレジスタ 5によって所定のゲート線 3— aが選択されて、 T F Tスィッチ 1を介してこのゲート線に対応する行の画素電極 2は信号電圧が書 き込まれるが、 画素電極に印加される信号電圧 ( V n - V O ) には、 ュニティ ゲインバッファ 1 4のオフセッ トばらつきが生じることはない。 この結果、 信 号が書き込まれた画素の液晶部分に T F Tのしきい値ばらつきに起因する固定 パタン雑音が入力することなく、 入力信号に応じた画像を表示することができ る。
すなわち、 本実施例においては、 共通電極は画素列ごとに電気的に分離され、 画素列ごとに電気的に分離された共通電極に対しても、 画素列間でばらついた オフセッ 卜電圧を供給することによって、 画素列間に発生する表示画像上の固 定パタン雑音を除去するものである。
ここで入力切り替えスィッチ 1 2、 切り替えスィッチ 1 1がオン、 オフする それぞれの期間は、 たとえば 1行分の画素へ信号を入力する期間 （水平走査期 間） の半分ずつとすれば動作マ一ジンを大きく確保することができる。
また入力切り替えスィッチ 1 2、 切り替えスィッチ 1 1は TFTを用いた CMOSス イッチで構成されている。
次に、 図 3を用いてュニティゲインバッファ 1 4の回路構成を説明する。 図 3は、 ュニティゲインバッファ 1 4の回路構成図である。 ュニティゲイン ノ ッファ 1 4は Poly-Si TFTを用いた差動増幅器から成っている。 入力信号は入 力部 2 7より pMOS TFT 2 2を負荷とした nMOS TFT 2 3のゲ一卜に入力され、 出 力は出力部 2 8より出力され、 pMOS TFT 2 1を負荷とした nMOS TFT 2 4のゲ一 卜に負帰還される。 なお nMOS TFT 2 5は、 バイアス線 2 6により制御される定 電流源として動作する。 このようにュニティゲインバッファ 1 4は、 高利得差 動増幅器に負帰還をかけることによって構成されている。
次に、 画素構造に関して図 4 Aおよび図 4 Bを用 、て説叨する。
図 4 Aは画素の平面構造図であり、 図 4 Bは図 4 A中に示した B— B 'の位 置の断面構造を示した図である。 ここでは、 説明の簡略化のために、 2 X 2画 素を示している。 ガラス基板 3 1の上に、 ゲート線 3で構成されたゲートを有 する T F Tスィツチ 1が設けられており、 この T F Tスィッチ 1のドレインは 信号線 4に接続されている。 さらに、 T F Tスィッチ 1のソースはソース電極 3 2を介して、 共通電極 8との間で画素容量 2を構成する。 図 4 Aでは、 図面 の簡略化のために信号線 4と上記ドレインとのコンタク ト、 ソース電極 3 2と 上記ソースとのコンタク トは省略してある。
ここで、 信号線 4と共通電極 8とは平行に配置されており、 共にゲート線 3 に対して垂直である。
ソース電極 3 2は共通電極 8との間で画素容量 2を形成するが、 画素容量 2 には液晶分子 3 3が配置され、 画素容量 2の印加電圧によって分子の方向が水 平に回転し、 光学特性を変調する。 上面には偏光膜の載ったガラス 3 4が設け られている。 3 5は絶縁膜である。
このような液晶の水平面内スイッチングモードは、 一般的に I P S ( In- Plane Switching) と呼ばれているが、 I P S方式を用いることにより、 共通電 極 8をソース電極 3 2や T F Tあるいは切り替えスィツチ 1 1が載るガラス基 板 3 1上に構成することが可能となるので、 切り替えスィッチ 1 1の出力をガ ラス 3 4側に接続する必要がなくなり、 製造プロセスをより容易にすることが できる。
また、 言うまでもなく、 本発明を従来の縦電界液晶モードを採用する液晶表 示装置に適用することも可能である。 ただし、 この場合は、 共通電極 8は、 ソ ース電極 3 2や T F T或いは切り替えスィッチ 1 1と異なり、 ガラス 3 4上に 構成することが必要となるので、 切り替えスィツチ 1 1の出力をガラス 3 4に 接続する必要が生じる。 即ち、 ガラス基板 3 1とガラス 3 4との問に画^列数 と同数の配線接続が必要となる。 なお、 以上の実施例では特に述べなかったが、 共通電極 8やソース電極 3 2 を I T O等の導電性透明膜を用いた透明電極で構成すれば、 開口率の増加を図 ることができることは言うまでもない。
以上の実施例では、 D A変換器 6の構成に関しては特に制限はない。 D A変 換器 6は前記の従来例のように、 容量を用いて電圧加算方式で構成することが 可能であるし、 一般の Siトランジスタを用いたドライバのように抵抗分圧方式 やその変形を用いることによって、 階調の均一性の良い構成をとることも可能 である。
以下、 本発明の第二の実施の形態を図 5を用いて説明する。
本実施例の基本構成および動作は上記第一の実施例と同一であるので、 その 説明は省略する。 ここでは本実施例特有の構造およびその効果を以下に説明す る。
図 5は本発明の第二の実施の形態の、 画素の断面構造を示す図である。 図 5 の各符号は、 図 4 B中の対応する要素と同じ符号に "A " を付して示してある。 T F Tスィッチ 1 Aのゲートはゲート線 3 Aで構成され、 ドレインは信号線 4 Aに接続されている。 ソース電極 3 2 Aは共通電極 4 0との間で画素容量 2 A を構成する。 画素容量 2 Aの電極間には液晶分子 3 3が配置され、 画素容量 2 Aの印加電圧によって分子の方向が水平に回転し、 光学特性を変調する。
全体はガラス基板 3 1 A上に設けられ、 上面には偏光膜の載ったガラス 3 4 が設けられている。 3 5 Aは絶縁膜である。 液晶のスィツチングモードが I P Sモードであることは、 第一の実施例と同じである。
なお、 本実施例では、 共通電極 4 0は共通電極配線 8 Aで配線されている。 ここで共通電極配線 8 Aと信号線 4 Aとは平行であるために IEならないレイァ ゥ卜が可能である。 そこで本突施例では、 共通電極配線 8 Aと信号線 4 Aとは 同一の金属配線層 （例えば Al，Cr等の金属層） で形成する。 ガラス基板 3 1 Aに ^ 平行な主平面上で、 共通電極配線 8 Aと信号線 4 Aとは平行にレイァゥ卜され、 プロセス上同一の工程で形成される。 これによつて、 プロセス工程の簡略化が 可能となる。
一方、 ゲート線 3 Aは、 これらとは異なる配線層で形成してあるが、 画像信 号を伝達する信号線 4 Aと共通電極配線 8 Aのほうが、 より低抵抗の配線とな つている。 これによつて、 画素へのより高速な信号入力が可能となっている。 なお、 共通電極配線 8 Aと信号線 4 Aとを比較すると、 共通電極配線 8 Aの 方の幅を大きくして、 単位長さ当たりの抵抗をより小さくなるようにしている。 これは、 共通電極配線 8 Aには画素一列分の画素容量 2 Aが付加するために信 号線 4 Aよりも大きな容量がつくので、 共通電極配線 8 Aと信号線 4 Aの時定 数を近付けることを目的としてなされたものである。
各画素において、 ソース電極 3 2 Aと共通電極 4 0は画素容量 2 Aを構成す るが、 隣接する画素間においてもソース電極 3 2 Aと共通電極 4 0間には寄生 容量が存在する。 画素容量 2 Aは、 入力信号に応じて液晶を駆動するための容 量であるが、 上記寄生容量は液晶を誤動作させる容量であるため、 図 5中に 「間隔 1」 と示した間隔は大きく、 「間隔 2」 と示した間隔は小さくとる。 さ らに、 遮光膜の載ったガラス 3 4にはカラーフィルタ 4 2および遮光層 4 1力 設けられているカ^ この遮光層 4 1は 「間隔 2」 を覆い、 液晶の誤動作が視覚 特性に影響することを防止している。
以下、 本発明の第三の実施の形態を図 6を用いて説明する。
図 6は、 本発明による液晶表示装置の他の実施例の構成図である。
本実施例の構成は、 基本的には前述の第一の実施例と同一であるが、 ュニティ ゲインアンプ 1 4の入力が D A変換器 6に直結されている点、 および、 D A変 換器 6にはリセッ トパルス入力線 4 0からの入力が接続されている点で異なつ ている。 第一の実施例では入力切り替えスィッチ 1 2及び切り替えスィッチ 1 1をォ ンオフさせることによって、 ュニティゲインアンプ 1 4の出力を基準電圧入力 に対するオフセット出力 V 0と信号出力 V nとに切り替えたが、 本実施例に於 いてはリセッ トパルス入力線 4 0を介した D A変換器 6へのリセット信号の有 無によって、 ュニティゲインアンプ 1 4の出力をリセッ 卜入力に対するオフセ ッ ト出力 V 0と信号出力とに切り替える。 ここでリセット入力が入ると、 D A 変換器 6は出力範囲中の基準レベルのアナログ信号を出力する。
本実施例の場合には特に、 ュニティゲインアンプ 1 4だけではなく、 D A変 換器 6のオフセットレベルのばらつきをも除去することができる長所がある。 これまで述べてきた本発明の例に依れば、 バッファ回路のしき 、値電圧のば らつきに起因する固定パ夕ン雑音を除去できるため、 固定パタン雑音を生じる こと無くバッファ回路を用いて D A変換器の面積を小さくすることが可能であ る。
以上、 本発明者によってなされた発明を実施例に基づいて具体的に説明した 、 本発明はそれに限定されるものではなくその要旨を逸脱しない範囲におい て種々の変更が可能であることは言うまでもない。

Claims

<ώ 請 求 の 範 囲
1 . 画素電極に半導体スィッチを介して接続される複数の信号線と、 該信号線 に電圧を印加する電圧印加手段とを有する液晶表示装置であって、
前記画素電極に対向する第二の電極を複数の信号線の各々に対応して設け、 前記信号線と前記第二の電極とを選択的に前記電圧印加手段に接続することを 特徴とする液晶表示装置。
2 . 前記信号線と前記第二の電極とを選択的に前記電圧印加手段に接続するス ィッチング素子を有することを特徴とする請求項 1記載の液晶表示装置。
3 . 前記電圧印加手段は、 前記信号線と前記第二の電極に交互に電圧を印加す ることを特徴とする請求項 1記載の液晶表示装置。
4 . 前記電圧印加手段は、 <ッファアンプを有することを特徴とする請求項 1 記載の液晶表示装置。
5 . 前記電圧印加手段は、 多結晶シリコンを用いたトランジスタで構成される ことを特徴とする請求項 1記載の液晶表示装置。
6 . 画素電極と、 該画素電極に半導体スィッチを介して接続される複数の信号 線と、 前記画素電極に対向する第二の電極と、 これらの電極間に配置された液 晶とを備え、 電極間に発生する電圧で液晶を駆動する液晶表示装置において、 前記画素電極に対向する第二の電極を前記複数の信号線の各々に対応して設 け、
前記信号線に電圧を印加する出カバッファに、 前記第二の電極を接続可能に したことを特徴とする液晶表示装置。
7 . 前記出力バッファは、 ポリシリコン T F Tによって構成されることを特徴 とする請求項 6記載の液晶表示装置。
8 . マトリクス状に配置された複数の画素と、 複数列の信号線と、 複数行のゲ l3
―卜線とを有し、 前記ゲ一ト線の信号によって選択された行の複数の画素の画 素電極に前記複数列の信号線によつて信号電圧を与えることで画像の表示を行 う液晶表示装置において、
前記複数列の信号線は信号線ごとに対応して設けられた複数のバッファ回路に 接続され、 画素の共通電極は、 前記複数のバッファ回路ごとに対応して複数設 けられ、 前記バッファ回路は対応する共通電極に電圧を印加する液晶表示装置
9 . 複数列の信号線と、
複数行のゲー卜線と、
前記信号線と前記ゲー卜線との交点に設置され、 ドレインを前記信号線に接続 しゲ一トを前記ゲ一卜線に接続したトランジスタと、
前記トランジス夕のソースに接続された画素電極と、
前記画素電極に対向する対向電極と、
前記画素電極と対向電極間に配置された液晶と、
前記信号線の各々に対応して設けられ、 前記対向電極に接続される複数の配 線と、
前記信号線および前記配線にスィツチを介して選択的に接続される電圧供給 回路とを備えた液晶表示装置。
1 0 . 信号線と該信号線に電圧を供給する電圧印加回路とを画素列ごとに備え た液晶表示装置において、 前記電圧印加回路ごとに固有の値をとるオフセッ ト 電圧が、 ひとつの画素列内では信号線と共通電極の双方に供給されることを特 徴とする液晶表示装置。
1 1 . 半導体スィッチと液晶に電界を印加するための画素電極とを有し、 マト リクス状に配列された画素と、
該画素電極との間で該液晶を駆動するために設けられた共通電極と、 該画素を所定の順序で選択するための画素選択手段と、 選択された画素の画素電極に信号電圧を入力するために行方向に配列された 信号線と、
該信号線に信号電圧を印加するために、 各信号線に設けられた信号電圧印加 手段を有する液晶表示装置において、
該共通電極は該信号線毎に独立して設けられており、
該信号電圧印加手段の出力は対応する該共通電極と該信号線の双方に対して スィツチを介して接続されていることを特徴とする液晶表示装置。
1 2 . 上記信号電圧印加手段は、 D Α変換器とこれに接続された電圧利得 1の バッファアンプ装置とから成ることを特徴とする請求項 1 1記載の液晶表示装
1 3 . 上記電圧利得 1のバッファアンプ装置は、 多結晶 T F Tを用いて構成さ れ、 出力が負入力に接続された差動増幅器であることを特徴とする請求項 1 2 記載の液晶表示装置。
1 4 . 上記信号電圧印加手段が多結晶 T F Tを用いて構成されていることを特 徴とする請求項 1 1記載の液晶表示装置。
1 5 . 上記液晶は I P Sモードで駆動されることを特徴とする請求項 1 1記載 の液晶表示装置。
1 6 . 上記画素電極と共通電極とは、 少なくともその一方が透明電極で構成さ れていることを特徴とする請求項 1 1記載の液晶表示装置。
1 7 . 上記共通電極には定電位との間に付加容量が設けられていることを特徴 とする請求項 1 1記載の液晶表示装置。
1 8 . 上記信号電圧印加手段は、 およそ等しい時間的割合で、 対応する共通電 極と信号線の双方に対して交互に電圧を印加することを特徴とする請求項 1 1 記載の液晶表示装置。
1 9 . 上記共通電極と上記信号線とは同一の配線材料であることを特徴とする 請求項 1 1記載の液晶表示装置。
2 0 . 上記共通電極の配線の単位長さあたりの抵抗は、 上記信号線の単位長さ あたりの抵抗より低いことを特徴とする請求項 1 1記載の液晶表示装置。
2 1 . 各画素内における上記画素電極と上記共通電極との電極間の間隔は、 隣 接する各画素間における上記画素電極と上記共通電極との電極間の間隔よりも 大きいことを特徴とする請求項 1 1記載の液晶表示装置。
2 2 . 上記各画素間における上記画素電極と上記共通電極との電極間の上部に、 遮光膜を設けたことを特徴とする請求項 2 1記載の液晶表示装置。
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