JP3646650B2 - 液晶表示装置 - Google Patents
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Description
本発明は、液晶を駆動して画像を表示する液晶表示装置に係わり、特にTFTを用いた低価格で高性能の液晶表示装置に適用して好適な技術に関する。
背景技術
従来の画像表示装置の構成を図7に示す。
TFTスイッチ101と、そのソース電極に接続された画素電極と共通電極とを有する画素容量102で構成される画素が、マトリクス状に配置されている。画素容量102には所定の位置に液晶が設けられており、画素容量102への書き込み電圧によって光学特性が変調され、画像を表示することができる。TFTスイッチ101のゲートにはゲート線103が接続されており、ゲート線103の一端には垂直シフトレジスタ105が設けられている。またTFTスイッチ101のドレインには信号線104が接続されており、信号線104の一端にはDA変換器106が設けられている。一方信号入力線109は、信号ラッチ107を介して、DA変換器106に入力している。信号ラッチ107には水平シフトレジスタ110が入力してしている。全ての画素の共通電極108は一つに接続されて一定の電圧が印加されている。
なおここで図6に示したDA変換器106等の各部は、Poly-Si TFTを用いて構成されている。
以下、本従来例の動作について説明する。信号入力線109線に入力されたデジタル入力信号は、水平シフトレジスタ110の走査に従って順次、信号ラッチ107にラッチされる。ラッチされた入力信号は、一括してDA変換器106に入力され、アナログ信号に変換されて信号線104に印加される。このとき垂直シフトレジスタ105によってゲート線103が選択された行の画素は、そのTFTスイッチ101がオン状態になっているため、信号線104に印加されたアナログ信号が画素容量102に書き込まれる。この結果、信号が書き込まれた画素の液晶部分には入力信号に対応する電界が印加されるため、信号に応じた画像を表示することができる。
このような従来の画像表示装置の例としては、例えば“Society for Information Display International symposium Digest of Technical Papers96(sid 96),pp.21-24”等に詳しく述べられている。
また、特開平6−266318号公報には、共通電極を信号線ごとに分割して設け、信号線に供給する信号線に同期して信号電圧と反対極性の電圧を共通電極に印加し、画素中の電解効果トランジスタの各ノード間電圧を低く抑える技術が記載されている。
上記従来技術の前者に於いては、DA変換器106を信号線104に直接接続していたために、DA変換器106の出力インピーダンスを十分小さく設計しなければ、信号線104の負荷容量によってDA変換器106の出力が変調されるという問題点がある。DA変換器106の出力インピーダンスを十分小さくしようとすると、DA変換器106の面積は、やたらと大きいものになってしまう。
このようなことを防ぐために、単結晶Siトランジスタを用いたドライバ回路では、一般にDA変換器106の出力と信号線104との間にはバッファ回路を設けることが行われる。しかしながら、Poly-Si TFTを用いてDA変換器を含む周辺のドライバ回路を画素部と一体形成した場合には、バッファ回路を設けることは極めて困難である。なぜなら、Poly-Si TFTは、Siトランジスタと異なり、本質的にしきい値電圧のばらつきが極めて大きいため、バッファ回路を列毎に設けた場合には、列毎のしきい値電圧のばらつきに起因する大きな固定パタン雑音が、表示画像に生じてしまうからである。
また、上記、特開平6−266318号公報は、共通電極を信号線ごとに分割して設け、信号線に供給する信号線に同期して信号電圧と反対極性の電圧を共通電極に印加することは開示しているが、バッファ回路等の信号電圧印加部を構成する素子の閾値電圧のばらつきに起因する固定パタン雑音を除去する構成については、全く開示していない。
本発明の目的は、バッファ回路等の信号電圧印加部を構成する素子の閾値電圧のばらつきに起因する固定パタン雑音を除去し、高画質の液晶表示装置を提供することである。
本発明の前記ならびにその他の目的と新規な特徴は本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば以下の通りである。
すなわち、本発明は、上記目的を達成するために、共通電極を信号線毎に独立して設け、バッファ回路等の信号電圧印加部の出力を対応する共通電極と信号線の双方に対して選択的に接続可能とし、バッファ回路等の信号電圧印加部によって信号線および共通電極の双方に電圧が印加できるようにする。列ごとに設けられるバッファ回路等の信号電圧印加部のしきい値電圧のばらつきは、信号印加部の出力にオフセット電圧のばらつきとして現れるが、本発明では上記の構成を採用することにより、オフセット電圧は一つの列の中では対応する信号線と共通電極の双方に等しく供給されるため、液晶を駆動する画素電極と共通電極との間では列間の閾値電圧のばらつきが観測されることはない。したがって、列毎の信号電圧印加部の素子の閾値のばらつきに起因する大きな固定パタン雑音が表示画像に生じてしまうことがなく、高画質の液晶表示装置を提供することができる。
【図面の簡単な説明】
図1は、本発明による液晶表示装置の一実施例の構成図である。
図2は、切り替えスイッチ、入力切り替えスイッチ、信号線、共通電極、ゲート線の動作説明図である。
図3は、ユニティゲインバッファの回路構成の例を示す図である。
図4Aおよび図4Bは、本発明による液晶表示装置の一実施例の画素の平面構成を示す図、および断面構造を示す図である。
図5は、本発明による液晶表示装置の第二の実施例の断面構造を示す図である。
図6は、本発明による液晶表示装置の第三の実施例の構成図である。
図7は、従来の画像表示装置の構成例をあらわす図である。
発明を実施するための最良の形態
以下、本発明の第一の実施の形態を図1から図4を用いて説明する。
図1は本発明による画像表示装置の一実施例の構成図である。TFT(Thin Film Transisitor)スイッチ1と、そのソース電極に接続された画素電極と共通電極とを有する画素容量2で構成される画素が、マトリクス状に配置されている。画素容量2には所定の位置に液晶が設けられており、画素容量2への書き込み電圧によって光学特性が変調され、画像を表示することができる。TFTスイッチ1のゲートにはゲート線3が接続されており、ゲート線3の一端には垂直シフトレジスタ5が設けられている。またTFTスイッチ1のドレインには信号線4が接続されており、信号線4の一端には切り替えスイッチ11が設けられている。共通電極8は信号線4と対になって各列毎に独立して設けられており、共通電極8の一端も同様に切り替えスイッチ11に接続されている。切り替えスイッチ11の他端にはユニティゲインアンプ14が設けられ、ユニティゲインアンプ14の入力には入力切り替えスイッチ12が接続されている。ここで、ユニティゲインアンプを用いたのは、アンプの利得をばらつかせないためである。大きな容量の比率等を用いてアンプの利得を十分に一定の値に近付けられるならば、任意のゲインを有するアンプを用いても構わない。入力切り替えスイッチ12の他端は、一方にはDA変換器6が設けられ、他方には基準電圧線13が設けられている。一方信号入力線9は、信号ラッチ7を介して、DA変換器6に入力している。信号ラッチ7には水平シフトレジスタ10が入力してしている。
なおここで、DA変換器6、ユニティゲインバッファ14等の図1に示した各部は、Poly-Si(多結晶シリコン)TFTを用いて構成されている。このように、Poly-Si TFT回路を用いることによって、単結晶SiのLSIを用いる場合のような実装上のコストを低減することができる。
また、ここで、水平シフトレジスタ10、垂直シフトレジスタ5、ラッチ7、DA変換器6の詳細は図示していないが、前掲“Society for Information Display International symposium Digest of Technical Papers 96(SID 96),pp.21-24”に記載されている回路などの既に公知の回路を適用することができる。
以下、本実施例の動作について説明する。
信号入力線9に入力されたデジタル入力信号は、水平シフトレジスタ10の走査に従って順次、信号ラッチ7にラッチされる。ラッチされた入力信号は、一括してDA変換器6に入力され、アナログ信号に変換される。
このときのユニティゲインバッファ14の入力である入力切り替えスイッチ12と、出力である切り替えスイッチ11の動作を、以下図2を用いて説明する。
図2は切り替えスイッチ11、入力切り替えスイッチ12、信号線4、共通電極8、ゲート線3の動作説明図である。ここで特に切り替えスイッチ11、入力切り替えスイッチ12、ゲート線3に関しては、上をオン、下をオフで表現している。また11−1は切り替えスイッチ11の共通電極8側、11−2は切り替えスイッチ11の信号線4側、12−1は入力切り替えスイッチ12の基準電圧線13側、12−2はDA変換器6側を表す。
始めに入力切り替えスイッチ12−1がオンし、12−2がオフすると、ユニティゲインバッファ14の入力には基準電圧線13より基準電圧が入力される。この基準電圧は、例えば接地電位である。このとき同時に切り替えスイッチ11−1がオンし、11−2がオフするため、ユニティゲインバッファ14の出力は共通電極8に出力される。このようにして共通電極8には、基準電圧入力に対するユニティゲインバッファ14の出力V0が印加される。即ち共通電極8は、リーク電流等による電圧シフト値からV0にリセットされる。このとき共通電極8の容量は大きい方が好ましく、別途付加容量を追加してもよい。引き続いて入力切り替えスイッチ12−1がオフし、12−2がオンすると、ユニティゲインバッファ14の入力にはDA変換器6よりアナログ信号電圧が入力される。このとき同時に切り替えスイッチ11−1がオフし、11−2がオンするため、ユニティゲインバッファ14の出力は信号線4に出力される。このようにして、信号線4には、信号電圧に対するユニティゲインバッファ14の出力Vn(nはゲート線の番号とする)が印加される。ここでユニティゲインバッファ14はPoly-Si TFTを用いて構成されているため、その出力にはTFTのしきい値電圧ばらつきに起因するオフセット電圧V0が加わっているが、このオフセット電圧V0は信号線4だけでなく共通電極8にも加わるため、共通電極8と信号線4の間では、オフセット電圧V0はキャンセルされる。ここで垂直シフトレジスタ5によって所定のゲート線3−aが選択されて、TFTスイッチ1を介してこのゲート線に対応する行の画素電極2は信号電圧が書き込まれるが、画素電極に印加される信号電圧(Vn−V0)には、ユニティゲインバッファ14のオフセットばらつきが生じることはない。この結果、信号が書き込まれた画素の液晶部分にTFTのしきい値ばらつきに起因する固定パタン雑音が入力することなく、入力信号に応じた画像を表示することができる。
すなわち、本実施例においては、共通電極は画素列ごとに電気的に分離され、画素列ごとに電気的に分離された共通電極に対しても、画素列間でばらついたオフセット電圧を供給することによって、画素列間に発生する表示画像上の固定パタン雑音を除去するものである。
ここで入力切り替えスイッチ12、切り替えスイッチ11がオン、オフするそれぞれの期間は、たとえば1行分の画素へ信号を入力する期間(水平走査期間)の半分ずつとすれば動作マージンを大きく確保することができる。
また入力切り替えスイッチ12、切り替えスイッチ11はTFTを用いたCMOSスイッチで構成されている。
次に、図3を用いてユニティゲインバッファ14の回路構成を説明する。
図3は、ユニティゲインバッファ14の回路構成図である。ユニティゲインバッファ14はPoly−Si TFTを用いた差動増幅器から成っている。入力信号は入力部27よりpMOS TFT22を負荷としたnMOS TFT23のゲートに入力され、出力は出力部28より出力され、pMOS TFT21を負荷としたnMOS TFT24のゲートに負帰還される。なおnMOS TFT25は、バイアス線26により制御される定電流源として動作する。このようにユニティゲインバッファ14は、高利得差動増幅器に負帰還をかけることによって構成されている。
次に、画素構造に関して図4Aおよび図4Bを用いて説明する。
図4Aは画素の平面構造図であり、図4Bは図4A中に示したB−B′の位置の断面構造を示した図である。ここでは、説明の簡略化のために、2×2画素を示している。ガラス基板31の上に、ゲート線3で構成されたゲートを有するTFTスイッチ1が設けられており、このTFTスイッチ1のドレインは信号線4に接続されている。さらに、TFTスイッチ1のソースはソース電極32を介して、共通電極8との間で画素容量2を構成する。図4Aでは、図面の簡略化のために信号線4と上記ドレインとのコンタクト、ソース電極32と上記ソースとのコンタクトは省略してある。
ここで、信号線4と共通電極8とは平行に配置されており、共にゲート線3に対して垂直である。
ソース電極32は共通電極8との間で画素容量2を形成するが、画素容量2には液晶分子33が配置され、画素容量2の印加電圧によって分子の方向が水平に回転し、光学特性を変調する。上面には偏光膜の載ったガラス34が設けられている。35は絶縁膜である。
このような液晶の水平面内スイッチングモードは、一般的にIPS(In-Plane Switching)と呼ばれているが、IPS方式を用いることにより、共通電極8をソース電極32やTFTあるいは切り替えスイッチ11が載るガラス基板31上に構成することが可能となるので、切り替えスイッチ11の出力をガラス34側に接続する必要がなくなり、製造プロセスをより容易にすることができる。
また、言うまでもなく、本発明を従来の縦電界液晶モードを採用する液晶表示装置に適用することも可能である。ただし、この場合は、共通電極8は、ソース電極32やTFT或いは切り替えスイッチ11と異なり、ガラス34上に構成することが必要となるので、切り替えスイッチ11の出力をガラス34に接続する必要が生じる。即ち、ガラス基板31とガラス34との間に画素列数と同数の配列接続が必要となる。
なお、以上の実施例では特に述べなかったが、共通電極8やソース電極32をITO等の導電性透明膜を用いた透明電極で構成すれば、開口率の増加を図ることができることは言うまでもない。
以上の実施例では、DA変換器6の構成に関しては特に制限はない。DA変換器6は前記の従来例のように、容量を用いて電圧加算方式で構成することが可能であるし、一般のSiトランジスタを用いたドライバのように抵抗分圧方式やその変形を用いることによって、階調の均一性の良い構成をとることも可能である。
以下、本発明の第二の実施の形態を図5を用いて説明する。
本実施例の基本構成および動作は上記第一の実施例と同一であるので、その説明は省略する。ここでは本実施例特有の構造およびその効果を以下に説明する。
図5は本発明の第二の実施の形態の、画素の断面構造を示す図である。図5の各符号は、図4B中の対応する要素と同じ符号に“A”を付して示してある。TFTスイッチ1Aのゲートはゲート線3Aで構成され、ドレインは信号線4Aに接続されている。ソース電極32Aは共通電極40との間で画素容量2Aを構成する。画素容量2Aの電極間には液晶分子33が配置され、画素容量2Aの印加電圧によって分子の方向が水平に回転し、光学特性を変調する。
全体はガラス基板31A上に設けられ、上面には偏光膜の載ったガラス34が設けられている。35Aは絶縁膜である。液晶のスイッチングモードがIPSモードであることは、第一の実施例と同じである。
なお、本実施例では、共通電極40は共通電極配線8Aで配線されている。ここで共通電極配線8Aと信号線4Aとは平行であるために重ならないレイアウトが可能である。そこで本実施例では、共通電極配線8Aと信号線4Aとは同一の金属配線層(例えばAl,Cr等の金属層)で形成する。ガラス基板31Aに平行な主平面上で、共通電極配線8Aと信号線4Aとは平行にレイアウトされ、プロセス上同一の工程で形成される。これによって、プロセス工程の簡略化が可能となる。
一方、ゲート線3Aは、これらとは異なる配線層で形成してあるが、画像信号を伝達する信号線4Aと共通電極配線8Aのほうが、より低抵抗の配線となっている。これによって、画素へのより高速な信号入力が可能となっている。
なお、共通電極配線8Aと信号線4Aとを比較すると、共通電極配線8Aの方の幅を大きくして、単位長さ当たりの抵抗をより小さくなるようにしている。これは、共通電極配線8Aには画素一列分の画素容量2Aが付加するために信号線4Aよりも大きな容量がつくので、共通電極配線8Aと信号線4Aの時定数を近付けることを目的としてなされたものである。
各画素において、ソース電極32Aと共通電極40は画素容量2Aを構成するが、隣接する画素間においてもソース電極32Aと共通電極40間には寄生容量が存在する。画素容量2Aは、入力信号に応じて液晶を駆動するための容量であるが、上記寄生容量は液晶を誤動作させる容量であるため、図5中に「間隔1」と示した間隔は大きく、「間隔2」と示した間隔は小さくとる。さらに、遮光膜の載ったガラス34にはカラーフィルタ42および遮光層41が設けられているが、この遮光層41は「間隔2」を覆い、液晶の誤動作が視覚特性に影響することを防止している。
以下、本発明の第三の実施の形態を図6を用いて説明する。
図6は、本発明による液晶表示装置の他の実施例の構成図である。
本実施例の構成は、基本的には前述の第一の実施例と同一であるが、ユニティゲインアンプ14の入力がDA変換器6に直結されている点、および、DA変換器6にはリセットパルス入力線40からの入力が接続されている点で異なっている。
第一の実施例では入力切り替えスイッチ12及び切り替えスイッチ11をオンオフさせることによって、ユニティゲインアンプ14の出力を基準電圧入力に対するオフセット出力V0と信号出力Vnとに切り替えたが、本実施例に於いてはリセットパルス入力線40を介したDA変換器6へのリセット信号の有無によって、ユニティゲインアンプ14の出力をリセット入力に対するオフセット出力V0と信号出力とに切り替える。ここでリセット入力が入ると、DA変換器6は出力範囲中の基準レベルのアナログ信号を出力する。
本実施例の場合には特に、ユニティゲインアンプ14だけではなく、DA変換器6のオフセットレベルのばらつきをも除去することができる長所がある。
これまで述べてきた本発明の例に依れば、バッファ回路のしきい値電圧のばらつきに起因する固定パタン雑音を除去できるため、固定パタン雑音を生じること無くバッファ回路を用いてDA変換器の面積を小さくすることが可能である。
以上、本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなくその要旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
Claims (15)
- マトリクス状に配置された複数の画素と、複数列の信号線と、複数行のゲート線とを有し、前記ゲート線の信号によって選択された行の複数の画素の画素電極に前記複数列の信号線によって信号電圧を与えることで画像の表示を行う液晶表示装置において、
前記複数列の信号線は信号線ごとに対応して設けられた複数のバッファ回路に接続され、画素の共通電極は、前記複数のバッファ回路ごとに対応して複数設けられ、前記バッファ回路は対応する共通電極に電圧を印加する液晶表示装置。 - 複数列の信号線と、
複数行のゲート線と、
前記信号線と前記ゲート線との交点に設置され、ドレインを前記信号線に接続しゲートを前記ゲート線に接続したトランジスタと、
前記トランジスタのソースに接続された画素電極と、
前記画素電極に対向する対向電極と、
前記画素電極と対向電極間に配置された液晶と、
前記信号線の各々に対応して設けられ、前記対向電極に接続される複数の配線と、
前記信号線および前記配線にスイッチを介して選択的に接続される電圧供給回路とを備えた液晶表示装置。 - 信号線と該信号線に電圧を供給する電圧印加回路とを画素列ごとに備えた液晶表示装置において、前記電圧印加回路ごとに固有の値をとるオフセット電圧が、ひとつの画素列内では信号線と共通電極の双方に供給されることを特徴とする液晶表示装置。
- 半導体スイッチと液晶に電界を印加するための画素電極とを有し、マトリクス状に配列された画素と、
該画素電極との間で該液晶を駆動するために設けられた共通電極と、
該画素を所定の順序で選択するための画素選択手段と、
選択された画素の画素電極に信号電圧を入力するために行方向に配列された信号線と、
該信号線に信号電圧を印加するために、各信号線に設けられた信号電圧印加手段を有する液晶表示装置において、
該共通電極は該信号線毎に独立して設けられており、
該信号電圧印加手段の出力は対応する該共通電極と該信号線の双方に対してスイッチを介して接続されていることを特徴とする液晶表示装置。 - 上記信号電圧印加手段は、DA変換器とこれに接続された電圧利得1のバッファアンプ装置とから成ることを特徴とする請求項4記載の液晶表示装置。
- 上記電圧利得1のバッファアンプ装置は、多結晶TFTを用いて構成され、出力が負入力に接続された差動増幅器であることを特徴とする請求項5記載の液晶表示装置。
- 上記信号電圧印加手段が多結晶TFTを用いて構成されていることを特徴とする請求項4記載の液晶表示装置。
- 上記液晶はIPSモードで駆動されることを特徴とする請求項4記載の液晶表示装置。
- 上記画素電極と共通電極とは、少なくともその一方が透明電極で構成されていることを特徴とする請求項4記載の液晶表示装置。
- 上記共通電極には定電位との間に付加容量が設けられていることを特徴とする請求項4記載の液晶表示装置。
- 上記信号電圧印加手段は、およそ等しい時間的割合で、対応する共通電極と信号線の双方に対して交互に電圧を印加することを特徴とする請求項4記載の液晶表示装置。
- 上記共通電極と上記信号線とは同一の配線材料であることを特徴とする請求項4記載の液晶表示装置。
- 上記共通電極の配線の単位長さあたりの抵抗は、上記信号線の単位長さあたりの抵抗より低いことを特徴とする請求項4記載の液晶表示装置。
- 各画素内における上記画素電極と上記共通電極との電極間の間隔は、隣接する各画素間における上記画素電極と上記共通電極との電極間の間隔よりも大きいことを特徴とする請求項4記載の液晶表示装置。
- 上記各画素間における上記画素電極と上記共通電極との電極間の上部に、遮光膜を設けたことを特徴とする請求項14記載の液晶表示装置。
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