WO1999012203A1 - Semiconductor device and method for manufacturing the same - Google Patents

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WO1999012203A1
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semiconductor chip
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power supply
signal
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Atsushi Nakamura
Mitsuaki Katagiri
Kunihiro Tsubosaki
Asao Nishimura
Masachika Masuda
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Hitachi, Ltd.
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device having a signal lead and a power lead on a semiconductor chip.
  • a semiconductor device there is a semiconductor device in which a semiconductor chip on which a circuit system is mounted is sealed with a resin sealing body.
  • the LOC structure ( ⁇ ead 0_n ⁇ hip) or COL (_ ⁇ hip 0_n L ⁇ ead), which can be used for a large semiconductor chip by omitting the die pad (also called a tab) of the lead frame. ) Structure is adopted.
  • a semiconductor device having an LOC structure is disclosed, for example, in Japanese Patent Application Laid-Open No. 2-246125 (published on October 1, 1990).
  • For a semiconductor device having a COL structure see, for example, the Institute of Electronics, Information and Communication Engineers, Technical Report, March 1989, paper number ICD89-.
  • the semiconductor device having the LOC structure has a structure in which a lead is fixed to a main surface (circuit formation surface) of a semiconductor chip with an insulating film interposed therebetween.
  • the insulating film for example, an insulating film having an adhesive layer made of a polyimide-based resin on both surfaces (front and back) of a resin base made of a polyimide-based resin is used. Since this insulating film absorbs moisture easily, Factors that cause the moisture absorbed by the lumps to evaporate and expand due to the heat during the temperature cycle test, which is an environmental test of the semiconductor device, and the heat when the semiconductor device is mounted on the mounting board, causing cracks (package cracks) in the resin-sealed body. It has become.
  • a semiconductor chip on which a circuit system is mounted has a multilayer wiring layer in which a plurality of wiring layers and interlayer insulating layers are stacked on a semiconductor substrate, and a surface protection film (final protection film) is formed on the multilayer wiring layer.
  • Each wiring layer of the multilayer wiring layer covered with a film) has a power supply wiring for supplying the operating potential (Vcc :) and the reference potential (Vss :) to the transistor elements that constitute the circuit system. Is formed.
  • a signal wiring for connecting between the transistor elements is formed.
  • Each of the power supply wiring and the signal wiring is electrically connected to an external power supply terminal and an external signal signal terminal formed on the uppermost wiring layer of the multilayer wiring layer.
  • a power supply lead electrically connected to a power supply external terminal via a wire and a signal lead electrically connected to a signal external terminal are arranged on the main surface of the semiconductor chip.
  • each of these power supply leads and signal leads is disposed on a power supply wiring formed in a multilayer wiring layer of a semiconductor chip with an insulator such as a surface protective film and an insulating film interposed therebetween, the power supply A stray capacitance (parasitic capacitance) is added to each of the signal and signal leads. It is desirable that the stray capacitance added to the power supply lead is large for the purpose of preventing fluctuation of the power supply potential due to switching noise. Attached to signal lead It is desirable that the added parasitic capacitance be small in order to increase the signal propagation speed.
  • the power supply lead and the signal lead are located on the same plane on the main surface of the semiconductor chip, the stray capacitance added to each of the power supply lead and the signal lead becomes the same, It is impossible to simultaneously prevent fluctuations in the power supply potential and increase the signal propagation speed, which is a factor that hinders the improvement of the electrical characteristics of the semiconductor device.
  • the insulation film is abolished and leads are fixed to the main surface of the semiconductor chip with an adhesive material interposed therebetween. Since the stray capacitance added to each of the power supply lead and signal lead increases, although it is desirable to prevent fluctuations in the power supply potential, it is not desirable to increase the signal propagation speed.
  • An object of the present invention is to provide a technology capable of improving the electrical characteristics of a semiconductor device.
  • a semiconductor device having a power lead and a signal lead on a main surface of a semiconductor chip, wherein an interval between the signal lead and the semiconductor chip is equal to a distance between the power lead and the semiconductor chip. It is wider than the interval.
  • the signal lead is separated from the semiconductor chip, and the power lead is fixed to a main surface of the semiconductor chip. Further, for the power supply The leads are fixed directly to the main surface of the semiconductor chip, or are fixed via an adhesive layer.
  • a surface protection film is formed on a main surface of the semiconductor chip, and a power supply wiring electrically connected to the power supply lead is formed below the surface protection film.
  • Each of the power supply lead and the signal lead is electrically connected to an external terminal disposed on a main surface of the semiconductor chip via a wire, and is connected to the semiconductor chip and the power supply lead.
  • Each of the inner part (inner lead), the inner part of the signal lead, and the wire is sealed with a resin sealing body, and the outer part of the power supply lead and the outer part of the signal lead, respectively.
  • the portion (outer lead) is led out of the resin sealing body.
  • a first lead and a second lead each of which has an inner part and an outer part, and a part of each inner part is disposed on a main surface of the semiconductor chip;
  • a first lead and a second lead having a tip part of a part of the inner part disposed near the plurality of external terminals and electrically connected to the plurality of external terminals;
  • a rectangular resin sealing body for sealing an inner portion of each of the semiconductor chip and each of the first lead and the second lead, with a long side extending along a long side of the semiconductor chip. And a rectangular resin sealing body whose short side extends along the short side of the semiconductor chip,
  • each of the first lead and the second lead is formed by the resin sealing. Protruding from the long side of the body,
  • each of the first lead and the second lead extends on a main surface of the semiconductor chip across a short side of the semiconductor chip;
  • the distance between a part of the inner portion of the second lead extending on the main surface of the semiconductor chip and the main surface of the semiconductor chip is the distance between the inner surface of the semiconductor chip and the main surface of the semiconductor chip. 1 is larger than the distance between a part of the inner part of the lead and the main surface of the semiconductor chip,
  • the semiconductor device wherein the first lead is connected to a fixed potential terminal among the plurality of external terminals, and the second lead is connected to a signal terminal among the plurality of external terminals.
  • the stray capacitance added to the power supply lead can be increased and the stray capacitance added to the signal lead can be reduced, so that fluctuation of the power supply potential and high speed of signal propagation can be prevented. Can be performed simultaneously. As a result, the electrical characteristics of the semiconductor device can be improved.
  • FIG. 1 is a plan view of a semiconductor device according to one embodiment of the present invention, in which an upper portion of a resin sealing body is removed.
  • FIG. 2 is an enlarged plan view of a main part of FIG.
  • FIG. 3 is a cross-sectional view of the semiconductor device taken along line AA ′ shown in FIG.
  • FIG. 4 is an enlarged sectional view of a main part of FIG.
  • FIG. 5 is a cross-sectional view of a principal part showing a schematic configuration of a semiconductor chip mounted on the semiconductor device.
  • FIG. 6 is a plan view of a lead frame used for manufacturing the semiconductor device.
  • FIG. 7 is a fragmentary cross-sectional view for explaining the method for manufacturing the semiconductor device.
  • FIG. 8 is a plan view of a semiconductor device according to a first modification of the embodiment of the present invention in a state where an upper portion of a resin sealing body is removed.
  • FIG. 9 is a plan view of a semiconductor device according to a second modification of the embodiment of the present invention in a state where an upper portion of a resin sealing body is removed.
  • FIG. 10 is a plan view of a semiconductor device according to a third modification of the embodiment of the present invention in a state where an upper portion of a resin sealing body is removed.
  • FIG. 11 is a sectional view of a semiconductor device which is a third modification of the embodiment of the present invention.
  • a semiconductor device As shown in FIG. 1, FIG. 2, and FIG. 3, a semiconductor device according to an embodiment of the present invention has a LOC where a plurality of leads 2 are arranged on a main surface (circuit forming surface) of a semiconductor chip 1. It has a structure.
  • the planar shape of the semiconductor chip 1 is not limited to this, but is, for example, a rectangular shape.
  • the semiconductor chip 1 has, for example, a ii DRAM (Dynamic Access Memory) as a circuit system.
  • the central region of the main surface of the semiconductor chip 1 is arranged along the long side direction.
  • a plurality of external terminals (bonding pads) BP are arranged.
  • Each of the plurality of leads 2 is electrically connected via a wire 4 to each of a plurality of external terminals (bonding pads) BP arranged on the main surface of the semiconductor chip 1.
  • a wire 4 for example, a gold (Au) wire is used.
  • an aluminum (A 1) wire, a copper (Cu) wire, a coated wire obtained by coating a metal wire with an insulating resin, or the like may be used.
  • the wires 4 are connected by, for example, a bonding method using ultrasonic vibration in combination with thermocompression bonding.
  • the semiconductor chip 1, the inner part (inner lead) of each of the plurality of leads 2, the wires 4, and the like are sealed with a resin sealing body 5.
  • the resin sealing body 5 is formed of, for example, a biphenyl-based resin to which a fuanol-based curing agent, a silicone rubber, a filler, and the like are added for the purpose of reducing stress.
  • the resin sealing body 5 is formed by, for example, a transfer molding method suitable for mass production. In the transfer molding method, a mold having a pot, a runner, an inflow gate, and a cavity is used. This is a method of forming a stationary body.
  • the planar shape of the resin sealing body 5 is not limited to this, but is formed, for example, in a rectangular shape.
  • Each outer portion (outer lead) of the plurality of leads 2 is led out of the resin sealing body 5 to the outside, and is formed into, for example, a J-bend shape.
  • Each of the outer portions of the plurality of leads 2 is connected to the lead frame after forming the resin sealing body 5 in the semiconductor device manufacturing process. And then formed into a predetermined shape.
  • a support lead 6 is arranged outside each of two opposing short sides of the semiconductor chip 1.
  • the support leads 6 are sealed with a resin sealing body 5 together with the semiconductor chip 1, the inner part of each of the plurality of leads 2 and the wires 4.
  • the support leads 6 are for supporting the resin sealing body 5 on the frame of the lead frame in the semiconductor device manufacturing process.
  • the plurality of leads 2 are divided into two lead groups.
  • Lead 2 of one lead group is mainly arranged on one long side of two long sides of semiconductor chip 1 facing each other.
  • the lead 2 of the other lead group is mainly arranged on the other long side of the two long sides of the semiconductor chip 1 facing each other.
  • One end of the lead 2 of one lead group is arranged along the arrangement direction of the external terminals BP of the semiconductor chip 1, and the other end is a resin sealing body 5 facing one long side of the semiconductor chip 1.
  • One end of the lead 2 of the other lead group is arranged along the direction in which the external terminals BP of the semiconductor chip 1 are arranged, and the other end of the lead 2 of the resin sealing body 5 facing the other long side of the semiconductor chip. They are arranged along the other long side. That is, the semiconductor device of the present embodiment is not limited to this, but has a two-way lead array structure.
  • Vcc terminal is This is an operating potential terminal that is fixed at an operating potential (for example, 5 [V]).
  • the V ss terminal is a reference potential terminal that is fixed at a reference potential (for example, 0 [V]) as a power supply potential.
  • I O 1 to I ZO 4 are data input / output terminals.
  • the A1 to A11 terminals are address input terminals.
  • the RAS bar terminal is the address strobe terminal.
  • the CAS bar terminal is a column address strobe terminal.
  • the WE terminal is a read / write enable terminal.
  • the OE terminal is an output enable terminal.
  • the semiconductor chip 1 mainly includes a p-type semiconductor substrate 10 made of, for example, single crystal silicon.
  • a p-type well region 12 is formed in the element formation region of the p-type semiconductor substrate 10.
  • the p-type well region 12 includes a MISFET (Metal Semiconductor Semiconductor F_ield E_ffect) which constitutes a peripheral circuit of the DRAM. _ransistor) Q power is generated.
  • a field insulating film 11 is formed in an element isolation region of the p-type semiconductor substrate 10.
  • the MISFE TQ mainly includes a p-type well region 12 which is a channel forming region, a gate insulating film, a gate electrode 13, and a pair of n-type semiconductor regions 14 which are a source region and a drain region. Have been.
  • Wiring 16 formed in the first wiring layer is electrically connected to each of the pair of n-type semiconductor regions 14 through connection holes formed in interlayer insulating film 15.
  • the wiring 16 is electrically connected to the wiring 18 formed in the second wiring layer through a connection hole formed in the interlayer insulating film 17.
  • the wiring 18 formed by the third wiring layer is electrically connected to the wiring 18 through a connection hole formed in the interlayer insulating film 17.
  • the wiring 20 is covered with a surface protective film (final protective film) 21 formed thereon.
  • the semiconductor chip 1 has a multilayer wiring layer in which a plurality of wiring layers and interlayer insulating layers are stacked on a semiconductor substrate 10, and the multilayer wiring layer is covered with a surface protective film 21.
  • the main surface of the semiconductor chip 1 is formed of a surface protection film 21.
  • the surface protective film 21 is made of, for example, a silicon nitride film, a polyimide resin film (specifically, a polyimide 'isoindolo' quinazolinedione resin film) for the purpose of increasing the moisture resistance and the wire resistance of the DRAM. It is formed of a laminated film in which each is sequentially laminated.
  • the silicon nitride film is formed by, for example, a plasma CVD (Chemical V_apor ⁇ _eposition) method, and the polyimide resin film is formed by, for example, a spin coating method.
  • the external terminals BP described above are formed in the uppermost wiring layer of the multilayer wiring layers.
  • Each wiring layer of the multilayer wiring layer of the semiconductor chip 1 has a power supply wiring (20) for supplying an operating potential (V cc) and a reference potential (V ss) to the MISFE TQ constituting a peripheral circuit of the DRAM. , 18 and 16) are formed. Further, signal wirings (20, 18 and 16) for connecting the MISFETQs are formed in each wiring layer.
  • the power supply wiring is electrically connected to the power supply external terminal of the external terminals BP arranged on the main surface of the semiconductor chip 1, and the power supply external terminal is electrically connected to the power supply lead 2 A via the wire 4. It is connected to the.
  • the signal wiring is electrically connected to a signal external terminal of the external terminals BP arranged on the main surface of the semiconductor chip 1, and the signal external terminal is electrically connected to a signal lead 2 B via a wire 4. Connected.
  • the power supply lead 2A is formed in such a shape that a tip of a part of the inner is located closer to the semiconductor chip 1 than other parts.
  • the signal lead 2 B is, c the portion of the distal portion inner is formed in a shape positioned on the semiconductor chip 1 side compared to other parts of its
  • a part of the tip of the toner is adhered and fixed to the main surface of the semiconductor chip 1 with an adhesive layer 3 interposed therebetween, and the other part of the toner is separated from the main surface of the semiconductor chip 1. It is arranged in the state where it was.
  • the adhesive layer 3 and the resin of the resin sealing body 5 are interposed between the inner part of the power lead 2A and the semiconductor chip 1.
  • the adhesive layer 3 is formed of, for example, a polyimide-based thermoplastic resin.
  • the fixing area of the power supply lead 2A is hatched for easy viewing.
  • the signal leads 2B are arranged on the area of the semiconductor chip 1 such that the tip of the inner part and other parts are separated from the main surface of the semiconductor chip 1.
  • the resin of the resin sealing body 5 is interposed between the inner part of the signal lead 2A and the main surface of the semiconductor chip 1.
  • the distance L2 between the tip of the inner part of the signal lead 2B and the semiconductor chip 1 is equal to the distance between the tip of the inner part of the power lead 2A and the semiconductor chip 1.
  • the interval L1 is wider than the interval L1. That is, the tip of the signal lead 2B is located at a position farther from the main surface of the semiconductor chip 1 than the tip of the power lead 2B.
  • the interval L2 is set to about 50 to 60 [ ⁇ m]
  • the interval L1 is set to about 5 to 10 [// m].
  • the inner part of each of the power supply lead 2 A and the signal lead 2 B is arranged on the main surface of the semiconductor chip 1.
  • the semiconductor chip 1 has a multilayer wiring layer in which a plurality of wiring layers and interlayer insulating layers are stacked on the semiconductor substrate 1, and the multilayer wiring layer is covered with the surface protection film 21. Configuration. That is, a part of the inner part of the power supply lead 2A is placed on the power supply wiring formed on the multilayer wiring layer of the semiconductor chip 1 by the surface protection film 21 and the contact.
  • the inner layer of the signal lead 2B is disposed on the power supply wiring formed on the multilayer wiring layer of the semiconductor chip 1, which is disposed with an insulator such as a resin of the resin layer 5 and the resin sealing body 5 interposed therebetween.
  • the stray capacitance (parasitic capacitance) is generated in each of the power lead 2A and the signal lead 2B. Will be added.
  • the stray capacitance added to the power supply lead 2A is desirably large for the purpose of preventing fluctuation of the power supply potential due to switching noise.
  • the stray capacitance added to the signal lead 2B is desirably small for the purpose of increasing the signal propagation speed.
  • the stray capacitance added to the signal lead 2B is such that the distance L2 between the tip of the part of the signal lead 2B and the semiconductor chip 1 is equal to the tip of the part of the power lead 2A and the semiconductor. Since it is wider than the distance L1 from the chip 1, it is smaller than the stray capacitance added to the power lead 2A. That is, the distance L2 between the tip of the inner part of the signal lead 2B and the semiconductor chip 1 is wider than the distance L1 between the tip of the inner part of the power lead 2A and the semiconductor chip 1. With this configuration, the stray capacitance added to the power supply lead 2A can be increased, and the stray capacitance added to the signal lead 2B can be reduced.
  • the respective tips of the four power supply leads 2A are arranged near each corner of the semiconductor chip 1, and an adhesive layer 3 is interposed on the main surface of the semiconductor chip 1. It is adhesively fixed. That is, the semiconductor chip 1 is supported by four power supply leads 2A in the semiconductor device manufacturing process.
  • a part of the power supply lead 2A crosses the short side of the semiconductor chip 1. One part extends on the main surface of the semiconductor chip 1, and the other part is the semiconductor. It extends outside the outer periphery of chip 1.
  • a signal lead 2B used as an IZOI terminal to an I04 terminal and a signal lead 2B used as an A2 terminal to an A4 terminal respectively.
  • Part of the inner crosses the short side of the semiconductor chip 1, part of the inner part extends on the main surface of the semiconductor chip 1, and the other part extends outside the outer periphery of the semiconductor chip 1.
  • signal leads 2B used as AO to A1 and A5 to A11 terminals, and used as RAS terminal
  • Signal lead 2 B signal lead 2 B used as CAS bar terminal
  • signal lead 2 B used as WE bar terminal
  • Part of each of the toners traverses the short side of the semiconductor chip 1, a part thereof extends on the main surface of the semiconductor chip 1, and the other part extends outside the outer periphery of the semiconductor chip 1.
  • the signal lead 2B crossing the short side of the semiconductor chip 1 has a structure in which the external terminals BP arranged in the central region of the main surface of the semiconductor chip 1 are arranged along the long side of the semiconductor chip 1.
  • the lead portion extending on the main surface of the semiconductor chip 1 must be routed on the main surface of the semiconductor chip 1.
  • the opposing area opposing the main surface becomes larger. Accordingly, the stray capacitance between the chip leads added to the signal leads 2B increases, so that at least the signal leads 2B crossing the short side of the semiconductor chip 1 It is necessary to increase the distance from the surface (distance between chip Z lead).
  • Signal lead 2 B power supply lead that crosses the short side of the semiconductor chip 1
  • Each bending process (offset process) of 2A is performed at a linearly extending lead portion.
  • the signal leads 2B crossing the long side of the semiconductor chip 1 are also formed in the linearly extending lead portions.
  • the reason for this is that bending (offset processing) becomes difficult unless the adjacent leads are portions that extend in a straight line. Therefore, as shown in FIGS. 1, 2 and 3, the bent portion of the power supply lead 2A crossing the short side of the semiconductor chip 1 and the signal lead 2 crossing the long side of the semiconductor chip 1 The position of B in the bent part is different.
  • the semiconductor device configured as described above is formed by a manufacturing process using the lead frame LF shown in FIG.
  • a plurality of leads 2, two support leads 6, and the like are arranged in an area defined by the frame 7.
  • Each of the plurality of leads 2 is supported by a frame 7 and is connected to each other by a tie bar (dam bar) 8.
  • the two support leads 6 are supported by the frame 7.
  • Each of the lead 2 and the support lead 6 is integrated with the frame 7.
  • Each of the plurality of leads 2 is composed of an inner part sealed with a resin sealing body 5 and an outer part led out of the resin sealing body 5.
  • the tip part of the inner part is bent so that it is located below the other part in the thickness direction.
  • the lead frame LF is formed of, for example, an iron (Fe) -nickel (Ni) -based alloy, copper (Cu), or a copper-based alloy.
  • the lead frame LF is formed by subjecting a flat plate material to etching or pressing, forming a predetermined lead pattern, and then pressing the leading end of the lead 2.
  • the tip of the inner part of the power lead 2A is located below the tip of the inner part of the signal lead 2B in the thickness direction. That is, the tip of the inner part of the power supply lead 2A is largely offset so as to be closer to the main surface of the semiconductor chip 1 than the tip of the inner part of the signal lead 2B. I have.
  • a method for manufacturing the semiconductor device will be described with reference to FIG. First, a lead frame LF shown in FIG. 6 is prepared.
  • the bonding layer 3 is formed at the tip of each inner part of the four power leads 2A.
  • the adhesive layer 3 is formed by applying, for example, a polyimide-based thermoplastic resin to the tip fixing surface of the power supply lead 2A by a coating method using a dispenser.
  • the power lead 2A of the lead frame LF is bonded and fixed to the main surface of the semiconductor chip 1 with the bonding layer 3 interposed therebetween, and the lead frame LF is fixed to the semiconductor chip 1.
  • the power supply lead 2 A is fixed by thermocompression bonding.
  • the signal leads 2B of the lead frame LF are arranged so as to be separated from the main surface of the semiconductor chip 1. The steps so far are shown in FIG. 7 (A).
  • the external terminals (BP) arranged on the main surface of the semiconductor chip 1 and the leads 2 of the lead frame LF are electrically connected by wires 4.
  • the power lead 2A is electrically connected to the external power terminal
  • the signal lead 2B is electrically connected to the external signal terminal.
  • the connection of the wire 4 is performed by, for example, a bonding method using ultrasonic vibration in combination with thermocompression bonding.
  • the connection between the signal lead 2B and the wire 4 is The procedure is performed with the tip of the lead 2B fixed to the main surface of the semiconductor chip 1 using a lead holding jig. The steps so far are shown in FIG. 7 (B).
  • the lead frame LF is arranged between the upper mold and the lower mold of the mold, and the inner part of the semiconductor chip 1 and the lead 2 and the support lead are placed in the cavity of the mold.
  • Place 6 Mold dies are equipped with pots, runners, inflow gates, etc. in addition to cavities.
  • the distance (L 2) between the signal lead 2 B and the semiconductor chip 1 is wider than the distance (L 1) between the power lead 2 A and the semiconductor chip 1.
  • B is separated from the semiconductor chip 1, and the power lead 2A is fixed to the semiconductor chip 1.
  • the resin is pressurized and injected into the cavity from the pot of the mold through the runner and the inflow gate, and the distance (L 2) between the signal lead 2B and the semiconductor chip 1 is determined by the power supply lead 2A.
  • the signal lead 2B is separated from the semiconductor chip 1 and the power lead 2A is fixed to the semiconductor chip 1
  • a half The conductor chip 1 the inner part of the power lead 2A, the inner part of the signal lead 2B, the wires 4 and the support leads (6) are sealed with resin, and the resin sealing body 5 is sealed.
  • the steps so far are shown in FIG. 7 (C).
  • the semiconductor device shown in FIGS. 1, 2 and 3 is almost completed. Thereafter, the semiconductor device is subjected to a temperature cycle test, which is an environmental test, and then shipped as a product. Made The semiconductor device shipped as a product is mounted on the mounting surface of the mounting board. As described above, according to the present embodiment, the following effects can be obtained.
  • the distance L2 between the tip of the signal lead 2B and the semiconductor chip 1 is wider than the distance L1 between the tip of the power supply lead 2A and the semiconductor chip 1.
  • the inner part of the signal lead 2B is separated from the main surface of the semiconductor chip 1, and the tip of the inner part of the power lead 2A is fixed to the main surface of the semiconductor chip 1.
  • the stray capacitance (parasitic capacitance) added to the power lead 2A can be increased, and the stray capacitance added to the signal lead 2B can be reduced, thereby preventing fluctuation of the power supply potential and preventing signal propagation.
  • the speed can be increased at the same time. As a result, the electrical characteristics of the semiconductor device can be improved.
  • the tip of the inner part of the power lead 2A is fixed. Compared with the case where the semiconductor chip 1 is fixed to the main surface of the semiconductor chip 1 with an insulating film interposed therebetween, the distance between the inner tip of the power supply lead 2A and the semiconductor chip 1 can be reduced. The stray capacitance added to the power supply lead 2A can be increased.
  • the power supply lead 2A and the signal lead 2B are formed in a shape obtained by bending a part of the inner end portion.
  • the signal lead 2B may be formed in a straight shape without bending.
  • the distance L 2 between the tip of the signal lead 2 B and the semiconductor chip 1 can be made wider than the distance L 1 between the power supply lead 2 A and the semiconductor chip 1.
  • the stray capacitance added to 2B can be further reduced.
  • the adhesive layer 3 is formed on the chip fixing surface side of the tip of the power supply lead 2A in the manufacturing process of the semiconductor device has been described.
  • the layer 3 may be formed in the lead fixing region on the main surface of the semiconductor chip 1.
  • the tip portion of the power supply lead 2A was fixed to the main surface of the semiconductor chip 1 with the adhesive layer 3 interposed, but the surface protective film of the semiconductor chip 1 was bonded to the adhesive layer.
  • the tip of the power supply lead 2 ⁇ / b> A may be directly fixed to the main surface of the semiconductor chip 1.
  • the distal end portion of the signal lead 2B is arranged near the external terminal BP arranged along the long side in the central region of the main surface of the semiconductor chip 1,
  • some of the signal leads 2B are arranged with the leading end near the long side of the semiconductor chip 1, like the signal leads 2B1 shown in FIG. It may be formed in shape.
  • the area facing the main surface of the semiconductor chip 1 is reduced. Therefore, the stray capacitance (capacitance between chip leads) added to the signal lead 2B can be further reduced.
  • signal leads 2B used as signal terminals such as data input / output terminals and address terminals.
  • the distal end portion of the signal lead 2B is arranged near the external terminal BP arranged along the long side in the central region of the main surface of the semiconductor chip 1,
  • some of the signal leads 2B may be arranged outside the outer periphery of the semiconductor chip 1, like the signal leads 2B1 shown in FIG. .
  • the stray capacitance capacitor between chip leads
  • the power supply lead 2A is fixed to the main surface of the semiconductor chip 1 and the semiconductor chip 1 is supported has been described.
  • a signal that does not require a high signal propagation speed may be used.
  • a signal lead used as a chip select terminal or a signal lead used as a testing terminal is fixed to the main surface of the semiconductor chip 1 to support the semiconductor chip 1. You may.
  • the tip of a part of the inner portion of the power supply lead 2A was fixed to the main surface of the semiconductor chip 1 with the adhesive layer 3 interposed therebetween.
  • a configuration may be adopted in which the tip of a part of the power supply lead 2A is fixed to the main surface of the semiconductor chip 1 with an insulating film (insulating tape) 9 interposed therebetween.
  • the insulating film 9 for example, an insulating film having an adhesive layer made of a polyimide resin on both surfaces (front and back surfaces) of a resin base made of a polyimide resin is used.
  • the thickness of the insulating film 9 (including the adhesive layer) is about 80 ⁇ m
  • the distance between the tip of the signal lead 2B and the semiconductor chip 1 is 100 to 15 ⁇ m. It is about 0 [ ⁇ m].
  • the present invention can be applied to a semiconductor device such as an SOP (_ _nmll ⁇ _ut-line Package) type or a ZIP (Zigzag In-line P_ackage) type having a unidirectional lead arrangement structure.
  • SOP _ _nmll ⁇ _ut-line Package
  • ZIP Zero-zag In-line P_ackage
  • the present invention can be applied to a semiconductor device such as a DIP (D_ual ⁇ n-line Package) type or a TSOP (Thin Small Out-line Package) type having a bidirectional lead arrangement structure.
  • a semiconductor device such as a DIP (D_ual ⁇ n-line Package) type or a TSOP (Thin Small Out-line Package) type having a bidirectional lead arrangement structure.
  • the present invention can be applied to a semiconductor device such as a QFP (uad ⁇ lat package) type having a four-way lead array structure.
  • a semiconductor device such as a QFP (uad ⁇ lat package) type having a four-way lead array structure.
  • the electric characteristics of the semiconductor device can be improved.
  • the reliability of the semiconductor device can be improved.

Description

明 細 半導体装置及びその製造方法 技術分野
本発明は、 半導体装置に関し、 特に、 半導体チップ上に信号用リード 及び電源用リ一ドを有する半導体装置に適用して有効な技術に関するも のである。 背景技術
半導体装置として、 回路システムが塔載された半導体チップを樹脂封 止体で封止する半導体装置がある。 この半導体装置においては、 リード フ レームのダイパッ ド （タブとも言う） を省略して大型の半導体チップ にも対応可能な L O C構造（ ^ead 0_n ^hip) 、 若しくは C O L (_^h i p 0_n L^ead) 構造が採用されている。 L O C構造の半導体装置について は、 例えば、 特開平 2 - 2 4 6 1 2 5号公報 （ 1 9 9 0年 1 0月 1 日公 開） に開示されている。 C O L構造の半導体装置については、 例えば、 電子情報通信学会技術研究報告 1 9 8 9年 3月、 論文番号 I C D 8 9—
1 0 3に開示されている。
前記 L O C構造の半導体装置は、 半導体チップの主面（回路形成面）に 絶縁フィルムを介在してリ一ドを固定した構成になっている。 絶縁フィ ルムとしては、例えば、 ポリイ ミ ド系樹脂からなる樹脂基材の両面（表面 及び裏面）にポリイ ミ ド系樹脂からなる接着層を有する絶縁フィルムが 用いられている。 この絶縁フィルムは水分を吸収し易いため、 絶縁フィ ルムに吸収された水分が半導体装置の環境試験である温度サイクル試験 時の熱や実装基板に半導体装置を実装する時の熱によって気化膨張し、 樹脂封止体に亀裂（パッケージクラック）をもたらす要因となっている。
そこで、 絶縁フィルムを省略（廃止）して半導体チップの主面上にリー ドを配置する試みがなされている。 この技術については、 例えば、 特開 平 8 — 2 7 4 2 3 4号公報（1 9 9 6年 1 0月 1 8公開）に開示されてい る。
ところで、 回路システムが塔載された半導体チップは、 半導体基板上 に配線層、 層間絶縁層の夫々を複数段積み重ねた多層配線層を有し、 こ の多層配線層上を表面保護膜（最終保護膜）で被覆した構成になっている 多層配線層の各配線層には、 回路システムを構成する トランジスタ素子 に動作電位（V c c：)及び基準電位（V s s：)を供給するための電源配線が 形成されている。 また、 各配線層には、 トランジスタ素子間を結線する ための信号配線が形成されている。 これらの電源配線、 信号配線の夫々 は、 多層配線層のうち最上層の配線層に形成された電源用外部端子、 信 号用外部端子の夫々に電気的に接続されている。
一方、 半導体チップの主面上には、 電源用外部端子にワイヤを介して 電気的に接続された電源用リード、 信号用外部端子に電気的に接続され た信号用リードの夫々が配置されている。 これらの電源用リード、 信号 用リードの夫々は半導体チップの多層配線層に形成された電源配線上に 表面保護膜、 絶縁フィルム等の絶縁体を介在して配置されているため、 電源用リ一ド、 信号用リ一ドの夫々に浮遊容量（寄生容量）が付加される。 電源用リ一ドに付加される浮遊容量は、 切り換えノィズによる電源電位 の揺らぎを防止する目的として大きい方が望ましい。 信号用リードに付 加される寄生容量は、 信号伝搬速度の高速化を図る目的と して小さい方 が望ましい。
しかしながら、 電源用リード、 信号用リードの夫々は、 半導体チップ の主面上において同一の平面に位置しているため、 電源用リード、 信号 用リー ドの夫々に付加される浮遊容量が同一となり、 電源電位の揺らぎ 防止及び信号伝搬速度の高速化を同時に行うことができず、 半導体装置 の電気特性の向上を阻害する要因となっている。 特に、 絶縁フィルムを 廃止して半導体チップの主面に接着材を介在してリードを固定する場合. 電源用リ一ド、 信号用リ一ドの夫々に付加される浮遊容量が大きくなる ので、 電源電位の揺らぎ防止にとっては望ましいが、 信号伝搬速度の高 速化にとつては望ましくない。
本発明の目的は、 半導体装置の電気特性の向上を図ることが可能な技 術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述 及び添付図面によって明らかになるであろう。 発明の開示
本願において開示される発明のうち、 代表的なものの概要を簡単に説 明すれば、 下記のとおりである。
( 1 ) 半導体チップの主面上に電源用リード及び信号用リードを有する 半導体装置であって、 前記信号用リードと前記半導体チッブとの間隔が、 前記電源用リ一ドと前記半導体チップとの間隔に比べて広く構成されて いる。 前記信号用リードは前記半導体チップから離隔され、 前記電源用 リードは前記半導体チップの主面に固定されている。 更に、 前記電源用 リードは、 前記半導体チップの主面に直に固定、 若しくは接着層を介在 して固定されている。
前記半導体チップの主面には表面保護膜が形成され、 この表面保護膜 の下層には前記電源用リ一ドと電気的に接続された電源配線が形成され ている。
前記電源用リ一ド、 前記信号用リ一ドの夫々は前記半導体チップの主 面に配置された外部端子にワイヤを介して電気的に接続され、 前記半導 体チップ、 前記電源用リードのインナ一部（インナーリード）、 前記信号 用リ ー ドのイ ンナ一部、 前記ワイヤの夫々は榭脂封止体で封止され、 前 記電源用リード、 前記信号用リー ドの夫々のアウター部 （アウターリ一 ド） は前記樹脂封止体の外部に導出されている。
( 2 ) その主面に複数の半導体素子と複数の外部端子とを有する長方形 の半導体チップであって、 前記複数の外部端子が長辺方向に配列された 長方形の半導体チップと、
各々がインナ一部及びアウター部を有し、 かつ、 各々のインナ一部の 一部が前記半導体チップの主面上に配置された第 1 リ一ド及び第 2 リー ドであって、 前記各々のィンナ一部の先端部分が前記複数の外部端子の 近傍に配置され、 かつ前記複数の外部端子に電気的に接続された第 1 リ ―ド及び第 2 リードと、
前記半導体チップと前記第 1 リ一ド及び第 2 リー ドの各々のイ ンナー 部を封止する長方形の樹脂封止体であって、 その長辺が前記半導体チッ プの長辺に沿って延在し、 その短辺が前記半導体チップの短辺に沿って 延在する長方形の樹脂封止体とを有し、
前記第 1 リード及び第 2 リー ドの各々のアウター部は、 前記樹脂封止 体の長辺から突出し、
前記第 1 リード及び第 2 リー ドの各々のイ ンナ一部は、 前記半導体チ ップの短辺を横切って前記半導体チップの主面上に延在し、
前記半導体チップの主面上に延在する前記第 2 リー ドの前記イ ンナー 部の一部と、 前記半導体チップの主面との距離は、 前記半導体チップの 主面上に延在する前記第 1 リードの前記インナ一部の一部と、 前記半導 体チップの主面との距離より大きく、
前記第 1 リードは、 前記複数の外部端子中の固定電位端子に接続され、 前記第 2 リードは、 前記複数の外部端子中の信号端子に接続されている 構成にした半導体装置である。
上述した手段によれば、 電源用リ一ドに付加される浮遊容量を大きく し、 信号用リードに付加される浮遊容量を小さくすることができるので、 電源電位の揺らぎ防止及び信号伝搬速度の高速化を同時に行うことがで きる。 この結果、 半導体装置の電気特性の向上を図ることが可能となる。 図面の簡単な説明
第 1図は、 本発明の一実施形想である半導体装置の樹脂封止体の上部 を除去した状態の平面図である。
第 2図は、 第 1図の要部拡大平面図である。
第 3図は、 第 2図に示す A— A ' 線に沿って切った前記半導体装置の 断面図である。
第 4図は、 第 3図の要部拡大断面図である。
第 5図は、 前記半導体装置に塔載された半導体チップの概略構成を示 す要部断面図である。 第 6図は、 前記半導体装置の製造に用いられるリードフレームの平面 図である。
第 7図は、 前記半導体装置の製造方法を説明するための要部断面図で ある。
第 8図は、 本発明の一実施形態の第 1変形例である半導体装置の榭脂 封止体の上部を除去した状態の平面図である。
第 9図は、 本発明の一実施形態の第 2変形例である半導体装置の樹脂 封止体の上部を除去した状態の平面図である。
第 1 0図は、 本発明の一実施形態の第 3変形例である半導体装置の樹 脂封止体の上部を除去した状態の平面図である。
第 1 1図は、 本発明の一実施形態の第 3変形例である半導体装置の断 面図である。 発明を実施するための最良の形態
以下、 本発明の構成について、 実施形態とともに説明する。
なお、 実施形態を説明するための全図において、 同一機能を有するも のは同一符号を付け、 その繰り返しの説明は省略する。
本発明の一実施形態である半導体装置は、 第 1図、 第 2図及び第 3図 に示すように、 半導体チップ 1の主面（回路形成面）上に複数本のリード 2を配置した L O C構造で構成されている。
前記半導体チップ 1の平面形状は、 これに限定されないが、 例えば長 方形状で形成されている。 この半導体チップ 1には回路システムと して 例え ii D R A M ( D ynami c R andom A ccess M emory) カ 塔載されてレ、 る。 また、 半導体チップ 1の主面の中央領域には、 その長辺方向に沿つ て配列された複数個の外部端子（ボンディングパッ ド） B Pが配置されて いる。
前記複数本のリード 2の夫々は、 半導体チップ 1 の主面に配置された 複数個の外部端子（ボンディングパッ ド） B Pの夫々にワイヤ 4を介して 電気的に接続されている。 ワイヤ 4 と しては、 例えば金（A u )ワイヤを 用いている。 また、 ワイヤ 4 と しては、 例えば、 アルミニウム（A 1 )ヮ ィャ、 銅（C u )ワイヤ、 金属ワイヤの表面に絶縁性榭脂を被覆した被覆 ワイヤ等を用いてもよい。 ワイヤ 4は、 例えば熱圧着に超音波振動を併 用したボンディング法によ り接続されている。
前記半導体チップ 1 、 複数本のリー ド 2の夫々のイ ンナ一部 （イ ンナ ーリ一 ド） 及びワイヤ 4等は、 樹脂封止体 5で封止されている。 樹脂封 止体 5は、 低応力化を図る目的と して、 例えば、 フユノール系硬化剤、 シリ コーンゴム及びフィラー等が添加されたビフエニール系の樹脂で形 成されている。 榭脂封止体 5は、 例えば大量生産に好適な トランスファ モールディ ング（transfer mo l ding)法で形成されている。 トランスファ モールディング法は、 ポッ ト、 ランナー、 流入ゲー ト及びキヤビティ等 を備えたモールド金型を使用し、 ポッ トからランナー及び流入ゲ一 トを 通してキヤビティ内に樹脂を加圧注入して樹脂封止体を形成する方法で ある。 樹脂封止体 5の平面形状は、 これに限定されないが、 例えば長方 形状で形成されている。
前記複数本のリード 2の夫々のアウター部（アウターリード）は、 樹脂 封止体 5からその外部に導出され、 例えば Jベン ド形状に成形されてい る。 この複数本のリード 2の夫々のアウター部は、 半導体装置の製造プ ロセスにおいて、 樹脂封止体 5を形成した後、 リ ー ドフレームの枠体か ら切断され、 その後、 所定の形状に成形される。
前記半導体チップ 1の互いに対向する二つの短辺の夫々の外側には支 持リー ド 6が配置されている。 この支持リード 6は、 半導体チップ 1、 複数本のリー ド 2の夫々のインナ一部及びワイヤ 4 と共に樹脂封止体 5 で封止されている。 この支持リード 6は、 半導体装置の製造プロセスに おいて、 リ一ドフレームの枠体に樹脂封止体 5を支持するためのもので ある。
前記複数本のリード 2は、 二つのリード群に分割されている。 一方の リード群のリード 2は、 主に、 半導体チップ 1の互いに対向する二つの 長辺のうちの一方の長辺側に配置されている。 他方のリード群のリー ド 2は、 主に、 半導体チップ 1の互いに対向する二つの長辺のうちの他方 の長辺側に配置されている。 一方のリ一ド群のリード 2の一端側は半導 体チップ 1 の外部端子 B Pの配列方向に沿って配列され、 その他端側は 半導体チップ 1の一方の長辺と向かい合う樹脂封止体 5の一方の長辺に 沿って配列されている。 他方のリード群のリード 2の一端側は半導体チ ップ 1 の外部端子 B Pの配列方向に沿って配列され、 その他端側は半導 体チップの他方の長辺と向かい合う樹脂封止体 5の他方の長辺に沿って 配列されている。 すなわち、 本実施形態の半導体装置は、 これに限定さ れないが、 二方向リード配列構造で構成されている。
前記複数本のリード 2のうち、 4本のリードは電源用リード 2 Aと し て用いられ、 その他のリードは信号用リード 2 Bと して用いられている。 即ち、 半導体チップ 1 の主面上には電源用リード 2 A及び信号用リ一 ド 2 Bが配置されている。 なお、 第 1図において、 電源用リード 2 A、 信 号用リード 2 Bの夫々に端子名を付している。 V c c端子は電源電位と して動作電位（例えば 5 [V] )に電位固定される動作電位端子である。 V s s端子は電源電位と して基準電位（例えば 0 [V] )に電位固定され る基準電位端子である。 Iノ O 1〜 I ZO 4はデータ入出力端子である。 A 1端子〜 A 1 1端子はァ ドレス入力端子である。 R A Sバー端子は口 ゥア ドレスス トローブ端子である。 C A Sバー端子はカラムア ドレスス トロ一ブ端子である。 WEバー端子はリード ライ トイネーブル端子で ある。 O Eバ一端子は出カイネーブル端子である。
前記半導体チップ 1は、 第 5図に示すように、 例えば単結晶珪素から なる p型半導体基板 1 0を主体に構成されている。 p型半導体基板 1 0 の素子形成領域には P型ゥエル領域 1 2が形成され、 この p型ゥエル領 域 1 2には D RAMの周辺回路を構成する M I S F E T (Metal 丄 nsu lator S emiconductor F_ield E_ffect _ransistor) Q力 开成されてレヽ る。 また、 p型半導体基板 1 0の素子間分離領域にはフィール ド絶縁膜 1 1が形成されている。
前記 M I S F E TQは、 主に、 チャネル形成領域である p型ゥエル領 域 1 2、 ゲート絶縁膜、 ゲート電極 1 3、 ソ一ス領域及びドレイ ン領域 である一対の n型半導体領域 1 4で構成されている。 一対の n型半導体 領域 1 4の夫々には、 層間絶縁膜 1 5に形成された接続孔を通して、 第 1層目の配線層で形成された配線 1 6が電気的に接続されている。 配線 1 6には、 層間絶縁膜 1 7中に形成された接続孔を通して、 第 2層目の 配線層で形成された配線 1 8が電気的に接続されている。 配線 1 8には、 層間絶縁膜 1 7中に形成された接続孔を通して、 第 3層目の配線層で形 成された配線 2 0が電気的に接続されている。 この配線 2 0は、 その上 層に形成された表面保護膜（最終保護膜） 2 1で被覆されている。 即ち、 半導体チップ 1は、 半導体基板 1 0上に配線層、 層間絶縁層の夫々を複 数段積み重ねた多層配線層を有し、 この多層配線層上を表面保護膜 2 1 で被覆した構成になっている。 また、 半導体チップ 1の主面は表面保護 膜 2 1で形成されている。 表面保護膜 2 1は、 D RAMの耐湿性、 耐ひ 線強度を高める目的として、 例えば、 窒化珪素膜、 ポリイミ ド系樹脂膜 (具体的には、 ポリイミ ド ' イソインドロ ' キナゾリンジオン樹脂膜） の夫々を順次積層した積層膜で形成されている。 窒化珪素膜は例えばプ ラズマ C V D (Chemical V_apor ^_eposition)法で开成され、 ポリイ ミ ド系樹脂膜は例えば回転塗布法で形成される。 なお、 多層配線層のうち、 最上層の配線層には、 前述の外部端子 B Pが形成されている。
前記半導体チップ 1の多層配線層の各配線層には、 D RAMの周辺回 路を構成する M I S F E TQに動作電位（V c c )及び基準電位（V s s ) を供給するための電源配線（2 0， 1 8， 1 6 )が形成されている。 また、 各層配線層には、 M I S F E T Q間を結線するための信号配線（2 0， 1 8， 1 6 )が形成されている。 電源配線は、 半導体チップ 1 の主面に配置 された外部端子 B Pのうちの電源用外部端子に電気的に接続され、 この 電源用外部端子はワイヤ 4を介して電源用リード 2 Aに電気的に接続さ れている。 信号用配線は、 半導体チップ 1の主面に配置された外部端子 B Pのうちの信号用外部端子に電気的に接続され、 この信号用外部端子 はワイヤ 4を介して信号用リード 2 Bに電気的に接続されている。
前記電源用リード 2 Aは、 第 3図に示すように、 インナ一部の先端部 分がその他の部分に比べて半導体チップ 1側に位置する形状で形成され ている。 同様に、 前記信号用リード 2 Bは、 インナ一部の先端部分がそ の他の部分に比べて半導体チップ 1側に位置する形状で形成されている c 前記電源用リード 2 Aは、 ィンナ一部の先端部分が半導体チップ 1の 主面に接着層 3を介在して接着固定され、 ィンナ一部のその他の部分が 半導体チップ 1の主面から離隔された状態で配置されている。 この電源 用リード 2 Aのインナ一部と半導体チップ 1 との間には接着層 3及び樹 脂封止体 5の樹脂が介在されている。 接着層 3は、 例えばポリイ ミ ド系 の熱可塑性樹脂で形成されている。 なお、 第 1図及び第 2図において、 図を見易くするため、 電源用リード 2 Aの固定領域に斜線を付している。 前記信号用リード 2 Bは、 半導体チップ 1 の領域上において、 インナ —部の先端部分及びその他の部分が半導体チップ 1の主面から離隔され た状態で配置されている。 この信号用リード 2 Aのインナ一部と半導体 チップ 1の主面との間には樹脂封止体 5の樹脂が介在されている。
第 4図に示すように、 信号用リード 2 Bのインナ一部の先端部分と半 導体チップ 1 との間隔 L 2は、 電源用リード 2 Aのインナ一部の先端部 分と半導体チップ 1 との間隔 L 1に比べて広く構成されている。 即ち、 信号用リード 2 Bの先端部分は、 半導体チップ 1 の主面からの距離が電 源用リード 2 Bの先端部分よりも遠い位置に配置されている。 間隔 L 2 は 5 0〜 6 0 [ μ m ] 程度に設定され、 間隔 L 1は 5〜： 1 0 [ // m ] 程 度に設定されている。
ところで、 電源用リード 2 A、 信号用リード 2 Bの夫々のインナ一部 は半導体チップ 1 の主面上に配置されている。 半導体チップ 1は、 前述 したように、 半導体基板 1上に配線層、 層間絶縁層の夫々を複数段積み 重ねた多層配線層を有し、 この多層配線層上を表面保護膜 2 1で被覆し た構成になっている。 即ち、 電源用リード 2 Aのインナ一部は、 半導体 チップ 1 の多層配線層に形成された電源配線上に、 表面保護膜 2 1、 接 着層 3、 樹脂封止体 5の樹脂等の絶縁体を介在して配置され、 信号用リ —ド 2 Bのインナ一部は、 半導体チップ 1の多層配線層に形成された電 源配線上に、 表面保護膜 2 1、 樹脂封止体 5の樹脂等の絶縁体を介在し て配置されているので、 電源用リード 2 A、 信号用リード 2 Bの夫々に 浮遊容量（寄生容量）が付加される。 電源用リード 2 Aに付加される浮遊 容量は、 切り換えノィズによる電源電位の揺らぎを防止する目的と して 大きい方が望ましい。 信号用リード 2 Bに付加される浮遊容量は、 信号 伝搬速度の高速化を図る目的として小さい方が望ましい。
前記信号用リード 2 Bに付加される浮遊容量は、 信号用リード 2 Bの ィンナ一部の先端部分と半導体チップ 1 との間隔 L 2が電源用リード 2 Aのィンナ一部の先端部分と半導体チップ 1 との間隔 L 1に比べて広く 構成されているので、 電源用リード 2 Aに付加される浮遊容量に比べて 小さくなる。 即ち、 信号用リード 2 Bのインナ一部の先端部分と半導体 チップ 1 との間隔 L 2を電源用リード 2 Aのィンナ一部の先端部分と半 導体チップ 1 との間隔 L 1に比べて広く構成することにより、 電源リ一 ド 2 Aに付加される浮遊容量を大きく し、 信号用リード 2 Bに付加され る浮遊容量を小さくすることができる。
前記 4本の電源用リード 2 Aの夫々の先端部分は、 第 1図に示すよう に、 半導体チップ 1の各角部の近傍に配置され、 半導体チップ 1の主面 に接着層 3を介在して接着固定されている。 即ち、 半導体チップ 1は、 半導体装置の製造プロセスにおいて、 4本の電源用リード 2 Aで支持さ れる。
前記電源用リード 2 Aのィンナ一部は半導体チップ 1 の短辺を横切り . その一部分は半導体チップ 1 の主面上を延在し、 その他の部分は半導体 チップ 1の外周囲の外側を延在している。
前記複数本の信号用リード 2 Bのうち、 I Z O I端子〜 I 0 4端子 と して使用される信号用リード 2 B、 A 2端子〜 A 4端子として使用さ れる信号用リード 2 Bの夫々のインナ一部は半導体チップ 1の短辺を横 切り、 その一部分は半導体チップ 1の主面上を延在し、 その他の部分は 半導体チップ 1の外周囲の外側を延在している。 また、 複数本の信号用 リード 2 Bのうち、 A O端子〜 A 1端子及び A 5端子〜 A 1 1端子と し て使用される信号用リード 2 B、 R A Sバ一端子と して使用される信号 用リード 2 B、 C A Sバー端子と して使用される信号用リード 2 B、 W Eバー端子と して使用される信号用リード 2 B、 O Eバー端子として使 用される信号用リード 2 Bの夫々のィンナ一部は半導体チップ 1の短辺 を横切り、 その一部分は半導体チップ 1の主面上を延在し、 その他の部 分は半導体チップ 1の外周囲の外側を延在している。
前記半導体チップ 1の短辺を横切る信号用リード 2 Bは、 半導体チッ プ 1 の主面の中央領域に配置された外部端子 B Pが半導体チップ 1 の長 辺に沿って配列されているため、 半導体チップ 1の長辺を横切る信号用 リード 2 Bに比べて、 半導体チップ 1の主面上を延在するリード部分を 半導体チップ 1 の主面上において引き回さなければならず、 半導体チッ プ 1 の主面と対向する対向面積が大きくなる。 従って、 信号用リード 2 Bに付加されるチップ リ一ド間浮遊容量も大きくなるので、 少なく と も、 半導体チップ 1の短辺を横切る信号用リード 2 Bにおいては、 半導 体チップ 1の主面からの距離 （チップ Zリード間距離） を大きくする必 要がある。
前記半導体チップ 1の短辺を横切る信号用リード 2 B、 電源用リード 2 Aの夫々の折り曲げ加工（オフセッ ト加工）は、 直線的に延在するリ一 ド部分にて行なわれている。 一方、 半導体チップ 1の長辺を横切る信号 用リード 2 Bも、 直線的に延在するリード部分にて行なわれている。 そ の理由は、 近接するリードが直線上に延在する部分でないと折り曲げ加 ェ（オフセッ ト加工）が困難になるためである。 従って、 第 1図、 第 2図 及ぴ第 3図に示すように、 半導体チップ 1 の短辺を横切る電源用リード 2 Aの折り曲げ加工部と、 半導体チップ 1 の長辺を横切る信号用リード 2 Bの折り曲げ加工部との位置は異なっている。
このよ うに構成された半導体装置は、 第 6図に示すリードフ レーム L Fを用いた製造プロセスで形成される。
前記リードフレーム L Fは、 枠体 7で規定された領域内に、 複数本の リード 2、 二つの支持リード 6等を配置している。 複数本のリード 2の 夫々は枠体 7に支持され、 タイバー（ダムバ一） 8で互いに連結されてい る。 二つの支持リード 6は枠体 7に支持されている。 これらのリード 2、 支持リード 6 の夫々は枠体 7と一体化されている。
前記複数本のリード 2の夫々は、 樹脂封止体 5で封止されるィンナー 部と、 樹脂封止体 5の外部に導出されるアウター部とで構成されている。 インナ一部の先端部分は、 その板厚方向において、 その他の部分より も 下方に位置するように折り曲げ加工されている。
前記リードフレーム L Fは、 例えば、 鉄（F e )—ニッケル（N i )系の 合金又は銅（C u )若しくは銅系の合金で形成されている。 このリードフ レーム L Fは、 平板材にエッチング加工又はプレス加工を施し、 所定の リ一ドパターンを形成した後、 リード 2の先端部分にプレス加工を施す ことにより形成される。 前記複数本のリード 2のうち、 電源用リード 2 Aのインナ一部の先端 部分は、 その板厚方向において、 信号用リード 2 Bのインナ一部の先端 部分より も下方に位置している。 即ち、 電源用リード 2 Aのインナ一部 の先端部分は、 信号用リード 2 Bのインナ一部の先端部分より も、 半導 体チップ 1の主面に近接するように、 大きくオフセッ トされている。 次に、 前記半導体装置の製造方法について、 第 7図を用いて説明する。 まず、 第 6図に示すリードフレーム L Fを準備する。
次に、 前記リ一ドフレーム F Lの枠体 7に支持された複数本のリード 2のうち、 4本の電源用リード 2 Aの夫々のインナ一部の先端部分に接 着層 3を形成する。 接着層 3の形成は、 電源用リード 2 Aの先端部分の チップ固定面側に例えばポリイ ミ ド系の熱可塑性榭脂をディスペンサ付 け方式による塗布法で塗布して行う。
次に、 半導体チップ 1の主面に、 接着層 3を介在して前記リ一ドフ レ —ム L Fの電源用リード 2 Aを接着固定し、 半導体チップ 1 にリ一ドフ レーム L Fを固定する。 電源用リード 2 Aの固定は熱圧着法で行う。 こ の工程において、 リードフレーム L Fの信号用リード 2 Bは半導体チッ プ 1の主面から離隔された状態で配置される。 ここまでの工程を第 7図 ( A )に示す。
次に、 前記半導体チップ 1の主面に配置された外部端子（B P )と前記 リードフレーム L Fのリード 2 とをワイヤ 4で電気的に接続する。 リー ド 2のうち、 電源用リード 2 Aは電源用外部端子に電気的に接続され、 信号用リード 2 Bは信号用外部端子に電気的に接続される。 ワイヤ 4 の 接続は、 例えば熱圧着に超音波振動を併用したボンディング法で行う。 この工程において、 信号用リード 2 Bとワイヤ 4 との接続は、 信号用リ ード 2 Bの先端部分を半導体チップ 1 の主面にリード押さえ治具を用い て固定した状態で行う。 ここまでの工程を第 7図（B )に示す。
次に、 モールド金型の上型と下型との間に前記リードフレ一ム L Fを 配置すると共に、 前記モール ド金型のキヤビティ内に、 半導体チップ 1 、 リード 2のイ ンナ一部及び支持リード 6を配置する。 モール ド金型は、 キヤビティの他に、 ポッ ト、 ランナー及び流入ゲート等を備えている。 この工程において、 信号用リード 2 Bと半導体チップ 1 との間隔（L 2 ) は電源用リ一ド 2 Aと半導体チップ 1 との間隔（L 1 )に比べて広く構成 され、 信号用リード 2 Bは半導体チップ 1から離隔され、 電源用リード 2 Aは半導体チップ 1に固定されている。
次に、 前記モールド金型のポッ トからランナー及び流入ゲートを通し てキヤビティ内に樹脂を加圧注入し、 信号用リード 2 Bと半導体チップ 1 との間隔（L 2 )が電源用リード 2 Aと半導体チップ 1 との間隔（L 1 ) に比べて広く構成され、 信号用リード 2 Bが半導体チップ 1から離隔さ れ、 かつ電源用リード 2 Aが半導体チップ 1に固定された状態で、 半導 体チップ 1、 電源用リード 2 Aのインナ一部、 信号用リード 2 Bのイ ン ナ一部、 ワイヤ 4及び支持リード（6 )等を樹脂で封止して、 樹脂封止体 5を形成する。 ここまでの工程を第 7図（C )に示す。
次に、 前記リ ー ドフレーム L Fの枠体 7からリ ー ド 2のァウタ一部を 切断すると共に、 リード 2からタイバー 8を切断し、 その後、 リード 2 のアウター部を Jベン ド形状に成形し、 その後、 リー ドフレーム L Fの 枠体 7から支持リード 6を切断することにより、 第 1図、 第 2図及び第 3図に示す半導体装置がほぼ完成する。 この後、 半導体装置は環境試験 である温度サイクル試験が施され、 その後、 製品と して出荷される。 製 品として出荷された半導体装置は、 実装基板の実装面上に実装される。 以上説明したように、 本実施形態によれば以下の効果が得られる。 ( 1 ) 信号用リード 2 Bのィンナ一部の先端部分と半導体チップ 1 との 間隔 L 2を電源用リード 2 Aのィンナ一部の先端部分と半導体チップ 1 との間隔 L 1 に比べて広く構成し、 信号用リード 2 Bのイ ンナ一部を半 導体チップ 1の主面から離隔し、 かつ電源用リード 2 Aのイ ンナ一部の 先端部分を半導体チップ 1の主面に固定することにより、 電源用リード 2 Aに付加される浮遊容量（寄生容量）を大きく し、 信号用リード 2 Bに 付加される浮遊容量を小さくすることができるので、 電源電位の摇らぎ 防止及び信号伝搬速度の高速化を同時に行うことができる。 この結果、 半導体装置の電気特性の向上を図ることが可能となる。
( 2 ) 電源用リード 2 Aのィンナ一部の先端部分を接着層 3を介在して 半導体チップ 1 の主面に固定することにより、 電源用リード 2 Aのイ ン ナ一部の先端部分を絶縁フィルムを介在して半導体チップ 1の主面に固 定する場合に比べて、 電源用リード 2 Aのイ ンナ一部の先端部分と半導 体チップ 1 との間隔を狭くすることができるので、 電源用リード 2 Aに 付加される浮遊容量を大きくすることができる。
( 3 )水分を吸収し易い絶縁フィルムを省略（廃止）して電源用リード 2 Aのィンナ一部の先端部分を半導体チップ 1の主面に固定することによ り、 絶縁フィルムに吸収された水分の気化膨張による樹脂封止体 5の亀 裂（パッケージクラック）を防止できるので、 半導体装置の信頼性の向上 を図ることが可能となる。
なお、 本実施形態は、 インナ一部の先端部分に折り曲げ加工を施した 形状で電源用リード 2 A及び信号用リード 2 Bを形成した例について説 明したが、 信号用リード 2 Bは折り曲げ加工を施していない直線形状で 形成してもよい。 この場合、 信号用リード 2 Bの先端部分と半導体チッ プ 1 との間隔 L 2を電源用リード 2 Aと半導体チップ 1 との間隔 L 1 に 比べて更に広くすることができるので、 信号用リード 2 Bに付加される 浮遊容量を更に小さくすることができる。
また、 本実施形態は、 電源用リード 2 Aの先端部分を接着層 3を介在 して半導体チップ 1 の主面に固定した例について説明したが、 電源用リ —ド 2 Aの先端部分を半導体チップ 1 の主面に固定しない構成にしても よい。 この場合、 半導体チップ 1の主面若しくは側面に支持リード 6を 固定した構成にする。
また、 本実施形態は、 半導体装置の製造プロセスにおいて、 電源用リ ード 2 Aの先端部分のチップ固定面側に接着層 3を形成した例について 説明したが、 半導体装置の製造プロセスにおいて、 接着層 3は半導体チ ップ 1の主面のリード固定領域に形成してもよい。
また、 本実施形態は、 電源用リード 2 Aの先端部分を接着層 3を介在 して半導体チップ 1の主面に固定した例について説明したが、 半導体チ ップ 1 の表面保護膜を接着層を含む多層膜で形成し、 電源用リ一ド 2 A の先端部分を半導体チップ 1 の主面に直に固定してもよい。
また、 本実施形態は、 半導体チップ 1の主面の中央領域にその長辺に 沿って配列された外部端子 B Pの近傍に、 信号用リード 2 Bの先端部分 を配置した例について説明したが、 複数本の信号用リード 2 Bのうち、 一部の信号用リード 2 Bを、 第 8図に示す信号用リード 2 B 1のように、 半導体チップ 1の長辺の近傍に先端部分を配置した形状で形成してもよ レ、。 この場合、 半導体チップ 1の主面と対向する対向面積が小さくなる ので、信号用リード 2 Bに付加される浮遊容量（チップ リ一ド間容量） を更に小さくすることができる。 特に、 データ入出力端子、 ア ドレス端 子等の信号端子として使用される信号用リード 2 Bにおいては有効であ る。
また、 本実施形態は、 半導体チップ 1の主面の中央領域にその長辺に 沿って配列された外部端子 B Pの近傍に、 信号用リード 2 Bの先端部分 を配置した例について説明したが、 複数本の信号用リード 2 Bのうち、 一部の信号用リード 2 Bを、 第 9図に示す信号用リード 2 B 1のように、 半導体チップ 1の外周囲の外側に配置してもよい。 この場合、 半導体チ ップ 1 の主面と対向する対向面積を廃止できるので、 信号用リード 2 B に付加される浮遊容量 （チップノリード間容量） を更に小さくすること ができる。 特に、 データ入力端子、 ア ドレス端子等の信号用端子と して 使用される信号用リード 2 Bにおいては有効である。
また、 本実施形態は、 半導体チップ 1の主面に電源用リー ド 2 Aを固 定し、 半導体チップ 1を支持した例について説明したが、 例えば、 信号 伝搬速度の高速化をさほど要求しない信号用リー ド、 例えばチップセレ タ ト端子として使用される信号用リード若しくはテスティング端子と し て使用される信号用リ一ドを半導体チップ 1 の主面に固定し、 半導体チ ップ 1 を支持してもよい。
また、 本実施形態は、 半導体チップ 1 の主面に接着層 3を介在して電 源用リード 2 Aのィンナ一部の先端部分を固定した例について説明した が、 第 1 0図及び第 1 1図に示すように、 半導体チップ 1 の主面に絶縁 フィルム（絶縁性テープ） 9を介在して電源用リード 2 Aのィンナ一部の 先端部分を固定した構成にしてもよい。 絶縁フィルム 9 と しては、 例え ば、 ポリイ ミ ド系樹脂からなる樹脂基材の両面（表面及び裏面）にポリィ ミ ド系樹脂からなる接着層を有する絶縁フィルムが用いられている。 こ の場合、 絶縁フィルム 9の厚さ（接着層を含む）は 8 0 [ μ m] 程度であ り、 信号用リード 2 Bの先端部分と半導体チップ 1 との間隔は 1 0 0〜 1 5 0 [ μ m] 程度である。
以上、 本発明者によってなされた発明を、 前記実施形態に基づき具体 的に説明したが、 本発明は、 前記実施形態に限定されるものではなく、 その要旨を逸脱しない範囲において種々変更可能であることは勿論であ る。
例えば、 本発明は、 一方向リード配列構造である S O P (_ _nmll ^_ut -line Package) 型、 Z I P (Z igzag I n-line P_ackage) 型等の半導 体装に適用できる。
また、 本発明は、 二方向リード配列構造である D I P (D_ual 丄 n - li ne Package)型、 T S O P (Thin Small Out-line P ackage) 型等の 半導体装置に適用できる。
また、 本発明は、 四方向リード配列構造である Q F P ( uad ^lat package)型等の半導体装置に適用できる。 産業上の利用可能性
半導体装置の電気特性の向上を図ることが可能となる。
また、 半導体装置の信頼性の向上を図ることが可能となる。

Claims

求 の 範 囲
1 . 半導体チップの主面上に電源用リ一ド及び信号用リ一ドを有する 半導体装置であって、 前記信号用リードと前記半導体チップとの間隔が、 前記電源用リ一ドと前記半青導体チップとの間隔に比べて広く構成されて いることを特徴とする半導体装置。
2 . 半導体チップの主面上に電源用リ一ド及び信号用リ一ドを有する 半導体装置であって、 前記信号用リ一ドと前記半導体チップとの間隔が 前記電源用リ一ドと前記半導体チップとの間隔に比べて広く構成され、 前記信号用リードが前記半導体チップの主面から離隔され、 前記電源用 リ一ドが前記半導体チップの主面に固定されていることを特徴とする半 導体装置。
3 . 半導体チップの主面上に電源用リ一ド及び信号用リ一ドを有する 半導体装置であって、 前記信号用リ一ドと前記半導体チップとの間隔が 前記電源用リ一ドと前記半導体チップとの間隔に比べて広く構成され、 前記信号用リ一ドが前記半導体チップの主面から離隔され、 前記電源用 リードが前記半導体チップの主面に直に固定、 若しくは接着層を介在し て固定されていることを特徴とする半導体装置。
4 . 前記半導体チップの主面には表面保護膜が形成され、 この表面保 護膜の下層には前記電源用リ一ドと電気的に接続された電源配線が形成 されていることを特徴とする請求の範囲第 1項乃至請求の範囲第 3項の うちいずれか 1項に記載の半導体装置。
5 . 前記電源用リード、 前記信号用リードの夫々は前記半導体チップ の主面に配置された外部端子にワイヤを介して電気的に接続され、 前記 半導体チップ、 前記電源用リー ドのイ ンナ一部、 前記信号用リー ドのィ ンナ一部、 前記ワイヤの夫々は樹脂封止体で封止され、 前記電源用リー ド、 前記信号用リ一ドの夫々のアウター部は前記樹脂封止体の外部に導 出されていることを特徴とする請求の範囲第 1項乃至請求の範囲第 3項 のうちいずれか 1項に記載の半導体装置。
6 . 半導体チップの主面上に、 先端部分がその他の部分に比べて前記 半導体チップ側に位置する形状で形成された電源用リ一ド及び信号用リ 一ドを有する半導体装置であって、 前記信号用リ一ドの先端部分と前記 半導体チップとの間隔が、 前記電源用リ一ドの先端部分と前記半導体チ ップとの間隔に比べて広く構成されていることを特徴とする半導体装置
7 . 半導体チップの主面上に、 先端部分がその他の部分に比べて前記 半導体チップ側に位置する形状で形成された電源用リ一ド及び信号用リ 一ドを有する半導体装置であって、 前記信号用リ一ドの先端部が前記半 導体チップから離隔され、 前記電源用リ一ドの先端部分が前記半導体チ ップに固定されていることを特徴とする半導体装置。
8 . 半導体チップの主面上に、 先端部分がその他の部分に比べて前記 半導体チップ側に位置する形状で形成された電源用リ一ド及び信号用リ 一ドを有する半導体装置であって、 前記信号用リ一ドの先端部が前記半 導体チップから離隔され、 前記電源用リ一ドの先端部分が前記半導体チ ップに直に固定、 若しくは接着層を介在して固定されていることを特徴 とする半導体装置。
9 . 前記半導体チップの主面には表面保護膜が形成され、 この表面保 護膜の下層には前記電源用リ一ドと電気的に接続された電源配線が形成 されていることを特徴とする請求の範囲第 6項乃至請求の範囲第 8項の うちいずれか 1項に記載の半導体装置。
1 0 . 前記電源用リ一ド、 前記信号用リ一ドの夫々は前記半導体チッ プの主面に配置された外部端子にワイヤを介して電気的に接続され、 前 記半導体チップ、 前記電源用リー ドのイ ンナ一部、 前記信号用リ ー ドの インナ一部、 前記ワイヤの夫々は樹脂封止体で封止され、 前記電源用リ 一ド、 前記信号用リー ドの夫々のァウタ一部は前記樹脂封止体の外部に 導出されていることを特徴とする請求の範囲第 6項乃至請求の範囲第 8 項のうちいずれか 1項に記載の半導体装置。
1 1 . 半導体チップの主面上に電源リード及ぴ信号用リードを有する 半導体装置の製造方法であって、 前記信号用リードと前記半導体チップ との間隔が前記電源用リ一ドと前記半導体チップとの間隔に比べて広く 構成された状態で、 前記半導体チップ、 前記電源用リードのインナ一部、 前記信号用リードのインナ一部の夫々を樹脂で封止して樹脂封止体を形 成することを特徴とする半導体装置の製造方法。
1 2 . 半導体チップの主面上に電源リード及び信号用リードを有する 半導体装置の製造方法であって、 前記信号用リ一ドと前記半導体チップ との間隔が前記電源用リ一ドと前記半導体チップとの間隔に比べて広く 構成され、 前記信号用リードが前記半導体チップから離隔され、 かつ前 記電源用リ一ドが半導体チップに固定された状態で、 前記半導体チップ、 前記電源用リードのイ ンナ一部、 前記信号用リードのイ ンナ一部の夫々 を樹脂で封止して樹脂封止体を形成することを特徴とする半導体装置の 製造方法。
1 3 . 半導体チップの主面上に電源用リ一ド及び信号用リ一ドを有す る半導体装置の製造方法であって、 前記信号用リ一ドと前記半導体チッ プとの間隔が前記電源用リ一ドと前記半導体チップとの間隔に比べて広 く構成され、 前記信号用リ一ドが前記半導体チップの主面から離隔され、 前記電源用リ一ドが前記半導体チップの主面に直に固定、 若しくは接着 層を介在して固定された状態で、 前記半導体チップ、 前記電源用リード のインナ一部、 前記信号用リードのインナ一部の夫々を樹脂で封止して 樹脂封止体を形成することを特徴とする半導体装置の製造方法。
1 4 . 半導体チップの主面上に電源用リ一ド及び信号用リ一ドを有す る半導体装置であって、 前記信号用リ一ドが前記半導体チップの主面か ら離隔され、 前記電源用リ一ドが前記半導体チップの主面に固定されて いることを特徴とする半導体装置。
1 5 . その主面に複数の半導体素子と複数の外部端子とを有する長方 形の半導体チップであって、 前記複数の外部端子が長辺方向に配列され た長方形の半導体チップと、
各々がインナ一部及びアウター部を有し、 かつ、 各々のインナ一部の 一部が前記半導体チップの主面上に配置された第 1 リ一ド及び第 2 リー ドであって、 前記各々のィンナ一部の先端部分が前記複数の外部端子の 近傍に配置され、 かつ、 前記複数の外部端子に電気的に接続された第 1 リ一ド及び第 2 リードと、
前記半導体チップと前記第 1 リ一ド及び第 2 リードの各々のインナー 部を封止する長方形の樹脂封止体であって、 その長辺が前記半導体チッ プの長辺に沿って延在し、 その短辺が前記半導体チップの短辺に沿って 延在する長方形の樹脂封止体とを有し、
前記第 1 リ一ド及び第 2 リ一ドの各々のァゥター部は、 前記樹脂封止 体の長辺から突出し、 前記第 1 リード及び第 2 リードの各々のインナ一部は、 前記半導体チ ップの短辺を横切って前記半導体チップの主面上に延在し、
前記半導体チップの主面上に延在する前記第 2 リードの前記ィンナ一 部の一部と、 前記半導体チップの主面との距離は、 前記半導体チップの 主面上に延在する前記第 1 リードの前記インナ一部の一部と、 前記半導 体チップの主面との距離より大きく、
前記第 1 リードは、 前記複数の外部端子中の固定電位端子に接続され、 前記第 2 リードは、 前記複数の外部端子中の信号端子に接続されている ことを特徴とする半導体装置。
1 6 . 前記第 1 リード及び第 2 リードの各々は、 前記半導体チップの 前記短辺近傍において、 前記半導体チップの主面上に延在する各々のィ ンナ一部の一部が前記半導体チップの主面の外側に延在するィンナ一部 の他部分より も前記半導体チップの主面に近接するように、 オフセッ ト を有し、 前記第 2 リードのオフセッ ト量は、 前記第 1 リー ドのオフセッ ト量より小さいことを特徴とする請求の範囲第 1 6項に記載の半導体装 置。
1 7 . 前記半導体チップの主面上に延在する前記第 1 リードのインナ 一部の一部は、 前記半導体チップの主面に接着されていることを特徴と する請求の範囲第 1 6項に記載の半導体装置。
1 8 . 前記半導体チップの主面上に延在する前記第 1 リードのインナ —部の一部は、 前記半導体チップの主面に接着剤で接着されていること を特徴とする請求の範囲第 1 7項に記載の半導体装置。
1 9 . 前記半導体チップの主面上に延在する前記第 1 リードのインナ 一部の一部は、 前記半導体チップの主面に絶縁性テープで接着されてい ることを特徴とする請求の範囲第 1 7項に記載の半導体装置。
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