JPH08316405A - Loc半導体パッケージ及び半導体装置のパッケージング方法 - Google Patents

Loc半導体パッケージ及び半導体装置のパッケージング方法

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JPH08316405A JP8034266A JP3426696A JPH08316405A JP H08316405 A JPH08316405 A JP H08316405A JP 8034266 A JP8034266 A JP 8034266A JP 3426696 A JP3426696 A JP 3426696A JP H08316405 A JPH08316405 A JP H08316405A
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Abstract

(57)【要約】 【課題】 ワイヤによるバス・バーと内部リードとの短
絡を防止し、さらに信頼度を向上させることのできる半
導体パッケージ及び半導体装置のパッケージング方法を
提供する。 【解決手段】 上部表面上に複数のボンディングパッド
を有する半導体チップ36の上側に複数個の内部リード
32を配置し、一つ又はそれ以上の電源供給及びグラウ
ンド用のバス・バー37を半導体チップの上側で内部リ
ードの先端部32より低い高さに形成させた。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体パッケージ及
び半導体装置のパッケージング方法に係り、特にリード
オンチップ(LOC:Lead On Chip)構造
に適するようにしたものである。
【0002】
【従来の技術】まず、従来の一般的な半導体パッケージ
に用いられるリードフレームの構造を図1を参照して説
明する。リードフレームの上部及び下部にサイドレール
1a、1bが位置し、サイドレール1a、1bの間に複
数個の外部リード2と内部リード3が位置する。ダム・
バー4はその外部リード2と内部リード3を上部サイド
レール1aと下部サイドレール1bとの間で支える役割
を果たす。中央部分には上に半導体チップが載せられる
ためのダイアタッチ部すなわちパドル5が位置し、サポ
ートバーはサイドレール1a、1bの間でパドル5を支
える役割を果たす。
【0003】図1のリードフレームを使用して作られた
半導体パッケージの構造を図2の断面図を参照して説明
する。図2に示すように、リードフレームのパドル5上
に半導体チップ6がエポキシ接着剤7で取り付けられ、
半導体チップ6の上部表面に形成されたボンディングパ
ッドと、リードフレームの内部リード3は金属ワイヤ9
により電気的に連結される。次に、エポキシモールディ
ングコンパウンド10で外部リード2を除いた残り部分
を全てモールディングして半導体パッケージを作る。最
後に、外部リード2を所望の形状に成形する。図2にお
いて、外部リード2は「J」形状に成形されたものであ
る。
【0004】図2の構造によれば、半導体チップ6が内
部リード3より高い位置にあるために金属ワイヤ9の屈
曲の程度が大きく、モールディング時に金属ワイヤ9が
流される現象が発生して金属ワイヤ9の電気信号伝達特
性が悪くなるか、又はそれが断線する虞があった。な
お、半導体パッケージの大容量化に伴ってリードフレー
ムのパドル5を除去することも要求されてきた。
【0005】前記問題点を解決するためにLOC半導体
パッケージが提案されたことがある。図2に示す半導体
パッケージの構造によれば、半導体チップ6の上部表面
が内部リード3より一層高くなっている。しかし、LO
C半導体パッケージの構造によれば、逆に内部リードが
半導体チップの上部表面より上に位置する。その際、リ
ードフレームのパドルを使用しない。その代わり、内部
リードの下部表面と半導体チップの上部表面を付着させ
るために別の接着絶縁テープが用いられる。
【0006】このLOC半導体パッケージは本発明の先
行技術であり、図3乃至図6を参照して詳細に説明す
る。図3はLOC半導体パッケージに用いられるLOC
リードフレームの構造図であり、リードフレームの上部
及び下部にはサイドレール11が位置し、そのサイドレ
ール11の間に複数の外部リード12と内部リード13
が配置される。これら外部リード12と内部リード13
はダム・バー14により上部サイドレールと下部サイド
レールとの間に支持され、その間隔も一定に保持され
る。なお、複数の内部リード13中の一部が延長されて
形成されるバス・バー(bus bar)は、共通グラ
ウンドリード、半導体チップ16及び外部リード12に
電源を供給する共通電源供給リードとしての役割を果た
す。なお、絶縁性の両面テープ17の上部表面は内部リ
ード13の先端部の下側表面と接着固定され、下部表面
は半導体チップ16の上部表面と接着固定される。内部
リード13の先端部の上側表面には、半導体チップ16
のボンディングパッド18とワイヤ20によって電気的
に連結できるように金属19がメッキされる。
【0007】図4は図3における領域Kを拡大した図面
である。複数の内部リード13と、共通グラウンドリー
ド又は共通電源供給リードとして用いられるバス・バー
15が、両面接着テープにより半導体チップ16の上部
表面に取り付けられている。内部リード13の一部が延
長されて形成されるこのバス・バー15は内部リード1
3と同一高さの線上で内部リード13と半導体チップ1
6のボンディングパッド18との間に位置する。図4は
又、半導体チップ16のボンディングパッド18と内部
リード13がワイヤ20により電気的に接続されること
を示す。
【0008】図5は完成したLOC半導体パッケージの
構造を示す断面図であり、バス・バー15を含んだ複数
個の内部リード13の先端部の下部表面と半導体チップ
16の上部表面とが両面接着テープ17により接着さ
れ、外部リード12は「J」形状に成形されていること
を示す。なお、ワイヤ20は内部リード13の先端部と
半導体チップ16のボンディングパッド18を電気的に
連結している。図5において、着目すべきものはボンデ
ィングパッド18と内部リード13間をワイヤで連結す
るとき、電気的な短絡を防止するために内部リード13
とバス・バー15との間にこれらより高く形成させたポ
リマーのような絶縁体壁22を設けるか、もしくはバス
・バー15の上部表面中、ワイヤ20が上方に通る部分
に絶縁体22を形成するという点である。図5におい
て、21はエポキシモールディングコンパウンドを示
す。
【0009】図6は図5で両面接着テープ17の断面図
を示すもので、ポリイミドフィルムからなるベースフィ
ルム17aと、ベースフィルム17aの上部表面及び下
部表面に各々形成された熱可塑性材質の接着剤17b、
17cとで構成されることを示す。ここで、ベースフィ
ルム17aは通常50μmの厚さを有し、接着剤17
b、17cは各々25μmの厚さを有する。従って、通
常約100μmの厚さを有する両面接着テープ17が主
に用いられてきた。ここで、両面接着テープ17の下部
接着剤17cに半導体チップ16の上部表面を付着させ
る工程は、通常熱圧着方法により行われる。なお、リー
ドフレームの内部リード13とバス・バー15は同一材
料で作られ(主に、鉄とニッケルの合金であるAllo
y42が使用される)、これらの構造は半導体チップ1
6の上部表面に形成されるボンディングパッド18の配
列によって多様に変更され得る。
【0010】
【発明が解決しようとする課題】上記した従来の技術及
び先行技術によれば、次の問題点があった。 1. 従来のLOC半導体パッケージは両面接着テープ
の上部接着剤によりバス・バーと内部リードが同一高さ
で取り付けられるので、内部リードとボンディングパッ
ドとのワイヤボンディング時にワイヤがバス・バー上を
越えなければならない。この際、ワイヤが弛んだり、又
はモールディング時にワイヤが流されることによりバス
・バーと接触して、内部リードとバス・バーが電気的に
短絡されるという問題点があった。
【0011】2. 特に厚さを薄くする必要のある半導
体パッケージの場合には、内部リードとボンディングパ
ッドとの接続用ワイヤの高さ調節が難しいので、ワイヤ
とバス・バーとの短絡可能性がさらに高く、このような
短絡を防止するために図5に示すように、バス・バーの
上部表面に絶縁体を塗布したり、内部リードとバス・バ
ーとの間にこれらよりさらに高い高さを有する絶縁体壁
を別に具備しなければならなかった。従って、短絡防止
用絶縁体を形成する別の工程が加わるので、工程が複雑
になり、さらに製造コストが増加するという問題点があ
った。
【0012】3. 内部リードとバス・バーとの短絡防
止用絶縁体の塗布時、この絶縁体が内部リードまで流れ
落ちることがあり、それにより内部リードが汚染されて
内部リードの信頼度が低下するという問題点があった。
【0013】4. 前記絶縁体の塗布時に、空げき、気
泡及び水分浸透が発生する可能性があり、この場合には
半導体パッケージで割れ目が生じ易い。従って、半導体
パッケージの信頼度が低下するという問題点があった。
【0014】本発明は、ワイヤによるバス・バーと内部
リードとの短絡を防止し、さらに信頼度を向上させるこ
とのできる半導体パッケージ及び半導体装置のパッケー
ジング方法を提供することを目的とする。
【0015】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体パッケージは、上部表面上に複数の
ボンディングパッドを有する半導体チップと、半導体チ
ップの上側に位置し、ワイヤによりボンディングパッド
と電気的に連結される複数個の内部リードと、各内部リ
ードから延長されて形成される複数の外部リードと、半
導体チップの上側で内部リードより低い高さで形成され
る一つ又はそれ以上の電源供給及びグラウンド用のバス
・バーを具備することを特徴とする。
【0016】本発明の半導体装置のパッケージング方法
は、上部表面に複数個のボンディングパッドを有する半
導体チップを設けるステップと、複数個の内部リードと
この内部リードから延長される複数の外部リードを前記
半導体の上側に配列するステップと、電源供給及びグラ
ウンド用バス・バーを半導体チップの上側で内部リード
より低い高さで配列するステップとを具備することを特
徴とする。
【0017】
【発明の実施の形態】本発明による半導体パッケージ
は、内部リードと半導体チップのボンディングパッドを
連結するためのワイヤによる内部リードとバス・バーの
電気的短絡を防止するために、半導体チップの上側で共
通電源供給用又は共通グラウンド用バス・バーを内部リ
ードより低い高さに形成することが特徴である。
【0018】以下、本発明による実施形態を図面に基づ
いて詳細に説明する。第1実施形態 先ず、本発明の第1実施形態による半導体チップが取り
付けられた状態のLOCリードフレームの構成を説明す
る。
【0019】図7を参照する。第1実施形態のリードフ
レームはその上部と下部にサイドレール31a及び下部
サイドレール31bを有する。この上部サイドレール3
1aと下部サイドレール31bとの間に従来同様内部リ
ード32及び外部リード33と、これらを一定の間隔で
保持するダム・バー34が形成されている。半導体チッ
プ36は、内部リード32の下側に位置し、その上部表
面に複数個のボンディングパッド35を有する。バス・
バー37は、一つの内部リード32から他の内部リード
32へ延びている。このバス・バーは、内部リード32
と半導体チップ36のボンディングパッド35との間
に、内部リード32より低い高さで延びている。さらに
バス・バー37は内部リード32に向かう突出部37a
を有している。且つこの実施形態は、さらに内部リード
32の先端部32aの下部表面及びバス・バー37の突
出部37aを半導体チップ36の上部表面に付着・固定
させるための絶縁性の両面接着テープ38を有してい
る。バス・バー37の下には接着テープを設けない。
【0020】ここで、内部リード32の先端部の上部表
面には、半導体チップ36の上部表面に配置したボンデ
ィングパッド35とのワイヤボンディングを容易にする
ために銀のような導電体39が塗布される。バス・バー
37の突出部37aは内部リード32の先端部とともに
絶縁性の両面接着テープ38に付着させるために内部リ
ード32と同一高さを有する。このワイヤボンディング
は先行技術で説明したように、半導体チップ36と内部
リード32間、半導体チップ36とバス・バー37間、
又はバス・バー37と外部リード33間の電気的連結の
ためのものである。尚、外部リード33は各内部リード
32から延長されて形成される。バス・バー37はリー
ドフレームの製造時にともに作られるか、もしくは別に
作り、予め半導体チップ36に付着した後リードフレー
ムの相当する一部の内部リード32と連結することもで
きる。前記サイドレール31a、31bとダム・バー3
4は外部リード32を除いた他のパッケージ要素のモー
ルディング前後に除去される。
【0021】上述したように、本発明の第1実施形態に
よれば、LOC半導体パッケージ用のLOCリードフレ
ームは、半導体チップ36のボンディングパッド35と
内部リード32との電気的連結のためのワイヤボンディ
ング時に、ワイヤボンディング40がバス・バー37に
接触して内部リード32とバス・バー37とが電気的に
短絡されるのを防止するために、先行技術で用いられた
絶縁性の両面接着テープ38を内部リード32の先端部
の下側にのみ位置させる。従って、半導体チップ36の
ボンディングパッド35と内部リード32との間で延び
ているバス・バー37の下側には、その絶縁性両面接着
テープ38を位置させない。従って、前記絶縁性両面接
着テープ38の厚さだけそのバス・バー37は低い位置
になる。従って、バス・バー37は内部リード32より
絶縁性両面接着テープ38の厚さだけ低い位置に形成さ
れる。図7において、バス・バー37は2個であるが、
一つ又はそれ以上の数と形成される。
【0022】図8は図7のA−A′線における断面図で
あり、絶縁性の両面接着テープ38が内部リード32の
先端部の下側にのみ位置し、バス・バー37の部分の下
側には位置しないことを表わす。その代わり、前記延長
された部分は低くされて内部リード32より絶縁性両面
接着テープ38の厚さだけ低い位置に形成される。従っ
て、内部リード32とボンディングパッド35との電気
的連結のためのワイヤボンディング時に別に絶縁体壁を
形成したり、バス・バーの上部表面に絶縁体を塗布する
ことなく、内部リード32とバス・バー37との電気的
短絡を防止することができる。
【0023】最終工程としては、外部リード33を除い
た全てのパッケージ要素をエポキシモールディングコン
パウンドでモールドしてコンパウンドボデーを形成する
工程と、露出した外部リード33を成形する工程があ
る。
【0024】上述したように、本発明の第1実施形態に
よれば次の効果がある。 1. 内部リード32と半導体チップ36のボンディン
グパッド35との間に位置したバス・バー37の部分を
低くすることにより、半導体チップ36と内部リード3
2とを電気的に連結するワイヤ40を半導体チップ36
上で低いループ形状にボンディングすることができる。
その結果、電気的な短絡を防止することができ、薄形半
導体パッケージの信頼性を向上させることができる。 2. 絶縁性の両面接着テープ38が内部リード32の
先端部の下側にのみ位置し、バス・バー37の下側には
位置しないので、従来の技術に比べて製造コストを節減
することができる。 3. 先行技術でバス・バーの上部表面に絶縁性ポリマ
ーのような絶縁体を塗布することが不要なので、半導体
パッケージ製造の空げきの発生及び気泡現象を防止する
ことができ、さらに半導体パッケージの信頼性が向上す
る。 4. バス・バーの表面又はバス・バーと内部リードと
の間に絶縁体が塗布されるか、又は絶縁体壁が形成され
ないため、モールディング時にエポキシモールディング
コンパウンドが内部リード及びバス・バーと接触する面
積が増大し、薄形半導体パッケージの信頼性が向上す
る。
【0025】第2実施形態 以下、本発明の第2実施形態による半導体チップが取り
付けられた状態のLOCリードフレームの構成を図面に
基づいて説明する。図9を参照すると、第2実施形態の
リードフレームはその上部と下部に各々形成された上部
サイドレール41a及び下部サイドレール41bと、上
部サイドレール41aと下部サイドレール41bとの間
に形成される内部リード42及び外部リード43と、上
部サイドレール41aと下部サイドレール41bとの間
で内部リード42と外部リード43を一定の間隔で保持
するダム・バー44と、内部リード42の下側に位置
し、上部表面にボンディングパッド45を有する半導体
チップ46と、内部リード42の一部から他の内部リー
ド42の先端部の下側に連結され、導電体で作られるバ
ス・バー47とから構成される。
【0026】図9には示されていないが、バス・バー4
7の上部表面上にはオープン領域48を有し、内部リー
ド42の先端部の下部表面とバス・バー47の上部表面
とを付着させるための第1絶縁接着テープ47aが形成
され、バス・バー47の下部表面上にはバス・バー47
の下部表面と半導体チップ46の上部表面とを付着させ
るための第2絶縁テープ47bが形成される。
【0027】ここで、前記第1絶縁接着テープ47aに
形成されたオープン領域48は、それらを介して露出さ
れたバス・バー47と半導体チップ46のボンディング
パッド45又は外部リード43とのワイヤボンディング
のために用いられる。尚、バス・バー47は外部リード
43又は半導体チップ46への電源供給のための共通電
源供給バーとして用いられる。49は内部リード42と
ボンディングパッド45とのワイヤボンディングのため
に塗布される銀のような導電体であり、50はワイヤで
ある。
【0028】上述したように、本発明の第2実施形態に
よれば、先行技術及び第1実施形態で使用された内部リ
ードと半導体チップを付着させるための別の絶縁性両面
接着テープを使用しない。その代わり、バス・バー47
を内部リード42の先端部の下側に位置させ、そのバス
・バー47の上部表面にオープン領域48を有する第1
絶縁接着テープ47aを形成して、内部リード42の先
端部の下部表面とバス・バー47の上部表面とを付着さ
せる。そのバス・バー47の下部表面上にはそれの下部
表面と半導体チップ46の上部表面とを付着させる第2
絶縁接着テープ47bが形成される。図9において、バ
ス・バー47は2個が形成されるが、一つだけとしても
よく、又は2つ以上の数とすることもできる。
【0029】図10は本発明の第2実施形態で用いられ
たバス・バー47の斜視図であり、第2絶縁接着テープ
47bとバス・バー47、オープン領域48を有する第
1絶縁接着テープ47aが順次的に積層されることを示
す。
【0030】図11は図9の領域(L)の斜視図であ
り、バス・バー47は第1絶縁接着テープ47aのオー
プン領域48を介して半導体チップ46のボンディング
パッド45又は外部リード43と連結され、内部リード
42は第1絶縁接着テープ47aによりバス・バー47
に付着し、半導体チップ46上に第2絶縁接着テープ4
7bによりバス・バー47が付着されることを示す。
【0031】第2実施形態において、バス・バー47の
物質としては既存の鉄−ニッケル合金(alloy42
という)か、銅又はアルミニウムを使用することもでき
る。尚、バス・バー47の厚さは現在のLOC半導体パ
ッケージのサイズからみて、約50μmが好ましいが、
必要に応じてその以下に調整することもできる。また、
バス・バー47はリードフレームを一部の内部リード4
2から延長された形態とすることもでき、リードフレー
ムとは別に作って半導体チップ46の上部表面の当該位
置に予め付着させた後、リードフレームを半導体チップ
46上に配列することもできる。
【0032】この第2実施形態でも最終工程として、外
部リード43を除いた全てのパッケージ要素をモールデ
ィングする工程と、外部リード43を所望の形状に成形
する工程とを行う。
【0033】第3実施形態 以下、本発明の第3実施形態による半導体チップが取り
付けられたLOCリードフレームの構成を説明する。図
12を参照すると、LOCリードフレームは図9乃至図
11に示す第2実施形態とほぼ同一であり、バス・バー
の構造のみが異なっている。即ち、第3実施形態のLO
Cリードフレームはその上部と下部に各々形成された上
部サイドレール51a及び下部サイドレール51bと、
それらの間に形成される内部リード52及び外部リード
53と、この内部リード52と外部リード53を一定の
間隔で保持するダム・バー54と、内部リード52の下
側リード52の下側に位置し、上部表面にボンディング
パッド55を有する半導体チップ56と、内部リード5
2の一部から他の内部リード52の先端部の下側に延長
され、導電体で作られるバス・バー57とにより構成さ
れる。
【0034】図12には正確に示されていないが、バス
・バー57の上部表面上には内部リード42の先端部の
下部表面とバス・バー57の上部表面とを付着させるた
めの絶縁接着アイランド57aが形成され、バス・バー
57の下部表面上にはバス・バー57の下部表面と半導
体チップ56の上部表面とを付着させるための絶縁接着
テープ57bが形成される。この際、絶縁接着アイラン
ド57aで覆われていないバス・バー57の露出した表
面は、半導体チップ56のボンディングパッド55又は
外部リード53とのワイヤボンディングのために使用さ
れる。図12において、バス・バー57は2個が形成さ
れているが、一つでもよく又は2つ以上とすることがで
きる。
【0035】図13は本発明の第3実施形態で使用され
たバス・バー57の斜視図であり、バス・バー57の上
部表面上には内部リード52の先端部の下部表面をバス
・バー57の上部表面と付着させるための絶縁接着アイ
ランド57aが形成され、バス・バー57の下部表面上
には半導体チップ56の上部表面にバス・バー57を付
着させるための絶縁接着テープ57bが形成されること
を示す。
【0036】図14は図12の領域Mの斜視図であり、
絶縁接着アイランド57aで覆われていないバス・バー
57の部分は、半導体チップ56のボンディングパッド
55又は外部リード53とワイヤボンディングされ、内
部リード52は絶縁接着アイランド57aによってバス
・バー57との上部表面に付着し、バス・バー57の下
部表面は絶縁接着テープ57bにより半導体チップ56
の上部表面と付着することを示す。
【0037】図12において、58は内部リード52と
半導体チップ56のボンディングパッド55とのワイヤ
ボンディングを容易にするために、内部リード52の先
端部の上部表面上に塗布された導電体である。59はワ
イヤボンディング時に用いられるワイヤである。以下、
具体的な内容は第2実施形態と同一なので、説明を省略
する。
【0038】
【発明の効果】前記第2実施形態及び第3実施形態によ
れば、次の効果が得られる。 1. 先行技術のようにバス・バーと内部リードが半導
体チップ上で同一高さで形成されずにバス・バーが内部
リードより低く形成されるので、ワイヤボンディング時
のワイヤループを高くする必要がないので、バス・バー
と内部リードとの電気的な短絡を防止することができ
る。 2. バス・バーと内部リードとの電気的な短絡を防止
するための絶縁体壁を形成したり、絶縁体を塗布したり
するのが不要なので、製造コストが節減されるのみでは
なく、工程が単純になる。 3. ワイヤボンディング時にワイヤループの高さが低
くなるので、半導体パッケージのコンパクト化に有利で
ある。 4. 本発明の半導体パッケージは内部リード及びバス
・バーと同一の水平面上で形成されず、バス・バーの上
部表面上に内部リードの先端部が載せられる構造を有す
るので、ワイヤボンディング時に内部リードとボンディ
ングパッドを連結するワイヤの長さが短くなる。従っ
て、ワイヤの弛み現象が防止され、さらにボンディング
パッドの設計自由度を向上させることができる。 5. 内部リードとボンディングパッド間のワイヤ長さ
が短くなるので、信号の伝送長さを短くすることができ
る。
【図面の簡単な説明】
【図1】 通常の半導体パッケージに用いられるリード
フレームの構成図である。
【図2】 従来の完成された半導体パッケージの構成断
面図である。
【図3】 従来のLOC半導体パッケージに用いられる
LOCリードフレームの構成図である。
【図4】 図3の領域(K)を拡大した図面である。
【図5】 従来の完成されたLOC半導体パッケージの
構成断面図である。
【図6】 図5の両面接着テープの構成断面図である。
【図7】 本発明の第1実施形態による半導体チップが
取り付けられた状態のLOCリードフレームの構成図で
ある。
【図8】 図7のA−A′線における断面図である。
【図9】 本発明の第2実施形態による半導体チップが
取り付けられた状態のLOCリードフレームの構成図で
ある。
【図10】 図9中のバス・バーの斜視図である。
【図11】 図9中の領域Lの拡大図である。
【図12】 第3実施形態による半導体チップが取り付
けられた状態のLOCリードフレームの構成図である。
【図13】 図12のバス・バーの斜視図である。
【図14】 図12中の領域Mの部分拡大図である。
【符号の説明】
31a,31b,41a,41b,51a,51b…サ
イドレール、32,42,52…内部リード、33,4
3,53…外部リード、34,44,54…ダム・バ
ー、35,45,55…ボンディングパッド、36,4
6,56…半導体チップ、37,47,57…バス・バ
ー、37a…突出部、37,47a,47b,57a,
57b…絶縁性の両面接着テープ、39,49,58…
導電体、40,50,59…ワイヤ、48…オープン領
域。
フロントページの続き (72)発明者 ドン・ソク・ゾン 大韓民国・チュンチョンブク−ド・チョン ズ−シ・ガギョン−ドン・シンラアパート メント 2−1012

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 上部表面上に複数個のボンディングパッ
    ドを有する半導体チップと、 前記半導体チップの上側に位置し、ワイヤによって前記
    ボンディングパッドと電気的に連結される複数個の内部
    リードと、 各内部リードから延長されて形成される複数個の外部リ
    ードと、 前記半導体チップの上側で前記内部リードより低い位置
    に形成される一つ又はそれ以上の電源供給及びグラウン
    ド用バス・バーと、を有することを特徴とする半導体パ
    ッケージ。
  2. 【請求項2】 複数個の内部リードの先端部の下部表面
    と半導体チップの上部表面とを付着させる絶縁性の両面
    接着テープをさらに具備することを特徴とする請求項1
    記載の半導体パッケージ。
  3. 【請求項3】 前記内部リードとボンディングパッド間
    の電気的連結、バス・バーとボンディングパッド又は外
    部リード間の電気的な連結のための複数個のワイヤと、 外部リードを除いた全てのパッケージ要素をモールドし
    たコンパウンドボデーとをさらに具備することを特徴と
    する請求項1記載の半導体パッケージ。
  4. 【請求項4】 上部表面上に複数個のボンディングパッ
    ドを有する半導体チップと、 半導体チップの上側に形成される複数個の内部リード
    と、 各内部リードから延長されて形成される複数個の外部リ
    ードと、 一部の内部リードから内部リードとボンディングパッド
    との間に延長されて形成され、内部リードに向かって複
    数個の突出部を有し、且つ内部リードより低い位置に形
    成される一つ又はそれ以上のバス・バーと、 前記内部リードの先端部の下部表面と突出部の下部表面
    を半導体チップの上部表面と付着させるための絶縁性の
    両面接着テープと、 内部リードとボンディングパッド間、バス・バーとボン
    ディングパッド間、又は外部リードとバス・バー間を電
    気的に連結する複数個のワイヤと、 外部リードを除いた前記全てのパッケージ要素をモール
    ドしたコンパウンドボデーと、から構成されることを特
    徴とする半導体パッケージ。
  5. 【請求項5】 内部リードとボンディングパッド間のワ
    イヤボンディングを容易にするために、前記内部リード
    の先端部の上部表面に塗布される複数個の導電体をさら
    に具備することを特徴とする請求項4記載の半導体パッ
    ケージ。
  6. 【請求項6】 上部表面上に複数個のボンディングパッ
    ドを有する半導体チップと、 半導体チップの上側に形成される複数個の内部リード
    と、 各内部リードから延長されて形成される複数個の外部リ
    ードと、 一部の内部リードから他の内部リードの先端部に残りの
    内部リードの先端部より半導体チップ表面の近くを延長
    されて形成される電源供給及びグラウンド用の一つ又は
    それ以上のバス・バーと、 バス・バーの上部表面と前記残りの内部リードの先端部
    の下部表面を付着させ、バス・バーとボンディングパッ
    ド間、又はバス・バーと外部リード間のワイヤボンディ
    ングのために複数個のオープン領域を有するバス・バー
    の表面に設けた第1絶縁接着テープと、 バス・バーの下部表面と前記半導体チップの上部表面と
    を付着させるためのバス・バーの下面に設けた第2絶縁
    接着テープと、 内部リードとボンディングパッド間、バス・バーとボン
    ディングパッド間、又は外部リードとバス・バー間を電
    気的に連結する複数個のワイヤと、 外部リードを除いた前記全てのパッケージ要素をモール
    ドしたコンパウンドボデーと、から構成されることを特
    徴とする半導体パッケージ。
  7. 【請求項7】 前記内部リードの先端部の上部表面に、
    内部リードとボンディングパッド間のワイヤボンディン
    グを容易にするために塗布される導電体がさらに備えら
    れることを特徴とする請求項6記載の半導体パッケー
    ジ。
  8. 【請求項8】 上部表面上に複数個のボンディングパッ
    ドを有する半導体チップと、 半導体チップの上側に形成される複数個の内部リード
    と、 各内部リードから延長されて形成される複数個の外部リ
    ードと、 一部の内部リードから他の内部リードの先端部に残りの
    内部リードの先端部の位置より半導体チップ表面に近い
    部分を延長されて形成される電源供給及びグラウンド用
    の一つ又はそれ以上のバス・バーと、 バス・バーの上部表面上に形成され、前記残りの内部リ
    ードの先端部の下部表面とバス・バーの上部表面とを付
    着させるための複数個の絶縁性接着アイランドと、 バス・バーの下部表面と前記半導体チップの上部表面と
    を付着させるための絶縁接着テープと、 内部リードとボンディングパッド間、バス・バーとボン
    ディングパッド間、又は外部リードとバス・バー間を電
    気的に連結する複数個のワイヤと、 外部リードを除いた前記全てのパッケージ要素をモール
    ドしたコンパウンドボデーと、から構成されることを特
    徴とする半導体パッケージ。
  9. 【請求項9】 上部表面上に複数個のボンディングパッ
    ドを有する半導体チップを設けるステップと、 複数個の内部リードとこの内部リードから延長される複
    数個の外部リードを前記半導体チップの上側に配列する
    ステップと、 電源供給及びグラウンド用バス・バーを半導体チップの
    上側で内部リードより低い高さに配列するステップと、
    を具備することを特徴とする半導体装置のパッケージン
    グ方法。
  10. 【請求項10】 前記バス・バーは一部の内部リードか
    ら延長されて残りの内部リードの先端部の下側に配列さ
    れることを特徴とする請求項9記載の半導体装置のパッ
    ケージング方法。
  11. 【請求項11】 複数個のオープン領域を有する絶縁接
    着テープを用いて前記バス・バーの上部表面と前記内部
    リードの先端部の下部表面とを付着するステップと、 絶縁接着テープを用いて前記バス・バーの下部表面と半
    導体チップの上部表面とを付着するステップと、 前記オープン領域を通って外部リードとバス・バー、又
    はボンディングパッドとバス・バー間をワイヤボンディ
    ングし、内部リードとボンディングパッド間をワイヤボ
    ンディングするステップと、 外部リードを除いた全ての半導体パッケージ要素をコン
    パウンドでモールドするステップと、をさらに具備する
    ことを特徴とする請求項10記載の半導体装置のパッケ
    ージング方法。
  12. 【請求項12】 前記バス・バー上に複数個の絶縁接着
    アイランドを形成するステップと、 前記絶縁接着アイランドにより前記内部リードの先端部
    の下部表面をバス・バー上に付着させるステップと、 前記バス・バーの下部表面上に絶縁接着テープを形成す
    るステップと、 前記絶縁接着テープを用いて半導体チップの上部表面と
    バス・バーの下部表面とを付着させるステップと、 バス・バーの露出した表面とボンディングパッド又は外
    部リードをワイヤボンディングし、内部リードとボンデ
    ィングパッドをワイヤボンディングするステップと、 外部リードを除いた全ての半導体パッケージング要素を
    コンパウンドでモールドするステップと、を具備する請
    求項10記載の半導体装置のパッケージング方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999012203A1 (en) * 1997-08-29 1999-03-11 Hitachi, Ltd. Semiconductor device and method for manufacturing the same

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6667560B2 (en) 1996-05-29 2003-12-23 Texas Instruments Incorporated Board on chip ball grid array
JPH10214933A (ja) * 1997-01-29 1998-08-11 Toshiba Corp 半導体装置とその製造方法
JP3638750B2 (ja) * 1997-03-25 2005-04-13 株式会社ルネサステクノロジ 半導体装置
JP3611948B2 (ja) * 1997-05-16 2005-01-19 日本テキサス・インスツルメンツ株式会社 半導体装置及びその製造方法
US5780923A (en) * 1997-06-10 1998-07-14 Micron Technology, Inc. Modified bus bar with Kapton™ tape or insulative material on LOC packaged part
US6580157B2 (en) * 1997-06-10 2003-06-17 Micron Technology, Inc. Assembly and method for modified bus bar with Kapton™ tape or insulative material in LOC packaged part
JP3036498B2 (ja) * 1997-12-08 2000-04-24 日本電気株式会社 半導体パッケージ
US6515359B1 (en) * 1998-01-20 2003-02-04 Micron Technology, Inc. Lead frame decoupling capacitor semiconductor device packages including the same and methods
US6610561B2 (en) 1998-02-27 2003-08-26 Hitachi, Ltd. Method of fabricating a semiconductor device
JPH11251506A (ja) 1998-02-27 1999-09-17 Hitachi Ltd 半導体装置およびその製造方法
JP3314754B2 (ja) * 1999-04-22 2002-08-12 松下電器産業株式会社 鉛を含まない錫ベース半田皮膜を有する半導体装置およびその製造方法
US6265761B1 (en) 1999-05-07 2001-07-24 Maxim Integrated Products, Inc. Semiconductor devices with improved lead frame structures
US6534861B1 (en) 1999-11-15 2003-03-18 Substrate Technologies Incorporated Ball grid substrate for lead-on-chip semiconductor package
JP2001156237A (ja) * 1999-11-25 2001-06-08 Mitsubishi Electric Corp リードフレーム及びそれを用いた樹脂封止型半導体装置
US7550842B2 (en) * 2002-12-12 2009-06-23 Formfactor, Inc. Integrated circuit assembly
JP4130167B2 (ja) * 2003-10-06 2008-08-06 日東電工株式会社 半導体ウエハの剥離方法
TW200814247A (en) * 2006-09-12 2008-03-16 Chipmos Technologies Inc Stacked chip package structure with lead-frame having bus bar with transfer pad
US8264072B2 (en) 2007-10-22 2012-09-11 Infineon Technologies Ag Electronic device
WO2011040911A1 (en) * 2009-09-30 2011-04-07 Colgate-Palmolive Company Antiperspirant/deodorant composition
US9607953B1 (en) * 2016-02-24 2017-03-28 Nxp Usa, Inc. Semiconductor package with isolation wall
US10787303B2 (en) 2016-05-29 2020-09-29 Cellulose Material Solutions, LLC Packaging insulation products and methods of making and using same
US11078007B2 (en) 2016-06-27 2021-08-03 Cellulose Material Solutions, LLC Thermoplastic packaging insulation products and methods of making and using same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS595653A (ja) * 1982-07-02 1984-01-12 Nippon Steel Corp 含クロム鋼基材リ−ドフレ−ム
JPS62194654A (ja) * 1986-02-20 1987-08-27 Nec Corp リ−ドフレ−ム
JPH03173464A (ja) * 1989-12-01 1991-07-26 Hitachi Ltd 半導体装置
JPH06283659A (ja) * 1993-03-25 1994-10-07 Mitsubishi Electric Corp 半導体装置
JPH08255866A (ja) * 1995-03-16 1996-10-01 Fujitsu Ltd 半導体装置とその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5227232A (en) * 1991-01-23 1993-07-13 Lim Thiam B Conductive tape for semiconductor package, a lead frame without power buses for lead on chip package, and a semiconductor device with conductive tape power distribution
JP2518569B2 (ja) * 1991-09-19 1996-07-24 三菱電機株式会社 半導体装置
US5286999A (en) * 1992-09-08 1994-02-15 Texas Instruments Incorporated Folded bus bar leadframe

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS595653A (ja) * 1982-07-02 1984-01-12 Nippon Steel Corp 含クロム鋼基材リ−ドフレ−ム
JPS62194654A (ja) * 1986-02-20 1987-08-27 Nec Corp リ−ドフレ−ム
JPH03173464A (ja) * 1989-12-01 1991-07-26 Hitachi Ltd 半導体装置
JPH06283659A (ja) * 1993-03-25 1994-10-07 Mitsubishi Electric Corp 半導体装置
JPH08255866A (ja) * 1995-03-16 1996-10-01 Fujitsu Ltd 半導体装置とその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999012203A1 (en) * 1997-08-29 1999-03-11 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
US6297544B1 (en) 1997-08-29 2001-10-02 Hitachi, Ltd. Semiconductor device and method for manufacturing the same

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