JPS62194654A - リ−ドフレ−ム - Google Patents
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- JPS62194654A JPS62194654A JP3699786A JP3699786A JPS62194654A JP S62194654 A JPS62194654 A JP S62194654A JP 3699786 A JP3699786 A JP 3699786A JP 3699786 A JP3699786 A JP 3699786A JP S62194654 A JPS62194654 A JP S62194654A
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- leads
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はリードフレームに関し、特に半導体装置に使用
されるリードフレームの構造に関する。
されるリードフレームの構造に関する。
第3図(a)は従来のリードフレームを樹脂封止型半導
体装置に使用した一例を示す断面図、同図(b)は同図
(a>におけるリードフレームをフォーミングした一例
を示す断面図である。
体装置に使用した一例を示す断面図、同図(b)は同図
(a>におけるリードフレームをフォーミングした一例
を示す断面図である。
従来、この踵のリードフレームは、ワイヤーボンディン
グされる内部リード部に電解めっきによって金、銀等の
金属めっきが施されていた。
グされる内部リード部に電解めっきによって金、銀等の
金属めっきが施されていた。
第3図(a)に示すように、リードフレーム11に銀め
っき12が施され、同じく銀めっき12が施されたダイ
バ・リド51上の半導体チップ61とボンディングワイ
ヤ31によって接続され、全体が封止用樹脂20によっ
て封止されている。この従来例では、封止用樹脂20の
外部のリードフレーム11の部分11.まで銀めつき1
2が施されている。
っき12が施され、同じく銀めっき12が施されたダイ
バ・リド51上の半導体チップ61とボンディングワイ
ヤ31によって接続され、全体が封止用樹脂20によっ
て封止されている。この従来例では、封止用樹脂20の
外部のリードフレーム11の部分11.まで銀めつき1
2が施されている。
また第3図(b)に示すように、同図(a)における従
来例のリードフレーム11をフォーミングしてリード1
3を形成したとき、銀めっき12の端部121が剥離し
てしまっている。
来例のリードフレーム11をフォーミングしてリード1
3を形成したとき、銀めっき12の端部121が剥離し
てしまっている。
上述した従来のリードフレームは、費用低減の面から、
ワイヤーボンディングに必要な内部リードの先端部及び
ダイパッドのみにめっきを施すようにするために、リー
ドフレームのリード先端部以外及びダイパッド以外の部
分をゴム板等で覆い(以下マスキングと呼ぶ)、マスキ
ングされないダイパッド及び内部リード先端部にめっき
液を吹付けてめっきをするが、このめっきを施そうとす
る部分以外にもマスキングできない部分にめっき液が流
れ込んでめっきされてしまう。たとえば、リード側面な
どにもめつきされてしまうので、めっきに使用する材料
費がかえって高くなってしまうという欠点がある。
ワイヤーボンディングに必要な内部リードの先端部及び
ダイパッドのみにめっきを施すようにするために、リー
ドフレームのリード先端部以外及びダイパッド以外の部
分をゴム板等で覆い(以下マスキングと呼ぶ)、マスキ
ングされないダイパッド及び内部リード先端部にめっき
液を吹付けてめっきをするが、このめっきを施そうとす
る部分以外にもマスキングできない部分にめっき液が流
れ込んでめっきされてしまう。たとえば、リード側面な
どにもめつきされてしまうので、めっきに使用する材料
費がかえって高くなってしまうという欠点がある。
また樹脂封止型半導体装置の場合、樹脂封止外部のリー
ドの側面にもめっきが施された時には、リードフォーミ
ング時にリード側面のめっきが、リードが曲げられるに
従ってリード側面から剥離し、外部リードが互いに短絡
するなどの不具合を生じるという欠点がある。
ドの側面にもめっきが施された時には、リードフォーミ
ング時にリード側面のめっきが、リードが曲げられるに
従ってリード側面から剥離し、外部リードが互いに短絡
するなどの不具合を生じるという欠点がある。
本発明のリードフレームは、半導体チップとボンディン
グワイヤによって接続され、前記ボンディングワイヤと
接続する部分に塗布した導電性ペースI・を備えている
。
グワイヤによって接続され、前記ボンディングワイヤと
接続する部分に塗布した導電性ペースI・を備えている
。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を樹脂封止型半導体装置に使
用した場合の断面図、第2図は本実施例に導電性ペース
トを塗布する状況を示す説明図である。
用した場合の断面図、第2図は本実施例に導電性ペース
トを塗布する状況を示す説明図である。
本実施例はリードフレーム1及び導電性ペーストの一例
である銀ペースト2を有する。ワイヤーボンディングを
可能にするために、本実施例では、熱硬化性の銀ペース
ト2をリードフレーム1に塗布し、リードフレーム1を
加熱することにより銀ペースト2をリードフレーム1に
固着させ、封止用樹脂10によって樹脂封止している。
である銀ペースト2を有する。ワイヤーボンディングを
可能にするために、本実施例では、熱硬化性の銀ペース
ト2をリードフレーム1に塗布し、リードフレーム1を
加熱することにより銀ペースト2をリードフレーム1に
固着させ、封止用樹脂10によって樹脂封止している。
銀ペースト2の塗布方法としては、第2図に示すように
ゴム板8に予め銀ペースl−2を塗布しておき、可動部
9を矢印六方向に上下させてゴム板8をリードフレーム
1に接触させ、銀ペースト2をゴム板8からリードフレ
ーム1に転写することにより、銀ペースト2をリードフ
レーム1に塗布するようになっている。塗布面積及び形
状は、ゴム板8の面積及び形状を調整することにより自
由に変えることができる。
ゴム板8に予め銀ペースl−2を塗布しておき、可動部
9を矢印六方向に上下させてゴム板8をリードフレーム
1に接触させ、銀ペースト2をゴム板8からリードフレ
ーム1に転写することにより、銀ペースト2をリードフ
レーム1に塗布するようになっている。塗布面積及び形
状は、ゴム板8の面積及び形状を調整することにより自
由に変えることができる。
この塗布方法によって、第1図に示すように、内部リー
ド4の側面には銀ペースト2が付かず、また封止用樹脂
10の外部のリードフレーム1に銀ペースト2が塗布さ
れることも容易に防止することができる。
ド4の側面には銀ペースト2が付かず、また封止用樹脂
10の外部のリードフレーム1に銀ペースト2が塗布さ
れることも容易に防止することができる。
なお、第1図に示すワイヤーボンディングに使用するボ
ンディングワイヤ3の材質は、金とした。
ンディングワイヤ3の材質は、金とした。
内部リード4の銀ペースト2の表面にボンディングワイ
ヤ3を連結する方法は、熱圧着法を用いた。
ヤ3を連結する方法は、熱圧着法を用いた。
また、ダ・イバッド5と半導体チップ6の接合は、内部
リード4に銀ペースト2を固着させた後、同様な熱硬化
性の銀ペースト7によって実施した。
リード4に銀ペースト2を固着させた後、同様な熱硬化
性の銀ペースト7によって実施した。
なお、本実施例においては、導電性ペーストとして銀ペ
ーストを例示したが、これに限らず導電性を有する池の
材質のペースI・を使用してもよい。
ーストを例示したが、これに限らず導電性を有する池の
材質のペースI・を使用してもよい。
以上説明したように本発明は、リードフレームに導電性
ペーストを塗布することにより、内部リードに電解めっ
きを施さないでよいので、リード側面に漏れためっき金
属がリードフォーミング時に剥離するという不具合等を
防止することができ、また費用の低減ができるという効
果がある。
ペーストを塗布することにより、内部リードに電解めっ
きを施さないでよいので、リード側面に漏れためっき金
属がリードフォーミング時に剥離するという不具合等を
防止することができ、また費用の低減ができるという効
果がある。
第1図は本発明の一実施例を樹脂封止型半導体装置に使
用した場合の断面図、第2図は本実施例に導電性ペース
トを塗布する状況を示す説明図、第3図(a)は従来の
リードフレームを樹脂封止型半導体装置に使用した一例
を示す断面図5同図(b)は同図(a>におけるリード
フレーム37オーミングした一例を示す断面図である。 1.11・・・リードフレーム、2,7・・・銀ペース
ト、3,31・・・ボンディングワイヤ、4・・・内部
リード、5.51・・・ダイパッド、6,61・・パを
導体チップ、8・・・ゴム板、9・・・可動部、10.
20・・・封止用樹脂、12・・・銀めっき、13・・
・リード。
用した場合の断面図、第2図は本実施例に導電性ペース
トを塗布する状況を示す説明図、第3図(a)は従来の
リードフレームを樹脂封止型半導体装置に使用した一例
を示す断面図5同図(b)は同図(a>におけるリード
フレーム37オーミングした一例を示す断面図である。 1.11・・・リードフレーム、2,7・・・銀ペース
ト、3,31・・・ボンディングワイヤ、4・・・内部
リード、5.51・・・ダイパッド、6,61・・パを
導体チップ、8・・・ゴム板、9・・・可動部、10.
20・・・封止用樹脂、12・・・銀めっき、13・・
・リード。
Claims (1)
- 半導体チップとボンディングワイヤによつて接続する半
導体装置のリードフレームにおいて、前記ボンディング
ワイヤと接続する部分に塗布した導電性ペーストを備え
ることを特徴とするリードフレーム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61036997A JPH0758753B2 (ja) | 1986-02-20 | 1986-02-20 | リードフレーム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61036997A JPH0758753B2 (ja) | 1986-02-20 | 1986-02-20 | リードフレーム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62194654A true JPS62194654A (ja) | 1987-08-27 |
JPH0758753B2 JPH0758753B2 (ja) | 1995-06-21 |
Family
ID=12485371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61036997A Expired - Lifetime JPH0758753B2 (ja) | 1986-02-20 | 1986-02-20 | リードフレーム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0758753B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08316405A (ja) * | 1995-05-12 | 1996-11-29 | Lg Semicon Co Ltd | Loc半導体パッケージ及び半導体装置のパッケージング方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS49119144A (ja) * | 1973-03-22 | 1974-11-14 | ||
JPS5373361A (en) * | 1976-12-10 | 1978-06-29 | Mitsubishi Electric Corp | Method of producing hyb ic |
JPS59114849A (ja) * | 1982-12-22 | 1984-07-03 | Toshiba Corp | 混成集積回路の製造方法 |
JPS59204265A (ja) * | 1983-05-06 | 1984-11-19 | Nec Corp | 混成集積回路の製造方法 |
JPS6025292A (ja) * | 1983-07-21 | 1985-02-08 | ティーディーケイ株式会社 | 電子部品に対する半田付着方法 |
-
1986
- 1986-02-20 JP JP61036997A patent/JPH0758753B2/ja not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS49119144A (ja) * | 1973-03-22 | 1974-11-14 | ||
JPS5373361A (en) * | 1976-12-10 | 1978-06-29 | Mitsubishi Electric Corp | Method of producing hyb ic |
JPS59114849A (ja) * | 1982-12-22 | 1984-07-03 | Toshiba Corp | 混成集積回路の製造方法 |
JPS59204265A (ja) * | 1983-05-06 | 1984-11-19 | Nec Corp | 混成集積回路の製造方法 |
JPS6025292A (ja) * | 1983-07-21 | 1985-02-08 | ティーディーケイ株式会社 | 電子部品に対する半田付着方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08316405A (ja) * | 1995-05-12 | 1996-11-29 | Lg Semicon Co Ltd | Loc半導体パッケージ及び半導体装置のパッケージング方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0758753B2 (ja) | 1995-06-21 |
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