WO1997008748A1 - Chip-size package, method of manufacturing same, and second level packaging - Google Patents

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Takeshi Kato
Masahide Tokuda
Masayoshi Yagyu
Fumio Yuuki
Keiichiro Nakanishi
Hiroyuki Ito
Tadahiko Nishimukai
Yuuji Fujita
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Hitachi, Ltd.
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    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Definitions

  • Chip size package Chip size package, method of manufacturing the same, and second level packaging
  • the present invention relates to a small package of the same size as an integrated circuit chip, and more particularly to a chip size packaging technique suitable for high-density, high-reliability, low-cost production.
  • Chip Size Package abbreviated as CSP
  • CSP Chip Size Package
  • the first CSP uses a ceramic wiring board (Ceramics) as an interposer between the LSI chip and external terminals, and is classified as CCSP.
  • Ceramics Ceramic wiring board
  • a chip 911 is flip-chip connected to a ceramic substrate 912 by a bump 913.
  • the knob 913 is made of gold plating or gold ball bonding and conductive paste.
  • the gap between the chip 911 and the ceramic substrate 912 is sealed with a resin 917.
  • the ceramic substrate 912 has a configuration of a single layer to several layers, and has a land 915 as an external terminal on the lower surface.
  • the bump 913 and the pad 914 on the side of the bump 913 are connected to the ceramic board 912 vertically. Via hole (ViaHo) e : VH) Connected by 916.
  • the area array pitch of Land 9 15 is 1.0 mm.
  • the second CSP uses a flexible printed circuit board similar to TAB (TapAutomatedBondDing) or TCP (TapeCarrierPaccage) as an interposer, and is classified as TCSP.
  • TAB TransmissionAutomatedBondDing
  • TCP TapeCarrierPaccage
  • a flexible wiring board or tape 923 is attached to the surface of the chip 921 with an elastic adhesive 928 (thickness: 500m). Attach and seal. Connect the lead 9 25 of the tape 9 23 to the peripheral pad 9 22 on the four sides of the chip 9 2 1 with TAB.
  • the tape 923 has a two-layer structure including a copper wiring layer 924 and a dielectric layer 923 of polyimide film. Leads 9 25 are gold plated or consist of copper wiring itself.
  • the external terminal bumps 927 are formed on the VH 926 of the tape 923 and are made of gold / nickel plating or solder. The array pitch of the bumps 927 is 0.5 mm or 1.0 mm.
  • the optional protective frame 929 is attached with resin 930.
  • the third CSP does not use an interposer, but instead forms metal wiring (Meta1s) on the LSI chip and is classified as MCSP.
  • the MCSP 9 4 0, Ueno, process by the chip 9 4 1 0 head 9 4 2 0 Sshibe one to emissions 9 4 3 on a two Ggeru metal wire 944 is formed, and polyimide film 945 is further coated.
  • External terminals are formed by first depositing solder 946 on wiring 944, transferring copper inner bump 947, and molding sealing resin 949 on the surface of chip 941. Finally, solder bumps 948 of external terminals are supplied to the inner bumps 947.
  • the array pitch of the pump 9 4 8 is 0. 8 mm or 1. O mm.
  • the fourth CSP uses an L ⁇ C (Lead-on-chhip) structure read frame as an interposer, and is classified as LOC-CSP.
  • L ⁇ C Lead-on-chhip
  • This package is specialized for memories with a small number of terminals.
  • a lead frame 953 is bonded on the chip 951 via a protective film 952, and the center of the chip 951 is attached.
  • the pad and lead 9553 are bonded by wire 9554.
  • the surface of the chip 951 and part of the lead 953 are sealed with a resin 955.
  • the pitch of the leads 953 arranged on two sides is 1.0 mm. Disclosure of the invention
  • the BGA (Bal1GridArraya) package is currently in the spotlight instead of the conventional mainstream QFP (QuadFlatPackage).
  • BGA in which solder ball terminals are arranged in a two-dimensional array on the entire bottom surface, is more advantageous for high-density connection than QFP, which takes out lead terminals from the periphery of the package.
  • the pitch of BGA is 1.0, 1.27, or 1.5 mm. Higher soldering yield than 0.3 mm pitch Q FP for multiple pins.
  • the size of the cage is 3 to 4 cm square and the number of terminals is 600 to 700 pins.
  • the three types of CCSP, TCSP, and MC SP of the above-mentioned conventional technology have an area array terminal like BGA, and BGA (Micro BGA) Also called.
  • BGA Micro BGA
  • the terminal pitch of the CSP from 0.5 to 1.0 mm more than that of the BGA, the multi-pin package can be miniaturized to the ultimate chip size. It is being actively developed as a next-generation LSI package for practical use, and at present, 100- to 350-pin CSPs with a size of 1 to 2 cm square have been reported. The key issues for the future are to ensure connection reliability when the number of pins is further reduced and the pitch becomes narrower, to respond to higher speeds, and to reduce costs.
  • connection pitch of about 1 0 0 m, connection density 1 per area 0 0 0 0 Pad Roh cm 2 can It is.
  • the thermal stress caused by the difference in thermal expansion coefficient between the silicon chip (about 3 ppm / K) and the ceramic substrate (4-7 ppm / K) is alleviated by the sealing resin between the chip and the substrate.
  • the number of external terminals of the CCSP is not limited by the bump.
  • the land terminals are connected to a printed wiring board (PWB) by, for example, screen printing of solder paste and batch reflow.
  • PWB printed wiring board
  • a land pitch of about 1 mm is required to ensure the reliability of the solder joint. . If the pitch is smaller than this, resin is filled between the ceramic substrate and the PWB to reinforce the solder joint.
  • the pin density is less than about 100 pin cm 2 , for example, a package size of 2 cm square is limited to a maximum of 400 pins (a practical chip size is generally 2 cm or less).
  • solder bumps are retrofitted to the land as external terminals, the effect of dispersing stress due to the height can be expected. However, it is necessary to make the height of the solder bumps uniform in order to improve the connection yield, which increases the cost. Considering that the cost of ceramic substrates is generally high, Disadvantageous.
  • the thickness of the ceramic substrate is reduced to about 0.4 mm to reduce the stress of the solder joint. Since the standard thickness per ceramic layer is 0.2 mm or more, the number of layers is two. The standard line pitch is 0.4 mm or more. The maximum number of terminals that can be extracted from the two-layer substrate is slightly more than 300 pins, assuming a 2 cm square. The maximum number of terminals can be doubled if the line pitch is reduced to 0.2 mm using a custom board or the number of layers is increased to four layers. However, the actual number of terminals cannot be increased due to the limitation of the land pitch. Multi-layering is used to increase the speed of the power supply, such as strengthening the power supply Z ground and forming a terminating resistor / decoupling capacitor (bypass capacitor), rather than increasing the number of terminals.
  • Multi-layering is used to increase the speed of the power supply, such as strengthening the power supply Z ground and forming a terminating resistor / decoupling capacitor (bypass capacitor), rather than increasing the number of terminals.
  • the dielectric constant of ceramics is in the range of 5 to 10 depending on materials such as alumina and glass ceramics. Higher than organic materials used for TAB tape and PWB. Low dielectric constant ceramic materials are costly. Tungsten and molybdenum, which have higher resistivity than copper, are often used as conductive metals.
  • TAB tape lead
  • the TAB pitch can usually be up to about 100 m, and 800 pads can be extracted from four sides of 2 cm square.
  • gang bonding cannot be performed at the fine pitch, so single point bonding is required, and the bonding equipment is expensive. As the number of pads increases, manufacturing throughput decreases.
  • the external terminal bumps are connected to the PWB by solder screen printing similar to CCSP or by solder bumps.
  • the difference in thermal expansion between chip and PWB is absorbed by the elastic adhesive between chip and tape.
  • Elastic adhesives improve testability as well as stress relaxation.
  • the elasticity of the adhesive and the flexibility of the tape allow the bump to expand and contract in the height direction. This compliance reduces variations in contact resistance with the inspection socket.
  • the tape and elastic adhesive also serve to seal the chip. Although it has higher water absorption than CCSP ceramic substrates, practical moisture resistance is ensured.
  • TAB tapes are usually of two-layer type consisting of a wiring layer and a dielectric layer, three-layer type consisting of a wiring layer / bonding layer and a Z dielectric layer, and two-metal layer type consisting of a wiring layer and an adhesive layer and a dielectric layer and a Z ground layer. is there.
  • Approximately 50,000 pins can be drawn out from one wiring layer at a 0.1 mm line pitch by passing between the VHs for bumps with a size of 2 cm square, and about 900 pins for 0.05 mm .
  • the number of terminals of TCSP is also limited by the above-mentioned TAB pitch, and thus is 800 pins at most.
  • the dielectric constant of polyimide in the tape material is about 3, which is lower than CCSP.
  • the wiring material is low-resistance copper. With the above two metal layer type, the characteristic impedance can be matched. However, the wiring length inside the package is shorter than the TCSP (TAP-connected outer periphery of the chip) compared to the flip-chip connected From the pad to the bump terminal via the tape wiring in the lateral direction) is much longer. If we simply calculate the propagation delay at 2 cm square from the dielectric constant and the wiring length, TCSP is several times slower than CCSP. Inductance increases with wiring length, making it vulnerable to high-frequency noise. It is difficult to create a terminal resistor ⁇ capacitor on the tape, and TCSP is inferior to CCSP in terms of feasibility of noise reduction.
  • MCSP metal wiring up to chip bumpers, thin bumps, polyimide coating, and solder deposition are performed in a wafer process, followed by inner bump transfer, molding, and solder bumping processes.
  • Evaporation Trilithographic processes can significantly increase chip cost compared to CCSP and TCSP.
  • the wiring pattern can be miniaturized by photolithography, but the terminal size should be around 0.3 to 0.4 mm due to the mechanical work of inner bump transfer and solder bumping. This is the lower limit.
  • the bump pitch of the MCSP must be 1 mm or more. (Because the land pitch connecting the ceramic substrate of the CCSP and the PWB is 1.0 mm, it is better to set it larger than this. It is safe in terms of reliability).
  • the terminal density is below the 100 cm pin Z cm 2, and the limit is 100 cm pin from the 2 cm square. In the PWB implementation, MCSP is inferior to CCSP and TCSP.
  • the pitch can be reduced to about 1-4, and in the latter method, the pitch can be reduced to about 1-2-3.
  • the actual terminal pitch is limited by the above terminal size, and is at most 0.6 to 0.8 mm. That is, if there are restrictions on the mounting conditions, about 800 pins can be extracted from the 2 cm square size.
  • the lead terminals are taken out of the chip in two directions and soldered to the PWB.
  • the material used is an Fe / Ni / C0 alloy ( ⁇ ) or FeZNi alloy (8ppmZK) with a low coefficient of thermal expansion.
  • the difference in thermal expansion between the chip and the PWB is dispersed by the lead and the sealing resin. Since the lead length is several mm and the length of the solder joint is 1 mm or more, even if the lead pitch is set to 1.0 mm, the fracture due to stress concentration like the bump of MCSP does not occur.
  • the terminal density is 20 pins Zcm (two sides) in the longitudinal direction of the package. If it is 2 cm long, it is 40 pins.
  • the number of terminals of L0C-CSP is 1Z10 or less, which is very small compared to other CCSP and TCSP.
  • the internal wiring length is 4 to 5 mm when the total length of the wire and lead is longer than CCSP and MCSP.
  • the dielectric constant of the sealing resin is smaller than that of the CCSP ceramic substrate, but the propagation delay exceeds that of the CCSP.
  • the application of L 0 C—C SP is limited to memory chips where miniaturization is more important than increasing the number of pins.
  • Table 1 summarizes our considerations regarding the above-mentioned conventional CCSP, TCSP, MCSP.LOC-CSP. You can see the advantages and disadvantages of the four types of CSPs as a whole. ⁇ 1
  • Non-deposited wiring / interposer wiring board In view of the above problems and directions, the immediate goal of the present invention is to set the flip chip connection and connection pitch as shown in the rightmost column of Table 1. 0 to 300 ⁇ m (Area array connection provides sufficient connection density without extremely narrowing the pitch), area array external terminals, terminal pitch 0.7 mm or less, terminal density 200 pins / cm 2 or more, 2 cm square size Number of terminals 800 pins or more, propagation delay 1 or less (CCSP is extremely high). Naturally, reliability against heat stress and moisture resistance must be ensured. In addition, it is desirable to be able to strengthen the power supply ground, form a resistor capacitor, and provide compliance.
  • the wiring board used for the interposer is composed of 1 to 2 signal wiring layers, a dielectric constant of 3 to 4, a line pitch of 0.1 to 0.2 mm, and a VH / TH diameter of 0.1 to 0.3. mm, the thermal expansion coefficient of the PWB must be specified.
  • the wiring substrate is an organic laminate substrate (PWB), an organic deposit substrate, an inorganic deposit substrate, etc.
  • PWB organic laminate substrate
  • the former two are made of organic materials and offer a wide range of choices in material design and manufacturing processes.
  • an organic deposit substrate requires a base on which to deposit.
  • laminate substrate used here includes a case where the substrate is used as a base of an organic deposit substrate and an advanced type such as a film laminated type / build-up type.
  • Fig. 11 shows an example of the conventional LCSP without any contrivance.
  • the chip 971 is flip-chip connected to the laminate substrate 972 by a bump 974.
  • the bump was used as the flip-chip connecting means. Other means will be described later as the present invention.
  • the gap between the chip 9 7 1 and the laminated board 9 7 2 is resin 9
  • the laminated board 972 has a structure of two internal signal wiring layers, and has bumps 981 as external terminals on the lower surface.
  • the via hole (VaHole: VH) 978 penetrating each layer or the through hole (Through) penetrating up and down all layers Hoie: TH) 979 is connected to bump 981 of pad 977.
  • the coefficient of thermal expansion of a standard copper clad laminate board 972 is equal to the coefficient of thermal expansion of the PWB implementing the LCSP970. Therefore, the stress applied to the bump 981 is reduced. However, the difference in thermal expansion coefficient between the chip 971 and the substrate 972 opens. Since the thermal stress is biased only to the fine bumps 974, the reliability of the entire LCSP 970 is not balanced. Such stress concentration causes distortion at a bonding interface between the resin 980 and the substrate 972 or between the bump 974 and the pad 973. This not only triggers poor connection, but also tends to be a water intrusion path.
  • the pitch of the wiring 976 is usually 0.15 mm.
  • the diameter of the VH 978 or TH 979 by drilling is 0.3 mm or more.
  • TH979 is hollow.
  • the VH / TH 978 979 9 cannot be directly connected to the flip chip 974 (diameter ⁇ 50 ⁇ m) and The chip connection area and the external terminal area are greatly restricted because they can only be placed between the terminal bumps 981 (0.3 to 0.4 mm in diameter) arranged below the switch. Even if the capacity of the inner wiring layer is sufficient for the target number of terminals of 800 pins or more, the number of terminals that can be actually extracted is considerably smaller.
  • the substrate 972 becomes considerably thin due to the subtractive plating in which the hole internal hair ratio is small.
  • bumps 974, TH979 and bumps 981 are connected in series, the stress is transmitted to the entire series, and between bump974 and pads973 and between TH979 and board972. Cracks and peeling may be induced in between. Further, moisture easily penetrates through the hollow TH 979 or the interface of the wiring 976 exposed on the side surface of the substrate 972. The moisture resistance deteriorates.
  • An object of the present invention is to provide an LCSP capable of improving a chip connection density and an external terminal density, securing reliability, and reducing costs.
  • a first object of the present invention is to achieve a high-density chip connection and a high-density external terminal by using a fine pitch area array by obtaining a size equivalent to a chip, and to realize a low dielectric constant / high-density Z multilayer multifunctional laminate.
  • the basics of LCSP which is equipped with a high-performance interposer based on a printed circuit board, secures sealing reliability and heat dissipation performance against stress and moisture absorption, and enables high-yield production and high-accuracy inspection using low-cost materials and manufacturing processes. Provide package structure And there.
  • a second object of the present invention is to disperse stress applied to a chip connection from an external terminal via a wiring board, and to suppress a water intrusion path.
  • a third object of the present invention is to bypass the routing of interconnects (wiring and connection), and to achieve both stress dispersion and moisture absorption prevention.
  • a fourth object of the present invention is to increase the strength of the via-through hole (VH / TH) against stress, prevent the penetration of moisture from the VHZTH hollow portion, and further increase the wiring capacity.
  • a fifth object of the present invention is to absorb stress by chip connection or terminal, and to additionally improve testability.
  • a sixth object of the present invention is to extend the fatigue life of a chip connection against stress caused by a difference in thermal expansion between a chip and a substrate.
  • a seventh object of the present invention is to improve the reliability of the entire package by balancing chip connection and thermal fatigue life of terminals.
  • An eighth object of the present invention is to eliminate a moisture absorption path from the periphery of the terminal to the VHZTH, and to alleviate restrictions on the chip connection area and the terminal area due to the VHZTH.
  • a ninth object of the present invention is to block the intrusion of moisture from the TH interface and the hollow portion.
  • a tenth object of the present invention is to prevent moisture absorption from TH and to increase the number of terminals that can be taken out by improving the wiring capacity of a substrate.
  • a first object of the present invention is to prevent moisture absorption from an interface between a wiring of a substrate and a dielectric layer, and to prevent a short or the like during use.
  • a 12th object of the present invention is to stop moisture absorption from the interface between the chip and the sealing resin on the chip surface and from the interface between the sealing resin and the substrate, and to further enhance safety.
  • a thirteenth object of the present invention is to omit a process required for a moisture absorption preventing means and to enlarge a terminal allowable area.
  • a fourteenth object of the present invention is to suppress intrusion of moisture reaching a chip from a substrate via a sealing resin and to eliminate restrictions on a chip connection area.
  • a fifteenth object of the present invention is to absorb stress applied to a terminal and to stably and uniformly contact a test socket.
  • a sixteenth object of the present invention is to reduce the signal propagation delay of the internal wiring of a package and to suppress power supply noise.
  • a seventeenth object of the present invention is to reduce reflection noise of a signal input / output from a terminal.
  • An eighteenth object of the present invention is to reduce the delay of wiring between chips inside, especially long-distance wiring.
  • a ninth object of the present invention is to utilize the capacity of chip connection and reduce the load on terminals.
  • a 20th object of the present invention is to directly connect a chip to a functional unit of a chip, shorten a wiring length inside the chip, and reduce a delay between the functional unit and a terminal.
  • a twenty-first object of the present invention is to provide a practical area array terminal as a narrow pitch, high density input / output pin.
  • a twenty-second object of the present invention is to propose a standard terminal pitch standard as an object of the present invention.
  • a twenty-third object of the present invention is to indicate a chip size, that is, a package size included in the scope of the present invention.
  • a twenty-fourth object of the present invention is to efficiently cool a chip by heat conduction or air cooling.
  • a twenty-fifth object of the present invention is to realize a simple and high-density area array chip connection for directly connecting a chip pad and wiring.
  • a 26th object of the present invention is to perform high-density chip connection by using bonding bodies arranged in an area array.
  • a twenty-seventh object of the present invention is to provide an LCSP having a simpler structure and particularly achieving a reduction in thickness and cost.
  • a twenty-eighth object of the present invention is to reduce the size of a package on which a plurality of chips are mounted to a size equivalent to them.
  • a twentieth object of the present invention is to make it possible to increase the number of pins as compared with the conventional CSP by using a laminated board having practical specifications.
  • a 30th object of the present invention is to realize high density and multilayering with relatively low cost by using an advanced laminate substrate.
  • a thirty-first object of the present invention is to provide the physical properties (dielectric constant, dielectric loss tangent, resistivity, coefficient of thermal expansion, thermal conductivity, elasticity, moisture absorption) of package insulating materials such as a substrate dielectric layer and a sealing resin. , Glass transition temperature, viscosity, adhesiveness, workability, etc.) according to the intended use.
  • the 32nd object of the present invention is to adapt the properties and configuration (resistivity, coefficient of thermal expansion, thermal conductivity, elastic modulus, bonding strength, solderability, etc.) of the wiring and the conductor constituting VHZTH to the intended use. It is in.
  • a third object of the present invention is to improve the reliability life and the durability at the time of inspection by optimizing the material of the chip connection and the terminal.
  • a thirty-fourth object of the present invention is to perform soldering of terminals well and to endure temporary inspection and repair after inspection.
  • a thirty-fifth object of the present invention is to reduce the manufacturing process cost of a chip connection for directly connecting a pad and a wiring.
  • a 36th object of the present invention is to provide a chip connection using a bonding body. Another object of the present invention is to eliminate the process costs of the sealing resin and the means for preventing moisture absorption.
  • a 37th object of the present invention is to simplify both the means for preventing moisture absorption and the process for forming terminals.
  • a 38th object of the present invention is to reduce the process cost of preventing moisture absorption and forming terminals by another means.
  • a thirty-ninth object of the present invention is to make chip connection, wiring, VH TH, and terminals finer and higher in density, and to improve chip connection and terminal fatigue life by a high aspect ratio. is there.
  • a 40th object of the present invention is to provide a secondary wiring board on which the LCSP package according to the present invention can be mounted at a high density and at a low cost, to enable high-speed signal transmission, and to have a sufficiently high level of stress resistance reliability for practical use.
  • Another object of the present invention is to provide a second-level packaging structure having heat dissipation, testability, and the inherent performance of LCSP.
  • a fourth object of the present invention is to provide a high-density wiring between a multi-pin LCSP and a secondary substrate, and to suppress cost increase.
  • a 42nd object of the present invention is to reduce the delay of a signal propagating between L CSP and a separate package.
  • a fourth object of the present invention is to reduce the noise of the power supply applied to the LCSP.o
  • the fourth object of the present invention is to make the level of thermal fatigue life of the chip contact gun between the chip and the board and the terminal between the board and the secondary board assure the overall reliability of LCSP packaging. Is to do.
  • a 45th object of the present invention is to significantly narrow the terminal pitch and take out more terminals when the chip connection life is sufficiently guaranteed.
  • a 46th object of the present invention is to increase the density and the number of layers of the secondary substrate according to the number of terminals and the performance of the LCSP.
  • a 47th object of the present invention is to facilitate soldering of terminals by screen printing and batch reflow, and to reduce the cost of repair work.
  • a 48th object of the present invention is to use a secondary substrate for inspection and to reduce contact resistance with a socket.
  • a 49th object of the present invention is to reduce the installation space and the number of parts for cooling a package separate from the LCSP.
  • a fiftyth object of the present invention is to configure a high-performance multichip module by using an LCSP loaded with a processor chip and a memory package.
  • a fifty-first object of the present invention is to provide a large-capacity memory module by means of an LCSP loaded with a memory.
  • the following means (1) to (51) are used for LCSP according to the present invention.
  • VHZTH Wiring and terminals connected to VHZTH are shifted from VHZTH or FCC in the direction perpendicular to the center axis.
  • the hole inside the VHZTH is filled with a conductor, or the remaining part of the hole formed with a conductor is filled with a dielectric material without gaps.
  • hi 2 is ⁇ 15 b 111 1 ⁇ , so 3 (a + 5) (a + l) ⁇ a ⁇ 3 (r + 35)
  • a substrate satisfying / (r + 7) is used.
  • the terminal is connected to the wiring by an interstitial via hole (Interstitia) Via H o 1 e: IVH, that is, a non-through hole, and the dielectric layer on the lower surface of the substrate is used as an encapsulant or a part thereof. to substitute.
  • Interstitia interstitial via hole
  • Pads are interconnected by board wiring with lower resistance and capacitance than chip wiring, and high-speed long-distance wiring for the intrachip highway, ie, inside the chip, is provided on the board side.
  • BGA ball grid array
  • CGA column grid array
  • MPGA micropin grid array
  • LGA land grid array
  • the terminal pitch is 0.3 to 1.0 mm (0.1 mm increments) or 10 to 40 mi 1 (10 mi 1 increments), and the arrangement is square grid or face-center grid grid. Defined as an array.
  • the package shape should be 3 to 25 mm square (1 mm increments) square, or 3, 4, 5, 6, 7, 8, 9, 10, 10, 11 x 7, 9, 12, 14,
  • a multi-chip LCSP is configured using a substrate equivalent to the total size of multiple chips.
  • the specifications of the laminated substrate are as follows: the number of signal layers is 2 or more, the dielectric constant of the signal layer is 4 or less, the line pitch is 0.2 mm or less, the via / through hole diameter is 0.3 mm or less, and the thermal expansion coefficient is 15 or less. I do.
  • the wiring substrate use a laminated film laminate substrate, a built-up laminate substrate, or a transfer laminate substrate.
  • Epoxy-based resin polyimide-based resin, maleimide-based resin, bismaleimide-based resin, fluorine-based resin, urethane-based resin, as the material for the substrate dielectric layer, underfill, and encapsulant Silicone resin, phenolic resin, biphenyl resin, or a blend of these, or glass Z silica Z aramid fiber or silica ceramic gel toma / polymer filler, etc. Is used.
  • (32) Use copper, gold, anoremi, invar, molybdenum, nickel, chromium, titanium, tungsten, alloys of these metals, or composite metal materials as wiring, VHZTH, or substrate base materials. (33) Gold, silver, copper, aluminum, nickel, solder, alloys or composite metal materials with these metals, or composites with polymers that use these as core or outer shell fillers as FCC or terminal materials Use materials.
  • a bump is formed on a pad or wiring or VHZTH previously formed on a substrate, then the chip is mounted on the substrate upside down, and a bump or FCC is connected to the wiring or VH / TH. Finally, an adhesive (underfill, encapsulant) is supplied to the gap between the chip and the substrate and to the substrate surface.
  • (40) Prepare a secondary wiring board with an interconnect (wiring or VH / TH) that is larger in size than LCSP and has a smaller wiring pitch than the LCSP terminal pitch, and connect the LCSP to it.
  • (41) Provide a substrate base and an advanced wiring layer on the secondary substrate, connect the LCSP to the former, and perform routing with a wider wiring pitch than the former.
  • the ratio of terminal diameter to FCC ⁇ , the secondary substrate have the the alpha have LCSP substrate thermal expansion coefficient of the chip as ⁇ 2, (r o + a 2) / (r + 1) ⁇ a, using the LCSP substrate material satisfying ⁇ a (7 ⁇ . + 7 ⁇ 2 ) (7 + 7).
  • Laminate substrate Deposit Z-laminate substrate, Ceramic ⁇ plate, Laminate / Ceramic substrate, Deposit / Ceramic substrate, Laminate Use a silicon substrate or a deposition silicon substrate.
  • the size of the LSP is almost equal to the chip size by the small laminated wiring board.
  • the chip cost does not become excessive as in the case of MCSP in which wiring is directly deposited on a chip.
  • the laminate substrate does not have a high dielectric constant or wiring resistance, does not have a wide line pitch, and does not cost as much as a CCSP ceramic substrate.
  • the number of signal layers is not limited to a single layer as in the case of the TCSP tape, and it is not difficult to fabricate the terminating resistor / decoupling capacitor unlike the TCSP or MCSP.
  • the chip connection can be performed by FCC at a time with sufficient density. There is no reduction in manufacturing throughput due to single point bonding, unlike the TAB tape of TCSP.
  • the layout of the FCC is not limited to the periphery of the chip like TCSP, but the length of the internal wiring of the package to the external terminal becomes longer, the propagation delay increases, and it is not affected by high frequency noise. .
  • the underfill disperses the stress applied to the FCC due to the difference in thermal expansion between the chip and the substrate, and seals the chip surface. Even if FCC is miniaturized, thermal stress does not become excessive.
  • the stress applied in series from the terminal to the FCC, VHZTH, etc. is reduced, and the progress of moisture absorption is prevented. Cracks and peeling do not occur as in the case of careless arrangement, and do not become a cause of failure.
  • the size and pitch of the external terminals can be adjusted by considering the thermal expansion coefficient and elasticity of the laminated substrate material while taking other physical properties into consideration. It is not limited by the difference in thermal expansion with PWB.
  • the balance between the thermal fatigue life of the FCC and the terminal does not collapse as in the case of using careless laminating materials, and the distortion does not induce disconnection or moisture absorption.
  • the encapsulation protects the substrate surface from damage and humidity. Unlike the case where the substrate is used without care, moisture does not enter from the bonding interface of VHZTH or wiring, and the moisture resistance is not impaired.
  • the path connecting the FCC, VH / TH, terminal, etc. is bypassed by making the interconnection longer than the shortest distance.
  • the above means (4) by filling the VHZTH with a conductor or a dielectric, the strength is increased as compared with the hollow VHZTH, and the inside is not exposed to the outside air, and the wiring is directly above or directly below the VHZTH. Is performed.
  • stress and external force are absorbed by elastic deformation by providing compliance to the FCC or the terminal together with conductivity, and the contact at the time of inspection is stabilized.
  • thermal stress is dispersed over the entire surface of the chip and the substrate, and is not concentrated on the FCC.
  • the thermal fatigue lives of both the FCC reinforced with the underfill and the terminal are substantially balanced.
  • the size of the VH / TH applied to the conductor becomes smaller than the diameter of the terminal.
  • the inside of the TH is filled with a conductor, and the wiring density does not decrease unlike the VH arranged in a staggered, spiral, or stepwise manner.
  • the bonding interface between the wiring and the dielectric layer does not appear on the side surface of the substrate.
  • the bonding interface between the chip and the underfill or between the underfill and the substrate is not exposed to the outside air.
  • the terminal and the wiring are connected by an IVH having a smaller diameter than TH, and the substrate surface is covered with a dielectric layer forming the IVH.
  • the FCC and the wiring are connected by the fine pitch by the IVH, and the dielectric layer of the IVH lies between the underfill and the substrate.
  • the difference in thermal expansion between the chip and the substrate or between the substrate and the PWB is absorbed by the elastic deformation of the substrate, underfill, or encapsulant, and the external force applied to the terminal is killed.
  • the signal is transmitted through the low dielectric layer, and the fluctuation of the power supply voltage is suppressed by the charge stored in the high dielectric layer sandwiched between the power ground planes.
  • the signal input / output by the chip is matched at the sending end or the receiving end by the terminating resistor provided in the high resistance wiring layer.
  • the circuits inside the chip are interconnected by the low-load intrachip highway not connected to the terminal.
  • the above means (19) by connecting a plurality of FCCs used for a power ground or the like to a common terminal, the number of FCCs can be increased more than the number of terminals. You.
  • signals and power can be connected to pads that are unevenly distributed in the vicinity of each functional unit of the chip by the FCC having a large degree of freedom in arrangement.
  • external terminals are extracted by two-dimensionally arranged BGA, CGA, MPGA, or LGA.
  • the LCSP is mounted on the PWB by terminals arranged regularly at a predetermined pitch in a square lattice or a face-centered lattice.
  • L CSP standardized with a square or rectangle of a predetermined size is handled.
  • heat is dissipated from the circuit surface of the chip toward the back surface by the heat spreader, the heat sink, or the fin.
  • the underfill is directly penetrated from the chip pad, and the chip and the substrate wiring are connected at a short distance by DTH which is also a part of the substrate. There is no need to provide pads.
  • the chip and the substrate are subjected to FCC by the bumps captured by the underfill.
  • the dielectric layer also serves as the underfill
  • the DVH also serves as the FCC, so that the number of components is reduced and the package structure is further simplified.
  • a multi-chip LCSP is constructed by laying a plurality of chips on a substrate and mounting them.
  • the means (29) by using a substrate having a predetermined specification, the wiring capacity required for increasing the number of pins can be obtained, and the thermal stress can be reduced.
  • the above means (30) by forming narrow-pitch wiring and small VH ZTH on the advanced board, restrictions on the number of FCCs and terminals are reduced. Be relaxed.
  • the use of a synthetic resin, a mixed material, or a composite material with another material allows the substrate, the underfill, or the encapsulant having a desired dielectric constant or thermal expansion coefficient to be formed. Is compounded.
  • the number of steps is reduced as compared with a sequentially performed process by processing the substrate or a part thereof and DTH in advance before FC0A and forming an underfill simultaneously with FCDA. Is done.
  • the means (36) by simultaneously forming the underfill for reinforcing the bumps and the encapsulant for protecting the substrate, it is possible to save the trouble twice.
  • the encapsulant is formed by the bonding process by using the protective film in which the terminal openings are formed in advance.
  • an opening is provided by a series of processes including the supply of the encapsulant.
  • a part of the surface of the terminal is sealed together with the substrate surface.
  • a conductor is formed only at a necessary place by the additive method, and the inside of the VHZTH is filled with a conductor.
  • the interconnection of the secondary board having a predetermined wiring capacity allows the connection of the multi-pin, narrow-pitch LCSP to separate packages and elements, and further to the outside of the secondary board. An interconnection is made.
  • the LCSP and the separate package are connected at high speed with a wide band width by the advanced wiring layer, and the power supply and the signal connection with the outside are further performed by the substrate base. Done.
  • a signal is transmitted between the L CSP and the separate package by the short-distance and low-permittivity interconnect.
  • the decoupling capacitor between the secondary substrate and the LCSP stabilizes the power supply from the secondary substrate to the LCSP and from the LCSP to the chip.
  • the fatigue life of the FCC and the terminal is substantially at the same level.
  • the size and pitch of the terminals are further miniaturized.
  • the solder printed on the secondary substrate is reflowed at once to form a solder joint connecting the terminal and the secondary substrate.
  • the interconnection between the LCSP processor and the memory is performed by the interconnection of the secondary board having a short wiring length and a large number.
  • an address / data bus connecting a plurality of LCSP memories is laid by the secondary board.
  • the means (1) of the present invention it is possible to obtain a low-cost, high-pin-count, high-reliability, low-cost LCSP that is as small as the chip size.
  • the area array FCC provides high-density chip connection, a board with sufficient wiring capacity connects the FCC to external terminals, and the area array external terminal provides high-density connection to the PWB. And the number of pins for power ground can be secured, and the number of pins in the LCSP increases.
  • Low dielectric constant and low resistance wiring can be performed by the laminated board, and the length of the wiring inside the package can be shortened by the FCC that can be taken out from the center of the chip.This reduces propagation delay and suppresses high frequency noise due to inductance. Being faster LCSP.
  • the thermal stress applied to the FCC is dispersed by the underfill, the bias of the thermal stress to the terminal is suppressed by the substrate having a predetermined thermal expansion coefficient and elasticity, and the proper arrangement of the wiring on the substrate and the VHZTH allows Since the stress transmitted to the side is reduced, the reliability of the LCSP is improved.
  • the encapsulant prevents the moisture absorption from the wiring on the substrate surface or the bonding interface of VHZTH and prevents the moisture absorption path from being bent by the wiring and the VHZTH so that the moisture resistance of the LCSP is improved.
  • the process load on the chip is reduced by the use of an in-line poser substrate, the chip connection can be performed collectively by the FCC, and a high-performance substrate can be easily realized by using an organic material, so that the cost of the LCSP is reduced.
  • the shift of the terminal position avoids the stress or moisture absorption from the vicinity of the terminal to the direction of the chip, thereby improving the reliability.
  • the stress is dispersed by the interconnecting path bypassing the FCC and the terminal, and it becomes difficult for water to enter, so that the reliability is improved.
  • the reliability with respect to stress and humidity is increased by embedding VHZTH, and the wiring density of the substrate is improved, so that the number of pins can be increased.
  • the stress is absorbed by the FCC and the convergence of the terminal, so that the reliability and the testability are improved.
  • the stress is dispersed over the entire surface by the underfill in which the FCC and the thermal expansion coefficient are matched, so that the reliability is improved.
  • the means (7) of the present invention since the FCC and the terminal have the same fatigue life level due to the substrate having a predetermined coefficient of thermal expansion, the reliability of the entire LCSP is improved.
  • VHZTH makes it difficult for moisture absorption to occur, and also increases the number of pins for chip connection and terminals.
  • infiltration of water is prevented by the encapsulant covering the TH, and the moisture resistance is improved.
  • the moisture absorption is reduced by the stacked VH and the wiring density is improved, so that the number of pins in the LCSP is increased.
  • the means (11) of the present invention by hiding the wiring in the substrate, The reliability and the handling are improved because of protection from heat, oxidation and short-circuit.
  • the means (12) of the present invention the humidity and damage are caused by the encapsulation covering from the substrate surface to the chip side surface. The safety against is improved.
  • the means (13) of the present invention the number of terminals is increased by the small-diameter non-penetrating IVH, and the substrate surface is protected by the dielectric layer of the IVH, so that the number of pins is increased and the reliability is increased.
  • the means (14) of the present invention since a large number of FCCs are taken out by the IVH and the infiltration of moisture from the substrate into the underfill is prevented, the number of pins of the LCSP is increased and the reliability is improved.
  • the signal is transmitted in a short time by the low dielectric layer, and the power supply noise is reduced by the high dielectric layer.
  • the circuit operation is speeded up.
  • the power is sufficiently supplied to the chip by more FCCs than the terminals, and the number of terminals is appropriately maintained, so that the LCSP can be appropriately utilized.
  • the wiring length from the function unit inside the chip to the terminal is shortened by arbitrarily selecting the FCC, so that the speed of the LCSP is increased.
  • the means (21) of the present invention since the terminals are taken out from the entire bottom surface of the LCSP, the number of pins can be increased. According to the means (22) of the present invention, since the terminal pitch is standardized, the layout design of the PWB on which the LCSP is mounted can be easily performed.
  • the standard package size is determined, so that the transportation and the handling in the mounting device to the PWB are simplified.
  • C According to the means (24) of the present invention, Since the thermal resistance from the heat sink to the heat radiating part decreases, the chip temperature decreases, and the reliability of circuit operation improves.
  • the chip connection is performed with a short connection length by the DTH functioning as both the TH and the FCC of the substrate, so that the cost and the speed can be reduced.
  • the means (26) of the present invention since the chip connection is performed by a bump separate from the substrate, the degree of freedom in the process of manufacturing the LCSP is increased.
  • the structure of the LCSP is simplified and the number of members is reduced, so that it is possible to reduce the thickness and to reduce the manufacturing cost.
  • the required amount of wiring capacity is secured by the predetermined laminated substrate, and the thermal stress is reduced, so that the number of pins of the LCSP is increased and the reliability is improved.
  • the adoption of a high-density, multi-layer advanced type laminated substrate increases the amount of wiring and the capacity of VHZTH, so that the number of pins in the LCSP is increased.
  • the means (31) of the present invention the low-permittivity, low-thermal-expansion, and low-moisture-absorption rates of the constituent materials of the substrate, the underfill, and the encapsulant are reduced, thereby increasing the speed and efficiency of LCSP. Reliability is measured.
  • the means (32) of the present invention in addition to reducing the resistance of the wiring and VH / TH signal wiring, the thermal expansion, the thermal conductivity, the bonding strength, and the termination resistance are reduced. Since the function of forming or the like is applied, LCSP is faster, according to the means (3 3) of the c the present invention to improve the reliability, the oxidation resistance of FCC and terminals, reflow resistance, low-resistance contact, compliance Etc., which improves LCSP handling and testability.
  • good soldering is performed by the barrier metal layer, and the soldering can be repeated, so that the production yield and the testability are improved.
  • the means (35) of the present invention since the underfill is formed simultaneously with the FCDA, the number of steps is reduced, and the cost of the LCSP is reduced. According to the means (36) of the present invention, since the underfill and the encapsulation lantern are formed at the same time, the process cost is reduced.
  • the means (37) of the present invention since the formation of the encapsulant is simplified by the adhesion of the protective film, the cost can be reduced.
  • the opening is formed continuously with the encapsulation plant, it is not necessary to change the process, and the cost can be reduced.
  • the moisture resistance is improved.
  • a conductor having a high aspect ratio is formed and the inside of the VHZTH is filled, so that the number of pins of the LCSP is increased and the reliability is improved.
  • the means (40) of the present invention since the interconnection of the multi-pin LCSP is performed by the secondary substrate having the high-density wiring, the high performance as the following level is achieved.
  • the performance of the LCSP is brought out by a high-speed and a large number of add-on wirings, and power is supplied by a low-density but low-cost substrate base. Achieving both high performance and low cost It is.
  • the propagation delay between the LCSP and the separate package is shortened, and the systematic performance of both is improved.
  • the power supply noise is reduced by the two-stage decoupling capacitor, so that the LCSP can operate at a high speed.
  • the means (44) of the present invention by maintaining the thermal expansion coefficients of the chip, the LCSP substrate, and the secondary substrate in a predetermined relationship, the reliability of the FCC and the terminals becomes the same level. High reliability.
  • the terminal pitch can be narrowed by using a homogeneous LCSP substrate and a secondary substrate, so that the number of pins of the LCSP is further increased.
  • a low-permittivity, fine-pitch, secondary board capable of multi-layer wiring enables high-speed and high-throughput LCSP.
  • the means (47) of the present invention batch reflow and repair are facilitated by the solder joint having a lower melting point than the terminal, so that the process cost can be reduced.
  • the means (49) of the present invention the number of heat dissipating parts and the installation space used in a package separate from the LCSP are reduced, so that the heat dissipating part is downsized.
  • the means (50) of the present invention since the processor LCSP and the memory package operate at high speed on the secondary substrate, the performance of the processor module is improved.
  • the means (51) of the present invention since the memory LCSP is mounted on the secondary substrate at a high density, the memory LCSP can be reduced in size and increased in capacity as a memory module.
  • FIG. 1 is a perspective cross-sectional structural view of a laminate based chip size package according to a first embodiment of the present invention.
  • FIG. 2 is a longitudinal sectional structural view of the laminated base chip size package according to the first embodiment of the present invention.
  • FIG. 3 is a diagram for explaining a manufacturing process of the laminated chip size package according to the first embodiment of the present invention.
  • FIG. 4 is a longitudinal sectional structural view of a laminated base chip size package according to a second embodiment of the present invention.
  • FIG. 5 is a longitudinal sectional structural view of a laminate-based chip size package according to a third embodiment of the present invention.
  • FIG. 6 is a cross-sectional structural view of a laminate based chip size package according to a fourth embodiment of the present invention.
  • FIG. 7 is a longitudinal sectional structural view of a laminated base chip size package according to a fifth embodiment of the present invention.
  • FIG. 8 is a longitudinal sectional structural view of a laminate-based chip size package according to a sixth embodiment of the present invention.
  • Fig. 9 shows the vertical cross-sectional structure of a conventional ceramic chip size package (Fig. (A)) and the vertical cross-sectional structure of a conventionally known tape chip size package (Fig. (B)). ).
  • FIG. 10 is a vertical cross-sectional structural view of the conventionally known metal chip size package (FIG. 10A) and a lead-on-one chip chip of the conventionally known example.
  • FIG. 11 is a longitudinal sectional view of a laminate-based chip size package not according to the present invention.
  • FIGS. 1 and 2 are a perspective view and a longitudinal sectional structure diagram of a chip size package (CSP) of the first embodiment.
  • CSP chip size package
  • the laminate-based chip size package (LCSP) 1 is composed of an integrated circuit chip 10, an interposer laminated wiring board 20, an underfill 40, and an external terminal 5.
  • the chip 10 is flip-chip die-attached (FCDA) to the substrate 20 having the same size by an underfill 40.
  • the connection pad 12 of the chip 10 is connected to the conductor layers 21 to 23 of the substrate 20 by a flip chip connection (FCC) composed of direct through holes (DTH) 30. It is interconnected from the wirings 21 to 23 of the first layer to the terminal 50 through the interstage via hole (IVH) 31 and the terminal pad 32.
  • the encapsulation land 60 is connected to the surface of the board 20, the board 20, the underfill 40, and the chip 10. Protects the sides.
  • the chip 10 is composed of a silicon semiconductor element, and has a large-scale integrated circuit 11 such as a CMOS (Comb) mentary metal 1—Oxide— ⁇ emiconductor) or a bipolar transistor, and a connection pad 12 for the aluminum. Are formed.
  • the surface of the circuit 11 other than the connection pad 12 is covered with a polyimide passivation film. ing.
  • the chip 10 has a size of 19.4 mm square and a thickness of 0.3 mm.
  • the board 20 is composed of conductor layers 21 to 24 and dielectric layers 25 to 27, and includes DTH 30, IV H 31, and a terminal pad 32.
  • the size is 19.6 mm square, which is effectively equal to the chip 10, and the thickness is 0.15 mm.
  • the conductor layers 21 to 24 are made of copper and have a standard thickness of 18 m.
  • Layers 21 and 22 are power ground planes, and layers 23 and 24 are formed with signal wiring having a line width of 50 m and a line pitch of 100 m in the closest part.
  • the characteristic impedance of the signal line is around 50 ⁇ .
  • Each of the dielectric layers 25 to 27 is made of a 50-m-thick epoxy resin laminate, and is mixed with a filler such as ceramic or silica to obtain desired physical properties.
  • Layers 25 and 26 are composite materials with low thermal expansion (dielectric constant 4.4, coefficient of thermal expansion 7 Ppm / K), and layer 27 is a low dielectric constant adhesive film (dielectric constant 3.7, coefficient of thermal expansion). 26 pp mZK).
  • the layer 27 has appropriate fluidity so that the wiring 23 is buried during bonding and does not seep into the processed hole of the IVH 31.
  • Layers 25 to 27 are made of epoxy resin whose glass transition temperature is raised to form terminals 50 and encapsulants 60 (described later) (185 ° C), and the moisture absorption rate is accordingly increased. Low (0.3%).
  • DTH30 and IVH31 are formed by applying copper to holes drilled or laser drilled. Copper deposits on the sidewalls and bottom of these holes. The inside is embedded with inner-fill resin. In addition, metallize chromium, nickel, tungsten, copper, gold or the like in advance to DTH 30 or pad 12 side before copper plating for adhesion and barrier with connection pad 12.
  • the DTH 30 plays the role of the FCC of the chip 10, and the underfill 40 and the dielectric layers 25, 26 directly from the connection pad 12. Through to reach wirings 21 to 23.
  • the diameter is 100 m, and in the densest part, they are arranged in a face-centered lattice with a pitch of 250 m.
  • the IVH 31 is a non-through hole that connects the wiring 23 and the wiring 24 on the front and back of the layer 27, and has a diameter of 50 m. Note that DTH 30 and IVH 31 and DTH 30 and terminal 50 are located with their central axes shifted from each other, and are not arranged in series.
  • the underfill 40 is made of a 50 m thick epoxy adhesive film similar to the dielectric layer 27.
  • the chip 10 and the substrate 20 are bonded together to perform FCDA, and after bonding, the gap between them is filled. By adjusting the fluidity, the underfill 40 does not crush the DTH30 hole during bonding.
  • the underfill 40 can be regarded as a part of the substrate 20.
  • Terminal 50 is a two-dimensionally arranged ball grid array (BGA). A total of 900 pins can be extracted with a pitch of 0.6 mm and a matrix of 30 x 30. Ball consists diameter 0. 3 8 mm, lead / / tin eutectic solder height 0. 3 mm (melting point 1 8 3 ° C).
  • the terminal 50 is connected to the terminal pad 32 through an opening 61 of the encapsulation lamp 60.
  • the terminal pad 32 is composed of a part of the wiring 24 and has a diameter of 0.36 mm.
  • the encapsulant 60 is made of a black filler-filled biphenyl cured epoxy resin. Since the chip 10 and the substrate 20 are molded, a material with low thermal expansion, low elasticity, high moisture resistance, and a low alpha dose (a coefficient of thermal expansion of 14 pp mZK at a glass transition temperature of 135 ° C or lower, A flexural modulus of 17 GPa, a moisture absorption of 0.1%, and a dose of 0.01 C / hr / cm 2 or less are used.
  • the mold thickness on the lower surface of the substrate 20 is 0.1 mm, 0.2 mm on the side surface of the substrate 20, and 0.4 mm on the side surface of the chip 10.
  • the opening 62 on the back surface of the chip 10 is not molded for heat dissipation.
  • LCSP 1 size Is 20 mm square and the height of the mold part is 0.7 mm.
  • FIGS. 3 (A) to 3 (E) are views illustrating the manufacturing process of the LCSP 1 of the first embodiment.
  • the wafer after the probe inspection is diced into chips 10.
  • a large-area sheet substrate 70 (50 cm square to lm square, a large number of substrates 20) composed of conductive layers 21 to 23 and dielectric layers 25 and 26. (A size that can be obtained).
  • a predetermined wiring pattern is repeatedly formed in advance at a position where the chip 10 is to be mounted.
  • an adhesive sheet 71 (to be an underfill 40) is temporarily adhered to the conductor layer 21 side of the substrate 70. Thereafter, a hole 80 (which becomes DTH30) penetrating the substrate 70 and the sheet 71 is machined to a predetermined position by a drill or a laser.
  • the FCDA of the inspection good chip 10 is performed.
  • the chip 10 is mounted on the sheet 71 with the position of the hole 80 and the connection pad 12 aligned, and heated and pressurized, and the board 70 is fully bonded.
  • the chip 10, the sheet 71, and the substrate 70 are in close contact with each other, but the hole 80 remains.
  • a plurality of chips 10 are sequentially bonded to the substrate 70.
  • DTH30 is formed.
  • a plating resist is put on the wiring pattern of the conductor layer 23 in advance, and copper is selectively plated on the side wall and the bottom surface of the hole 80.
  • the aspect ratio of the hole 80 is about 1.5, and it is possible to perform the fixing without any trouble. In this way, the connection pad 12 and the wiring of the conductor layers 21 to 23 are connected.
  • the inside of DTH30 is buried with resin.
  • a sheet substrate 72 including a conductor layer 24 and a dielectric layer 27 (adhesion sheet) is prepared (the size is the same as that of the substrate 70).
  • a predetermined wiring pattern and a terminal pad 32 are formed in the conductor layer 24.
  • a hole 81 (which becomes IVH 31) is laser-processed to a predetermined position of the substrate 72.
  • the substrate 72 is aligned and stacked. Then, the substrate 70 and the substrate 72 are bonded to each other via the dielectric layer 27 by applying heat and pressure. Thus, they adhere to each other, leaving holes 81.
  • I V H 31 is formed. After applying a plating register to the wiring of the conductor layer 24 in advance, copper plating is selectively performed on the above hole having an aspect ratio of about 1. Thus, the wirings of the conductor layers 23 and 24 are connected to each other.
  • the substrates 70 and 72 on which a plurality of chips 10 are already mounted are cut out by dicing or punching for each chip 10 in the same size as the chip.
  • a combined product of the chip 10 and the substrate 20 is completed.
  • encapsulant 60 is formed by transfer molding. Position the combined product with a jig or the like and place it in the mold cavity. The material of the encapsulant 60 is poured into a mold, and after being pressurized and hardened, it is released.
  • the upper and lower dies are provided with protrusions, and openings 61 and 62 are formed on the rear surface of the chip 10 and the terminal pad 32 at the same time as molding.
  • the solder balls 90 are supplied to the openings 61 of the encapsulation lanyard 60 by a mask (sieving) or suction conveyance. Thereafter, the terminals 50 are formed by reflow heating the solder balls 90 and joining them to the terminal pads 32. Thus, LCSP1 of the first embodiment is completed.
  • LCSP1 has the effect of reducing the size of the package to a size that is effectively equal to the chip size.
  • a very high value of 94% is obtained as the ratio of the chip 10 area to the package area, that is, 94% c.
  • the pitch of the terminals 50 can be reduced to 0.6 mm, and there is an effect that the number of pins can be increased to 900 pins and the pin density can be increased to 25 pins / cm 2 .
  • the thermal stress applied to the terminals 50 and DTH 30 can be reduced, and miniaturization can be realized.
  • the two members should be balanced and distributed to one side. In the thermal cycle test, no problem occurred even with more than 500 cycles.
  • the effective coefficient of thermal expansion of LCSP1 is about 9 ppmZK.
  • the thermal expansion difference between the printed circuit board (PWB, 13--18 pp mZK) on which it is mounted is smaller. Even if the size and pitch of the terminal 50 are reduced, no problem of fatigue or breakage occurs.
  • the stress applied to the DTH 30 due to the difference in thermal expansion between the chip 10 and the substrate 20 can be reduced by using a low thermal expansion material for the layers 25 and 26 of the substrate 20.
  • it can be dispersed by an underfill 40 filling the space between the chip 10 and the substrate 20 and an innerfill resin filling the inside of the DTH 30.
  • the arrangement of the terminals 50 and DTH 30 and IVH 31 in an off-axis condition contributes greatly. Since the serial transmission of stress from the terminal 50 to the connection pad 12 can be avoided, no cracking or peeling is induced, This has the effect of improving thermal and mechanical reliability. In addition, the inspection can be performed safely.
  • the laminated substrate 20 can have a sufficient wiring capacity corresponding to the narrow pitch of the terminals 50 and the increase in the number of pins.
  • the specification of the substrate 20 has achieved the goals mentioned in the chapter on issues above.
  • LCSP 1 has signal layers 23 and 24 with a line pitch of 0.1 mm, and pins 900 through DTH 30 with a diameter of 0.1 mm and IVH 31 with a diameter of 0.05 mm Between the terminal 50 and the connection pad 1 2.
  • the laminating substrate 20 can make the wiring pattern finer without difficulty compared to a ceramic substrate of CCSP (line pitch 0.2 to 0.4 mm).
  • CCSP line pitch 0.2 to 0.4 mm
  • the connection pad layout is not limited to the periphery of the chip, so routing is easy and the pitch is extremely high. There is no need to narrow down. Wiring can be formed by a simple process.
  • the multi-layering of the substrate 20 and the formation of DTH 30 and IVH 31 are performed in advance separately from the c- chip 10 which can be carried out in the same manner as a simple process generally used in the manufacture of PWBs.
  • Substrates 70.71 with wiring patterns and holes can be stacked, bonded, and plated, reducing cost.
  • the aspect ratio of DTH30 or IVH31 is suppressed to twice or less, so that plating of the fine pattern can be performed satisfactorily.
  • This process has the effect of reducing chip costs compared to MCSP, which performs evaporation / photolithography in a wafer process.
  • Substrates 70 and 71 made of epoxy resin are originally less expensive than ceramic substrates of CCSP or polyimide of TCSP.
  • the sheet can be made larger than a ceramic substrate, and productivity can be improved.
  • DTH 30 has sufficient chip connection to chip 10 Is effective.
  • DTH 30 can be extracted from the entire surface of the chip 10 at a face-to-center pitch of 0.25 mm, and a conversion density of 3200 pads / cm 2 is possible.
  • many connections can be made to power / ground planes 21 and 22.
  • the number of terminals is not limited by the number of chip connections, and the internal wiring length of the package does not increase.
  • the internal wiring length of LCSP1 can be made as short as that of conventional CCSP.
  • the propagation delay is further reduced because the substrate 20 (dielectric constant ⁇ 4, copper) has a lower dielectric constant and resistance than the CCSP substrate (dielectric constant 5-10, tungsten nomolybdenum). Has an effect.
  • the LCSP1 has power ground planes on layers 21 and 22 to reduce inductance and reduce noise.
  • connection between the DTH 30 and the connection pads 12 can be made collectively by a plating process. Compared with single point bonding such as TCSP, the production throughput is high and the production equipment is inexpensive, so that the cost can be reduced.
  • the underfill 40 reinforces the DTH 30 and simultaneously fills and seals the gap between the chip 10 and the substrate 20. Furthermore, since the chip 10 and the substrate 20 are sealed with a material having a particularly low moisture absorption for the encapsulant 60, the moisture resistance reliability is improved. No failures have occurred even if a conventional pretzker cooker test and high-temperature and high-humidity test are performed in package evaluation. Reflow cracks, which are often a problem in molded packages, are not a problem due to the small knockout size.
  • Moisture absorption from the outside air is between chip 10, underfill 60 and substrate 20.
  • the DTH 30 is covered with the layer 27 without exposing the wiring 21 to 23 on the side surface of the substrate 20, and the surfaces of the wiring 24 and the IVH 31 are sealed. It can be prevented by covering with.
  • the size of DTH30 and IVH31 is smaller than that of terminal pad 32, so that moisture absorption hardly occurs.
  • the underfill is more redundant than the thickness of 40. That is, it is possible to bypass the path where moisture enters from the periphery of the terminal pad 32 through the conductor interface between the IVH 31 and the DTH 30.
  • the encapsulant 60 protects the chip 10 and the substrate 20 from damage while sealing, there is an effect that the product shipment and handling in PWB mounting are safe and easy.
  • the first embodiment has an effect that cooling can be performed with a very low thermal resistance from the opening 62 on the back surface of the chip 10.
  • the thermal resistance from the circuit surface 11 to the back surface of the chip 10 is 0.005 ZW, which is almost negligible.
  • heat spreader, heat sink, fin, Peltier element, etc. are attached with thermal conductive grease, thermal conductive adhesive, etc.
  • the thermal resistance when forced air cooling is performed using fins and grease can be reduced to 5 ° CZW or less for fins and 0.5 ° CZW or less for grease. Therefore, heat can be dissipated even when the amount of heat generated by the chip 10 is 10 W or more.
  • the LCSP 1 of the first embodiment has a large number of pins, a small size, and a high speed. Therefore, in particular, the microprocessor (MPU), the digital signal processor (DSP), the gate array, the ASIC ( It is suitable as a package such as A plication S pecificintegration (Circuit).
  • MPU microprocessor
  • DSP digital signal processor
  • ASIC ASIC
  • the package size of the first embodiment is 20 mm square, but this can be changed according to the size of the chip. However, in consideration of automation of PWB design and handling during transportation and mounting, it should be standardized to some extent.
  • a 3 to 25 mm square (in 1 mm increments) assuming chips such as MPUs, DSPs, gate arrays, and ASICs, as well as dynamic random access memory (DRAM) and static random a rectangular assuming a ⁇ click Seth memory (S RAM) or the like of the chip (3 ⁇ 1) x (7 ⁇ l) ⁇ (1 1 ⁇ 1) X (2 5 ⁇ 1) mm 2 (l mm increments) Recognized as suitable size for LCSP.
  • DRAM dynamic random access memory
  • S RAM ⁇ click Seth memory
  • the terminal pitch of the first embodiment is 0.6 mm, it can be selected according to the chip size and the number of terminals. For example, if the chip size is small or the mounting destination of the LCSP is a ceramic substrate or the like having a lower thermal expansion than PWB, it is easy to narrow the terminal pitch. However, for the same reason as the package size, a pitch that is easy to handle is a square lattice or face-centered lattice of 0.3 to 1.0 mm (in 0.1 mm increments) and 10 to 40 m i 1 (in 10 m i 1 increments). Is set as the terminal pitch of LCSP.
  • the type of terminal is not limited to the BGA used in the first embodiment, but a column grid array (CGA), a micro pin grid array (MPGA), a land grid array (LGA), etc. can be applied. .
  • CGA column grid array
  • MPGA micro pin grid array
  • LGA land grid array
  • the bonding with the substrate is made of high melting point solder or brazing material, so it is necessary to use the glass transition temperature and heat resistance of the laminated substrate with due consideration.
  • the terminal structure is a eutectic solder ball in the first embodiment.
  • Balls and bumps can also be used.
  • solder plated bumps, tin Z silver solder balls, gold nickel plated bumps, gold stud bumps, and copper plated bumps are candidates. Select the most appropriate method in consideration of process consistency ⁇ ⁇ ⁇ ⁇ cost, height variation, contact resistance with inspection socket, repair from PWB, and so on.
  • the first embodiment uses a film laminated substrate in which a film (sheet) on which wiring is formed in advance is bonded and laminated.
  • the substrate is not limited to this, and other advanced substrates can be used.
  • a build-up type substrate formed by applying a photosensitive epoxy resin or the like and copper plating
  • a transfer type substrate for transferring a wiring layer separately formed on a metal plate to a core substrate. In each case, patterning with a line width of about 50 m is possible.
  • a typical epoxy resin is used in the first embodiment.
  • the reason is that it is inexpensive, easily available, and has a relatively good balance of various properties.
  • a bismaleimidol triazine resin, a maleimide-styryl resin, a polyimide resin, a fluoropolymer, or the like is used in order to reduce the thermal expansion.
  • a method of mixing fibers such as glass, silica, and amide, or fillers such as silica, ceramic, elastomer, and polymer into the base material is performed.
  • Ceramics and rigid bases such as copper / invar / copper or copper molybdenum / copper. If decoupling capacity is required to reduce noise, provide a high dielectric layer between the power and ground planes.
  • an epoxy resin containing a ceramic filler having a dielectric constant of about 10 or a rigid base obtained by sintering barium titanate or depositing silicon nitride is used.
  • Copper is generally used as the conductor material of the substrate wiring via hole (VHZTH), but a different material is used depending on the desired function. For example, when a terminating resistor is provided to reduce reflection noise of a signal line, a method of stacking a high-resistance nickel alloy film together with another dielectric layer, or printing a resistive paste on a screen can be used. Terminal and chip pads connected to wiring and VH / TH should be made of chromium as a barrier metal for FCC and terminals, or to improve solderability and bonding strength and to enable package repair. , Titanium, nickel, tungsten, copper, gold, etc. may be metalized.
  • the wiring is formed by etching the copper foil of the substrate in advance in the first embodiment, but may be formed by plating depending on the process.
  • the copper is selectively applied to the side and bottom surfaces of the hole by the additive method in the first embodiment.
  • the plating method a method of filling a concave pattern or hole with a conductor (for example, a column VH, a stacked VH) or a subtractive method of performing patterning after panel mounting is performed. Can be taken.
  • the additive method can perform processing with a higher aspect ratio than the subtractive method, so that the wiring capacity can be increased, but the control of the plating liquid becomes somewhat difficult.
  • a micro strip, a strip line, an offset strip line, and the like can be taken.
  • DTH 30 and I VH 31 are used as the configuration of VHZTH.
  • Blind vias, embedded vias, through vias, conventional plated through holes, etc. can be used for interlayer connection depending on the specifications of the board.
  • the FCC is made of DTH30 plated with copper in the first embodiment, but it is of course possible to use a knob structure.
  • the balls and bumps used for terminals it can be selected from materials such as eutectic solder, high melting point solder, gold, copper, and conductive adhesive.
  • the formation method such as plating, vapor deposition, wire pumping, and transfer.
  • the bump having the above-mentioned compliant structure can also be applied. However, as a matter of course, the compatibility with the chip and the substrate, conduction resistance, heat resistance, cost, and the like must be considered.
  • the underfill is supplied before connecting the FCC (DTH30). It is made of an epoxy adhesive film of the same material as the substrate 20 and may be regarded as a part of the substrate 20. However, if the FCC is a bump, the underfill must be filled between the chip and the substrate after the FCC is connected, and it is especially important that the viscosity be low (20 Kcps). Filling is performed using the capillary phenomenon, so that a high viscosity requires a long working time.
  • the encapsulant is made of a biphenyl-cured epoxy resin with a filler and is subjected to transfer molding.
  • a filler is subjected to transfer molding.
  • other materials and forming methods can be used.
  • the encapsulant material is almost similar to the underfill, but it is particularly desirable that the material has a low coefficient of thermal expansion, a low elastic modulus, and high moisture resistance.
  • the encapsulant can be formed by various methods, such as coating, printing, potting, bonding, etc., in addition to the transfer mold, depending on the required reliability and the equipment owned.
  • transfer molding is performed after forming an inner bump or LGA such as the conventional MCSP, a method of fusing a protective film with a pre-processed opening on the substrate 20, and a method of encapsulation.
  • screen printing excluding the parts that are openings, immersing the parts other than the terminals in the resin tank after forming the terminals, A method of overcoating at the same time can be adopted. If the requirement for moisture resistance is not severe, the dielectric layer on which the IVH is formed can be used as an encapsulant.
  • the chip 10 is covered up to the rear surface. This has the effect of suppressing peeling of the mold part in addition to improving the moisture resistance.
  • the extent of the coating along with the substrate surface should be considered in accordance with the encapsulation method and moisture resistance specifications.
  • the chips 10 having good inspection are arranged on the large-sized sheet substrate 70. If the chip yield is relatively high or the chip size is small, a wiring film (approximately the same as the wafer area) is attached to the wafer to form VHZTH, and then the film is formed. The process of cutting out the attached chip is simpler.
  • the present invention provides: A wide range of applications is possible because it can take various configurations depending on the package's purpose. Some embodiments will be described below.
  • FIG. 4 is a longitudinal sectional structural view of a CSP according to a second embodiment of the present invention.
  • the LCSP 100 is composed of an integrated circuit chip 110, a laminated wiring board 120, an external terminal 160, an underfinole 170, and an encapsulant 180. ing.
  • the chip 110 is flip-chip connected to a substrate 120 of the same area size by a bump (FCC) 150.
  • the connection pad 1 1 1 of the chip 1 1 0 is connected to the connection pad 1 4 0 of the substrate 1 2 0 by the pump 1 5 0, and the wiring of the conductive layer 1 2 1 1 2 6 from the pad 1 4 0 is connected.
  • the underfill 1 ⁇ 0 is filled between the chip 110 and the substrate 120.
  • the encapsulant 180 protects the surface and side surface of the substrate 120, the underfill 170 and the side surface of the chip 110, except for the opening in the terminal 160.
  • the chip 110 is made of a silicon large-scale integrated circuit device.
  • the area size is 18.4 mm square and the thickness is 0.3 mm.
  • Connection with pump 150 Pad 1 11 has a diameter of 50 zm.
  • Gold / Ni as base metal layer Kel tungsten is metallized.
  • the substrate 120 is a build-up type laminated wiring substrate composed of the conductor layers 121 to 126 and the dielectric layers 131 to 135.
  • the inner conductor layers 122 to 125 and the dielectric layers 132 to 134 are laminated bases, and the remaining outer layers are additional laminated parts.
  • the base has BVH144, 144 and TVH145, and the additional laminated part has connection pad 140 of bump 150 and IVH141 and 142.
  • the entire size of the substrate 120 is the same as that of the chip, and the thickness is 0.35 mm.
  • the base portion of the substrate 120 is made of a copper clad laminate.
  • the base conductor layers 122 and 125 are mainly responsible for signal wiring.
  • the thickness is 18; tm, the width is 80m, and the pitch is 160 / m.
  • the base conductor layers 1 2 3 and 1 2 4 are 18 ⁇ thick Power Z ground planes.
  • the base dielectric layer 13 2 to 13 4 is made of maleidostyryl resin with low thermal expansion filler (dielectric constant 3.7, thermal expansion coefficient 8 pp mZK, glass transition temperature> 300 ° C), and the thickness of each layer
  • the height is 100 m.
  • the BVHs 14 3 and 1 4 4 formed on the base part connect the conductor layers 1 2 2 and 1 2 3 or the layers 1 2 4 and 1 2 5, while the TVH 1 4 5 connects the dielectric layers 1 3 2 to 1
  • the conductor layers 1 2 2 and 1 2 5 are connected through 3 4. Both have a diameter of 100; cm, and the inside of the side wall of the plated copper is filled with an inner-fill resin.
  • the conductor layers 1 2 1 and 1 2 6 of the additional laminated portion are responsible for connection with the bumps 150 and the terminals 16 and signal wiring.
  • the signal wiring is made of plated copper with a thickness of 5 m, the line width at the densest part is 20 / zm, and the line pitch is 40 fxm.
  • the connection pad 140 of the layer 122 is formed at a position corresponding to the connection pad 111, and has a diameter 50.
  • a solder resist is coated on the periphery.
  • Additional dielectric layers 13 1 and 13 5 are polyimide adhesive It consists of ILM (dielectric constant 3.5, coefficient of thermal expansion 13 pp mZK, glass transition temperature> 300 ° C), and its thickness including the conductor layer 121 or 126 is 25 m.
  • the IV Hs 14 1 and 14 2 formed in the additional laminated portion connect the conductor layers 12 1 and 12 2 and the layers 12 5 and 12 26, respectively.
  • the diameter is 30 ⁇ and the inside is filled with copper. It is possible to arrange the connection pad 14 1 above the IV ⁇ 14 1 and the terminal 16 0 above the IV H 14 2 (pad on hole).
  • the arrangements of I VH 14 1 and 14 2 and B VH 14 3 and 144 and T V H 14 45 are shifted from each other and are not arranged in series.
  • the FCC bumps 150 are made of tin-silver eutectic solder (melting point 2 21, coefficient of thermal expansion about 30 ppm / K) by evaporation or plating. No. of chip 110.
  • the pad 1 11 1 is connected to the pad 140 of the board 120.
  • the maximum diameter of the barrel shape is about 60, and the barrels are arranged at a pitch of 100 m in the densest part.
  • the terminal 160 is made of an inner bump with copper plating on the conductor layer 126, and the side surface is sealed with an encapsulation lamp 180.
  • the diameter is 0.3 mm and the height is 0.2 mm.
  • a two-dimensional matrix consists of a land grid array (LGA) with a size of 34 x 34 and a pitch of 0.5 mm.
  • the total number of terminals is 1156 pins.
  • Underfininsul 170 and Encapslant 180 are epoxy resin materials with the same filler (black, viscosity 19 K cps, coefficient of thermal expansion 24 pp mZ K, flexural modulus 8 GPa, glass transition temperature 14 0 And 0.1% of moisture absorption).
  • Underfill 170 fills the gap between chip 110 and substrate 120, and encapsulation 180 seals the surface and sides of substrate 120 and the sides of chip 110. ing. 1st implementation on the back of chip 110 As in the example, it is not coated for attaching the heat dissipation component.
  • the thickness of the underfill 170 is 50 ⁇ m
  • the thickness of the encapsulant 180 on the surface of the substrate 120 is 0.2 mm (same as the terminal 160), and the maximum thickness on the side
  • the height is 0.3 mm on each side.
  • the size of LCSP 100 is 19 mm square and 0.9 mm in height.
  • the manufacture of the LCS 100 of the second embodiment is performed by the following process.
  • connection pad 111 is previously formed on a chip 110 in a wafer state, and a bump 150 is formed thereon by vapor deposition or plating. Then, the wafer is inspected by probe, and after dicing, non-defective products are selected. First, a base portion is formed on the substrate 120. Following the same process as a normal printed wiring board (PWB), the copper foil layer with BVH144
  • the copper foil layer 125 and the dielectric layer 134 are pre-predators. Bonded by dielectric layer 1 2 3, drilled TVH 1 4 5 that penetrates them, copper-plated panel, patterned outer wiring on copper foil layers 1 2 and 1 2 5, TVH 1 4 Fill 5 and BVH 144, 144 with resin.
  • the additional laminated portion of the substrate 120 is made by laser processing IVHs 14 1 and 14 2 on the dielectric layers 13 1 and 13 5, which are polyimide adhesive films, respectively, and the dielectric layers 13 1 and 13 5 Are adhered to both sides of the base by heating and pressing, and the insides of IVHI 4 1 and 14 2 are buried by copper plating, and the dielectric layer 13 1 and
  • Panel copper plating is performed on the surface of 1 3 5, wiring layers 1 2 1 and 1 2 6 are patterned on the copper plating surface, and terminals 1 60 are formed on the wiring layer 1 2 6 by copper plating.
  • a solder resist is formed on the surface of the wiring layer 121 except for the connection pad 140.
  • the completed large substrate 50 cn! ⁇ Lm square
  • the substrate is cut out to the same size as the top 110, and the substrate 120 is completed.
  • the good chip 110 is flip-chip connected to the individual substrate 120.
  • Heads 111 and 140 are connected.
  • the target specification can be achieved as in the first embodiment.
  • LCSP 100 has the effect of enabling high-density packaging of chips. As in the first embodiment, a high mounting efficiency of 94% is obtained. Furthermore, in the LCS 100, the terminal pitch can be further reduced from 0.6 mm in the first embodiment to 0.5 mm. Although the number of terminals is one size smaller than that of the first embodiment, there is an effect that the number of pins can be increased to more than 100 pins.
  • the narrow pitch of the terminals 160 is largely due to the effect of reducing the thermal stress of the substrate 120.
  • the LCSP 100 When one soldering is performed, both the bump 150 captured by the underfill 170 and the soldered portion of the terminal 160 can guarantee sufficient thermal fatigue life.
  • the effective thermal expansion coefficient of the entire LCSP 100 is ⁇ 11, which is closer to the PWB than in the first embodiment, so that miniaturization of the terminal 160 is permissible.
  • the bottom surface of the LCSP 100 is polished, the height variation of the terminal 160 is eliminated, so that even if the terminal 160 is fine, no connection failure occurs when reflowing.
  • the substrate 120 of the second embodiment has a further increased wiring capacity than the first embodiment, and helps to increase the number of pins of the terminal 160.
  • the dielectric layer 13 1 to 13 5 is thin, so that the aspect ratio is small.
  • the diameter can be reduced without hindering the copper plating.
  • pad holes can be placed in the IVHs 141 and 142, contributing to higher wiring density. If it is necessary to further increase the wiring density, the insides of BVH144, 144 and TVH145 are buried with conductors as in the case of IVH141 and 142. As a result, a stack VH composed of conductor columns can be configured, and the degree of freedom in wiring is improved by several times or more.
  • the dielectric constant (up to 3.6) of the substrate 120 is further reduced as compared with the first embodiment.
  • the high-density bumps 150 and the wiring layers 121, 122, 125, 126 can shorten the internal wiring length of the package. Therefore, the signal propagation delay is significantly improved over prior art CSPs.
  • the effect of the reduced wiring length and the power / ground planes 12 3 and 12 4 can reduce noise and provide stable power supply. It has a soothing effect.
  • the second embodiment (6 wiring layers) in which a chip is retrofitted to a completed board
  • the bump connection of (1) may be lower in cost, T, than the direct through-hole connection of the first embodiment (four wiring layers).
  • the glass transition temperature (> 300 ° C) of substrate 120 and the melting point of bump 150 (221 ° C) are sufficiently higher, so batch reflow is performed.
  • the pitch of the pump 150 can be extremely reduced to 0.1 mm due to the filling effect of the underfill 170.
  • the underfill 170 and bump 150 appear to be homogeneous materials in terms of thermal expansion, as the thermal expansion coefficient of anglefill 170 is effectively matched to the value of bump 150. Since the thermal stress is dispersed throughout the plate made of both, sufficient reliability of the bump 150 can be ensured. The result of accelerated life test by thermal cycling is good.
  • the underfill 170 and the encapsulant 180 By simultaneously forming the underfill 170 and the encapsulant 180, there is an effect that the process can be simplified.
  • the injection time of the underfill 170 can be shortened, and the process throughput can be improved.
  • the thickness of the encapsulant 180 is stabilized at a desired value by optimizing the potting conditions. Further, since this resin material has low elasticity, the internal stress applied to the chip 110 and the substrate 120 can be suppressed, and the reliability is improved.
  • LCSP 100 absorbs moisture from the surface of the substrate 120 to the side of the chip 110 by both the underfill 170 and the encapsulant 180. This is prevented by covering the entire surface.
  • the insides of I VH 14 1, 14 2, BVH 14 3, 144, and TVH 14 45 have a buried structure, and these are shifted from each other, and furthermore, dielectric layers 13 1 and 13 5 BVH 1 4 3,
  • the LCS P100 of the second embodiment makes it possible to increase the number of pins of the FCC and the terminals and to improve the wiring capacity further than the LCSP1 of the first embodiment. Needless to say, the effect is enormous compared to the conventional CCSP, TCSP and MCSP. Recommended for high-end chips. Since the high-performance interposer substrate is used in the second embodiment, the cost of the entire package is slightly higher than in the first embodiment, but the cost per chip connection density and terminal density is comparable to that of the first embodiment. Therefore, it is possible to obtain an effect sufficiently commensurate with the difference.
  • the bumps 150 and the signal layers 1 2 1 and 1 2 2 can be bumped again from the connection pad 1 1 1 of the chip 110.
  • Interconnections can be made via 150 to other connection pads 1 1 1. Since the copper wiring on the substrate 120 has a lower resistivity, a larger cross-sectional area, and a lower dielectric constant than the aluminum wiring on the chip 110, high-speed chip internal wiring, that is, an intra-chip highway, realizable. In particular, by applying this interconnection to long-distance wiring inside the chip, for example, a data bus, there is an effect that the chip 110 can contribute to high-speed operation.
  • the chip 110 and the substrate 120 are manufactured completely independently before the flip-chip connection is performed, so that an LCSP having a multi-chip configuration can be easily realized.
  • 4 chips of around 10 mm square It is mounted on a board of mm square, and the wiring from each chip to the terminal and the interconnection between the chips are provided inside the board with sufficient wiring capacity.
  • the functions and handling as a four-chip one package can be realized, and the performance can be improved and the PWB mounting cost can be reduced.
  • the yield of the multi-chip LCSP is reduced by the power of the number of chips, it is desirable to apply the multi-chip LCSP to a chip with a very high non-defective rate for a burn-in test or the like.
  • the present invention is required to be an LCCSP using FCC and a laminated substrate, and is not limited to the configuration and process shown in the second embodiment.
  • the material and the number of layers of the board should be changed according to the number and arrangement of the pads of the chip, the pitch and the number of terminals, the operating frequency, the allowable noise, the use environment, and the target cost.
  • the material and formation method of the bumps are determined by comprehensively considering the number and pitch of the chip pads, the load on the chip cost, the heat resistance of the board, the provision of the riff opening, the bonding strength, the fatigue life, etc. . Selection of terminal shape, pitch, etc.
  • underfill or encapsulant depends on fatigue life, testability, shipping form, package and PWB warpage, PWB design mounting cost, yield during batch reflow, and the like.
  • the material and supply method of the underfill or encapsulant modify the present invention in accordance with the induced stress, adhesiveness, moisture resistance, pot life, target working time, appearance, and the like.
  • the first and second embodiments described so far have mainly aimed at increasing the number of pins, reducing the size, and increasing the speed, but the following description will focus on embodiments that focus on further reducing the cost.
  • FIG. 5 is a longitudinal sectional view of a CSP according to a third embodiment of the present invention.
  • the LCSP 200 is composed of an integrated circuit chip 210, a laminate wiring board 220, external terminals 230, and an encapsulation lamp 240.
  • Chip 210 is flipped to equivalent-sized substrate 220 Chip die Attachment (FCDA) has been done.
  • FCDA Chip die Attachment
  • the connection pad 211 of the chip 210 is connected to the conductor layer 222 of the substrate 220 by a direct via hole (DVH, FCC) 222 and the wiring of the conductor layer 222 is connected.
  • DVDH, FCC direct via hole
  • the dielectric layer 221 of the substrate 220 also serves as an underfill, and fills the space between the chip 210 and the conductor layer 222.
  • the encapsulant 240 protects the surface of the substrate 220 except for the opening at the position of the terminal 230.
  • the chip 210 is composed of a large-scale integrated circuit, and has a rectangular shape of 21 ⁇ 9 mm 2 and a thickness of 0.15 mm.
  • the package size is exactly the same as the chip size, and the height including the terminal 230 is 0.4 mm.
  • the connection pad 211 of the chip 210 is made of nickel Z-aluminum, has a square of 80 m, and the pitch of the nearest part is 120 m.
  • the substrate 220 includes a dielectric layer 222 and a conductor layer 222, and includes DVH223.
  • the dielectric layer and underfill 2 2 1 is a sea-island structured epoxy adhesive film with dispersed elastomer particles (dielectric constant 4, thermal expansion coefficient 16 pp mZK, flexural modulus 11 GPa, glass transition temperature 17) 0 ° C, moisture absorption ⁇ 0.1%). Its thickness is 75 m.
  • the surface of the chip 210 is sealed with an underfill 211.
  • the conductor layer 222 On the conductor layer 222, signal wiring having a line width of 60 m and a minimum line pitch of 120 ⁇ m, and a power plane surrounding the wiring, are formed.
  • the conductor thickness is 18 m.
  • the DVH 223 passes through the dielectric layer 221 directly from the connection pad 211, and is connected to the signal wiring or the power ground plane of the conductor layer 222. It has a diameter of 60 ⁇ m and is made of copper plated into a laser drilled hole, and the inside is filled with resin.
  • the terminals 230 are composed of a grid array of stud bumps, and are arranged with a matrix of 26 ⁇ 9 and a pitch of 0.7 mm. Total number of terminals is 2 3 4 pins.
  • the stud knob is made of gold or solder / copper or nickel plating, and is formed on the conductor layer 222.
  • the diameter of the umbrella is 0.4 mm, the bottom is 0.34 mm in diameter, and the height is
  • the encapsulant 240 is made of the same epoxy resin material as the dielectric layer 221 and has a thickness of 0.1 mm to seal the surfaces of the conductor layer 222 and the DVH 223 of the substrate 220.
  • LCSP 200 of the third embodiment is performed by the following simple process.
  • a wafer on which the integrated circuit and the connection pad 211 are formed is prepared.
  • An epoxy adhesive film (dielectric layer 211) having a hole (DVH223) processed at a predetermined position by a laser is tightly bonded to the wafer by heating and pressing.
  • the FCDA of the wafer (chip 210) and the underfill 221 are sealed.
  • a terminal 230 composed of a plating stud bump is formed.
  • the wafer is diced to cut out LCSP200. Perform various inspections.
  • the package structure is simplified as compared with the first and second embodiments, so that the cost can be further reduced. Since the dielectric layer 222 of the substrate 220 also has the function of sealing the underfill, the number of members can be reduced.
  • a package can be manufactured by bonding only two films (dielectric layer 2 21 and encapsulant 2 4 4) to chip 2 10 and applying copper plating.
  • the encapsulant 240 does not cover the side surfaces of the chip 210 and the substrate 220, no. All package production can be processed collectively in a wafer state. The wafer process is simple bonding and plating, not vacuum deposition or chemical vapor deposition, so the work and equipment costs do not increase. Therefore, since the process can be extremely simplified together with the material cost, there is an effect that the total cost can be reduced.
  • LCSP200 chip 210, substrate 220, and encapsulant 240 are cut out at the same time.
  • the packaging efficiency is 100%. In other words, it is possible to realize a package size completely equivalent to a bare chip, and to achieve an effect of achieving the ultimate miniaturization.
  • the package height is only 0.4 mm, making it possible to reduce the thickness.
  • the terminal density of LCSP 200 (124 pin Z cm 2 ) is lower than that of the first embodiment (225 pin cm 2 ) and the second embodiment (320 pin Z cm 2 ), Higher density compared to conventional CCSP and MCSP.
  • the thermal expansion coefficients of the substrate 220 and the encapsulant 240 do not match the chip 210, and the thermal expansion coefficients do not match each other as in the first and second embodiments. Does not have a sinking function.
  • the dielectric layer 2 21 and the encapsulant 240 is made of a low elastic material, and can absorb thermal stress and external force.
  • the positions of the DVH 223 and the terminal 230 are shifted, and the conductor structure connecting them has a compliant curved shape, so that elastic deformation is possible.
  • the terminals 230 are formed by plating, it is possible to suppress height variations as compared with the ball supply method. This has the effect of improving the connection yield when the LCSP 200 is printed wiring board (PWB) heliflow soldering. Also, in the burn-in test, since the variation in the contact resistance with the inspection socket is reduced, a stable and reliable inspection can be performed.
  • PWB printed wiring board
  • the wiring capacity of the substrate 222 (one layer) is not so different from that of the first embodiment (four layers) or the second embodiment (six layers) having a multilayer substrate. This is because the purpose in applying the present invention is different, and is not a drawback of the third embodiment.
  • the arrangement of the connection pads 211 is not limited to the periphery of the chip, so that the degree of freedom in wiring is improved.
  • the package internal wiring length of LCSP 200 can be shorter than TCSP by two-dimensional array connection of DVH223. Since the connection pad 211 can be taken out from the center of the chip 210, no extra routing is required (actually, the current L0C package has a connection pad in the center). Since both sides of the signal wiring of the conductor layer 222 are surrounded by the power ground plane, there is an advantage that the wiring length is short and the influence of noise is less.
  • the moisture resistance of LCSP 200 is lower than that of under fin 22 and encapsulan. G 240 is responsible. The total thickness of both is 175 ⁇ . Since the thickness of the sealing part in TCSP is thicker than 50 to 100 m, it is highly effective in suppressing moisture absorption. The moisture resistance of the third embodiment is sufficient. However, in the third embodiment, since the side surfaces of the chip 210 and the substrate 220 are not covered, the moisture resistance is not superior to the first and second embodiments. The grade of the reliability requirement specification is different from that of the first embodiment and the second embodiment, and it should be known in advance.
  • the LCSP 200 of the third embodiment has the advantages of being particularly low-cost and being small and thin. Applicable when the number of terminals is relatively small (although it is much more than the conventional technology). From this, it can be said that the third embodiment is suitable as a memory chip package. Among memory chips, it is suitable for synchronous DRAM and SRAM that require more pins.
  • a memory module such as SIMM (Single In-1 In MemoryModule) or a memory force.
  • SIMM Single In-1 In MemoryModule
  • a memory force Solder the plurality of LCSP 200 that passed the inspection to both sides of the PWB.
  • the package mounting efficiency of LCSP200 is 100%, and a very high mounting density as a module card can be obtained by placing it close to the PWB. Large capacity, small size and thinness can be realized. In particular, thinning has a great effect on cards and portable devices.
  • the number of terminals is the same as that of the conventional memory.
  • the encapsulant can be supplied to the LCSP 200 surface or the gap between it and the PWB by coating, pouring, potting, or printing. You.
  • the third embodiment exerts an excellent effect on the memory chip, but the application is not limited thereto. By taking advantage of its low cost and low profile, it can be used, for example, in portable information devices such as mobile phones and personal computers, and in consumer devices typified by camera-integrated video tape recorders. Therefore, the chip includes not only silicon semiconductor large-scale integrated circuit elements but also gallium arsenide semiconductor elements and relatively small-scale circuit elements.
  • the present invention can change the structure and the manufacturing process according to the target specification, and the third embodiment is only an example. Development type for higher performance from the first, second, or third embodiment, degenerate type for lower cost, compromise type between each embodiment, composite type with conventional technology package The application of the present invention is so broad that it cannot be enumerated.
  • the configuration means of the entire LCSP is described, but in the following, the viewpoint is changed and the focus is on the flip chip connection (FCC) and the external terminal.
  • FIG. 6 is a perspective view of a cross-sectional structure of a CSP according to a fourth embodiment of the present invention.
  • LCSP 300 is an integrated circuit chip 310 (dotted rectangle in the figure), a laminated wiring board (not shown), an external terminal 330, and an underfill (not shown). It is composed of Enkabusland 340.
  • the chip 310 is flip-chip connected to a substrate of the same size by FCC320 to 326.
  • F C C 32 0 to 32 6 (dotted circles) are interconnected to terminal 330 (solid circles) via board traces or via-through holes (VHZTH).
  • Encapsulant 340 protects the surface and sides of the substrate.
  • the chip 310 is composed of large-scale integrated circuit elements that constitute, for example, an MPU. You.
  • the chip size is a square of 15 to 25 mm square or a rectangular shape before and after it.
  • the arrangement pitch of the connection pads of the chip 310, that is, the connection pitch of the FCC 320-326 is set to be about 50 zm to about 300 m in the densest part.
  • the FCCs 320 to 324 are localized on a part of the surface of the chip 310 and form a group. In these groups, signal connections and power-no-ground connections are alternately or alternately arranged.
  • the FCCs 325 and 326 are parallel to each other in the form of a checkered pattern in the vertical and horizontal directions of the surface, and the checkered patterns are arranged in approximately equal intervals. It is mainly responsible for connecting to power ground.
  • the terminals 330 are discretely arranged in a two-dimensional array on the surface of the LCSP 300 and are arranged at a uniform pitch of 0.3 to L.0 mm.
  • Wiring or VHZTH is interposed in the interconnection between the terminal 330 and the FCC 320 to 326, and there is no necessity in consideration of stress and moisture resistance.
  • the wiring and VHZTH are routed with a sufficient pitch to make the interconnection.
  • connection pads that is, the FCCs 320 to 324 can be taken out from desired locations on the chip 310.
  • the chip is an MPU
  • signals can be directly input and output from a bus cache interface unit, a load store unit, a memory management unit, an on-chip cache, and the like.
  • Bypass wiring from the circuit unit at the center of the chip to the peripheral connection pad is not required, and the chip cost can be reduced by reducing the number of wiring layers on the chip.
  • the signal propagation delay due to the bypass wiring on the chip can be reduced, for example, the access time to the external cache memory can be reduced.
  • Chip wiring is ⁇ 1 nscm, Since the board wiring is ⁇ 0.1 Ins Z cm, the effect of delay reduction in the cache access chip bus is extremely appreciated especially for chips operating at a clock frequency of several hundred MHz or more.
  • Part of FCC 325, 326 and FCC 322 to 324 are connected to the power Z ground plane of the board of LCSP 300 to provide uniform and sufficient power supply inside chip 310. Perform Low power impedance reduces fluctuations in power voltage due to simultaneous switching noise.
  • the plane to which the FCCs 320 to 324 are connected is divided for each circuit unit to prevent the propagation of power noise. Since a large number of FCCs 320 to 32 6 can be taken out of the plane, these and the terminals 330 are in many-to-one correspondence. The size of the terminal c 330 is larger than that of the FCCs 320 to 32 6 However, there is no problem if the number of the former is reduced from the latter.
  • the terminal 330 of the LCSP 300 converts the group of FCCs 320 to 324 localized according to the layout of the circuit unit into a predetermined standard arrangement pitch and distributes it. Having. This allows the FCCs 320 to 324 to be unevenly distributed and dense according to the specifications of the chip 310, and also reduces the load on the mounting design and equipment of the LCSP 300 on the PWB.
  • the LCSP according to the present invention has an effect of realizing not only performance as a package but also high performance and low cost of a chip.
  • SLP Second Level 1 Packaging
  • FIG. 7 is a vertical sectional structural view of the second level notching (SLP) of the fifth embodiment.
  • SLP second level notching
  • SLP 4 0 0 is La Mine - Bok - base de tip Sa I's 0 Kkeji (LCSP) 4 1 0 4 2 0, plastic ball grayed array cage (P 1 astic B all G rid A rray P ackage : PBGA) 4 3 0, Sui down small ⁇ ⁇ tri emissions 0 Kkeji (T hin S mall O ut - line P ackage: TS_ ⁇ P) 4 4 0, and a secondary circuit board 5 0 0.
  • LCSP La Mine - Bok - base de tip
  • Sui down small ⁇ ⁇ tri emissions 0 Kkeji (T hin S mall O ut - line P ackage: TS_ ⁇ P) 4 4 0, and a secondary circuit board 5 0 0.
  • LCSP 410 consists of a microprocessor (MPU). 0 Tsu Ke one di size is 2 0 mm angle, the height at the time of implementation is 1 mm.
  • the external terminals 411 consist of a solder ball grid array with a pitch of 0.6 mm and a matrix of 30 x 3900 pins.
  • An air-cooling fin 550 is attached to the back of the LCSP 410 with thermal grease.
  • the plurality of LCSPs 420 consist of an external cache (SRAM). It is arranged close to LCSP 410. The size is 16 x 8 mm 2 and the height is 0.5 mm.
  • the terminals consist of a land grid array (LGA) of 0.6 mm pitch, 23 ⁇ 10 ⁇ 230 pins gold-nickel pump.
  • LGA land grid array
  • a fin 550 common to the LCSP 410 is attached via a 0.5 mm thick aluminum nitride heat spreader 560.
  • the PBGA430 consists of a system control unit (SCU CMOS gate array). Controls data transfer between MP UCLCSP 410) and main storage (TS ⁇ P440). The size is 36 mm square and the height is 2 mm.
  • Terminal 431 is composed of a BGA of solder balls with a pitch of 1.27 mm and a matrix of 27 x 2727 pins. The chip is mounted face down on the PBGA430, and the air cooling In 570 is attached with thermal grease.
  • Multiple TSOP440s consist of main storage (MS, DRAM).
  • the size is 16 x 1 O mm 2 and the height is l mm.
  • the terminal 441 is composed of a lead frame having a pitch of 0.5 mm, 32 x 2 sides, and 64 pins. The chips are mounted in a lead-on-chip structure.
  • the terminals 4 1 1, 4 3 1, and 4 4 1 are connected to the secondary substrate 500 by cream solder printing and batch reflow.
  • the LGA of the LCSP 420 is connected to the secondary substrate 50 by the solder joint 4 21 that reflows the cream solder.
  • the secondary substrate 500 is a laminated substrate composed of an additionally-advanced portion 510 and a base portion 520.
  • the overall thickness is about 1.5 mm
  • the advanced part 510 is responsible for leading out the wiring from the LCSP 410, 420, PBG430, and TSOP440, and interconnecting these high-speed, multi-channel signals.
  • a total of seven layers are stacked on the base part 520, including two layers of power Z ground plane, four layers of inner layer signal wiring, and one layer of outer layer wiring.
  • Wiring is formed with a conductor thickness of 18 m, a line width of 50 zm, and a line pitch of 100 / m.
  • the dielectric layer is composed of an epoxy adhesive film having a dielectric constant of 3.7 and a thickness of 75 ⁇ m.
  • the diameter of the via hole (VH) that penetrates through the dielectric layer and connects the conductor layers is 100 m.
  • the base portion 520 carries signal wiring and power supply at a lower speed than the end portion 510.
  • the base part 520 is a general epoxy-glass cloth copper-clad laminated substrate. It consists of 6 conductor layers and 5 dielectric layers. The standard conductor thickness is 18 zm, the line width is 80 m, and the line pitch is 160 ⁇ m. The 100 mi 1 basic grid allows five channels between pins.
  • the dielectric layer It consists of an epoxy-glass cloth substrate with a dielectric constant of 4.8 and a thickness of 0.2 mm. A via / through hole (VH / TH) with a diameter of 0.3 mm can be formed.
  • a processor system board is assembled.
  • the LCSP 410 and 420 tests in order to obtain stable contact with the area array terminals consisting of fine solder balls and lands, inspections made of spring contacts and conductive elastomers were performed. Use a test socket or temporarily solder the terminals to the test board.
  • a substrate having a high heat resistance and a line width sufficiently smaller than the terminal pitch that is, a substrate obtained by cutting a part of the secondary substrate 200 is used as a substrate on which the socket is mounted or a temporary mounting substrate.
  • the provision of the secondary substrate 500 and the hair-dominated portion 5100 allows the MPU (LCP 410) and the cache (LCSP 420) to be provided.
  • SCU (PBGA 430), and MS (TS ⁇ 440) have the effect of increasing the density and speed of the interconnect connection.
  • the cost of the advanced substrate, which is additionally laminated can be suppressed more than the formation of a fine pattern on all the layers of the secondary substrate.
  • two-channel wiring can be drawn between the terminals of LCS ⁇ 410 and 420 by narrow-pitch wiring. Can be connected to the inner layer wiring. Therefore, sufficient wiring capacity sufficient for connection of the LCSPs 410 and 420 having many pins can be obtained.
  • LCSCS410 and 420 have short package internal wiring lengths, and they are located close to each other. Due to the sufficient wiring capacity of the secondary substrate 500, there is no need to perform extra bypass wiring. Advance part 5 1 0 Has a dielectric constant lower than that of the base portion 520. Therefore, no ,. The propagation delay between packages can be greatly reduced. In particular, the access time between the MPU (LCSP 410) and the cache (LCSP 420) and the latency between the MPU and the SCU (BGA430) can be reduced, improving the system performance of the processor. .
  • the thermal stress applied to the terminals 411 and the solder joints 421 can be reduced by appropriately setting the thermal expansion coefficients of the LCSPs 410 and 420. Even with a fine pitch of 0.6 mm, the reliability is sufficient. The reason for this is as already described in detail in the section of “Means for Solving the Invention”.
  • the ratio of the terminal diameter (diameter to 0.3 mm) to the flip-chip connection (FCC, diameter to 0.1 mm) of LCSP 410 or LCSP 420 is a to 3
  • the chip and secondary substrate ⁇ is the thermal expansion coefficient of 500.
  • the heat dissipation of the LCSP 410 and 420 can be efficiently performed by the fin 550 and the heat spreader 560.
  • the heat spreader 560 bridges the height difference between the LCSPs 410 and 420. Since the LCSPs 410 and 420 share the fin 550, there is no need to increase the mounting interval between the two.
  • the thickness of the thermal grease By adjusting the thickness of the thermal grease to about 0.1 mm, the thermal resistance from LCSP 410 to fin 550 is 0.2 ° C / W, and the thermal resistance from fin Resistance can be suppressed to 0.8 ° CZW.
  • the thermal resistance of the fin 550 can be easily reduced to 2 ° C / W or less by forced air cooling, the total heat value of the MPU (LCSP 410) and the cache (LCSP 420) is 30 to There is an effect that 40 W can be tolerated. Conversely, a rise in chip temperature can be suppressed, and malfunctions can be prevented.
  • the SLP 400 of the fifth embodiment takes advantage of the multi-pin, small, and high-speed features of the LCSPs 410 and 420 to achieve a high-density, high-speed, and high-reliability processor system board. Can be realized.
  • a laminated substrate, a thick-film ceramic substrate or a silicon substrate is used as a base portion. It is possible to use a substrate for laminating or thin film deposition on the additional lamination part using a deposition substrate. In some cases, no additional laminated part is provided. Select from these according to the required specifications.
  • alumina, aluminum nitride, mullite, glass-ceramic, or the like is used as a material of the ceramic substrate.
  • the former three conductors are made of tungsten-molybdenum, and the latter are made of copper, gold, or silver.
  • the dielectric constant is higher than that of the laminated substrate and is in the range of 5-10. Normally, layer thickness of 0.2 mm, line pitch of 0.4 mm, VH diameter of 0.2 mm, specially layer thickness of 0.1 mm, pitch of 0.2 mm, VH diameter of about 0.1 mm can be formed It is.
  • the thermal expansion coefficient (4-7 pp mZK) of the ceramic substrate is close to that of the chip (3 pp mZK), which is effective for miniaturization of LCSP terminals.
  • the cost is several times higher than that of the laminated substrate.
  • the advantages of a ceramic substrate as a secondary substrate include higher thermal conductivity, heat resistance, and mechanical strength than other substrates, Complete hermetic sealing can be achieved, and high resistance and high dielectric constant materials can be easily formed. By building a decoupling capacitor with a terminating resistor and a large capacity on the secondary board, it is possible to reduce noise in addition to the effects of the LCSP board.
  • Thin-film multilayer wiring is formed on the surface of a ceramic, silicon, or metal substrate. It does not exist alone.
  • the conductor is made of copper, gold, aluminum, and the dielectric is made of polyimide, silicon oxide, or the like.
  • Thin-film wiring (evaporation, sputtering and etching) can be miniaturized the most compared to laminated substrates (plating and drilling) and ceramic substrates (printing and punching). It is difficult to form more than 10 layers.
  • a line width or VH diameter of 10 to 25 ⁇ and a pitch of 50 to 100 / m can be formed.
  • the difference between thin film wiring and the advanced type laminated substrate used for the above-mentioned LCSP substrate and secondary substrate is gradually disappearing. This is due to the development of laminating technology using adhesive film, photosensitive resin build-up, or transfer, and micro-hole processing technology using photovia holes and lasers.
  • the advanced laminate substrate can be processed in a large area at a time without performing vacuum processing such as thin film wiring, so that the cost can be reduced to a fraction.
  • it since it can be manufactured using the same equipment as the LCSP substrate, no extra capital investment is required compared to thin-film wiring and ceramic substrates.
  • the processor system board is taken as a typical example of the SLP.
  • other information devices and consumer devices can be configured.
  • LCSP can be applied to mobile phones, camera-integrated video tape recorders, televisions, etc. by taking advantage of its thinness and compactness.
  • the secondary substrate is required to be thin and lightweight, and for example, a flexible substrate, a glass substrate, or the like may be used in addition to the printed wiring substrate.
  • a multi-chip module can be configured as an SLP instead of mounting LCSP on the board.
  • FIG. 8 is a longitudinal sectional structural view of the SLP of the sixth embodiment of the present invention.
  • a typical configuration of a processor module is shown as an example of a case where a multi-chip module is configured by LCSP and other packages.
  • SLP 600 is LCSP 610, three fin-on-one-chip stacks, 0 package (Film ⁇ On-Chip S tack P ackae: FOCS) 620, module board (Secondary wiring board) A multi-chip module (Multichip Module: MCM) consisting of 630 and heat radiation fins, mounted on a board (tertiary wiring board) 700. Of the three F0CS620, two are hidden and invisible.
  • LCSP 610 is a microprocessor chip (MPU) 611, package substrate 612, underfill 613, direct through hole (DTH) 614, package terminal 615, encapsulation G consists of 6 16.
  • MPU microprocessor chip
  • DTH direct through hole
  • encapsulation G consists of 6 16.
  • the chip 6 11 is flip-chip die-attached (FCDA) to the substrate 6 12 by the underfill 6 13 and the substrate 6 1 by the DTH 6 14.
  • FCDA flip-chip die-attached
  • the encapsulation lamp 6 16 is connected to the surface of the chip 6 11 and the substrate 6 12 except for the terminals 6 15 and the back of the chip 6 11. And the side is sealed.
  • the chip 6 11 is composed of a large-scale silicon integrated circuit and has a size of 17.7 ⁇ 18.2 ⁇ 0.3 mm 3 .
  • Substrate 6 1 2 is made of copper cluster head la Mine preparative multilayer wiring board maleimidyl de resin (dielectric constant 3.8), the size is 1 8 5 X 1 8. 5 X 0. 2 mm 3.
  • the wiring through holes (VH / TH) are not shown for simplicity.
  • the underfill 6 13 is an adhesive film made of the same material as the substrate 6 12, and seals the chip 6 11.
  • the DTH 6 14 is made of copper plating and passes through the underfill 6 13 directly from the connection pad of the chip 6 11 to reach the wiring layer of the substrate 6 12.
  • Terminals 6 15 are made of tin-Z antimony solder (solid-state melting point: 2 32 ° C), pitch: 0.6 mm, matrix: 29 x 29, ball grid with 841 pins in total Array (BGA).
  • the encapsulant 616 is made of an epoxy mold resin. C ° Kkeji size is including the terminal 6 1 5 1 9 X 1 9 X 1 mm 3.
  • the FOCS 620 has four SRAM chips for external cache 6 2 1 4 cage boards 6 2 2 DTH 6 2 3, base board 6 2 4, interfill 6 2 5, through hole (TH) 6 2 6 0 Tsu Ke temporary terminal 6 2 7, consisting of Enkabusura down door 6 2 8.
  • the chip 621 is flip-chip die-attached (FCDA) to the package substrate 622.
  • And DTH 62 3 are connected to the wiring layer of the substrate 62.
  • Substrate 6 2 2 with 4 sets of chips 6 2 1 and base substrate 6 2 4 are stacked by interface 6 25, connected together by TH 6 26 and interconnected to terminal 6 2 7 Have been.
  • the encapsulant 628 seals the surfaces and side surfaces of the substrates 622 and 624, except for the terminal 627. Since there are three F 0 CS 6 20, a total of 12 chips 6 2 1 are used.
  • the chip 62 1 is composed of a silicon large-scale integrated circuit and has a size of 7.2 ⁇ 14.1 ⁇ 0.1 mm 3 . It is polished thinly from the back.
  • Board 6 2 2 consists multilayer wiring board Porii Mi de adhesive off I Lum (dielectric constant 3.3), the size is 1 7 x 1 7 x 0. 0 5 mm 3. It also serves as an underfill, and seals the surface of chip 621. Wiring and via // through hole (VHZTH) are not shown for simplicity.
  • the DTH 623 is made of copper, and penetrates the substrate 622 directly from the connection pad of the chip 621 to reach the wiring layer.
  • the base substrate 62 4 is made of the same polyimide multilayer wiring substrate as the substrate 62 2, and has a size of 17 ⁇ 17 ⁇ 0.1 mm 3 .
  • the inner fill 625 is a film made of the same adhesive material as the substrate 622, and fills the space between the four substrates 622 and 624 with each other.
  • TH 6 26 is made of copper plating and penetrates through four substrates 62 2 and 62 4 and is connected to each other.
  • Terminals 627 are made of the same tin-antimony solder as LCSP 610, and are BGA with a pitch of 0.6 mm and a matrix of 27 x 27, for a total of 72 pins.
  • the encapsulant 628 is made of an epoxy mold resin.
  • Kkeji size is including the terminal 6 2 7 1 8 x 1 8 x 1. 3 mm 3.
  • the name “film-on-one-chip stack package” is derived from the fact that a film substrate 62 2 is connected to a chip 62 1 and these are stacked.
  • the module substrate 630 is a copper clad laminate multilayer wiring substrate (dielectric constant: 3.7) made of male midostyryl resin. It is composed of an additional layer of an advanced layer 631 and a base layer 632. Size is 5 3 x 5 3 x 1. 8 mm 3.
  • the advance layer 631 consisting of a total of 11 layers including the signal layer 6 and the feed layer, etc., is mainly responsible for the interconnection between the LCSP 610 and the FOCS 620.
  • Base layer 6 3 2 consists of a total of 10 layers including 4 signal layers, power supply layer, copper core, etc., mainly for power supply and connection from package terminals 6 15 and 6 27 to module terminal 6 3 3 Is responsible for.
  • the terminals 633 on the bottom of the substrate 630 are made of lead-tin eutectic solder (melting point: 183 ° C), pitch: 1.27 mm, matrix: 34 x 34, total 1 1 It is a BGA with 56 pins.
  • the heat dissipating fins 64 are made of aluminum, and are attached to the rear surface of the chip 611 of the LCSP 610 and the upper surface of the FOCS 620 by thermal conduction grease.
  • the fin 640 is provided with a convex portion on the LCSP610 side in order to lower the thermal resistance in consideration of the difference in height between the LCSP610 and the FOCS620. Fin 640 is screwed to module substrate 630 by a rubber frame having a width of 4 mm.
  • Board 700 is a copper clad laminate multi-layer wiring board (dielectric constant: 4.8) made of epoxy resin, and is composed of 22 layers in total. Its size is 2 5 x 3 0 x 0. 2 7 cm 3, from outside Mojiyu Lumpur terminals 6 3 3, such as other modules and main scan preparative Les temporary, further board 7 0 0 external such as It is responsible for interconnection and power supply.
  • the MPU (LCP 6 10) and the cache (F 0 CS 6 20) are used.
  • High-performance processor module consisting of As a secondary board, the module board 630 has sufficient wiring capacity for interconnecting packages with a very large number of terminals. Separating the packaging level into secondary and tertiary as in the sixth embodiment and dividing it into a module substrate (secondary) and a board (tertiary) makes the whole board a high-density and multilayer structure as a secondary substrate. Yield can be improved and costs can be reduced compared to the case where The pitch of the module terminals 633 is the same as that of the conventional standard BGA package. A printed wiring board having general specifications can be used. In addition, the division into a module board and a board enables inspection and repair for each module, improving reliability and workability.
  • An LCSP 610 according to the present invention is mounted on this module substrate 630, and a FOCS 620 in which four chips 621 are three-dimensionally stacked by applying the DTH connection of the present invention is further mounted.
  • Mount As a result, the mounting area of the entire module can be reduced, and the propagation delay between the MPULCSP (610) and the cache (FOCS620) can be reduced.
  • the area can be reduced by about 70% and the delay can be reduced by about 50% compared to the case where 12 memory packages are arranged in a plane.
  • the area can be reduced by about 30% and the delay can be reduced by about 20%.
  • the wiring of the module board is compared to the case where wiring is performed individually to each memory package in a planar arrangement. The number can be reduced.
  • Package board 6 1 2 6 2 2, Base board 6 24, Module board 6 3 0, and Board 7 0 0 have DTH by underfill 6 13 and inner fill 6 25 Considering the life extension effect of 6 14, DTH 6 23, and TH 6 26, materials with a specific range of thermal expansion coefficient are selected. As a result, it is possible to sufficiently secure the reliability of the DTH 614, the package terminal 615, the DTH 623, the package terminal 627, and the module terminal 633 against thermal fatigue. Also, use the substrates 6 1, 6 2 4, 6 3 0, 7 0 0 having a predetermined glass transition temperature corresponding to the soldering temperature hierarchy of the terminals 6 15, 6 2 7 6 3 3. Thereby, these heat resistances can be improved.
  • Chip 6 11 has a heating value of about 20 to 30 W and four chips 6 21 have a heating value of 10 to 20 W, but it is cooled by forced air cooling even if it is not expensive water cooling it can.
  • As the air cooling method providing a duct above the fins 64 can reduce the thermal resistance to about 1 ⁇ ZW, rather than using fins having an area larger than the module substrate 640. Moreover, since the area for mounting the module on the board 700 can be reduced, there is an effect that the propagation delay to other modules and the like can be shortened.
  • the distance between the LCSP 610 and FOCS 620 and the fin 64 is properly maintained by the elasticity of the rubber frame 641 and the viscosity of the thermal conductive grease, and there is little variation in thermal resistance. . Furthermore, the stress due to the difference in thermal expansion between the fin 640 and the module board 630 is not applied to the LCSP 610 or FOCS 620, which adversely affects the package terminals 615 and 627 None.
  • the SLP 600 of the sixth embodiment has the effect of achieving high performance, high reliability, and low cost as a multi-chip processor module.
  • a thick film multilayer ceramic substrate or a thin film multilayer substrate can be applied as a module substrate, and a pin grid array, a column grid array, or the like can be employed as module terminals.
  • the size of LCSP, the number of terminals, the size of the substrate, the layer configuration, and the like should be arbitrarily designed according to the application destination and target of the present invention.
  • the present invention has been described through the first to sixth embodiments.
  • the present invention realizes not only the multi-pin, small-sized, high-speed, high-reliability, and low-cost LSPs but also the high-performance, high-reliability, and low-cost SLPs. It offers a huge contribution to the packaging technology and a wide range of applications.

Description

明 細 書
チップサイズパッケージとその製造方法及びセカン ドレヴヱルパッケ 一ジング
技術分野
本発明は集積回路チップと同等サイズの小型パッケージに係り、 特に 高密度且つ高信頼， な接続と低コス ト生産に好適なチップ サイズ パ ッケージング技術に関する。 背景技術
従来のチップ サイズ パッケージ （ C h i p S i z e P a c k a g e : 略称 C S P ) は、 例えば日経エレク トロニクス、 1 9 9 5年 1 月 1 6 日号、 第 6 2 6号、 第 7 9頁から第 8 6頁、 または日経マイクロ デバイス、 1 9 9 4年 5月号、 第 9 8頁から第 1 0 2頁に記載のように、 大別して四種類のものが知られている。
第 1番目の C S Pは、 L S I チップと外部端子間のイ ンタポーザとし てセラ ミ ック配線基板 （ C e r a m i c s ) を用いており、 C C S Pと して分類される。
図 9 ( A ) に示すよう に、 C C S P 9 1 0では、 チップ 9 1 1をバン プ 9 1 3によりセラミ ック基板 9 1 2にフ リ ップ チップ接続する。 ノく ンプ 9 1 3は金めつき、 または金ボール ボンディ ングと導電性ペース 卜から成る。 チップ 9 1 1 とセラ ミ ック基板 9 1 2の透き間は樹脂 9 1 7により封止する。 セラ ミ ック基板 9 1 2は単層から数層の構成であり、 下面に外部端子としてラ ン ド 9 1 5を備える。 バンプ 9 1 3側のパッ ド 9 1 4 とラン ド 9 1 5は、 セラ ミ ツク基板 9 1 2を上下に貫通するヴァ ィァ ホール （V i a H o 】 e : V H) 9 1 6により接続する。 ラン ド 9 1 5のエリア アレイ ピッチは 1. 0 m mである。
第 2番目の C S Pは、 イ ンタポ一ザとして T A B (T a p e A u t o m a t e d B o n d i n g ) や T C P (T a p e C a r r i e r P a c k a g e ) と同様のフレキシブル配線基板を用いており、 T C S Pとして分類される。
図 9 ( B ) に示すよう に、 T C S P 9 2 0では、 チップ 9 2 1の表面 にフレキシブル配線基板すなわちテープ 9 2 3を弾性接着剤 9 2 8 (厚 さ 5 0 1 0 0 m) により貼り付け、 封止する。 チップ 9 2 1四辺の 周辺パッ ド 9 2 2にテープ 9 2 3のリー ド 9 2 5を T A Bにより接続す る。 テープ 9 2 3は銅配線層 9 2 4 とポリイ ミ ド フィルムの誘電層 9 2 3から成る 2層構造である。 リー ド 9 2 5は金めつき、 または銅配線 自体から成る。 外部端子のバンプ 9 2 7はテープ 9 2 3の VH 9 2 6に 形成され、 金/ニッケルめっきまたは半田から成る。 バンプ 9 2 7のァ レイ ピッチは 0. 5 m mまたは 1. 0 m mである。 なお、 オプショ ンの 保護枠 9 2 9は樹脂 9 3 0により取り付ける。
第 3番目の C S Pは、 イ ンタ一ポーザを用いない代わりに L S Iチッ プ上に金属配線 （M e t a 1 s ) を形成しており、 MC S Pとして分類 される。
図 1 0 ( A ) に示すよう に、 M C S P 9 4 0では、 ウエノ、 プロセス によりチップ 9 4 1の 0ッ ド 9 4 2 と 0ッシべ一シヨ ン 9 4 3の上に二 ッゲル金属配線 9 4 4を形成し、 さらにポリイ ミ ド フィルム 9 4 5を コ一ティ ングする。 外部端子の形成は、 先ず配線 9 4 4上に半田 9 4 6 を蒸着し、 銅イ ンナ一 くンプ 9 4 7を転写し、 チップ 9 4 1の表面に 封止樹脂 9 4 9をモールドし、 最後にイ ンナー バンプ 9 4 7に外部端 子の半田バンプ 9 4 8を供給する。 くンプ 9 4 8のアレイ ピッチは 0. 8 mmまたは 1. O mmである。
第 4番目の C S Pは、 インタポーザとして L〇 C ( L e a d - o n - c h i p ) 構造のリー ド フ レームを用いており、 L O C— C S Pとし て分類される。 端子数の少ないメモリに特化したパッケージである。
図 1 0 (B ) に示すように、 L O C— C S P 9 5 0ではチップ 9 5 1 の上に保護フイルム 9 5 2を介してリー ド フレーム 9 5 3を接着する, チップ 9 5 1の中央のパッ ドとリー ド 9 5 3はワイヤ 9 5 4によりボン ディ ングする。 チップ 9 5 1の表面とリー ド 9 5 3の一部は樹脂 9 5 5 により封止する。二辺に配列される リー ド 9 5 3のピッチは 1. 0 m mで ある。 発明の開示
ハイエン ド プロセッザから民生用機器まで半導体装置の高性能化に 伴って、 L S Iパッケージの多ピン化と小型化の両立が強く求められて いる。 多ピン化はデータ転送能力の向上、 小型化はディ レイの短縮、 装 置の軽量化に寄与する。
従来主流であつた Q F P (Q u a d F l a t P a c k a g e ) に 代わり、 現在は B G A ( B a l l G r i d A r r a y ) パッケージ が脚光を浴びている。 パッケージの周辺からリー ド端子を取り出す Q F Pに比べて、 底面全体に二次元アレイ状に半田ボール端子を配置する B G Aは高密度接続にとって有利である。 B G Aのピッチは 1. 0、 1. 2 7、 または 1. 5 mmである。 多ピン対応の 0. 3 mmピッチ Q F Pより 半田付けの歩留まりが高い。 ケージのサイズは 3〜 4 c m角、 端子 数は 6 0 0〜 7 0 0 ピンが実用的な限界と目されている。
上記従来技術の三種類の C C S P、 T C S P、 MC S Pは B G Aと同 様にエリア アレイ端子を備えており、 B G A (M i c r o B G A) とも呼ばれる。 C S Pは B G Aより端子ピッチをさ らに 0. 5〜 1. 0 m mへ狭めるこ とにより、 究極のチップ サイズにまで多ピン パッケ一 ジの小型化を図る。 次世代の L S Iパッケージとして実用化に向け盛ん に開発されており、 現時点で 1〜 2 c m角のサイズで 1 0 0〜 3 5 0ピ ンの C S Pが報告されている。 今後の重要課題は、 さらに多ピン、 狭ピ ツチ化した際の接続信頼性の確保、 高速化への対応、 そして低コス ト化 である。
C C S Pでは、 金バンプによりフ リ ップ チップ接続を行なっている c バンプの形成方法によるが、 接続ピッチ約 1 0 0 m、 面積当たりの接 続密度 1 0 0 0 0パッ ドノ c m 2が可能である。 シリ コン チップ （約 3 p p m/K) とセラ ミ ツク基板 （4〜7 p p m/K) の熱膨張係数差 に起因する熱応力は、 チップ一基板間の封止樹脂により緩和される。 C C S Pの外部端子数はバンプによっては制限されない。
ラン ド端子は、 例えばク リーム半田のスク リーン印刷と一括リ フロー によりプリ ン ト配線基板 （ P r i n t e d W i r i n g B o a r d ： P WB ) に接続される。 PWB ( l S l S p p mZK) と剛性の 高いセラ ミ ツク基板の熱膨張差を考慮すると、 半田ジョイ ン 卜の信頼性 を確保するためにはラ ン ドのピッチとして約 1 mm必要である。 これ以 下のピッチではセラ ミ ック基板と PWBの間に樹脂を充填し、 半田ジョ イ ン トを補強する手間が生じる。 端子密度は約 1 0 0ピンノ c m 2以下 となり、 例えば 2 c m角のパッケージ サイズでは最大 4 0 0ピンが上 限である （実用的なチップ サイズは一般的に 2 c m以下である） 。 外部端子としてラ ン ドの部分に半田バンプを後付けすれば、 その高さ による応力分散効果が期待できる。 しかし、 接続歩留まり向上のため半 田バンプの高さを揃える必要があり、 コス ト高になる。 セラ ミ ック基板 が一般的にコス 卜がかかるこ とを考え合わせると、 低コス ト化にとって 不利である。
セラ ミ ック基板は、半田ジョイ ン 卜の低応力化のため 0. 4 mm程度ま で薄くなる。セラ ミ ック 1層当たりの標準的な厚さは 0. 2 mm以上であ るから、層数は 2層となる。標準的なライ ン ピッチは 0. 4 mm以上で ある。 2層基板から取り出せる最大端子数は、 2 c m角を仮定すると 3 0 0 ピン強となる。 コス ト増加を招く力く、 カスタム基板を用いてライ ン ピッチを 0. 2 mmにするか、層数を 4層にすれば、最大端子数を倍増で きる。 しかし、 上記ラ ン ド ピッチの制限により実際の端子数は増やせ ない。 多層化は、 端子数の増加より も、 高速化への対策、 例えば電源 Z グラン ドの強化、終端抵抗ゃデカップリ ング キャパシタ（バイパス コ ンデンサ） の形成に費やされる。
セラ ミ ックの誘電率は、 アルミナやガラス セラ ミ ツク等の材料によ つて 5〜 1 0の範囲にある。 T A Bテープや P WBに用いられる有機材 料に比べて高い。 低誘電率セラ ミ ック材料はコス 卜がかかる。 導体金属 には銅より抵抗率が高いタ ングステンやモリブデンが多用される。
T C S Pでは、 テープ リー ドをチップの周辺に T A B接続する。 T A Bピツチは通常約 1 0 0 mまで可能であり、 2 c m角の四辺から 8 0 0パッ ド取り出せる。 但し、 ファイ ン ピッチではギャ ング ボンデ イ ングを行なえず、 シングル ポイ ン ト ボンディ ングになる上、 ボン ダー設備が高価である。 パッ ド数が増えると、 製造スループッ 卜が低下 する。
外部端子のバンプは、 C C S Pと同様の半田スク リーン印刷か、 また は半田バンプ 体により PWBに接続される。 チップ一 PWB間の熱膨 張差は、 チップ—テープ間の弾性接着剤で吸収される。 半田付けの歩留 ま り も考慮に入れて、バンプの狭ピッチ化は 0. 3 mm程度まで、端子密 度は約 1 0 0 0 ピンノ c m 2までが可能である。 弾性接着剤は応力緩和の他、 検査性を向上する。 接着剤の弾性とテ一 プのフレキシビリティ により、 バンプが高さ方向に伸縮できる。 このコ ンプライアンスが検査ソケッ 卜との接触抵抗のばらつきを抑える。 テー プと弾性接着剤はチップを封止する役目も果たす。 C C S Pのセラ ミ ツ ク基板に比べて吸水性が有るものの、 実用的な耐湿性は確保される。
T A Bテープは、 通常、 配線層 誘電層から成る 2層型、 配線層 /接 着層 Z誘電層から成る 3層型、 配線層 Z接着層 誘電層 Zグラン ド層か ら成る 2メタル層型がある。 2 c m角サイズでバンプ用の V Hの間をぬ つて配線層 1層から 0. 1 mmライ ン ピッチで引き出せる端子数は約 5 0 0 ピン、 0. 0 5 mmなら約 9 0 0 ピンである。 但し、 T C S Pの端 子数は、 上記 T A Bピッチによっても制限されるから高々 8 0 0 ピンと なる。
テープ材のポリイ ミ ドの誘電率は約 3であり、 C C S Pより低い。 配 線材は低抵抗の銅である。 上記 2メタル層型であれば、 特性イ ンピーダ ンスを整合できる。 しかし、 パッケージ内部の配線長は、 フリ ップ チ ップ接続する C C S P (チップ中央のパッ ドから下方にバンプと V Hを 経てラン ド端子に達する） に比べて、 T A B接続する T C S P (チップ 外周のパッ ドから横方向にテープ配線を経てバンプ端子に達する） の方 がかなり長くなる。 2 c m角での伝播ディ レイを誘電率と配線長から単 純に試算すると、 T C S Pは C C S Pの数倍遅い。 配線長と共にイ ング クタンスも大き くなり、 高周波ノイズに弱い。 テープへの終端抵抗ゃキ ャパシ夕の作り込みが難しく 、 低ノイズ化のフィージビリティの点で T C S Pは C C S Pに劣る。
M C S Pでは、 チップのパッ ドカ、らィ ンナ一 バンプまでの金属配線、 ポリイ ミ ド被覆、 半田蒸着までをウェハ プロセスで行ない、 イ ンナー バンプ転写、 モール ド、 半田バンプ付けのプロセスを経る。 蒸着 フォ ト リ ソグラフィ プロセスは、 C C S Pと T C S Pに比べてチップ コ ス トをかなり押し上げる。 ノぐ ッ ドゃ配線パターンはフォ ト リ ソグラフィ により微細化することが可能であるが、 端子サイズはインナー バンプ 転写、 半田バンプ付けの機械的作業のために 0. 3 ~ 0. 4 mm前後が下 限である。
バンプを PWBに接続する場合、 チップ— PWB間の大きな熱膨張差 が問題となる。 バンプがリ ジッ ドにチップに固定されるから、 応力がバ ンプに集中する。 T C S Pのような応力緩和は行なわれない。 特に大型 チップでは、 M C S Pのバンプ ピッチは 1 m m以上必要である （ C C S Pのセラ ミ ック基板一 PWB間を接続するラン ド ピッチが 1. 0 m mであるから、 これより大き く設定する方が信頼性から見て安全であ る） 。 端子密度は 1 0 0 ピン Z c m 2を切り、 2 c m角から数 1 0 0 ピ ンが限界である。 PWB実装では、 MC S Pは C C S Pや T C S Pに対 して劣位にある。
狭ピッチ化するためには、 MC S Pの実装先をチップに熱膨張係数が 近いセラ ミ ック基板に限るか、 または MC S Pと PWBの間に樹脂を充 填してバンプを補強する。 前者の方法では約 1ノ 4、 後者の方法で約 1 ノ 2 ~ 1 3にピッチを狭めることが可能になる。 但し、 実際の端子ピ ツチは、 上記端子サイズにより制限を受け、 せいぜい 0. 6〜 0. 8 mm である。 すなわち、 実装条件の制約付きならば、 2 c m角サイズから約 8 0 0 ピンを取り出せる。
ノ、° ッケージ内部の配線長は、 ハ0 ッ ドとバンプの配置にもよるが、 M C S Pが最も短くなる可能性がある。 伝播ディ レイは C C S Pのさらに数 分の一に短縮される。 インナー バンプとバンプの抵抗は無視できる。 但し、 電源/グラン ド層の増設、 終端抵抗とキャパシ夕の形成には過大 なウェハ製作コス 卜がかかる。 L 0 C _ C S Pでは、 ノ、。ッ ドからリ ー ド フレームへワイヤ ボンデ イ ング （W i r e B o n d i n g : WB) を行なう。 WBのピッチは 最小約 1 0 0； mが可能であるものの、 外部端子のピッチと数はワイヤ に依存せず、 リー ドによって決まる。
リー ド端子はチップ上から二辺方向に取り出され、 PWBへ半田接続 される。 チップに接着されるため、 材料には熱膨張係数を低く抑えた F e /N i / C 0合金（ δ ρ ρπιΖΚ)や F e ZN i合金（ 8 p p mZK) が用いられる。 チップ一 PWB間の熱膨張差はリー ドと封止樹脂により 分散される。 リー ド長は数 mmあり、 半田ジョイン トの長さも l mm以 上あるので、リ― ド ピッチを 1. O mmとしても MC S Pのバンプのよ うな応力集中による破断は生じない。 端子密度はパッケージの長手方向 に 2 0ピン Zc m (二辺分） となる。 2 c m長なら 4 0ピンである。
L 0 C - C S Pの端子数は、 他の C C S P、 T C S Pに比べて 1 Z 1 0以下であり、 非常に少ない。 内部配線長はワイヤとリー ドの長さを合 計すると 4〜 5 mmあり、 C C S Pや MC S Pより長い。 封止樹脂の誘 電率は C C S Pのセラ ミ ック基板より小さいが、 伝播ディ レイは C C S Pを上回る。 L 0 C— C S Pの適用先は、 多ピン化より小型化が最も重 要なメモリ チップに限られる。
上記従来技術の C C S P、 T C S P, MC S P. L O C— C S Pに関 する我々の考察結果を表 1にまとめた。 四種類の C S Pの一長一短を全 体的に眺めることができる。 ί 1
項 目 CCSP TCSP MCSP LOC-CSP LCSP目標 チップ接铳 構成 バンプ (7 7·チプ; Γ) TABテ一ブ メタル形成 ワイヤ フ' 'チッフ' 形態 エリア 四辺 エリア 中央列 エリア ピッチ 100 m 100 /tim <I00 im 100 im 100 300μηι 密度 漏 0パッド /cm2 100パッド /cm > 。パッド /cm2 100パッド /cm 1000パッドた m2 配線基板 構成 W^Mo/セラミック Cuポリイミド Niポリイミド,樹脂 合金/樹脂 Cuラミネート 誘電率 5 10 2.5~3.5 3 4 ~4 3 4 層数 1 2層 1眉 1層 ― '― 卜 2層 ピッチ 0.2~0.4mm 0.05mm 0.02mm 0.1 0.2mm 外部端子 構成 ランド パンブ ノ ンブ リード リード ビヅチ 1.0mm 0.3 (0.8 l.0mm l.Onun く 0.7mm 密度 100ビン/ cm2 1000ビン/ cm2 100〜ひ 50)ビン/ cm2 20ビン/ cm >200ビン/ cm2 端子数 (2cm角） 400ビン 800ピン 00 800)ビン 40ビン >800ビン 信号伝送 遅延 (2cm角） 1倍 2~3倍 1/2 1/3倍 卜 2倍 <1倍
R.C搭載 可 難 不可 不可 可 封止 耐湿性 優 良 良 良 良 検査性 コン 7·ライ 7ンス 無 良 無 無 可 コスト チップ 高
基板 髙
上述した内容と合わせて各 C S Pの長所を表 1から拾いあげてゆく と 下記に示すような、 将来に向けた課題と進むべき方向が浮かび上がって く る。
狙 い 課 題 方 向
1.チップ接続数向上（ 1 )エリア アレイ化 フリ ップ チップ接続
(2 )低熱応力化 樹脂補強
2.外部端子数向上 （ 1 )エリア アレイ化 バンプ、 ラン ド等
( 2 )配線能力向上 多層配線基板
狭ピッチ配線、 VH/ T H
(3 )低熱応力化 応力緩和構造（弾性材料） 熱膨張係数整合
3.ディ レイ短縮 （ 1 )内部配線長短縮 フリ ップ チップ接続 小径 V H_/T H
(2 )低誘電率化 有機材料配線基板
(3 )低抵抗化 銅配線
4.低ノィズ化対応 （ 1 )反射低減 終端抵抗
特性ィンピーダンス整合
( 2 )電源揺れ低減 非結合キャパシタ
5.封止、 耐環境 ( 1 )耐湿性向上 低吸水率樹脂
浸入防止構造
6.検査性向上 ( 1 )均等接触 追従構造 （弾性材料）
(2 )端子等高化 めっき、 ボール付け等 低コス ト化 ( 1 )チップ一括接続 フリ ップ チップ接続
( 2 )端子一括形成 めっき、 蒸着法等
(3 )PWB—括接続 半田一括リフロー (4 )非セラ ミ ック基板 · 有機材料配線基板
(5 )非蒸着配線 · ィ ンタポーザ配線基板 上記の課題と方向を踏まえて、 本発明の当面の目標は、 表 1の最右欄 に示したよう に、 フ リ ップ チップ接続、 接続ピッチ 1 0 0 ~ 3 0 0 μ m (エリア アレイ接続により、 ピッチを極端に狭めずとも十分な接続 密度が得られる） 、 エリア アレイ外部端子、 端子ピッチ 0. 7 mm以下、 端子密度 2 0 0 ピン/ c m 2以上、 2 c m角サイズの端子数 8 0 0 ピン 以上、 伝播ディ レイ 1以下 （ C C S P甚準） とする。 熱応力に対する信 頼性と耐湿性は当然確保する必要がある。 加えて、 電源 グラン ドの強 化、 抵抗ノキャパシタの形成、 コンプライアンスの付与等が可能である こ とが望ま しい。
これらを勘案すると、 イ ンタポーザに用いる配線基板は、 信号配線層 数 1〜 2、 誘電率 3〜 4、 ライ ン ピッチ 0. l ~ 0. 2 mm、 V H/T H直径 0. 1〜 0. 3 mm、 P W Bの熱膨張係数以下という仕様を満たす 必要がある。 C C S Pに用いたセラ ミ ック基板と T C S Pに用いたテ一 プ （フレキシブル基板） を除く と、 配線基板としては有機ラ ミネー ト基 板 （ PWB ) 、 有機デポジッ ト基板、 無機デポジッ ト基板等が知られて いる。 このう ち前二者は有機材料から成り、 材料設計や製造プロセスの 選択肢が広い。 但し、 有機デポジッ 卜基板は堆積先となるベースを必要 とする。 したがって、 比較的低コス トで目標に到達する可能性を有する のはラ ミネー ト基板である。 ここで言う ラ ミネ一 ト基板には、 有機デポ ジッ ト基板のベースとして用いる場合や、 フィルム積層型ゃビル ドアツ プ型等のア ドヴア ンス ト型も含める。
ここで、 我々は、 イ ンタポーザとしてラ ミネー ト ベースの配線基板 ( L a m i n a t e - b a s e d S u b s t r a t e s ) を用いる C S Pを新規に L C S Pとして提案する。 これは上記従来技術にないコン セプトである。 但し、 ただ単純に標準的なラ ミネー ト基板を適用しただ けの L C S Pでは、 幾つかの重大な欠陥を生じる。
図 1 1 に何らの工夫もしない従来の L C S Pの一例を示す。 L C S P 9 7 0では、 チップ 9 7 1をバンプ 9 7 4によりラ ミネー ト基板 9 7 2 にフ リ ップ チップ接続する （ここではフ リ ップ チップ接続手段とし てバンプを用いたが、 これに限るものではない。 他の手段は本発明とし て後述する） 。 チップ 9 7 1 とラ ミネー ト基板 9 7 2の透き間は樹脂 9
8 0により封止する。 この図では、 ラ ミネ一 ト基板 9 7 2が内部信号配 線層 2層の構成であり、 下面に外部端子としてバンプ 9 8 1を備える。 チップ 9 7 1のパッ ド 9 7 3は、 バンプ 9 7 4 と、 基板 9 7 2の 0ッ ド
9 7 5 とを経て、 さらに基板 9 7 2の配線 9 7 6、 各層を貫通するヴァ ィァ ホール （V a H o l e : VH) 9 7 8 または全層を上下に 貫通するスルー ホール （T h r o u g h H o i e ： T H ) 9 7 9を 介して、 パッ ド 9 7 7のバンプ 9 8 1に接続される。
標準的な銅クラッ ド ラ ミネー ト基板 9 7 2の熱膨張係数は、 L C S P 9 7 0を実装する PWBの熱膨張係数に等しい。 このため、 バンプ 9 8 1に加わる応力は減殺される。 しかし、 チップ 9 7 1 と基板 9 7 2間 の熱膨張係数の差が開く。 微細なバンプ 9 7 4のみに熱応力が偏ること になり、 L C S P 9 7 0全体の信頼性のバランスを欠く。 このような応 力集中は、 樹脂 9 8 0 と基板 9 7 2間やバンプ 9 7 4 とパッ ド 9 7 3間 等の接合界面に歪みを生じさせる。 これは接続不良の引き金となる上、 水分の浸入経路となり易い。
基板 9 7 2では、 通常、 配線 9 7 6のピッチが 0 · 1 5 0. 2 5 mm ドリル加工による V H 9 7 8や T H 9 7 9の直径が 0. 3 mm以上ある。 T H 9 7 9は中空である。 V H/T H 9 7 8 9 7 9は、 フ リ ップ チ ップ 'ンプ 9 7 4 (直径〜 5 0 ^ m) に直接接続できず、 0. 7 mmピ ッチ以下で並んだ端子バンプ 9 8 1 (直径 0 . 3 〜 0 . 4 m m ) の間にし か配置できないため、 チップ接続ェリァと外部端子ェリァは大きい制約 を受ける。 内層配線層のキャパシティは 8 0 0 ピン以上の目標端子数に 対して十分であっても、 実際取り出せる端子数はかなり少なくなる。
この制約を緩和するため、 仮に V H 9 7 8や T H 9 7 9を小径にする と、 穴の内部ヘアスぺク ト比が小さいサブトラクティブめつきを行なう ために基板 9 7 2がかなり薄くなる。 バンプ 9 7 4 と T H 9 7 9 とバン プ 9 8 1を直列に接続すると、 応力が直列部分全体に伝わり、 バンプ 9 7 4 とパッ ド 9 7 3間や T H 9 7 9 と基板 9 7 2間にクラックや剥がれ が誘起される恐れがある。 また、 中空の T H 9 7 9や、 基板 9 7 2の側 面に露出した配線 9 7 6の界面からは水分が浸入し易い。 耐湿性が劣化 する。 仮に穴の内部を何らかの方法で埋めたとしても、 薄い基板 9 7 2 の中を T H 9 7 9の導体の界面が外気からチップ 9 7 1の近傍まで直線 的に伸びており、 まだ信頼性に不安がある。 同種の問題は、 基板 9 7 2 や樹脂 9 8 0にコンプライアンスを持たせた場合にさらに顕著になる。 以上述べたように、 通常の L C S Pでは実用に耐えられない。 L C S Pの潜在能力を真に引き出すためには工夫を必要とする。 本発明の目的 は、 チップ接続密度と外部端子密度を向上し、 信頼性を確保し、 且つ低 コス ト化を可能とする L C S Pを提供することにある。
さらに具体的には、 以下の通りである。
本発明の第 1の目的は、チップと同等のサイズを獲得し、ファイ ン ピ ツチ エリア アレイによる高密度チップ接続と高密度外部端子を実現 し、 低誘電率/高密度 Z多層 多機能ラ ミネー ト配線基板による高性能 インタポーザを具備し、 さらに、 応力と吸湿に対する封止信頼性と放熱 性能を確保し、 低コス ト材料と製造プロセスによる高歩留まり生産と高 確度検査を可能ならしめる L C S Pの基本パッケージ構造を提供するこ とにある。
本発明の第 2の目的は、 外部端子から配線基板を介してチップ接続に 加わる応力を分散し、 且つ、 水分の浸入経路を抑止することにある。 本発明の第 3の目的は、 インタ一コネクショ ン （配線及び接続） のル 一ティ ングを迂回させ、 応力分散と吸湿防止を両立することにある。 本発明の第 4の目的は、 ヴアイァ スルー ホール （V H / T H ) の 応力に対する強度を高め、 V H Z T H中空部からの水分の浸入を妨げ、 さらに配線キャパシティを高めることにある。
本発明の第 5の目的は、 チップ接続または端子により応力を吸収させ、 付加的に検査性も改善することにある。
本発明の第 6の目的は、 チップと基板間の熱膨張差に起因する応力に 対してチップ接続の疲労寿命を延ばすことにある。
本発明の第 7の目的は、 チップ接続と端子の熱疲労寿命をバランスさ せ、 パッケージ全体の信頼性を向上することにある。
本発明の第 8の目的は、 端子周囲から V H Z T Hへ抜ける吸湿経路を 無く し、 V H Z T Hによるチップ接続エリアと端子エリアの制限を緩和 することにある。 本発明の第 9の目的は、 T Hの界面及び中空部からの水分の浸入を遮 断することにある。
本発明の第 1 0の目的は、 T Hからの吸湿を防ぐと共に、 基板の配線 キャパシティの向上により取り出せる端子数を増加することにある。 本発明の第 1 1の目的は、 基板の配線と誘電層の界面からの吸湿を防 止し、 使用時のショー ト等を防ぐことにある。
本発明の第 1 2の目的は、 チップとチップ表面の封止樹脂との間、 封 止樹脂と基板間の界面から来る吸湿を止め、 さらに安全を図ることにあ る o
本発明の第 1 3の目的は、 吸湿防止手段に要するプロセスを省略し、 且つ、 端子許容エリアを拡大することにある。
本発明の第 1 4の目的は、 基板から封止樹脂を経てチップに到る水分 の浸入を抑え、 且つ、 チップ接続エリアの制限を廃することにある。 本発明の第 1 5の目的は、 端子に加わる応力を吸収し、 且つ、 検査ソ ケッ 卜に対する接触を均等且つ安定化することにある。
本発明の第 1 6の目的は、 パッケージ内部配線の信号伝播ディ レイを 短縮し、 且つ、 電源ノイズを抑制することにある。
本発明の第 1 7の目的は、 端子から入出力する信号の反射ノイズを低 減することにある。
本発明の第 1 8の目的は、 チップ内部同士の配線、 特に長距離配線の ディ レイを低減することにある。
本発明の第 1 9の目的は、 チップ接続のキャパシティを活かすととも に、 端子への負担を軽減することにある。
本発明の第 2 0の目的は、 チップの機能ュニッ 卜へ直接にチップ接続 を行ない、 チップ内部の配線長を短縮し、 機能ュニッ 卜と端子間のディ レイを削減することにある。
本発明の第 2 1の目的は、 狭ピッチ、 高密度の入出力ピンとして実際 的なエリア アレイ端子を供することにある。
本発明の第 2 2の目的は、 本発明の対象として標準的な端子ピツチの 規格を提示することにある。
本発明の第 2 3の目的は、 本発明の適用範疇に含まれるチップ サイ ズ、 すなわちパッケージ サイズを示すことにある。
本発明の第 2 4の目的は、 熱伝導または空冷によりチップを効率的に 冷却することにある。 本発明の第 2 5の目的は、 チップのパッ ドと配線を直結する、 簡便且 つ高密度のエリア アレイ チップ接続を具現することにある。
本発明の第 2 6の目的は、 エリア ァレイ状に配列されたボンディ ン グ体を用いて、 高密度のチップ接続を行なうことにある。
本発明の第 2 7の目的は、 より簡易な構造により特に薄型化と低コス ト化を図った L C S Pを提供することにある。
本発明の第 2 8の目的は、 複数のチップを搭載するパッケージを、 そ れらと等価なサイズにまで小型化することにある。
本発明の第 2 9の目的は、 実際的な仕様のラ ミネー ト基板により従来 の C S Pに比べて多ピン化を可能にすることにすることにある。
本発明の第 3 0の目的は、 ア ドヴア ンス 卜型ラミネー ト基板により比 較的低コス トで高密度、 多層化を実現することにある。
本発明の第 3 1の目的は、 基板誘電層と封止樹脂等の、 パッケージ絶 縁材料の物性 （誘電率、 誘電正接、 抵抗率、 熱膨張係数、 熱伝導率、 弾 性率、 吸湿率、 ガラス転移温度、 粘度、 接着性、 加工性等） を用途に応 じて調合することにある。
本発明の第 3 2の目的は、 配線と V H Z T Hを構成する導体の性質と 構成 （抵抗率、 熱膨張係数、 熱伝導率、 弾性率、 接合強度、 半田付け性 等） を用途に適合させることにある。
本発明の第 3 3の目的は、 チップ接続と端子の材質の適正化により信 頼性寿命や検査時の耐久性を向上することにある。
本発明の第 3 4の目的は、 端子の半田付 ίナを良好に行なう と共に、 仮 付け検査や検査後のリペアに耐えさせることにある。
本発明の第 3 5の目的は、 パッ ドと配線を直結するチップ接続の製造 プロセス コス トを削減することにある。
本発明の第 3 6の目的は、 ボンディ ング体を用いるチップ接続におけ る封止樹脂と吸湿防止手段のプロセス コス トを省くことにある。
本発明の第 3 7の目的は、 吸湿防止手段と端子形成のためのプロセス を兼ねて簡略化することにある。
本発明の第 3 8の目的は、 別の手段により吸湿防止と端子形成のプロ セス コス トを下げるこ とにある。
本発明の第 3 9の目的は、 チップ接続、 配線、 V Hノ T H、 端子を微 細、 高密度化し、 且つ、 高ァスぺク ト比によりチップ接続と端子の疲労 寿命を改善することにある。
本発明の第 4 0の目的は、 本発明による L C S Pパッケージを高密度 且つ低コス トに実装し得る二次配線基板を具備し、 高速信号伝送を可能 ならしめ、 実用上十分なる耐応力信頼性、 放熱、 検査性を備え、 L C S P本来の性能を引き出すセカン ド レヴェル パッケージング構造を提 供することにある。
本発明の第 4 1の目的は、 多ピンの L C S Pと二次基板を高密度に配 線し、 且つ、 コス ト アップを低く抑えることにある。
本発明の第 4 2の目的は、 L C S Pと別個のパッケージ間を伝播する 信号のディ レイを短縮することにある。
本発明の第 4 3の目的は、 L C S Pへ印加される電源のノィズを低減 る とにある o
本発明の第 4 4の目的は、 チップ—基板間のチップ接銃と、 基板一二 次基板間の端子の熱疲労寿命のレベルを揃え、 L C S Pのパッケージン グの総合的な信頼性を保証することにある。
本発明の第 4 5の目的は、 チップ接続寿命の保証が十分である場合に、 端子ピッチを大幅に狭め、 より多くの端子を取り出すことにある。
本発明の第 4 6の目的は、 L C S Pの端子数や性能に応じて二次基板 を高密度、 多層化することにある。 本発明の第 4 7の目的は、 スク リーン印刷と一括リフローによる端子 の半田付けを容易にし、 リペア作業のコス トを低減することにある。 本発明の第 4 8の目的は、 二次基板を検査用として用い、 ソケッ 卜と の接触抵抗を低く抑えることにある。
本発明の第 4 9の目的は、 L C S Pと別個のパッケージを冷却するた めの設置スペースと部品点数を削減することにある。
本発明の第 5 0の目的は、 プロセッサ チップを積んだ L C S Pとメ モリ パッケージにより、 高性能マルチチップ モジュールを構成する ことにある。
本発明の第 5 1の目的は、 メモリを載せた L C S Pにより大容量のメ モリ モジュールを提供することにある。
上記第 1〜第 5 1の目的を達成するため、 本発明による L C S Pは、 以下の手段 （ 1 ) 〜 （ 5 1 ) を用いる。
( 1 ) 集積回路チップをこれと同等サイズのラ ミネー ト配線基板の上 面へフリ ップ チップ コネクショ ン （F l i p C h i p C o n n e c t i o n : F C C) により接続し、 これを基板の配線またはヴアイ ァ/スルー ホール （VH o r TH) を介して外部端子に接続し、 F C Cの周囲と共にチップと基板の間隙をァンダーフィルにより埋設し、 端子を除いた基板の下面にェンカプスラン トを被覆する。
( 2 ) 配線や VHZTHに接続される端子を、 VHZTHまたは F C Cに対して互いに中心軸と垂直方向にずらして配置する。
( 3 ) チップの接続パッ ドから端子までの配線接続経路を、 アンダー フィルと基板の厚さの合計寸法より長くする。
(4 ) V HZT Hの穴の中を導体により、 または穴の壁に導体を形成 した残りの部分を誘電体により、 透き間なく埋め込む。
( 5 ) F C Cまたは端子として、 弾性体の表面を導体でカバーした構 造を採用する。
( 6 ) アンダーフィル材料の熱膨張係数を F C Cにマッチングさせる c
( 7 ) F C Cと端子の寿命を N c 、 N t 、 サイズを D c 、 D t 、 その 比率をァ = D t /D c、 チップと基板と P WBの熱膨張係数を α a , ( = α ) 、 ひ 2とおく。 熱疲労寿命は N c oc { D c /(α ,- α 0)} 2, Ν t c { D t /( a 2— α ^} 2のようにサイズと熱膨張係数に関連付けられ る。 N c と N t をバランスさせるため N c = k ' N t とすると、 基板の 熱膨張係数は α 1 = ( γ a 。+^ k ひ 2) （ァ + k )となる。 比例定数 k = k u · k s は、 ァンダ一フィルによる F C Cの延命効果が通常 k u = 5〜； I 0倍、 F C C と端子の構造や材料による差異が凡そ k s = 1 5 〜 5倍であるから、 1 ≤ k 5 0 となる。 ここで、 通常 。は〜 3 p p mZK、 ひ 2は〜 1 5 ロ 111 1<でぁる。 したがって、 3 (ァ + 5 ) （ァ + l )≤ a ≤ 3(r + 3 5)/(r + 7 )を満たす基板を用いる。
( 8 ) 基板の厚さを端子直径の 1 0倍以下に制限する。
( 9 ) ェンカブスラン トにより T Hの表面を塞ぎ、 外気から遮断する。
(10) V Hをスタ ック し、 カラム接続した T Hを用いる。
(11) 配線が基板側面に露出しないように、 ルーティ ングを行なう。
(12) 基板下面に加えてチップとアンダーフィルと基板の側面も、 ェ ンカブスラン トにより被覆する。
(13) 端子をイ ンタースティ シャル ヴアイァ ホール （ I n t e r s t i t i a 】 V i a H o 1 e ： I V H ) すなわち非貫通穴により 配線に接続し、 基板下面の誘電層をェンカプスラ ン トまたはその一部と して代用する。
( 14) I V Hにより配線と F C Cを接続する。
(15) 低弾性になるよう に調合した有機材料のラ ミネー ト基板を用い、 同様に低弾性に調節した接着剤をアンダーフィルとェンカブスラン ト と して用いる。
(16) 3板に低誘電層と高誘電層を設け、 前者において信号配線を行 ない、 後者によりデカップリ ング キャパシタを構成する。
(17) 基板内部の所定の層に高抵抗の導体を形成し、 信号配線の終端 抵抗を作り込む。
(18) チップ配線より抵抗や容量が小さい基板配線によってパッ ド同 士を相互接続し、 イン トラチップ ハイウェイすなわちチップ内部ため の高速長距離配線を基板側に設ける。
(19) 幾つかのチップ パッ ドを同じ基板配線へ接続し、 端子のサイ ズとピッチをパッ ドより大き くする。
(20) チップ表面に幾つかの群れを成して偏在するパッ ドから、 基板 配線を介して規則正しいェリァ アレイ状の端子へ配線する。
(21)端子として、 ボール グリ ッ ド アレイ （B G A)、 カラム グ リ ツ ド アレイ （ C G A ) 、 マイクロピン グリ ッ ド アレイ （ M P G A ) 、 またはラン ド グリ ッ ド アレイ （ L G A ) を用いる。
(22)端子ピッチを 0. 3〜 1. O mm ( 0. 1 mm刻み） または 1 0〜 4 0 m i 1 ( 1 0 m i 1 刻み） 、 配列形状を正方格子または面心格子の グリ ッ ド アレイと定める。
(23) パッケージ形状を 3〜 2 5 mm角 （ 1 mm刻み） の正方形、 ま たは 3、 4、 5、 6、 7、 8、 9、 1 0、 1 1 x 7、 9、 1 2、 1 4、
1 6、 1 8、 2 1、 2 3、 2 5 mm 2 (記述順の組合せで土 1 mmの範 囲） の長方形と定める。
(24) ェンカプスラン 卜で覆われていないチップの背面に、 チップを 冷却するためのヒー ト スプレッダ、 ヒー ト シンク、 またはフィ ンを 取り付ける。
(25) ァンダ一フィル接着剤によりチップを基板へフリ ップ チップ ダイ アタ ッチ （F l i p C h i p D i e A t t a c h : F C D A) で貼り付け、 チップ ハ°ッ ドから直下にアンダーフィルを貫通する ダイ レク ト スルー ホーノレ （D i r e c t T h r o u h H o i e ： D T H) から成る F C Cによりパッ ドと配線を接続する。
(26) チップ パッ ド、 または基板の配線や VH/THにバンプを形 成して F C Cを行ない、 アンダーフィル接着剤によりバンプを補強する c
(27) 誘電体と導体層から成る配線基板にチップを F CD Aによって 取付け、 チップ パッ ドと導体層と端子をダイ レク 卜 ヴアイァ ホー ル （D i r e c t V i a H o l e : D VH) により接続し、 ェンカ ブスラン トにより被覆する。
(28) 複数のチップの合計サイズに相当する基板を用い、 マルチチッ プの L C S Pを構成したものである。
(29) ラ ミネー ト基板の仕様を、 信号層数 2以上、 信号層の誘電率 4 以下、 ライ ン ピッチ 0.2 mm以下、 ヴアイァ/スルー ホール径 0. 3 mm以下、 熱膨張係数 1 5以下とする。
(30) 配線基板として、 フィルム積層型ラ ミネ一卜基板、 ビル ドアッ プ型ラ ミネ一ト基板、 または転写型ラ ミネ一ト基板を用いる。
(31) 基板の誘電層、 アンダーフィル、 ェンカブスラン トの材料とし て、 エポキシ系樹脂、 ポリイ ミ ド系樹脂、 マレイ ミ ド系樹脂、 ビスマレ イ ミ ド系樹脂、 フッ素系樹脂、 ウレタ ン系樹脂、 シリ コーン系樹脂、 フ エノール系樹脂、 ビフヱニール系樹脂、 またはこれらのブレン ド、 また はこれらにガラス Zシリカ Zァラ ミ ドの繊維やシリカ セラ ミ ック ェ ラス トマ/ポリマのフ ィ ラ等を添加した複合材を用いる。
(32) 配線や VHZTH、 または基板のベースの材料として、 銅、 金、 ァノレミ、 イ ンバ、 モリブデン、 ニッケル、 クロム、 チタン、 タ ングステ ン、 またはこれらの金属との合金や複合金属材を用いる。 (33) F C Cや端子の材料として、 金、 銀、 銅、 アルミ、 ニッケル、 半田、 またはこれらの金属との合金や複合金属材、 またはこれらをコア や外殻ゃフィ ラとするポリマとの複合材を用いる。
(34) 端子自体か、 または開口位置にある配線や VH/THに、 半田 に対するバリア メタル層を形成する。
(35) 先ず配線と VHZTHが予め形成された基板を用意し、 これに 接着フイルム （アンダーフィル） を貼り付け、 次にフィルム付き基板に 穴 （DTH) を加工し、 チップの F CD Aを行ない、 最後に穴へ導体を 形成し、 D THすなわち F C Cによりチップ パッ ドと配線を接続する。
(36) 先ずバンプ （F C C) をパッ ド、 または基板に予め形成された 配線または VHZT Hに形成し、 次にチップを基板に裏返して搭載し、 配線または VH/THにバンプすなわち F C Cを接続し、 最後にチップ と基板の間隙と基板表面とに接着剤 （アンダーフィル、 ェンカブスラン ト） を供給する。
(37) 先ず保護フイルム （ェン力ブスラン 卜） に開口を加工し、 次に 基板にフィルムを接着し、 最後に開口部の配線または VHZTHに端子 を形成する。
(38) 先ず基板下面に接着剤 （ェン力ブスラン ト） を供給し、 同時に またはその後に開口を加工し、 開口部の配線または VHZTHに端子を 形成する。 或いは、 先ず配線または VHZTHに端子を形成し、 その後 基板下面にェンカブスラン トを供給する。
(39) 配線、 VHZTH、 F C C, または端子をアディテイヴ法に基 づく選択めつきにより形成する。
(40) L C S Pよりサイズが大きく、 L C S Pの端子ピッチより配線 ピッチが狭いインタ一コネクショ ン （配線や V H/T H) が形成された 二次配線茈板を用意し、 これに L C S Pを接続する。 (41) 二次基板に基板ベースとァ ドヴァ ンス ト配線層を設け、 前者に L C S Pを接続し、 後者は前者より広い配線ピッチでルーティ ングを行 なう。
(42) 二次基板に L C S P と別個のパッケージを近接して実装した上、 低誘電率層のィ ンターコネク ショ ンにより相互接続する。
(43) L C S P基板と二次基板の両方に高誘電層から成るデカップリ ング キャパシタを設ける。
(44) 上記第 7の手段と同様に、 F C Cに対する端子直径の比率をァ、 チップの熱膨張係数を α い L C S P基板を い 二次基板を α 2として、 ( r o+ a 2)/( r + 1 )≤ a ,≤ ( 7 α 。+ 7 α 2) （7 + 7 )を満たす L C S P基板材料を使用する。
(45) L C S P基板と二次基板に同じ素材を用いる。
(46) 二次基板として、 ラ ミネー ト基板、 デポジッ ト Zラ ミネー ト基 板、 セラ ミ ック δ板、 ラ ミネー ト/ セラ ミ ック基板、 デポジッ ト/セラ ミ ック基板、 ラ ミネー ト シリ コン基板、 またはデポジッ トノシリ コン 基板を用いる。
(47) L C S Ρ端子の構成材料より も低融点の半田ジョイ ン 卜により、 L C S Ρを二次基板に接続する。
(48) 二次基板にスプリ ング コンタク トまたは導電性エラス トマか ら成るエリア アレイ ソケッ トを設け、 このソケッ トに L C S Pを差 し込んで検査する。
(49) L C S Ρ と別個のパッケージとを冷却するため、 これらの背面 に共通のヒー ト スプレッダ、 ヒー ト シンク、 またはフィ ンを搭載す る ο
( 50) プロセッサ チップを搭載した L C S Ρ とメモリ ノ ッケージ を二次基板に密に実装し、 相互接続する。 (51) メモリ チップを実装した複数の L C S Pを二次基板に互いに 密に実装する。
上記手段（ 1 )によれば、小型のラ ミネ一卜配線基板によりチップ サ ィズとほぼ同等の L C S Pのサイズが得られる。 イ ンタポーザとして配 線基板を用いることにより、 配線をチップに直接蒸着する MC S Pのよ うにチップ コス 卜が過大になることはない。
ラ ミネー ト基板は、 その有機材料と製造方法により、 C C S Pのセラ ミ ック基板のように誘電率や配線抵抗が高く ならず、 ライ ン ピッチが 広く ならず、 しかも基板コス トがかからない。 T C S Pのテープのよう に信号層数が単層に限られておらず、 T C S Pや MC S Pのよう に終端 抵抗ゃデカップリ ング キャパシタの作り込みが困難を極めることはな い。
チップ接続は、 F C Cにより一括して十分な密度を以て実施できる。 T C S Pの T A Bテープのようにシングル ポイ ン ト ボンディ ングに より製造スループッ 卜が下がるこ とがない。 F C Cのレイアウ トは、 T C S Pのよう にチップ上の周辺に限られておらず、 外部端子までのパッ ケージ内部配線長が長く なって伝播ディ レイが増大し、 高周波ノイズの 影響を受けることがない。
アンダーフ ィ ルは、 チップと基板間の熱膨張差により F C Cに加わる 応力を分散し、 チップ表面を封止する。 F C Cを微細化しても熱応力が 過大になるこ とはない。 配線や VHZT Hは適切に配置されるこ とによ り、 端子から F C Cや VHZT H等へ直列に印加する応力を緩和し、 吸 湿の進行を阻む。 無配慮に配置した場合のようにクラックゃ剥離を生じ、 不良要因になることがない。
外部端子のサイズやピッチは、 ラ ミネー ト基板材料の熱膨張係数や弾 性を他の物性も勘案しつつ調節するこ とにより、 C C S Pや MC S Pの ように PWBとの間の熱膨張差によって制約されることがない。 無配慮 なラ ミネー ト材料を用いる場合のように F C Cと端子の熱疲労寿命のバ ランスが崩れることがなく、 歪みが断線や吸湿を誘起することがない。 ェンカプスラン 卜は基板表面を損傷や湿度から防護する。 無配慮に基 板を素のまま用いる場合のように、 VHZTHや配線等の接合界面から 水分が浸入することがなく、 耐湿性を損なうことがない。
上記手段 （ 2 ) によれば、 端子の中心位置を VHZTHまたは F C C の中心位置に一致させないことにより、 端子近傍からチップ表面の方向 へ直通する応力伝達経路や水分浸入経路がなくなる。
上記手段 （ 3 ) によれば、 インターコネクショ ンを最短距離より長く することにより、 F C C、 VH/TH、 端子等をつなぐ経路が迂回する。 上記手段 （ 4 ) によれば、 VHZTHを導体や誘電体で充満すること により、 中空の VHZTHに比べて強度が増し、 内部が外気に晒される ことがなくなり、 V HZT Hの直上または直下で配線が行なわれる。 上記手段 （ 5 ) によれば、 F C Cまたは端子に導電性とともにコンプ ライアンスを付与することにより、 応力や外力は弾性変形により吸収さ れ、 検査時の接触が安定する。
上記手段 （ 6 ) によれば、 F C Cとアンダーフィルを熱膨張的に同質 にすることにより、 チップと基板の表面全体に熱応力が分散し、 F C C に集中することがない。
上記手段 （ 7 ) によれば、 基板の熱膨張係数を所定の値に設定するこ とにより、 アンダーフィルで補強された F C Cと端子の両者の熱疲労寿 命がほぼ均衡する。
上記手段 （ 8 ) によれば、 基板厚さを薄くすることにより、 導体めつ きされる VH/THのサイズが端子の直径より小さくなる。
上記手段 （ 9 ) によれば、 T Hを被覆することにより、 THと基板の 接合界面や T Hの内部が L C S Pの表面から隠される。
上記手段 （10 ) によれば、 V Hをスタックすることにより、 T Hの内 部が導体で埋まり、 スタツガー ド、 スパイラル、 または階段状に配列し た V Hのように配線密度が下がらない。
上記手段 （11 ) によれば、 配線を基板に内在することにより、 配線と 誘電層の接合界面が基板側面に現れない。
上記手段 （12 ) によれば、 L C S P側面をェンカブスラン トで覆うこ とにより、 チップとアンダーフィル間やアンダーフィルと基板間の接合 界面が外気に露出しない。
上記手段 （13) によれば、 T Hより小径の I V Hによって端子と配線 が接続され、 基板表面は I V Hを形成した誘電層により被覆される。 上記手段 （14) によれば、 I V Hにより F C Cと配線がファイ ン ピ ツチで接続され、 アンダーフィルと基板の間には I V Hの誘電層が横た わる。
上記手段 （15 ) によれば、 基板、 アンダーフィル、 またはェンカブス ラン 卜の弾性変形により、 チップと基板間や基板と P W B間の熱膨張差 が吸収され、 端子に加わる外力が殺がれる。
上記手段 （16 ) によれば、 信号は低誘電層を伝送され、 パワー グラ ン ド プレーンに挟まれた高誘電層が蓄える電荷により電源電圧の揺動 が抑制される。
上記手段 （17) によれば、 高抵抗配線層に設ける終端抵抗により、 チ ップが入出力する信号が送端または受端において整合される。
上記手段 （18 ) によれば、 端子には接続されない低負荷のィン トラチ ップ ハイウェイにより、 チップ内部の回路同士が相互接続される。 上記手段 （19) によれば、 パワーノグラン ド等に用いる複数の F C C を共通の端子に接続することによって、 端子よりも F C Cの数を増やせ る。
上記手段 （20) によれば、 配置自由度の大きい F C Cにより、 チップ の機能ュニッ ト毎の極めて近傍に偏在したパッ ドへ信号や電源を接続で きる。
上記手段 （21) によれば、 二次元に配列された B G A、 C G A、 MP G A、 または L G Aにより外部端子が取り出される。
上記手段 （22) によれば、 正方格子や面心格子状に所定のピッチで親 則正しく並んだ端子により、 L C S Pが P WBに実装される。
上記手段 （23) によれば、 所定のサイズの正方形や長方形を以て規格 化された L C S Pが取り扱われる。
上記手段 （24) によれば、 ヒー ト スプレッダ、 ヒー ト シンク、 ま たはフィ ンにより、 チップの回路面から背面の方向へ放熱される。
上記手段 （25) によれば、 チップ パッ ドから直にアンダーフィルを 貫通し、 基板の一部でもある D T Hにより、 チップと基板配線が短い距 離で接続され、 基板には F C C用のバンプゃパッ ドを設ける必要がない。 上記手段 （26) によれば、 アンダーフィルで捕強されたバンプにより、 チップと基板の F C Cが行なわれる。
上記手段 （27) によれば、 誘電体層がアンダーフィルを兼ね、 D V H が F C Cを兼ねるので、 部品点数が減り、 パッケージ構造がさらに簡略 化される。
上記手段 （28) によれば、 複数のチップを基板に敷き詰めて実装する ことにより、 マルチチップ L C S Pが構成される。
上記手段 （29) によれば、 所定の仕様の基板を用いることにより、 多 ピン化に必要な配線キャパシティが得られ、 低熱応力化が実施される。 上記手段 （30) によれば、 ア ドヴアンス ト基板に狭ピッチの配線と小 怪の V H ZT Hを形成することによって、 F C Cや端子の数への制約が 緩和される。
上記手段 （31 ) によれば、 合成樹脂や混合材、 他材料との複合材を用 いることにより、 所望の誘電率や熱膨張係数等をもつ基板、 アンダーフ ィル、 またはェンカプスラン トの材料が調合される。
上記手段 （32) によれば、 配線や V H / T H、 または基板のベースと して、 信号配線に多用する銅だけではなく他の金属により、 接合材、 熱 伝導材、 低熱膨張材、 終端抵抗材として種々の機能が得られる。
上記手段 （33 ) によれば、 半田や金等の金属、 ポリマとの複合材によ り、 電気的接続だけに限らず、 耐酸化性、 耐熱性 リフロー性、 コンプ ライアンス等が F C Cや端子に付与される。
上記手段 （34) によれば、 バリア メタル層によって半田による食わ れが防止され、 脆い金属間化合物の生成が抑えられる。
上記手段 （35 ) によれば、 基板またはその一部と D T Hの加工を F C 0 Aの前に予め行ない、 F C D Aと同時にアンダーフィルを形成するこ とにより、 順次行なうプロセスに比べて工程数が削減される。
上記手段 （36 ) によれば、 バンプを補強するアンダーフィルと、 基板 を保護するェンカプスラン 卜とを同時に形成することにより、 二度手間 を省ける。
上記手段 （37) によれば、 予め端子の開口を形成した保護フ ィ ルムを 用いることによって、 ェンカブスラン トが接着プロセスにより形成され る o
上記手段 （38 ) によれば、 ェンカブスラン 卜の供給と一連するプロセ スにより、 開口が設けられる。 或いは、 端子を先に形成することにより、 基板表面と共に端子の一部の表面も密封される。
上記手段 （39 ) によれば、 アディティヴ法により必要な個所にだけ導 体が形成され、 V H Z T Hの内部は導体で埋められる。 上記手段 （40) によれば、 所定の配線キャパシティをもつ二次基板の イ ンターコネク ショ ンにより、 多ピン、 狭ピッチの L C S Pから別個の パッケージや素子、 さ らに二次基板の外部への相互接続が行なわれる。
上記手段 （41) によれば、 ア ドヴア ンス ト配線層により L C S Pと別 個のパッケージとが広いバン ド幅で高速に信号接続され、 基板ベースに より給電やさ らに外部との信号接続が行なわれる。
上記手段 （42) によれば、 短距離且つ低誘電率のイ ンターコネクショ ンにより、 L C S Pと別個のパッケージとの間の信号が伝送される。 上記手段 （43) によれば、 二次基板と L C S Pのデカップリ ング キ ャパシタにより、 二次基板から L C S Pへ、 さ らに L C S Pからチップ への電源供給が安定する。
上記手段 （44) によれば、 L C S P基板の熱膨張係数をチップと二次 基板の間の所定の範囲に収めるこ とにより、 F C Cと端子の疲労寿命が 概ね同じレベルに並ぶ。
上記手段 （45) によれば、 L C S P基板と二次基板の熱膨張係数と配 線キャパシティが等しいことにより、 端子のサイズとピッチがさ らに微 細化される。
上記手段 （46) によれば、 低誘電率化と狭ピッチ配線が可能な二次基 板を用いるこ とにより、 L C S Pと他者との信号転送スループッ 卜が高 まる。
上記手段 （47) によれば、 二次基板へスク リーン印刷した半田を一括 リ フローするこ とにより、 端子と二次基板を接続する半田ジョイ ン 卜が 形成される。
上記手段 （48) によれば、 スプリ ングまたはエラス トマのコンプライ アンスにより、 端子の高さバラツキが許容され、 安定に接触される。 上記手段 （49) によれば、 L C S Pと別個のパッケージを共通して背 面から冷却することにより、 それぞれに放熱部品を取り付ける必要がな い。
上記手段 （50) によれば、 配線長が短く本数が多い二次基板のインタ 一コネクショ ンにより、 L C S Pのプロセッサとメモリ間のアクセスが 行なわれる。
上記手段 （51) によれば、 二次基板により、 複数の L C S Pのメモリ を結ぶァ ドレス/データ バスが敷設される。
本発明による効果を列挙すれば以下の通りである。
本発明の手段 （ 1 ) によれば、 チップ サイズと同等に小型であり、 多ピン、 高速、 高信頼性、 低コス トの L C S Pが得られる。
エリア アレイの F C Cにより高密度のチップ接続が行なわれ、 十分 な配線キャパシティを擁する基板により F C Cが外部端子へ接続され、 エリア アレイの外部端子により PWBへの高密度の接続が行なわれる めで、 信号とパワー グラン ドのための十分な端子数を確保でき、 L C S Pが多ピン化する。
ラ ミネ一 ト基板により低誘電率且つ低抵抗の配線を行なえ、 チップ中 央から取り出せる F C Cによりパッケージ内部配線長が短縮されるので、 伝播ディ レイが低減される上、 インダクタンスによる高周波ノィズが抑 制されて、 L C S Pが高速化する。
アンダーフィルにより F C Cに加わる熱応力が分散され、 所定の熱膨 張係数と弾性をもつ基板により端子への熱応力の偏りが抑制され、 基板 の配線や VHZT Hの適切な配置により端子から F C Cの方へ伝達する 応力が緩和されるので、 L C S Pの信頼性が向上する。
ェンカブスラン トにより基板表面にある配線や V HZT Hの接合界面 からの吸湿が防止され、 配線や V HZT Hのルーティ ングにより吸湿経 路が曲折するので、 L C S Pの耐湿性が向上する。 ィン夕ポーザ基板によりチップへのプロセス負担が軽減され、 F C C により一括してチップ接続を実施でき、 有機材料により高性能基板が容 易に実現できるので、 L C S Pが低コス ト化する。
本発明の手段 （ 2 ) によれば、 端子位置のシフ 卜により端子近傍から チップの方向へ直に向かう応力や吸湿が回避されるので、 信頼性が向上 する。
本発明の手段 （ 3 ) によれば、 F C Cと端子間を迂回する相互接続経 路により応力が分散され、 水分の浸入が困難になるので、 信頼性が向上 する効果がある。
本発明の手段 （ 4 ) によれば、 VHZT Hの埋め込みにより応力や湿 度に対する信頼性が高まり、 基板の配線密度が向上するので多ピン化で さる。
本発明の手段 （ 5 ) によれば、 F C Cや端子のコンブラアンスにより 応力が吸収されるので、 信頼性と検査性が向上する。
本発明の手段 （ 6 ) によれば、 F C Cと熱膨張係数が整合したアンダ 一フィルにより応力が面全体に分散されるので、 信頼性が向上する。 本発明の手段 （ 7 ) によれば、 所定の熱膨張係数をもつ基板により F C Cと端子の疲労寿命レベルが揃うので、 L C S P全体の信頼性が向上 する。
本発明の手段 （ 8 ) によれば、 V HZT Hの微細化により吸湿が起こ り難くなる上、 チップ接続と端子が多ピン化する。
本発明の手段 （ 9 ) によれば、 T Hを覆うェンカブスラン トにより水 分の浸入が阻止され、 耐湿性が向上する。
本発明の手段 （ 1 0 ) によれば、 スタック ト VHにより吸湿が減少す る上、 配線密度が向上するので、 L C S Pが多ピン化する。
本発明の手段 （ 1 1 ) によれば、 基板内に配線を隠すことにより、 湿 度、 酸化、 ショー トから守られるので、 信頼性と取り扱いが改善される c 本発明の手段 （ 1 2 ) によれば、 基板表面からチップ側面までをカバ 一するェンカブスラ ン トにより、 湿度や損傷に対する安全性が向上する。 本発明の手段 （ 1 3 ) によれば、 小径の非貫通 I VHにより端子数が 増大し、 I VHの誘電層により基板表面が保護されるので、 多ピン化と 高信頼化がはかれる。
本発明の手段 （ 1 4 ) によれば、 I VHにより多数の F C Cが取り出 され、 基板からアンダーフィルへの水分の浸入が防がれるので、 L C S Pの多ピン化、 高信頼化がはかれる。
本発明の手段 （ 1 5 ) によれば、 L C S P全体のコブライアン 卜構造 により応力が吸収されるので、 信頼性と検査性が向上する。
本発明の手段 （ 1 6 ) によれば、 低誘電層により短時間に信号が伝送 され、 高誘電層により電源ノイズが低減されるので、 L C S Pが高速化 する効果がある。
本発明の手段 （ 1 7 ) によれば、 整合抵抗により信号が終端されるの で、 反射ノィズが低減する。
本発明の手段 （ 1 8 ) によれば、 イン トラチップ ハイウェイにより チップ内部同士が高速に結ばれるので、 回路動作が高速化する。
本発明の手段 （ 1 9 ) によれば、 端子より多数の F C Cによりチップ に対して十分に給電が行なわれ、 しかも端子数は適切に保たれるので、 L C S Pの適正な活用がはかれる。
本発明の手段 （ 2 0 ) によれば、 任意に選べる F C Cの配置により、 チップ内部の機能ュニッ 卜から端子までの配線長が短縮されるので、 L C S Pが高速化する。
本発明の手段 （ 2 1 ) によれば、 L C S Pの底面全体から端子が取り 出されるので、 多ピン化がはかれる。 本発明の手段 （ 2 2 ) によれば、 端子ピッチが規格化されるので、 L C S Pを実装する PWBのレイァゥ ト設計が行ない易くなる。
本発明の手段 （ 2 3 ) によれば、 標準的なパッケージ サイズが決ま るので、 運搬並びに PWBへの実装装置における取り扱いが簡便になる c 本発明の手段 （ 2 4 ) によれば、 チップ背面から放熱部までの熱抵抗 が下がるので、 チップの温度が低下し、 回路動作の信頼性が向上する。 本発明の手段 （ 2 5 ) によれば、 基板の T Hと F C Cを兼ねる D T H により、 短い接続長でチップ接続が行なわれるので、 低コス ト化と高速 化がはかれる。
本発明の手段 （ 2 6 ) によれば、 基板とは別個のバンプによりチップ 接続が行なわれるので、 L C S Pの製造プロセスの自由度が増す。
本発明の手段 （ 2 7 ) によれば、 L C S Pの構造が簡易になり、 部材 数が減るので、 薄型化が可能になる上、 製造コス トを低減できる。
本発明の手段 （ 2 8 ) によれば、 マルチチップ L C S Pにより複数の チップを一括して取り扱えるので、 PWBへの実装が簡便になる。
本発明の手段 （ 2 9 ) によれば、 所定のラ ミネー ト基板により配線キ ャパシティの必要量が確保され、 熱応力が低減されるので、 L C S Pの 多ピン化と高信頼化がはかれる。
本発明の手段 （ 3 0 ) によれば、 高密度、 多層のア ドヴア ンス ト型ラ ミネー ト基板の採用により、 配線や VHZT Hの収容量が増加するので、 L C S Pが多ピン化する。
本発明の手段 （ 3 1 ) によれば、 基板、 アンダーフィル、 ェンカブス ラン トの構成材料の低誘電率化、 低熱膨張化、 低吸湿率化等を行なうこ とにより、 L C S Pの高速化と高信頼化がはかれる。
本発明の手段 （ 3 2 ) によれば、 配線や V H/T Hの信号配線の低抵 抗化に加えて、 低熱膨張化、 高熱伝導化、 接合強度の向上、 終端抵抗形 成等の機能が付与されるので、 L C S Pが高速化し、 信頼性が向上する c 本発明の手段 （ 3 3 ) によれば、 F C Cや端子の耐酸化性、 リ フロー 性、 低抵抗接触、 コンプライアンス等が得られるので、 L C S Pの取り 扱いと検査性が向上する。
本発明の手段 （ 3 4 ) によれば、 バリァ メタル層により良好な半田 付けが行なわれ、 半田付けの繰り返しが可能になるので、 製造歩留まり と検査性が向上する。
本発明の手段 （ 3 5 ) によれば、 F C D Aと同時にアンダーフィルが 形成されるので、 工程数が減り、 L C S Pの低コス ト化がはかれる。 本発明の手段 （ 3 6 ) によれば、 アンダーフィルとェンカプスラン 卜 が同時に形成されるので、 プロセス コス トが削減される。
本発明の手段 （ 3 7 ) によれば、 保護フィルムの接着によりェンカブ スラン 卜の形成が簡略化されるので、 低コス ト化がはかれる。
本発明の手段 （ 3 8 ) によれば、 ェンカブスラン トと連続して開口が 形成されるので、 プロセスを変更する手間が省け、 コス ト削減がはかれ る。 或いは、 端子の一部もェンカプスラン トにより封止されるので、 耐 湿性が向上する。
本発明の手段 （ 3 9 ) によれば、 高ァスぺク ト比の導体が形成され、 V HZT Hの内部が充満されるので、 L C S Pの多ピン化と高信頼化が はかれる。
本発明の手段 （ 4 0 ) によれば、 高密度配線をもつ二次基板により多 ピンの L C S Pの相互接続が行なわれるので、 フォロウイ ング レベル "ッケ一ジングとしての高性能化がはかれる。
本発明の手段 （ 4 1 ) によれば、 高速且つ多数本のァ ドヴア ンス ト配 線により L C S Pの性能が引き出され、 低密度だが低コス 卜の基板べ一 スにより給電等が行なわれるので、 高性能化と低コス ト化の両立がはか れる。
本発明の手段 （ 4 2 ) によれば、 L C S Pと別個のパッケージ間の伝 播ディ レイが短縮されるので、 両者のシステマティ ックな性能が向上す る o
本発明の手段 （ 4 3 ) によれば、 二段構えのデカップリ ング キャパ シタにより電源ノィズが削減されるので、 L C S Pの高速動作を行なえ る。
本発明の手段 （ 4 4 ) によれば、 チップと L C S P基板と二次基板の 熱膨張係数を所定の関係に保つことにより、 F C Cと端子の信頼性が同 じレベルになるので、 L C S Pが総合的に高信頼化する。
本発明の手段 （ 4 5 ) によれば、 F C Cの寿命が十分であれば、 同質 の L C S P基板と二次基板を用いることにより端子ピッチを狭められる ので、 L C S Pがさらに多ピン化する。
本発明の手段 （ 4 6 ) によれば、 低誘電率、 フアイン ピッチ、 多層 配線が可能な二次基板により、 L C S Pが高速、 高スループッ ト化する。 本発明の手段 （ 4 7 ) によれば、 端子より低融点の半田ジョイン 卜に よって一括リ フローやリペアが容易になるので、 プロセス コス トの削 減がは力、れる。
本発明の手段 （ 4 8 ) によれば、 スプリ ングやエラス トマのコンブラ ィアンスにより端子とソケッ 卜が安定に接触するので、 検査性が向上す る o
本発明の手段 （ 4 9 ) によれば、 L C S Pと別個のパッケージに用い る放熱部品の個数と設置スペースが減るので、 放熱部が小型化する。 本発明の手段 （ 5 0 ) によれば、 二次基板上でプロセッサ L C S Pと メモリ パッケージが高速に協調動作するので、 プロセッサ モジュ一 ルとして高性能化する。 本発明の手段 （ 5 1 ) によれば、 メモリ L C S Pが二次基板上に高密 度実装されるので、 メ モ リ モジュールとして小型化且つ大容量化でき る o 図面の簡単な説明
第 1 図は、 本発明の第 1実施例のラ ミネ一トーベース ド チップ サ ィズ パッケージの斜視断面構造図である。
第 2図は、 本発明の第 1実施例のラ ミネ一 ト ーベース ド チップ サ ィズ パッケージの縦断面構造図である。
第 3図は、 本発明の第 1実施例のラ ミネ一トーべ一ス ド チップ サ ィズ ハ°ッケージの製造プロセスを説明する図である。
第 4図は、 本発明の第 2実施例のラ ミネ一トーベース ド チップ サ ィズ パッケージの縦断面構造図である。
第 5図は、 本発明の第 3実施例のラ ミネ ト—ベース ド チップ サ ィズ パッケージの縦断面構造図である。
第 6図は、 本発明の第 4実施例のラ ミ ネ トーベース ド チップ サ ィズ パッケージの横断面構造図である。
第 7図は、 本発明の第 5実施例のラ ミネ一トーベース ド チップ サ ィズ パッケージの縦断面構造図である。
第 8図は、 本発明の第 6実施例のラ ミ ネ一 卜一ベース ド チップ サ ィズ ハ°ッケージの縦断面構造図である。
第 9図は、 従来公知例のセラ ミ ック チップ サイズ パッケージの 縦断面構造図（同図（ A ) )と、従来公知例のテープ チップ サイズ パ ッケージの縦断面構造図 （同図 （ B ) ) である。
第 1 0図は、 従来公知例のメタル チップ サイズ パッケージの縦 断面構造図 （同図 （ A ) ) と、 従来公知例のリー ド—オン一チップ チ ップ サイズ パッケージの縦断面構造図 （同図 （B ) ) である。
第 1 1図は、 本発明に拠らないラ ミネー ト—ベース ド チップ サイ ズ パッケージの縦断而構造図である。
発明を実施するための最良の形態
以下、 本発明の実施例を図面と共に説明する。 図 1及び図 2は第 1実 施例のチップ サイズ パッケージ （ C S P ) の斜視図と縦断面構造図 である。
図 1及び図 2において、 ラ ミネー ト一ベース ド- チップ サイズ パ ッケージ （ L C S P ) 1は、 集積回路チップ 1 0、 イ ンタポーザのラ ミ ネー ト配線基板 2 0、 アンダーフィル 4 0、 外部端子 5 0、 ェンカブス ラ ン ト 6 0から構成されている。 チップ 1 0は、 同じサイズを有する基 板 2 0へアンダーフ ィ ル 4 0によりフ リ ップ チップ ダイ アタッチ ( F C D A) されている。 チップ 1 0の接続パッ ド 1 2は、 ダイ レク 卜 スルー ホール （D T H ) 3 0から成るフ リ ップ チップ コネクショ ン （ F C C ) により基板 2 0の導体層 2 1〜 2 3へ接続され、 これらの 層の配線 2 1〜 2 3からイ ンターステイ シヤノレ ヴアイァ ホール （ I V H) 3 1 と端子パッ ド 3 2を介して端子 5 0へ相互接続されている。 ェンカプスラン ト 6 0は、 端子 5 0の位置の開口 6 1 とチップ 1 0の背 面の開口 6 2を除き、 基板 2 0の表面と、 基板 2 0 とアンダーフ ィ ル 4 0及びチップ 1 0の側面を保護している。
チップ 1 0はシリ コン半導体素子から成り、 C MO S ( C o m p 】 e m e n t a r y M e t a 1 — O x i d e— ^ e m i c o n d u c t o r ) またはバイポーラ トランジスタ等の大規模集積回路 1 1 と、 アル ミニゥムの接続パッ ド 1 2が形成されている。 接続パッ ド 1 2部分以外 の回路 1 1の表面は、 ポリイ ミ ドから成るパッ シべ一ショ ン膜で覆われ ている。 本第 1実施例では、 チップ 1 0のサイズは 1 9. 4 mm角、 厚さ 0. 3 m mである。
^板 2 0は、 導体層 2 1〜 2 4 と誘電層 2 5〜 2 7から成り、 D T H 3 0、 I V H 3 1、 端子パッ ド 3 2を備えている。 サイズはチップ 1 0 と実効的に等しい 1 9. 6 mm角であり、 厚さは 0. 1 5 mmである。 導体層 2 1〜2 4は銅から成り、 標準的な厚さは 1 8 mである。 層 2 1 , 2 2はパワー グラ ン ド プレーンであり、 層 2 3、 2 4には最 密部でライ ン幅 5 0 m、 ライ ン ピッチ 1 0 0 mの信号配線が形成 されている。 信号線の特性ィ ンピーダンスは 5 0 Ω近辺にある。
誘電層 2 5〜 2 7は各々厚さ 5 0 mのエポキシ樹脂のラ ミネ一卜か ら成り、 所望の物性を得るためセラ ミ ックまたはシリ力等のフイ ラ一が 混入されている。 層 2 5、 2 6は低熱膨張の複合材料 （誘電率 4. 4、 熱 膨張係数 7 P p m/K) 、 層 2 7は低誘電率の接着フ ィルム （誘電率 3. 7、 熱膨張係数 2 6 p p mZK) から成る。 層 2 7は、 接着時に配線 2 3を埋め込み、 且つ I VH 3 1の加工穴へしみ出さぬように、 適正な流 動性を有している。 なお、 層 2 5 ~ 2 7は、 後述する端子 5 0 とェンカ プスラン ト 6 0の形成のためガラス転移温度を高めたエポキシ樹脂から 成り （ 1 8 5 °C) 、 これに伴って吸湿率が低い （ 0. 3 %) 。
D T H 3 0と I V H 3 1は、 ドリルまたはレーザにより加工した穴へ 銅めつきを施すことにより形成されている。 これらの穴の側壁と底面に 銅が析出する。 内部はイ ンナーフ ィ ル樹脂により埋め込まれている。 な お、 接続パッ ド 1 2 との密着とバリアのため、 銅めつきの前に D T H 3 0或いはパッ ド 1 2側へ予めクロム、 ニッケル、 タ ンダステン、 銅、 ま たは金等をメタラィズする。
本第 1実施例では D T H 3 0がチップ 1 0の F C Cの役目を果たして おり、 接続パッ ド 1 2から直にアンダーフィル 4 0 と誘電層 2 5、 2 6 を貫通し、 配線 2 1 ~ 2 3へ達している。 直径は 1 0 0 m、 最密部で はピッチ 2 5 0 mの面心格子状に配列されている。 I V H 3 1は、 層 2 7の表裏にある配線 2 3 と配線 2 4を接続する非貫通穴であり、 直径 は 5 0 mである。 なお、 D T H 3 0 と I V H 3 1、 D T H 3 0 と端子 5 0は互いに中心軸をずらして位置しており、 直列に配されることはな い。
アンダーフィル 4 0は、 誘電層 2 7 と同様の厚さ 5 0 mのエポキシ 接着フィルムから成る。 チップ 1 0 と基板 2 0を接着して F C D Aを行 なう とともに、 接着後は両者のギャップを埋めている。 流動性の調節に より、 接着時にアンダーフィル 4 0が D T H 3 0の加工穴を潰すことは ない。 本第 1実施例では、 アンダーフィル 4 0は基板 2 0の一部と見做 すこともできる。
端子 5 0は二次元的に配列されたボール グリ ッ ド アレイ （ B G A) である。 ピッチ 0. 6 mm、 マ ト リクス 3 0 x 3 0を以て合計 9 0 0 ピンを取り出せる。 ボールは直径 0. 3 8 mm、 高さ 0. 3 mmの鉛 / /錫 共晶半田 （融点 1 8 3 °C) から成る。 端子 5 0は、 ェンカブスラン ト 6 0の開口 6 1で端子パッ ド 3 2へ接続されている。 端子パッ ド 3 2は配 線 2 4の一部から成り、 直径は 0. 3 6 mmである。
ェンカブスラン ト 6 0は黒色のフイラ一入り ビフヱニール硬化型ェポ キシ樹脂から成る。 チップ 1 0 と基板 2 0をモールドするため、 低熱膨 張、 低弾性で耐湿性が高く、 アルファ線量が少ない材料 （ガラス転移温 度 1 3 5 °C以下での熱膨張係数 1 4 p p mZK、 曲げ弾性率 1 7 G P a、 吸湿率 0. 1 %、 線量 0 0 1 C /h r / c m 2以下） が用いられてい る。基板 2 0の下面でのモールド厚さは 0. 1 mm、基板 2 0の側面では 0. 2 mm、 チップ 1 0の側面では 0. 4 mmである。 チップ 1 0の背面 の開口 6 2は、 放熱のためモールドされていない。 L C S P 1のサイズ は 2 0 mm角、 モールド部分の高さは 0. 7 mmとなる。
図 3 (A)〜図 3 (E )は第 1実施例の L C S P 1の製造プロセス フ口 一図である。
図 3 (A)のプロセスでは、 プローブ検査が終了したウェハをチップ 1 0にダイシングする。
図 3 (B )のプロセスでは、 先ず、 導体層 2 1〜 2 3 と誘電層 2 5、 2 6から成る大面積のシー ト基板 7 0 ( 5 0 c m角〜 l m角、 基板 2 0が 多数取得できるサイズ） を用意する。 導体層 2 1 ~ 2 3には、 予め所定 の配線パターンをチップ 1 0が搭載されるべき位置へ繰り返し形成して おく。
次に、 接着シー 卜 7 1 (アンダーフィル 4 0 と成る） を基板 7 0の導 体層 2 1 の側へ仮接着する。 この後、 基板 7 0 とシー ト 7 1を貫通する 穴 8 0 (D T H 3 0 と成る） を所定の位置へドリルまたはレーザにより 加工する。
この次に、 検査良品のチップ 1 0の F C D Aを行なう。 穴 8 0 と接続 パッ ド 1 2の位置を合わせてチップ 1 0をシー ト 7 1の上へ搭載し、 加 熱と加圧を行なって基板 7 0 と本接着する。 このとき、 チップ 1 0 とシ ー ト 7 1 と基板 7 0は互いに密着するが、 穴 8 0は残る。 この作業を繰 り返して、 複数のチップ 1 0を基板 7 0へ順次接着してゆく。
最後に、 D T H 3 0を形成する。 予め導体層 2 3の配線パターンへめ つきレジス 卜を被せておき、 穴 8 0の側壁と底面へ選択的に銅めつきを 行なう。穴 8 0のァスぺク 卜比は約 1. 5であり、支障なくめつきを行な える。 こう して、 接続パッ ド 1 2 と導体層 2 1〜 2 3の配線とを接続す る。 D T H 3 0の内部は樹脂によって埋め込む。
図 3 (C )のプロセスでは、 先ず、 導体層 2 4 と誘電層 2 7 (接着シ一 卜） とから成るシー ト基板 7 2を用意する （サイズは基板 7 0 と同じ） 。 導体層 2 4には所定の配線パターンゃ端子パッ ド 3 2が形成されている, この基板 7 2の所定の位置へ穴 8 1 ( I V H 3 1 と成る） をレーザ加工 する。
次に、 図 3 ( B )のプロセスで既に D T H 3 0を加工した基板 7 0に対 して、 基板 7 2を位置合わせして積み重ねる。 そして、 基板 7 0 と基板 7 2を加熱と加圧により誘電層 2 7を介して接着する。 こう して、 これ らは穴 8 1を残して互いに密着する。
最後に、 I V H 3 1を形成する。 予め導体層 2 4の配線へめつきレジ ス トを施してから、 ァスぺク ト比が約 1の上記の穴に選択的に銅めつき を行なう。 こう して、 導体層 2 3 と 2 4の配線同士を接続する。
図 3 ( D )のプロセスでは、 先ず、 既に複数のチップ 1 0が搭載された 基板 7 0 と 7 2を、 チップ 1 0毎にチップと同じサイズで、 ダイシング または打ち抜きによって切り出す。 こう して、 チップ 1 0 と基板 2 0の 合体品が出来上がる。 - 次に、 トランスファ モールドによりェンカブスラン ト 6 0を形成す る。 上記の合体品を治具等により位置決めして、 モールド金型のキヤ ビ ティへ設置する。 ェンカブスラン ト 6 0の材料を金型に注入し、 加圧硬 化させた後、 離型させる。 上金型と下金型には突起を設けてあり、 成形 と同時にチップ 1 0の背面と端子パッ ド 3 2の位置に開口 6 1、 6 2を 加工する。
図 3 ( E )のプロセスでは、 ェンカプスラン ト 6 0の開口 6 1へ、 マス ク （ふるい） または吸着搬送等の方法により半田ボール 9 0を供給する。 この後、 半田ボール 9 0をリフロー加熱し、 端子パッ ド 3 2へ接合する ことにより、 端子 5 0を形成する。 こう して、 第 1実施例の L C S P 1 が完成する。
本第 1実施例の L C S P 1によれば、 表 1に掲げた目標を達成するこ とができる。
L C S P 1は、 チップ サイズと実効的に等しいサイズにまでパッケ ージを小型化できる効果がある。 パッケージ面積に占めるチップ 1 0の 面積比率、 すなわち実装効率として 9 4 %という非常に高い値が得られ る c
L C S P 1では、 端子 5 0のピッチを 0. 6 mmへ狭めることができ、 端子数 9 0 0 ピン、 端子密度 2 2 5 ピン / c m 2という多ピン化を達成 できる効果がある。 基板 2 0、 アンダーフィル 4 0、 及びェンカプスラ ン ト 6 0の熱膨張係数と弾性率を適切に設定することにより、 端子 5 0 や D T H 3 0に加わる熱応力を軽減し、 微細化を実現できる。 両者が同 等レベルの熱疲労寿命を十分確保するように、 一方に偏らせずにバラン ス良く配分する。 熱サイクル試験において、 5 0 0サイクル以上でも問 題が生じていない。
L C S P 1の実効的な熱膨張係数は約 9 p p mZKである。 従来技術 の C C S P ( 4〜 7 p p mZK) や MC S P ( 3 p p mZK) に比べて 実装先のプリ ン ト配線基板 （ PWB、 1 3〜 1 8 p p mZK) との熱膨 張差が少ないので、 端子 5 0のサイズとピツチを微細化しても疲労や破 断の問題が生じない。
チップ 1 0 と基板 2 0間の熱膨張差により D T H 3 0に加わる応力は、 基板 2 0の層 2 5、 2 6に低熱膨張材を用いることによって低減できる。 その上、 チップ 1 0 と基板 2 0間を埋めたァンダーフィル 4 0 と、 D T H 3 0の内部を埋めたインナーフィル樹脂によって分散できる。
端子 5 0や D T H 3 0に加わる熱応力、 さらにパッケージ検査時の外 力の低減には、 端子 5 0 と D T H 3 0や I V H 3 1をオファクシスで配 置したことの寄与も大きい。 端子 5 0から接続パッ ド 1 2へ到る応力の 直列伝達を避けることができるので、 クラックや剥がれが誘起されず、 熱的及び機械的な信頼性が向上する効果がある。 その上、 検査を安全に 実施できる。
ラ ミネー ト基板 2 0は、 端子 5 0の狭ピッチ、 多ピン化に対応した十 分な配線キャパシティを具備できる。 基板 2 0の仕様は、 先に課題の章 で述べた目標を達成している。 L C S P 1はライン ピッチ 0. 1 mmの 信号層 2 3 , 2 4を備えており、 直径 0. 1 mmの D T H 3 0 と直径 0. 0 5 mmの I VH 3 1を介して 9 0 0 ピンの端子 5 0 と接続パッ ド 1 2 の間を相互接続する。
ラ ミネー ト基板 2 0は、 C C S Pのセラ ミ ツク基板 （ライン ピッチ 0. 2〜 0. 4 mm) に比べて配線パターンを難なく微細化できる。 従来 の T C S Pの T A Bテープ （ライン ピッチ 0. 0 5〜 0. 1 mm) のよ うに接続パッ ドのレイァゥ トがチップ周辺に限定されていないので、 ル —ティ ングが容易であり、 極端にピッチを狭める必要はない。 簡易なプ ロセスにより配線形成を行なえる。
基板 2 0の多層化、 及び D TH 3 0 と I VH 3 1の形成は、 PWBの 製造で一般的に行なわれている簡便なプロセスと同様にして実施できる c チップ 1 0 とは別途に予め配線パターンと穴を形成した基板 7 0. 7 1 を積み重ねて接着し、 めっきすれば良く、 低コス トである。 基板 2 0の 厚さを考慮して、 D T H 3 0や I VH 3 1のァスぺク ト比は 2倍以下に 抑えてあり、 ファイ ン パターンのめっきが良好に行なえる。 このプロ セスは、 蒸着ゃフォ ト リ ソグラフィをウェハ プロセスで行なう MC S Pに比べて、 チップ コス トを削減できる効果がある。 エポキシ樹脂か ら成る基板 7 0、 7 1 は、 C C S Pのセラ ミ ック基板や T C S Pのポリ ィ ミ ドに比べて元来材料費が安い。 しかも、 セラミ ック基板よりシー ト の大型化が可能であり、 生産性が向上する。
D T H 3 0から成る F C Cは、 チップ 1 0に対して十分なチップ接続 を行なえる効果がある。チップ 1 0の全面から 0 . 2 5 m m面心ピッチで D T H 3 0を取り出すことができ、 接続密度に換算すると 3 2 0 0パッ ド / c m 2が可能である。 信号層 2 3、 2 4への接続の他、 パワー/グ ラン ド プレーン 2 1、 2 2へ多数の接続を行なう ことができる。 チッ プ周辺で接続する T C S Pのよう にチップ接続数によって端子数が制限 されず、 パッケージの内部配線長が長く ならない。
L C S P 1の内部配線長は従来の C C S P と同程度に短くできる。 そ の上、 C C S P基板 （誘電率 5〜 1 0、 タングステンノモリブデン） よ り基板 2 0 (誘電率〜 4、 銅） の方が誘電率と抵抗が低いので、 伝播デ ィ レイがさらに短縮される効果がある。 また、 内部配線長が短いことに より同時切替ノイズや干渉ノイズの影響を受け難い。 これに加えて、 L C S P 1 は層 2 1、 2 2にパワー グラン ド プレーンを備えているの で、 イ ンダクタンスが低減され、 ノイズを抑制できる効果がある。
D T H 3 0 と接続パッ ド 1 2の接続は、 めっきプロセスにより一括し て行なえる。 T C S Pのようなシングル ポイ ン ト ボンディ ングに比 ベて製造スループッ 卜が高く 、 生産装置が安いので、 低コス 卜化できる 効果がある。
アンダーフィル 4 0は、 D T H 3 0を補強すると同時に、 チップ 1 0 と基板 2 0のギヤップを充填して封止する。 さらに、 ェンカブスラン ト 6 0には特に吸湿率の少ない材料を用いてチップ 1 0 と基板 2 0を封止 するので、 耐湿信頼性が向上する効果がある。 パッケージ評価において 慣用的なプレツ シャ ク ッカー試験及び高温高湿試験を実施しても不良 は発生していない。 モールド パッケージにおいてしばしば問題となる リ フロー クラックは、 ノ ッケージ サイズが小さいことにより問題に ならない。
外気からの吸湿は、 チップ 1 0 とアンダーフィル 6 0 と基板 2 0相互 の接合界面を封止し、 基板 2 0の側面に配線 2 1〜 2 3を露出させず、 D TH 3 0を層 2 7で塞ぎ、 配線 24及び I V H 3 1の表面をェンカブ スラン ト 6 0で覆うことによって阻止できる。 また、 D TH 3 0と I V H 3 1のサイズは端子パッ ド 3 2より小さ く してあり、 吸湿が生じ難い。 さらに、 上述したように端子 5 0と D T H 3 0と I V H 3 1の配置を互 いにシフ 卜することにより、 端子パッ ド 3 2から接続パッ ド 1 2までの 相互接続経路が、 基板 2 0とアンダーフ ィル 4 0の厚さよりも冗長にな る。 すなわち、 水分が端子パッ ド 3 2の周囲から I VH 3 1 と DTH 3 0の導体界面を経て浸入する経路を迂回させることができる。
なお、 ェンカブスラン ト 6 0は、 封止と共にチップ 1 0と基板 2 0を 損傷から防護するので、 製品出荷や PWB実装における取り扱いを安全 且つ容易にする効果がある。
放熱に関して、 第 1実施例では、 チップ 1 0の背面の開口 6 2から非 常に低い熱抵抗で冷却できる効果がある。 チップ 1 0の回路面 1 1から 背面までの熱抵抗は 0.0 0 5 ZWであり、殆ど無視できる。背面には 熱伝導グリース、 熱伝導接着剤等により、 ヒー 卜 スプレッダ、 ヒー ト シンク、 フィ ン、 ペルチヱ素子等を取り付ける。 例えばフィ ンとグリー スを用いて強制空冷を行なう場合の熱抵抗は、 フィ ンが 5°CZW以下、 グリースが 0. 5 °CZW以下に低減できる。 したがって、チップ 1 0の発 熱量が 1 0 W以上であっても放熱が可能である。
以上説明してきたように、 第 1実施例の L C S P 1は、 多ピン、 小型、 且つ高速であることから、 特にマイクロプロセッサ （MPU) 、 デジ夕 ル シグナル プロセッサ （ D S P ) 、 ゲー ト アレイ、 A S I C ( A p l i c a t i o n S p e c i f i c i n t e g r a t i o n C i r c u i t ) 等のパッケージとして好適である。 次に、 本発明に基づ く派生的な幾つかの構成について述べる。 第 1実施例のパッケージ サイズは 2 0 mm角であつたが、 これはチ ップのサイズに応じて変更できる。 但し、 PWB設計の自動化や、 運搬、 実装時の取り扱いを考慮すると、 或る程度は標準化されるべきである。 ここでは、 MPU、 D S P、 ゲー ト アレイ、 A S I C等のチップを想 定した 3〜 2 5 mm角 （ 1 mm刻み） の正方形と、 ダイナミ ック ラン ダム アクセス メモリ （DRAM) やスタティ ック ラ ンダム ァク セス メモリ （S RAM) 等のチップを想定した （3 ± 1 ) x ( 7 ± l ) 〜 ( 1 1 ± 1 ) X ( 2 5 ± 1 ) mm 2 ( l mm刻み） の長方形とを、 L C S Pに適したサイズとして認める。 但し、 本発明の適用がこのサイズ にのみ限定されるわけではない。
第 1実施例の端子ピッチは 0.6 mmであるが、チップのサイズと端子 数に応じて選択できる。 例えば、 チップ サイズが小さいか、 L C S P の実装先が P WBより低熱膨張のセラ ミ ック基板等である場合は、 端子 ピッチを狭めることが容易である。 但し、 パッケージ サイズと同様の 理由により取り扱い易いピッチとして、 0. 3〜 1.0mm ( 0. 1 mm刻 み） と 1 0〜4 0m i 1 ( 1 0m i 1刻み） の正方格子または面心格子 を L C S Pの端子ピッチとして設定する。
端子の種類は、 第 1実施例に用いた B G Aに限らず、 カラム グリ ッ ド アレイ （ C G A )や、 マイクロピン グリ ッ ド アレイ （ M P G A )ヽ ラン ド グリ ッ ド アレイ （L G A) 等を適用できる。 但し、 PWBへ の自動マウン 卜、 一括リ フロー半田付け、 検査ソケッ 卜等を配慮して決 める必要がある。 特に、 C G Aや MP G Aでは基板との接合が高融点の 半田やろう材に成るので、 ラ ミネー ト基板のガラス転移温度や耐熱性に 十分配慮して用いる必要がある。
端子の構造は、 第 1実施例では共晶半田のボールであるが、 他の構造 のボールやバンプも採用できる。 例えば、 半田めつきバンプ、 錫 Z銀半 田ボール、 金 ニッケルめっきバンプ、 金スタツ ド バンプ、 銅めつき バンプ等が候補である。 プロセスとの整合性ゃコス 卜、 高さのばらつき、 検査ソケッ 卜との接触抵抗、 P W Bからのリペア等に配慮して最適な方 法を選択する。
端子をかなり狭ピッチ化する必要があるか、 使用環境が厳しい場合、 またはバーンィ ン試験などでの検査性を向上する必要がある場合等には、 端子や基板にコンプライアンスを持たせることが可能である。 例えば、 低弾性樹脂のバンプをコアとして、 この表面に金等のォ一ヴアーコ一ト を被覆することにより、 応力を吸収する端子が得られる。 また、 L C S Pの基板、 アンダーフィル、 及びェンカプスラン 卜に低弾性材料を用い ることにより、 これらの部分が弾性変形するので、 端子に加わる応力が 減殺される。 但し、 適切な低応力化には弾性率と共に熱膨張係数も重要 であり、 誘電率、 吸湿率、 ガラス転移温度等との兼ね合いにも配慮すベ きである。
基板の種類として、 第 1実施例では予め配線を形成したフィルム （シ — 卜） を接着積層するフィルム積層基板を用いている。 配線キャパシテ ィを必要とする場合、 この基板に限るわけではなく、 他のア ドヴア ンス ト型基板も採用可能である。 例えば、 感光性エポキシ樹脂等の塗布と銅 めっきにより形成するビルドアップ型基板、 別途金属板に形成した配線 層をコア基板に転写する転写型基板等がある。 何れもライ ン幅 5 0 m 程度のパターニングが可能であるので、 プロセス上の取り扱いゃコス ト を考慮して選択する。
基板の誘電材料は、 第 1実施例では典型的なエポキシ樹脂を用いてい る。 理由は、 廉価であり入手し易く、 比較的種々の特性のバランスが良 いからである。 しかし、 より高い性能を求める場合には他の材料を用い るこ とができる。 例えば、 誘電率や誘電正接の低減やガラス転移温度の 向上のため、 ビスマレイ ミ ドー 卜 リアジン樹脂、 マレイ ミ ド—スチリル 樹脂、 ポリイ ミ ド樹脂、 フッ化ポリマ等を用いる。 低熱膨張化のために は、 基材へガラス、 シリカ、 ァラ ミ ド等の繊維や、 シリカ、 セラ ミ ック、 エラス トマ、 ポリマ等のフィ ラーを混入する方法を行なう。 この他にセ ラ ミ ッ クや、 銅/イ ンバ /銅または銅 モリ ブデン/銅等のリ ジッ ド ベースを用いる方法もある。 低ノイズ化のためデカップリ ング キャパ シ夕が必要な場合には、 パワー/グラン ド プレーンの間に高誘電層を 設ける。 例えば、 誘電率 1 0程度のセラ ミ ック フイ ラ一入りエポキシ 樹脂や、 チタ ン酸バリ ウムを焼結または窒化シ リ コ ンを堆積したリ ジッ ド ベース等を利用する。
基板の配線ゃヴアイァ Zスルー ホール （V H Z T H ) の導体材料に は、 通常、 銅を多用するが、 所望の機能によって異なる材料を用いる。 例えば、 信号線の反射ノィズを低減するために終端抵抗を設ける場合に は、 高抵抗のニッケル合金フィルムを他の誘電層と共に積み重ねるか、 抵抗ペース 卜をスク リーン印刷する等の方法を実施できる。 配線や V H ノ T Hにつながる端子やチップのパッ ドには、 F C Cや端子に対するバ リ ア メ タルとして、 または半田付け性や接合強度を高めたり、 パッケ ージのリペアを可能にするため、 クロム、 チタン、 ニッケル、 タ ングス テン、 銅、 金等をメ タライズする場合がある。
配線は、 第 1実施例では予め基板の銅箔をエッチングすることにより 形成しているが、 プロセスに応じてめつきによって形成する場合もある。 V H Z T Hは、 第 1実施例ではアディティ ヴ法によって穴の側面と底面 に選択的に銅めつきを行なっている。 めっき方法として、 凹パターンや 穴を導体で充填する方法 （例えばカラム V H、 スタック ト V H ) や、 パ ネルめつきを行なった後にパターニングを行なうサブトラクテイ ヴ法を 採り得る。 一般的にアディティ ヴ法の方がサブトラクテイヴ法よりァス ぺク ト比の高い加工が行なえるので、 配線キャパシティを稼げるが、 め つき液のコン トロールはやや難しくなる。
配線の構成としては、 第 1実施例のような信号層とパワーノグラン ド プレーンの配置の他、 マイクロス ト リ ップ、 ス ト リ ップライン、 オフセ ッ ト ス ト リ ップライン等を取り得る。 VHZTHの構成として、 第 1 実施例では、 DTH 3 0と I VH 3 1を用いている。 層間接続は、 基板 の仕様に応じてブライン ド ヴアイァ、 埋め込むヴアイァ、 スルー ヴ アイァ、 通例のめっきスルー ホール等を使い分けることができる。
F C Cは、 第 1実施例では銅めつきされた D T H 3 0から成るが、 ノく ンプ構造とすることも勿論可能である。 端子に用いるボールやバンプと 同様に、 共晶半田、 高融点半田、 金、 銅、 導電性接着剤等の材料から選 定できる。 形成方法にも、 めっき、 蒸着、 ワイア パンピング、 転写等 の様々な選択肢がある。 上述したコンプライアン ト構造のバンプも適用 し得る。 但し、 当然のことながら、 チップや基板との相性、 導通抵抗、 耐熱性、 コス ト等を考慮せねばならない。
アンダーフィルは、 第 1実施例では F C C (D TH 3 0 ) を接続する 前に供給している。 基板 2 0と同じ材料のエポキシ接着フィルムから成 り、 基板 2 0の一部と見做して良い。 しかし、 F C Cがバンプの場合に は、 F C Cを接続した後でアンダーフィルをチップと基板の間に充填す る必要があり、 特に低粘度 （く 2 0 K c p s ) であることが重要になる。 充填は毛細管現象を利用して行なわれるため、 粘度が高いと作業時間が かかる。 粘度の他は、 低熱膨張係数 （< 4 0 p pmZK) 、 接着性、 耐 湿性、 低アルファ線量 （く 0.0 0 5 CZh r /c m 2) 、 低塩素イオン (く 1 0 p p m) 、 高ガラス転移温度 （〉 1 3 0 °C) 等の特性が求めら れる。 アンダーフィルの基材としては、 フエノール硬化型やビフヱニール硬 化型等のエポキシ系樹脂が代表的であり、 この基材へセラ ミ ックゃシリ 力等の低熱膨張材のフイ ラ一を混入した複合材を用いる。 この他、 良く 知られている封止材料としては、 シリ コーン系樹脂、 ウレタン系樹脂等 や、 エポキシ樹脂ベースの中に可撓化剤のシリ コーン粒子等を分散させ た海島構造の樹脂があり、 これらの中から適切な材料を選ぶ。
ェンカブスラン トは、 第 1実施例ではフィ ラー入り ビフヱニール硬化 型エポキシ樹脂から成り、 卜ランスファー モールドを行なったが、 他 の材料や形成方法を用いるこ とが可能である。 ェンカプスラ ン 卜の材料 はアンダーフィルとほぼ類似しているが、 特に低熱膨張係数且つ低弾性 率で耐湿性が高いこ とが望ま しい。
ェンカブスラン トの形成は、 必要な信頼性や所有する装置に応じて、 トランスファ一 モールドに加え、 塗布、 印刷、 ポッティ ング、 接着等、 種々の方法により実施することができる。 例えば、 従来技術の M C S P のようなイ ンナ一 バンプまたは L G Aを形成した後に トラ ンスファ モールドを行なう方法、 予め開口を加工した保護フィルムを基板 2 0の 上に融着する方法、 ェンカプスラ ン トを被せた後にレーザ加工や露光に より開口を加工する方法、 開口と成る部分を除けてスク リーン印刷する 方法、 端子を形成した後に端子以外の部分を樹脂槽に浸潰する方法、 ァ ンダ一フィルと同時にオーバーコー トする方法等を取り得る。 また、 耐 湿性に対する要求があま り厳しく ない場合には、 I V Hを形成した誘電 層をェンカブスラン ト として代用するこ とができる。
ェンカブスラン トとして、 第 1実施例ではチップ 1 0の背面まで覆つ ている。 これは、 耐湿性の向上に加えて、 モールド部分の剥離を抑える 効果もある。 基板表面と共にどこまで被覆するかは、 ェンカブスラン ト の形成方法と耐湿性の仕様に対応して配慮すべきである。 この他、 製造プロセスに関して、 第 1実施例ではウェハからチップ 1 0を切りだした後、 検査良品のチップ 1 0を大面積のシー ト基板 7 0に 並べてゆく。 チップの歩留まりが比較的高いか、 チップ サイズが小さ いような場合には、 ウェハに配線フ ィ ルム （ウェハ面積と同程度） を接 着して V HZT H等を形成し、 その後にフ イルム付きチップを切り出す プロセスの方が簡便である。
ここまで述べたように、 本発明は、 、。ッケージの狙いに応じて様々な 構成を取り得る故、 広範な適用が可能である。 その中から幾つかの実施 例について、 次に説明する。
図 4は、 本発明の第 2実施例の C S Pの縦断面構造図である。 図 4に おいて、 L C S P 1 0 0は、 集積回路チップ 1 1 0、 ラ ミネー 卜配線基 板 1 2 0、 外部端子 1 6 0、 アンダーフィノレ 1 7 0、 ェンカブスラン ト 1 8 0から構成されている。 チップ 1 1 0は、 同じエリア サイズの基 板 1 2 0へバンプ （ F C.C ) 1 5 0によりフリ ップ チップ接続されて いる。 チップ 1 1 0の接続パッ ド 1 1 1 は、 'ンプ 1 5 0により基板 1 2 0の接続パッ ド 1 4 0へ接続され、 パッ ド 1 4 0から導体層 1 2 1 1 2 6の配線とイ ンターステイ シャル ヴアイァ ホール （ I V H) 1 4 1 1 4 2、 バリ イ ド ヴアイァ ホーノレ （ B V H ) 1 4 3 1 4 4 またはスルー ヴアイァ ホール （T V H) 1 4 5を介して、 端子 1 6 0へ相互接続されている。 アンダーフ ィ ル 1 Ί 0はチップ 1 1 0 と基板 1 2 0の間に充填されている。 ェンカプスラン ト 1 8 0は、 端子 1 6 0 における開口部を除き、 基板 1 2 0の表面と側面、 アンダーフ ィ ル 1 7 0 とチップ 1 1 0の側面を保護している。
チップ 1 1 0は、 シリ コン大規模集積回路素子から成る。 エリア サ ィズは 1 8. 4 mm角、 厚さは 0. 3 mmである。 くンプ 1 5 0 との接続 パッ ド 1 1 1は直径 5 0 z mである。 ベース メタル層として金/二ッ ケル タングステンがメタライズされている。
基板 1 2 0は、 導体層 1 2 1〜 1 2 6、 誘電層 1 3 1 〜 1 3 5から成 るビルドアップ型ラ ミネ一 ト配線基板から成る。 内側の導体層 1 2 2〜 1 2 5 と誘電層 1 3 2〜 1 3 4がラ ミネー ト ベース、 外側の残りの層 が追加積層部分である。 ベースは B V H 1 4 3、 1 4 4 と T V H 1 4 5、 追加積層部分はバンプ 1 5 0の接続パッ ド 1 4 0 と I VH 1 4 1 と 1 4 2を備えている。 基板 1 2 0全体のサイズはチップと同じであり、 厚さ は 0. 3 5 mmである。
基板 1 2 0のベース部分は銅クラ ッ ド ラ ミネー トから成る。 ベース 導体層 1 2 2 と 1 2 5は主に信号配線を担っている。 厚さは 1 8 ;t m、 幅 8 0 m、 ピッチ 1 6 0 / mである。 ベース導体層 1 2 3 と 1 2 4は、 厚さ 1 8 πιのパワー Zグラン ド プレーンである。 ベース誘電層 1 3 2〜 1 3 4は低熱膨張フィ ラー入りマレイ ミ ドースチリル樹脂 （誘電率 3. 7 , 熱膨張係数 8 p p mZK、 ガラス転移温度 > 3 0 0 °C )から成り、 各層の厚さは 1 0 0 mである。
ベース部分に形成された B V H 1 4 3、 1 4 4は導体層 1 2 2 と 1 2 3、 または層 1 2 4 と 1 2 5を接続し、 T V H 1 4 5は誘電層 1 3 2〜 1 3 4を貫通して導体層 1 2 2 と 1 2 5を接続している。 両者の直径は 1 0 0 ;c mであり、 めっき銅の側壁の内部はイ ンナーフィル樹脂により 充填されている。
追加積層部分の導体層 1 2 1 と 1 2 6は、 バンプ 1 5 0や端子 1 6 0 との接続及び信号配線を担っている。 信号配線は厚さ 5 mのめつき銅 から成り、 最密部のライ ン幅は 2 0 /z m、 ライ ン ピッチは 4 0 fx mで ある。 層 1 2 1 の接続パッ ド 1 4 0は、 接続パッ ド 1 1 1 に対応した位 置に形成されており、 直径 5 0 である。 周囲には半田レジス トがコ —ティ ングされている。 追加誘電層 1 3 1 と 1 3 5はポリイ ミ ド接着フ イルム （誘電率 3.5、 熱膨張係数 1 3 p p mZK、 ガラス転移温度 > 3 0 0 °C) から成り、 導体層 1 2 1または 1 2 6を含めたそれぞれの厚さ は 2 5 mである。
追加積層部分に形成された I V H 1 4 1、 1 4 2は、 それぞれ、 導体 層 1 2 1 と 1 2 2、 層 1 2 5と 1 2 6を接続している。 直径は 3 0 μπι であり、 内部はめつき銅により埋まっている。 接続パッ ド 1 4 1を I V Η 1 4 1の上に、 端子 1 6 0を I VH 1 4 2の上に配することが可能で ある （パッ ド オン ホール） 。 I VH 1 4 1、 1 4 2と B VH 1 4 3、 1 44、 T V H 1 4 5との配置は互いにシフ トしており、 直列には並ん でいない。
F C Cバンプ 1 5 0は、 蒸着またはめつきによる錫 Z銀共晶半田 （融 点 2 2 1 、 熱膨張係数約 3 0 p p m/K) から成る。 チップ 1 1 0の ノヽ。ッ ド 1 1 1 と基板 1 2 0のパッ ド 1 4 0を接続している。 樽形状の最 大直径は約 6 0 であり、 最密部ではピッチ 1 0 0 mで配列されて いる。
端子 1 6 0は導体層 1 2 6上の銅めつきインナー バンプから成り、 側面はェンカブスラン 卜 1 8 0により封止されている。直径は 0. 3 mm、 高さは 0. 2mmである。 二次元マ ト リクス 34 x 34、 ピッチ 0. 5 m mのラン ド グリ ッ ド アレイ （ L G A) を構成しており、 総端子数は 1 1 5 6 ピンである。
アンダーフィノレ 1 7 0とェンカプスラン ト 1 8 0は同じフイラ一入り エポキシ樹脂材料 （黒色、 粘度 1 9 K c p s、 熱膨張係数 24 p p mZ K、 曲げ弾性率 8 G P a、 ガラス転移温度 1 4 0て、 吸湿率く 0. 1 %) から成る。 アンダーフィル 1 7 0はチップ 1 1 0と基板 1 2 0の間のギ ャップを充填し、 ェンカブスラン ト 1 8 0は基板 1 2 0の表面と側面及 びチップ 1 1 0の側面を封止している。 チップ 1 1 0の背面は第 1実施 例と同様に放熱部品を取り付けるために被覆されていない。 アンダーフ ィル 1 7 0の厚さは 5 0 μ ΐΉ、 ェンカブスラン ト 1 8 0の基板 1 2 0の 表面での厚さは 0. 2 mm (端子 1 6 0と同じ） 、 側面での最大厚さは片 側 0.3 mmである。 これにより L C S P 1 0 0のサイズは 1 9 mm角、 高さ 0. 9 mmとなる。
第 2実施例の L C S P 1 0 0の製造は、 以下に述べるプロセスにより 行なう。
先ず、 ウェハの状態でチップ 1 1 0に接続パッ ド 1 1 1を予め形成し、 この上にバンプ 1 5 0を蒸着またはめつきによって形成する。 それから、 ウェハのプローブ検査を行ない、 ダイシングした後、 良品を選別する。 基板 1 2 0は、 先ずベース部分を作成する。 通常のプリ ン ト配線基板 (PWB) と同様のプロセスに従って、 B VH 1 4 3を形成した銅箔層
1 2 2と内層配線層 1 2 3及び誘電層 1 3 2と、 同じく B VH 1 44を 形成した内層配線層 1 24と銅箔層 1 2 5及び誘電層 1 34とを、 プリ プレダである誘電層 1 2 3によって接着し、 これらを貫通する T VH 1 4 5を ドリル加工してパネル銅めつきを行ない、 銅箔層 1 2 2と 1 2 5 に外層配線をパターニングし、 TVH 1 4 5と BVH 1 4 3、 1 44を 樹脂により穴埋めする。
基板 1 2 0の追加積層部分は、 ポリイ ミ ド接着フィルムである誘電層 1 3 1 と 1 3 5へそれぞれ I V H 1 4 1、 1 4 2をレーザ加工し、 誘電 層 1 3 1 と 1 3 5をべ一ス部分の両面に加熱と加圧により接着し、 I V H I 4 1、 1 4 2の内部を銅めつきによって埋め込み、 誘電層 1 3 1 と
1 3 5の表面にパネル銅めつきを行ない、 銅めつき面に配線層 1 2 1 と 1 2 6をパターニングし、 配線層 1 2 6の上に銅めつきにより端子 1 6 0を形成し、 接続パッ ド 1 4 0を除いて配線層 1 2 1の表面に半田レジ ス トを形成する。 こう して完成した大型基板 （ 5 0 c n！〜 l m角） をチ ップ 1 1 0 と同じサイズに切り出し、 基板 1 2 0が完成する。
次に、 良品のチップ 1 1 0を個片基板 1 2 0にフリ ップ チップ接続 する。 加熱してバンプ 1 5 0を一括リフローすることにより、 ノ、。ッ ド 1 1 1 と 1 4 0が接続される。
最後に、 アンダーフィル 1 7 0 とェンカブスラン ト 1 8 0を形成する c チップ 1 1 0の背面を治具に取付け、 アンダーフィル 1 7 0 とェンカブ スラン ト 1 8 0の材料から成る樹脂槽にポッティ ングする。 チップ 1 1 0 と基板 1 2 0の透き間には毛細管現象によって樹脂が充填される。 チ ップ 1 1 0の側面と、 ¾板 1 2 0の側面及び表面、 端子 1 6 0の表面は 所定の厚さの樹脂で覆われる。 樹脂が硬化した後、 基板 1 2 0の表面側 を端子 1 6 0が露出するまで研磨する。 これにより、 端子 1 6 0 とェン カプスラン ト 1 8 0の高さが揃う。 こう して、 L C S P 1 0 0が完成す る。
本第 2実施例の L C S P 1 0 0によれば、 第 1実施例と同様に目標仕 様を達成できる。
L C S P 1 0 0は、 チップを高密度にパッケージングできる効果があ る。 第 1実施例と同じく 9 4 %という高い実装効率が得られている。 し かも、 L C S P 1 0 0では、端子ピッチを第 1実施例の 0. 6 mmからさ らに 0. 5 mmへ狭めることができる。端子数は、第 1実施例に比べてパ ッケージ サイズが一回り小さいにも関わらず、 さらに 1 0 0 0 ピンを 超える多ピン化を実現できる効果がある。
端子 1 6 0の狭ピッチ化は特に基板 1 2 0の熱応力を低減した効果に よる処が大きい。 手段の章で既に述べたように、 基板 1 2 0の熱膨張係 数 α ~ 9力く、 バンプ 1 5 0に対する端子 1 6 0のサイズの比率をァ = 6 として、 3 (ァ + 5 ) （ァ + 1 )= 4. 7≤ a 3 (ァ + 3 5 )ノ（ァ + 7 ) = 9. 5 ^·満たしている。 これにより、 L C S P 1 0 0を PWBヘリフロ 一半田付けした場合に、 アンダーフィル 1 7 0で捕強されたバンプ 1 5 0 と端子 1 6 0の半田付け部とは両方共に十分な熱疲労寿命を保証でき る。 L C S P 1 0 0全体の実効的な熱膨張係数は〜 1 1であり、 第 1実 施例よりさらに PWBに近付いているので、 端子 1 6 0を微細化しても 許容される。 また、 L C S P 1 0 0の底面を研磨したことにより端子 1 6 0の高さばらつきが無くなるので、 端子 1 6 0が微細であってもリフ ローする際に接続不良が生じない。
第 2実施例の基板 1 2 0は、 第 1実施例よりさらに配線キャパシティ を増しており、 端子 1 6 0の多ピン化を助けている。 ライン ピッチ 4 0 μ mの信号層 1 2 1、 1 2 6 と、 ライン ピッチ 1 6 0 mの信号層 1 2 2、 1 2 5 と、 ノ、0ヮーノグラン ド プレーン 1 2 3、 1 2 4を備え ており、 1 0 0 0 ピン強の端子数に対応し得る。
I V H 1 4 1 , 1 4 2、 B V H 1 4 3、 1 4 4、 T V H 1 4 5では、 誘電層 1 3 1〜 1 3 5が薄いことによりァスぺク 卜比が小さい。 銅めつ きに支障を来すことなく、 小径化することができる。 その上、 I V H 1 4 1 と 1 4 2にはパッ ド ォン ホール配置が可能であり、 配線密度の 向上に寄与している。 なお、 さらに配線密度を向上する必要がある場合 には、 I V H 1 4 1 と 1 4 2 と同様に、 B V H 1 4 3、 1 4 4、 T V H 1 4 5の内部を導体で埋め込む。 これにより、 導体カラムから成るスタ ック ト V Hを構成でき、 配線自由度が数倍以上向上する。
基板 1 2 0の誘電率（~ 3. 6 ) は、 第 1実施例に比べてさらに低減し ている。 これに加えて、 高密度のバンプ 1 5 0及び配線層 1 2 1、 1 2 2、 1 2 5、 1 2 6によってパッケージ内部配線長を短縮できる。 した がって、 信号伝播ディ レイは従来技術の C S Pに比べると大幅に改善さ れる。 また、 当然ながら、 配線長短縮とパワー/グラン ド プレーン 1 2 3、 1 2 4の効果により、 低ノイズ化を実現でき、 安定した給電を行 なえる効果がある。
基板 1 2 0の製作は、 チップ 1 1 0 とは別途に大型基板で一括して行 なうので、 多層且つファイ ン ピッチであっても懸念されるほどのコス ト上昇は無い。 材料及び設備の状況によるので一概には言えないが、 比 較的多く の層数と微細な配線を必要とするような場合には、 完工基板に チップを後付けする第 2実施例 （ 6配線層） のバンプ接続の方が、 第 1 実施例 （ 4配線層） のダイ レク ト スルー ホール接続に比べ T、 低コ ス 卜化されることがある。
バンプ 1 5 0の接続では、基板 1 2 0のガラス転移温度（〉 3 0 0 °C ) 力、'バンプ 1 5 0の融点 （ 2 2 1 °C ) より十分高いので、 一括リ フローす る際に特に問題は無い。 パ 'ンプ 1 5 0のピッチは、 アンダーフィル 1 7 0の充填効果によって 0 . 1 m mという極めて微細化を実現できる。アン グーフィル 1 7 0の熱膨張係数はバンプ 1 5 0の値に実効的に整合して いるので、 熱膨張の点でアンダーフィル 1 7 0 とバンプ 1 5 0は均質な 材料に見える。 熱応力は両者から成るプレー 卜全体に分散されるので、 バンプ 1 5 0の十分な信頼性を確保できる。 熱サイクルによる加速寿命 試験の結果は良好である。
アンダーフィル 1 7 0 とェンカブスラ ン ト 1 8 0は、 同時形成するこ とによりプロセスを簡略化できる効果がある。 低粘度樹脂材料へポッテ ィ ングするこ とにより、 アンダーフィル 1 7 0の注入時間が短ぐて済み、 プロセス スループッ 卜が向上する。 ェンカプスラン ト 1 8 0の厚さは、 ポッティ ング条件を適正化するこ とにより、 所望の値で安定する。 また、 この樹脂材料は低弾性であるこ とから、 チップ 1 1 0や基板 1 2 0に加 わる内部応力を抑制でき、 信頼性も向上する。
L C S P 1 0 0の吸湿は、 アンダーフィル 1 7 0 とェンカブスラン 卜 1 8 0両者によって、 基板 1 2 0の表面からチップ 1 1 0の側面までを 全面的に覆うことにより防止している。 I VH 1 4 1、 1 4 2、 B V H 1 4 3、 1 44、 TVH 1 4 5の内部は埋め込み構造とし、 これらを互 いにシフ 卜配置し、 さらに誘電層 1 3 1や 1 3 5により BVH 1 4 3、
1 44、 T V H I 4 5をカバーしているので、 外気からの水の浸入が極 めて起こり難い。 このような配慮により、 耐湿試験を十分満足する結果 が得られている。
以上述べたように、 本第 2実施例の L C S P 1 00は、 第 1実施例の L C S P 1よりさらに F C Cと端子の多ピン化と、 配線キャパシティの 向上が可能となる。 言うまでもないが、 従来技術の C C S P、 T C S P、 MC S Pに比べると、 その効果は絶大である。 ハイーエン ド チップへ の適用を推奨する。 第 2実施例には高性能ィンタポ一ザ基板を用いてい るため、 第 1実施例よりパッケージ全体のコス トは若干上がるものの、 チップ接続密度や端子密度当たりのコス トは第 1実施例とコンパラブル であり、 差額に十分見合う効果を獲得することができる。
例えば、 その十分な配線キャパシティを活かして、 チップ 1 1 0の接 続パッ ド 1 1 1からバンプ 1 5 0と信号層 1 2 1、 1 2 2と再びバンプ
1 5 0を経て他の接続パッ ド 1 1 1に達するイ ンターコネクショ ンを設 けることができる。 基板 1 2 0の銅配線は、 チップ 1 1 0上のアルミ配 線に比べて抵抗率が低く、 断面積が大きく、 且つ誘電率が低いことから、 高速なチップ内部配線すなわちィン トラチップ ハイウェイが実現でき る。 特にチップ内部の長距離配線、 例えばデータ バス等にこのインタ 一コネクショ ンを適用することにより、 チップ 1 1 0の高速動作に貢献 できる効果がある。
また、 第 2実施例では、 フリ ップ チップ接続を行なう前にチップ 1 1 0と基板 1 2 0を全く個別に製作するため、 マルチチップ構成の L C S Pを容易に実現できる。 例えば、 1 0 mm角前後のチップ 4個を 2 0 m m角の基板に実装し、 十分な配線キャパシティを擁する基板の内部に、 各チップから端子までの配線と、 チップ間の相互接続とを設ける。 こう して、 4チップ 1パッケージとしてのまとまった機能と取り扱いが実現 可能になり、 性能の向上と P W B実装コス トの削減が図れる。 但し、 マ ルチチップ L C S Pは、 チップ数のべき乗で歩留まりが落ちるので、 バ ーンィ ン試験等に対する良品率が非常に高いチップへ適用することが望 ましい。
なお、 本発明は F C Cとラ ミネ一卜基板による L C S Pであることが 要件であり、 第 2実施例に示した構成やプロセスによって徒に限定され ない。 例えば、 ¾板の材料や層数等は、 チップのパッ ド数ゃ配置、 端子 ピッチや数、 動作周波数、 許容ノィズ量、 使用環境、 目標コス ト等々に 応じて変えらるべきである。 バンプの材料や形成方法等は、 チップのパ ッ ド数やピッチ、 チップ コス トへの負荷、 基板の耐熱性、 リフ口一設 備、 接合強度、 疲労寿命等を総合的に勘案して決める。 端子の形状ゃピ ツチ等の選択は、 疲労寿命、 検査性、 出荷形態、 パッケージと P W Bの 反り、 P W Bの設計ノ実装コス 卜、 一括リフロー時の歩留まり等に依存 する。 アンダーフィルやェンカブスラン トの材料や供給方法等は、 誘起 応力、 接着性、 耐湿性、 ポッ ト ライフ、 目標作業時間、 外観等に呼応 して、 本発明をモディ ファイする。
さて、 ここまで述べた第 1実施例や第 2実施例は多ピン、 小型、 且つ 高速化を主目的としてきたが、 以下ではさらに低コスト化を主眼とした 実施例について説明する。
図 5は、 本発明の第 3実施例の C S Pの縦断面構造図である。 図 5に おいて、 L C S P 2 0 0は、 集積回路チップ 2 1 0、 ラ ミネ一 ト配線基 板 2 2 0、 外部端子 2 3 0、 ェンカブスラン 卜 2 4 0から構成されてい る。 チップ 2 1 0は同等サイズの基板 2 2 0へフリ ップ チップ ダイ アタ ッチ （ F C D A) されている。 チップ 2 1 0の接続パッ ド 2 1 1は、 ダイ レク ト ヴアイァ ホール （D V H、 F C C ) 2 2 3により基板 2 2 0の導体層 2 2 2へ接続され、 導体層 2 2 2の配線を介して端子 2 3 0へ相互接続されている。 基板 2 2 0の誘電層 2 2 1はアンダーフィル を兼ねており、 チップ 2 1 0 と導体層 2 2 2の間を埋めている。 ェンカ プスラン 卜 2 4 0は、 端子 2 3 0の位置の開口部を除いて、 基板 2 2 0 の表面を保護している。
チップ 2 1 0は大規模集積回路から成り、 チップ形状は 2 1 X 9 mm 2の長方形、厚さは 0. 1 5 mmである。ハ°ッケージ サイズはチップ サ ィズと全く 同じであり、端子 2 3 0を含めた高さは 0. 4 mmである。 チ ップ 2 1 0の接続パッ ド 2 1 1はニッケル Zアルミニゥムから成り、 8 0 m角、 最近接部のピッチは 1 2 0 mである。
基板 2 2 0は誘電層 2 2 1 と導体層 2 2 2から成り、 D VH 2 2 3を 備えている。 誘電層兼アンダーフィル 2 2 1は、 エラス トマ微粒子を分 散させた海島構造のエポキシ接着フィルム （誘電率 4、 熱膨張係数 1 6 p p mZK、 曲げ弾性率 1 1 G P a、 ガラス転移温度 1 7 0 °C、 吸湿率 < 0. 1 %)から成る。 その厚さは 7 5 mである。 チップ 2 1 0の表面 はアンダーフィル 2 2 1により封止されている。
導体層 2 2 2には、 ライ ン幅 6 0 m、 最小ライ ン ピッチ 1 2 0 ^ mの信号配線と、 この配線を取り囲むようにパワー プレーンが形成さ れている。 導体の厚さは 1 8 mと成っている。 D V H 2 2 3は接続パ ッ ド 2 1 1から直に誘電層 2 2 1を貫通し、 導体層 2 2 2の信号配線ま たはパワー グラン ド プレーンへ接続されている。 直径は 6 0 ^ mの レーザ加工穴へのめつき銅から成り、 内部は樹脂により充填されている。 端子 2 3 0は、 スタ ッ ド バンプのグリ ッ ド アレイから成り、 マ 卜 リ クス 2 6 x 9、 ピッチ 0. 7 mmで配列されている。合計端子数は 2 3 4 ピンである。 スタッ ド ノく ンプは金または半田/銅またはニッケルの めっきから成り、 導体層 2 2 2の上に形成されている。 傘部の直径は 0. 4 mm、 底部は直径 0. 3 4 mm、 高さは 0. 1 7 5 mmである。
ェンカプスラン ト 2 4 0は誘電層 2 2 1 と同じエポキシ樹脂材料から 成り、厚さ 0. 1 mmを以て基板 2 2 0の導体層 2 2 2 と D V H 2 2 3の 表面を封止している。
第 3実施例の L C S P 2 0 0の製作は、 次に述べる簡略なプロセスに よる。
先ず、 集積回路と接続パッ ド 2 1 1が形成されたウェハを用意する。 このウェハへ、 所定の位置にレーザにより穴 （D V H 2 2 3 ) を加工し たエポキシ接着フィルム （誘電層 2 1 1 ) を加熱と加圧により密に接着 する。 これにより、 ウェハ （チップ 2 1 0 ) の F C D Aとアンダーフィ ル 2 2 1の封止を行なう。
' 次に、 誘電層 2 1 1を銅めつき浴に浸し、 パネルめつきを行なう。 誘 電層 2 1 1 と0 ^12 2 3の表面全体に導体が形成され、 D V H 2 2 3 が接続パッ ド 2 1 1へ接続される。 その後、 銅めつき面へ信号配線とパ ヮ一 グラン ド プレーンをパターニングし、 導体層 2 2 2を形成する。 D V H 2 2 3の中を穴埋めする。 この導体層 2 2 2の表面へ、 予め穴 （端子 2 3 0 と成る） を ドリル加 ェしたェンカブスラン ト 2 4 0を加熱と加圧により接着する。 ェンカブ スラン ト 2 4 0の上へさらにめつきレジス トを厚塗り し、 先程の穴と同 じ位置へ開口をパターニングする。 銅またはニッケルのめつきを行ない、 穴と開口を銅で埋め込み、 レジス 卜の上へ盛り上がるまで続ける。 めつ きの表面へさらに金または半田をめつきしてから、 厚いレジス トを除去 する。 こう して、 ェンカブスラン 卜 2 4 0によりチップ 2 1 0を封止し、 めっきスタツ ド バンプから成る端子 2 3 0を形成する。
最後に、 ウェハをダイシングし、 L C S P 2 0 0を切り出す。 各種の 検査を行なう。
本第 3実施例の L C S P 2 0 0によれば、 第 1実施例や第 2実施例に 比べてパッケージ構造を簡略化したことにより、 さらに低コス ト化でき る効果がある。 基板 2 2 0の誘電層 2 2 1がアンダーフィルの封止機能 を兼ねることにより、 部材数を削減できる。 唯 2枚のフィルム （誘電層 2 2 1 とェンカブスラン ト 2 4 0 ) をチップ 2 1 0へ接着し、 銅めつき を施すことにより、 ハ°ッケージを製作できる。 しかも、 ェンカブスラン ト 2 4 0がチップ 2 1 0や基板 2 2 0の側面を被覆しないため、 ノ、。ッケ ージの製作を全てウェハ状態で一括して処理できる。 ウェハ プロセス は、 真空蒸着や化学気相成長等ではなく、 簡易な接着とめっきであるか ら、 作業と設備のコス 卜がかさむことはない。 したがって、 材料コス ト と共にプロセスを極めて単純化できるので、 トータル コス トを低減で きる効果がある。
L C S P 2 0 0では、 チップ 2 1 0、 基板 2 2 0、 及びェンカプスラ ン ト 2 4 0を同時に切り出すので、 ハ。ッケージ実装効率は 1 0 0 %であ る。 すなわち、 ベア チップと完全に同等のパッケージ サイズを実現 でき、 極限の小型化を達成できる効果がある。 さらに、 パッケージの高 さは 0. 4 mmしかなく、 薄型化が可能である。
L C S P 2 0 0の端子密度 （ 1 2 4 ピン Z c m 2) は、 第 1実施例 （ 2 2 5 ピンノ c m 2) や第 2実施例 （ 3 2 0 ピン Z c m 2) には及ばないが、 従来技術の C C S Pや MC S Pと比べると高密度である。 第 3実施例で は、 基板 2 2 0 とェンカブスラン ト 2 4 0の熱膨張係数がチップ 2 1 0 に整合しておらず、 第 1実施例や第 2実施例のように熱膨張係数の合わ せ込み機能を備えていない。 しかし、 誘電層 2 2 1 とェンカブスラン 卜 2 4 0が低弾性材料から成り、 熱応力や外力を吸収することができる。 その上、 D VH 2 2 3 と端子 2 3 0の位置がシフ 卜しており、 両者を結 ぶ導体構造がコンプライアン 卜な湾曲形状であることにより、 弾性変形 が可能である。 導体層 2 2 2の断線や、 接続パッ ド 2 1 1や端子 2 3 0 の接続界面の剥離が生じない。 したがって、 構造を簡略化したにもかか わらず、 端子 2 3 0を 0. 7 mmピツチに微細化しても問題ない。
端子 2 3 0は、 めっきにより形成するので、 ボール供給法に比べて高 さばらつきを抑制することが可能である。 これは、 L C S P 2 0 0をプ リ ン ト配線基板 （ PWB ) ヘリフロー半田付けする際の接続歩留まりを 向上する効果がある。 また、 バーンイン試験では検査ソケッ トとの接触 抵抗のばらつきが減少するので、 安定且つ信頼のおける検査を行なうこ とができる。
基板 2 2 0 ( 1層） の配線キャパシティは、 多層基板を擁する第 1実 施例 （ 4層） や第 2実施例 （ 6層） に及ぶベく もない。 これは、 本発明 を適用するに際しての狙いが異なるからであって、 第 3実施例の欠点と いうことにはならない。 配線層数が同じである従来技術の T C S Pと比 ベると、 接続パッ ド 2 1 1の配置がチップ周辺に限定されないため、 配 線自由度が向上する。
L C S P 2 0 0のパッケージ内部配線長は、 D V H 2 2 3の二次元ァ レイ接続により T C S Pより短縮できる。 接続パッ ド 2 1 1をチップ 2 1 0の中央から取り出せるので、余分なルーティ ングを必要としない（実 際に現状の L 0 C構造のパッケージでは中央に接続パッ ドがある） 。 導 体層 2 2 2の信号配線の両側はパワー グラン ド プレーンに囲まれて いるので、 配線長が短いことと合わせてノィズの影響を受け難い利点が ある。
L C S P 2 0 0の耐湿性は、 アンダーフ ィ ノレ 2 2 2 とェンカプスラ ン ト 24 0が担っている。 両者の合計厚さは 1 7 5 μηである。 T C S P における封止部の厚さ 5 0〜 1 0 0 mに比べて厚いので、 吸湿を抑止 する効果が高い。 第 3実施例としての耐湿性は十分である。 但し、 第 3 実施例はチップ 2 1 0や基板 2 2 0の側面が覆われていないので、 第 1 実施例や第 2実施例に対して耐湿性が勝るということはない。 第 1実施 例や第 2実施例とは信頼性要求仕様のグレー ドが異なつており、 予め承 知しておくべきである。
上述したように、 第 3実施例の L C S P 2 0 0は、 特に低コス ト化と 小型、 薄型化できる長所を有している。 端子数は比較的少ない場合に適 用し得る （従来技術に比べては十分多いが） 。 このことから、 第 3実施 例は、 メモリ チップのパッケージとして好適であると言える。 メモリ チップの中でも多ピン化を必要とするシンクロナス DRAMや S RAM に向いている。
' 例えば、 第 3実施例を応用して S I MM (S i n g l e I n - 1 i n e M e m o r y Mo d u l e ) のようなメモリ モジユーノレやメ モリ 力一 ド等を構成できる。 検査に合格した複数の L C S P 2 0 0を PWBの両面へ半田付けする。 L C S P 2 0 0のパッケージ実装効率は 1 0 0 %であり、 PWBへ密接に配置することによりモジュール カー ドとして非常に高い実装密度を得る。 大容量且つ小型、 薄型化が実現で きる。 特に薄型化はカー ドや携帯機器において寄与が大きい。
但し、 端子数が従来のメモリ ノ、。ッケージより多い L C S P 2 0 0を 使用するためには、 配線キャパシティが十分な PWBを用意する必要が ある。 モジュールを製品出荷形態として信頼性をさらに保証する場合に は、 L C S P 2 0 0の表面やこれと P WB間のギヤップへ、 塗布、 注入、 ポッティ ング、 または印刷等の方法によりェンカブスラン トを供給でき る。 このように、 第 3実施例はメモリ チップに対して優れた効果を発揮 するが、 これに適用が限られるわけではない。 低コス ト、 薄型である利 点を活かせば、 例えば携帯電話やパーソナル コンピュータ等の携帯型 情報機器、 カメラ一体型ビデオ テープ レコーダに代表される民生機 器、 等々に使用できる。 したがって、 チップはシリコン半導体大規模集 積回路素子のみならず、 ガリゥム砒素半導体素子や比較的小規模の回路 素子を含む。
なお、 第 1実施例や第 2実施例の説明の後半において述べたように、 本発明は目標仕様に応じて構造や製作プロセスを変え得るのであり、 第 3実施例もその一例に過ぎない。 第 1、 第 2、 または第 3実施例からさ らに高性能化を目指した発展型、 低コス ト化を追求する縮退型、 各実施 例相互の折衷型、 従来技術のパッケージとの合成型等、 枚挙し切れぬほ ど本発明の適用は広い。
ところで、 上記実施例では L C S P全体の構成手段について述べてき たのであるが、 下記では見方を変えてフリ ップ チップ コネクショ ン ( F C C ) と外部端子に焦点を当てる。
図 6は、 本発明の第 4実施例の C S Pの横断面構造透視図である。 図 5において、 L C S P 3 0 0は、 集積回路チップ 3 1 0 (図中の点線の 四角形） 、 ラ ミネー 卜配線基板 （図示せず） 、 外部端子 3 3 0、 アンダ 一フィル （図示せず） 、 ェンカブスラン ト 3 4 0から構成されている。 チップ 3 1 0は同サイズの基板へ F C C 3 2 0〜3 2 6によりフリ ップ チップ接続されている。 F C C 3 2 0〜 3 2 6 (点線の円） は、 基板の 配線またはヴアイァノスルー ホール （V HZT H) を介して端子 3 3 0 (実線の円） へ相互接続されている。 ェンカブスラン ト 3 4 0は基板 の表面と側面を保護している。
チップ 3 1 0は、 例えば MP Uを構成する大規模集積回路素子から成 る。 チップ サイズは 1 5〜 2 5 mm角の正方形、 またはその前後の長 方形である。 チップ 3 1 0の接続パッ ドの配列ピッチ、 すなわち F C C 3 2 0 - 3 2 6の接続ピッチは最密部において約 5 0 z mから約 3 0 0 mでめる。
F C C 3 2 0〜 3 2 4はチップ 3 1 0の表面の一部に局在し、 群を成 している。 これらの群では、 信号接続とパワーノグランド接続が交互ま たは幾つか置きに配されている。 F C C 3 2 5、 3 2 6は表面の縦横に 格子縞状に並行し、 格子縞は概略均等なィンターヴァルで配列されてい る。 主としてパワー グラン ドへの接続を担っている。
端子 3 3 0は L C S P 3 0 0の表面に二次元アレイ状に離散し、 均等 なピッチ 0. 3〜： L . 0 m mで配列されている。 端子 3 3 0 と F C C 3 2 0〜 3 2 6の相互接続には配線または VHZT Hが介在しており、 応力 乃至耐湿性等に対する配慮に怠りはない。 配線及び VHZT Hは、 相互 接続を行なうに十分なピッチを以てルーティ ングされている。
本第 4実施例の L C S P 3 0 0によれば、 チップ 3 1 0上の所望の箇 所から接続パッ ドすなわち F C C 3 2 0〜 3 2 4を取り出せる効果があ る。 例えばチップが MP Uである場合には、 バス キヤッシュ ィンタ フェース ユニッ ト、 ロー ド ス トア ユニッ ト、 メモリ マネージメ ン ト ュニッ ト、 オンチップ キヤッシュ等から直接信号を入出力でき る。 チップの中央の回路ュニッ 卜から周辺の接続パッ ドまでの迂回配線 が不要となり、 チップ上の配線層を減らせることにより、 チップ コス トを低減できる。 さらに、 チップ上の迂回配線による信号伝播ディ レイ を削減できるので、 例えば外部キャッシュ メモリ とのアクセス時間が 短縮できる。 既に第 2実施例の説明で述べたようにイン トラチップ ハ ィウェイによりチップ上の重負荷バスを代行することにより、 チップ内 部動作周波数の向上に効果がある。 チップ配線は〜 1 n s c mであり、 基板配線は〜 0. I n s Z c mであるから、キャッシュ 了クセスゃォン チップ バスにおけるディ レイ短縮効果は、 特に数 1 0 0 MH z以上の クロック周波数で動作するチップにおいて非常に有り難い。
F C C 3 2 5、 3 2 6及び F C C 3 2 0 ~ 3 2 4の一部は、 L C S P 3 0 0の基板のパワー Zグラン ド プレーンへ接続され、 チップ 3 1 0 の内部へ均一且つ十分な給電を行なう。 電源ィンピーダンスが低いこと により、 同時切替ノイズによる電源電圧の揺動が低減される。 F C C 3 2 0〜 3 2 4が接続されるプレーンは、 回路ュニッ ト毎に分割されてお り、 電源ノィズの伝播を防ぐ。 なお、 F C C 3 2 0〜 3 2 6はプレーン から多数取り出せることから、 これらと端子 3 3 0は多対 1対応である c 端子 3 3 0のサイズは F C C 3 2 0〜 3 2 6より大きい故、 前者の数を 後者より減じても支障はない。
L C S P 3 0 0の端子 3 3 0は、 回路ュニッ 卜のレイァゥ トに対応し て局在する F C C 3 2 0〜 3 2 4の群を、 所定の標準的な配列ピツチに 変換し、 分散する機能を有する。 これにより、 チップ 3 1 0の仕様に応 じた F C C 3 2 0〜 3 2 4の偏在と密集が許容されると共に、 P WBへ の L C S P 3 0 0の実装設計及び設備の負担を軽減できる。
このように、 本発明による L C S Pは、 単にパッケージとしての性能 に留まらず、 チップの高性能化と低コス ト化を具現する効果を奏する。
ここからは、 本発明による L C S Pのプリ ン 卜配線基板 （ PWB ) 等 への実装について説明する。 L C S P自体のパッケージングと区別する ため、 セカン ド レヴェル ノ、0ッケージング （ S e c 0 n d L e v e 1 P a c k a g i n g : S L P ) と呼ぶ。
図 7は第 5実施例のセカン ド レヴェル ノ ッケ一ジング （ S L P ) の縦断面構造図である。 ここでは、 L C S Pと他のパッケージとを共に セカン ド レヴェルの配線基板へ実装した場合の一例として、 プロセッ サ システム ボー ドの代表的な構成を示す。
図 7において、 S L P 4 0 0は、 ラ ミネ— 卜—ベース ド チップ サ ィズ 0ッケージ（ L C S P ) 4 1 0 4 2 0、プラスチック ボール グ アレイ ケージ （ P 1 a s t i c B a l l G r i d A r r a y P a c k a g e : P B G A) 4 3 0、スイ ン スモール ァ ゥ トライ ン 0ッケージ （ T h i n S m a l l O u t — l i n e P a c k a g e : T S〇 P ) 4 4 0、 二次配線基板 5 0 0から構成され ている。
L C S P 4 1 0はマイク ロプロセッサ （MP U) から成る。 0ッケ一 ジ サイズは 2 0 mm角、 実装時の高さは 1 mmである。 外部端子 4 1 1は、 ピッチ 0. 6 mm、 マ ト リ クス 3 0 x 3 0 9 0 0 ピンの半田ボー ル グリ ッ ド アレイから成る。 L C S P 4 1 0の背面には、 空冷フィ ン 5 5 0が熱伝導グリースにより取り付けられている。
複数の L C S P 4 2 0は外部キヤッシュ （ S RAM) から成る。 L C S P 4 1 0に対して密接して配置されている。 サイズは 1 6 x 8 mm 2 高さは 0. 5 mmである。 端子は、 ピッチ 0. 6 mm、 マ ト リ クス 2 3 X 1 0 2 3 0 ピンの金 ニッケル ンプのラン ド グリ ッ ド アレイ ( L G A)から成る。 L C S P 4 2 0の背面には、 厚さ 0. 5 mmの窒化 アルミ製ヒー ト スプレッダ 5 6 0を介して、 L C S P 4 1 0 と共通の フィ ン 5 5 0が取り付けられている。
P B G A 4 3 0はシステム コ ン ト ロール ユニッ ト （ S C U CM O Sゲー ト アレイ）から成る。 MP U C L C S P 4 1 0 ) とメイ ン ス ト レージ （ T S〇 P 4 4 0 )間のデータ転送を制御する。サイズは 3 6 m m角、 高さは 2 mmである。 端子 4 3 1は、 ピッチ 1. 2 7 mm、 マ ト リ クス 2 7 x 2 7 7 2 9 ピンの半田ボールの B G Aから成る。 P B G A 4 3 0にはチップがフヱース ダウンで実装されており、 背面に空冷フ イ ン 5 7 0が熱伝導グリースにより取り付けられている。
複数の T S O P 4 4 0はメイ ン ス ト レージ （M S、 D RAM) から 成る。 サイズは 1 6 x 1 O mm 2、 高さは l mmである。 端子 4 4 1は、 ピッチ 0. 5 mm、 3 2 x 2辺、 6 4 ピンのリー ド フレームから成る。 チップはリ一 ドーオンーチップ構造により実装されている。
端子 4 1 1、 4 3 1、 4 4 1は、 ク リーム半田印刷と一括リ フローに より二次基板 5 0 0へ接続されている。 L C S P 4 2 0の L G Aは、 ク リーム半田をリ フフロ一した半田ジョイ ン ト 4 2 1 により二次基板 5 0
0へ接続されている。
二次基板 5 0 0は、 追加積層したア ドヴア ンス ト部分 5 1 0 とベース 部分 5 2 0から成るラ ミネ一 ト基板である。全体の厚さは約 1. 5 mmで あ o
ア ドヴア ンス ト部分 5 1 0は、 L C S P 4 1 0、 4 2 0、 P B G A 4 3 0、 及び T S O P 4 4 0からの配線引き出しと、 これら相互の高速、 多チヤネルの信号配線を担う。 ア ドヴア ンス 卜部分 5 1 0では、 ベース 部分 5 2 0の上にパワー Zグラン ド プレーン 2層、 内層信号配線 4層、 外層配線 1層、 合計 7層を積み重ねている。 導体の厚さは 1 8 m、 ラ イ ン幅 5 0 z m、 ライ ン ピッチ 1 0 0 / mで配線が形成されている。 誘電層は、誘電率 3. 7、厚さ 7 5 μ mのエポキシ接着フイルムから成る。 誘電層を貫通し導体層間を接続するヴアイァ ホール （VH) の直径は 1 0 0 mである。
ベース部分 5 2 0は、 了 ドヴァ ンス ト部分 5 1 0より低速な信号配線 と電源供給を担う。 ベース部分 5 2 0は一般的なエポキシ一ガラス布銅 張り積層基板である。 導体層 6層と誘電層 5層から成る。 標準導体厚さ は 1 8 z m、 ライ ン幅は 8 0 m、 ライ ン ピッチは 1 6 0 ^ mであり、 1 0 0 m i 1基本格子ではピン間 5チヤネルが可能である。 誘電層は、 誘電率 4. 8、 厚さ 0. 2 mmのエポキシ一ガラス布基材から成る。 直径 0. 3 mmのヴアイァ /スルー ホール （V H/T H) が形成できる。 ところで、 第 5実施例では、 L C S P 4 1 0、 4 2 0、 P B G A 4 3 0、 T S 0 P 4 4 0のバーン イン試験を行なった後、 プロセッサ シ ステム ボー ドを組む。 特に、 L C S P 4 1 0 と 4 2 0の試験では、 微 細な半田ボールゃラン ドから成るエリァ アレイ端子に対して安定な接 触を得るため、 スプリ ング コンタク 卜や導電性エラス トマから成る検 査ソケッ トを用いるか、 または検査基板に端子を仮半田付けする。 この ソケッ 卜を取り付ける基板や仮付け基板には、 耐熱性が高く、 端子ピッ チより十分狭いライン幅を有する基板 （すなわち二次基板 2 0 0の一部 を切り出したような基板） を用いる。
本第 5実施例の S L P 4 0 0によれば、 二次基板 5 0 0ヘア ドヴアン ス ト部分 5 1 0を設けることによって、 MP U ( L C S P 4 1 0 ) 、 キ ャッシュ （ L C S P 4 2 0 ) 、 S C U ( P B G A 4 3 0 ) 、 及び M S ( T S Ο Ρ 4 4 0 ) 相互間のィンターコネクショ ンを高密度化且つ高速化で きる効果がある。 しかも、 二次基板全層にファイン パターンを形成す るより、 追加積層するア ドヴアンス ト型基板の方がコス ト上昇を抑えら れる。
Ύ ドヴァンスト部分 5 1 0では、 狭ピッチ配線により L C S Ρ 4 1 0 及び 4 2 0の端子間で 2チャネルの配線を引く ことができ、 微細な V Η により配線領域への制限を減じて外層配線から内層配線へ接続できる。 したがって、 多ピンを擁する L C S P 4 1 0及び 4 2 0の接続に足る十 分な配線キャパシティが得られる。
L C S Ρ 4 1 0 と 4 2 0はパッケージ内部配線長が短い上、 両者は近 接して配置されている。 二次基板 5 0 0の十分な配線キャパシティによ つて、 余分な迂回配線を行なう必要はない。 ア ドヴア ンス ト部分 5 1 0 の誘電率はベース部分 5 2 0より低減している。 したがって、 ノ、。ッケー ジ相互間の伝播ディ レイを大幅に短縮できる。 特に、 MP U ( L C S P 4 1 0 ) とキャッシュ （ L C S P 4 2 0 ) のアクセス時間や、 MP Uと S C U ( B G A 4 3 0 ) 間のレイテンシを縮めることができ、 プロセッ ザのシステム性能が向上する。
端子 4 1 1及び半田ジョイン ト 4 2 1 に加わる熱応力は、 L C S P 4 1 0 と 4 2 0のラ ミネ一卜基板の熱膨張係数を適切に設定することによ つて低減できる。微細なピッチ 0. 6 mmでも信頼性は十分である。 この 理由は、 「発明の解決手段」 の欄で既に詳しく説明した通りである。 L C S P 4 1 0や L C S P 4 2 0のフリ ップ チップ コネク ショ ン （ F C C、 直径〜 0. 1 mm) に対する端子直径 （直径〜 0. 3 mm) の比率 をァ〜 3、 チップと二次基板 5 0 0の熱膨張係数をそれぞれ α 。〜 3 ρ p mZK、 α 2~ 1 5 p p m/Kとして、 L C S P基板の熱膨張係数 α , 力、'（ァ a o+ a 2)/( r + 1 )= 6 ≤ a ,≤ ( r a 0+ 7 a 2)/( 7 + 7 )= 1 1を満たす。 これにより、 F C Cと端子 4 1 1やジョイン ト 4 2 1の熱 疲労寿命がバランス良く向上する。
ついでに述べておく と、 端子 4 1 1及び半田ジョイン ト 4 2 1の信頼 性を極度に必要とする場合には、 L C S P 4 1 0、 4 2 0 と二次基板 5 0 0の間に樹脂を充填する。 コス ト アップは止むを得ない。 また、 F C Cの寿命が十分保証されている場合には、 L C S P基板及び二次基板 として同じ熱膨張係数の部材を用いることにより、 端子をさらに微細化 し、 延命することが可能になる。
L C S P 4 1 0 と 4 2 0の放熱は、 フィ ン 5 5 0 とヒー ト スプレツ ダ 5 6 0により効率良く行なえる。 ヒー ト スプレッダ 5 6 0は、 L C S P 4 1 0 と 4 2 0の高さの差異を埋める。 L C S P 4 1 0 と 4 2 0が フィ ン 5 5 0を共有することにより、 両者の実装間隔を広げずに済む。 熱伝導グリースの厚さを 0. 1 mm程度に調整することにより、 L C S P 4 1 0からフィ ン 5 5 0までの熱抵抗を 0. 2 °C/W、からフィ ン 5 5 0 までの熱抵抗を 0. 8 °CZWに抑制できる。強制空冷によりフィ ン 5 5 0 の熱抵抗を 2 °C/W以下に容易に低減できるので、 MP U ( L C S P 4 1 0 ) とキャ ッシュ （ L C S P 4 2 0 ) の総発熱量として 3 0〜 4 0 W を許容できる効果がある。 逆に言えば、 チップの温度上昇を抑制でき、 誤動作を防止できる。
以上説明したように、 第 5実施例の S L P 4 0 0により、 L C S P 4 1 0 と 4 2 0の多ピン、 小型、 高速という特長を活かして、 高密度、 高 速、 高信頼のプロセッサ システム ボー ドを実現するこ とができる。 二次基板の種類として、 第 5実施例に用いたァ ドヴア ンス ト型ラ ミネ 一卜基板 5 0 0の他、 ベース部分としてラ ミネ一 ト基板、 厚膜セラ ミ ッ ク基板またはシ リ コ ン基板を用い、 追加積層部分にラ ミネ一 卜または薄 膜デポジショ ンを行なう基板を用いることが可能である。 追加積層部分 を設けない場合もある。 これらの中から要求仕様に応じて選択する。 セラ ミ ツク基板の材料は、 アルミナ、 窒化アルミ、 ムライ ト、 ガラス —セラ ミ ック等が用いられる。 前三者の導体はタングステンゃモリブデ ン、 後者には銅やが金、 銀から成る。 誘電率はラ ミネー ト基板に比べて 高く、 5〜 1 0の範囲にある。 通常では層厚 0. 2 mm、 ライ ン ピッチ 0. 4 mm、 VH径 0. 2 mm、 特別なら層厚 0. 1 mm、 ピッチ 0. 2 m m、 VH径 0. 1 mm程度の形成が可能である。
セラ ミ ック基板の熱膨張係数 （ 4〜 7 p p mZK) はチップ （ 3 p p mZK) に近いので、 L C S P端子の微細化に有効である。 但し、 ライ ン幅が広いことにより層数が多く なるので、 ラ ミネ一 卜基板に比べて数 倍程度コス ト高になる。 このほか、 二次基板としてセラ ミ ック基板の長 所は、 他の基板に比べて熱伝導率、 耐熱性、 及び機械強度が高いこと、 完全な気密封止を行なえること、 高抵抗体や高誘電率体を形成し易いこ と等である。 二次基板に終端抵抗ゃ大容量のデカップリ ング キャパシ タを作り込むことにより、 L C S P基板の効果と合わせて低ノイズ化で きる。
薄膜多層配線は、 セラ ミ ック基板、 シリコン基板、 またはメタル基板 の表面上に形成される。 単独では存しない。 導体は銅、 金、 アルミ、 誘 電体はポリイ ミ ド、 酸化珪素等から成る。 薄膜配線 （蒸着やスパッ夕と ェッチング加工） は、 ラ ミネ一 ト基板 （めっきと ドリル加工） やセラ ミ ック基板 （印刷とパンチ加工） に比べて最も微細化が可能であるが、 4 〜 1 0層以上の多層化は困難である。 ライ ン幅や V H径として 1 0〜2 5 μ τη、 ピッチ 5 0〜 1 0 0 / mの形成を行なえる。
配線や V Hの微細化に関して、 上述した L C S P基板や二次基板に用 いられているア ドヴアンス ト型ラ ミネ一ト基板では、 薄膜配線との差が なくなりつつある。 これは、 接着フイ ルム、 感光性樹脂のビルドアツプ、 または転写等による積層技術と、 フォ トヴアイァ ホールやレーザによ る微細穴加工技術の発達による。 しかも、 ア ドヴアンス 卜型ラ ミネー ト 基板は、 薄膜配線のような真空処理を行なわず、 大面積一括加工を行な えるので、 コス トを数分の一に抑えられる。 その上、 L C S P基板と同 じ設備によって製作できるので、 薄膜配線やセラ ミ ック基板に比べて余 分な設備投資を必要としない。
多ピン且つ狭ピツチの L C S Pを使いこなすために、 二次基板として 何を用いるかは、 最狭ピッチ少層の薄膜配線、 狭ピッチ多層のラ ミネー ト基板、 広ピッチ多層の厚膜セラ ミ ック基板、 これらの組合せ等の中か ら、 上述の長所と短所を勘案して選定する。
なお、 第 5実施例では S L Pの代表例としてプロセッサ システム ボー ドを取り上げたが、 他の情報機器や民生機器を構成し得ることは言 うまでもない。 例えば、 L C S Pが薄型、 小型であることを活用して、 携帯型の電話、 カメ ラ一体型ビデオ テープ レコーダ、 テレビ等に適 用するこ とができる。 この際には、 二次基板として薄型、 軽量であるこ とが求められ、 プリ ン ト配線基板の他に例えばフレキシブル基板ゃガラ ス基板等が用いられる場合がある。 また、 より高性能化を図るため、 ボ ー ドへ L C S Pを実装するのではなく、 S L Pとしてマルチチップ モ ジュールを構成することができる。
図 8は、 本発明の第 6実施例の S L Pの縦断面構造図である。 ここで は、 L C S Pと他のパッケージとによりマルチチップ モジュールを構 成した場合の一例として、 プロセッサ モジュールの代表的な構成を示 す。
図 8において、 S L P 6 0 0は、 L C S P 6 1 0、 3個のフイノレム一 オン一チップ スタック ノ、0ッケージ （ F i l m^ O n— C h i p S t a c k P a c k a e ： F O C S ) 6 2 0、 モジユール基板 （二次 配線基板） 6 3 0、 放熱フィ ン 6 4 0から成るマルチチップ モジユー ル （M u l t i c h i p M o d u l e ： MCM) であり、 ボー ド （三 次配線基板） 7 0 0へ実装されている。 3個の F 0 C S 6 2 0のう ち、 2個は隠れて見えない。
L C S P 6 1 0は、 マイクロプロセッサ チップ （MP U) 6 1 1、 パッケージ基板 6 1 2、アンダーフィル 6 1 3、ダイ レク ト スルー ホ ール （D T H) 6 1 4、 パッケージ端子 6 1 5、 ェンカプスラン ト 6 1 6から成る。 第 1実施例と同様の手段により、 チップ 6 1 1は、 アンダ 一フィル 6 1 3により基板 6 1 2へフ リ ップ チップ ダイ アタ ッチ ( F C D A) され、 D T H 6 1 4により基板 6 1 2の配線層へ接続され、 端子 6 1 5へ相互接続されている。 ェンカブスラン ト 6 1 6は、 端子 6 1 5 とチップ 6 1 1の背面を除いて、 チップ 6 1 1 と基板 6 1 2の表面 と側面を封止している。
チップ 6 1 1はシリ コン大規模集積回路から成り、サイズは 1 7. 7 X 1 8. 2 x 0. 3 mm 3である。 基板 6 1 2はマレイ ミ ド系樹脂の銅クラ ッ ド ラ ミネー ト多層配線基板 （誘電率 3. 8 ) から成り、 サイズは 1 8 5 X 1 8. 5 X 0. 2 mm 3である。配線ゃヴアイァ スルー ホール（V H/T H) は簡単のため図示していない。 アンダーフィル 6 1 3は基板 6 1 2 と同様の材料から成る接着フィルムであり、 チップ 6 1 1を封止 している。 D T H 6 1 4は銅めつきから成り、 チップ 6 1 1の接続パッ ドから直にアンダーフィル 6 1 3を賞通し、 基板 6 1 2の配線層に達し ている。 端子 6 1 5は錫 Zアンチモン半田 （固相融点 2 3 2 °C) から成 り、ピッチ 0. 6 m m、マ ト リ クス 2 9 x 2 9、計 8 4 1 ピンのボール グ リ ッ ド アレイ （B G A) である。 ェンカプスラン ト 6 1 6はエポキシ 系モールド樹脂から成る。 ハ°ッケージ サイズは、 端子 6 1 5を含めて 1 9 X 1 9 X 1 mm 3である。
F O C S 6 2 0は、 4個の外部キャ ッ シュ用 S R A Mチップ 6 2 1 4枚の ケージ基板 6 2 2 D T H 6 2 3、 ベース基板 6 2 4、 イ ン ターフィル 6 2 5、 スルー ホール （ T H ) 6 2 6 0ッケ一ジ端子 6 2 7、 ェンカブスラ ン ト 6 2 8から成る。 第 1実施例や第 3実施例に示 したダイ レク ト スルー ホール接続手段を応用して、 チップ 6 2 1は、 0ッケージ基板 6 2 2へフ リ ップ チップ ダイ アタ ッチ （ F C D A ) され、 D T H 6 2 3により基板 6 2 2の配線層へ接続されている。 4組のチップ 6 2 1付き基板 6 2 2 とベース基板 6 2 4は、 イ ンターフ ィル 6 2 5によりスタ ックされ、 T H 6 2 6により互いに接続され、 端 子 6 2 7へ相互接続されている。 ェンカブスラ ン ト 6 2 8は、 端子 6 2 7を除き、 基板 6 2 2 と 6 2 4の表面と側面を封止している。 なお、 F 0 C S 6 2 0は 3個あるので、 チップ 6 2 1は合計 1 2個用いられてい る o
チップ 6 2 1はシリ コン大規模集積回路から成り、サイズは 7. 2 X 1 4. 1 X 0. l mm 3である。 裏面から薄型に研磨されている。 基板 6 2 2はポリイ ミ ド接着フ ィ ルムの多層配線基板 （誘電率 3. 3 ) から成り、 サイズは 1 7 x 1 7 x 0. 0 5 mm 3である。 アンダーフィ ルを兼ねてお り、 チップ 6 2 1の表面を封止している。 配線とヴアイァ/ /スルー ホ —ル （VHZT H) は簡単のため描いていない。 D T H 6 2 3は銅めつ きから成り、 チップ 6 2 1の接続パッ ドから直に基板 6 2 2を貫通し、 配線層に達している。 ベース基板 6 2 4は基板 6 2 2 と同様のポリイ ミ ド多層配線基板から成り、 サイズは 1 7 X 1 7 X 0. l mm 3である。 ィ ンナ一フィル 6 2 5は基板 6 2 2 と同様の接着材料から成るフィルムで あり、 4枚の基板 6 2 2 と 6 2 4の間を互いに充填している。 T H 6 2 6は銅めつきから成り、 4枚の基板 6 2 2 と 6 2 4を貫通し、 互いに接 続している。 端子 6 2 7は L C S P 6 1 0 と同じ錫ノアンチモン半田か ら成り、 ピッチ 0. 6 mm、 マ ト リ クス 2 7 x 2 7、 計 7 2 9 ピンの B G Aである。 ェンカブスラン ト 6 2 8はエポキシ系モールド樹脂から成る。
ッケージ サイズは、 端子 6 2 7を含めて 1 8 x 1 8 x 1. 3 mm 3で ある。 なお、 フ ィ ルム一オン一チップ スタ ック ハ°ッケージという名 称は、 チップ 6 2 1の上にフィルム基板 6 2 2が接続され、 これらを積 み重ねたことに由来する。
モジュール基板 6 3 0は、 マレイ ミ ドースチリル系樹脂から成る銅ク ラ ッ ド ラ ミネー ト多層配線基板 （誘電率 3. 7 ) である。 追加積層した ア ドヴア ンス ト層 6 3 1 とベース層 6 3 2により構成されている。 サイ ズは 5 3 x 5 3 x 1. 8 mm 3である。 ア ドヴア ンス ト層 6 3 1は、 信号 層 6層と給電層その他含めて計 1 1層から成り、 主として L C S P 6 1 0 と F O C S 6 2 0間のイ ンタ一コネクショ ンを担っている。 ベース層 6 3 2は、 信号層 4層、 給電層、 銅コア、 その他含めて計 1 0層から成 り、 主として給電と、 パッケージ端子 6 1 5、 6 2 7からモジュール端 子 6 3 3への接続を担っている。 基板 6 3 0の底面の端子 6 3 3は、 鉛 錫共晶半田 （融点 1 8 3 °C) から成り、 ピッチ 1. 2 7 mm、 マ ト リ ク ス 3 4 x 3 4、 計 1 1 5 6 ピンの B G Aである。
放熱フイ ン 6 4 0はアルミニゥムから成り、 L C S P 6 1 0のチップ 6 1 1の背面と F O C S 6 2 0の上面へ熱伝導グリースにより取り付け られている。 フィ ン 6 4 0には、 L C S P 6 1 0 と F O C S 6 2 0の高 さの違いに配慮して熱抵抗を下げるため、 L C S P 6 1 0側に凸部が設 けられている。 フィ ン 6 4 0は、 幅 4 mmのラバ一 フレームによりモ ジュール基板 6 3 0へねじ止めされている。
ボー ド 7 0 0は、 エポキシ系樹脂から成る銅クラッ ド ラ ミネー ト多 層配線基板 （誘電率 4. 8 ) であり、 合計 2 2層で構成されている。 その サイズは 2 5 x 3 0 x 0. 2 7 c m 3であり、 モジユ ール端子 6 3 3から 外部、 例えば他のモジュールやメイ ン ス ト レ一ジ、 さらにボー ド 7 0 0の外部等へのイ ンターコネクショ ンと、 給電を受け持つている。
本第 6実施例の S L P 6 0 0によれば、 高密度且つ多層の二次基板 6 3 0を用いるこ とにより、 MP U ( L C S P 6 1 0 ) とキャ ッシュ （ F 0 C S 6 2 0 ) から成る高性能プロセッサ モジュールを構成できる。 二次基板として、 モジユール基板 6 3 0は、 端子数が非常に多いパッ ケージ相互のイ ンターコネクショ ンを行なう に十分な配線キャパシティ を擁している。 第 6実施例のよう にパッケージング レベルを二次と三 次に区切り、 モジュール基板 （二次） とボー ド （三次） に分割する方が、 二次基板としてボー ド全体を高密度、 多層化する場合に比べて、 歩留ま りを向上し、 コス ドを抑制できる。 モジユール端子 6 3 3のピッチは、 従来の標準的な B G Aパッケージと同一であり、 ボー ド 7 0 0 として一 般仕様のプリ ン 卜配線基板を用いることができる。 また、 モジュール基 板とボー ドに分割したことにより、 モジュール毎に検査や補修を行なう ことができ、 信頼性と作業性が向上する。
このモジュール基板 6 3 0へ、 本発明に基づく L C S P 6 1 0を実装 し、 その上本発明の D T H接続を応用して 4個のチップ 6 2 1を三次元 的に積層した F O C S 6 2 0を搭載する。 これにより、 モジュール全体 の実装面積を低減し、 さらに MP U L C S P 6 1 0 ) とキャッシュ （ F 0 C S 6 2 0 ) 間の伝播ディ レイを短縮できる。 例えば、 一般的なメモ リ パッケージを平面的に 1 2個配置した場合と比べて面積を約 7割、 ディ レイを約 5割削減できる。 チップ 6 2 1を L C S Pに収めて平面的 に配置した場合と比べても、 面積を約 3割、 ディ レイを約 2割削減でき る。 しかも、 三次元スタック した F O C S 6 2 0の内部で 4個のチップ 6 2 1への分配配線を行なうので、 平面配置でそれぞれのメモリ パッ ケージへ個別に配線した場合に比べると、 モジュール基板の配線本数を 減らすことができる。
0ッケ一ジ基板 6 1 2 6 2 2、 ベース基板 6 2 4、 モジュール基板 6 3 0、 及びボー ド 7 0 0には、 アンダーフィル 6 1 3やイ ンナ一フィ ル 6 2 5による D T H 6 1 4、 D T H 6 2 3、 T H 6 2 6の延命効果を 考慮した上で、 所定の範囲の熱膨張係数を有する材料を選定してある。 これにより、 D T H 6 1 4 とパッケージ端子 6 1 5 D T H 6 2 3と ッケージ端子 6 2 7、 及びモジュール端子 6 3 3の熱疲労に対する信頼 性を十分確保できる。 また、 端子 6 1 5、 6 2 7 6 3 3の半田付け温 度階層に対応して、 所定のガラス転移温度を有する基板 6 1 2、 6 2 4、 6 3 0、 7 0 0を用いることにより、 これらの耐熱性を向上できる。
L C S P 6 1 0 と F O C S 6 2 0の放熱に関しては、 フィ ン 6 4 0に より効率良く行なえる。 チップ 6 1 1は約 2 0〜 3 0 W、 4個のチップ 6 2 1 は 1 0〜 2 0 Wの発熱量を有しているが、 コス トの高い水冷でな く とも強制空冷により冷却できる。 空冷方法としては、 モジュール基板 6 3 0より大きな面積のフィ ンを用いるより、 フィ ン 6 4 0上部にダク 卜を設ける方が熱抵抗を約 1 ^ZWまで低減できる。 しかも、 ボー ド 7 0 0へのモジュール実装面積が低減できるので、 他のモジュール等への 伝播ディ レイを短縮できる効果がある。 なお、 L C S P 6 1 0や F O C S 6 2 0 とフィ ン 6 4 0 との間隔は、 ラバー フレーム 6 4 1の弾力性 と熱伝導グリースの粘性により適切に保たれており、 熱抵抗のばらつき が少ない。 さらに、 フィ ン 6 4 0 とモジュール基板 6 3 0の熱膨張差に よる応力が L C S P 6 1 0や F O C S 6 2 0に加わることがなく、 パッ ケージ端子 6 1 5 と 6 2 7へ悪影響を及ぶことはない。
このように、 第 6実施例の S L P 6 0 0は、 マルチチヅプ プロセッ サ モジュールとして高性能、 高信頼、 且つ低コス ト化を達成できる効 果がある。 なお、 ここに示したものは我々が本発明を実施した製作品の ほんの一例であり、 チップ仕様やシステム仕様等によつて他の構成を取 り得る。 例えば、 モジュール基板として厚膜多層セラ ミ ック基板や薄膜 多層基板等を適用し、 モジュール端子としてピン グリ ッ ド アレイ、 カラム グリ ッ ド アレイ等を採用することが可能である。 L C S Pの サイズや端子数、 基板のサイズや層構成等は、 本発明の適用先と目標に 応じて任意に設計すべきである。
以上、 本発明につき第 1実施例から第 6実施例を通じて説明してきた。 本発明は、 L C S Pの多ピン、 小型、 高速、 高信頼、 低コス ト化のみな らず、 S L Pにおいても高性能、 高信頼、 低コス ト化を具現し、 ノ、。ッケ 一ジング技術への多大なる貢献と広範なる適用を提供する。

Claims

請求の範囲
1 . 接続パッ ドを有する集積回路チップと、
配線とヴアイァ /スルー ホールを有し、 前記集積回路チップに実効 的に等しいエリア サイズを有するラ ミネ一 卜配線基板と、
前記接続パッ ドから直接的に前記配線へ接続される前記ヴアイァノス ル一 ホールからなるフ リ ップ チップ コネクショ ンと、
前記集積回路チップと前記ラ ミネー ト配線基板のギヤ ップを充満する アンダーフィルと、
前記配線または前記ヴアイァ スルー ホールを介在し、 前記フ リ ツ プ チップ コネクショ ンへ相互接続される外部端子と、
前記外部端子の位置に開口を有し、 前記ラ ミネー ト配線基板を保護す るェンカプスラン トと、
を有することを特徴とするチップ サイズ パッケージ。
2 - 接続パッ ドを有する集積回路チップと、
配線とヴアイァ スルー ホールを有し、 前記集積回路チップに実効 的に等しいエリア サイズを有するラ ミネー ト配線基板と、
前記接続パッ ドから直接的に前記配線へ接続される前記ヴアイァ/ス ルー ホールからなるフ リ ップ チップ コネグシヨ ンと、
前記集積回路チップと前記ラ ミネー ト配線基板のギヤップを充満する アンダーフィルと、
前記ヴアイァノスルーホールまたは前記フ リ ップチップコネクショ ン に対してシフ 卜され、 前記配線または前記ヴアイァ スルー ホールを 介在し、 前記フ リ ップ チップ コネクショ ンへ相互接続される外部端 子と、
前記外部端子の位置に開口を有し、 前記ラ ミネー ト配線基板を保護す るェンカプスラン トと、 を有することを特徴とするチップ サイズ パッケージ。
3 . 請求項 1記載のチップ サイズ パッケージにおいて、
前記接続パッ ドから前記外部端子へ達する相互接続経路は、 前記アン ダ一フィルと前記配線基板とのそれぞれの厚さの合計厚さより長いチッ プ サイズ パッケージ。
4 . 請求項 1記載のチップ サイズ パッケージにおいて、
前記ヴアイァ/スルー ホールは、 導体カラム、 または導体サイ ドウ オールと誘電体ィンナ一フィルとにより密に充満されるチップ サイズ ノ、。 ッケージ。
5 . 請求項 1記載のチップ サイズ ノ、。ッケージにおいて、
前記フリ ップ チップ コネクショ ンまたは前記外部端子は、 弾性体 コアと導体ォーヴァコー トとから成るチップ サイズ ハ°ッケージ。
6 . 請求項 1記載のチップ サイズ パッケージにおいて、
' 前記ァンダーフィルは、 前記フリ ップ チップ コネクショ ンに実効 的に整合する熱膨張係数を持つチップ サイズ パッケージ。
7 . 請求項 1記載のチップ サイズ ノ、。ッケージにおいて、
前記配線基板は、 前記フ リ ップ チップ コネクショ ンの直径に対す る前記外部端子の直径の比率を y として、
3 ( r + 5 ) / ( r + l )≤ a≤ 3 ( r + 3 5 )Z (ァ + 7 )を満たす熱膨張 係数 α ( p p m Z K ) を持つチップ サイズ パッケージ。
8 . 請求項 1記載のチップ サイズ パッケージにおいて、
前記配線基板は、 前記外部端子の直径の 1 0倍以下の厚さを持つチッ プ サイズ ハ0ッケージ。
9 . 請求項 1記載のチップ サイズ パッケージにおいて、
前記ェンカブスラン トは、 前記スルー ホールを閉塞する構造を有す るチップ サイズ ハ。ッケージ。
1 0 . 請求項 1記載のチップ サイズ パッケージにおいて、 前記スルー ホールは、 スタ ック ト ヴアイァ ホールから成るチッ プ サイズ ノぐ ッケージ。
1 1 . 請求項 1記載のチップ サイズ パッケージにおいて、
前記配線は、 前記配線基板の側面より内在するチップ サイズ パッ ケージ。
1 2 . 請求項 1記載のチップ サイズ パッケージにおいて、
前記ェンカブスラ ン トは、 前記集積回路チップと、 前記アンダーフィ ルと、 前記配線基板との側面を保護する構造を有するチップ サイズ パッケージ。
1 3 . 請求項 1記載のチップ サイズ パッケージにおいて、
前記外部端子は、 前記配線へイ ンタースティ シャル ヴアイァ ホー ルにより接続され、 前記ェンカプスラン トは前記配線基板の誘電層から 成るチップ サイズ ノ、0ッケージ。
1 4 . 請求項 1記載のチップ サイズ パッケージにおいて、
前記フ リ ップ チップ コネクショ ンは、 前記配線へ接続されるィ ン タ一スティ シャル ヴア イ ァ ホールからなるチップ サイズ ノ、。ッケ 一ジ。
1 5 . 請求項 1記載のチップ サイズ パッケージにおいて、
前記ラ ミネ一 ト配線基板は低弾性率を持つラ ミネー 卜から成り、 前記 アンダーフィルまたは前記ェンカブスラン トは低弾性率を持つ接着剤か ら成るチップ サイズ パッケージ。
1 6 . 請求項 1記載のチップ サイズ ノ ッケージにおいて、
前記配線基板は、 その信号ライ ン層とパワーノグラン ド プレーンと 低誘電層とから成る信号伝送路と、 パワー/グラン ド プレーンと高誘 電層とから成るデカップリ ング キャパシタとを有するチップ サイズ ノ ッケージ。
1 7 . 請求項 1記載のチップ サイズ ノ、。 ッケージにおいて、
前記配線基板は、 該基板の高抵抗層から成る終端抵抗を有するチップ サイズ ノ、0 ッケージ。
1 8 . 請求項 1記載のチップ サイズ パッケージにおいて、
前記配線基板は、 前記集積回路チップ上の配線より低負荷である配線 から成るイン トラチップ ハイゥヱイを有し、 該イン トラチップハイゥ エイは前記フリ ップ チップ コネクショ ンまたは前記ヴアイァノスル 一 ホールを介して前記接続パッ ドを他の接続パッ ドへ相互接続するチ ップ サイズ ハツケ一ジ。
1 9 . 請求項 1記載のチップ サイズ パッケージにおいて、
前記集積回路チップは共通の前記配線へ接続される複数の前記接続パ ッ 卜を ¾し、
' 前記外部端子は前記接続パッ ドより大きいエリア サイズを有し、 よ り広いピツチを以て整列されるチップ サイズ パッケージ。
2 0 . 請求項 1記載のチップ サイズ パッケージにおいて、
前記接続パッ ドは前記集積回路チップの表面に群をなして局在し、 前記外部端子は前記接続パッ ドより広いピッチを以て、 前記配線基板 の表面に実効的に均等にアレイ状に離散するチップ サイズ パッケ一 ジ。
2 1 . 請求項 1記載のチップ サイズ パッケージにおいて、
前記外部端子は、 表面実装型であり、 ボール、 カラム、 マイクロピン、 またはラン ドのグリ ッ ド アレイから成るチップ サイズ パッケージ c 2 2 . 請求項 1記載のチップ サイズ パッケージにおいて、
前記外部端子は、 0 . 3 m m以上から 1 . 0 m m以下までの 0 . 1 m m刻み、 または 1 0 m i 1以上から 4 0 m i 1 以下までの 1 0 m i 1 刻 みの端子ピッチを以て配列される正方格子または面心格子のグリ ッ ド アレイから成るチップ サイズ パッケージ。
2 3. 請求項 1記載のチップ サイズ パッケージにおいて、
前記パッケージの外形は、 3 m m角から 2 5 m m角までの 1 m m刻み の正方形、 または 3 x 7 mm 2から、 4 x 9 mm 2、 5 x 1 2 mm 2、 6 x 1 4 m m 2 7 x 1 6 mm 2 8 x 1 8 m m 2> 9 x 2 1 mm 2, 1 0 x 2 3 mm 2, 1 1 x 2 5 mm 2 までの縦横各土 1 mmの範囲の長方形 から成るチップ サイズ ハ0ッケージ。
2 4. 請求項 1記載のチップ サイズ パッケ ジにおいて、
前記集積回路チップは、 その背面に取り付けられるヒー ト スプレツ ダ、 ヒー ト シンク、 またはフィ ンを有するチップ サイズ ハ。ッケー ジ。
2 5. 請求項 1記載のチップ サイズ パッケージにおいて、
' 前記アンダーフィ ルは、 前記集積回路チップを前記配線基板へフ リ ッ プ チップ ダイ アタ ッチする接着剤から成り、
前記フ リ ップ チップ コネクショ ンは、 前記接続パッ ドから直に前 記アンダーフ ィ ルを貫通し、 前記配線へ接続されるダイ レク 卜 スルー ホールから成るチップ サイズ ハ0ッケージ。
2 6. 接続パッ ドを有する集積回路チップと、
配線とヴアイァ スルー ホールを有し、 前記集積回路チップに実効 的に等しいエリア サイズを有するラ ミネー ト配線基板と、
前記接続パッ ドをイ ンタースティシャル ヴアイァ ホールを介在し て前記配線または前記ヴアイァノスルー ホールへ接続するバンプから 成るフ リ ップ チップ コネクショ ンと、
前記集積回路チップと前記ラ ミネー ト配線基板のギヤップを充満し前 記バンプを補強する接着剤からなるアンダーフィルと、 前記配線または前記ヴアイァ /スルー ホールを介在し、 前記フリ ツ プ チップ コネクショ ンへ相互接続される外部端子と、
前記外部端子の位置に開口を有し、 前記ラ ミネー ト配線基板を保護す るェンカブスラン トと、
を有することを特徴とするチップ サイズ ハ°ッケージ。
2 7 . 接続パッ ドを有する集積回路チップと、
誘電層と導体層とから成り、 前記集積回路チップに実効的に等しいェ リア サイズを有し、 前記集積回路チップがフ リ ップ チップ ダイ アタッチされるラ ミネー 卜配線基板と、
前記接続パッ ドを前記導体層に接続するダイ レク 卜 ヴアイァ ホー ノレと、
前記導体層または前記ダイレク ト ヴアイァ ホールを介在し、 前記 接続パッ ドへ相互接続される外部端子と、
前記外部端子の位置に開口を有し、 前記ラ ミネ一 ト配線基板を保護す るェンカブスラン トと、
を有することを特徴とするチップ サイズ パッケージ。
2 8 . 請求項 1記載のチップ サイズ パッケージにおいて、
前記配線基板は、 複数の集積回路チップを搭載可能にするため、 各集 積回路チップのエリァサイズの合計に実効的に等しいェリア サイズを 有するチップ サイズ ハ。ッケージ。
2 9 . 請求項 1記載のチップ サイズ ハ。ッケージにおいて、
前記配線基板は、 信号配線層数 2以上、 信号配線層の誘電率 4以下、 ライン ピッチ 0 . 2 m m以下、 ヴアイァ Zスルー ホール径 0 . 3 m m以下、 熱膨張係数 1 5以下の構造及び特性を有するチップ サイズ ノ、0ッケージ。
3 0 . 請求項 1記載のチップ サイズ パッケージにおいて、 前記配線基板は、 フィルム積層型ラ ミネー ト基板、 ビルドアップ型ラ ミ ネ一 ト基板、 または転写型ラ ミネー ト基板から成るチップ サイズ ノ、0 ッケージ。
3 1 . 請求項 1記載のチップ サイズ パッケージにおいて、
前記配線基板の誘電体、 前記アンダーフィル、 および前記ェンカブス ラ ン トは、 エポキシ系樹脂、 ポリイ ミ ド系樹脂、 マレイ ミ ド系樹脂、 ビ スマレイ ミ ド系樹脂、 フッ素系樹脂、 ゥレタン系樹脂、 シリ コーン系樹 脂、 フエノール系樹脂、 ビフエニール系樹脂、 または前記樹脂との混合 材、 または前記樹脂にガラスノシリカノアラ ミ ドの繊維またはシリカノ セラ ミ ック ポリマノエラス トマのフィ ラを添加する複合材から成るチ ップ サイズ パッケージ。
3 2 . 請求項 1記載のチップ サイズ パッケージにおいて、
前記配線とヴアイァ スルー ホール、 および前記配線基板のベース は、 銅、 金、 アルミ、 イ ンバ、 モリブデン、 ニッケル、 クロム、 チタン、 タングステンまたはこれら金属との合金または複合金属から成るチップ サイズ パッケージ。
3 3 . 請求項 1記載のチップ サイズ ハ°ッケージにおいて、
前記フ リ ップ チップ コネクショ ンまたは前記外部端子は、 金、 銀、 銅、 アルミ、 ニッケルまたは半田から成る金属、 またはこれら金属との 合金または複合金属、 または前記金属をコア、 外殻、 またはフイ ラとす るポリマとの複合材から成るチップ サイズ パッケージ。
3 4 . 請求項 1記載のチップ サイズ ノ ッケージにおいて、
前記外部端子、 または前記開口における前記配線または前記ヴアイァ
_ スルー ホールは、 半田に対するバリ ア メタル層を有するチップ サイズ ノ、0ッケージ。
3 5 . 接続パッ ドを有する集積回路チップと、 配線とヴアイァノスルー ホールを有し、 前記集積回路チップに実効 的に等しいエリア サイズを有するラ ミネ一 ト配線基板と、
前記接続パッ ドから直接的に前記配線へ接続される前記ヴアイァ ス ルー ホールからなるフリ ップ チップ コネクショ ンと、
前記集積回路チップと前記ラ ミネー ト配線基板のギヤップを充満する アンダーフィルと、
前記配線または前記ヴアイァ /スルー ホールを介在し、 前記フリ ツ プ チップ コネク ショ ンへ相互接続される外部端子と、
前記外部端子の位置に開口を有し、 前記ラ ミネー ト配線基板を保護す るェンカブスラン ト と、
を有するチップ サイズ パッケージの製造方法であって、
予め前記配線と前記ヴアイァ/スルー ホールが形成された前記配線 基板へ、 前記アンダーフィルと成る接着フアイルを接着する工程と、 ' 該接着フィルムを接着された配線基板へ、 ダイレク ト スルー ホー' ルと成る穴を加工する工程と、
該工程と前後して、 前記配線基板へ前記集積回路チップを接着してフ リ ップ チップ ダイ アタッチする工程と、
前記穴へ導体を形成し、 前記フリ ップ チップ コネクショ ンにより 前記接続パッ ドを前記配線へ接続する工程と、
を有することを特徴とするチップ サイズ パッケージの製造方法。 3 6 . 接続パッ ドを有する集積回路チップと、
配線とヴアイァ /スルー ホールを有し、 前記集積回路チップに実効 的に等しいエリア サイズを有するラ ミネ一卜配線基板と、
前記接続パッ ドをインターステイシャル ヴアイァ ホールを介在し て前記配線または前記ヴアイァ /スルー ホールへ接続するバンプから 成るフリ ップ チップ コネクショ ンと、 前記集積回路チップと前記ラ ミネー ト配線基板のギヤ ップを充満する ァンダーフィルと、
前記配線または前記ヴアイァ /スルー ホールを介在し、 前記フ リ ツ プ チップ コネクショ ンへ相互接続される外部端子と、
前記外部端子の位置に開口を有し、 前記ラ ミネー ト配線基板を保護す るェンカブスラ ン トと、
を有するチップ サイズ パッケージの製造方法であって、
前記バンプを前記接続パッ ド、 または前記配線基板に予め形成された 前記配線または前記ヴアイァ スルー ホールへ形成する工程と、 前記バンプから成る前記フ リ ップ チップ コネクショ ンにより、 前 記接続パッ ドと前記配線または前記ヴアイァ スルー ホールを接続す る工程と、
前記ギヤ ップ及び前記配線基板の表面へ、 それぞれ前記ァンダーフィ ル及び前記ェンカプスラン トとなる接着剤を供給する工程と、
を有することを特徴とするチップ サイズ パッケージの製造方法。 3 7 . 接続パッ ドを有する集積回路チップと、
配線とヴアイァ スルー ホールを有し、 前記集積回路チップに実効 的に等しいエリア サイズを有するラ ミネー ト配線基板と、
前記接続パッ ドから直接的に前記配線へ接続される前記ヴアイァノス ノレ一 ホールからなるフ リ ップ チップ コネクショ ンと、
前記集積回路チップと前記ラ ミネー ト配線基板のギヤップを充満する アンダーフィルと、
前記配線または前記ヴアイァ スルー ホールを介在し、 前記フ リ ツ プ チップ コネクショ ンへ相互接続される外部端子と、
前記外部端子の位置に開口を有し、 前記ラ ミネー ト配線基板を保護す るェンカプスラ ン トと、 を有するチップ サイズ パッケージの製造方法であって、
前記ェンカプスラン 卜と成る保護フィルムへ前記開口を加工する工程 と、
前記配線基板へ前記保護フィルムを接着する工程と、
前記開口に位置する前記配線または前記ヴアイァノスルー ホールへ. 前記外部端子を形成する工程と、
を有することを特徴とするチップ サイズ パッケージの製造方法。
3 8 . 接続パッ ドを有する集積回路チップと、
配線とヴアイァノスルー ホールを有し、 前記集積回路チップに実効 的に等しいェリァ サイズを有するラ ミネー ト配線基板と、
前記接繞パッ ドから直接的に前記配線へ接続される前記ヴアイァ ス ノレ一 ホールからなるフリ ップ チップ コネクショ ンと、
前記集積回路チップと前記ラ ミネー ト配線基板のギヤップを充満する ァンダーフィ ノレと、
前記配線または前記ヴアイァ スルー ホールを介在し、 前記フリ ツ プ チップ コネクショ ンへ相互接続される外部端子と、
前記外部端子の位置に開口を有し、 前記ラ ミネー ト配線基板を保護す るェンカブスラン トと、
を有するチップ サイズ パッケージの製造方法であって、
前記配線基板へ前記ェンカプスラン トとなる接着剤を供給する工程と、 該工程と同時にまたはその後に前記接着剤へ開口を加工する工程と、 該開口に位置する前記配線または前記ヴアイァ Zスルー ホールへ、 前記外部端子を形成する工程、 または前記供給する工程より前に前記配 線基板に予め形成された配線へ外部端子を形成しておく工程と、
を有することを特徴とするチップ サイズ パッケージの製造方法。
3 9 . 接続パッ ドを有する集積回路チップと、 配線とヴアイァ /スルー ホールを有し、 前記集積回路チップに実効 的に等しいエリア サイズを有するラ ミネ一ト配線基板と、
前記接続パッ ドから直接的に前記配線へ接続される前記ヴアイァ /ス ルー ホールからなるフ リ ップ チップ コネクショ ンと、
前記集積回路チップと前記ラ ミネー ト配線基板のギヤップを充満する アンダーフ ィ ノレと、
前記配線または前記ヴアイァノスルー ホールを介在し、 前記フ リ ツ プ チップ コネクショ ンへ相互接続される外部端子と、
前記外部端子の位置に開口を有し、 前記ラ ミネー ト配線基板を保護す るェンカプスラ ン ト と、
を有するチップ サイズ パッケージの製造方法であって、
前記配線、前記ヴアイァノスルー ホール、前記フ リ ップ チップ コ ネクショ ン、 および前記外部端子を成す導体をアディティ ヴ選択めつき により形成することを特徴とするチップ サイズ パッケージの製造方 法。
4 0 . 接続パッ ドを有する集積回路チップと、
配線とヴアイァ/ /スルー ホールを有し、 前記集積回路チップに実効 的に等しいエリア サイズを有するラ ミネ一ト配線基板と、
前記接続パッ ドから直接的に前記配線へ接続される前記ヴアイァ ス ノレ一 ホールからなるフ リ ップ チップ コネクショ ンと、
前記集積回路チップと前記ラ ミネー ト配線基板のギヤップを充満する アンダーフィルと、
前記配線または前記ヴアイァ Zスルー ホールを介在し、 前記フ リ ツ プ チップ コネク ショ ンへ相互接続される外部端子と、
前記外部端子の位置に開口を有し、 前記ラ ミネー 卜配線基板を保護す るェンカブスラン トと、 から成るチップサイズ パッケージを搭載して おり、
前記外部端子を接続され、 端子ピッチより狭い配線ピッチを以てルー ティ ングされるイ ンタ一コネクショ ンから成る、 前記ラ ミネー ト配線基 板より大きいエリア サイズを持つ二次配線基板を有するこ とを特徴と するセカン ド レヴェル ノぐ ッケージング。
4 1 . 請求項 4 0記載のセカン ド レヴヱル パッケージングにおい て、
前記二次配線基板は、 前記ィ ンターコネクショ ンを成すァ ドヴァ ンス 卜配線層と、 より広い配線ピッチを以てルーティ ングされる基板ベース とから成るセカン ド レヴェル パッケージング。
4 2 . 請求項 4 0記載のセカン ド レヴェル パッケージングにおい て、
前記チップサイズパッケージと、 これとは別個のパッケージとが、 互 いに接近して配置され、 前記二次配線基板の低誘電率層にある前記ィ ン ターコネクショ ンにより相互接続されるセカン ド レヴェル ノ、。ッケ一 ジ ング。
4 3 . 請求項 4 0記載のセカン ド レヴェル ノ、。ッケージングにおい て、
前記ラ ミネー ト配線基板は、 パワーノグラ ン ド プレーン間にデカッ プリ ング キャパシタを備え、 前記二次配線基板は前記デカップリ ング キャパシタに接続される、 より大きい容量の二次デカップリ ング キヤ ハ。シタを備えるセカン ド レヴェノレ ハ。ッケージング。
4 4 . 請求項 4 0記載のセカン ド レヴェノレ ノ ッケージングにおい て、
前記集積回路チップの熱膨張係数を α 0、 前記二次基板の熱膨張係数 を α 2、 前記フ リ ップ チップ コネクショ ンの直径に対する前記外部 端子の直径の比率をァ として、 前記ラ ミネー 卜配線基板は
( r 0 + a 2 ) / ( r + D≤ I (ァ α 0 + 7 2 ) / ( r + 7 )を満た す熱膨張係数 α 1を持つセカン ド レヴェル パッケ一ジング。
4 5 . 請求項 4 0記載のセカン ド レヴェル ノぐ ッケージングにおい て、
前記配線基板と前記二次配線基板は同種の部材から成るセカン ド レ ヴエル ノ、0 ッケージング。
4 6 . 請求項 4 0記載のセカン ド レヴェル パッケージングにおい て、
前記二次配線基板はラ ミネー 卜基板、 ア ドヴア ンス ト ラ ミネー ト基 板、 セラ ミ ツク基板、 ラ ミネー トノセラ ミ ツク基板、 デポジッ ト セラ ミ ック基板、 ラ ミネー ト シリ コン基板、 またはデポジッ トノシリ コン 基板から成るセカン ド レヴェル ノ、。ッケージング。
4 7 . 請求項 4 0記載のセカン ド レヴヱル パッケージングにおい て、
前記外部端子より低融点の半田から成り、 前記外部端子を前記ィ ンタ 一コネク ショ ンへ接続するジョイ ン トを有するセカン ド レヴェル ノ、。 ッケ一ジング。
4 8 . 請求項 4 0記載のセカン ド レヴェル パッケージングにおい て、
前記外部端子を前記イ ンターコネク ショ ンへ接続する、 スプリ ング コンタク トまたは導電性エラス トマから成るエリア アレイ ソケッ ト を有するセカン ド レヴェル パッケージング。
4 9 . 請求項 4 0記載のセカン ド レヴェル パッケージングにおい て、
前記チップ サイズ パッケージと別個のパッケージとの背面に共通 に取り付けられるヒー ト スプレッダ、 ヒー ト シンク、 またはフ ィ ン を有するセカン ド レヴェル パッケージング。
5 0 . 請求項 4 0記載のセカン ド レヴェル パッケージングにおい て、
プロセッサ チップから成る前記集積回路チップを有する前記チップ サイズ ノ、0ッケージと、
前記チップ サイズ パッケージに接近して配置され、 低誘電率層に ある前記イ ンターコネクショ ンにより相互接続されるメモリ パッケ一 ジと、
を有するセカン ド レヴヱル ノ ッケージング。
5 1 . 請求項 4 0記載のセカン ド レヴェル パッケージングにおい て、
メモ リ チップの前記集積回路チップを有し、 互いに接近して配置さ れ、 前記イ ンターコネクショ ンにより相互接続される複数の前記チップ サイズ ハ0ッケージを有するセカン ド レヴヱル ハ0ッケージング。
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