WO1996010230A1 - Dispositif de transfert de donnees et jeux video utilisant ce dispositif - Google Patents

Dispositif de transfert de donnees et jeux video utilisant ce dispositif Download PDF

Info

Publication number
WO1996010230A1
WO1996010230A1 PCT/JP1995/001946 JP9501946W WO9610230A1 WO 1996010230 A1 WO1996010230 A1 WO 1996010230A1 JP 9501946 W JP9501946 W JP 9501946W WO 9610230 A1 WO9610230 A1 WO 9610230A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
bus
circuit
external
size
Prior art date
Application number
PCT/JP1995/001946
Other languages
English (en)
French (fr)
Inventor
Osamu Hosokawa
Original Assignee
Sega Enterprises, Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sega Enterprises, Ltd. filed Critical Sega Enterprises, Ltd.
Priority to EP95932240A priority Critical patent/EP0735490A4/en
Priority to RU96114995A priority patent/RU2134447C1/ru
Priority to BR9506375A priority patent/BR9506375A/pt
Priority to KR1019960702756A priority patent/KR100188990B1/ko
Priority to US08/648,157 priority patent/US5816921A/en
Publication of WO1996010230A1 publication Critical patent/WO1996010230A1/ja

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Definitions

  • the present invention relates to a data relay device, and more particularly to a data relay device for performing data transfer between a plurality of data transmitting / receiving circuit devices via a data bus.
  • a data transmitting / receiving circuit device is defined as a circuit device that can output data on a data bus or can receive data on a data bus
  • the present invention also relates to a data relay device capable of continuously transferring data read from the memory.
  • the present invention relates to a data relay device for starting to write data to a transfer destination memory from a byte boundary when a plurality of bytes can be read from a memory as a unit.
  • the present invention relates to a video game device using the data relay device.
  • a data processing device such as a video game device, that is, an information processing device, has a data transmission / reception circuit device as defined above as a plurality of functional circuits that share data processing for each function. For example, it is necessary that data be sent and received between the CPU and the memory at high speed.
  • a plurality of CPUs, memories, and the like are each connected to a data bus as a data transmission / reception circuit device, and data is transferred through this bus.
  • the configuration of a conventional example relating to address transfer via such a bus is such that all data transmission / reception circuit devices such as a CPU, a RAM, and a VDP (video disk break processor) are connected to a single data bus. Was to be connected.
  • a video game device as an example of a data processing device, that is, an information processing device
  • an external storage device that can be inserted into and removed from the main device, ie, a memory cartridge, is connected outside the device main body.
  • the data read from the memory cartridge is input to the main unit via the bus.
  • FIG. 1 is a diagram for explaining the operation of such a conventional example.
  • Figure 2 shows the operation timing chart.
  • FIG. 1 shows an example of a configuration assuming a video game device.
  • 60 is a direct memory access device (DMA)
  • 61 is a CPU that controls the execution of a game program
  • 62 is a CPU.
  • a work RAM, 63, for storing data during game execution, is a video processor (VDP) for controlling a scroll screen, a sprite, and the like.
  • VDP video processor
  • reference numeral 64 denotes a data bus, to which the above devices are connected.
  • the data from RAM 62 is The operation of transfer to 63 will be described with reference to the time chart of FIG.
  • the DMA 60 In synchronization with the clock CLK, the DMA 60 outputs the read address of the RAM 62 to an address bus (not shown) separate from the data bus 64 (a in FIG. 2).
  • data is read from the RAM 62 onto the bus 64 (b2 in FIG. 2).
  • the data read from the RAM 62 on the knob 64 is temporarily stored in a temporary register (not shown) in the DM 60 (c 3 in FIG. 2).
  • the write address is output from the DM A60 to the above address bus (a in FIG. 2).
  • the contents of the temporary register in the DMA 60 are output to the bus 64 (b5 in Figure 2).
  • the data read from the RAM 62 on the bus 64 is written to the VDP 63 according to the write address output to the address bus (b6 in FIG. 2).
  • the address and data disks since both the address and data disks must be used in a time-sharing manner to access RAM 62 and VDP 63, the data from RAM 62 must be used. Cannot be read continuously and writing to VDP 63 continuously.
  • the RAM has a boundary of a unit of a plurality of bytes that depends on the bit width of the CPU, and the unit of the plurality of bytes (hereinafter, a long word as necessary) It is necessary to read with.
  • the bitmap memory for displaying an image as a set of pixels also has a boundary of a plurality of bytes.
  • FIG. 3A shows an example of a data structure 81 in a conventional RAM.
  • data is read out in 4-byte units as multiple-byte units.
  • an object of the present invention is to provide a data relay device capable of simultaneously transferring data between a plurality of data transmission / reception circuit devices.
  • Another object of the present invention is to provide a plurality of data transmitting / receiving circuit devices.
  • An object of the present invention is to provide a data relay device which does not need to provide an interface circuit with a CPU bus for each data transmission / reception circuit device, even when the bus sizes that can be received by the respective devices are different.
  • the present invention makes it possible, in particular, to use a high-speed CPU and to transfer data read from an external storage device that can be connected to the main unit to the high-speed CPU via a bus.
  • An object of the present invention is to provide a video game device using a relay device.
  • an object of the present invention is to provide a data relay device using a DMA that can reduce the number of accesses even when writing to a bitmap memory starts from a byte boundary. To do that.
  • Another object of the present invention is to provide a data relay device using DMA, which can reduce the transfer time when writing is started from a byte boundary.
  • Still another object of the present invention is to provide a video game device which employs the data relay device according to the present invention and enables a high-speed scrolling process, a brightening process and the like in a video display processor. To provide.
  • the relay device is connected to a plurality of data transmission / reception circuit devices via corresponding external buses, and relays data between the data transmission / reception circuit devices.
  • Each of the corresponding external buses is A plurality of bus interface circuits to be connected, and a direct memory access circuit (DMA) for performing data relay between the bus interface circuits and a plurality of bus interface circuits.
  • DMA direct memory access circuit
  • At least two of the plurality of bus interface circuits are connected to external buses having different bus sizes from each other, so that an external bus having a large bus size and an external bus having a small bus size are interconnected.
  • a data processing relay unit is provided that divides or combines the data according to the bus size of the external bus at the relay destination and relays the data.
  • the plurality of bus interface circuits and the direct memory access circuit (DMA) are mutually connected by an internal bus having a bus size corresponding to the maximum bus size of the external bus. Connected.
  • the data processing and relay means divides the data on the external bus having a large bus size to obtain a plurality of timings.
  • the data divided into external buses of smaller bus sizes depending on the time are relayed sequentially.
  • the data processing relay means is provided on an external bus of a small bus size
  • the data for multiple timings are combined, and the combined data is sequentially relayed to an external bus of a larger bus size.
  • At least one of the plurality of bus interface circuits is connected to an external data bus via an external bus.
  • the transmission / reception circuit device is connected, and the bus size of the external bus connected to the data transmission / reception circuit device is the smallest bus size of the external buses connected to the data relay device.
  • the data relay device has the system control device connected to each of the plurality of data transmission / reception circuit devices via the corresponding bus.
  • the data relay device includes a plurality of bus interface circuits to which each of the corresponding buses is connected, and data transmitted to one bus interface circuit to another bus interface circuit.
  • a direct memory access (DMA) circuit that relays data to the bus interface circuit is provided, and multiple bus interface circuits are connected to the bus size of the connected bus. It is configured to perform data division and combination correspondingly.
  • DMA direct memory access
  • a data relay device that enables data transfer taking advantage of the characteristics of a sink-port NAS capable of continuously reading data includes a first external bus and the first external bus.
  • a data relay device connected to a second external bus having a bus size of lZn (n: a positive integer) of the bus size of the external bus, the first external bus and the second external bus And a second bus interface circuit to which each of the first and second bus interfaces is connected, and a second bus interface circuit that transmits data on the first external bus to the second bus interface circuit.
  • DMA direct memory access circuit
  • the first bus interface circuit converts data on the first bus, which is continuously transmitted at a predetermined cycle in synchronization with a clock, into data having a period of 1 / n of the predetermined period.
  • the data is converted and output to the internal bus, and the direct memory access circuit (DMA) shifts the data sent to the internal bus by lZn cycles and converts the data to the internal bus.
  • the second bus interface circuit outputs the signal of the predetermined period 1Zn retransmitted from the direct memory access circuit (DMA) to the internal bus.
  • Data at a predetermined cycle, and the received data is sent to the second external bus as a continuous data train of a 1Zn cycle. Is done.
  • the data on the first bus is output to the internal bus of the system control device in synchronization with the clock by the interface circuit, and
  • the bus memory interface circuit allows the direct memory access device (DMA) to transmit data of a predetermined period of lZn to the second bus at a predetermined period. I'm doing it.
  • DMA direct memory access device
  • data of a predetermined cycle on the first bus can be continuously transmitted on the second bus at the predetermined cycle.
  • a synchronous DRAM that performs input / output in synchronization with a clock is connected to the first bus, and a synchronous DRAM is connected to the first bus interface circuit. It is configured so that continuous data read from DRAM is input. This makes it possible to take advantage of the characteristic that synchronous DRAM data can be read continuously.
  • the second interface circuit can store data on the first bus.
  • the data fetched by the direct memory access device (DMA) is transmitted to the second bus as upper data and lower data of a 1Z2 data string. it can.
  • a data relay device using a DMA that can reduce the number of accesses can be provided.
  • a first latch circuit for holding the read n-byte data for reading data in n-byte units and transferring the data in n-byte units;
  • a second latch circuit for holding (n-1) bytes of data of the first latch circuit; n-byte data of the first latch circuit; and the first latch circuit.
  • the data of the latch circuit and the data of the second latch circuit are combined, and a plurality of n-byte data shifted by one byte are input, and these n-byte data are input.
  • a selector for selecting a desired set of n-bit data from one night.
  • the delay of the shift operation is small and the transfer can be performed at a higher speed.
  • FIG. 1 is an operation explanatory diagram of a conventional example corresponding to the second feature of the present invention.
  • FIG. 2 is an operation timing chart corresponding to FIG. 3A and 3B are explanatory diagrams of a conventional example corresponding to the third feature of the present invention.
  • FIG. 4 is a block diagram of an embodiment of the present invention.
  • FIG. 5 is a diagram showing a configuration example of each bus in FIG.
  • FIG. 6 is a block diagram of a configuration example of the system control device in FIG.
  • FIG. 7 is an operation timing chart of the embodiment of the present invention.
  • FIG. 8 is an operation timing chart of the embodiment of the present invention.
  • FIG. 9 is a diagram illustrating a signal configuration example according to the embodiment of the present invention.
  • FIG. 1OA is a diagram showing the contents of bus 6 in FIG.
  • FIG. 10B is a diagram showing a time chart of the node 6 in FIG.
  • FIG. 11 is an explanatory diagram of an embodiment corresponding to the second feature of the present invention.
  • FIGS. 12A and 12B are examples of read-write operation of a general synchronous DRAM.
  • FIG. 13 is an embodiment corresponding to the third feature of the present invention, and is an explanatory diagram of the transfer operation in units of a plurality of bytes.
  • FIG. 14 is an operation time chart corresponding to FIG.
  • FIG. 15 is an explanatory diagram of one operation of the byte boundary transfer.
  • FIG. 16 is an operation timing chart corresponding to FIG.
  • FIG. 17 is an explanatory diagram of one operation of the byte boundary transfer.
  • FIG. 18 shows an operation timing chart corresponding to FIG.
  • FIG. 19 illustrates another operation of the byte boundary transfer.
  • FIG. 20 is an operation timing chart corresponding to FIG. 19.
  • FIG. 21 illustrates still another operation of byte boundary transfer.
  • FIG. 22 is an operation timing chart corresponding to FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 4 is an embodiment of the present invention, and is a block diagram of an embodiment in which the data relay device of the present invention is applied to a video game device.
  • the same or similar elements are described with the same reference numerals and symbols.
  • an area 100 surrounded by a dotted line is a video game apparatus main body.
  • the first bus (CPU-BUS) as an external bus to the data relay device, and the second bus, respectively.
  • the data transmission / reception circuit device is defined as a circuit device capable of discharging data on the data bus or capturing data on the data bus as described above.
  • a first bus (CPU-BUS) 5, a second bus (B-BUS) 6, and a third bus (A-BUS) 8 are commonly connected to the system controller 1.
  • the system control device 1 corresponds to the data relay device to which the present invention is applied.
  • the first bus (CPU-BUS) 5 has a bus size of 32 bits
  • the bus (A-BUS) 8 has a bus size of 16 bits.
  • reference numeral 2 denotes a main CPU, which has a pair of high-speed CPUs and controls the entire system.
  • Reference numeral 3 denotes a synchronous DRAM, which is a work RAM used by the main CPU 2.
  • the system control device 1 has a role of controlling each of the above buses, and a configuration example thereof will be described later with reference to FIG. 4 1 and 2 are the first and second video display processors (VDP), respectively.
  • VDP video display processor
  • the first VDP 41 has the role of controlling the sprite.
  • the video RAM 410 is connected to the first VDP 41.
  • the video RAM 410 stores control commands and character data for the first VDP 41.
  • the first VDP 41 is connected to a frame memory (FB) 411, 412.
  • the FBs 411 and 412 have a double buffer configuration. When one screen of image data is written to one FB, the other FB transfers the image data of one screen. Configured to read
  • the second VDP 42 determines the scroll screen control and the display screen priority order.
  • a video RAM 420 is connected to the second VDP 42.
  • the video RAM 420 stores the scroll map, the bit map, and the coefficient data through the main CPU 2 and the synchronous DRAM 3 via the first bus (CPU-BUS) 5.
  • the first and second VDPs 41 and 42 are connected to the system control device 1 via a second bus (B-BUS) 6.
  • a cartridge 80 connected to the third bus (A-BUS) 8 is connected to the outside of the main unit 100 so as to be able to be inserted and removed, and stores a game program. Re-equipment.
  • the third bus (A-BUS) 8 has the same bus size as the second bus (B-BUS) 6.
  • the third bus (A-BUS) 8 has an additional optical disk system.
  • a CD-ROM drive 91 and a function block for generating an external video signal such as MPEG (MOTION PICTURE EXPERT GROUP) are connected.
  • the third bus (A-BUS) 8 goes out of the main unit 100, and if the data relaying speed becomes high here, it may cause a problem such as radio interference. Will not meet FCC standards.
  • One of the objects of the present invention is to solve such a problem.
  • Reference numeral 31 denotes a CPU control circuit connected to the first bus (CPU—BUS) 5.
  • Two CPUs which are a pair of high-speed CPUs 2, make a ruling on the first bus (CPU-BUS) 5 when accessing the synchronous DRAM 3 and the system controller 1.
  • Reference numeral 30 denotes a control node which is detachably connected to the outside of the main body device 100 and operated by a player.
  • Reference numeral 401 denotes a circuit for converting an analog RGB signal output from the second VDP42 into a video signal.
  • the video signal output from the conversion circuit 401 is displayed on the display 40.
  • a sound source processing circuit 7 is further connected to the second bus (B-BUS) 6, and controls the sound generation of the PC MZ FM sound source.
  • This sound source processing circuit 7 includes a CPU 70 for sound and a CP.
  • the RAM 71 for the work of U 70 is connected and this CPU
  • the sound source processing is controlled by 70.
  • a DZA conversion circuit 8 is connected to the sound source processing circuit 7, and the digital sound source is converted into an analog signal to obtain an audio output.
  • Reference numeral 20 denotes a PLL circuit, which generates a basic clock supplied to the entire system.
  • the main CPU 2, the main controller 2, and the system controller 1 are mainly configured based on the basic clock from the PLL circuit 20.
  • A-BUS third bus
  • CPU-BUS which is the first bus 5 has a bus size of 32 bits, and is connected to CPU 2, synchronous DRAM 3 and CPU control circuit 31.
  • the third bus 8, A-BUS, has a 16-bit bus size, has a CD-ROM drive 91, and has a cartridge bridge.
  • the second bus 6, B — BUS is It has a bus size of bits, and the first and second VDPs 41 and 42 and the sound source processing circuit 7 are connected.
  • the first to third buses 5, 6, and 8 commonly relay data in a 28 MHz bus clock based on the basic clock supplied from the PLL circuit 20.
  • FIG. 6 is a detailed configuration example of the system control device 1 as a data relay device of the present invention
  • FIGS. 7 and 8 are operation timing charts of the embodiment of the present invention, respectively.
  • Figure 7 shows the data transfer from the first bus (CPU-BUS) 5 to the second bus (B-BUS) 6
  • Figure 8 shows the data transfer from the third bus (A-BUS) 8 to the second bus.
  • This is a time chart explaining the simultaneous operation of the bus (B-BUS) 6 and the simultaneous operation of the first bus (CPU-BUS).
  • the system controller 1 includes a first bus interface circuit 11, a second bus interface circuit 12, and a third bus interface circuit 1. 4 and a direct memory access circuit (DMA) 10.
  • DMA direct memory access circuit
  • the circuits are connected by an internal bus 13 having the same 32-bit bus size as the first bus (CPU-BUS) 5. Further, the first bus interface circuit 11 is connected to a first bus (CPU-BUS) 5. The second bus interface circuit 12 and the third bus interface circuit 14 are respectively connected to the second bus (B— BUS) 6 and the third bus (A-BUS) 8.
  • the first interface circuit 11 is composed of a flip-flop FF 110, 111 and a three-state logic TTL. It is composed of files 112 and 113. These are supplied with the basic clock CLK (see Fig. 7) from the PLL circuit 20 and their operation is regulated.
  • the input of the flip-flop FF110 that is, the signal ⁇ ⁇ on the first bus (CPU-BUS) 5 is data read from the synchronous DRAM 3 In this case, they appear successively as shown in Fig. 71.
  • the continuity of data is due to the characteristics of the synchronous DRAM 3 when the input and output are synchronized with the clock.
  • the control is performed such that one data is continuously output on the first bus (CPU-BUS) 5 every two cycles of the basic clock CLK. ( Figure 7). Then, the data is converted into a timing as shown in FIG. 7 by the 3-state buffer 112 and output to the internal bus 13.
  • DMA 10 is composed of flip-flops FF101, 102, selection gate 103, and 3-state buffer 104.
  • Flip-flop FF 1 0 1 Divides the 32-bit data from the internal bus 13 into groups of 8 bits and outputs the data, and inputs the data to the selection gate 103 via the buses B1 to B4.
  • the flip-flop FF102 inputs the upper three groups divided from the flip-flop FF101, and outputs the same to the selection gate 103.
  • the selection gate 103 has four input terminals 0 to 3, and each of the input terminals 0 to 3 is a 32 bit divided into 8 bits and shifted sequentially by 8 bits. The input data is input.
  • the selection gate 103 selects and outputs the inputs of the four input terminals 0 to 3 according to the selection signal S5, and outputs it to the internal bus 13 through the 3-state buffer 104. .
  • the output from the DM A 10 at this time is indicated by the timing of (3) in FIG.
  • the timing of the output from DMA 10 ((3) in FIG. 7) is based on the data (FIG. 7) output from the first bus interface circuit 11.
  • One clock of the basic clock is shifted with respect to the timing of (ii)). Therefore, these data ((1) and (3) in Fig. 7) can avoid collision on the internal bus (13).
  • the data output from the DMA 10 to the internal bus 13 is captured by the second bus interface circuit 12.
  • the second bus interface circuit 12 includes flip-flop ports FF 120, 122, 124, 125, selection gate 121, and tristate gate. Buffer 1 2 3, 1 2 6.
  • the data on the internal bus 13 is transferred by the flip-flop FF12 of the second bus interface circuit 12 to the timing between two periods of the basic clock CLK. It is captured by mining ( ⁇ in Figure 7).
  • the upper 16 bits (A'H) and the lower 16 bits ( ⁇ ' ⁇ ) are alternately selected and output by the selection gate 12 21, and the flip-flop FF 1 2 2 And output to the second bus (B-BUS) 6 through the 3-state buffer 123 (Fig. 7, (2)).
  • the data of the third bus (A-BUS) 8 is generated synchronously every two periods of the basic clock CLK ((1) in Fig. 8).
  • the data of the third bus (A-BUS) 8 is taken into the third node interface circuit 14 as upper data and lower data ((1) in FIG. 8, 8).
  • the third bus interface circuit 14 has the same configuration as the second bus interface circuit 12, and the data of the third bus (A-BUS) 8 is , And are alternately input to a pair of flip-flops FF143 and 144.
  • the outputs of the flip-flops FFs 144 and 144 are further passed through a 3-state buffer interface 144 through a 32-bit interface.
  • the data is synthesized as packet data and taken into the internal bus 13 ((1) in Fig. 8).
  • the 32-bit data captured by the internal bus 13 is shifted by one basic clock by the DA 10 and output to the internal bus 13 again (3 in Figure 8). This output is taken in by the second bus interface circuit 12 in four basic clock cycles ((1) in FIG. 8).
  • the basic clock CLK is used as the second clock interface circuit 12 as the 16-bit high-order data ( ⁇ ' ⁇ ) and the low-order data (A'L), respectively. It is output at the cycle of (8 in Figure 8).
  • the operation on the first bus (CPU-BUS) is performed as independent 32-bit data (C1, C2 ⁇ ⁇ ) at the cycle of each basic clock CLK. It is possible ((8) in Fig. 8).
  • FIG. 9 shows that the data transmitted through the first bus (CPU-BUS) 5 is accessed by the first VDP 41 or the second VDP 42 and the second bus (the limited bus size) is used.
  • B-BUS Specific transfer when transferring through (6) It is a figure explaining an example.
  • reference numeral 1 denotes a system controller
  • the address is 20 bits (20 signal lines) of AO to 19, the data is 16 bits of DO to 15 (16 signal di), and the read / write distinction is 1 bit of RW. (One signal line), for a total of 37 signal di.
  • a tip indicating whether the system controller 1 is accessing the VDP 41 (0) or not (1).
  • the select signal (CS) and the VDP 41 it indicates whether the data on the second bus (B—BUS) 6 is valid (0) or invalid (1).
  • Data enable signal (DTEN) is required.
  • the second bus (B-BUS) 6 that connects the system controller 1 with the first VDP 41 and the second VDP 42 is a 16-bit bus size. Therefore, in the embodiment of FIG. 9, the system controller 1 and the first VDP 41 The number of signal di of the second bus (B-BUS) 6 between them is set to 16 (16-bit bus size), and two control signal lines (for control signals CS and DTEN) are further provided. I'm here.
  • the system controller 1 accesses the first VDP 41, the system controller 1 sets the chip select signal (CS) to LOW (0) and at the same time
  • CS chip select signal
  • the address is divided into upper and lower order to the second bus (B-BUS) 6 and transmitted.
  • 16-bit write data is transmitted as data 1 (DDI), data 2 (DD2), data 3 (DD3), and so on. Further, each data is transmitted to the first bus (B-BUS) 6 every clock of the clock CLK.
  • a graphical representation of the contents of B-BUS 6 above is shown in Figure 1OA.
  • B15 to B0 are 16-bit signal line bits, and 1 represents an unused bit.
  • the first bus (B-BUS) 6 is divided into H1, H2, DDI.DD2,... According to its contents.
  • the address is sent in 12 bits (HI) from the high order and 8 bits (H2) from the low order.
  • the read and write signals RW are allocated to the remaining bits of the upper address H1.
  • DDI 16 bits (D15 to D0) of data are allocated.
  • the first VDP 41 recognizes that it is addressed to itself from the chip select CS sent from the system controller 1, and Next, the data to be sent is taken in and processed. No.
  • the VDP 41 takes in the upper and lower two addresses internally and then transfers the necessary data to the second bus (B — BUS) Send to 6.
  • the system controller 1 receives the data sent from the VDP 41 from the second bus (B-BUS) 6 and, as described above, the first bus (CPU-BUS) 5 or the second bus (CPU-BUS).
  • the data is transferred to the third bus (A-BUS) 8 through the interface circuit 12, 12, 11, 14 and the DMA 10 as described above.
  • the transmission and reception of addresses and data between one VDP 41 (and the same for the second VDP 42) are all performed on the 16-bit second bus (B-BUS). ) It is possible to do this through 6.
  • FIG. 10B is a timing chart showing the movement of the second bus (B—BUS) 6.
  • T 1 to T 8 ⁇ represent the flow of time at the rising edge of the clock CLK.
  • Hl and H2 are the upper address and lower address on the second bus (B-BUS) 6, and DD1 to DD4 are distinguished from each other on the second bus (B-BUS) 6.
  • B In FIG. 10B showing the time chart of BUS 6, first, the chip select CS falls at the timing T2 of the clock CLK CL OW (0)] . At the same time, the upper address HI is transmitted from the system controller 1 to the second bus (B-BUS) 6 during the period from timing T2 to T3. Next, during a period from timing T3 to T4, the lower address H2 is transmitted.
  • the data DDI, DD2, and DD2 are generated every clock cycle of the clock CLK following the timing T4. 3.
  • DD 4 is sent from the system controller 1 to the second bus (B-BUS) 6.
  • DTEN indicating valid data falls [LOW (0)].
  • the VDP 41 takes these Hl, H2, DDI ⁇ into them as needed. After DDI, writing is possible only while DTEN indicating data valid is CLOW (0)].
  • the system controller 1 can pass the write operation to the first VDP 41 by setting DTEN indicating the data valid to [HIGH (1)].
  • Fig. 1 OB shows an example in which the four data DD1 to DD4 are damaged, and the chip select CS is high at the timing Tm + 1 (HIGH (1)). Then, the writing to VDP 41 ends.
  • the system controller 1 sets the chip select CS to [HIGH (1)] and performs read (reading) access. finish.
  • FIG. 11 shows the configuration of the second feature of the present invention.
  • FIG. 7 is a conceptual diagram illustrating a video game device in the same manner as in the embodiment of FIGS. 4 and 6. Therefore, the figure explained earlier
  • FIG. 11 comparing FIG. 11 with the configuration of the embodiment of FIG. 4, the basic configuration of FIG. 11 according to the second feature of the present invention is the same as that of FIG.
  • the synchronous DRAM 3, the first and second VDPs 41 and 42, the sound source processing circuit 7, and the first bus (CPU—BUS) 5 and the second bus (B—BUS) 6 for connecting them This will be handled as a configuration.
  • the access circuit (DMA) 10 includes a first bus interface circuit 11, a second bus interface circuit 12, and a direct memory access circuit (FIG. 6). It corresponds to DMA) 10.
  • the third bus interface circuit 14 connected to the internal bus 13 disclosed in FIG. 6 is connected to the internal bus 13 having a 32-bit size. It is omitted because it is the same as the second bus interface circuit 12 in that it is connected and connected to an external bus 8 of 16 bits in size.
  • Fig. 6 the second and third bath in evening festivals When transferring 16-bit data from the second and third buses 68 connected to each of the buses 124 to the first bus (CPU-BUS) 5, the second bus In the interface 12, the flip-flop FF 1 2 4 1 2 5 and the 3-state buffer 12 6 are used, and the third bus interface is used. In the interface 14, two consecutive 16-bit data are converted to 32 bits by the flip-flop FF 144 3 144 and the 3-state buffer 144. Assemble in the evening and output to internal bus 13.
  • the 32-bit data output to the internal bus 13 is transmitted to the DMA 10 and the flip-flop FF 1 of the first bus interface circuit 11 as described above.
  • the data is transferred to the first bus (CPU-BUS) 5 through 11 and the 3-state buffer 113.
  • the synchronous DRAM 3 synchronizes the signal input and output with the clock, and can read and write data continuously over a period of time. It has features. As shown in FIGS. 12A and 12B as an example, the synchronous DRAM 3 performs the operation of the conventional DRAM in synchronization with the clock, as shown in FIGS. 12A and 12B. .
  • FIG. 12A shows a read operation of a general synchronous DRAM including the synchronous DRAM 3
  • FIG. 12B is a time chart showing the write operation.
  • the read operation and the write operation are performed by control signals of ZRAS / CAS and / WE.
  • the input signals as these control signals are synchronized clock C
  • DQ is read data and write data, respectively. It can be understood that data is continuously output and written.
  • synchronous DRAM As described above, as a feature of the synchronous DRAM, the output and the writing of the data are performed continuously.
  • a synchronous DRAM is employed as the RAM, and the configuration of the DMA 10 shown in FIG. It is possible to provide a data relay device utilizing the above.
  • the 32-bit data on the first bus is divided into 16-bit data and transmitted to the second bus.
  • the invention is not limited to this, and it is also possible to divide the data into 1 / n (n: a positive integer) and transmit the data.
  • a first interface circuit 11 includes a first latch circuit (flip-flop) 110 for latching a 32-bit signal S1. , A 3-state logic output buffer 112, and a second latch circuit 111, which latches a 32-bit signal of the internal bus 13. O It has a 3-state buffer 1 13 which is output by value logic.
  • the second interface circuit 12 includes a first 32-bit latch circuit 1200 for latching the 32-bit data S6 of the internal bus 13;
  • the second interface circuit 12 transmits a data of the second bus (B-BUS) 6 to the internal bus 13 so that a pair of 16-bit latch circuits is provided.
  • a tri-level that outputs 16-bit data to the internal bus 13 by combining the 16-bit data of 1 2 4 and 1 2 5 with both latch times 1 2 4 and 1 2 5 State No. 126.
  • DA 10 is a first latch circuit (flip-flop) 101 for latching 32 bits of data on the internal bus 13, and a first latch circuit 1.
  • 01 Second latch circuit (flip-flop) for latching data of lower 3 bytes (24 bits) of 1 102 and first latch circuit
  • the combined output of 101 and the second latch circuit 102 is input, and the output is selected according to the selection signal S5 of the selection terminal S.
  • a 3-state buffer 104 for outputting the output of the selector 102 to the internal bus 13.
  • the selector 103 is a 4-input / 1-output selector. That is, the first input terminal 0 of the selector 103 is connected to the four-byte output lines B1 to B4 of the first latch circuit 101. The second input terminal 1 of the selector 103 is connected to the output lines B1 to B3 of the upper three nodes of the first latch circuit 101 and the second latch circuit. Output line B 7 of the lower 1 node of 102 is connected.
  • the output lines B1 to B2 of the upper 2 bits of the circuit 120 and the output lines B6 to B7 of the lower 2 bytes of the second latch circuit 101 are connected. I have.
  • the fourth input terminal 3 of the selector 103 is connected to the output collar B1 of the upper one byte of the first latch circuit 101 and the output latch B1 of the second latch circuit 102.
  • the output lines B5 to B7 of the lower 3 and the bottom are connected.
  • the second input terminal 1 receives a 4-byte data shifted by 1 byte.
  • the third input terminal 2 receives a 2-byte shifted 4-byte data.
  • the fourth input terminal 3 receives a 4-byte data shifted by 3 bytes.
  • the address of the RAM 3 (equivalent to the SDRAM 3 in FIG. 4) on the first bus (CPU—BUS) 5 (0000h to 0000h) h)
  • the above 8 byte 32 bit data “ABCDEFGHJ is passed through the system controller 1 to the RAM 420 on the second bus (B-BUS) 6 (see FIG. 2).
  • a description will be given of transfer of a longword boundary to be transferred to the corresponding address (0000h to 0000h) of the VRAM 420 connected to the VDP 42.
  • the first bus (CPU—BUS) 5 is connected so that every four clocks, data S 1 of 4 bytes is output every two clocks. Troll.
  • This data S1 is output to the internal bus 13 at the time t1 (signal S2).
  • the 4-byte parallel data S 2 of the internal bus 14 is latched to the first latch circuit 101 of the DMA 10 at the timing of the time t 2.
  • (Signal S 3) 0
  • the output S 3 of the first latch circuit 101 is latched to the second latch circuit 102 at the evening of the time t 4.
  • the selection signal S5 of the selector 103 indicates the first input terminal 0 for the transfer from the longword boundary.
  • the data No. ABCD j of the first latch circuit 101 is selected by the selector 103 and output as the data S6.
  • Second interface circuit At 1 2 the data S 6 is taken into the latch circuit 120 at the timing of the time t 3.
  • the selector 121 and the latch circuit 122 form a signal. , 32 bits of data are converted to serial data of 16 bits each. This data is output to the second bus (B-BUS) 6 via the 3-state buffer 123.
  • the selection signal S5 of the selector 103 indicates the second input terminal 1 for transfer from the byte boundary shifted by one bit.
  • this timing “xABC” is taken into the latch circuit 101 at the timing of time t3. Then, because the second bus (B-BUS) has sixteen 16 bits, as shown in the signal S8, by the selector block 102 and the latch circuit 122, 32 bits of data are converted to serial data of 16 bits each. This data is output to the second bus (B-BUS) 6 via the 3-state buffer 123.
  • the 4-byte parallel data S2 (here, data "EFGHJ") of the internal bus 13 is transferred to the first latch circuit 1 of the DMA 10 at the time t4. It is latched to 01 (signal S3).
  • the data (0000 h to 0000 h) of the RAM 3 on the first bus (CPU—BUS) 5 is transferred to the second bus (B— BUS) 6 Transfer to RAM 420 (00002h to 009h) on 2 DMA transfer starting from byte shifted byte boundary
  • the data of the lower 3 bytes of the output S3 of the first latch circuit 101 is latched to the second latch circuit 121 at the timing of time t4 (signal S 4).
  • the select signal S5 of the selector 103 indicates the third input terminal 2 for transfer from the 2-byte shifted knot boundary.
  • this data is taken into the latch circuit 120. Then, as shown in the signal S8, the selector 121 and the latch circuit 122 have the second bus (B-BUS) of 6 bits and 16 bits. Thus, a 32-bit data power is converted to serial data of 16 bits each. This data is further output to the second bus (B-BUS) 6 via the 3-state buffer 123.
  • the 4-byte parallel data S2 (here, data "EFGHJ") of the internal bus 13 is transferred to the first latch circuit of the DMA 10 at the same time. It is latched to 102 (signal S 3).
  • CD is selected by the selector 103, and is output as data S6. This data is r C D E F j o
  • the data (0000 h to 0000 h) of RAM 3 on the first bus (CPU—BUS) 5 is transferred to B—bus 6
  • a data output S1 of four square feet is output.
  • This data S1 is output to the internal bus 14 at a time t1 (signal S2).
  • the 4-byte parallel data S2 of the internal bus 13 is latched to the first latch circuit 101 of the DMA 10 at the timing of the time t2. (Signal S3).
  • the data of the lower 3 bits of the output S3 of the first latch circuit 101 is latched to the second latch circuit 102 at the timing of time t4. (Signal S 4).
  • the select signal S5 of the selector 103 indicates the fourth input terminal 3 because of the transfer from the byte boundary shifted by three shifts.
  • the data of the upper one byte of the first latch circuit 101 (line B1) and the lower three bytes of the second latch circuit 102 (line ⁇ ) 5 to ⁇ 7) are selected by the selector 103 and output as data S6.
  • This data is ⁇ ⁇ ⁇ ⁇ ⁇ ”.
  • ⁇ X J indicates that the data is undefined.
  • the time t 3 At mining this data is taken into the latch circuit 120. Since the second bus (B-BUS) 6 has 16 bits, as shown by the signal S8, the selector 122 and the latch circuit 122 form: 32 bits of data, converted to serial data of 16 bits. This data is output to the second bus (B-BUS) 6 via the 3-state buffer 123.
  • the parallel data S2 (here, the data "EFGH") of the four buses of the internal bus 13 is transferred to the first latch of the DMA10.
  • the latch circuit 101 is latched (signal S3).
  • FIG. 7 is an explanatory diagram of DMA transfer starting from a byte boundary shifted by 1 byte to be transferred to 420 (00003h to 0000Ah). This operation is basically the same as the example shown in FIG. 16 as shown in FIG. is there. In this way, even if the RAMI, that is, the data of SDRAM3 is shifted from the longword boundary, similarly, the multiple bytes are shifted to the byte boundary position shifted from the longword boundary. Can be transferred on a per-port basis.
  • the above-described RAM 2 corresponds to VRAM 420 in FIG. 2, is bitmap memory, and represents one pixel by one byte.
  • starting writing from an arbitrary byte boundary is useful, for example, for sequentially shifting and displaying moving images.
  • data relay for 16 pixels can be realized by at most five accesses.
  • the conventional byte-by-byte transfer requires 16 accesses. Therefore, the number of transfers is about 1 to 3 or less. Therefore, the transfer for displaying the moving image can be performed at high speed.
  • n of the longword is set to “4”, another number may be used.
  • bus is described as a 16-bit bus, but it may be a 32-bit bus.
  • a data relay device capable of simultaneously transferring data between a plurality of data transmitting / receiving circuit devices is realized.
  • a high-speed CPU can be used, and data read from an external storage device that can be inserted into and removed from the main unit can be transferred to the high-speed CPU via a bus.
  • a video game device using a data relay device can be provided.
  • a data relay device using DMA that can reduce the transfer time when writing is started from a byte boundary is realized.

Description

明 細 書 データ中継装置及びこれを用いた ビデオゲーム装置 技術分野
本発明は、 デ一夕中継装置に関 し、 特に複数のデータ 送受信回路装置間でデ一夕バスを通 してデータ転送を行 う ためのデータ中継装置に関する。 こ こ で本発明におい て、 データ送受信回路装置をデー タバス上にデー タを吐 き出 し又はデ一夕バス上のデータを取 り込み得る回路装 置と して定義する と、 メ モ リ ー もデータ送受信回路装置 であ り、 本発明は更に、 当該メ モ リ から読みだされたデ 一夕を連続して転送可能とするデータ中継装置に関する 。 又、 メ モ リ から複数バイ トを単位と して読み出 し可能 な場合に、 転送先のメ モ リ にデータをバイ ト境界から書 き始めるためのデータ中継装置に関する。 更に、 これら データ中継装置を用いた ビデオゲーム装置に関する。 背景技術 '
ビデオゲーム装置等のデータ処理装置即ち、 情報処理 装置において、 各機能毎にデータ処理を分担する複数の 機能回路 と しての上記定義のデータ送受信回路装置を有 し、 これら複数のデータ送受信回路装置間、 一例と して C P U と メ モ リ との間でデータの送受が高速で行われる こ とが必要である。 こ のために複数の C P U、 メ モ リ 等がそれぞれデータ 送受信回路装置と してデー タバスに接铳され、 こ のバス を通してデータの転送が行われる。 こ こ で、 かかるバス を通 してのア ド レ スの転送に関する従来例の構成は、 一 のデータバスに C P U、 R A M、 V D P ( ビデオデイ ス ブレープロセ ッサ） 等の全てのデータ送受信回路装置が 接続される ものであった。
こ のよ う なバス構成の場合、 バス上に存在するデー タ は、 デー タの衝突を回避するために、 ある時刻にただ一 つでなければな らない。
したがって、 例えば C P Uと R A M間、 外部記憶装置 と V D P間という よ う な複数の種類のデータ転送を同時 には行う こ とができないという 問題がある。 更に、 それ ぞれのデータ送受信回路装置が受け取れるバスサイ ズが 異な っている場合、 その回路装置毎に共通バス （ C P U バス） とのイ ンターフ ェ ース回路を有しなければな らな レ、という 問題がある。
—方、 データ処理装置即ち、 情報処理装置の一例と し て ビデオゲーム装置においては、 装置本体外に、 本体装 置に挿抜可能の外部記憶装置即ち、 メ モ リ ーカー ト リ ツ ジを接続し、 メ モ リ ーカー ト リ ッ ジから読みだされたデ 一夕がバスを通して本体装置側に入力される。
更に、 近時 C P Uの処理速度が向上し、 システムに於 けるデータ転送の速度が速 く なって来ている。
かかる場合、 データ転送の速度が速いと、 外部に障害 電波と して漏洩する こ とが想定される。 このよ う な漏洩 障害電波を防止すべ く F C C ( F e d e r a 1 C o m m u n i c a t i o n C o mm i s s i o n : ^:国連 邦通信委員会） 等によ り基準が定められている。
これによ り F C C規格を満たすためには、 本体装置に 挿抜可能の外部記憶装置から本体装置へのバス上のデ— 夕の転送速度を高 く する こ とが出来ないという 問題があ る o
—方、 上記したよ う に、 ビデオゲーム装置等のデータ 処理装置において、 機能回路の 1 つと しての C P Uと メ モ リ との間でデータの送受が高速で行われる こ とが必要 である。
こ の際に、 C P Uに於ける機能負担を軽減するために 、 従来よ り ダイ レ ク ト メ モ リ ア ク セス装置 （ D MA) を 使用 してデータを転送中継する技術が採用 されている。 図 1 は、 かかる従来例の動作を説明する図である。 図 2 は、 その動作タイ ムチ ャ ー トである。
図 1 は、 ビデオゲーム装置を想定する構成例であ り、 6 0 はダイ レ ク ト メ モ リ ア クセス装置 （ D MA) 、 6 1 はゲームプロ グラ ムを実行制御する C P U、 6 2 はゲ一 厶実行中のデータを記憶する ワー ク R AM、 6 3 はス ク ロール画面、 スプラ イ ト等の制御を行う ビデオプロセ ッ サ （ V D P ) である。 更に 6 4 は、 デ一夕バスであ り、 上記各装置が接続されている。
かかる構成において R AM 6 2からのデータを V D P 6 3 に転送する動作を図 2 のタイ ムチャ ー トを参照して 説明する。 ク ロ ッ ク C L Kに同期して、 D M A 6 0 が R A M 6 2 の読出ァ ドレスをデータバス 6 4 とは別個の図 示省略されたア ド レスバスに出力する （図 2 の a①） 。
こ の読出ア ド レ スに したがって、 R A M 6 2 からデー 夕がバス 6 4 上に読みだされる （図 2 の b②） 。 ノくス 6 4 上の R A M 6 2 から読みだされたデ一夕は、 D M A 6 0 内の図示 しないテ ンポラ リ レ ジス夕 に一旦格納される (図 2 の c ③） 。
ついで、 D M A 6 0 から書き込みァ ド レ スを上記ァ ド レ スバスに出力する （図 2 の a④） 。 こ の書き込みア ド レス と同時に、 D M A 6 0 内のテ ンポラ リ レ ジス夕の内 容をバス 6 4 に出力する （図 2 の b⑤） 。
これによ り、 ア ドレスバスに出力された書き込みア ド レスに したがい、 バス 6 4 上の R A M 6 2 から読みださ れたデータが V D P 6 3 に書き込まれる （図 2 の b⑥） こ のよ う に図 2 に したがう と、 R A M 6 2 と V D P 6 3 のア クセスのためにァ ド レスノく ス とデータノく スの双方 を時分割で使用 しなければな らないために R A M 6 2 か らのデ一夕の読出 し及び V D P 6 3 への書き込みを連続 して行う こ とが出来ない。
一方近時、 R A M 6 2 と して、 入出力をク ロ ッ ク に同 期 して行う シン ク ロナス D R A Mを採用 し、 データ中継 の高速化を行う こ とが試みられているが、 上記の如き従 来構成では、 シン ク ロナス D R A Mのデータを連銃して 読みだすこ とが可能である という特徴を生かすこ とが出 来ない。
同時に、 データを連続して処理する こ とが出来ないた めに、 V D P 6 3 における高速処理も困難である という 問題がある。
こ こで、 上記の如き ビデオゲーム装置において、 R A Mは、 C P Uの ビッ ト幅に依存する複数バイ トの単位の 境界を有 し、 こ の複数バイ ト単位 （以下必要によ り ロ ン グワー ドと定義して用いる） で読み取り をする必要があ る。 こ のため、 画像を画素の集合と して表示するための ビッ ト マ ッ プメ モ リ も複数バイ ト単位の境界を有する こ とになる。
図 3 Aは、 従来の R A M内のデ一夕構成例 8 1 である 。 例えば、 3 2 ビッ ト （ 4 ノく イ ト ） 幅の R A Mを例にす る と、 データ は、 4 バイ ト単位を複数バイ ト単位と して 読みだされる。
こ のため、 4 ノく ィ ト毎に、 複数バ イ ト単位即ち、 ロ ン グヮ一 ドの境界 8 3 を有する。 図 3 Aでは、 0 ノく ィ ト 目 にデータ 「 A」 が、 1 ノくイ ト 目 にデータ Γ B」 が、 2 ノく イ ト 目 にデータ Γ C J が、 3 ノく イ ト 目 にデータ Γ D」 が 格納されている。 そ して、 データ 「 A B C D」 がロ ン グ ヮー ドと して一度に読みだされる。
これに対し、 図 3 B に示すビッ トマ ッ プメ モ リ のデー 夕構成例 8 2 において も、 複数バイ ト単位に書き込まれ るため、 複数バイ ト単位のロ ン グワー ド境界 8 3 を有す る こ とになる。
即ち、 1 ピクセルが 8 ビッ ト （ 1 ノくイ ト） で表現され る とする と、 ビッ トマ ッ プの横方向の 4 ピクセル力 1 π ン グワ ー ド （ 4 バイ ト） で表される。 従って、 横方向の 4 ピク セル毎に、 ロ ン グワー ド境界 8 3 が存在する こ と になる。
こ のよ う な メ モ リ 構成をと る時に、 例えば、 1 6 ピク セル分のデータを書き込むには、 ロ ン グワー ド境界 8 3 から書き始める場合には、 4 回のア ク セスを行えばよい 。 しか し、 ビッ トマ ッ プメ モ リ においては、 表示画像を 自由に構成するために ピク セル単位に、 即ち、 バイ ト単 位に書き込むこ とが必要である。 こ の場合、 図 3 B に示 すよ う に、 バイ ト境界 8 4 から書き始めるには、 バイ ト 単位で書き込むこ とが必要である。
従って、 バイ ト境界 8 4 から書き始め、 バイ ト単位で 書き込むため、 1 6 ピク セル分のデータを書き込むのに 、 1 6 回のア ク セスを必要と し、 D M A転送の速度が遅 い とレ、う 問題がある。 発明の開示
したがって、 本発明の目的は、 複数のデータ送受信回 路装置間で同時にデータ転送が可能とするデータ中継装 置を提供する こ とにある。
また、 本発明の目的は、 複数のデータ送受信回路装置 のそれぞれが受け取れるバスサイ ズが異な っている場合 であ って もデータ送受信回路装置毎に C P Uバス とのィ ン夕一 フ ェース回路を設ける必要のないデータ中継装置 を提供する こ とにある。
更に、 本発明は、 特に、 高速 C P Uを用いる こ とを可 能と し、 本体装置に揷抜可能の外部記憶装置からの読出 データをバスを通 して前記高速 C P Uに転送可能とする デー タ中継装置を利用する ビデオゲーム装置を提供する こ とにある。
ま た、 本発明の目的は、 連続してデー タを読みだすこ とが出来る シ ン ク ロナス D R A Mの特性を生か したデ一 夕転送を可能とするデータ中継装置を提供する こ とにあ る o
更に、 本発明の目的は、 ビッ トマ ッ プメ モ リ にバイ ト 境界から書き始める場合であって も、 ア ク セ ス回数を低 減する こ とができ る D M Aを使用するデータ 中継装置を 提供する こ とにある。
ま た、 本発明の目的は、 バイ ト境界から書き始める際 の転送時間を短縮でき る D M Aを使用するデータ中継装 置を提供する こ とにある。
更にまた、 本発明の目的は、 上記本発明に従う データ 中継装置を採用 し、 ビデオディ スプレ イ プロセ ッ サにお いて、 高速のス ク ロール処理、 スブライ ト処理等を可能 とする ビデオゲーム装置を提供する こ とにある。
上記目的を達成するための本発明に したがう データ中 継装置は、 複数のデータ送受信回路装置に、 対応する外 部バスを介 して接続され、 各データ送受信回路装置相互 間におけるデータの中継を行う ものであって、 前記対応 する外部バスの各々 が接続される複数のバスィ ンター フ ヱ 一ス回路と、 各バスイ ンタ ーフ ヱ ース回路相互間のデ 一夕 中継を行う ダイ レ ク ト メ モ リ ア ク セス回路 （ D M A ) と ¾r備んる。
更に、 前記複数のバスィ ン 夕 フ X —ス回路の う ち少な く と も 2 つが互いにバスサイ ズの異なる外部バス と接続 され、 大きいバスサイ ズの外部バス と小さ いバスサイ ズ の外部バス との相互間でデータの中継をする場合に、 中 継先の外部バスのバスサイ ズに合わせてデ一夕を分割若 し く は結合 して中継するデータ加工中継手段を備える。
また、 前記複数のバスイ ン夕 フ ェ ー ス回路とダイ レ ク ト メ モ リ ア ク セス回路 （ D M A ) とが、 前記外部バスの 最大バスサイ ズに対応するバスサイ ズを有する内部バス で相互に接続される。
更に、 大きいバスサイ ズの外部バスから小さ いバスサ ィ ズの外部バスへデータの中継をする場合、 前記データ 加工中継手段は大きいバスサイ ズの外部バス上のデータ を分割し、 複数のタイ ミ ン グ時刻によ り小さいバスサイ ズの外部バスに分割されたデータを順次中継する。
ま た、 反対に、 小さいバスサイ ズの外部バスから大き いバスサイ ズの外部バスへデータの中継をする場合、 前 記データ加工中継手段は小さいバスサイズの外部バス上 の複数のタ イ ミ ン グ時刻分のデータを結合 し、 大きいバ スサイ ズの外部バスに結合後のデータを順次中継する。
更に、 上記のデータ中継装置を内蔵した情報処理装置 にあっては、 前記複数のバスイ ンター フ ヱ ース回路のう ち少な く と も 1 つに外部バスを介 して情報処理装置外部 のデータ送受信回路装置が接続されてお り、 該データ送 受信回路装置と接続される外部バスのバスサイ ズは、 前 記デー タ中継装置に接続される外部バスの う ち最小のバ スサイ ズである。
本発明においては、 上記のよ う にデータ中継装置が複 数のデ一夕送受信回路装置のそれぞれと、 対応するバス を介 して接続される システム制御装置を有する。
そ して、 こ のデータ中継装置は、 対応するバスの各々 が接続される複数のバスイ ンタ フ ヱ ース回路と、 一のバ スィ ン夕 フ ェ ース回路に送られたデータを他のバスィ ン 夕 フ ェ ース回路に中継転送する ダイ レ ク ト メ モ リ ア ク セ ス （ D M A ) 回路を備え、 複数のバスイ ンタ フ ヱ ース回 路は、 接続されるバスのバスサイ ズに対応してデータ分 割及び結合を行う よ う に構成されている。
したがって、 接続されるバスのバスサイ ズが異なる場 合であ って も容易にデータ送受信回路装置間でのデ一夕 転送が可能である。 また、 データ中継装置内に対応する バスの各々 が接続される複数のバスイ ン タ フ ヱ ース回路 が備え られるので、 データ送受信回路装置の各々 に C P Uバス とのイ ン タ フ ェ ース回路を設ける必要が無 く なる ま た、 連続 してデー タ を読みだす こ とが出来る シ ン ク 口 ナス D R A Mの特性を生か したデー タ転送を可能とす る デー タ 中継装置は、 第一の外部バス及び該第一の外部 バスのバスサイ ズの l Z n ( n ： 正の整数） のバスサイ ズを有する第二の外部バスに接続さ れるデー タ 中継装置 であ っ て、 第一の外部バス及び第二の外部バスの各々 が 接続さ れる第一、 第二のバスイ ン タ フ ヱ 一ス回路 と、 第 —のバスィ ン 夕 フ エ ー ス回路に送 られた第一の外部バス 上のデー タ を第二のバスイ ン タ フ ヱ 一ス回路に中継する ダイ レ ク ト メ モ リ ア ク セス回路 （ D MA ) 及び、 第一、 第二のバスイ ン タ フ ェ ース回路 と該ダイ レ ク ト メ モ リ ア ク セス回路 （ D MA ) に接続さ れ、 第一の外部バス と同 じバスサイ ズを有する 内部バスを備える。
第一のバスイ ン 夕 フ ェ ース回路は、 ク ロ ッ ク に同期 し て所定周期で連続に送 られる第一のバス上のデー タ を、 所定周期の 1 / nの周期のデー タ に変換 して内部バスに 出力 し、 ダイ レ ク ト メ モ リ ア ク セス回路 （ D MA) は、 内部バスに送出 さ れたデ一 夕 を l Z n周期分シ フ ト して 該内部バスに再送出 し、 第二のバスイ ン タ フ ヱ ース回路 は、 ダイ レ ク ト メ モ リ ア ク セス回路 （ D MA ) か ら内部 バスに再送出 さ れた該所定周期の 1 Z nの周期のデー タ を該所定周期で取 り込むと共に、 取 り 込ま れたデー タ を 1 Z nの周期の連続する デ一 夕列に して第二の外部バス に送出する よ う に構成さ れる。 上記のよ う に本発明においては、 ノく スイ ンタ フ ェ ース 回路によ り ク 口 ッ ク に同期 して第一のバス上のデータを システム制御装置の内部バスに出力 し、 第二のバスイ ン 夕 フ ェ ース回路によ り、 ダイ レ ク ト メ モ リ ア クセス装置 ( D MA) から所定周期の l Z nの周期のデータを所定 周期で第二のバスに送出するよ う に している。
したがって、 本発明によ り、 第一のバス上の所定周期 のデー タ を第二のバス上に前記所定周期で連続して送出 すこ とが出来る。
更にま た、 前記第一のバスに入出力をク ロ ッ ク に同期 して行う シ ン ク ロ ナス D R AMが接続され、 前記第一の バスィ ン夕 フ ェ ース回路にシ ン ク ロナス D R AMから読 みだされた連続するデータが入力 される よ う に構成され る。 これによ り、 シ ン ク ロナス D R A Mのデータ を連続 して読みだすこ とが出来る という特徴を生かすこ とが可 能である。
更にまた、 具体的構成と して、 前記正の整数 nを、 2 とする こ とによ り、 前記第二のイ ン夕 フ ェ ース回路が、 前記第一のバス上のデータであって、 前記ダイ レ ク ト メ モ リ ア ク セス装置 （ D MA) に取り込まれたデータを 1 Z 2のデータ列の上位データ及び下位データに して第二 のバスに送出する よ う に構成でき る。
また、 本発明に従う ビッ トマ ッ プメ モ リ にバイ ト境界 から書き始める場合であって も、 ア ク セス回数を低減す る こ とができ る D MAを使用するデータ中継装置にあ つ ては、 nバイ ト単位にデータの読み出 し、 nバイ ト単位 でデータを転送するために、 前記読みだした nバイ 卜の データを保持する第 1 のラ ッ チ回路と、 前記第 1 のラ ッ チ回路の （ n — 1 ) バイ トのデータを保持する第 2 のラ ツ チ回路と、 前記第 1 のラ ッ チ回路の n ノくイ トのデータ と、 前記第 1 のラ ッ チ回路のデータ と前記第 2 のラ ッ チ 回路のデータ とが組み合わせられ且つ 1 バイ ト づっ シ フ 卜 された複数の nバイ 卜 のデータ とが入力 され、 これ ら の nバイ トのデ一夕から所望の一組の n ノく ィ トのデ一夕 を選択するセ レ ク タ とを有する。
これによ り、 D M Aにおいて、 第 1 のメ モ リ から複数 バイ ト単位に読みだしたデータをシフ ト して、 複数バイ ト単位に、 第 2 の メ モ リ へ転送する ものである。 したが つて、 第 2 のメ モ リ において、 複数バイ ト単位の転送で 、 バイ ト境界から書き始めが可能となる。 例えば、 1 6 ピクセル分のデータを転送するのに、 多 く て も 5 回のァ ク セスで済むこ とにな り、 転送時間が大幅に短縮される
0
又、 これを一対のラ ッ チ回路とセ レ ク タ によ り実行で き るので、 簡易な構成で実現でき る。
更に、 セ レ ク タによ りセ レ ク トする動作のため、 シフ ト動作の遅延が少な く 、 一層高速に転送でき る。
更に、 本発明の他の目的並びに特徴とする構成は、 以 下の図面を参照 しての好ま しい実施例の説明から も明 ら カヽとなる。 図面の簡単な説明
図 1 は、 本発明の第二の特徴に対応する従来例の動作 説明図である。
図 2 は、 図 1 に対応する動作タ イ ムチ ャ ー トである。 図 3 A、 図 3 B は、 本発明の第三の特徴に対応する従 来例の説明図である。
図 4 は、 本発明の実施例ブロ ッ ク図である。
図 5 は、 図 4 における各バスの構成例を示す図である o
図 6 は、 図 4 における システム制御装置の構成例プロ ッ ク図である。
図 7 は、 本発明の実施例動作タイ ムチ ャ ー トである。 図 8 は、 本発明の実施例動作タイ ムチ ャ ー トである。 図 9 は、 本発明の実施例における信号構成例を示す図 である。
図 1 O Aは、 図 9 のバス 6 の内容を示す図である。 図 1 0 B は、 図 9 のノく ス 6 のタイ ムチ ャ ー ト を示す図 である。
図 1 1 は、 本発明の第二の特徴に対応する実施例の説 明図である。
図 1 2 A、 図 1 2 B は、 一般的なシ ン ク ロ ナス D R A Mの リ ー ド ラ イ ト動作例である。
図 1 3 は、 本発明の第三の特徴に対応する実施例であ り、 複数バイ ト単位での転送の動作説明図である。 図 1 4 は、 図 1 3 に対応する動作タイムチ ャ ー トであ る。
図 1 5 は、 バイ ト境界転送の一動作説明図である。 図 1 6 は、 図 1 5 に対応する動作タイ ムチ ャ ー トであ る。
図 1 7 は、 バイ ト境界転送の一動作説明図である。 図 1 8 は、 図 1 7 に対応する動作タ イ ムチャ ー トであ 0
図 1 9 は、 バイ ト境界転送の他の動作説明図である。 図 2 0 は、 図 1 9 に対応する動作タ イ ムチ ャ ー トであ る Ο
図 2 1 は、 バイ ト境界転送の更に他の動作説明図であ る 0
図 2 2 は、 図 2 1 に対応する動作タ イ ムチ ヤ一 トであ る。 発明を実施するための最良の形態
図 4 は、 本発明の実施例であ り、 本発明のデータ中継 装置を ビデオゲーム装置に実施した時の実施例プロ ッ ク 図である。 以下同一又は類似の ものには、 同一の参照番 号及び記号を付して説明する。
図 4 において、 点線で囲まれた領域 1 0 0 は、 ビデオ ゲーム装置本体である。
5、 6 及び 8 は、 それぞれデータ中継装置に対する外 部バス と しての第一のバス （ C P U — B U S ) 、 第二の ノく ス （ B — B U S ) 及び第三のバス （ A — B U S ) であ り、 これらの外部バスのそれぞれに対応するデータ送受 信回路装置と しての C P U、 メ モ リ 等が接続される。 こ こ で、 データ送受信回路装置は、 先に説明 したよ う にデ 一夕バス上にデータを吐き出 し又はデータバス上のデー 夕を取り込み得る回路装置と して定義される ものである 更に、 第一のバス （ C P U — B U S ) 5 、 第二のバス ( B — B U S ) 6 及び第三のバス （ A — B U S ) 8 が共 通に システム制御装置 1 に接続されている。 こ こ で、 以 下実施例において、 システム制御装置 1 は、 本発明の対 象とするデータ中継装置に対応する ものである。
又、 実施例と して図 4 の例では、 第一のバス （ C P U - B U S ) 5 は、 3 2 ビッ トのバスサイ ズを有し、 第二 のバス （ B — B U S ) 6 及び第三のバス （ A — B U S ) 8 は、 1 6 ビッ 卜 のバスサイ ズを有する。
更に図 4 において、 2 はメ イ ン C P Uであ り、 一対の 高速 C P Uを有し、 システム全体の制御を行う。 3 は、 シ ン ク ロナス D R A Mであ り、 メ イ ン C P U 2 が使用す る ワ ー ク R A Mである。
システム制御装置 1 は、 上記各バスの制御を行う役割 を有 し、 その構成例が図 6 に基づき後に説明される。 4 1 、 2 は、 それぞれ第一、 第二の ビデオディ スプレ イ プロセ ッサ （ V D P ) である。
第一の V D P 4 1 は、 スプラ イ ト の制御の役割を有し 、 第一の V D P 4 1 に ビデオ R A M 4 1 0 が接続される o こ の ビデオ R A M 4 1 0 は、 第一の V D P 4 1 用のコ ン ト ロールコマ ン ド、 キャ ラ ク タデータを記憶する。 更に、 第一の V D P 4 1 には、 フ レー厶 ノくッ フ ァ メ モ リ （ F B ) 4 1 1 、 4 1 2 が接続される。 F B 4 1 1 、 4 1 2 は、 二重バッ フ ァ構成であ り、 一方の F B に一画 面分の画像デー タを書き込んでいる時に、 他方の F Bか らー画面分の画像データを読みだすよ う に構成されてい る
第二の V D P 4 2 は、 ス ク ロ ール面の制御及び表示画 面の優先順序を決定する。 こ の第二の V D P 4 2 には、 ビデオ R A M 4 2 0 が接続される。 ビデオ R A M 4 2 0 は、 ス ク ロ ールマ ッ プ、 ビッ トマ ッ プ及び係数データを メ イ ン C P U 2 及びシ ン ク ロ ナス D R A M 3 は、 第一 のバス （ C P U — B U S ) 5 を介 してシステム制御装置 1 に接続される。 一方、 第一及び第二の V D P 4 1 、 4 2 は、 第二のバス （ B — B U S ) 6 を介してシステム制 御装置 1 に接続される。
更に、 第三のバス （ A — B U S ) 8 に接続されるカ ー ト リ ッ ジ 8 0 は、 本体装置 1 0 0 の外部に挿抜可能に接 続され、 ゲームプロ グラ ムを記憶する メ モ リ 装置である 。 第三のバス （ A — B U S ) 8 は、 第二のバス （ B — B U S ) 6 と同 じバスサイ ズを有している。
第三のバス （ A— B U S ) 8 には、 更に光ディ ス ク制 御ユニ ッ ト 9 を通して、 C D — R O M ドライ ブ 9 1 、 更 に M P E G (MOTION PICTURE EXPERT GROUP)等の外部映 像信号を生成する機能プロ ッ クが接続される。
こ こ で、 第三のバス （ A — B U S ) 8 は、 本体装置 1 0 0 の外部に出る ものであ り、 こ こ でのデータ中継速度 が高 く なる と電波障害等の問題によ り F C C規格を満た さないよ う になる。 本発明の目的の一つは、 かかる問題 を解決する こ と にある。
3 1 は、 第一のバス （ C P U — B U S ) 5 に接挠され る C P U制御回路であ り。 一対の高速 C P U 2 である 2 つの C P Uがシ ン ク ロ ナス D R A M 3 、 システム制御装 置 1 をア クセスする際の第一のバス （ C P U — B U S ) 5 の裁定を行う。
また、 C P U制御回路 3 1 は、 C P U 2 が、 I 0制 御回路 3 2 ぉょび 1¾ 八
Figure imgf000019_0001
3 3 をァ クセスする時 の制御を司る。 3 0 は、 本体装置 1 0 0 の外部に挿抜可 能に接続され、 遊戯者によ って操作される コ ン ト ロ ール ノヽ' ッ 「 であ る。
更に、 4 0 1 は、 第二の V D P 4 2 からの出力である アナ ロ グ R G B信号を ビデオ信号に変換する回路である 。 こ の変換回路 4 0 1 の出力である ビデオ信号がデイ ス プレ イ 4 0 に表示される。
第二のバス （ B — B U S ) 6 には、 更に音源処理回路 7 が接続され、 P C MZ F M音源の発音を制御する。 こ の音源処理回路 7 には、 サウ ン ド用の C P U 7 0 と C P U 7 0 のワー ク用の R A M 7 1 が接続され、 この C P U
7 0 によ り音源処理が制御される。
更に、 音源処理回路 7 に D Z A変換回路 8 が接続され 、 ディ ジタル音源をアナロ グ信号に変換してオーディ オ 出力が得られる。
2 0 は、 P L L回路であ り、 システム全体に供給され る基本ク ロ ッ ク を生成する。 以上説明 したよ う に図' 4 の ビデオゲーム装置の実施例において、 P L L回路 2 0 か らの基本ク 口 ッ ク を基にシステム制御装置 1 を中心構成 と して、 メ イ ン C P U 2 、 シ ン ク ロ ナス D R A M 3 が接 続される第一のバス （ C P U — B U S ) 5 、 第一、 第二 の V D P 4 1 、 4 2 が接続される第二のバス （ B — B U S ) 6 、 更にカ ー ト リ ッ ジが接続され、 本体装置 1 0 0 の外部に出る第三のバス （ A — B U S ) 間の異なるバス サイ ズにおけるイ ンタ フ ェ ースが行われる。
こ こで更に具体的に、 第一のバス （ C P U — B U S ) 5 、 第二のバス （ B — B U S ) 6 及び第三のバス （ A — B U S ) 8 の構成例について図 5 を基に説明する。
図 5 において、 第一のバス 5 である C P U — B U S は 、 3 2 ビッ トのバスサイ ズを有し、 C P U 2 、 シ ン ク ロ ナス D R A M 3 及び C P U制御回路 3 1 が接続される。 第三のバス 8 である A — B U S は、 1 6 ビッ ト のバスサ ィ ズを有し、 C D — R O M ドライ ブ 9 1 、 カ ー ト .リ ッ ジ
8 0 他が接銃される。
更に、 第二のバス 6 である B — B U S は、 同様に 1 6 ビッ トのバスサイ ズを有し、 第一、 第二の V D P 4 1 、 4 2 及び音源処理回路 7 が接続される。
第一乃至第三のバス 5、 6、 8 は共通に P L L回路 2 0 から供給される基本ク ロ ッ ク に基づき 2 8 M H z のバ ス ク ロ ッ クでデータ中継が行われる。
図 6 は、 本発明のデータ中継装置と してのシステム制 御装置 1 の詳細構成例であ り、 図 7 、 図 8 は、 それぞれ 本発明の実施例動作タ イ ムチ ャ ー トであ り、 図 7 は、 第 一のバス （ C P U — B U S ) 5 か ら第二のバス （ B — B U S ) 6 へのデータ中継、 図 8 は、 第三のバス （ A — B U S ) 8 から第二のバス （ B — B U S ) 6 へのデ一夕中 継と第一バス （ C P U — B U S ) との同時動作状態を説 明する タイ ムチ ヤ一 トである。
図 7 及び図 8 において〇内の数字は、 図 6 の対応する 部位の信号のタ イ ムチ ャ ー ト を示す。
図 6 において、 システム制御装置 1 は、 第一のバスィ ン タ フ ヱ ース回路 1 1 、 第二のバスイ ン タ フ ヱ ース回路 1 2 、 第三のバスイ ン夕 フ ェ ース回路 1 4 とダイ レ ク ト メ モ リ ア ク セス回路 （ D M A ) 1 0 を有する。
こ れ らの回路は、 第一のバス （ C P U — B U S ) 5 と 同 じ 3 2 ビッ 卜のバスサイ ズを有する内部バス 1 3 によ り接続されている。 更に、 第一のバスイ ンタ フ ェ ース回 路 1 1 は、 第一のバス （ C P U — B U S ) 5 に接続され る。 第二のバスイ ンタ フ ヱ 一ス回路 1 2 及び第三のバス イ ンタ フ ヱ ース回路 1 4 は、 それぞれ第二のバス （ B — B U S ) 6 及び第三のバス （ A— B U S ) 8 に接統され ている。
先ず第一のバス （ C P U — B U S ) 5 か ら第二のバス ( B — B U S ) 6 へのデー タ 中継について説明する （図 7 参照） 。
第一のノく スイ ン タ フ ェ ース回路 1 1 は、 フ リ ッ プフ ロ ッ ブ F F 1 1 0 、 1 1 1 と三値論理の T T Lで構成さ れ る ト ラ イ ステー トノく ッ フ ァ 1 1 2 、 1 1 3 で構成さ れる 。 こ れ ら には、 P L L回路 2 0 力、 らの基本 ク ロ ッ ク C L K (図 7 参照） が供給さ れ、 動作が規制さ れる。
フ リ ッ プフ ロ ッ プ F F 1 1 0 の入力即ち、 第一のバス ( C P U — B U S ) 5 上の信号①は、 シ ン ク ロ ナス D R A M 3 か ら読みださ れたデー タであ る場合、 図 7 の①に 示すよ う に連続 して現れる。 デー タが連続する のは、 入 出力が ク ロ ッ ク に同期する と レ、 う シ ン ク ロ ナス D R A M 3 の特性に よ る ものである。
図 7 に示す例では、 基本 ク ロ ッ ク C L Kの 2 周期毎に 1 つのデー タが第一のバス （ C P U — B U S ) 5 上に連 続 して出力 さ れる よ う に コ ン ト ロ ール さ れる （図 7 の① ) 。 ついで、 ト ラ イ ステー トノく ッ フ ァ 1 1 2 によ り 図 7 の②のよ う な タ イ ミ ン グに変換さ れて、 内部バス 1 3 に 出力 される。
—方、 D M A 1 0 は、 フ リ ッ プフ ロ ッ プ F F 1 0 1 、 1 0 2 、 選択ゲー ト 1 0 3 及び ト ラ イ ステー トノく ッ フ ァ 1 0 4 に よ り構成さ れる。 フ リ ッ プフ ロ ッ プ F F 1 0 1 は、 内部バス 1 3 からの 3 2 ビッ ト データを 8 ビッ トず つのグループに分割して出力 し、 バス B 1 乃至 B 4 を通 して選択ゲ一 ト 1 0 3 に入力する。
フ リ ッ プフ ロ ッ プ F F 1 0 2 は、 フ リ ッ プフ ロ ッ プ F F 1 0 1 からの分割された上位 3 グループを入力 し、 選 択ゲー ト 1 0 3 に出力する。 選択ゲー ト 1 0 3 は、 4 つ の入力端 0〜 3 を有 し、 各入力端 0〜 3 には、 8 ビッ ト ずつに分割され、 順次 8 ビッ トずつシ フ ト された 3 2 ビ ッ ト のデ一 夕が入力 される。
選択ゲー ト 1 0 3 は、 選択信号 S 5 によ り、 4 つの入 力端 0〜 3 の入力を選択出力 し、 ト ラ イ ステー トバ ッ フ ァ 1 0 4 を通して内部バス 1 3 に出力する。 こ の時の D M A 1 0 からの出力は、 図 7 の③のタ イ ミ ン グで示され る o
図 7 に示される よ う に、 D M A 1 0 からの出力 （図 7 の③） のタ イ ミ ン グは、 第一のバスイ ン夕 フ ェ ース回路 1 1 から出力されるデータ （図 7 の②） のタイ ミ ン グに 対し、 基本ク ロ ッ クの 1 ク ロ ッ ク分シフ ト されている。 したがって、 これらのデータ （図 7 の②、 ③） は、 内部 バス 1 3 上で衝突が回避される。
ついで、 D M A 1 0 から内部バス 1 3 に出力されたデ —夕 は、 第二のバスイ ンタ フ ヱース回路 1 2 によ り取り 込まれる。 第二のバスイ ンタ フ ェ ース回路 1 2 は、 フ リ ッ プフ 口 ッ ブ F F 1 2 0、 1 2 2、 1 2 4、 1 2 5 、 選 択ゲー ト 1 2 1 及び ト ライ ステー トノく ッ フ ァ 1 2 3、 1 2 6 を有して構成される。
内部バス 1 3 上のデー タは、 第二のバスイ ンタ フ エ一 ス回路 1 2 のフ リ ッ プフ ロ ッ プ F F 1 2 0 によ り基本ク ロ ッ ク C L Kの 2 周期間のタ イ ミ ン グで取り込まれる （ 図 7 の④） 。
ついで、 選択ゲー ト 1 2 1 によ り上位 1 6 ビッ ト （ A ' H ) 、 下位 1 6 ビッ ト （ Β ' Η ) を交互に選択出力 し 、 フ リ ッ プフ ロ ッ プ F F 1 2 2 及び ト ラ イ ステー トノく ッ フ ァ 1 2 3 を通して第二のバス （ B — B U S ) 6 に出力 する （図 7 の⑤） 。
次に、 第三のバス （ A — B U S ) 8 のデータを第二の バス （ B — B U S ) 6 にデータ中継しながら、 同時に第 一のバス （ C P U — B U S ) 上での動作を可能とする場 合について説明する。
第三のバス （ A — B U S ) 8 のデ一 夕は、 基本ク ロ ッ ク C L Kの 2 周期毎に同期して発生される （図 8 の⑥） 。 こ の第三のバス （ A — B U S ) 8 のデータ は、 第三の ノく スイ ンタ フ ヱ ース回路 1 4 に上位データ及び下位デー 夕 と して取 り込まれる （図 8 の⑦、 ⑧） 。
即ち、 第三のノく スイ ン タ フ ェース回路 1 4 は、 第二の バスイ ンタ フ ヱ ース回路 1 2 と同様の構成であ り、 第三 のバス （ A — B U S ) 8 のデータは、 一対のフ リ ッ プフ ロ ッ ブ F F 1 4 3、 1 4 4 に交互に入力される。 フ リ ツ ブフ ロ ッ プ F F 1 4 3、 1 4 4 の出力は、 更に ト ライ ス テー トノく ッ フ ァ イ ン夕 フ ェ ース 1 4 5 を通して、 3 2 ビ ッ トのデータ と して合成されて内部バス 1 3 に取り込ま れる （図 8 の⑨） 。
内部バス 1 3 に取り込まれた 3 2 ビッ トのデータは、 D A 1 0 によ り一基本ク ロ ッ ク分シフ ト されて、 再び 内部バス 1 3 に出力 される （図 8 の③） 。 こ の出力は、 第二のバスイ ンタ フ ヱ ース回路 1 2 によ り 4 基本ク ロ ッ ク周期で取り込まれる （図 8 の④） 。
更に、 第二のノく スイ ンタ フ ェ ース回路 1 2 力、ら 1 6 ビ ッ ト の上位データ （ Α ' Η ) 、 下位データ （ A ' L ) と してそれぞれ基本ク ロ ッ ク C L Kの周期で出力 される （ 図 8 の⑤） 。
以上の動作と同時に、 第一のバス （ C P U — B U S ) 上では、 独立した 3 2 ビッ トのデータ （ C 1 、 C 2 · · ) と して毎基本ク ロ ッ ク C L Kの周期で動作が可能にな る （図 8 の①） 。
以上説明 した通り、 本発明によ り、 異なるバスサイ ズ を有するバスに接続されるデータ送受信回路装置間でデ 一夕中継が可能であ り、 またシステム制御装置 1 内に各 バス対応にバスィ ンタ フ ヱ 一ス回路を備える こ とによ り バスに接続されるデータ送受信回路装置毎に C P Uバス 5 とのバスイ ンタ フ ェ ース回路を備える必要がない。 図 9 は、 第一のバス （ C P U— B U S ) 5 を通して送 られるデータを、 第一の V D P 4 1 或いは第二の V D P 4 2 にア クセス して、 限られたバスサイ ズの第二のバス ( B — B U S ) 6 を通 して転送する場合の具体的な実施 例を説明する図である。
図 9 において、 1 はシステム制御装置であ り、 第一の
V D P 4 1 にデータを転送する例と して示している。
システム制御装置 1 から、 第一のバス （ C P U— B U S ) 5 を通 して送られるデータを対応する第一の V D P 4 1 にア ク セス して転送するためには、 ア ド レス、 デ一 夕、 リ ー ド ラ イ ト区別を転送する こ とが必要である。
ア ド レ スは A O 〜 1 9 の 2 0 ビ ッ ト （ 2 0 信号線） 、 データ は D O 〜 1 5 の 1 6 ビッ ト （ 1 6 信号棣） 、 更に リ 一 ドノライ ト区別は R W 1 ビッ ト （ 1 信号線） であ り 、 計 3 7 本の信号棣数がある。
更に、 図 4 及び図 6 において説明を省略 したが、 シス テム制御装置 1 が V D P 4 1 に対しア クセス しているか ( 0 ) 、 ア ク セス していないか （ 1 ) を示すチ ッ プセ レ ク ト信号 （ C S ) と、 V D P 4 1 に対 し書き込みを行う 場合、 第二のバス （ B — B U S ) 6 上のデー タが有効か ( 0 ) 、 データが無効か （ 1 ) を示すデータ許可信号 （ D T E N ) が必要である。
従って、 図 9 の 2 本の信号棣 L l 、 L 2 には、 図 9 に おいて、 チ ッ プセ レ ク ト とデ一夕有効を示す上記制御信 号 （ C S と D T E N ) が生成され、 送出される。
—方、 システム制御装置 1 と第一の V D P 4 1 及び第 二の V D P 4 2 を繋 ぐ第二のバス （ B — B U S ) 6 は、 1 6 ビッ トのバスサイ ズである。 したがって、 図 9 の実 施例では、 システム制御装置 1 と第一の V D P 4 1 との 間を繫 ぐ第二のバス （ B — B U S ) 6 の信号棣数を 1 6 本 （ 1 6 ビッ 卜 のバスサイ ズ） と し、 更に 2本の制御信 号線 （制御信号 C S と D T E N用） を いでいる。
システム制御装置 1 が第一の V D P 4 1 に対しァ クセ スする場合、 シス テ ム制御装置 1 は、 チ ッ プセ レ ク ト信 号線 （ C S ) を L OW ( 0 ) に し、 同時に第二のバス （ B — B U S ) 6 にア ド レ スを上位、 下位に分割して送出 する。
その後、 第一の V D P 4 1 に対 し書き込みの場合 1 6 ビッ トの書き込みデータがデータ 1 ( D D I ) 、 デ一夕 2 ( D D 2 ) 、 データ 3 ( D D 3 ) · · と送出される。 更に、 それぞれのデータ は全てク ロ ッ ク C L Kの 1 ク ロ ッ ク毎に第一のバス （ B — B U S ) 6 に送出される。 上記の B — B U S 6 の内容を図示する と、 図 1 O Aに 示す如 く である。 図 1 O Aにおいて、 B l 5〜 B 0 は、 1 6 ビッ 卜 の信号線 ビッ トであ り、 一 は未使用 ビッ ト を 表す。 第一のバス （ B — B U S ) 6 は、 その内容によ つ て、 H l 、 H 2、 D D I . D D 2 · · に分けられる。
ア ド レ スは、 上位から 1 2 ビッ ト （ H I ) と下位から 8 ビッ ト （ H 2 ) に分けて送出される。 また読出 し、 書 込み信号 R Wは、 上位ァ ド レス H 1 の余り の ビッ ト に割 り振られる。 D D I 以降は、 1 6 ビッ ト （ D l 5〜D 0 ) のデータが割り振られる。
第一の V D P 4 1 は、 システム制御装置 1 から送られ るチ ッ プセ レ ク ト C Sから自己宛である こ とを認識し、 次いで送られるデータを内部に取り込み処理を行う。 第
—の V D P 4 1 からの読み取り （ リ ー ド） の場合、 V D P 4 1 は、 上位、 下位の 2 つに分けられたア ドレスを内 部に取り込み後、 必要なデータを第二のバス （ B — B U S ) 6 に送出する。
システム制御装置 1 は、 V D P 4 1 から送られて く る データを第二のバス （ B — B U S ) 6 から受取り、 先に 説明 したごと く 第一のバス （ C P U— B U S ) 5 あるい は第三のバス （ A — B U S ) 8 に、 ノく スイ ン 夕 フ ェ ース 回路 1 2、 1 1 、 1 4 及び D M A 1 0 を通 して転送する 上記の如 く 、 システム制御装置 1 と第一の V D P 4 1 (第二の V D P 4 2 に対して も同様） との間のア ド レ ス 及ぴデ一夕の授受は、 全て上記 1 6 ビッ トの第二のバス ( B— B U S ) 6 を通して行う事が可能である。
こ こ で更に、 2 本の制御信号線 L l 、 L 2 ( C S と D T E N信号用） 上の制御信号と第二のバス （ B — B U S ) 6 の動きをタイ ミ ン グチ ャ ー トを参照して説明する。 図 1 0 B は、 この第二のバス （ B — B U S ) 6 の動きを 表すタイ ミ ングチャ ー トである。
図 1 0 B において、 T 1 〜 T 8 · · は、 ク ロ ッ ク C L Kの立ち上がり時期で時間の流れを表す。 H l 、 H 2 は 第二のバス （ B — B U S ) 6 上の上位ア ドレス、 下位了 ド レスであ り、 D D 1 〜D D 4 は第二のバス （ B — B U S ) 6 上の各々 区別されるデータである。 B — B U S 6 のタイ ムチ ャ ー トを示す図 1 0 Bにおい て、 先ずク ロ ッ ク C L Kのタイ ミ ン グ T 2でチ ッ プセ レ ク ト C Sが立ち下がる C L OW ( 0 ) 〕 。 同時に、 タ イ ミ ン グ T 2から T 3 の期間において、 システム制御装置 1 から第二のバス （ B — B U S ) 6 に上位ア ド レス H I が送出される。 次いで、 タイ ミ ング T 3から T 4 の期間 において、 下位ア ド レス H 2 が送出される。
次に、 システム制御装置 1 から第一の V D P 4 1 に対 する書き込みの場合、 タイ ミ ン グ T 4 に続 く ク ロ ッ ク C L Kの 1 ク ロ ッ ク毎にデータ D D I 、 D D 2、 D D 3、 D D 4 がシステム制御装置 1 から第二のバス （ B — B U S ) 6 に送出される。 同時にデータ有効を示す D T E N が立ち下がる 〔 L OW ( 0 ) 〕 。 V D P 4 1 は、 これら H l 、 H 2、 D D I · · を随時内部に取り込む。 D D I 以降は、 デー タ有効を示す D T E Nが C L OW ( 0 ) 〕 の間のみ書き込みが可能である。
したがって、 システム制御装置 1 は、 データの送出が 間に合わない場合、 データ有効を示す D T E Nを 〔 H I G H ( 1 ) 〕 に して第一の V D P 4 1 に対し、 書き込み 動作をパスする こ とが出来る。
図 1 0 Bの例では、 タイ ミ ング Tm において、 データ D D 4 の出力が可能とな っているので、 システム制御装 置 1 は、 再びデータ有効を示す D T E Nを 〔 L O.W ( 0 ) 〕 に し、 同時にタイ ミ ン グ T m から T m + ,の期間にデ —夕 D D 4 を出力する。 図 1 O Bでは、 D D 1 〜D D 4 の 4 つのデータの害き 込みを行う例であ り、 タイ ミ ン グ Tm +1で、 チ ッ プセ レ ク ト C S力く 〔H I G H ( 1 ) 〕 とな り、 V D P 4 1 への 書き込みを終了する。
一方、 第一の V D P 4 1 からの読みだしの場合は、 夕 イ ミ ン グ T 4 よ り铳く ク ロ ッ ク C L Kの 1 ク ロ ッ ク毎に データ D D I 、 D D 2、 D D 3、 D D 4 が V D P 1 から 出力 される。
この場合、 システム制御装置 1 からのデータ有効を示 す D T E Nは、 無視され、 連続するデータ D D 1 、 D D 2、 D D 3、 D D 4 が随時システム制御装置 1 に取り込 まれる。
ある一定数のデ一 夕読みだ しを終了する と、 システム 制御装置 1 は、 チ ッ プセ レ ク ト C Sを [ H I G H ( 1 ) 〕 に して リ ー ド （読みだし） ア ク セスを終了する。
こ こ で第一のバス （ C P U— B U S ) 5 に接銃される R AMから読み出されるデータを、 第二のバス （ B — B U S ) 6 に接続される R A M等に転送する場合を考える 。 かかる場合、 既に図 4 の説明に関連 して言及している 様に、 第一のバス （ C P Uバス） 5 に接続される R A M と してシ ン ク ロ ナス D R A M 3 を採用する。 かかる点が 本発明の第二の特徴であ り、 シ ン ク ロ ナス D R A M 3 の 連続してデータを読みだすこ とが出来る特性を生かした データ中継を可能とする。
図 1 1 は、 かかる本発明の第二の特徴となる構成を先 の図 4 及び図 6 の実施例と同様に ビデオゲーム装置を想 定して説明する概念図である。 従って、 先に説明 した図
4 、 図 6 における ものと同一または類似の ものには、 同 じ参照記号、 参照番号を付して以下に説明する。
こ こで、 図 1 1 を図 4 の実施例構成と比較する と、 本 発明の第二の特徴に従う図 1 1 の基本構成は、 図 4 にお ける システム制御装置 1 、 C P U 2 、 シ ン ク ロ ナス D R A M 3 、 第一、 第二の V D P 4 1 、 4 2 、 音源処理回路 7 及びこれらを接続する第一のバス （ C P U — B U S ) 5 と第二のバス （ B — B U S ) 6 によ る構成と して対応 する。
更に、 図 1 1 における システム制御装置 1 を構成する 第一のノくスイ ンタ フ ェース回路 1 1 、 第二のノくスイ ンタ フ ェ ー ス回路 1 2 、 及びダイ レ ク ト メ モ リ ア クセス回路 ( D M A ) 1 0 は、 図 6 の第一のバスイ ン タ フ ェース回 路 1 1 、 第二のバスイ ンタ フ ヱ ース回路 1 2 、 及びダイ レ ク ト メ モ リ ア クセス回路 （ D M A ) 1 0 に対応する も のである。
尚、 図 6 において開示 した内部バス 1 3 に接続される 第三のバスイ ンタ フ ェ ース回路 1 4 は、 図 1 1 には示さ れていないが、 3 2 ビッ トサイズの内部バス 1 3 に接铳 され、 且つ 1 6 ビッ トサイ ズの外部バス 8 に接続されて いる点で、 第二のバスイ ンタ フ ヱース回路 1 2 と同様で ある為に省略されている。
ま た、 図 6 において、 第二、 第三のバスイ ン夕 フ エ一 ス 1 2 1 4 のそれぞれに接統される第二、 第三のバス 6 8 からの 1 6 ビッ トのデータを第一のバス （ C P U - B U S ) 5 に転送する場合は、 第二のバスイ ンタ フ エ —ス 1 2 では、 フ リ ッ プフ ロ ッ プ F F 1 2 4 1 2 5 及 び ト ラ イ ステー ト ッ フ ァ 1 2 6 によ り、 ま た第三のバ スイ ン タ フ ェース 1 4 では、 フ リ ッ プフ ロ ッ プ F F 1 4 3 1 4 4 及び ト ラ イ ステー ト ッ フ ァ 1 4 5 によ り 2 つの連続する 1 6 ビッ ト デ一夕を 3 2 ビッ トのデ一夕 に 組み立てて、 内部バス 1 3 に出力する。
こ の内部バス 1 3 に出力 された 3 2 ビッ ト データ は、 先に説明 したよ う に D M A 1 0 及び第一のバスイ ンタ フ エ ース回路 1 1 のフ リ ッ プフ ロ ッ プ F F 1 1 1 及び ト ラ イ ステー トバ ッ フ ァ 1 1 3 を通り、 第一のバス （ C P U - B U S ) 5 に転送される。
こ こ で、 シ ン ク ロ ナス D R A M 3 は、 従来型の D R A Mの特性に加え、 信号の入出力をク ロ ッ ク に同期し、 デ 一夕を連続して読出 し 書き込みが可能である という特 徴を有する。 その特性が一例と して図 1 2 A、 図 1 2 B に示される よ う に、 シ ン ク ロ ナス D R A M 3 は、 従来の D R A Mの動作をク ロ ッ ク に同期して行う ものである。
図 1 2 Aは、 シ ン ク ロナス D R A M 3 を含む一般的な シ ン ク ロ ナス D R A Mの リ ー ド動作を示し、 図 1 2 B は 、 そのライ ト動作を示すタイ ムチャ ー トである。 こ の リ ー ド動作及びライ ト動作は、 Z R A S / C A S , /W Eの制御信号によ り行われる。 これら制御信号と しての入力信号は、 同期ク ロ ッ ク C
L Kの立ち上がり に同期して取り込まれる。 ク ロ ッ ク C L Kのサイ ク ル時間を 1 0 n s とする と、 ク ロ ッ ク は、 1 0 0 M H z であ り、 これに同期 して入力信号を取り込 むこ とが可能である。
かかる タイ ムチ ャ ー ト の内容自体は、 本発明と直接に は関係 しないので、 詳細な動作説明は省略するが、 図 1 2 A、 図 1 2 B において D Qは、 それぞれ読出 しデータ 及び書き込みデー タであ り、 連続 してデータが出力及び 書き込みされている こ とが理解出来る。
このよ う に、 シ ン ク ロナス D R A Mの特徴と してデ一 夕の出力及び書き込みが連続して行われる。 本発明にお いては、 図 1 1 において説明 したよ う に R A Mと して、 シ ン ク ロナス D R A Mを採用 し、 図 6 に示す D M A 1 0 の構成によ り、 シ ン ク ロナス D R A Mの特徴を生かした データ中継装置を提供でき る。
尚、 上記第二の特徴の説明においては、 第一のバス上 の 3 2 ビッ ト データを 1 6 ビッ ト デ一夕に分割して第二 のバスに送出する こ とを説明 したが、 本発明は、 これに 限定されず、 1 / n ( n ： 正の整数） に分割して送出す る よ う にする こ と も可能である。
次に、 従来装置において、 メ モ リ への書き込みに際し 、 バイ ト境界から書き始め、 バイ ト単位で書き込む場合 には、 ア ク セス回数が多 く な り、 したがって、 D M A転 送の速度が遅いという 問題を解決する本発明の第三の特 徵について説明する。
かかる本発明の特徴は、 上記図 3 、 図 6 の実施例にお ける システム制御装置 1 内の D M A 1 0 において実現さ れる。
こ こ で、 本発明の第三の特徴を説明するために、 再度 図 6 のシステム制御装置 1 の構成を参照 して説明する。 尚、 第三のイ ンタ フ ェース 1 4 は、 先に説明 したよ う に 第二のイ ン タ フ ェース 1 2 と同様であるから以下の説明 において、 第三のイ ンタ フ ヱ ース 1 4 に対する言及を省 B各する。
図 6 において、 第一のイ ン夕 フ ェース回路 1 1 は、 3 2 ビッ トの信号 S 1 をラ ッ チする第 1 のラ ッ チ回路 （フ リ ッ プフ ロ ッ プ） 1 1 0 と、 3 値論理で出力する ト ライ ステー トノく ッ フ ァ 1 1 2 と、 内部バス 1 3 の 3 2 ビ ッ ト の信号をラ ッ チする第 2 のラ ッ チ回路 1 1 1 と、 3 値論 理で出力する ト ラ イ ステー トバ ッ フ ァ 1 1 3 とを有する o
第 2 のイ ン タ フ ヱ 一ス回路 1 2 は、 内部バス 1 3 の 3 2 ビッ トのデータ S 6 をラ ッ チする 3 2 ビッ トの第 1 の ラ ッ チ回路 1 2 0 と、 第 1 のラ ッ チ回路 1 2 0 の 3 2 ビ ッ ト の並列データを 1 6 ビッ トづつの一対のデータ に変 換するためのセ レ ク タ 1 2 1 と、 セ レ ク タ 1 2 1 の 1 6 ビッ 卜のデータをラ ッ チする第 2 のラ ッ チ回路 1 2 2 と 、 3 値論理で 1 6 ビッ トのデータを第二のバス （ B — B U S ) 6 に出力する ト ライステー トノくッ フ ァ 1 2 3 と 有する。
更に、 第 2 のイ ンタ フ ヱ ース回路 1 2 は、 第二のバス ( B — B U S ) 6 のデータを内部バス 1 3 に送出するた め、 一対の 1 6 ビッ トのラ ッ チ回路 1 2 4、 1 2 5 と、 両ラ ッ チ回 1 2 4、 1 2 5 の 1 6 ビッ ト のデータを合わ せて、 3 2 ビッ トのデータを内部バス 1 3 に出力する ト ラ イ ステー トノくッ フ ァ 1 2 6 とを有する。
D A 1 0 は、 内部バス 1 3 の 3 2 ビッ ト のデータを ラ ッ チする第 1 のラ ッ チ回路 （フ リ ッ プフ ロ ッ プ） 1 0 1 と、 第 1 のラ ッ チ回路 1 0 1 の下位 3 バイ ト （ 2 4 ビ ッ ト） のデー タをラ ッ チする第 2 のラ ッ チ回路 （フ リ ツ プフ ロ ッ プ） 1 0 2 と、 第 1 のラ ッ チ回路 1 0 1 と第 2 のラ ッ チ回路 1 0 2 の組み合わせ出力が入力され、 選択 端子 S の選択信号 S 5 に応じて、 その出力を選択 して、 出力するセ レ ク タ 1 0 2 と、 セ レ ク タ 1 0 2 の出力を内 部バス 1 3 に出力する ト ライ ステー トノく ッ フ ァ 1 0 4 と を有する。
セ レ ク タ 1 0 3 は、 4 入力 1 出力のセ レ ク タである。 即ち、 セ レ ク タ 1 0 3 の第 1 の入力端子 0 に、 第 1 のラ ツ チ回路 1 0 1 の 4 ノくイ トの出力ライ ン B 1 〜 B 4 が接 続されている。 セ レ ク タ 1 0 3 の第 2 の入力端子 1 に、 第 1 のラ ッ チ回路 1 0 1 の上位 3 ノ'イ トの出力ライ ン B 1 〜 B 3 と第 2 のラ ッ チ回路 1 0 2 の下位 1 ノヽ'イ ト の出 カライ ン B 7 が接続されている。
セ レ ク タ 1 0 3 の第 3 の入力端子 2 に、 第 1 のラ ッ チ 回路 1 2 0 の上位 2 ノく ィ ト の出力ラ イ ン B 1 〜 B 2 と第 2 のラ ッ チ回路 1 0 1 の下位 2 バイ ト の出力ライ ン B 6 〜 B 7 が接続されている。 セ レ ク タ 1 0 3 の第 4 の入力 端子 3 に、 第 1 のラ ッ チ回路 1 0 1 の上位 1 バイ ト の出 カラ イ ン B 1 と第 2 のラ ッ チ回路 1 0 2 の下位 3 ノ、'イ ト の出力ラ イ ン B 5 〜 B 7 が接続されている。
従って、 第 1 の入力端子 0 は、 ノくイ ト シフ ト しなレ、 4 バイ トのデータが入力される。 第 2 の入力端子 1 は、 1 バイ ト シフ ト された 4 バイ ト のデ一夕が入力 される。 第 3 の入力端子 2 は、 2 ノくイ ト シフ ト された 4 バイ トのデ 一夕が入力される。 第 4 の入力端子 3 は、 3 バイ ト シ フ ト された 4 バイ トのデ一夕が入力される。
これによ り、 選択信号 S 5 によ り、 第 1 の入力端子 0 が選択される と、 後述する図 1 3 、 図 1 4 に示すロ ン グ ワー ド境界 （図 3 A , 3 B参照） からの転送が行われる 。 又、 選択信号 S 5 によ り、 第 2 の入力端子 1 が選択さ れる と、 後述する図 1 5 、 図 1 6 に示す 1 バイ ト シ フ ト したバイ ト境界への転送が行われる。 更に、 選択信号 S 5 によ り、 第 3 の入力端子 2 が選択される と、 後述する 図 1 7 、 図 1 8 に示す 2 バイ ト シフ ト したバイ ト境界へ の転送が行われる。
更に、 選択信号 S 5 によ り、 第 4 の入力端子 3 が選択 される と、 後述する図 1 9 、 図 2 0 に示す 3 バイ ト シフ 卜 したバイ ト境界への転送が行われる。
次に、 本発明の第三の特徴に したがう D M A転送の動 作について、 図 1 3 〜図 2 2 によ り説明する。
先ず、 図 1 3 に示すよ う に、 第一のバス （ C P U— B U S ) 5 上の R A M 3 (図 4 における S D R A M 3 に相 当） のア ド レス （ 0 0 0 0 h〜 0 0 0 7 h ) 上の 8 バイ ト 3 2 ビ ッ ト のデ一夕 「 A B C D E F G H J を、 システ ム制御装置 1 を通 して、 第二のバス （ B — B U S ) 6 上 の R A M 4 2 0 (図 2 における V D P 4 2 に接梡される V R A M 4 2 0 に相当） の対応するア ド レ ス （ 0 0 0 0 h〜 0 0 0 7 h ) に転送する ロ ン グワー ド境界の転送に ついて説明する。
図 1 4 に示すよ う に、 第一のバス （ C P U — B U S ) 5 上には、 2 ク ロ ッ ク毎に、 4 ノくイ トのデータ S 1 が出 力される よ う にコ ン ト ロ ールする。 こ のデータ S 1 は、 時刻 t 1 のタイ ミ ン グで、 内部バス 1 3 に出力される （ 信号 S 2 ) 。 そ して、 内部バス 1 4 の 4 バイ トの並列デ 一夕 S 2 は、 時刻 t 2 のタ イ ミ ン グで、 D M A 1 0 の第 1 のラ ッ チ回路 1 0 1 にラ ッ チされる （信号 S 3 ) 0 第 1 のラ ッ チ回路 1 0 1 の出力 S 3 は、 時刻 t 4 の夕 イ ミ ン グで第 2 のラ ッ チ回路 1 0 2 にラ ッ チされる （信 号 S 4 ) 。 こ こで、 ロ ン グワー ド境界からの転送のため 、 セ レ ク タ 1 0 3 の選択信号 S 5 は、 第 1 の入力端子 0 を示 している。
従って、 第 1 のラ ッ チ回路 1 0 1 の 4 ノ、'イ トのデータ 「 A B C D j が、 セ レ ク タ 1 0 3 によ り選択され、 デー 夕 S 6 と して、 出力される。 第 2 のイ ンタ フ ヱ ース回路 1 2 では、 時刻 t 3 のタイ ミ ングで、 このデータ S 6 は 、 ラ ッ チ回路 1 2 0 に取り込まれる。
そ して、 第二のバス （ B — B U S ) 6 が 1 6 ビッ トで あるため、 信号 S 8 に示すよ う に、 セ レ ク タ 1 2 1 及び ラ ッ チ回路 1 2 2 によ り、 3 2 ビッ トのデータ力く 1 6 ビ ッ トづつの直列データ に変換される。 こ のデータ は、 ト ラ イ ステー トノく ッ フ ァ 1 2 3 を介 して第二のバス （ B — B U S ) 6 に出力 される。
こ のよ う に して、 図 1 4 に示すロ ン グワ ー ド境界から 始ま る複数バイ ト単位の書き込みが行われる。
次に、 図 1 3 と同様に、 図 1 5 に示すよ う に、 第一の バス （ C P U — B U S ) 5 上の R A M 3 のデー タ （ア ド レ ス ： 0 0 0 0 h〜 0 0 0 7 h ) を、 第二のバス （ B — B U S ) 6 上の R A M 4 2 0 (ア ド レ ス ： 0 0 0 l h〜 0 0 0 8 h ) に転送する場合、 即ち こ の例では、 1 バイ ト シフ ト したバイ ト境界から始ま る D M A転送について 、 説明する。
図 1 6 に示すよ う に、 第一のバス （ C P U — B U S ) 5 上には、 2 ク ロ ッ ク毎に、 4 ノ'イ トのデータ S 1 が出 力される。 このデータ S 1 は、 時刻 t l のタイ ミ ングで 、 内部バス 1 3 に出力 される （信号 S 2 ) 。 そ して、 内 部バス 1 3 の 4 ノくイ ト の並列データ S 2 は、 時刻 t 2 の タイ ミ ン グで、 D M A 1 0 の第 1 のラ ッ チ回路 1 0 1 に ラ ッ チされる （信号 S 3 ) 。
第 1 の ラ ッ チ回路 1 0 1 の出力 S 3 の下位 3 ノくイ ト の データ は、 時刻 t 4 のタイ ミ ン グで第 2 のラ ッ チ回路 1 0 2 にラ ッ チされる （信号 S 4 ) 。 こ こで、 1 ノく ィ ト シ フ ト したバイ ト境界からの転送のため、 セ レ ク タ 1 0 3 の選択信号 S 5 は、 第 2 の入力端子 1 を示している。
従って、 第 1 のラ ッ チ回路 1 0 1 の上位 3 バイ トのデ —夕 「 A B C J (ライ ン B 1 〜 B 3 ) と第 2 のラ ッ チ回 路 1 0 2 の下位 1 ノく イ ト （ ラ イ ン B 7 ) のデー タが、 セ レ ク タ 1 0 3 によ り選択され、 データ S 6 と して、 出力 される。 こ のデータ は、 「 x A B C」 である。 こ こ で、 「 X 」 は、 データが不定を意味する。
第 2 のイ ン タ フ ヱ ース回路 1 2 では、 時刻 t 3 のタ イ ミ ン グで、 こ のデ一夕 「 x A B C 」 が、 ラ ッ チ回路 1 0 1 に取 り込まれる。 そ して、 第二のバス （ B — B U S ) 6 力 1 6 ビッ トのため、 信号 S 8 に示すよ う に、 セ レ ク 夕 1 0 2 及びラ ッ チ回路 1 2 2 によ り、 3 2 ビッ トのデ 一夕が 1 6 ビッ トづつの直列データ に変換される。 こ の データ は、 ト ライ ステー トノくッ フ ァ 1 2 3 を介して第二 のバス （ B — B U S ) 6 に出力 される。
同時に、 時刻 t 4 のタイ ミ ン グで、 内部バス 1 3 の 4 ノくイ ト の並列データ S 2 ( こ こ では、 データ 「 E F G H J ) は、 D M A 1 0 の第 1 のラ ッ チ回路 1 0 1 にラ ッ チ される （信号 S 3 ) 。
従って、 第 1 のラ ッ チ回路 1 0 1 の上位 3 バイ トのデ 一夕 「 E F G J (ライ ン B 1 〜 B 3 ) と第 2 のラ ッ チ回 路 1 0 2 の下位 1 ノくイ ト （ラ イ ン B 7 ) のデータ 「 D J が、 セ レ ク タ 1 0 3 によ り選択され、 データ S 6 と して 、 出力 される。 したがって、 このデータは、 「 D E F G J である。
こ のよ う に して、 図 1 5 に示す 1 バイ ト シフ ト された バイ ト境界から始ま る複数バイ ト単位の書き込みが行わ れる。
次に、 図 1 7 に示すよ う に、 第一のバス （ C P U — B U S ) 5 上の R A M 3 のデータ （ 0 0 0 0 h〜 0 0 0 7 h ) を、 第二のバス （ B — B U S ) 6 上の R A M 4 2 0 ( 0 0 0 2 h〜 0 0 0 9 h ) に転送する 2 ノくイ ト シフ ト したバイ ト境界から始ま る D M A転送について説明する
0
図 1 8 に示すよ う に、 第一のバス （ C P U — B U S ) 5 上には、 2 ク ロ ッ ク毎に、 4 ノくイ トのデータ S 1 が出 力 される。 こ のデータ S 1 は、 時刻 t 1 のタイ ミ ングで 、 内部バス 1 3 に出力される （信号 S 2 ) 。 そ して、 内 部バス 1 3 の 4 ノく ィ トの並列データ S 2 は、 時刻 t 2 の タイ ミ ン グで、 D M A 1 0 の第 1 のラ ッ チ回路 1 0 1 に ラ ッ チされる （信号 S 3 ) 。
第 1 のラ ッ チ回路 1 0 1 の出力 S 3 の下位 3 バイ トの データは、 時刻 t 4 のタイ ミ ン グで第 2 のラ ッ チ回路 1 2 1 にラ ッ チされる （信号 S 4 ) 。 こ こで、 2 バイ ト シ フ ト したノく ィ ト境界からの転送のため、 セ レ ク タ 1 0 3 の選択信号 S 5 は、 第 3 の入力端子 2 を示している。
従って、 第 1 のラ ッ チ回路 1 0 1 の上位 2 バイ トのデ 一 夕 「 A B J (ラ イ ン B 1 〜 B 2 ) と第 2 のラ ッ チ回路 1 0 2 の下位 2 ノくイ ト （ラ イ ン B 6 〜 B 7 ) のデー タ が 、 セ レ ク タ 1 0 3 によ り 選択 さ れ、 デー タ S 6 と して、 出力 さ れる。 こ のデー タ は、 「 x x A B J である。 こ こ で、 Γ X 」 は、 上記例 と同様にデー タ が不定を示す。
第 2 のイ ン 夕 フ ェ ース回路 1 2 では、 時刻 t 3 のタ イ ミ ン グで、 こ のデー タ は、 ラ ッ チ回路 1 2 0 に取 り 込ま れる。 そ して、 第二のバス （ B — B U S ) 6 力、' 1 6 ビ ッ 卜 のため、 信号 S 8 に示すよ う に、 セ レ ク タ 1 2 1 及び ラ ッ チ回路 1 2 2 によ り 、 3 2 ビ ッ ト のデー タ力 1 6 ビ ッ ト づつの直列デー タ に変換さ れる。 こ のデー タ は、 更 に ト ラ イ ステー トバ ッ フ ァ 1 2 3 を介 して第二のバス （ B — B U S ) 6 に出力 さ れる。
同時に、 時刻 t 4 のタ イ ミ ン グで、 内部バス 1 3 の 4 バイ ト の並列デー タ S 2 ( こ こ では、 デー タ 「 E F G H J ) は、 D M A 1 0 の第 1 の ラ ッ チ回路 1 0 2 にラ ッ チ さ れる （信号 S 3 ) 。
従って、 第 1 のラ ッ チ回路 1 0 1 の上位 2 バイ ト のデ 一 夕 「 E F J (ラ イ ン B 1 〜 B 2 ) と第 2 の ラ ッ チ回路 1 0 2 の下位 2ノくイ ト （ラ イ ン B 6 、 B 7 ) のデータ Γ
C D」 が、 セ レ ク タ 1 0 3 によ り選択さ れ、 デー タ S 6 と して、 出力 される。 こ のデータ は、 r C D E F j であ る o
こ のよ う に して、 図 1 7 に示す 2 バイ ト シ フ ト さ れた バイ ト境界か ら始ま る複数バイ ト単位の書き込みが行わ れる。
次に、 図 1 9 に示すよ う に、 第一のバス （ C P U — B U S ) 5 上の R A M 3 のデ一夕 （ 0 0 0 0 h 〜 0 0 0 7 h ) を、 B —バス 6 上の R A M 4 2 0 ( 0 0 0 3 h〜 0 0 0 A h ) に転送する、 3 バイ ト シフ ト したバイ ト境界 から始ま る D M A転送について、 説明する。
図 2 0 に示すよ う に、 第一のバス （ C P U — B U S ) 5 上には、 2 ク ロ ッ ク毎に、 4 ゾくイ ト のデ一夕 S 1 が出 力される。 こ のデータ S 1 は、 時刻 t 1 のタイ ミ ン グで 、 内部バス 1 4 に出力される （信号 S 2 ) 。 そ して、 內 部バス 1 3 の 4 バイ ト の並列データ S 2 は、 時刻 t 2 の タイ ミ ン グで、 D M A 1 0 の第 1 のラ ッ チ回路 1 0 1 に ラ ッ チされる （信号 S 3 ) 。
第 1 のラ ッ チ回路 1 0 1 の出力 S 3 の下位 3 ノくイ ト の データ は、 時刻 t 4 のタ イ ミ ン グで、 第 2 のラ ッ チ回路 1 0 2 にラ ッ チされる （信号 S 4 ) 。 こ こで、 3 ノくイ ト シフ ト したバイ ト境界からの転送のため、 セ レ ク タ 1 0 3 の選択信号 S 5 は、 第 4 の入力端子 3 を示している。 従って、 第 1 のラ ッ チ回路 1 0 1 の上位 1 バイ ト のデ —夕 Γ Α」 （ライ ン B 1 ) と第 2 のラ ッ チ回路 1 0 2 の 下位 3 バイ ト （ライ ン Β 5 〜 Β 7 ) のデータが、 セ レ ク 夕 1 0 3 によ り選択され、 データ S 6 と して、 出力 され る。 このデータは、 Γ χ χ χ Α」 である。 こ こでも、 Γ X J は、 デー タが不定を示す。
第 2 のイ ンタ フ ヱ ース回路 1 2 では、 時刻 t 3 のタイ ミ ングで、 このデータは、 ラ ッ チ回路 1 2 0 に取り込ま れる。 そ して、 第二のバス （ B — B U S ) 6 が 1 6 ビッ ト のため、 信号 S 8 に示すよ う に、 セ レ ク タ 1 2 1 及び ラ ッ チ回路 1 2 2 によ り、 3 2 ビッ トのデ一タカ、' 1 6 ビ ッ トづつの直列データ に変換される。 こ のデータは、 ト ラ イ ステー トノく ッ フ ァ 1 2 3 を介 して第二のバス （ B — B U S ) 6 に出力される。
同時に、 時刻 t 4 のタ イ ミ ン グで、 内部バス 1 3 の 4 ノ イ ト の並列デー タ S 2 ( こ こ では、 デー タ 「 E F G H 」 ） は、 D M A 1 0 の第 1 のラ ッ チ回路 1 0 1 にラ ッ チ される （信号 S 3 ) 。
従って、 第 1 のラ ッ チ回路 1 0 1 の上位 1 バイ トのデ — 夕 「 E 」 （ラ イ ン B 1 ) と第 2 のラ ッ チ回路 1 2 1 の 下位 3 バイ ト （ ラ イ ン B 5 〜 B 7 ) のデータ 「 B C D J が、 セ レ ク タ 1 0 3 によ り選択され、 データ S 6 と して 、 出力 される。 こ のデ一夕 は、 「 B C D E J である。
こ のよ う に して、 図 1 9 に示す 3 ノくイ ト シフ ト された バイ ト境界から始ま る複数バイ ト単位の書き込みが行わ れる。
図 2 1 は、 第一のバス （ C P U — B U S ) 5 上の R A M 3 のデータ （ 0 0 0 2 h〜 0 0 0 9 h ) を、 第二のバ ス （ B — B U S ) 6 上の R A M 4 2 0 ( 0 0 0 3 h〜 0 0 0 A h ) に転送する 1 バイ ト シフ ト したバイ ト境界か ら始ま る D M A転送の説明図である。 この動作は、 図 2 2 に示すよ う に、 基本的に、 図 1 6 で示 した例と同一で ある。 こ のよ う に、 R A M I 即ち、 S D R A M 3 のデ一 夕が、 ロ ン グワー ド境界から シフ ト していて も、 同様に 、 ロ ン グヮー ド境界からシフ 卜したバイ ト境界位置に、 複数バイ ト単位で転送でき る。
こ こ で、 上記 R A M 2 は、 図 2 に於いて V R A M 4 2 0 に相当 し、 ビッ トマ ッ プメ モ リ であ り、 1 ビクセルを 1 バイ トで表現する。 こ のよ う な場合に、 任意のバイ ト 境界から書き始める こ とは、 例えば、 動画像を順次シフ ト して、 表示する等に有用である。 そ して、 本発明の場 合には、 1 6 ビク セル分のデータ中継を、 多 く て も 5 回 のア クセスで実現でき る。 従来のバイ ト単位の転送では 、 1 6 回のア クセスを必要とする。 従って、 転送回数は 、 約 1 ノ 3 以下となる。 このため、 動画像の表示のため の転送を高速にでき る。
尚、 上記第三の特徴の発明の実施例に対しては、 次の 様な変形が可能である。
①ロ ン グワー ドの単位バイ ト数 n を 「 4 」 と したが、 他の数であっても良い。
②第 2 の メ モ リ を ビッ トマ ッ プメ モ リ で説明 したが、 他の用途のメ モ リ に も適用でき る。 又、 第 2 のメ モ リ を
1 6 ビッ ト幅の もので説明 したが、 3 2 ビッ ト幅の もの でめ って ち良レ、
③ B—バスを 1 6 ビッ トの もので説明 したが、 3 2 ビ ッ ト の ものであって も良い。
産業上の利用可能性 以上実施例に したがい説明 したよ う に本発明によ り、 複数のデータ送受信回路装置間で同時にデータ転送を可 能とするデータ中継装置が実現される。
また、 複数のデータ送受信回路装置のそれぞれが受け取 れるバスサイ ズが異なっている場合であって もデータ送 受信回路装置毎に C P Uバス とのィ ン夕 ー フ ヱ ース回路 を設ける必要のないデータ中継装置が実現される。
更に、 本発明によ り特に、 高速 C P Uを用いる こ とを 可能と し、 本体装置に挿抜可能の外部記憶装置からの読 出データをバスを通 して前記高速 C P Uに転送可能とす るデー タ中継装置を利用する ビデオゲーム装置が提供可 であ る。
ま た、 連続してデータを読みだすこ とが出来る シ ン ク 口ナス D R A Mの特性を生かしたデータ転送を可能とな る。 更に、 本発明によ り ビッ トマ ッ プメ モ リ にバイ ト境 界から書き始める場合であ って も、 ア ク セス回数を低減 する こ とができ る D M Aを使用するデータ中継装置が実 現される。
また、 バイ ト境界から書き始める際の転送時間を短縮 でき る D M Aを使用するデータ中継装置が実現される。
尚、 上記各実施例と して本発明を ビデオゲーム装置の 構成において適用する場合について説明 したが、 本発明 はかかる装置に適用 される場合に限定されない。 本発明 の思想と共通にする均等物は、 本発明の保護の範囲にあ る。

Claims

請 求 の 範 囲
1 . 複数のデータ送受信回路装置に、 対応する外部バス を介して接続され、 各データ送受信回路装置相互間にお けるデータの中継を行う データ中継装置であ って、
前記対応する外部バスの各々 が接続される複数のバス イ ンターフ ェ ース回路と、
各バスィ ンターフ —ス回路相互間のデータ中継を行 う ダイ レ ク ト メ モ リ ア ク セス回路 （ D M A ) とを備えた こ とを特徴とするデータ中継装置。
2 . 請求の範囲 1 において、
前記複数のバスイ ンタ フ ース回路のう ち少な く と も 2 つが互いにバスサイ ズの異なる外部バス と接続され、 更に、
大きいバスサイズの外部バス と小さいバスサイ ズの外 部バス との相互間でデ一夕の中継をする場合に、 中継先 の外部バスのバスサイ ズに合わせてデー タを分割若し く は結合 して中継するデータ加工中継手段を備える こ とを特徴とするデー タ中継装置。
3 . 請求の範囲 1 又は 2 において、
前記複数のバスイ ン タ フ ェ ース回路とダイ レ ク ト メ モ リ ア ク セス回路 （ D M A ) とが、 前記外部バスの最大バ スサイ ズに対応するバスサイ ズを有する内部バスで相互 に接続されている こ とを特徴とするデータ中継装置。
4 . 請求の範囲 2 又は 3 において、
大きいバスサイ ズの外部バスから小さいバスサイ ズの 外部バスへデータの中継をする場合、 前記データ加工中 継手段は大きいバスサイ ズの外部バス上のデータを分割 し、 複数のタイ ミ ン グ時刻によ り小さ いバスサイ ズの外 部バスに分割されたデータを順次中継する こ とを特徴と するデータ中継装置。
5 . 請求の範囲 2 または 3 において、
小さ いバスサイ ズの外部バスから大きいバスサイ ズの 外部バスへデータの中継をする場合、 前記データ加工中 継手段は小さいバスサイ ズの外部バス上の複数のタ イ ミ ン グ時刻分のデー タを結合 し、 大きいバスサイ ズの外部 バスに結合後のデータを順次中継する こ とを特徴とする デー タ 中継装置。
6 . 請求の範囲 1 、 2 、 3 、 4 、 または 5 に記載のデ一 夕中継装置を内蔵した情報処理装置であって、
前記複数のバスイ ンタ ー フ ェ ース回路のう ち少な く と も 1 つに外部バスを介 して情報処理装置外部のデー タ送 受信回路装置が接続されてお り、 該データ送受信回路装 置と接続される外部バスのバスサイ ズは、 前記デー タ中 継装置に接続される外部バスの う ち最小のバスサイ ズで ある こ とを特徴とする情報処理装置。
7 . 第一の外部バス及び該第一の外部バスのバスサイ ズ の l Z n ( n ： 正の整数） のバスサイ ズを有する第二の 外部バスに接続されるデータ中継装置であって、 該第 —の外部バス及び第二の外部バスの各々 が接続される第 ―、 第二のノく スイ ン タ フ ェ ース回路と、 該第一のバスィ ン タ フ ヱ ース回路に送られた該第一の 外部バス上のデータを該第二のバスィ ンタ フ ヱース回路 に中継する ダイ レ ク ト メ モ リ ア クセス回路 （ D MA ) 及 び、
該第一、 第二のバスイ ンタ フ ヱ ース回路と該ダイ レ ク ト メ モ リ ア ク セス回路 （ D MA ) に接続され、 該第一の 外部バス と同 じバスサイ ズを有する内部バスを備え、 該第一のバスイ ン タ フ ヱ 一ス回路は、 ク ロ ッ ク に同期 して所定周期で連続に送られる該第一のバス上のデータ を、 該所定周期の l Z nの周期のデータに変換して該内 部バスに出力 し、
該ダイ レ ク ト メ モ リ ア ク セス回路 （ D MA ) は、 該内 部バスに送出されたデー タを 1 / n周期分シフ ト して該 内部バスに再送出 し、
該第二のバスイ ンタ フ ェ ース回路は、 該ダイ レ ク ト メ モ リ ア ク セス回路 （ D MA ) から該内部バスに再送出さ れた該所定周期の 1 / nの周期のデ一 夕を該所定周期で 取 り込むと共に、 該取 り込まれたデータを 1 / nの周期 の連続するデータ列に して該第二の外部バスに送出する よ う に構成されたこ とを特徴とするデータ中継装置。
8 . 請求の範囲 7 において、
前記正の整数 nを、 2 とする こ とを特徴とするデータ 中継装置。
9 . 請求の範囲 7 において、
前記第一の外部バスに入出力をク ロ ッ ク に同期 して行 う シ ン ク ロ ナ ス D R A Mが接続され、 前記第一のバス ィ ン夕 フ ヱ 一ス回路に該シ ン ク ロナス D R A Mから読みだ された連铳するデータが入力される よ う に構成されたデ —夕中継装置。
1 0 . 請求の範囲 8 において、
前記第二のイ ン タ フ ェ ー ス回路が、 前記第一の外部バ ス上のデー タであって、 前記ダイ レ ク ト メ モ リ ア ク セス 回路 （ D M A ) に取り込まれたデ一夕を 1 ノ 2 のデー タ 列の上位データ及び下位データ に して前記第二の外部バ スに送出する よ う に構成されたこ とを特徴とするデータ 中継装置。
1 1 . ゲームプロ グラムを実行する C P U と、
スプラ イ ト制御用の第一の ビデオディ スプレ イ ブロセ ッ サ及び、 ス ク ロール面の制御及び各表示画面の優先順 位を決定する第二の ビデオディ スプレ イ プロセ ッ サと、 該 C P U及び、 該第一、 第二の ビデオディ スプレ イ ブ 口セ ッ サのそれぞれと、 対応する外部バスを介 して接続 される シ ス テ ム制御回路装置を有し、
該シス テム制御回路装置は、 該 C P Uが接続される第 —のバスイ ンタ一 フ ヱ ース回路と、 該第一、 第二の ビデ オデイ スプレ イ プロセ ッ サ と接続される第二のバスィ ン タ ー フ ェ ー ス回路と、 該第一のノくス イ ン タ ー フ ェ ー ス回 路に送られるデータを該第二のバスィ ンター フ ヱース回 路に転送する ダイ レ ク ト メ モ リ ア ク セス回路 （ D M A ) とを備えたこ とを特徴とする ビデオゲーム装置。
1 2 . 請求の範囲 1 1 において、
前記システム制御回路装置に、 装置本体の外部に有り 前記 C P Uによ り実行されるゲームプロ グラ ムを格納す る記憶装置が、 対応するバスを介 して接続される こ とを 特徴とする接続される ビデオゲーム装置。
1 3 . n バイ ト の複数バイ ト単位でデータを読み出 し、 nバイ ト の複数バイ ト単位でデータを転送する ダイ レ ク ト メ モ リ ァ ク セス回路において、
該読み出 した nバイ ト のデータを保持する第 1 のラ ッ チ回路と、
該第 1 のラ ッ チ回路の （ n — 1 ) バイ トのデータを保 持する第 2 のラ ッ チ回路と、
該第 1 のラ ッ チ回路の n バイ トのデータ と、 該第 1 の ラ ツ チ回路のデータ と該第 2 のラ ツ チ回路のデータ とが 組み合わせられ、 且つ 1 バイ トづっシ フ ト された複数の n バイ ト のデータ とが入力され、 これらの nバイ トのデ —夕から所望の nバイ トのデータを選択するセ レ ク タ と を有する こ とを特徴とする ダイ レ ク ト メ モ リ ア クセス回 路。
1 4 . 請求の範囲 1 3 において、
前記セ レ ク タによ り選択されるデータの転送先が、 ビ ッ トマ ッ プメ モ リ である こ とを特徴とする ダイ レ ク ト メ モ リ ア ク セス回路。
1 5 . 請求の範囲 1 3 において、
前記セ レ ク タによ り選択されるデータの転送先が、 1 ピク セルを 1 ノくィ トで表現する メ モ リ である こ とを特徴 とする ダイ レ ク ト メ モ リ ア ク セス回路。
PCT/JP1995/001946 1994-09-27 1995-09-26 Dispositif de transfert de donnees et jeux video utilisant ce dispositif WO1996010230A1 (fr)

Priority Applications (5)

Application Number Priority Date Filing Date Title
EP95932240A EP0735490A4 (en) 1994-09-27 1995-09-26 DATA TRANSFER DEVICE AND VIDEO GAME WITH THIS DEVICE
RU96114995A RU2134447C1 (ru) 1994-09-27 1995-09-26 Устройство пересылки данных и видеоигровое устройство, в котором оно используется
BR9506375A BR9506375A (pt) 1994-09-27 1995-09-26 Dispositivo de transferencia de dados aparelho pa ra processar informação aparelho de vídeo game e circuito de acesso direto a memória
KR1019960702756A KR100188990B1 (ko) 1994-09-27 1995-09-26 데이타 중계 장치 및 이것을 이용한 비디오 게임 장치
US08/648,157 US5816921A (en) 1994-09-27 1995-09-26 Data transferring device and video game apparatus using the same

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP6/231451 1994-09-27
JP23145194 1994-09-27
JP6/232725 1994-09-28
JP23272594 1994-09-28
JP23627094 1994-09-30
JP6/236270 1994-09-30

Publications (1)

Publication Number Publication Date
WO1996010230A1 true WO1996010230A1 (fr) 1996-04-04

Family

ID=27331770

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1995/001946 WO1996010230A1 (fr) 1994-09-27 1995-09-26 Dispositif de transfert de donnees et jeux video utilisant ce dispositif

Country Status (6)

Country Link
US (1) US5816921A (ja)
EP (1) EP0735490A4 (ja)
KR (1) KR100188990B1 (ja)
BR (1) BR9506375A (ja)
RU (1) RU2134447C1 (ja)
WO (1) WO1996010230A1 (ja)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6241611B1 (en) 1995-05-10 2001-06-05 Nintendo Co., Ltd. Function expansion device and operating device using the function expansion device
US5984785A (en) 1995-05-10 1999-11-16 Nintendo Co., Ltd. Operating device with analog joystick
US6007428A (en) 1995-10-09 1999-12-28 Nintendo Co., Ltd. Operation controlling device and video processing system used therewith
CN1149465C (zh) 1995-10-09 2004-05-12 任天堂株式会社 三维图像显示游戏机系统和三维图像处理方法
JP3544268B2 (ja) 1995-10-09 2004-07-21 任天堂株式会社 三次元画像処理装置およびそれを用いた画像処理方法
JP3524247B2 (ja) 1995-10-09 2004-05-10 任天堂株式会社 ゲーム機およびそれを用いたゲーム機システム
CA2210118C (en) 1995-11-10 2004-01-20 Nintendo Co., Ltd. Joystick device
US6155926A (en) 1995-11-22 2000-12-05 Nintendo Co., Ltd. Video game system and method with enhanced three-dimensional character and background control
US6267673B1 (en) 1996-09-20 2001-07-31 Nintendo Co., Ltd. Video game system with state of next world dependent upon manner of entry from previous world via a portal
US6139433A (en) 1995-11-22 2000-10-31 Nintendo Co., Ltd. Video game system and method with enhanced three-dimensional character and background control due to environmental conditions
US6022274A (en) 1995-11-22 2000-02-08 Nintendo Co., Ltd. Video game system using memory module
US6139434A (en) 1996-09-24 2000-10-31 Nintendo Co., Ltd. Three-dimensional image processing apparatus with enhanced automatic and user point of view control
US6058443A (en) * 1997-02-18 2000-05-02 Advanced Micro Devices, Inc. System for partitioning PC chipset functions into logic and port integrated circuits
JP3655438B2 (ja) 1997-07-17 2005-06-02 任天堂株式会社 ビデオゲームシステム
US6263385B1 (en) 1997-10-20 2001-07-17 Advanced Micro Devices, Inc. PC parallel port structure partitioned between two integrated circuits interconnected by a serial bus
US6338680B1 (en) * 1999-05-28 2002-01-15 Datel Electronics Ltd. Method for editing game saves transferred between a game console and a computer
JP2001195347A (ja) * 2000-01-12 2001-07-19 Mitsubishi Electric Corp Ｄｍａ転送装置
US6609977B1 (en) 2000-08-23 2003-08-26 Nintendo Co., Ltd. External interfaces for a 3D graphics system
US7134960B1 (en) 2000-08-23 2006-11-14 Nintendo Co., Ltd. External interfaces for a 3D graphics system
US6760772B2 (en) 2000-12-15 2004-07-06 Qualcomm, Inc. Generating and implementing a communication protocol and interface for high data rate signal transfer
US7003588B1 (en) 2001-08-22 2006-02-21 Nintendo Co., Ltd. Peripheral devices for a video game system
US8812706B1 (en) 2001-09-06 2014-08-19 Qualcomm Incorporated Method and apparatus for compensating for mismatched delays in signals of a mobile display interface (MDDI) system
US7970962B2 (en) * 2002-03-15 2011-06-28 Broadcom Corporation Method and apparatus utilizing a tail bus to solve back-to-back data burst problems
KR101166734B1 (ko) 2003-06-02 2012-07-19 퀄컴 인코포레이티드 고속 데이터 레이트를 위한 신호 프로토콜 및 인터페이스의 생성 및 구현
JP2007507918A (ja) 2003-08-13 2007-03-29 クゥアルコム・インコーポレイテッド さらに高速なデータレート用の信号インタフェース
KR100973103B1 (ko) 2003-09-10 2010-08-02 콸콤 인코포레이티드 고속 데이터 인터페이스
AU2004306903C1 (en) 2003-10-15 2009-01-22 Qualcomm Incorporated High data rate interface
AU2004307162A1 (en) 2003-10-29 2005-05-12 Qualcomm Incorporated High data rate interface
KR100915250B1 (ko) 2003-11-12 2009-09-03 콸콤 인코포레이티드 향상된 링크 제어를 제공하는 고속 데이터 레이트 인터페이스
WO2005053272A1 (en) 2003-11-25 2005-06-09 Qualcomm Incorporated High data rate interface with improved link synchronization
EP2247070B1 (en) 2003-12-08 2013-09-25 QUALCOMM Incorporated High data rate interface with improved link synchronization
EP2375676B1 (en) 2004-03-10 2013-06-26 Qualcomm Incorporated High data rate interface apparatus and method
EP1735986B1 (en) 2004-03-17 2013-05-22 Qualcomm, Incorporated High data rate interface apparatus and method
BRPI0509147A (pt) 2004-03-24 2007-09-11 Qualcomm Inc equipamentos e método para interface de alta taxa de dados
US8650304B2 (en) 2004-06-04 2014-02-11 Qualcomm Incorporated Determining a pre skew and post skew calibration data rate in a mobile display digital interface (MDDI) communication system
KR100926658B1 (ko) 2004-06-04 2009-11-17 퀄컴 인코포레이티드 고 데이터 레이트 인터페이스 장치 및 방법
US20050283581A1 (en) * 2004-06-16 2005-12-22 Chiang Chen M Data reading structure
US8873584B2 (en) 2004-11-24 2014-10-28 Qualcomm Incorporated Digital data interface device
US8699330B2 (en) 2004-11-24 2014-04-15 Qualcomm Incorporated Systems and methods for digital data transmission rate control
US8723705B2 (en) 2004-11-24 2014-05-13 Qualcomm Incorporated Low output skew double data rate serial encoder
US8667363B2 (en) 2004-11-24 2014-03-04 Qualcomm Incorporated Systems and methods for implementing cyclic redundancy checks
US8539119B2 (en) 2004-11-24 2013-09-17 Qualcomm Incorporated Methods and apparatus for exchanging messages having a digital data interface device message format
US8692838B2 (en) 2004-11-24 2014-04-08 Qualcomm Incorporated Methods and systems for updating a buffer
JP4717570B2 (ja) * 2005-09-15 2011-07-06 株式会社リコー データ転送装置、表示装置、およびデータ転送方法
US8692839B2 (en) 2005-11-23 2014-04-08 Qualcomm Incorporated Methods and systems for updating a buffer
US8730069B2 (en) 2005-11-23 2014-05-20 Qualcomm Incorporated Double data rate serial encoder

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61235959A (ja) * 1985-04-11 1986-10-21 Fujitsu Ltd デ−タ転送方式
JPS61267162A (ja) * 1985-05-22 1986-11-26 Toshiba Corp デ−タ転送装置
JPS6368957A (ja) * 1986-09-10 1988-03-28 Fuji Electric Co Ltd 情報処理装置におけるデ−タ転送方式
JPH02284253A (ja) * 1989-04-26 1990-11-21 Hitachi Ltd データ転送装置
JPH0525001Y2 (ja) * 1985-05-25 1993-06-24

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4777621A (en) * 1985-07-19 1988-10-11 Commodore-Amiga, Inc. Video game and personal computer
DE3786080D1 (de) * 1987-08-20 1993-07-08 Ibm Speicherzugriffssteuerungsvorrichtung in einem gemischtdatenformatsystem.
US5187783A (en) * 1989-03-15 1993-02-16 Micral, Inc. Controller for direct memory access
JPH031260A (ja) * 1989-05-30 1991-01-07 Hitachi Ltd 計算機方式
US5297242A (en) * 1989-12-15 1994-03-22 Nec Corporation DMA controller performing data transfer by 2-bus cycle transfer manner
US5168561A (en) * 1990-02-16 1992-12-01 Ncr Corporation Pipe-line method and apparatus for byte alignment of data words during direct memory access transfers
US5218681A (en) * 1990-08-31 1993-06-08 Advanced Micro Devices, Inc. Apparatus for controlling access to a data bus
JPH0525001A (ja) * 1991-07-08 1993-02-02 L Lyndstrom Richard 血清不含有医療用溶液および眼組織の品質を高める方法
AU2142492A (en) * 1991-12-09 1993-07-19 Tandy Corporation Direct memory access interface for buses of different width
US5628026A (en) * 1994-12-05 1997-05-06 Motorola, Inc. Multi-dimensional data transfer in a data processing system and method therefor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61235959A (ja) * 1985-04-11 1986-10-21 Fujitsu Ltd デ−タ転送方式
JPS61267162A (ja) * 1985-05-22 1986-11-26 Toshiba Corp デ−タ転送装置
JPH0525001Y2 (ja) * 1985-05-25 1993-06-24
JPS6368957A (ja) * 1986-09-10 1988-03-28 Fuji Electric Co Ltd 情報処理装置におけるデ−タ転送方式
JPH02284253A (ja) * 1989-04-26 1990-11-21 Hitachi Ltd データ転送装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0735490A4 *

Also Published As

Publication number Publication date
KR100188990B1 (ko) 1999-06-01
RU2134447C1 (ru) 1999-08-10
EP0735490A4 (en) 1998-01-21
US5816921A (en) 1998-10-06
EP0735490A1 (en) 1996-10-02
KR960706133A (ko) 1996-11-08
BR9506375A (pt) 1997-09-16

Similar Documents

Publication Publication Date Title
WO1996010230A1 (fr) Dispositif de transfert de donnees et jeux video utilisant ce dispositif
JPS63282790A (ja) 表示制御装置
JPH0827705B2 (ja) アダプタ
JP4761487B2 (ja) バスアーキテクチャ及びそれを用いた情報処理装置
WO2002060175A1 (fr) Dispositif de transfert de donnees
US7557809B2 (en) Memory access methods in a unified memory system
JPH04312152A (ja) ネットワーク用入出力装置
JP3328246B2 (ja) Ｄｍａ転送方法およびそのシステム
JP4060270B2 (ja) 送信装置と受信装置の間においてビデオのライン・データを遅延させる装置および方法
JP5125205B2 (ja) データ信号処理装置、画像処理装置、画像出力装置、および、データ信号処理方法
JP2011097279A (ja) データ処理回路、集積回路装置及び電子機器
JP3062441B2 (ja) 情報処理システム間のデータ交信制御装置
JP2619167B2 (ja) 入出力制御回路
JPH10173723A (ja) データ転送方法及びデータ転送装置
JPS63156291A (ja) 画像メモリ
JP2767846B2 (ja) 画像データの転送回路
KR100791176B1 (ko) 디지털 데이터 폭 정합을 통한 인터페이스 장치
JP2003099416A (ja) マイクロコンピュータ
JP2001084182A (ja) バス接続装置、コンピュータ及び記録媒体
JP2003150534A (ja) チェインブロック転送方法及び通信制御装置
JP2001526810A (ja) プロセッサをａｓｉｃに接続する方法及び構成体
JPH05204837A (ja) 情報処理装置
JP2001030551A (ja) ビデオデータ転送回路
JPH11339025A (ja) データ読み取り装置
JP2000227876A (ja) ディジタルデータ転送処理装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 95191261.5

Country of ref document: CN

AK Designated states

Kind code of ref document: A1

Designated state(s): BR CN JP KR RU US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FR GB GR IE IT LU MC NL PT SE

WWE Wipo information: entry into national phase

Ref document number: 1995932240

Country of ref document: EP

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 08648157

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 1995932240

Country of ref document: EP

WWW Wipo information: withdrawn in national office

Ref document number: 1995932240

Country of ref document: EP