JP2001030551A - ビデオデータ転送回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明はプリンタ装置に内蔵されるビデオデ
ータ転送回路に関し、特にビデオデータ転送回路を複数
設け、例えばプリンタエンジンが変わったとしてもビデ
オデータ転送回路を新規設計させる必要のないビデオデ
ータ転送回路を提供すると共に、データをシフト処理す
る場合でも高速に行うことができるビデオデータ転送回
路を提供するものである。 【解決手段】 本発明はプリンタ装置内のフレームメモ
リに記憶されたビデオデータをプリンタエンジンに転送
する際、ビデオデータ転送回路をジェネラル（General
）ビデオ回路７とターゲット（Target）ビデオ回路８
で構成し、ジェネラル（General ）ビデオ回路７にはプ
リンタエンジンの入れ換えによって影響を受けない回路
を使用し、ターゲット（Target）ビデオ回路８にはプリ
ンタエンジンの入れ換えによって影響を受ける回路を使
用し、プリンタエンジンを交換する場合には、ターゲッ
ト（Target）ビデオ回路８を同時の交換するが、ビデオ
データ転送回路全体を交換する必要のないビデオデータ
転送回路を提供するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプリンタ装置に内蔵
されるビデオデータ転送回路に係り、特にフレームメモ
リに展開された画像データを転送するビデオデータ転送
回路に関する。

【０００２】

【従来の技術】今日、パーソナルコンピュータ等のホス
ト機器に接続されるプリンタ装置が広く使用されてい
る。このようなプリンタ装置において、内部にはホスト
機器から出力される印刷データを解析、制御するインタ
ーフェイス制御回路と共に、ビデオデータをプリンタエ
ンジンに転送するビデオデータ転送回路が内蔵されてい
る。また、このビデオデータ転送回路は従来１つの回路
で構成されている。

【０００３】

【発明が解決しようとする課題】上記従来の方式では、
ビデオデータ転送回路が１つの回路で構成されているの
で、プリンタエンジンが変わる毎にビデオデータ転送回
路も新規設計しなければならない。

【０００４】また、従来のビデオデータ転送回路におい
ては、画像が形成されていない領域をシフトする場合、
ビデオデータの出力後にダミー転送、又はダミー転送し
て初めてビデオデータの転送を開始するため、転送量が
大きい場合、オーバーランを起こす危険性もある。ま
た、シフトカウンタはラインごとに動作させているので
制御が複雑である。

【０００５】本発明は、上記課題を解決するため、ビデ
オデータ転送回路を２つの回路に分け、例えプリンタエ
ンジンが変わったとしてもビデオデータ転送回路を新規
設計させる必要のないビデオデータ転送回路を提供する
と共に、データをシフト処理する場合でも、オーバーラ
ンさせることなく、高速にシフト処理を行うことができ
るビデオデータ転送回路を提供するものである。

【０００６】

【課題を解決するための手段】上記課題は本発明の態様
によれば、プリンタ装置のフレームメモリに展開された
画像データを画像印字部に転送するビデオデータ転送回
路において、該ビデオデータ転送回路は前記画像印字部
に依存しない第１の転送回路と、前記画像印字部に依存
する第２の転送回路とより成るビデオデータ転送回路を
提供することによって達成できる。

【０００７】ここで、ビデオデータ転送回路は、プリン
タ装置のフレームメモリに展開された画像データを画像
印字部に転送する回路であり、例えばフレームメモリに
展開された画像データを８ビット、１６ビット等に分け
て転送する。

【０００８】また、上記第１の転送回路は、ビデオデー
タ転送回路の中で画像印字部に依存しない回路であり、
所謂エンジン部の構成の相違によってビデオデータの転
送に支障を及ぼさない回路が内蔵される。一方、上記第
２の転送回路は、ビデオデータ転送回路の中で画像印字
部に依存する回路であり、例えば印字素子の数や印字形
式の相違等のエンジン部の構成に従って交換等が必要な
回路が内蔵される。

【０００９】このように構成することにより、画像印字
部の交換の際、上記第２の転送回路を入れ換えることに
よって対応でき、全てのビデオデータ転送回路の交換を
回避できる。尚、第１の転送回路と第２の転送回路は、
例えば簡単なインターフェイスによって接続することが
できる。

【００１０】請求項２の記載は、請求項１記載の発明に
おいて、前記第２の転送回路には、例えば画像データを
記憶するメモリが設けられている。このように構成する
ことにより、第２の転送回路に設けられたメモリをバッ
ファとして使用し、第２の転送回路の処理速度を考慮す
ることなく、第１の転送回路から第２の転送回路に画像
データを転送することができ、ビデオデータを高速に転
送することが可能となる。

【００１１】請求項３の記載は、請求項１記載の発明に
おいて、前記第１の転送回路には、シフトカウンタが設
けられている構成である。このように構成することによ
り、本例のビデオデータ転送回路は、画像データのシフ
トを簡単に行うことが可能となる。すなわち、画像のシ
フト量に対応する情報をシフトカウンタに予め設定して
おくことによって、必要量の画像データをシフトさせる
ことができる。

【００１２】請求項４の記載は、請求項３記載の発明に
おいて、前記シフトカウンタは高速カウント処理を行う
ことができる。例えば、上記シフトカウンタにバイト
毎、又はシフトブロック毎の情報を設定しておくことに
よって、高速にデータシフトを行うことができる。

【００１３】上記課題は本発明の他の態様によれば、プ
リンタ装置のフレームメモリに展開された画像データを
画像印字部に転送するビデオデータ転送回路において、
ビデオデータの転送処理を転送クロックの立ち上がり、
及び立ち下がりに同期して画像データの転送処理を行う
ビデオデータ転送回路を提供することによって達成され
る。

【００１４】ここで、ビデオデータ転送回路は、前記と
同様プリンタ装置のフレームメモリに展開された画像デ
ータを画像印字部に転送する回路であり、例えばフレー
ムメモリに展開された画像データを８ビット毎、１６ビ
ット毎、等に転送する。

【００１５】また、ビデオデータの転送処理を転送クロ
ックの立ち上がり、及び立ち下がりに同期して画像デー
タの転送処理を行う。このように構成することにより、
従来に比べて２倍の速度でビデオデータの転送を行うこ
とができる。

【００１６】請求項６の記載は、請求項５記載の発明に
おいて、前記転送クロックは、例えば位相が異なったク
ロックを使用する構成である。ここで、使用する転送ク
ロックの位相の相違は、位相が反転（１８０度相違）す
る場合のみならず、９０度相違する場合、２７０度相違
する場合等が考えられる。そして、例えば位相が反転
（１８０度相違）する場合、上記転送クロックの立ち上
がり、及び立ち下がりの処理も含めると、４倍の速度で
ビデオデータの転送が可能となり、９０度相違する場合
及び２７０度相違する場合、１６倍の速度でビデオデー
タの転送が可能となる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。 ＜第１の実施形態＞先ず、本発明の第１の実施形態につ
いて説明する。

【００１８】図１は本実施形態のビデオインターフェイ
ス制御回路を適用するプリンタ装置のシステム構成図で
ある。同図において、プリンタ装置１はＣＰＵ２、シス
テムメモリ３、メモリ制御部４、外部インターフェイス
（Ｉ／Ｆ）制御部５、データ処理回路６、ジェネラル
（General ）ビデオ回路７、ターゲット（Target）ビデ
オ回路８で構成されている。また、外部インターフェイ
ス制御部５にはコネクタ９が接続され、セントロニクス
インターフェイス（セントロニクスＬＡＮ）を介してパ
ーソナルコンピュータ等のホスト機器に接続されてい
る。

【００１９】システムメモリ３には、プリンタ装置１全
体のシステム制御を行うプログラムが格納され、ＣＰＵ
２はこのプログラムに従って印刷処理、及びインターフ
ェイスの制御を行う。

【００２０】ホスト機器から供給される印刷データはコ
ネクタ９を経由して外部Ｉ／Ｆ制御部５に入力し、外部
Ｉ／Ｆ制御部５の制御により、システムメモリ３内の受
信バッファに書き込まれる。システムメモリ３に読み出
された印刷データは、ＣＰＵ２の解析処理によりビット
マップデータに変換された後、システムメモリ３内の所
定の記憶エリアに記憶される。

【００２１】また、システムメモリ３内の所定の記憶エ
リアに記憶されたビットマップデータは、データ処理回
路６に出力される。データ処理回路６は読み出されたデ
ータの圧縮処理や伸張処理を行う回路であり、必要に応
じて上記処理を行う。一方、システムメモリ３から出力
されたビットマップデータは、このデータ処理回路６を
介してジェネラル（General ）ビデオ回路７に出力さ
れ、更にターゲット（Target）ビデオ回路８に出力さ
れ、ターゲット（Target）ビデオ回路８からプリンタエ
ンジンに出力される。

【００２２】本実施形態では、プリンタ装置１のビデオ
転送回路（ビデオインターフェイス制御回路）におい
て、ビデオ転送回路を２つに分ける構成であり、プリン
タエンジンが交換された場合でもビデオ転送回路に影響
を与えない構成とするものである。

【００２３】図２は上述のジェネラル（General ）ビデ
オ回路７と、ターゲット（Target）ビデオ回路８との接
続構成を示す。同図に示すように、ジェネラル（Genera
l ）ビデオ回路７からターゲット（Target）ビデオ回路
８へはビットマップデータ（ビデオデータ（ＶＩＤＥ
Ｏ））が出力され、ターゲット（Target）ビデオ回路８
からジェネラル（General ）ビデオ回路７へはバリッド
信号（ＶＡＬＩＤ）とビデオクロック信号（ＶＣＬＫ）
が出力される。

【００２４】また、プリンタエンジンからターゲット
（Target）ビデオ回路８に対して垂直同期信号（ＶＳＹ
Ｎ）及び水平同期信号（ＨＳＹＮ）が供給され、ターゲ
ット（Target）ビデオ回路８からプリンタエンジンに対
し、述のようにビデオデータ（ＶＩＤＥＯ）が出力され
る。

【００２５】図３は上述のジェネラル（General ）ビデ
オ回路７、及びターゲット（Target）ビデオ回路８の具
体的な回路ブロック図である。先ず、ジェネラル（Gene
ral）ビデオ回路７は、２個のラッチ回路１０、１１、
ラッチ回路１０、１１を制御するラッチ制御部１２、セ
レクタ１３、セレクタ１３を制御するセレクタ制御部１
４、及びシフト制御部１５で構成されている。データ処
理回路６から供給されるビデオデータ（ＶＩＤＥＯ）
は、ラッチ制御部１２の制御によって２個のラッチ回路
１０、１１に交互に供給され、例えば２５６ビットのデ
ータがラッチ回路１０、１１にラッチされる。

【００２６】また、ラッチ回路１０、１１にラッチされ
たビデオデータは、セレクタ１３を介して交互にターゲ
ット（Target）ビデオ回路８に出力される。このとき、
セレクタ１３はセレクタ制御部１４からの選択信号によ
ってラッチ回路１０、１１の何れかを選択する。また、
ラッチ制御部１２及びセレクタ制御部１４の制御は、シ
フト制御部１５の制御に基づいて行われる。

【００２７】すなわち、先ずシフト制御部１５に対し、
ＳＴＡＲＴ信号が供給されると、シフト制御部１５から
ラッチ制御部１２を介して前述のデータ処理回路６にリ
クエスト信号（ＲＥＱ）が送られる。一方、データ処理
回路６からは、上記リクエスト信号（ＲＥＱ）に応答し
てアクノーリッジ信号（ＡＣＫ）が出力され、このアク
ノーリッジ信号（ＡＣＫ）と共にビデオデータ（ＶＩＤ
ＥＯ）が供給される。

【００２８】図３に示すブロック図ではデータ処理回路
６との間のオーバヘッドをなくすために１回のビデオデ
ータ（ＶＩＤＥＯ）での転送データ量を３２ビット×８
回のバースト転送とし、そのラッチを２個設けて交互に
使用する。また、ラッチ回路１０、１１にラッチされた
ビデオデータ（ＶＩＤＥＯ）は、セレクタ１３に送ら
れ、セレクタ１３によりラッチ回路１０又は１５が選択
され、ターゲット（Target）ビデオ回路８に送られる。

【００２９】次に、ターゲット（Target）ビデオ回路８
の構成を説明する。ターゲット（Target）ビデオ回路８
は、ラッチ回路１６、ラッチ回路１６を制御するラッチ
制御部１７、シフトレジスタ１８、及びクロック制御部
１９で構成されている。前述のように、ターゲット（Ta
rget）ビデオ回路８にはプリンタエンジンから水平同期
信号（ＨＳＹＮ），及び垂直同期信号（ＶＳＹＮ）が供
給され、例えば水平同期信号（ＨＳＹＮ）に同期してビ
デオデータの有効ドット数分のクロック信号（ＶＣＬ
Ｋ）とその幅を示すバリッド信号（ＶＡＬＩＤ）がジェ
ネラル（General）ビデオ回路７に送られる。

【００３０】ラッチ回路１６には、ラッチ制御部１７の
制御に従って上述のビデオデータが供給され、パラレル
イン／シリアルアウト形式のシフトレジスタ１８に送ら
れ、シフトレジスタ１８から不図示のプリンタエンジン
に出力される。

【００３１】次に、本実施形態の動作を説明する。前述
のように、ホスト機器から出力される印刷データは、外
部インターフェイス制御部５を介してシステムメモリ３
に記憶され、前述のようにビデオデータに変換された
後、データ処理回路６を介してジェネラル（General ）
ビデオ回路７に供給される。

【００３２】以下、図４に示すタイムチャートを用いて
処理動作を具体的に説明する。図４において、先ずスタ
ート信号（ＳＴＡＲＴ）が供給されると（図４に示す
のタイミング）、ラッチ制御部１２はリクエスト信号
（ＲＥＱ）を出力し（図４に示すのタイミング）、ア
クノーリッジ信号（ＡＣＫ）をラッチ制御部１２に出力
する（図４に示すのタイミング）。

【００３３】ラッチ制御部１２はアクノーリッジ信号
（ＡＣＫ）の入力に基づいてビデオデータ（ＶＩＤＥ
Ｏ）を入力する（図４に示すのタイミング）。この入
力データは３２ビットデータ毎のデータであり、ラッチ
制御部１２から出力される選択信号に従って、例えば先
ずラッチ回路１０に供給される。次に、ラッチ制御部１
２の選択信号に従って、次のビデオデータ（ＶＩＤＥ
Ｏ）はラッチ回路１１に供給される（図４に示すのタ
イミング）。

【００３４】図５は上述の処理を示すタイムチャートで
あり、図４の処理を拡大して示すものである。すなわ
ち、図５に示すように、スタート信号（ＳＴＡＲＴ）が
供給されると、リクエスト信号（ＲＥＱ）を出力し、ア
クノーリッジ信号（ＡＣＫ）の応答に従ってビデオデー
タ（ＶＩＤＥＯ）を入力し、例えば２５６ビットのデー
タをラッチ回路１０にラッチし、同様に次のリクエスト
信号（ＲＥＱ）と、アクノーリッジ信号（ＡＣＫ）に従
って、次のビデオデータ（ＶＩＤＥＯ）をラッチ回路１
１にラッチする。

【００３５】上述のようにしてラッチ回路１０、１１に
対し、ビデオデータ（ＶＩＤＥＯ）が供給されると、次
に水平同期信号（ＨＳＹＮ）、及び垂直同期信号（ＶＳ
ＹＮ）がプリンタエンジンから供給されるのを待つ。そ
して、垂直同期信号（ＶＳＹＮ）、及び水平同期信号
（ＨＳＹＮ）がプリンタエンジンから供給されると（図
４に示すのタイミング）、ターゲット（Target）ビデ
オ回路８内のクロック制御部１９からバリッド信号（Ｂ
ＡＬＩＤ）に同期してクロック信号（ＢＶＣＬＫ）が出
力され、セレクタ制御部１４、及びセレクタ１３を介し
てビデオデータ（ＢＶＩＤＥＯ）をラッチ回路１６に出
力する（図４に示すのタイミング）。また、ラッチ回
路１６に入力したビデオデータ（ＢＶＩＤＥＯ）は、シ
フトレジスタ１８を介してプリンタエンジンに出力され
る（図４に示すのタイミング）。

【００３６】ここで、ターゲット（Target）ビデオ回路
８から出力されるビデオデータは８ビット単位のビデオ
データ（ＢＶＩＤＥＯ）であり、例えばクロック信号
（ＶＣＬＫ）が３２回出力されるとラッチ回路１０が空
になる。したがって、ジェネラル（General ）ビデオ回
路７内のラッチ制御部１２はデータ処理回路６に対して
新たなリクエスト信号（ＲＥＱ）を出力し（図４及び図
５に示す’のタイミング）、次のビデオデータの入力
を要求する。

【００３７】そして、この要求に従って次のビデオデー
タが供給されると（図４及び図５に示す’、’のタ
イミング）、ラッチ制御部１２から出力される選択信号
に従って、ラッチ回路１０にラッチされ、以下同様の処
理を繰り返しビデオデータをプリンタエンジンに転送す
る。

【００３８】このようにして、１ライン分のビデオデー
タを転送すると、このビデオデータを全部ビデオデータ
（ＢＶＩＤＥＯ）が１ライン分出力終了するまで待ち、
次ラインの先頭データの再度ラッチする。上述の処理を
１ラインずつ行うことにより、ビデオ転送を行う。

【００３９】このようにしてターゲット（Target）ビデ
オ回路８はビデオデータ（ＢＶＩＤＥＯ）を出力する
が、ビデオデータ（ＢＶＩＤＥＯ）とクロック信号（Ｖ
ＣＬＫ）の関係を図６に示す。

【００４０】先ず、ビデオデータ（ＢＶＩＤＥＯ）が８
ビット同時に出力される場合、ビデオデータ（ＢＶＩＤ
ＥＯ）とクロック信号（ＢＣＬＫ）は同じ波形になる
（図６に示すの例）。

【００４１】一方、４ビット同時の場合、クロック信号
（ＢＶＣＬＫ）はクロック信号（ＶＣＬＫ）の周波数が
２倍となり（図６に示すの例）、また２ビット同時の
場合、クロック信号（ＢＶＣＬＫ）はクロック信号（Ｖ
ＣＬＫ）の周波数が４倍となり（図６に示すの例）、
更に１ビットずつの場合、クロック信号（ＢＶＣＬＫ）
はクロック信号（ＶＣＬＫ）の周波数が８倍となる（図
６に示すの例）。

【００４２】したがって、ターゲット（Target）ビデオ
回路８のクロック信号（ＣＬＫ）周波数と、ビデオデー
タ（ＶＩＤＥＯ）の出力タイミングを変えることによ
り、多ビット同時出力のビデオインターフェイスにも対
応できる構成となる。

【００４３】以上のように、本実施形態のビデオデータ
転送回路によれば、プリンタエンジンの入れ換えによっ
て影響を受けるターゲット（Target）ビデオ回路８と、
プリンタエンジンの入れ換えによって影響を受けないジ
ェネラル（General ）ビデオ回路７を回路上分けれて構
成したので、例えプリンタエンジンの入れ換えが必要に
なったとしても、ジェネラル（General ）ビデオ回路７
はそのまま使用することができ、ビデオデータ転送回路
全体を交換することがない。

【００４４】したがって、交換処理も容易となり、また
コストも安く実行することができる。尚、上述の実施形
態の説明では、転送するビデオデータの大きさを３２ビ
ット毎としたが、このビット数に限るものではない。

【００４５】また、ジェネラル（General ）ビデオ回路
７、及びターゲット（Target）ビデオ回路８の構成も、
必ずしも図３の回路構成に限る必要はない。 ＜第２の実施形態＞次に、本発明の第２の実施形態につ
いて説明する。

【００４６】図７は第２の実施形態を説明する図であ
り、ターゲット（Target）ビデオ回路８の例を示すもの
である。尚、本例のビデオインターフェイス制御回路を
適用するプリンタ装置１のシステム図は前述の図２と同
様である。また、データ処理回路６に接続されるジェネ
ラル（General ）ビデオ回路７と、ジェネラル（Genera
l ）ビデオ回路７に接続される本例のターゲット（Targ
et）ビデオ回路の接続構成は前述の例と同じである。

【００４７】図７において、ターゲット（Target）ビデ
オ回路２０は、ラッチ回路２１、ラッチ回路２１を制御
するラッチ制御部２２、シフトレジスタ２３、バス調停
回路２４、データ出力制御回路２５、クロック制御部２
６、及びアドレスカウンタ２７、リード／ライト制御部
２８、ゲート回路２９、及びＲＡＭ３０で構成されてい
る。また、前述と同様、本例のターゲット（Target）ビ
デオ回路２０にはプリンタエンジンから水平同期信号
（ＨＳＹＮ）と、垂直同期信号（ＶＳＹＮ）が供給され
る。

【００４８】また、本例の場合、ターゲット（Target）
ビデオ回路２０には上記のようにＲＡＭ３０が接続され
ている。この構成は、ターゲット（Target）ビデオ回路
２０側にＲＡＭ（メモリ）３０を設けることにより、ジ
ェネラル（General ）ビデオ回路７側の動作がブロック
（あるいはバンド）単位で高速に行えることができるよ
うにするものであり、全体のオーバヘッドを減少させ、
転送効率を向上させるものである。

【００４９】次に、本実施形態の処理動作を図８に示す
タイムチャートを用いて説明する。先ず、前述と同様、
データ処理回路６からスタート信号（ＳＴＡＲＴ）が供
給されると（図８に示すのタイミング）、前述と同様
ラッチ制御部１３はリクエスト信号（ＲＥＱ）を出力し
（図８に示すのタイミング）、データ処理回路６はア
クノーリッジ信号（ＡＣＫ）をラッチ制御部１２に出力
する（図８に示すのタイミング）。そして、ビデオデ
ータ（ＢＶＩＤＥＯ）がラッチ回路１０、１１に供給さ
れる（図４に示すタイミング）。

【００５０】その後、ターゲット（Target）ビデオ回路
２０のクロック制御部２６からクロック信号（ＢＶＣＬ
Ｋ）が出され、それに従ってビデオデータ（ＢＶＩＤＥ
Ｏ）がターゲット（Target）ビデオ回路２０に供給され
る（図８に示すのタイミング）。ターゲット（Targe
t）ビデオ回路２０では、供給されるビデオデータ（Ｂ
ＶＩＤＥＯ）をラッチ回路２１、及びゲート回路２９を
介してＲＡＭ３０に入力する。この時、リード／ライト
制御部２８からＲＡＭ３０に対しライト信号（ＷＲ）が
供給され、アドレスカウンタ２７からビデオデータ（Ｂ
ＶＩＤＥＯ）を格納するアドレスが指定される。この処
理によって、ＲＡＭ３０にはビデオデータ（ＢＶＩＤＥ
Ｏ）が書き込まれる（図８に示すのタイミング）。

【００５１】その後、上述の処理を繰り返し、１バント
（複数ライン）のデータがＲＡＭ３０に格納されると、
ビデオエンジンから垂直同期信号（ＶＳＹＮ）と、水平
同期信号（ＨＳＹＮ）が供給され（図８に示す、の
タイミング）、ＲＡＭ３０に記憶したデータを読み出
す。このデータの読み出し処理も、リード／ライト制御
部２８から出力されるリード信号（ＲＤ）によって行わ
れる。また、データの読み出しアドレスはアドレスカウ
ンタ２７から出力されるアドレスデータによって行われ
る。

【００５２】ＲＡＭ３０から読み出されたビデオデータ
（ＢＶＩＤＥＯ）は、ゲート回路２９を介してシフトレ
ジスタ２３に送られ、シフトレジスタ２３からプリンタ
エンジンに出力される。以後、ＲＡＭ３０からのビデオ
データ（ＢＶＩＤＥＯ）の読み出し処理が継続して行わ
れ、ＲＡＭ３０へのビデオデータ（ＢＶＩＤＥＯ）の書
き込み処理と、ＲＡＭ３０からのデータの読み出し処理
が交互に行われる（図８に示すのタイミング）。そし
て、１ライン分の読み出しが終了すると、再度次のライ
ンのデータ書き込みシーケンスが始まりその繰り返し処
理となる。

【００５３】このように構成することにより、ビデオ回
路側の動作がブロック（あるいはバンド）単位で高速に
行え、全体のオーバヘッドを減少させ、転送効率を向上
させることができる。

【００５４】すなわち、ターゲット（Target）ビデオ回
路２０に設けられたＲＡＭ３０をバッファとして使用
し、ターゲット（Target）ビデオ回路２０の処理速度を
考慮することなく、ジェネラル（General ）ビデオ回路
７からターゲット（Target）ビデオ回路２０に対し画像
データを転送することができ、ビデオデータを高速に転
送することが可能となる。尚、ＲＡＭ３０の容量は画像
データを充分記憶できる容量を有することが条件であ
る。

【００５５】尚、本実施形態の場合にも、転送するビデ
オデータの大きさは３２ビット限るものではない。ま
た、ターゲット（Target）ビデオ回路２０の構成も、必
ずしも図７の回路構成に限る必要はない。例えば、上述
の実施形態の説明ではＲＡＭ３０の出力をシフトレジス
タ２３を介してエンジン側に転送したが、直接出力する
構成としてもよい。 ＜第３の実施形態＞次に、本発明の第３の実施形態につ
いて説明する。

【００５６】図９は本発明の第３の実施形態を説明する
図である。尚、本例のビデオインターフェイス制御回路
を適用するプリンタ装置１のシステム図は前述の図２と
同様である。

【００５７】また、図９に示す回路は、前述の図３に示
したジェネラル（General ）ビデオ回路７であり、特に
ジェネラル（General ）ビデオ回路７内のシフト制御部
１５をより具体的に示し、データシフトを説明するもの
である。したがって、ラッチ回路１０、１１、ラッチ制
御部１２、セレクタ１３、セレクタ制御部１４の構成
は、前述の図３の構成と同じである。すなわち、ラッチ
回路１０と１１は、前述と同様ビデオデータ（ＢＶＩＤ
ＥＯ）を交互にラッチする回路であり、ラッチ制御部１
２から出力される選択信号によって何れか一方のラッチ
回路１０又は１１が選択される。セレクタ１２はラッチ
回路１０、１１にラッチされたビデオデータ（ＢＶＩＤ
ＥＯ）を交互に読み出し、ターゲット（Target）ビデオ
回路８（又は２０）に出力する回路である。また、セレ
クタ制御部１４は選択信号をセレクタ１３に送り、ラッ
チ回路１０、１１の出力を選択する回路である。

【００５８】一方、シフト制御部１５は、シフト値セッ
ト部３５、左シフト上位カウンタ３６、右シフト上位カ
ウンタ３７、下位カウンタ３８、カウンタ制御部３９で
構成されている。上記シフト制御部１５は、シフト値セ
ット部３５に対しＣＰＵ２から出力されるデータをシフ
ト値セット部３５にセットし、シフト値セット部３５に
セットされたデータを左シフト上位カウンタ３６及び右
シフト上位カウンタ３７へ出力する。また、下位カウン
タ３８はシフト値セット部３５にセットされたデータに
基づいてセレクタ制御部１４に制御信号を出力する構成
である。

【００５９】また、カウンタ制御部３９には前述のスタ
ート信号が供給され、カウンタ制御部３９はスタート信
号が供給されると、左シフト上位カウンタ３６及び右シ
フト上位カウンタ３７に対し、カウント信号を供給す
る。また、カウンタ制御部３９には前述のバリッド信号
（ＢＡＬＩＤ）が供給され、左シフト上位カウンタ３６
及び右シフト上位カウンタ３７には、ロード信号（ＬＯ
ＡＤ）が供給される。このロード信号（ＬＯＡＤ）は、
例えば各ライン毎に出力され、シフトデータのクリア処
理等に使用される。

【００６０】左シフト上位カウンタ３６は上述のスター
ト信号の入力に基づいてカウント処理を開始し、カウン
ト中カウント信号を前述のラッチ制御部１２に出力す
る。したがって、例えば左シフト上位カウンタ３６にセ
ットされたカウント値が“２”であれば、左シフト上位
カウンタ３６が“２”をカウントするまでカウント信号
をラッチ制御部１２に出力する。一方、左シフト上位カ
ウンタ３６がカウントアップすると、カウントエンド信
号をラッチ制御部１２に出力する。例えば、左シフト上
位カウンタ３６のカウント値が“２”に設定されていれ
ば、左シフト上位カウンタ３６が“２”までカウントす
ると、カウントエンド信号をラッチ制御部１２に出力す
る。

【００６１】一方、右シフト上位カウンタ３７は動作が
上述の左シフト上位カウンタ３６と少し異なり、スター
ト信号の入力に基づいてカウント処理を開始するが、こ
の間カウント信号を出力することはなく、右シフト上位
カウンタ３７がカウントアップすると、カウントエンド
信号を下位カウンタ３８に出力する。例えば、右シフト
上位カウンタ３７のカウント値が“８”に設定されてい
れば、右シフト上位カウンタ３７は“８”までカウント
すると、カウントエンド信号を下位カウンタ３８に出力
する。

【００６２】尚、通常のシフト処理では右シフト、又は
左シフトの一方のみ使用するため、前述のシフトセット
部３５からＬ／Ｒ選択信号が出力され、一方のカウンタ
３７又は３８が選択される。

【００６３】以上の構成において、以下に図１０に示す
フローチャート、及び図１１に示すタイムチャートを用
いてその処理動作を説明する。尚、図１２はビデオデー
タ（ＶＩＤＥＯ）の左シフト、右シフトを説明する図で
あり、同図（ａ）はシフトなし状態を示し、同図（ｂ）
は右シフト、同図（ｃ）は左シフトを示す。

【００６４】先ず、前述のように左シフト上位カウンタ
３６及び右シフト上位カウンタ３７に対し、予めＣＰＵ
等からシフト値をセットする。また、Ｌ／Ｒ選択信号に
よって使用されるカウンタ３７又は３８も選択される。

【００６５】先ず、本例においても前述と同様、データ
処理回路６からスタート信号（ＳＴＡＲＴ）が供給され
ると（図１０に示すのタイミング）、前述と同様ラッ
チ制御部１２はリクエスト信号（ＲＥＱ）を出力し（図
１０に示すのタイミング）、データ処理回路６はアク
ノーリッジ信号（ＡＣＫ）をラッチ制御部１２に出力す
る（図１０に示すのタイミング）。そして、ビデオデ
ータ（ＢＶＩＤＥＯ）がラッチ回路１０、１１に供給さ
れる（図４に示すのタイミング）。

【００６６】ここで、左シフト上位カウンタ３６が選択
されているとすれば、図１１に示すように左シフト処理
が開始され（ステップ（以下ＳＴＰで示す）１）、左シ
フト上位カウンタ３６からカウント信号がラッチ制御部
１２に出力される。そして、左シフト上位カウンタ３６
からカウント信号がラッチ制御部１２に供給されている
間（ＳＴＰ２がＮＯ（ノー））、データ処理回路６から
ダミーデータが読み出される（ＳＴＰ３）。

【００６７】したがって、この間実データがラッチ回路
１０、１１には入力されず、例えば図１０に示すのタ
イミングのビデオデータ（ＶＩＤＥＯ）「０」、「１」
はダミーデータである。

【００６８】その後、左シフト上位カウンタ３６がカウ
ントアップするとカウントエンド信号がラッチ制御部１
２に出力される。例えば、本例では左シフト上位カウン
タ３６のカウント値が“２”に設定されていれば、左シ
フト上位カウンタ３６は“２”をカウントするとカウン
トエンド信号がラッチ制御部１２に出力する。したがっ
て、その後出力されるリクエスト信号（ＲＥＱ）とアク
ノーリッジ信号（ＡＣＫ）に従って実データがラッチ回
路１０、１１に供給される（図１０に示す’、’、
’のタイミング、ＳＴＰ４）。

【００６９】上述の処理が終了すると、次に水平同期信
号（ＨＳＹＮ）の入力を待ち、水平同期信号（ＨＳＹ
Ｎ）が入力すると（図１０に示すのタイミング）、ラ
ッチ回路１０、１１からビデオデータ（ＶＩＤＥＯ）が
読み出されターゲット（Target）ビデオ回路８（又は２
０）に供給される（ＳＴＰ５）。尚、この時読み出され
るビデオデータ（ＶＩＤＥＯ）は「２」、「３」であ
り、以後上述の処理が繰り返し行われ、図１０に示す
のビデオデータ（ＶＩＤＥＯ）が順次プリンタエンジン
に供給される。そして最後にダミーデータを供給した大
きさの白データをプリンタエンジンに供給し（図１０に
示すのタイミング）、上述の処理を繰り返す。尚、こ
の場合、右シフト処理は行われないものとする。

【００７０】次に、右シフト処理の場合には以下の処理
となる。この場合も、図１０に示すフローチャート、及
び図１１に示すタイムチャートを用いて説明する。先
ず、前述と同様データ処理回路６からスタート信号（Ｓ
ＴＡＲＴ）が供給され、ラッチ制御部１２はリクエスト
信号（ＲＥＱ）を出力し（図１０（ｂ）に示すのタイ
ミング）、データ処理回路６はアクノーリッジ信号（Ａ
ＣＫ）をラッチ制御部１２に出力する（図１０（ｂ）に
示すのタイミング）。そして、ビデオデータ（ＢＶＩ
ＤＥＯ）がラッチ回路１０、１１に供給される（図１０
（ｂ）に示すのタイミング）。すなわち、右シフト上
位カウンタ３７が選択されているとすれば、図１１に示
すように（ＳＴＰ１〜３）の処理は行われず、リクエス
ト信号（ＲＥＱ）とアクノーリッジ信号（ＡＣＫ）の出
力に従って実データ「０」、「１」がラッチ回路１０、
１１に供給される（ＳＴＰ４）。

【００７１】上述の処理が終了すると、次に水平同期信
号（ＨＳＹＮ）の入力を待ち、水平同期信号（ＨＳＹ
Ｎ）が入力すると（図１０（ｂ）に示すのタイミン
グ）、ラッチ回路１０、１１からビデオデータ（ＶＩＤ
ＥＯ）が読み出されターゲット（Target）ビデオ回路８
（又は２０）に供給される（ＳＴＰ５）。以下、同様に
してリクエスト信号（ＲＥＱ）、アクノーリッジ信号
（ＡＣＫ）の出力が交互に出力され、図１０（ｂ）に示
すのビデオデータ（ＶＩＤＥＯ）が順次プリンタエン
ジンに供給される。

【００７２】その後、右シフト上位カウンタ３７がカウ
ント値に達すると、右シフト上位カウンタ３７からカウ
ントエンド信号が下位カウンタ３８に出力される。例え
ば、本例では右シフト上位カウンタ３７のカウント値が
“８”に設定されていれば、右シフト上位カウンタ３７
は“８”をカウントするとカウントエンド信号が下位カ
ウンタ３８に出力する。この出力により右シフト処理が
終了し（ＳＴＰ７）、下位カウンタ３８から下位カウン
タ値を出力し（ＳＴＰ８）、下位カウンタ３８はセレク
タ制御部３８からセレクタ制御部１４を介してセレクタ
１３を駆動する（ＳＴＰ９）。

【００７３】そして最後に、ダミーデータを供給した大
きさの白データをプリンタエンジンに供給し（図１０に
示すのタイミング）、上述の処理を繰り返す。以上の
ように処理することによって、ビデオデータ（ＶＩＤＥ
Ｏ）をシフトして印字することができ、オーバランを無
くして確実に印字することができる。

【００７４】尚、上述の実施形態においては、左シフト
と右シフトを同時に行わない構成としたが、両方行う構
成とすることもできる。 ＜第４の実施形態＞次に、本発明の第４の実施形態につ
いて説明する。

【００７５】従来、プリンタコントローラからエンジン
にデータ転送する場合において、画像シフトを希望する
と、実際には印字されない部分はダミー転送を行うわけ
である。そして通常、ダミー転送時も通常の転送と同じ
タイミングでメモリリードを行っている。この為、１ラ
インのデータのビットシフト量が多い場合、メモリリー
ドやデータ転送が次ラインまでかかってしまう。これを
防止するため、上述の第３実施形態の処理で、上述の問
題を解決した。本実施形態は、第３実施形態とは異なる
回路を使用し、上述の問題を解決するものである。した
がって、本実施形態で使用する回路は、上述の第３実施
形態と異なる。

【００７６】図１３は本実施形態を説明するシステム構
成図である。本例の回路は、ビデオ読出し制御回路５
０、ＲＡＭ制御部５１、ＲＡＭ５２、ラッチ回路５３、
シフトレジスタ５４、リードカウンタ５５、ＶＡＬＩＤ
制御部５６、シフト制御部５７、セレクタ５８、ダミー
ＲＥＱ／ＡＣＫ回路５９、リクエスト信号（ＲＥＱ）発
生回路６０、シフトレジスタ制御部６１、ナンド回路６
２、６３で構成されている。

【００７７】上記構成において、ダミーＲＥＱ／ＡＣＫ
回路５９、及びリクエスト信号（ＲＥＱ）発生回路６０
は本例特有の回路であり、シフト処理を高速に行うため
の構成である。そして、セレクタ５７によってリクエス
ト信号（ＲＥＱ）発生回路６０から供給されるリクエス
ト信号（ＲＥＱ）を選択し、セレクタ５８によってダミ
ーＲＥＱ／ＡＣＫ回路５９から供給されるアクノーリッ
ジ信号（ＡＣＫ）を選択することによってシフト処理を
高速に行う構成である。以下、具体的に説明する。

【００７８】先ず、通常の処理においては、水平同期信
号（ＨＳＹＮＣ）が入力すると、ビデオ読出し制御回路
５０からリクエスト信号（ＲＥＱ２）が出力され、ＲＡ
Ｍ制御部５１はＲＡＭ５２よりデータをリードし、ラッ
チ回路５３にセットする。以後、シフトレジスタ５４が
シフトし終わる毎に、次のリクエスト信号（ＲＥＱ１）
を出力し、ＲＡＭ５２より順次データをロードし、これ
を予め１ラインのワード数がセットされたリードカウン
タ５５がカウントアップするまで継続する。そして、リ
ードカウンタ５５のカウント処理が終了すると、リクエ
スト信号（ＲＥＱ）終了信号をビデオ読出し制御回路５
０に出力し、１ラインのシーケンス処理を終了する。

【００７９】尚、同図に示すＶＡＬＩＤ制御部５６から
はＶＡＬＩＤ信号が出力され、画像有効範囲を設定し、
この間のＶＩＤＥＯデータ及びＶＩＤＥＯ ＣＬＫがエ
ンジン側に有効なＣＬＫおよびそれに同期したデータと
して送られる。

【００８０】以上の説明は画像シフトの無い、通常の処
理であり、１ラインの動作が全て１つの水平同期信号
（ＨＳＹＮ）内に納まっており問題はない。しかし、画
像を左右に大きくシフトした場合、動作が次のラインに
かかってしまう場合がある。

【００８１】そこで、本実施形態では、ビデオ読出し制
御部５０に入力するリクエスト信号（ＲＥＱ１）を２つ
の経路（ＲＥＱ１０とＲＥＱ１１）より供給し、セレク
タ回路５７によって選択されたリクエスト信号（ＲＥＱ
１０又は１１）をリクエスト信号（ＲＥＱ１）としてビ
デオ読出し制御部５０に供給する構成である。また、ビ
デオ読出し制御部５０に対してアクノーリッジ信号（Ａ
ＣＫ）も通常ルート（ＡＣＫ２０）とダミーＡＣＫルー
ト（ＡＣＫ２１）の２つからセレクタ回路５８により選
択する構成である。上述の２つのセレクタ回路５７、５
８に供給するセレクト信号としては、上述のＶＡＬＩＤ
信号を用いる。

【００８２】先ず、ビットシフトがない場合、前述のよ
うにＲＡＭ５２のリード開始からリードカウンタ終了ま
でのシーケンスにおいて、ＶＡＬＩＤ期間に対応してお
り、リクエスト信号（ＲＥＱ１０）がリクエスト信号
（ＲＥＱ１）として供給され、アクノーリッジ信号（Ａ
ＣＫ２０）がアクノーリッジ信号（ＡＣＫ２）として選
択される。

【００８３】一方、画像シフトが発生した場合には以下
のような動作となる。先ず、右シフトの場合、図１４に
示すタイミングとなる。すなわち、ＶＩＤＥＯ ＣＬＫ
がスタートし、シフト分まで達した時点で、ＲＡＭ５２
よりデータがリードされ、以降シフトレジスタ５４がシ
フト終了毎にデータロード→次のデータリード→ラッチ
処理を繰り返し、バリッド信号（ＶＡＬＩＤ）が終了す
るまで前述と同様の処理である。

【００８４】すなわち、期間Ａについては上記処理を行
う。しかし、その後セレクタ５７はリクエスト信号（Ｒ
ＥＱ１１）をリクエスト信号（ＲＥＱ１）としてビデオ
読出し制御部５０に出力し、セレクタ５８はアクノーリ
ッジ信号（ＡＣＫ２１）をアクノーリッジ信号（ＡＣＫ
２）としてビデオ読出し制御部５０に出力する。その
後、リクエスト信号（ＲＥＱ１１）は、ＶＡＬＩＤ終了
後“Ｌ”となり、ビデオ読出し制御部５０には常にリク
エスト信号（ＲＥＱ１）の要求が入り、すぐにリクエス
ト信号（ＲＥＱ２）を出力する。ダミーＲＥＱ ＡＣＫ
回路はリクエスト信号（ＲＥＱ２）に応答してアクノー
リッジ信号（ＡＣＫ２１）を出力し、セレクタ回路５８
おいてアクノーリッジ信号（ＡＣＫ２）としてビデオ読
出制御部５０に供給される。したがって、リクエスト信
号（ＲＥＱ１）及びアクノーリッジ信号（ＡＣＫ２）の
出力が最高速度で行われ、リードカウンタ５５のカウン
トアップ処理も高速に実行され、次の水平同期信号（Ｈ
ＳＹＮＣ）が出力される前に１ラインのシーケンス処理
を確実に終了させることができる。

【００８５】一方、画像の左シフトの場合、図１５に示
すタイムチャートとなる。この場合、１ラインの頭にリ
クエスト信号（ＲＥＱ１）が入力したままになるので、
リクエスト信号（ＲＥＱ２）とアクノーリッジ信号（Ａ
ＣＫ２１）によるＲＡＭ５２の高速ダミーリードが行わ
れ、その後ＶＡＬＩＤが発生し、ビデオデータの転送が
開始される。したがって、ＶＡＬＩＤの終了も次ライン
の水平同期信号（ＨＳＹＮＣ）が出力される前に１ライ
ンのシーケンス処理を確実に終了させることができる。

【００８６】上述の図１４、図１５のタイムチャートで
は具体的な時間を示していないが、例えばシフトレジス
タ５４が３２ビットの場合、リクエスト信号（ＲＥＱ１
０）は３２ＣＬＫに１回発生する。これがダミー転送時
は間隔が４ＣＬＫ位で可能なため、ダミー転送の時間が
１／８となり、従来行われていた転送方式に対し、時間
の無駄を防ぐことができる。 ＜第５の実施形態＞次に、本発明の第５の実施形態につ
いて説明する。

【００８７】通常、リクエスト信号（ＲＥＱ）の出力及
びアクノーリッジ信号（ＡＣＫ）の応答の１回のシーケ
ンスにおいてバス幅分（例えば、１６ビット）の転送が
行われる。もし１回の転送で３２ビットのデータを送り
たい場合には、単純にバス幅を３２ビットにすれば良い
わけであるが、そうするとＬＳＩ等のピン数を増加する
必要がある。したがって、１６ビット幅のままで３２ビ
ット転送しようとすると、所謂バースト転送方式にな
る。しかし、この場合制御が複雑になり、更にシーケン
スにおいて、１クロック分クロック数が増す。この為、
データ転送スピードも遅くなる。

【００８８】そこで、本実施形態では、図１６に示す構
成とする。尚、本例においては、上記シフト処理とは異
なる構成であるので、異なるシステム構成図を使用す
る。同図において、本例はラッチ回路７０〜７２、セレ
クタ７３、制御回路７４、７５、及びインバータ７６で
構成されている。尚、ラッチ回路７０の入力は３２ビッ
ト、ラッチ回路７１、７２の入力はその半分の１６ビッ
トとする。また、制御回路７４、７５は、リクエスト信
号（ＲＥＱ）とアクノーリッジ信号（ＡＣＫ）の授受を
行い、両信号の出力制御を行う回路であり、制御回路７
５からリクエスト信号（ＲＥＱ）が供給されると、制御
回路７４は応答信号としてアクノーリッジ信号（ＡＣ
Ｋ）を制御回路７５に出力し、所謂ハンドシェイク処理
によってビデオデータの転送処理を行う。

【００８９】先ず、３２ビットのデータをラッチ回路７
０にラッチする。そして、ラッチ回路７０にラッチされ
たデータを１６ビットずつに分けてセレクタ７３に送
る。セレクタ７３ではＣＬＫ信号をセレクト信号として
データを交互に出力し、セレクタ７３で選択されたデー
タはＣＬＫの立下りで動作するラッチ回路７１、及びＣ
ＬＫの立上りで動作するラッチ回路７２に交互にラッチ
される。この場合のタイムチャートを図１７に示す。同
図において、Ａ，Ｂは各１６ビットデータとし、ＡＢは
３２ビットデータを示す。

【００９０】また、これらのシーケンスのフローチャー
トを図１８、図１９に示す。図１８は、図１６の制御回
路７４のフローチャートを示し、基本的には通常のリク
エスト信号（ＲＥＱ）に対するアクノーリッジ信号（Ａ
ＣＫ）のシーケンスと同様であり、リクエスト信号（Ｒ
ＥＱ）を受け取ると（ステップ（以下Ｓで示す）１）、
対応するアクノーリッジ信号（ＡＣＫ）を返答する（Ｓ
２）構成であり、ラッチ回路７０にラッチするデータを
送信し（Ｓ３）、処理を終了する（Ｓ４、Ｓ５）。この
場合、セレクタ７３の出力はＣＬＫの“Ｈ”，“Ｌ”に
よって選択され、シーケンサが制御する必要がない。

【００９１】一方、受け側のシーケンスは図１９であ
り、シーケンスを開始すると先ずＲＥＱを出力し（ステ
ップ（以下ＳＴで示す）１）、アクノーリッジ信号（Ａ
ＣＫ）が戻ってくるのを待ち（ＳＴ２）、アクノーリッ
ジ信号（ＡＣＫ）が供給されるとリクエスト信号（ＲＥ
Ｑ）の出力を終わらせ（ＳＴ３）、１６ビットデータを
２回ラッチし（ＳＴ４、ＳＴ５）、アクノーリッジ信号
（ＡＣＫ）の終了を確認した後シーケンスが終了する
（ＳＴ６）。

【００９２】すなわち、本実施形態では、インバータ回
路７６を介してＣＬＫ信号をラッチ回路７１に出力する
と共に、インバータ回路７６を介さずに直接ＣＬＫ信号
をラッチ回路７２に出力することによって、ラッチ回路
７１、７２にはＣＬＫ信号の立ち上がりと立ち下がりの
タイミングでデータがラッチされる。したがって、上述
の処理を繰り返すことによって、通常の１６ビット転送
と同じシーケンスにより、しかも転送バスが従来の１６
ビットのバス幅のままで３２ビット転送が可能となる。

【００９３】以上のように、本実施形態によれば、デー
タ送受信回路の受信側のラッチをＣＬＫの立上りと立下
りで取ることにより、バス幅を倍にした場合と同じ転送
速度が得られる。 ＜第６の実施形態＞次に、本発明の第６の実施形態につ
いて説明する。

【００９４】上記第５の実施形態では転送スピードが２
倍になる構成であったが、受信時のＣＬＫの位相をずら
すことによって、更に倍のデータを受けられるようにす
る。本実施形態で使用するシステム構成図を図２０に示
す。尚、同図は制御回路７７、７８、デコーダ７９、ラ
ッチ回路８０、セレクタ８１、ＤＥＬＡＹ回路８２、ラ
ッチ回路８３〜８６、及びインバータ回路８７、８８で
構成されている。また、制御回路７７、７８は、前述と
同様リクエスト信号（ＲＥＱ）とアクノーリッジ信号
（ＡＣＫ）の授受を行い、両信号の出力制御を行う回路
であり、制御回路７８からリクエスト信号（ＲＥＱ）が
供給されると、制御回路７７は応答信号としてアクノー
リッジ信号（ＡＣＫ）を制御回路７８に出力し、所謂ハ
ンドシェイク処理によってビデオデータの転送処理を行
う。

【００９５】また、本例では６４ビットデータを使用
し、ビデオデータの転送処理を行う。また、本例はイン
バータ回路８７、８８の２個の回路を使用し、しかもＤ
ＥＬＡＹ回路８２を使用することによって、より多くの
ビットデータを短時間で転送できる構成である。

【００９６】以下、図２１のタイムチャートを使用して
説明する。尚、図２１において、Ａ，Ｂ，Ｃ，Ｄは各１
６ビットデータとし、ＡＢＣＤは６４ビットデータを示
す。先ず、入力データ（６４ビット）がラッチ回路８０
でラッチされ、セレクタ８１に送られ、その中から１６
ビットづつのデータがデコーダ７９によって選択され、
４個のラッチ回路８３〜８６に出力される。また、デコ
ーダ７９では上述の選択をＤＥＬＡＹ回路８２とインバ
ータ回路８７、８８で作成する。すなわち、セレクト信
号はＣＬＫ信号とその反転信号およびＣＬＫ信号をＤＥ
ＬＡＹ回路８２により１／４周期遅らせた信号、及びそ
の反転信号をデコードして作られる。

【００９７】また、セレクタ８１の出力は、上述のよう
にラッチ回路８３、８４、８５、８６に送られ、それぞ
れのＣＬＫ信号によりラッチされる。尚、制御のシーケ
ンスは、基本的には上記第５の実施形態と同様である。

【００９８】したがって、上記処理によって１６ビット
転送と同じシーケンスで転送バスが１６ビットのままで
６４ビット転送が可能となる。また、位相が反転（１８
０度相違）する場合のみならず、更に９０度相違する場
合、２７０度相違する場合を使用すれば、転送速度をよ
り高速にできる。例えば、上記の場合、転送クロックの
立ち上がり、及び立ち下がりの処理も含めると、１６倍
の速度でビデオデータを転送することが可能となる。

【００９９】尚、上述の実施形態の説明ではバス幅を１
６ビットとしたが、それ以外でもよいことは前述の実施
形態の場合と同じである。以上のように、本実施形態で
はラッチ回路８０からデータを読み出す際、ＣＬＫ信号
及びＣＬＫ信号の位相を１／４ずらした信号の立上りと
立下りで処理することにより、バス幅を複数倍にした場
合と同じ転送速度が得られる。また、例えばＬＳＩ同士
を接続する場合、ピン数の大幅に削減することができ
る。

【０１００】

【発明の効果】以上説明したように、本発明によればプ
リンタエンジン入れ換える際、全てのビデオデータ転送
回路を交換する必要がなく、交換作業等を容易にするこ
とができる。

【０１０１】また、第２の転送回路にメモリを使用する
ことにより、第２の転送回路の処理速度を考慮すること
なくビデオデータを転送することができ、ビデオデータ
を高速に転送することができる。

【０１０２】また、第１の転送回路と第２の転送回路
は、簡単なインターフェイスによって接続することがで
き、特に複雑な処理や回路を使用することなく実施する
ことができる。

【０１０３】また、画像のシフト量に対応する情報をシ
フトカウンタに予め設定しておくことにより、必要量の
ビデオデータを高速でシフトすることができる。また、
シフトカウンタに予め設定しておく情報は、ワード単位
やラッチ回数単位で記憶しておくことにより、より容易
に情報の記憶ができ、シフト処理を簡単に行うことがで
きる。

【０１０４】さらに、転送クロックの立ち上がり／立ち
下がりに同期してビデオデータの転送処理を行うことに
より、２倍の速度でビデオデータの転送を行うことがで
き、更に位相を異なった転送クロックを使用することに
よって、４倍、８倍等の高速転送が可能となる。

【図面の簡単な説明】

【図１】本実施形態のビデオインターフェイス制御回路
を適用するプリンタ装置のシステム構成図である。

【図２】ジェネラル（General ）ビデオ回路と、ターゲ
ット（Target）ビデオ回路との接続構成を示す図であ
る。

【図３】ジェネラル（General ）ビデオ回路、及びター
ゲット（Target）ビデオ回路の具体的な回路ブロック図
である。

【図４】第１の実施形態の処理動作を具体的に説明する
タイムチャートである。

【図５】図４の処理を拡大して示すタイムチャートであ
る。

【図６】ビデオデータ（ＢＶＩＤＥＯ）とクロック信号
（ＶＣＬＫ）の関係を示す図である。

【図７】第２の実施形態を説明するシステム構成図であ
る。

【図８】第２の実施形態を説明するタイムチャートであ
る。

【図９】第３の実施形態を説明するシステム構成図であ
る。

【図１０】第３の実施形態を説明するタイムチャートで
ある。

【図１１】第３の実施形態を説明するフローチャートで
ある。

【図１２】（ａ）はシフト処理を行わない場合を示し、
（ｂ）は右シフト処理を行う場合を示し、（ｃ）は左シ
フト処理を行う場合を示す。

【図１３】第４の実施形態を説明するシステム構成図で
ある。

【図１４】第４の実施形態を説明するタイムチャートで
ある。

【図１５】第４の実施形態を説明するタイムチャートで
ある。

【図１６】第５の実施形態を説明するシステム構成図で
ある。

【図１７】第５の実施形態を説明するタイムチャートで
ある。

【図１８】第５の実施形態を説明するフローチャートで
ある。

【図１９】第５の実施形態を説明するフローチャートで
ある。

【図２０】第６の実施形態を説明するシステム構成図で
ある。

【図２１】第６の実施形態を説明するタイムチャートで
ある。

【符号の説明】

１ プリンタ装置 ２ ＣＰＵ ３ システムメモリ ４ メモリ制御部 ５ 外部インターフェイス（Ｉ／Ｆ）制御部 ６ データ処理回路 ７ ジェネラル（General ）ビデオ回路 ８ ターゲット（Target）ビデオ回路 ９ コネクタ １０、１１ ラッチ回路 １２ ラッチ制御部 １３ セレクタ １４ セレクタ制御部 １５ シフト制御部 １６ ラッチ回路 １７ ラッチ制御部 １８ シフトレジスタ １９ クロック制御部 ２０ ターゲット（Target）ビデオ回路 ２１ ラッチ回路 ２２ ラッチ制御部２２ ２３ シフトレジスタ ２４ バス調停回路 ２５ データ出力制御回路 ２６ クロック制御部 ２７ アドレスカウンタ ２８ リード／ライト制御部 ２９ ゲート回路 ３０ ＲＡＭ ３５ シフト値セット部 ３６ 左シフト上位カウンタ ３７ 右シフト上位カウンタ ３８ 下位カウンタ ３９ カウンタ制御部 ５０ ビデオ読出し制御回路 ５１ ＲＡＭ制御部 ５２ ＲＡＭ ５３ ラッチ回路 ５４ シフトレジスタ ５５ リードカウンタ ５６ ＶＡＬＩＤ制御部 ５７ セレクタ回路 ５８ セレクタ回路 ５９ ダミーＲＥＱ／ＡＣＫ回路 ６０ リクエスト信号（ＲＥＱ）発生回路 ６１ シフトレジスタ制御部 ６２、６３ ナンド回路 ７０ ラッチ回路 ７１、７２ ラッチ回路 ７３ セレクタ ７４、７５ 制御回路 ７６ インバータ回路 ７７、７８ 制御回路 ７９ デコーダ ８０ ラッチ回路 ８１ セレクタ ８３〜８６ ラッチ回路 ８７、８８ インバータ回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2C061 HH05 HJ08 HJ10 HP01 HQ21 2C087 AB05 BA02 BA03 BC07 BD40 BD41 5B021 AA01 BB02 DD12 5C052 AA11 CC03 CC06 DD09 FA03 FA06 FA07 FB01 FC03 FE04 FE08 5C053 FA04 JA27 JA28 KA01 KA03 KA08 KA09 KA20 KA24 KA28 LA03 LA11 LA15

Claims (6)

【特許請求の範囲】
1. 【請求項１】 プリンタ装置のフレームメモリに展開さ
   れた画像データを画像印字部に転送するビデオデータ転
   送回路において、 該ビデオデータ転送回路は、前記画像印字部に依存しな
   い第１の転送回路と、前記画像印字部に依存する第２の
   転送回路とから成ることを特徴とするビデオデータ転送
   回路。
2. 【請求項２】 前記第２の転送回路には、画像データを
   記憶するメモリが設けられていることを特徴とする請求
   項１記載のビデオデータ転送回路。
3. 【請求項３】 前記第１の転送回路には、シフトカウン
   タが設けられていることを特徴とする請求項１記載のビ
   デオデータ転送回路。
4. 【請求項４】 前記シフトカウンタは高速カウント処理
   を行うことを特徴とする請求項３記載のビデオデータ転
   送回路。
5. 【請求項５】 プリンタ装置のフレームメモリに展開さ
   れた画像データを画像印字部に転送するビデオデータ転
   送回路において、 ビデオデータの転送処理を転送クロックの立ち上がり、
   及び立ち下がりに同期して画像データの転送処理を行う
   ことを特徴とするビデオデータ転送回路。
6. 【請求項６】 前記転送クロックは、位相が異なったク
   ロックを使用することを特徴とする請求項５記載のビデ
   オデータ転送回路。