WO1994022252A1 - Bitratenerkennung - Google Patents

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WO1994022252A1
WO1994022252A1 PCT/DE1994/000237 DE9400237W WO9422252A1 WO 1994022252 A1 WO1994022252 A1 WO 1994022252A1 DE 9400237 W DE9400237 W DE 9400237W WO 9422252 A1 WO9422252 A1 WO 9422252A1
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counter
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serial data
cpu
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Ralf Koenzen
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Elsa Gmbh
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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0262—Arrangements for detecting the data rate of an incoming signal

Definitions

  • the invention relates to a method for detecting the bit rate of a serial data stream
  • the data transmission devices belonging to the prior art such as, for example, modems with a standardized AT command set, this is a standard command language for communication with a data transmission device, generally allow different transmission speeds for data transmission from and to the data terminal device.
  • the detection is fundamentally made possible by the fact that all control commands from the data terminal device to the data transmission device begin with uniform binary characters, namely for example with the ASC II character 'A' (binary 01000001) or 'a' (binary 01100001).
  • the received data stream is sampled at a multiple of the maximum bit rate to be expected and compared using software with different bit patterns.
  • the bit rate and the received binary character ('A' or 'a') can then be determined in accordance with the bit pattern determined.
  • the entire command line must be evaluated, i.e. Processed bit by bit in software.
  • This method has the disadvantage that it can only be implemented for low bit rates with a high level of power being used by the CPU present in the data transmission device. Under favorable conditions, bit rates of up to 57,600 bits / second are possible.
  • the invention is therefore based on the object of providing a method with which high bit rates can be reliably identified with a low load on the CPU of the data transmission device.
  • the invention is also based on the object of providing an apparatus for carrying out the method.
  • the solution to this task is based on the idea of using a hardware solution instead of the software solution. Further, the invention is based on the idea that the start bit or the first bit with the value "O" (start sequence) by sais'l 1 - bits are framed so that used by determining the temporal length of the start sequence to the of the data terminal Bit rate can be closed.
  • serial data stream is routed to a digital delay stage
  • the duration of the first bits is measured with the value "0" (start sequence), and
  • the digital delay stage enables the integrated module for serial data transmission, preferably a UART (Universal Asynchronous Receiver / Transmitter) common in microprocessor technology, to be set to the expected bit rate before the data stream arrives, during the time in which the data stream passes through the delay stage, the duration of the first bit or bits with the value "0" is measured and from this measurement result on the CPU of the
  • UART Universal Asynchronous Receiver / Transmitter
  • Data transmission device determines the bit rate and is programmed into the integrated module for serial data transmission.
  • the duration of the start sequence is measured by activating a counter and the bit rate calculated from the counter status is programmed into the integrated module for serial data transmission.
  • the delay time is at least corresponding to the maximum duration of the start bit or the start sequence and the duration for programming the integrated module for serial data transmission. The command line can then be received without any problems.
  • bit rate detection Using the method described above, a hardware solution for bit rate detection can also be implemented, which solves the problem that the UART must be set to the expected bit rate before the start of the data stream, on the other hand the bit rate is not yet known at this time is.
  • a computer unit connected to the counter and the integrated module for serial data transmission - And a clock for the counter and the delay stage
  • the delay stage is preferably designed as a digital shift register which is clocked at a multiple of the maximum expected bit rate (shift frequency).
  • the shift frequency is preferably greater than or equal to 8 times the expected bit rate.
  • the counter is implemented by a gate control connected to the CPU via a reset line and a counter, the gate control also having an interrupt line to the CPU and a line for the counter clock from the gate control via the counter to the CPU.
  • Figure 1 the signal sequence on the data line to the data transmission device
  • Figure 2 is a block diagram of a device for
  • Figure 3 a circuit diagram of a possible implementation of bit rate detection.
  • the control commands from the data terminal device to the data transmission device begin with the ASCII character » A * (binary 01000001) or 'a' (binary 01100001). These binary characters' A 'and' a 1 are in Figure 1 with the Item numbers 1 and I 1 marked. They are transferred from the least significant to the most significant bit.
  • the signal sequence "1-0-1", denoted overall by 3 results on the data line to the data transmission device.
  • Start bit 2 is clearly framed by two '1' bit characters.
  • the bit rate used by the data terminal device is inferred by determining the temporal length of the start bit 2
  • the device for detecting the bit rate consists of a shift register 5 for digital delay, a UART 6, which is connected to a CPU 7 of the data transmission device. Furthermore, the device has a total of 8, which consists of a gate control 9 and a counter 10. A clock generator 11 provides the required shift frequency in the shift register 5 and the counter clock on the gate control 9.
  • the device functions as follows:
  • the CPU 7 When the CPU 7 expects a new command line initiated in accordance with FIG. 1, it resets the gate control 9 and the counter 10 via a reset line 12. The gate control 9 will now switch through the clock of the clock generator 11 to the counter 10 on a reception line 13 coming from the data terminal for the duration of the start bit 2. After the end of start bit 2, i.e. when changing from the state "zero" to "one", the gate control 9 signals via an interrupt line 14 leading to the CPU 7 that the measurement of the start bit has ended. The CPU 7 can then determine the bit rate in bits / second from the counter reading of the counter 10, which is proportional to the duration of the start bit, and program it into the UART 6 via a program line 15.
  • the gate control 9 remains blocked until reset via the reset line 8.
  • the shift register must delay the data stream
  • FIG. 3 shows a possible implementation of the bit rate detection.
  • Central components of the circuit are the shift register IC1, which ensures the digital delay, and the gate control consisting of IC2 and IC3.
  • the counter which still belongs to the circuit, and the standard UART (cf. positions 6 and 10 of FIG. 2) are integrated directly in the CPU (cf. position 7 of FIG. 2) and are therefore not shown in the circuit diagram.
  • the UART is connected to the line TXDD shown in FIG. 3, while the counter is started or stopped via the signal TCTL generated by the gate control (IC2 and IC3).
  • the circuit works as follows:
  • the serial receive signal (cf. position 13 of FIG. 2) is received on the line TXD and passed into the 8-bit shift register IC1 (1136 steps * 8 bits). Since only a 1-bit wide signal has to be delayed, the signal at the output of the shift register is fed back to another input (see positions 0 and I on ICl) in order to achieve a total of 7 times the throughput time.
  • the delayed receive signal is then available on the connection line TXDD of the UART.
  • the gate control built up from IC2 and IC3 is used to measure the start sequence. Before each measurement, the gate control is reset by a zero pulse at the ATRESET input. This deactivates the ATREADY signal. As soon as the input signal has an O level, the counter control signal TCTL becomes active and releases the counter via a counter control signal line (cf. position 16 in FIG. 2). As soon as the input signal TXD has reached the 1 level again, the counter control signal TCTL deactivated again; on the other hand, the flip-flop, implemented by IC2, switches and thereby signals the output ATREADY of the CPU that the measuring process has ended. This signal subsequently triggers an interrupt, which causes the CPU (not shown in FIG. 3 in FIG. 2) to determine the counter reading and the associated bit rate in the UART (also not shown in FIG. 3) (see position 6 in Figure 2) to program.
  • the now switched flip-flop IC2 of the gate control further prevents the following O bits from releasing the counter.

Abstract

Zum Stand der Technik gehörende Datenübertragungsgeräte, wie beispielsweise Modems mit standardisiertem AT-Befehlssatz, erlauben in der Regel verschiedene Übertragungsgeschwindigkeiten für die Datenübertragung von und zur Datenendeinrichtung. Um ein Verfahren zu schaffen, mit dem hohe Bitraten bei gleichzeitig geringer Belastung der CPU der Datenübertragungseinrichtung sicher erkennbar sind, wird vorgeschlagen, daß der serielle Datenstrom in eine digitale Verzögerungsstufe geleitet wird, während der Zeit, in der der Datenstrom die Verzögerungsstufe durchläuft, die Dauer der ersten Bits mit dem Wert '0' ausgemessen wird, und die aus dieser Messung errechnete Bitrate in einem integrierten Baustein zur seriellen Datenübertragung einprogrammiert wird. Ferner schlägt die Erfindung eine Vorrichtung zur Durchführung des Verfahrens vor.

Description

Bitr tenerkennunα
Die Erfindung betrifft ein Verfahren zur Erkennung der Bitrate eines seriellen Datenstroms einer
Datenendeinrichtung, dessen Steuerbefehle mit einheitlichen binären Zeichen beginnen.
Die zum Stand der Technik gehörenden Datenübertragungsgeräte, wie beispielsweise Modems mit standardisiertem AT- Befehlssatz, dies ist eine Standard-Kommandosprache für die Kommunikation mit einem Datenübertragungsgerät, erlauben in der Regel verschiedene Übertragungsgeschwindigkeiten für die Datenübertragung von und zur Datenendeinrichtung.
Dabei ergibt sich das Problem, daß die Datenübertragungsein¬ richtung die von der Datenendeinrichtung verwendete Übertra¬ gungsrate erkennen können muß, um sich dieser anzupassen. Die Erkennung wird grundsätzlich dadurch ermöglicht, daß alle Steuerbefehle von der Datenendeinrichtung an die Datenübertragungseinrichtung mit einheitlichen binären Zeichen, nämlich beispielsweise mit dem ASC II Zeichen 'A' (binär 01000001) oder 'a' (binär 01100001) beginnen.
Bei einem bekannten Verfahren zur Erkennung der Bitrate, wird der empfangene Datenstrom mit einem mehrfachen der maximal zu erwartenden Bitrate abgetastet und über eine Software mit verschiedenen Bitmustern verglichen. Entsprechend des ermittelten Bitmusters kann dann auf die Bitrate und das empfangene binäre Zeichen ('A' oder 'a') geschlossen werden. Bei dem bekannten Verfahren muß die gesamte Befehlszeile ausgewertet, d.h. Bit für Bit softwaremäßig verarbeitet werden.
Dieses Verfahren hat den Nachteil, daß es nur für niedrige Bitraten bei gleichzeitig hohem Leistungseinsatz der in der Datenübertragungseinrichtung vorhandenen CPU realisierbar ist. Unter günstigen Voraussetzungen sind daher allenfalls Bitraten von bis zu 57.600 Bit/Sekunde möglich. Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zu schaffen, mit dem hohe Bitraten bei gleichzeitig geringer Belastung der CPU der Datenübertragungseinrichtung sicher er¬ kennbar sind. Ferner liegt der Erfindung die Aufgabe zugrunde, eine Vorrichtung zur Durchführung des Verfahrens zur Verfügung zu stellen.
Die Lösung dieser Aufgabe basiert auf dem Gedanken, statt der Software-Lösung auf eine Hardware-Lösung zurückzugreifen. Weiter beruht die Erfindung auf dem Gedanken, daß das Startbit bzw. die ersten Bits mit dem Wert "O" (Startfolge) von zwei'l1 - Bits eingerahmt sind, so daß durch Bestimmung der zeitlichen Länge der Startfolge auf die von der Datenendeinrichtung verwendete Bitrate geschlossen werden kann.
Im einzelnen wird die Aufgabe dadurch gelöst, daß
- der serielle Datenstrom in eine digitale Verzögerungsstufe geleitet wird,
- während der Zeit in der der Datenstrom die Verzögerungs¬ stufe durchläuft, die Dauer der ersten Bits mit dem Wert "0" (Startfolge) ausgemessen wird und,
- die aus dieser Messung errechnete Bitrate in einen inte¬ grierten Baustein zur seriellen Datenübertragung einpro¬ grammiert wird.
Die digitale Verzögerungsstufe ermöglicht, daß der integrierte Baustein zur seriellen Datenübertragung, vorzugsweise ein in der Microprozessortechnik gängiger UART (Universal Asynchronous Receiver/Transmitter) , vor Eintreffen des Datenstroms auf die zu erwartende Bitrate eingestellt werden kann, wobei während der Zeit, in der der Datenstrom die Verzögerungsstufe durchläuft, die Dauer des ersten Bits bzw. der ersten Bits mit dem Wert "0" ausgemessen wird und aus diesem Meßergebnis auf der CPU des
Datenübertragungsgeräts die Bitrate ermittelt und in den integrierten Baustein zur seriellen Datenübertragung einprogrammiert wird.
In vorteilhafter Ausgestaltung der Erfindung wird die Dauer der Startfolge durch Aktivierung eines Zählwerks ausgemessen und die aus dem Zählerstand errechnete Bitrate in den inte¬ grierten Baustein zur seriellen Datenübertragung einprogram¬ miert.
Da die Bitrate an dem integrierten Baustein zur seriellen Da¬ tenübertragung eingestellt sein muß, bevor das Startbit des ersten zu empfangenden Zeichens dort eintrifft, wird die Ver¬ zögerungszeit mindestens entsprechend der maximalen Dauer des Startbits bzw. der Startfolge sowie der Dauer für die Programmierung des integrierten Bausteins zur seriellen Datenübertragung gewählt. Die Befehlszeile kann dann ohne Probleme empfangen werden.
Unter Anwendung des vorstehend beschriebenen Verfahrens läßt sich auch eine Hardware-Lösung für die Bitratenerkennung rea¬ lisieren, die das Problem löst, daß der UART vor Beginn des Datenstroms auf die zu erwartende Bitrate eingestellt werden muß, andererseits zu diesem Zeitpunkt die Bitrate noch nicht bekannt ist.
Um bei einer
- eine einem integrierten Baustein zur seriellen Datenübertragung vorgeschaltete, digitale Verzögerungsstufe,
- ein Zählwerk,
- eine mit dem Zählwerk und dem integrierten Baustein zur seriellen Datenübertragung verbundene Rechnereinheit (CPU) - und einen Taktgeber für das Zählwerk und die Verzögerungs¬ stufe
aufweisenden Vorrichtung zur Durchführung des vorstehend be¬ schriebenen Verfahrens die Signalform des seriellen Signals durch die Verzögerung nicht zu stark zu verfälschen, ist die Verzögerungsstufe vorzugsweise als digitales Schieberegister, das mit einem vielfachen der maximal zu erwartenden Bitrate getaktet wird (Schiebefrequenz) , ausgestaltet. Die Schiebefrequenz ist vorzugsweise größer oder gleich der 8- fachen zur erwartenden Bitrate.
In vorteilhafter Ausgestaltung der Erfindung wird das Zählwerk durch eine über eine Resetleitung mit der CPU verbundene Torsteuerung sowie einen Zähler realisiert, wobei die Torsteuerung darüber hinaus eine Interruptleitung zur CPU besitzt und von der Torsteuerung über den Zähler zur CPU eine Leitung für den Zählertakt führt.
Nachfolgend wird die Erfindung anhand eines Ausführungsbei¬ spieles des näheren erläutert.
Es zeigen
Figur 1: die Signalfolge auf der Datenleitung zur Datenübertragungseinrichtung, sowie
Figur 2: ein Blockschaltbild einer Vorrichtung zur
Durchführung des erfindungsgemäßen Verfahrens sowie
Figur 3: ein Schaltbild einer möglichen Implementierung der Bitratenerkennung.
Die Steuerbefehle von der Datenendeinrichtung an die Daten¬ übertragungseinrichtung beginnen mit dem ASCII Zeichen »A* (binär 01000001) oder 'a' (binär 01100001). Diese Binärzeichen 'A' bzw. 'a1 sind in Figur 1 mit den Positionsziffern 1 bzw. I1 gekennzeichnet. Ihre Übertragung erfolgt vom niedrigstwertigen zum höchstwertigen Bit. In Verbindung mit dem Startbit 2 der Asynchronübertragung ergibt sich auf der Datenleitung zur Datenübertragungseinrichtung die insgesamt mit 3 bezeichnete Signalfolge "1-0-1". Das Startbit 2 ist erkennbar von zwei '1' - Bitzeichen eingerahmt. Durch Bestimmung der zeitlichen Länge des Startbits 2 wird auf die von der Datenendeinrichtung ver¬ wendete Bitrate geschlossen
Die Vorrichtung zur Erkennung der Bitrate besteht aus einem Schieberegister 5 zur digitalen Verzögerung, einem UART 6, der mit einer CPU 7 der Datenübertragungseinrichtung verbunden ist. Weiter besitzt die Vorrichtung ein insgesamt mit 8 bezeichnetes Zählwerk, das aus einer Torsteuerung 9 sowie einem Zähler 10 besteht. Ein Taktgeber 11 sorgt für die erforderliche Schiebefrequenz im Schieberegister 5 sowie den Zählertakt an der Torsteuerung 9. Die Funktionsweise der Vorrichtung ist wie folgt:
Wenn die CPU 7 eine neue, entsprechend der Figur 1 eingelei¬ tete Befehlszeile erwartet, setzt sie die Torsteuerung 9 sowie den Zähler 10 über eine Resetleitung 12 zurück. Die Torsteuerung 9 wird nun für die Dauer des Startbits 2 auf einer vom Datenendgerät kommenden Empfangsleitung 13 den Takt des Taktgebers 11 zum Zähler 10 durchschalten. Nach dem Ende des Startbits 2, d.h. beim Wechsel vom Zustand "null" auf "eins" signalisiert die Torsteuerung 9 über eine zur CPU 7 führende Interruptleitung 14, daß die Messung des Startbits beendet ist. Die CPU 7 kann sodann aus dem Zählerstand des Zählers 10, der proportional zur Dauer des Startbits ist, die Bitrate in Bit/Sekunde ermitteln und diese über eine Programmleitung 15 in den UART 6 programmieren.
Da die Verzögerungszeit entsprechend der maximalen Dauer des Startbits 2 sowie der Dauer für die Programmierung des UARTs 6 gewählt wird, kommen die über die Leitung 13 empfangenen Signale erst am UART 6 an, wenn dieser auf die von der CPU7 errechnete Bitrate eingestellt ist.
Die Torsteuerung 9 bleibt bis zum Rücksetzen über die Reset- leitung 8 blockiert.
Geht man beispielsweise von einer Schwankungsbreite der zu erkennenden Bitraten von 300 Bit/Sekunde bis 230.400 Bit/Sekunde aus, so ergibt sich
a) die maximale Länge des Startbits 2 zu
1/300 Bit/s = 3,3 ms.
Um diese Zeit zuzüglich der Reaktionszeit der CPU muß das Schieberegister den Datenstrom verzögern;
b) die Schiebefrequenz bei 8-facher maximal zu erwartender Bitrate zu
230.400 Bit/S * 8 = 1,8432 MHZ.
Für die errechnete Verzögerung von 3,3 ms ergibt sich bei ei¬ ner Frequenz von 1,8432 MHz eine Speichertiefe des Schiebere¬ gisters 5 von
1,8432 MHz * 3,3 ms = 6.144 Schritte zuzüglich der Rechenzeit der CPU 7.
Da die Verzögerungsdauer eines derartigen Speichers im ms-Be- reich liegt, tritt die generelle Verzögerung der Verarbeitung des Datenstroms nicht störend in Erscheinung.
Ohne die erfinderische Lehre zu verlassen, können einzelne oder mehrere der aus Fig. 2 ersichtlichen Komponenten in einem integrierten Baustein zusammengefaßt sein. Figur 3 zeigt eine mögliche Implementierung der Bitratenerkennung. Zentraler Bestandteil der Schaltung sind das Schieberegister ICl, das für die digitale Verzögerung sorgt sowie die aus IC2 und IC3 bestehende Torsteuerung. Der weiterhin zur Schaltung gehörende Zähler sowie der Standard- UART (vgl. Position 6 und 10 von Figur 2) sind direkt in der CPU (vgl. Position 7 von Figur 2) integriert und daher im Schaltplan nicht gezeigt. Der UART wird an der in Figur 3 ersichtlichen Leitung TXDD angeschlossen, während der Zähler über das von der Torsteuerung (IC2 und IC3) erzeugte Signal TCTL gestartet bzw. gestoppt wird.
Im einzelnen arbeitet die Schaltung wie folgt:
Das serielle Empfangssignal (vgl. Position 13 von Figur 2) wird auf der Leitung TXD empfangen und in das 8-Bit Schieberegister ICl (1136 Stufen*8 Bit) geleitet. Da nur ein 1-Bit breites Signal verzögert werden muß, wird das Signal am Ausgang des Schieberegisters wieder zu einem anderen Eingang zurückgekoppelt (vgl. Positionen 0 und I an ICl) , um insgesamt die 7-fache Durchlaufzeit zu erreichen. Getaktet wird das Schieberegister ICl über das Signal SHCLK mit 1,8432 Mhz, wodurch das Eingangssignal um 4,32 ms verzögert wird. Diese Verzögerungszeit reicht selbst bei einem Startbit 300 bit/s (= 3,3 ms) zuzüglich der Interrupt-Reaktionszeit für die Programmierung des UARTs. Das verzögerte Empfangssignal steht dann an der Anschlußleitung Leitung TXDD des UART zur Verfügung.
Die aus IC2 und IC3 aufgebaute Torsteuerung dient dem Ausmes¬ sen der Startfolge. Vor jedem Meßvorgang wird die Torsteuerung über einen Null-Impuls am Eingang ATRESET zurückgesetzt. Hierdurch wird das Signal ATREADY deaktiviert. Sobald nun das Eingangssignal O-Pegel hat, wird das Zähler- Kontrollsignal TCTL aktiv und gibt den Zähler über eine Zählerkontrollsignalleitung (vgl. Position 16 in Figur 2) frei. Sobald das Eingangssignal TXD wieder den 1-Pegel erreicht hat, wird einerseits das Zähler-Kontrollsignal TCTL wieder deaktiviert, andererseits schaltet das Flip-Flop, realisiert durch IC2, und signalisiert hierdurch am Ausgang ATREADY der CPU, daß der Meßvorgang beendet wurde. Dieses Signal löst nachfolgend einen Interrupt aus, der die in Figur 3 nicht dargestellte CPU (vgl. Position 7 in Figur 2) veranlaßt, den Zählerstand zu ermitteln und die zugehörige Bitrate in den ebenfalls in Figur 3 nicht dargestellten UART (vgl. Position 6 in Figur 2) zu programmieren.
Der nun umgeschaltete Flip-Flop IC2 der Torsteuerung verhin¬ dert weiterhin, daß folgende O-Bits den Zähler wieder freige¬ ben können.

Claims

Patentansprüche
1. Verfahren zur Erkennung der Bitrate eines seriellen Daten¬ stroms einer Datenendeinrichtung, dessen Steuerbefehle mit einheitlichen binären Zeichen beginnen, dadurch gekenn¬ zeichnet. daß
der serielle Datenstrom in eine digitale Verzöge¬ rungsstufe geleitet wird,
während der Zeit, in der der Datenstrom die Verzö¬ gerungsstufe durchläuft, die Dauer der ersten Bits mit dem Wert "0" (Startfolge) ausgemessen wird, und
die aus dieser Messung errechnete Bitrate in einen integrierten Baustein zur seriellen Datenüber¬ tragung einprogrammiert wird.
2. Verfahren zur Erkennung der Bitrate eines seriellen Daten¬ stroms einer Datenendeinrichtung nach Anspruch 1, dadurch gekennzeichnet. daß die Dauer der Startfolge durch Aktivie¬ rung eines Zählwerks ausgemessen und die aus dessen Zähler¬ stand errechnete Bitrate in den integrierten Baustein zur seriellen Datenübertragung einprogrammiert wird.
3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch ge¬ kennzeichnet. daß die Verzögerungszeit mindestens entspre¬ chend der maximalen Dauer der Startfolge sowie der Dauer für die Programmierung des integrierten Bausteins zur seriellen Datenübertragung durch die CPU gewählt wird.
4. Vorrichtung zur Durchführung des Verfahrens nach Anspruch 1, gekennzeichnet durch
eine einem integrierten Baustein zur seriellen Datenübertragung vorgeschaltete digitale Verzögerungsstufe (5) ,
ein Zählwerk (8) ,
eine mit dem Zählwerk (8) und dem integrierten Baustein zur seriellen Datenübertragung verbundene Rechnereinheit (7) (CPU) und
einen Taktgeber (11) für das Zählwerk (8) und die Verzögerungsstufe (5) .
5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Verzögerungsstufe (5) ein digitales Schieberegister ist, das mit einem Vielfachen der maximal zu erwartenden Bitrate getaktet wird (Schiebefrequenz) .
6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet. daß die Schiebefrequenz größer oder gleich der 8-fachen zu erwartenden Bitrate ist.
7. Vorrichtung nach einem der Ansprüche 4 - 6, dadurch gekenn¬ zeichnet. daß das Zählwerk (8) aus einer über eine Resetlei- tung (12) mit der CPU (7) verbundenen Torsteuerung (9) sowie einem Zähler (10) besteht, die Torsteuerung darüber hinaus eine Interrupt-Leitung (14) zur CPU (7) besitzt und von der Torsteuerung (9) über den Zähler (10) zur CPU (7) eine Leitung (16) für die Zählerinformation führt.
8. Vorrichtung nach einem der Ansprüche 4 - 7, dadurch gekenn¬ zeichnet, daß zwischen dem vorzugsweise als UART (6) ausgebildeten Baustein zur seriellen Datenübertragung und der CPU (7) eine Leitung (15) zur Programmierung des UARTs mit der von der CPU errechneten Bitrate besteht.
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