DE3610523C2 - - Google Patents

Description

Aus Klaus-Peter Köhn: Mehrrechner-Datenaustausch über seriellen Bus, Siemens Components 21, 1983, Heft 6, Seite 221 bis 224 ist bereits ein Verfahren bekannt, das eine Schaltungsanordnung zum asynchronen seriellen Datenaustaussch von mikroprozessorgesteuerten Geräten mit Steuer- und Auswerterechnern betrifft, bei der alle Geräte auf einen Datenbus geschaltet sind. Überträgt ein Gerät Informationen an ein anderes Gerät, so gelangen diese Daten auch an die seriellen Schnittstellen von Geräten, für die diese Informationen nicht bestimmt sind. Die Prozessoren dieser Geräte unterbrechen daher unnötigerweise ihr Programm. Nach dem bekannten Verfahren wird daher das letzte von neun Datenbits als Steuerbit verwendet. Über dieses Steuerbit kann man zwischen Adreßinformationen und Dateninformationen unterscheiden. Im einzelnen enthält ein Adreßbyte ein Steuerbit mit dem Logikpegel 1 und ein Datenbyte ein Steuerbit mit dem Logikpegel 0. Die Empfangsbausteine sind so ausgebildet, daß ihre Prozessoren in ihrem Programmablauf nur durch Adreßbytes unterbrochen werden.

Manche handelsübliche Bausteine wie z. B. der Mikrocomputer SAB 8051 enthalten eine serielle Schnittstelle mit den obengenannten Eigenschaften. Es gibt jedoch Geräte mit Ein- und Ausgabebausteinen, z. B. Personalcomputer PC 16-11 der Firma Siemens, die das neunte Bit nur als Paritätsbit verwenden können.

Die Erfindung bezieht sich auf ein wie im Oberbegriff des Patenanspruchs 1 angegebenes Verfahren.

Ein derartiges Verfahren ist bereits aus der Druckschrift IBM Technical Disclosure Bulletin, Vol. 25, No. 11B, April 1983, Seiten 6244 bis 6245 bekannt. Bei diesem Verfahren wird das als Steuerbit dienende Paritätsbit immer erst gebildet, nachdem durch Auswertung der Informationsbits des betreffenden Zeichens festgestellt wurde, welche der beiden Paritätsregeln zum gewünschten Paritätsbit führt und der Sendebaustein entsprechend voreingestellt wurde.

Da der Empfangsstelle nicht bekannt ist, nach welcher Vorschrift das Paritätsbit gebildet wurde, kann bei diesem Verfahren das als Steuerbit dienende Paritätsbit nicht zur Fehlererkennung verwendet weden.

Außerdem ist die Voreinstellung auf eine der beiden Paritätsregeln mit einem zusätzlichen Zeitaufwand verbunden. Das Verfahren ist daher nur für relativ kleine Bitraten geeignet.

Aufgabe der Erfindung ist es, ein Verfahren der eingangs genannten Art anzugeben, das es gestattet, das Paritätsbit der zu übertragenden Zeichen jeweils als Steuerbit zu setzen, ohne daß hierzu eine wechselnde Voreinstellung auf eine der beiden Paritätsregeln erforderlich ist.

Gemäß der Erfindung wird die genannte Aufgabe durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Verfahrensschritte gelöst. Die Zeichen, aus denen die übertragenen Informationen zusammengesetzt sind, enthalten dabei zweckmäßigerweise jeweils einen Startteil mit wenigstens einem Startbit und einen Stoppteil mit wenigstens einem Stoppbit.

Bei diesem Verfahren wird in den Zeichen- bzw. Datenbytes, die die Teilnehmerstellen senden, ein Informationsbit nicht zur Datenübertragung genutzt. Es wird vielmehr als Hilfsbit so gesetzt, daß sich für das Paritätsbit ein Logikpegel ergibt, der mit dem Logikpegel des gewünschten Steuerbits übereinstimmt.

Durch diese Maßnahmen ergibt sich der Vorteil, daß bei vergleichsweise hoher zulässiger Bitrate der zu übertragenden Informationen das Steuerbit für die Paritätsprüfung erhalten bleibt.

Eine vorteilhafte Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 ergibt sich aus Patentanspruch 2.

Die Erfindung wird anhand der in den Figuren dargestellten Ausführungsbeispiele näher erläutert. Es zeigt

Fig. 1 die Struktur eines asynchronen Zeichens mit einem Paritätsbit,

Fig. 2 die Struktur des asynchronen Zeichens mit einem Hilfs- Paritätsbit anstelle eines Datenbits und

Fig. 3 eine Schaltungsanordnung zur asynchronen seriellen Datenübermittlung zwischen mehreren Teilnehmerstellen mit Hilfe von asynchronen Zeichen nach Fig. 2.

In Fig. 1 ist die Struktur eines üblichen asynchronen Zeichens dargestellt. Das Zeichen beginnt mit einem Startbit S 1 und endet mit einem Stoppbit S 2. Auf das Startbit S 1 folgen die acht Datenbits D 1 . . . D 8. An das letzte Datenbit D 8 schließt sich das Paritätsbit P an, das in üblicher Weise nach einer vorgegebenen Vorschrift - gerade oder ungerade Parität - aus den jeweiligen lo­ gischen Zuständen der Datenbits D 1 . . . D 8 bestimmt wird.

Das Startbit hat den Logikpegel 0, das Stoppbit den Lo­ gikpegel 1. Der Logikpegel der Datenbits D 1 . . . D 8 ist in der Figur mit einem X bezeichnet, das von der jeweils zu übertragenden Information abhängt und daher von Zei­ chen zu Zeichen verschieden ist. Auch der Logikpegel des Paritätsbits P ist mit einem X bezeichnet, da er von Zei­ chen zu Zeichen verschieden sein kann.

Bei den asynchronen Zeichen nach Fig. 2 ist anstelle des achten Informationsbits in Fig. 1 ein Hilfsbit H vorge­ sehen. Dieses Hilfsbit wird vor der Aussendung des Zei­ chens in spezieller Weise gebildet, und zwar so, daß sich bei der Bildung des Paritätsbits P 1 ein Logikpegel ergibt, der mit dem Logikpegel des gewünschten Steuer­ bits übereinstimmt. Das Paritätsbit P 1 dient daher in vorteilhafter Weise zugleich als Paritätsbit und als Steuerbit.

Fig. 3 zeigt eine Schaltungsanordnung zur asynchronen seriellen Datenübermittlung zwischen mehreren Teilneh­ merstellen über einen gemeinsamen Datenbus. Im gezeigten Beispiel sind die Teilnehmerstellen eine zentrale Über­ wachungseinrichtung bzw. Zentralstation 1 und daran an­ geschlossene Unterstationen, von denen die Unterstationen 51 und 52 dargestellt sind. Die Zentralstation ist über den gemeinsamen Datenbus, bestehend aus der mit der Zen­ tralstation 1 verbundenen seriellen Datenleitung 2 und der über den Schnittstellenumsetzer 3 daran angeschlos­ senen Busleitung 4 mit den Unterstationen 51, 52, . . . verbunden. Über diesen Datenbus werden Informationen im Halbduplexbetrieb ausgetauscht.

Der Sendebaustein 12 der Zentralstation hat einen achtpo­ ligen Dateneingang. Die Anschlüsse d 1 . . . d 8 sind zum An­ schluß eines acht Datenleitungen D 1 . . . D 8 umfassenden Da­ tenbusses bzw. für eine Eingabe von Acht-Bit-Parallelin­ formationen vorgesehen.

Der Sendebaustein 12 enthält ferner eine in der Figur nicht näher dargestellte Vorrichtung, die aus den acht Bits jedes an die Dateneingänge d 1 . . . d 8 gelegten Zei­ chens in bekannter Weise nach einer vorgegebenen Vor­ schrift ein Paritätsbit ableitet.

Der Sendebaustein 12 hat ferner einen Paritätssteuerein­ gang p. Dieser Paritätssteuereingang p gestattet es, den Sendebaustein 12 mit Hilfe eines an die Paritätssteuer­ leitungen P angelegten Paritätssteuersignales auf eine vorgegebene Vorschrift zur Bildung der Paritätsbits ein­ zustellen. Die Paritätssteuerleitung P liegt fest an Logikpegel 1 und bildet daher die Paritätsbit immer nach ein und derselben Vorschrift.

Die Unterstationen werden nach einem Aufrufverfahren durch die Zentralstation 1 mittels Adressentelegrammen einzeln zur Meldungsgabe aufgerufen. Über den Datenbus werden daher in der einen Richtung Aufruftelegramme und in der anderen Richtung Antworttelegramme übertragen.

Die Unterstationen enthalten jeweils eine Vorrichtung zur Adressenerkennung. Mit dieser Vorrichtung wird fest­ gestellt, ob ein empfangenes Impulstelegramm eine Adres­ se enthält, die mit der Adresse der betreffenden Unter­ station übereinstimmt. Die Adresse kann ein oder mehrere aufeinanderfolgende Zeichen des Impulstelegrammes umfas­ sen.

Die Zeichen von Antworttelegrammen sind nur für die Zen­ tralstation 1 bestimmt und werden daher von Unterstati­ onen 51, 52, . . . nicht ausgewertet. Enthält die Schal­ tungsanordnung eine vergleichsweise große Zahl von Un­ terstationen, so kann die Adresseninformation gegebenen­ falls mehrere Zeichen umfassen. In diesem Fall braucht die Adresseninformation eines Zeichens nur von den Un­ terstationen ausgewertet zu werden, bei denen die Adres­ seninformation des vorangegangenen Zeichens als Bestand­ teil der eigenen Adresse erkannt wurde.

Damit die Unterstationen erkennen können, ob sie ein Zei­ chen auswerten müssen oder nicht, sind die Zeichen mit je einem Steuerbit versehen. Dieses Steuerbit gibt an, ob das Zeichen das erste Zeichen eines Abfragetelegramms ist und daher von allen Unterstationen ausgewertet werden muß oder ob es sich um ein Zeichen anderer Art handelt.

Der Sendebaustein 12 der Zentralstation sendet Zeichen bzw. Datenbytes, die entsprechend Fig. 2 strukturiert sind. Das achte Informationsbit wird daher nicht zur Da­ tenübertragung genutzt, sondern als Hilfsbit H so ge­ setzt, daß das Paritätsbit P Logikpegel 1 hat, wenn ein erstes Zeichen mit Adresseninformation gesendet wird, das als solches von allen gesteuerten Teilnehmerstellen auszuwerten ist und Logikpegel 0 aufweist, wenn es sich um ein weiteres Zeichen mit Adresseninformation oder um ein Zeichen mit Dateninformation, d.h. um ein Zeichen anderer Art handelt. Dies geschieht bei gerader Parität dadurch, daß die Anzahl der auf Logikpegel 1 liegenden Datenbits D 1 . . . D 7 mit dem achten Bit H auf eine ungera­ de Anzahl ergänzt werden, wenn ein erstes Zeichen mit Adresseninformation gesendet wird und auf eine gerade Anzahl, wenn es sich um ein Zeichen anderer Art handelt.

Um das Hilfsbit H in der gewünschten Weise zu gewinnen, ist dem Dateneingang d 8 die aus dem Modulo-2-Addierer 11 und dem Exklusiv-Oder-Glied 13 bestehende Anordnung vorgeschaltet. Der Modulo-2-Addierer 11 ist mit seinen sieben Eingängen an die Datenleitungen D 1 . . . D 7 ange­ schlossen. Das Exklusiv-Oder-Glied 13 ist mit einem seiner beiden Eingänge an den Ausgang des Modulo-2-Addie­ rers 11 und mit dem anderen Eingang an die Steuerleitung U angeschlossen.

Je nachdem um welche Art von Zeichen es sich jeweils handelt, wird an die Steuerleitung U Logikpegel 1 oder Logikpegel 0 angelegt. Liegt an der Steuerleitung U als Umschaltsignal Logikpegel 0, so gelangt der am Ausgang des Modulo-2-Addierers 11 liegende Logikpegel als solcher an den Dateneingang d 8. Bei Logikpegel 1 auf der Steuer­ leitung U wird das Ausgangssignal des Modulo-2-Addierers 11 durch das Exklusiv-Oder-Glied 13 invertiert.

Im betrachteten Fall, bei dem der Sender auf gerade Pari­ tät eingestellt ist, wird in Verbindung mit einem Adreß­ information enthaltenen Zeichen Logikpegel 1 und in Ver­ bindung mit einem Zeichen anderer Art Steuerpegel 0 an die Steuerleitung U gelegt.

Ist der Sendebaustein auf ungerade Parität eingestellt, so wird dasselbe Ergebnis dadurch erreicht, daß die Anzahl der auf Logikpegel 1 liegenden Datenbit D 1 . . . D 7 mit dem achten Bit H auf eine gerade Anzahl ergänzt werden, wenn ein erstes Zeichen mit Adresseninformation gesendet wird und auf eine ungerade Anzahl, wenn ein Zeichen anderer Art gesendet wird.

Gegebenenfalls kann man vorsehen, daß das als Steuerbit dienende Paritätsbit Logikpegel 0 hat, wenn ein erstes Zeichen mit Adresseninformation gesendet wird und Logik­ pegel 1 aufweist, wenn ein Zeichen anderer Art gesendet wird. In diesem Fall sind bei der vorstehend angegebenen Regel die für gerade Parität angegebenen Maßnahmen bei ungerader Parität und umgekehrt anzuwenden.

Die Unterstationen senden Antworttelegramme, in denen alle Zeichen mit einem Steuerbit versehen sind, das auf das Vorhandensein einer Dateninformation hinweist.

Stellt eine Unterstation fest, daß ein Zeichen mit Da­ teninformation auf den Datenbus übertragen wird, so wer­ tet sie das betreffende Zeichen nicht weiter aus. Hier­ durch ergibt sich, daß ein in der Unterstation enthal­ tener Mikroprozessor nur dann zum Adressenvergleich her­ angezogen wird, wenn es sich bei einem über den Datenbus übertragenen Zeichen tatsächlich um ein Zeichen mit Adresseninformation handelt. Er wird daher nicht unnötig in seinem Programm unterbrochen.

Stellt eine Unterstation dagegen fest, daß ein empfange­ nes Zeichen ein Steuerbit enthält, das auf eine Adressen­ information hinweist, so wird das Programm des Mikropro­ zessors durch einen Interrupt unterbrochen. Erkennt die betreffende Unterstation ihre eigene Adresse, so wertet sie auch die folgenden Zeichen des Telegramms aus.

Bei dem Ausführungsbeispiel nach Fig. 3 enthalten die Unterstationen zweckmäßigerweise Schnittstellenbau­ steine, bei denen für die Bildung der Steuerbits keine besonderen Maßnahmen erforderlich sind. Erforderlichen­ falls kann so verfahren werden, wie es in Verbindung mit den Zentralstationen beschrieben ist.

Claims (2)

1. Verfahren zur asynchronen seriellen Datenübermittlung zwischen mehreren an einem gemeinsamen Datenbus angeschlossenen Teilnehmerstellen, wobei über den Datenbus Informationen übertragen werden, die jeweils aus mehreren Zeichen zusammengesetzt sind, die ihrerseits einen Adreßinformationen oder Dateninformationen aufweisenden Informationsteil mit mehreren Informationsbits und ein Steuerbit enthalten, wobei das Steuerbit für durch das Steuerbit gesteuerte Teilnehmerstellen angibt, ob der Informationsteil eine von allen gesteuerten Teilnehmerstellen auszuwertende Adreßinformation enthält, wobei wenigstens eine der Teilnehmerstellen als steuernde Teilnehmerstelle mit einer Vorrichtung zur Bildung von Paritätsbits versehen ist, die aus den Informationsbits der Zeichen jeweils ein Paritätsbit ableitet und derart zeichenweise steuerbar ist, daß das Paritätsbit im Falle eines Zeichens mit einer von allen gesteuerten Teilnehmerstellen auszuwertenden Adreßinformation einen vorgegebenen ersten logischen Zustand und im Falle eines Zeichens anderer Art einen vorgegebenen zweiten logischen Zustand annimmt und daß die derart gewonnenen Paritätsbits als Steuerbits dienen, dadurch gekennzeichnet, daß die Paritätsbits bei allen Zeichen nach der gleichen Vorschrift gebildet werden und daß bei den über den Datenbus zu übertragenden Zeichen jeweils ein Bit des Informationsteiles von der Adreß- oder Dateninformationsübertragung ausgeschlossen ist und daß an dieser Stelle in Abhängigkeit vom logischen Zustand der Daten- oder Adreßinformationsbits des verbleibenden Informationsteiles und von der Art des Zeichens ein Hilfsbit mit derartigem Logikpegel eingefügt wird, daß das Paritätsbit im Falle eines Zeichens mit einer von allen gesteuerten Teilnehmerstellen auszuwertenden Adreßinformation den ersten vorgegebenen logischen Zustand und im Falle eines Zeichens anderer Art den zweiten vorgegebenen logischen Zustand annimmt.

2. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß die steuernden Teilnehmerstellen jeweils eine Vorrichtung zur Bildung eines Hilfs-Paritätsbits aus den Bits der zu übertragenden Information, einen Steuerbitgeber und einen Vergleicher enthalten, der das Hilfsparitätsbit mit dem Steuerbit vergleicht und an seinem Ausgang als Vergleichsergebnis das Hilfsbit an einen Eingang einer Vorrichtung zur Einfügung der Hilfsbits in die freigehaltene Stelle des Informationsteiles abgibt.