CH630735A5 - Steuereinrichtung mit einem mikroprozessor. - Google Patents

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Description

Die Erfindung betrifft eine Steuereinrichtung mit einem Mikroprozessor und einer Vielzahl von bidirektionalen Datenleitungen zur Übertragung eines binären Datenbytes sowie mit einer Vielzahl von Adressenleitungen, auf denen binär codierte Adressenbits auftreten. Steuereinrichtungen dieser Art gehen aus den US-Patentschriften 3 827 030 und 3 970 992 als bekannt hervor.
Bei den bekannten Einrichtungen ist es schwierig, wenn niçht gar unmöglich, Einzelbit-Informationen zu verarbeiten. Denn hierzu sind äusserst komplizierte, als «software» anzusprechende Manipulationen nötig, um die entsprechenden Steuervorgänge herbeizuführen, und um diese Art der Benutzung der Steuereinrichtungen zu ermöglichen, ist ausserdem ein komplizierter Aufbau des Mikroprozessors erforderlich.
5 Demgegenüber liegt der Erfindung die Aufgabe zugrunde, eine Steuereinrichtung der eingangs umrissenen Art so auszugestalten, dass sie von einem Byte-Operationsbetrieb in einen Bit-Operationsbetrieb überzugehen in der Lage ist.
Gelöst wird diese Aufgabe nach der Erfindung durch die im io kennzeichnenden Teil des Anspruchs 1 angegebenen Mittel.
Der durch die erfindungsgemässe Steuereinrichtung gewährleistete technische Fortschritt ergibt sich alsbald aus der zufriedenstellenden Lösung der vorstehend genannten Aufgabe. Er wird genauerhin aus Folgendem ersichtlich:
15 Bei den bekannten Steuereinrichtungen sind sogenannte Maskierungsverfahren sowie Datenverschiebungen erforderlich, um eine verknüfungsmässige Verarbeitung eines bestimmten Bytes vorzunehmen. Wenn zwei Eingangssignale gemäss einer UND-Funktion zu verarbeiten sind, müssen sie dementspre-20 chend maskiert und/oder so verschoben werden, dass sie am Mikroprozessor an der richtigen Stelle zur Verfügung stehen. Das erfordert einen erheblichen Aufwand an Software. Bei der Erfindung dagegen ist der Mikroprozessor, der eine Mehrfach-Datenbitverarbeitung vorzunehmen in der Lage ist, für Bitbe-25 trieb einsetzbar.
Dieser Aspekt der Erfindung macht es möglich, ein Byte in den Mikroprozessor über externe bidirektionale Datenleitungen einzuführen. Das bestimmte Bit wird von dem ersten logischen Verknüpfungsnetzwerk ausgewählt und über eine ausgewählte 30 Datenleitung weitergegeben, die mit dem Mikroprozessor verbunden ist. Demgemäss können die Bitdaten in den Mikroprozessor an einer bestimmten Stelle eingeführt und verknüpfungs-mässig verarbeitet werden, ohne dass irgendeine Maskierung oder Verschiebung der Daten innerhalb des Mikroprozessors 35 durch eine umfangreiche Software-Programmierung erforderlich wäre.
Die erfindungsgemässe Lösung gestattet im übrigen im Rahmen der eingangs genannten Aufgabe eine Reihe besonders vorteilhafter Weiterbildungen, deren kennzeichnende Beson-40 derheiten in den abhängigen Ansprüchen niedergelegt sind.
Im Folgenden wird die Erfindung an einem bevorzugten Ausführungsbeispiel anhand der Zeichnung des Näheren erläutert. Dabei ist in Fig. 1 eine Verknüpfungsschaltung schematisch dargestellt, die zur Umsetzung eines Informationsbytes in ein 45 ausgewähltes Datenbit zum Zwecke der anschliessenden Verarbeitung durch den Mikroprozessor dient. In Fig. 2 ist sodann eine Schaltungsanordnung schematisch dargestellt, die in verschiedenen Moduln zu verwenden ist, um das entsprechende Verknüpfungssignal auf der ihm zugeordneten Leitung aufzu-50 nehmen.
In Fig. 1 ist ein als Datenwähler dienendes erstes logisches Verknüpfungsnetzwerk 300 an die Datenleitungen D0 bis D7 angeschlossen, die ein Byte aus acht Bits führen. Die Adressenleitungen Ag bis A10 steuern die Anschlüsse A, B und C des 55 genannten ersten logischen Verknüpfungsnetzwerks 300, um eines der acht Informationsbits auszuwählen, die in dem Eingabebyte enthalten sind. Dieses ausgewählte Bit, das sich im 1-Zustand befindet, tritt an dem T-Anschluss, d.h. an der Leitung 302 auf, und der entgegengesetzte oder 0-Zustand des betref-60 fenden Bits (das sind also die invertierten Daten) tritt an dem F-Anschluss, d.h. an der Leitung 304 auf. Demgemäss wird das ausgewählte Informations- oder Datenbit von dem Eingabebyte in invertierter Form auf der Leitung 304 erhalten. Der Inverter 306 leitet dabei ein als Verknüpfungssignal dienendes 0-Signal 65 zu einem nicht dargestellten Verknüpfungsglied dann hin, wenn auf der Leitung 308 ein als Verknüpfungssignal dienendes 1-Si-gnal auftritt. Dies wird durch nicht dargestellte Adressenleitungen gesteuert, die alle jeweils ein als Verknüpfungssignal die-
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nendes 1 -Signal dann führen, wenn die invertierte Form der Eingabe/Ausgabe-Information erforderlich ist.
Die Verknüpfungsglieder 310 und 312 leiten entweder die tatsächliche oder die entgegengesetzte Information zu dem Verknüpfungsglied 314 hin, und zwar je nach dem Verknüpfungssignal auf der Leitung 308, die von der entsprechenden Eingabebzw. Ausgabeadresse gesteuert wird. Das als NOR-Glied wirkende Verknüpfungsglied 314 führt an seinem Ausgang in der zur Weitergabe des betreffenden Bits dienenden Leitung 316 ein Ausgangssignal, das dem 1-Zustand bzw. dem O-Zustand des ausgewählten Bits entspricht, das durch die Verknüpfungssignale auf den Datenleitungen D0 bis D7 des ersten logischen Verknüpfungsnetzwerks 300 decodiert wird. Die Daten für den Mikroprozessor werden am Ausgang von ein zweites logisches Verknüpfungsnetzwerk bildenden NAND-Gliedern 320-0 bis 320-7 erhalten. Diese NAND-Glieder werden über die Datenleitungen Di bis D7 gesteuert.
Wenn der Bit-Operationsbetrieb auf einer nicht dargestellten Adressenleitung vorliegt, dann tritt ein als Verknüpfungssignal dienendes 0-Signal auf der Leitung 322 auf. Dadurch werden die Verknüpfungsglieder 320-1 bis 320-7 gesperrt. Demgemäss tritt als Verknüpfungssignal ein 0-Signal auf den Leitungen Di bis D7 auf, und dieses Verknüpfungssignal hat dann keine Auswirkung auf die infragestehenden Daten. Der In verter 324 invertiert das BIT-Signal und gibt dieses invertierte Signal an das Verknüpfungsglied 320-0 ab. Diese Information wird mit dem Verknüpfungssignal auf der Leitung 316 derart verkoppelt, dass das gewünschte Verknüpfungssignal auf der Datenleitung D0 dem Mikroprozessor zugeführt wird, damit dieser eine Verarbeitung in der Bit-Betriebsart vornehmen kann.
In Fig. 2 nun handelt es sich um das hinsichtlich eines Bits bearbeitete, von dem Mikroprozessor ausgehende Verknüpfungssignal. Dieses Einzelbit-Verknüpfungssignal tritt auf der Leitung D0 auf, die ein invertiertes Signal von dem Inverter 330 her liefert und an ein als adressierbarer Verriegelungsdecoder wirkendes drittes logisches Verknüpfungswerk 322 abgibt. Die Adressenleitungen A8 bis A10 an den Anschlüssen A, B und C liefern das Verknüpfungssignal von der Datenleitung Du her zu der Decoderausgangsseite B0 bis B7 des genannten dritten logischen Verknüpfungsnetzwerks 332hin. Ein als Verknüpfungssignal dienendes 0-Signal auf der R/W-Leitung führt zur Abgabe eines als Verknüpfungssignal dienenden 1-Signals am Ausgang des Inverters 333. Dadurch wird das NAND-Glied 334 freigegeben, wodurch das als adressierbare Verriegelungsschaltung bzw. als Decoder dienende dritte logische Verknüpfungsnetzwerk 332 auf die Aufnahme eines Modulfreigabesignals auf der Leitung 335 hin freigegeben wird.
Wenn demgemäss ein bestimmtes Modul während einer Ausgabe- oder Schreiboperation adressiert wird, dann nimmt die ausgewählte Ausgabestellte ein Bit des Verknüpfungssignals von der Datenleitung D0 her auf. Diese Art der Verknüpfung 5 kann in verschiedenen Moduln benutzt werden, um das bearbeitete bzw. verarbeitete Informationsbit auszugeben und es an eine durch ein einzelnes Bit adressierte Ausgabestelle abzugeben.
Nunmehr sei noch kurz auf die tatsächliche Eingabeschal-io tung eingegangen, wie sie bei der bevorzugten Ausführungsform der Erfindung verwendet wird, um die Bit-Betriebsart für Ein-gabe-Byte-Daten auszuwählen. Das Verknüpfungssignal auf der BIT-Leitung 322 der Fig. 1 wird von einem NAND-Glied gesteuert, das ein Bit-Betriebssignal BIT auf der Leitung 322 15 erzeugt, wenn die Adresse eine Eingabe/Ausgabe-Adresse ist und wenn ein Bit-Betrieb über die entsprechende Adressenleitung angefordert ist.
Das dabei entstehende Ausgangssignal auf der Leitung 308 20 ist ein als Verknüpfungssignal dienendes 0-Signal, wenn ein Byte-Betrieb vorliegt und wenn das invertierte Verknüpfungssignal benötigt wird. Wenn die Leitung 308 als Verknüpfungssignal ein 0-Signal führt, dann ist das Verknüpfungsglied 310 derart angesteuert, dass es die tatsächliche Form des Verknüp-25 fungssignals am Eingang des Verknüpfungsgliedes 314 liefert, wie dies weiter oben anhand der Fig. 1 bereits erläutert worden ist. Das Ausgangssignal des Verknüpfungsgliedes 312 ist ein 0-Signal. Deshalb führt die Leitung 316 die invertierte Form des Bit-Verknüpfungssignals, das von dem als Wähler dienenden 30 ersten logischen Verknüpfungsnetzwerk 300 ausgewählt worden ist. Ein 1-Signal als Verknüpfungssignal auf der Leitung 308 ruft den entgegengesetzten Effekt hervor und bewirkt die Übertragung des invertierten Signals oder des entgegengesetzten Verknüpfungssignals auf der Leitung 316. Demgemäss führt 35 die Leitung 316 die Eingabeinformation oder die Daten, die vom Mikroprozessor während der Eingabe im Bit-Operationsbetrieb zu benutzen sind.
Zusammenfassend ist festzustellen, dass dann, wenn die Bit-40 Betriebsart ausgewählt ist, das speziell adressierte Bit eines Eingabe-Bytes durch ein spezielles Netzwerk von dem als Wähler dienenden ersten logischen Verknüpfungsnetzwerk 330 zu der D0-Leitung des Mikroprozessors übertragen wird. Es können aber auch andere Netzwerke zur Verarbeitung eines einzelnen 45 Informationsbits herangezogen werden. Ausserdem ist die Datenleitung D0 nur als Beispiel gewählt worden ; es kann natürlich ebenso auch jede andere der Datenleitungen D0 bis D7 herangezogen werden.
C
1 Blatt Zeichnungen

Claims (6)

630 735 PATENTANSPRÜCHE
1. Steuereinrichtung mit einem Mikroprozessor und einer Vielzahl von bidirektionalen Datenleitungen zur Übertragung jeweils eines binären Datenbytes sowie mit einer Vielzahl von Adressenleitungen, auf denen binär codierte Adressenbits auftreten, dadurch gekennzeichnet, dass an den Datenleitungen (D0 bis D7) ein erstes logisches Verknüpfungsnetzwerk (300) angeschlossen ist, welches infolge Ansteuerung (an B0, B1; B2) vermittels Adressenleitungen (A8 bis A10) jeweils ein Bit des auf den Datenleitungen (D0 bis D7) jeweils auftretenden Datenbytes für eine Verarbeitung durch den Mikroprozessor auszuwählen und über eine einzelne Leitung (316) abzugeben gestattet, und dass ein zweites logisches Verknüfpungsnetzwerk (320-0, 320-1 bis 320-7, 324) eingangsseitig an der genannten Leitung (316) und an den Datenleitungen (D0 bis D7) angeschlossen ist und auf selektive Ansteuerung (an 322) hin entweder das jeweilige Datenbyte bzw. ein diesem entsprechendes Ersatzbyte oder das aus dem betreffenden Datenbyte jeweils ausgewählte Bit bzw. ein diesem Bit entsprechendes Ersatzbit für eine Weiterleitung an den Mikroprozessor abzugeben gestattet.
2. Steuereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass zumindest acht bidirektionale Datenleitungen (D0 bis D7) vorgesehen sind.
3. Steuereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das mit Hilfe der genannten Adressenleitungen (Ag bis A10) ausgewählte Bit mittels besonderer Einrichtungen (310,314) decodiert wird.
4. Steuereinrichtung nach Anspruch 3, dadurch gekennzeichnet, dass zwischen dem ersten logischen Verknüpfungsnetzwerk (300) und der Leitung (316) zur Weiterleitung des ausgewählten Bits Einrichtungen (306,308,310,312) vorgesehen sind, die das ausgewählte Bit invertieren.
5. Steuereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das erste logische Verknüpfungsnetzwerk (300) zur Decodierung der Adresse dient, dass auch am Mikroprozessor Anschlüsse der Adressenleitungen (A8 bis A10) vorgesehen sind, und dass ausser der zur Weitergabe des ausgewählten Bits dienenden Leitung (316) ein besonderes Datenverknüpfungsglied (320-0) vorgesehen ist, durch das das betreffende ausgewählte Bit von dem ersten logischen Verknüpfungsnetzwerk (300) aus zu dem zugeordneten Anschluss des Mikroprozessors übertragen wird.
6. Steuereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass sie zur Decodierung der Adresse ein drittes logisches Verknüpfungsnetzwerk (332) mit einem Einzelbit-Eingangsanschluss (D0) und einer Anzahl von Einzel-bit-Ausgabeanschlüssen (B0 bis B7) aufweist,
dass der Einzelbit-Eingabeanschluss (D0) mit einem Daten-anschluss des Mikroprozessors verbunden ist und die Daten dieses Anschlusses zu einem der Einzelbit-Ausgabeanschlüsse (B0 bis B7) des dritten logischen Verknüpfungsnetzwerks (332) übertragen werden und dass ferner die Einzelbit-Ausgabeanschlüsse (B0 bis B7) mit ihnen zugeordneten Steueranschlüssen der gesamten Steuereinrichtung verbunden sind.
CH780477A 1976-07-01 1977-06-24 Steuereinrichtung mit einem mikroprozessor. CH630735A5 (de)

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