DE4025975C2

DE4025975C2 -

Info

Publication number: DE4025975C2
Application number: DE4025975A
Authority: DE
Inventors: Su-Whan Suwon Kr Oh
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1989-08-17
Filing date: 1990-08-16
Publication date: 1993-04-01
Also published as: DE4025975A1; HK10095A; SG152994G; GB2236932B; GB9018099D0; GB2236932A; US5388216A

Description

Die Erfindung bezieht sich auf ein Verfahren zum Organisieren eines Datenaustausches zwischen einer Schnittstelle und einer Prozessoreinheit gemäß Anspruch 1 und bezieht sich außerdem auf einen entsprechenden Datenübertragungsschaltkreis.

Allgemein weist zum Beispiel ein Laserdrucker, der eine centronics-kompatible Parallelschnittstelle verwendet, ein spezifisches Datenübertragungsverfahren zur Übertragung von Daten zwischen Übertragungssystemen auf, welches im Grunde der Regelung der Centronics folgt. Zum Beispiel wird bei einem herkömmlichen Verfahren, wenn Daten von einem anderen Datenübertragungsgerät übertragen werden, ein von einem Centronicsschnittstellen-Kabel 30 ausgegebenes Strobesignal S₁ zusammen mit dem Datenübertragungssignal übertragen, wie deutlich in Fig. 1 dargestellt. Wenn das Strobesignal S₁ erzeugt wird, wird ein Belegtsignal S₂ mit logischem H-Zustand erzeugt, um die Übertragung verschiedener Daten zu verhindern, bis die Datenverarbeitung der gegenwärtig übertragenen Daten durch eine CPU 10 vollständig durchgeführt ist. In diesem Fall wird das Belegtsignal S₂ an eine Interruptklemme der CPU 10 angelegt, um so die CPU 10 über das Empfangen der Daten zu informieren. Dann beginnt die CPU 10, die von dem anderen Datenübertragungsgerät empfangenen Daten einzulesen und an seiner Ausgangsklemme Y₁ ein Betätigungssignal S₃ an eine Betätigungsklemme ACK des Centronicsschnittstellen- Kabels 30 zu erzeugen, um das Signal zu dem anderen Daten übertragungsgerät zu senden, so daß die Beendigung des Daten empfangs dem anderen Datenübertragungsgerät angezeigt werden kann.

Etwa im gleichen Moment macht das durch den Belegtsignalgene rator 20 erzeugte Belegtsignal S₂ auf logischem H einen H-L- Übergang, um für anderen Datenempfang bereitzumachen. Wenn andererseits die CPU 10 sich in einem Zustand befindet, in welchem ein Datenempfang unmöglich ist, muß das Belegtsignal S₂ wieder auf das logische H umgesetzt werden.

Und zwar werden, wenn der Belegtsignalgenerator 20 das Be legtsignal S₂ unter der Steuerung eines ersten Steuersignals S₅ erzeugt, welches die Entstehung und das Freigeben des Be legtzustands gemäß dem Datenempfang von der CPU 10 steuert, das Belegtsignal S₂ und ein von der CPU 10 erzeugtes zweites Steuersignal S₆ einem ODER-Gatter G₁ zugeführt, welches sein logisches Kombinationsergebnis an eine Belegtklemme BUSY des Centronicsschnittstellen-Kabels 30 anlegt. Inzwischen wird das zweite Steuersignal S₆ verwendet zum Erzeugen oder Frei geben des Belegtzustands gemäß dem Erfordernis der CPU 10.

Hinsichtlich der zeitlichen Zuordnung des Betätigungssignals S₃ und des Belegtsignals S₂ nach dem Datenempfang, bei Be trachtung an dem Ort des anderen Datenübertragungsgerätes (einem Sender), geht andererseits das Belegtsignal S₂ des Empfängers (in diesem Fall das System von Fig. 1) in den lo gischen L-Zustand, nachdem der Sender einen Rahmen von Daten ausgesendet hat. Außerdem ist der Sender, wenn er das von dem Empfänger erzeugte Betätigungssignal S₃ empfängt, bereit, einen weiteren Rahmen von Daten zu senden. Es ist zu beach ten, daß diese Vorgänge mittels Software durch die CPU 10 ge steuert werden.

Wie in Fig. 3 dargestellt, empfängt das in Fig. 1 gezeigte System Daten zum Zeitpunkt t₁, liest die Daten ein mit der CPU 10 zum Zeitpunkt t₂ und erzeugt das Belegtsignal S₂ und das Betätigungssignal S₃ in der Folge zum Zeitpunkt t₃ durch den Ausgabekanal, so daß das System den Empfänger informiert, daß es zum Empfangen nächster Daten bereit ist.

Daher sendet der Sender die nächsten Daten im Fall des Zeit punktes t₃, und dann wird die CPU 10 des Empfängers wieder mit dem durch den Belegtsignalgenerator 20 erzeugten Belegt signal S₂ beliefert. Wenn mittlerweile gemäß dem herkömmli chen Verfahren, wie in Fig. 3 gezeigt, die nächsten Daten von dem Sender gesendet werden zum Zeitpunkt t₃, bei dem das Belegtsignal S₂ und das Betätigungssignal S₃ auf logisches L übergehen, ist eine vorbestimmte Zeit erforderlich für das Bestätigungssignal S₃, auf logisches H überzugehen, was eine fehlerhafte Operation der CPU 10 verursachen kann, da die Da tenverarbeitung ausgeführt werden sollte, während das Bestä tigungssignal S₃ sich noch bei dem logischen L-Zustand befin det.

Zur Lösung dieses Problems wird ein Verfahren der Verzögerung des Belegtsignals S₂ vorgeschlagen, bis das Bestätigungs signal S₃ zum Zeitpunkt t₄ auf logisches H übergeht. In die sem Fall entsteht aber das andere Problem, daß in einigen Fällen der Quittungsaustausch (das sogenannte handshaking) nur durch das Strobesignal S₁ und das Bestätigungssignal S₃ ausgeführt wird. Wenn das Bestätigungssignal S₃ in der CPU 10 durch die Software verarbeitet wird, bleibt ferner das Bestä tigungssignal S₃ etwa 10 µs lang bei dem logischen L-Zustand, währenddessen die CPU 10 nur das Bestätigungssignal S₃ bestä tigt, ohne andere Daten zu verarbeiten. Daher ist die System leistung insgesamt verschlechtert.

Falls das Belegtsignal S₂ und das Bestätigungssignal S₃ mit der Softwareverarbeitung behandelt werden, wie in den Fig. 3 und 4 dargestellt, wird außerdem das Ausgangssignal von einem Ausgangskanal Y₀ und dem anderen Ausgangskanal Y₁ erzeugt, was bewirken kann, daß die CPU 10 eine relativ lange Ausführungszeit benötigt. Eine solche lange Ausführungszeit kann in einigen Fällen als vernachlässigbare Größe angesehen werden, wenn es aber zu einer Situation kommt, welche eine große Datenmenge zur Übertragung durch die CPU handhaben sollte, wird die Systemleistung beträchtlich unerwünscht beeinflußt.

In Funkschau, Nr. 4, 1986, S. 38-41 "Transfer mit und ohne Handschlag" ist die prinzipielle Funktionsweise einer Centronics-Schnittstelle beschrieben.

Aus IBM Techn. Dis. Bull., Vol. 27, No. 1A, Juni 1984, S. 185-187 ist eine Busy-Signal-Benachrichtungslogik für eine Eingangs/Ausgangseinrichtung bekannt, bei der der Puffer in Antwort auf ein Busy-Signal von der weiteren Befehlseingabe getrennt wird.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren sowie eine Vorrichtung anzugeben, die einen schnellen und fehlerfreien Datenaustausch zwischen einer Prozessoreinheit und einer Schnittstelle ermöglichen.

Diese Aufgabe wird durch die Merkmale der Patentansprüche 1 und 2 gelöst.

Im folgenden wird die Erfindung anhand eines in der Zeichnung gezeigten Ausführungsbeispiels näher beschrieben. In der Zeichnung zeigt

Fig. 1 eine herkömmliche centronics-kompatible Schnittstellenschaltung;

Fig. 2 eine centronics-kompatible Schnittstellenschaltung;

Fig. 3 und 4 Wellenformen der Steuersignale gemäß der herkömmlichen centronics-kompatiblen Schnittstellenschaltung; und

Fig. 5 Wellenformen der Steuersignale gemäß einem Ausführungsbeispiel der Erfindung.

Unter anfänglicher Bezugnahme auf Fig. 2 umfaßt eine Schaltung - nur als eine bevorzugte Ausführungsform - eine CPU (Zentralverarbeitungseinheit) 10 zur Steuerung des gesamten Systems, an welche ein Belegtsignalgenerator 20 angeschlossen ist, um eine Interruptklemme INT der CPU 10 mit einem von diesem erzeugten Belegtsignal S₂ zu versorgen. Der Belegtsignalgenerator 20 erzeugt das Belegtsignal S₂, um die Interruptklemme INT der CPU 10 und eine Klemme BUSY des Centronicsschnittstellen-Kabels 30 über ein Logikgatter G₁ zu beliefern unter der Steuerung eines von dem Centronicsschnittstellen-Kabel erzeugten Strobesignals S₁ und eines anderen vorbestimmten Steuersignals. Das Centronicsschnittstellen- Kabel 30 ist so ausgelegt, daß es das Strobesignal S₁ erzeugt, wenn Daten von einem anderen Datenübertragungsgerät empfangen werden. Ferner ist eine Bestätigungssignalerzeugungs- Steuerschaltung 100 an das Centronicsschnittstellen- Kabel 30 angeschlossen, um die Erzeugung des Bestätigungssignals S₃₂ zu steuern, das dem Centronicsschnittstellen- Kabel 30 unter der Steuerung der CPU 10 geliefert wird. Ein Steuersignal von der Bestätigungssignalerzeugungs-Steuerschaltung 100 ist an eine CLEAR-Klemme des Belegtsignalgenerators 20 angeschlossen, um die Erzeugung des Belegtsignals S₂ zu steuern.

Betreffend den Aufbau der Bestätigungssignalerzeugungs- Steuerschaltung 100 erzeugt ein Taktgenerator 60 einen Takt vorbestimmter Frequenz, und das Taktsignal ist an eine Ein gangsklemme eines logischen UND-Gatters G₃ angeschlossen, welches mit einem spezifischen Steuersignal von einem D- Flipflop 40 eine logische Verknüpfung erzeugt in Reaktion auf das Datenverarbeitungs-Beendigungssignal S₃₁ von der CPU 10. Das Ausgangssignal des UND-Gatters G₃ wird an einen Zähler 50 angelegt, welcher das Ausgangssignal des UND-Gatters G₃ zählt, um ein Bestätigungssignalerzeugungs-Steuersignal S₈ und das Belegtfreigabesignal S₉ zu erzeugen. Dann ist der Ausgang eines UND-Gatters G₄, welches das Bestätigungs signalerzeugungs-Steuersignal S₈ und ein Rückstell-Steuer signal RESET logisch verknüpft, verbunden mit einer Lösch klemme CLT des D-Flipflop 40, welcher das Bestätigungssignal S₃₂ synchron mit dem Datenverarbeitungs-Beendigungssignal S₃₁ erzeugt. Ferner ist die Löschklemme CLR des Belegtsignalgene rators 20 mit dem Ausgang des UND-Gatters G₂ verbunden, wel ches das Rückstell-Steuersignal RESET mit dem Belegtfreigabe signal S₉ logisch verknüpft.

Wenn bei Betrieb Daten von dem anderen Datenübertragungsgerät empfangen werden, wird zum Zeitpunkt t₇ in Fig. 5 das Stro besignal S₁ von dem Centronicsschnittstellen-Kabel 30 an den Belegtsignalgenerator 20 geliefert. In diesem Moment wird von dem Belegtsignalgenerator 20 das Belegtsignal S₂ mit logi schem H erzeugt und an eine Eingangsklemme des ODER-Gatters G₁ und gleichzeitig an die Interruptklemme INT der CPU 10 an gelegt, wodurch das andere Datenübertragungsgerät informiert wird, daß sich das System in dem Datenempfangszustand befin det.

Wenn die CPU 10 die Datenverarbeitung beendet durch das Interruptsignal (nachfolgend wird der Bequemlichkeit halber auf das an die Interruptklemme INT der CPU 10 angelegte Be legtsignal S₂ Bezug genommen), dann wird das Datenverarbei tungs-Beendigungssignal S₃₁ durch den Ausgabekanal Y₁ erzeugt, welches die Bestätigungssignalerzeugungs-Steuerschaltung 100 aktiviert. Das Datenverarbeitungs-Beendigungssignal stellt den Anfangswert des Zählers 50 auf Null. Andererseits wird der D- Flipflop 40 bei der Anstiegsflanke der Datenverarbeitung ge taktet, um den logischen H-Zustand durch seine Invertier klemme an der Bestätigungssignal-Eingangsklemme ACK des Centronicsschnittstellen-Kabels 30 zu erzeugen. Das Bestäti gungssignal mit logischem H, welches das Ausgangssignal der Invertierklemme Q des D-Flipflop 40 ist, wird zum Zeitpunkt t₉ in Fig. 5 in den logischen L-Zustand verändert.

In diesem Moment beendet die CPU 10 die Centronics- Handshaking-Operation und wird bereit zum Empfangen der näch sten Daten. Da nach dem Zeitpunkt t₉ das nichtinvertierende Ausgangssignal Q des D-Flipflop 40, welches eine Eingangs klemme des UND-Gatters G₃ ansteuert, sich bei dem logischen H-Zustand befindet, wie in Fig. 5 gezeigt, wird das Taktaus gangssignal CLKout des Taktgenerators 60 über das UND-Gatter G₃ an die Takteingangsklemme CLKin des Zählers 50 geliefert, bei dem der Takt gezählt wird.

In dieser Ausführungsform ist der maximale Zählwert des Zäh lers 50 durch Einstellen des Taktgenerators 60 so eingerich tet, daß er etwa bis 10 µs zählt. Wenn der Zähler den Maxi malwert erreicht, geht daher das Bestätigungssignal S₃₂ zum Zeitpunkt t₁₁ in den logischen H-Zustand über. In diesem Fall geht das Belegtsignal S₂ in den logischen L-Zustand über zum Zeitpunkt t₁₀, bei dem der Zählwert die Hälfte, das heißt 5 µs, des maximalen Zählwertes (10 µs) beträgt. In diesem Mo ment wird das Belegtfreigabesignal S₉ von dem Zähler 50 über das UND-Gatter G₂ an den Belegtsignalgenerator 20 geliefert, was den Belegtzustand freigibt. Daher ist es zum Zeitpunkt t₁₀ möglich, die nächsten Daten zu empfangen.

Wie oben festgestellt, kann die Systemleistung verbessert werden, da die CPU 10 die Erzeugung des Belegtsignals und des Bestätigungssignals nur durch das Bestätigungssignalerzeugungs-Steuersignal steuert. Ferner ist es im Unterschied zu dem herkömmlichen Verfahren bei dem Verfahren nicht erforderlich, etwa 10 µs zu verschwenden, da die CPU 10 die Erzeugung des Bestätigungssignals durch einmaligen Kanalzugriff beendet. Ein weiterer Vorteil der Erfindung liegt darin, daß in dem Fall, in dem das Übertragungssystem eine CPU relativ niedriger Geschwindigkeit benutzt, eine stabile und genaue Datenübertragung sichergestellt ist, da das Belegtsignal und das Bestätigungssignal durch die Hardware-Basis erzeugt werden, bei Zuteilung einer ausreichenden Zeitspanne.

Claims

1. Verfahren zum Organisieren eines Datenaustausches zwischen einer Schnittstelle (30), vorzugsweise einer Centronics-Schnittstelle und einer Prozessoreinheit (10) unter Verwendung einer Busy-Logik (20) und einer Acknowledge-Logik (100), mit folgenden Schritten:

- Empfangen eines Strobe-Signals von der Schnittstelle (30) an der Busy-Logik (20) und in Antwort darauf Erzeugen eines Busy-Signals in der Busy-Logik (20) und Weiterleiten dieses Signals an die Schnittstelle (30),
- Erzeugen eines Beendigungssignals in der Prozessoreinheit (10), wenn eine bisher andauernde Datenübertragung beendet ist und Weiterleiten dieses Signals an die Acknowledge-Logik (100),
- Erzeugen eines Acknowledge-Signals in der Acknowledge-Logik (100) in Antwort auf das Beendigungssignal und Weiterleiten dieses Acknowledge-Signals an die Schnittstelle (30),
- Starten eines Zählers (50) in der Acknowledge-Logik (100) in Antwort auf das Beendigungssignal,
- Rücksetzen des Busy-Signals durch die Acknowledge-Logik (100), wenn ein erster vorgegebener Zählerstand von dem Zähler (50) erreicht wird, und
- Rücksetzen des Acknowledge-Signals durch die Acknowledge-Logik (100), wenn ein zweiter Zählerstand, der auf den ersten Zählerstand folgt, erreicht wird.

2. Datenübertragungsschaltkreis mit einer Prozessoreinheit (10), einer Busy-Logik (20), einer Acknowledge-Logik (100) und einer Schnittstelle (30), vorzugsweise einer Centronics-Schnittstelle, wobei
die Busy-Logik (20) von der Schnittstelle (30) ein Strobe-Signal empfängt und in Antwort darauf ein Busy-Signal erzeugt, welches der Schnittstelle (30) zugeführt wird,
die Prozessoreinheit (10) mit der Acknowledge-Logik (100) verbunden ist und nach Beendigung einer momentanen Datenübertragung ein Beendigungssignal an die Acknowledge-Logik (100) ausgibt, die Acknowledge-Logik (100) in Antwort auf das Beendigungssignal ein Acknowledge-Signal, das der Schnittstelle (30) zugeführt wird, erzeugt, ebenfalls in Antwort auf das Beendigungssignal einen internen Zähler (50) startet, bei Erreichen eines ersten vorgegebenen Zählerstandes ein Signal an die Busy-Logik (20) abgibt, das veranlaßt, daß das Busy-Signal zurückgenommen wird und bei Erreichen eines zweiten Zählerstands, der auf den ersten Zählerstand folgt, das Acknowledge-Signal zurücknimmt.

3. Verfahren bzw. Vorrichtung nach Anspruch 1 bzw. 2, bei dem der erste Zählerstand halb so groß ist wie der zweite Zählerstand.

4. Verfahren bzw. Vorrichtung nach mindestens einem der vorhergehenden Ansprüche, bei dem der erste Zählerstand einer Zeitperiode von 10 µsek entspricht.

5. Verfahren bzw. Vorrichtung nach mindestens einem der vorhergehenden Ansprüche, bei dem das von der Busy-Logik (20) erzeugte Busy-Signal auch an die Prozessoreinheit (10) weitergeleitet wird.