WO1992005559A1 - Semiconductor storing device - Google Patents

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WO1992005559A1
WO1992005559A1 PCT/JP1991/001233 JP9101233W WO9205559A1 WO 1992005559 A1 WO1992005559 A1 WO 1992005559A1 JP 9101233 W JP9101233 W JP 9101233W WO 9205559 A1 WO9205559 A1 WO 9205559A1
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WO
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voltage
circuit
write
memory cell
writing
Prior art date
Application number
PCT/JP1991/001233
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English (en)
French (fr)
Inventor
Hideo Kato
Masamichi Asano
Shinji Saito
Shigeru Matsuda
Original Assignee
Kabushiki Kaisha Toshiba
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Publication date
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    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
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    • G11C16/10—Programming or data input circuits
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Definitions

  • the present invention relates to a semiconductor memory device using an electrically erasable non-volatile transistor, and more particularly to a semiconductor memory device which operates on a single v power supply without using an external high voltage power supply for writing and erasing. And a semiconductor memory device suitable for use in
  • EPROM Electrically erase and rewrite stored data
  • EPROM Electrically erase and rewrite stored data
  • This EPROM does not require the use of ultraviolet light to erase stored contents, unlike EPROM. This allows the user to form a system and electrically erase and rewrite data while mounted on the board.
  • a semiconductor integrated circuit for example, a flash type EEEPROM with an 8-bit configuration is configured as shown in FIG.
  • a 0 to A i are low-address input signals, which are amplified and shaped by the low-address buffer circuit 1 and then input to the one-to-one decoder circuit 2.
  • B i + 1 ⁇ B- is the column address input signal and the column address is
  • the row decoder circuit 2 selects only one gate line WL from a memory cell array 5 having a plurality of memory cells MC.
  • the column decoder circuit 4 selectively controls the gate 6 A in the column selection gate circuit 6, and one bit line BL of the memory cell array 5 is provided for each I / O, and eight lines are provided for convenience. Just choose.
  • one memory cell transistor MC is selected from the memory cell array 5 for each I / O, and eight memory cell transistors MC are conveniently selected.
  • the eight information of each of these selected memory cells MC is detected and amplified by each sense amplifier circuit 7.
  • the eight outputs of each sense amplifier circuit 7 are simultaneously read out of the chip via each output buffer circuit 8.
  • the memory cell array 5 is composed of eight memory cell array units (MCAU) 5A.
  • each unit 5A has a 4-lead line WL and a 4-bit line BL, and is shown as having 16 memory cells MC and four reference memory cells RMC. ing.
  • Four gates 6A in the column selection gate circuit 6 are also provided corresponding to the 4-bit line BL.
  • One of these gates 6 A is turned on by the column decoder circuit 4.
  • the reference memory cell RMC has a reference bit line RB with a reference gate RBT on the way. Connected to sense amplifier circuit (SA) 7 via L.
  • SA sense amplifier circuit
  • the NCE force applied to the write control circuit 10 at each operation is set to “0”. In addition, during read operation, it is set to "0" due to NOE force.
  • the writing circuit 10 sets the potential of the bit line BL according to the read data. That is, the write circuit 10 supplies a high potential to the bit line BL selected by the input address signal when writing data is high and a low potential when it is "1". At this time, a high potential is also output to the read line WL selected by the input address signal.
  • the selected read line WL and the bit line BL to which data is to be written have a high potential.
  • the hot electron generated near the drain D of the memory cell MC is injected into the floating gate FG of the memory cell MC.
  • the threshold voltage of the memory cell MC is shifted in the positive direction, and the data is stored in memory.
  • the threshold voltage of the memory cell MC is not
  • the gate of the erase gate EG is set to a high voltage by the output from the
  • Fig. 46 to Fig. 49 are used for such E EPROM.
  • FIG. 3 is a diagram showing a representative memory cell.
  • Figure 46
  • FIG. 47 is a plan view of the turn, and FIG. 47 is taken along line BB ′ of FIG.
  • Fig. 48 is a cross section taken along line C-C 'in Fig. 27.
  • 3 1 is the floating gate made of the first polycrystalline silicon layer
  • the electrode, 32 consists of the second polycrystalline silicon layer.
  • the gate electrode is composed of a third polycrystalline silicon layer.
  • 34, 35 are drains and saws composed of N-type diffusion regions.
  • 36 are bit lines consisting of an annealed layer, and 37 is the top
  • drain 34 and bit line 36 To connect drain 34 and bit line 36.
  • ⁇ Tact hole, 38 is the gate of the floating gate transistor.
  • Insulating film, 39 is floating gate electrode 31 and erase gate electrode
  • An insulating film consisting of a 0-N-0 structure (a three-layer structure composed of an oxide film and a nitride film and a mono-oxide film) is provided.
  • Reference numeral 41 denotes a portion between the erase gate electrode 32 and the control gate electrode 33.
  • An insulating film made of a 0—N-0 structure film is provided on the substrate, 42 is a gate insulating film in a selective transistor region using a third polycrystalline silicon layer as a gate electrode, and 43 is a field.
  • the insulating film 44 is an interlayer insulating film.
  • Figure 49 shows the equivalent circuit of a memory cell with such a device structure.
  • S is a source
  • D is a drain
  • FG is a floating gate
  • CG is a control gate
  • EG is an erase gate.
  • the memory cell is Rutoki adopted each operating mode, the potential of each node, i.e., controls gate potentials v ee, drain potential v D, the source electric potential v s, erase gate one Bok potential v Ee and floating Table 1 shows the state of the gate.
  • Table 1 shows the bias state of each terminal of the memory cell equivalent circuit of FIG.
  • the control gate CG, the drain D, and the source S are set to 0 V, and the erasing gate EG is set to a high potential (for example, 1 2 V).
  • the erasing gate EG is set to a high potential (for example, 1 2 V).
  • the control gate CG is set to a high potential
  • the erase gate EG is set to 5 V
  • the source S is set to 0 V.
  • the drain D is set to a high potential or a low voltage according to data to be written to the memory cell MC.
  • the sense amplifier 7 When reading data from the memory cell MC, set the control gate CG to 5 V, the erase gate EG to 0 V, the source S to 0 V, and apply about 1 V to the drain D. ⁇ At this time, the sense amplifier 7 detects whether the memory cell is turned on, that is, whether the current flows, and reads the data of the memory cell MC by the output buffer 8.
  • Figure 50 shows the write of Figure 45 to illustrate the write. This is a circuit extracted from a part of the control circuit 1 ⁇ , the column gate transistor 6 and the memory cell MC.
  • Figure 51 shows the relationship between I pp flowing through the memory cell MC during writing and the drain voltage V DD.
  • FIG. LT in FIG. 50 indicates a write load transistor of the write circuit 10.
  • the write load transistor LT and the column selection gate transistor 6A function as a resistor R that controls a write operation point during writing. That is, as shown in FIG. 51, at the time of writing, operation is performed at points 0 P 1 and OP 2 where the cell characteristic CC and the load characteristic LC of the resistor R intersect.
  • the combined resistance R of the write load transistor LT and the column gate transistor 6A is set to 2.5 ⁇ .
  • the resistance of the column gate transistor 6A is set to a low value when reading data at high speed.
  • the resistance R is mainly determined by the write load transistor LT.
  • each gate of Karamuge phototransistor 6 A and the write load transistor LT not boosted more than the write power supply V pp, it may be due Unishi the V pp voltage is output as it is.
  • drain of the memory cell MC voltage is threshold amount drop of the write load transistor LT from V pp.
  • the load characteristics are represented by LC2.
  • a write current of 0.5 raA flows.
  • the write current at the time of writing can be changed by changing the operating point at the time of writing.
  • FIG. 52 is a configuration diagram of an EEPROM using the memory cells of FIGS. 46 to 49, and shows a so-called flash EEPROM.
  • a knot configuration having an output of 8 bits is shown.
  • the memory cells 430 are arranged in a matrix of m rows and n columns for each bit, and the sources of all these cells are commonly connected to the terminal SS.
  • the control gates of the plurality of memory cells are connected to row lines WL1 to WLm. These row lines WL1 to WLm are connected to a row decoder 431.
  • the drains of a plurality of memory cells are connected to the column lines DL1 to DLn.
  • the column lines DL 1 to DL n are enhancement-type column selection transistors 4 3 3 — 1 to which the outputs of the column selection lines CL 1 to CL n connected to the column decoder 4 32 are input to the gate.
  • a write enhancement load transistor 434-1-- 4 34-8 are gunshot.
  • Outputs ND in * 1 to ND in * 8 from the write data control circuits 435-1 to 4 3 5-8 are input to the gates of these transistors.
  • the write data D in 1 to D in 8 are input to the write control circuit 4 3 5 1 to 4 3 5 8 through external terminals.
  • the V pp pin is connected for the write power.
  • a high voltage from the Vpp terminal is supplied to the row decoder 431 and the column decoder 432 through the high voltage switching circuit 436 in order to apply a high voltage at the time of writing.
  • the output side of the source voltage control circuit 437 to which a high voltage is supplied from the Vpp terminal is connected to the common source SS.
  • Read sense amplifiers 438-1 to 438_8 including read load transistors are connected to the common connection points N-1 to N-8.
  • Output circuits 4 3 9 1 1 to 4 3-8 for outputting memory cell data to external terminals are connected to output sides of 8-1 to 4 38-8, respectively.
  • 12 V is supplied to the external high-voltage power supply terminal Vpp. From the VPP terminal, a high voltage of 12 V is supplied to a row decoder 431 and a column decoder 432 through a switching circuit 436. Address signals An, the column selecting line and the row line that is selected by A R, 1 single memory cell for each output bit is selected. That is, in the figure, eight memory cells are simultaneously selected. 12 V is applied to the selected row line (eg, WL 1) and column selection line (eg, CL 1).
  • write load transistor 434— :! To 434-8 are always off, and the SW output from the high-voltage switching circuit 436 becomes the Vcc voltage (5 V).
  • the data (“1” or "CT") of the memory cell selected by the column decoder and the row decoder is sensed and amplified by the sense amplifier 438-11 to 438-8, and the output circuit 439-1 to 439 — Output to the external output terminal through 8.
  • Such an EEPR0M can reduce the size of the memory cell and is suitable for increasing the capacity.
  • writing is performed by an impact ionization method. For this reason, at the time of writing, the drain current of the memory cell flows about 5 mA for 8 bits.
  • the gate insulating film is thin, when a high voltage is applied to the source, a leak current between the band and the band occurs at the junction near the source, and a 2-3 mA current flows from the source to the substrate. Electric current flows. Therefore, such an EEPROM requires a high-voltage power supply with a large current supply capability as a high-voltage power supply VP p dedicated to writing and erasing.
  • Vcc 5 V
  • VPP (12 V)
  • Vcc 5 V
  • VPP (12 V)
  • EEPR0M1 has a problem that it is difficult to configure a system because a Vpp terminal is provided in addition to the Vcc and Vss terminals.
  • 401 is no. , 402, 402, ... are lead terminals, 402 a, 402 a are lead terminals 400, 402, ... protruding pins, 40
  • Reference numeral 3 denotes a head
  • reference numeral 404 denotes a chip
  • reference numeral 405 denotes a bonding wire.
  • the present invention has been made in view of the above. It is an object of the present invention to provide a single power supply as a power supply for writing, and to reduce a writing current flowing particularly at the time of writing to achieve stable reading and writing.
  • An object of the present invention is to provide a non-volatile semiconductor memory capable of realizing the operations of,, and erase.
  • writing to a memory cell is not performed simultaneously for all bits, but is performed for every predetermined number of memory cells. For example, in the case of 8I ⁇ 0, the operation is performed eight times for each bit, and the operation is performed four times for two bits. For this reason, the write current value flowing at a certain time becomes small. As a result, writing can be performed with power supplied from the internal power supply.
  • the boost for writing is performed by the booster of the booster circuit, and the charge from the booster is stored in the capacitance.
  • the data for the writing is latched for a certain period based on a signal from the writing control circuit.
  • the power supply for writing is switched between an internal power supply and an external power supply by a switching circuit.
  • the operating point of the memory cell is set so that the write current has a small value.
  • the memory cell, column gate transistor, and write load transistor are connected in series.
  • the suppression of the write current is performed, for example, in the following two modes. First, by controlling the voltage applied to the gate of the write load transistor (for example, lowering it by 3 V or more), the operating point potential of the memory cell can be reduced. This is done by setting the potential between the electron injection potential to one tinting gate and the breakdown potential.
  • the combined resistance of the write transistor and the column transistor is increased, and the output of the mouth decoder is output later than the output from the column decoder. Also, for example, as described above, even in the case of 8 IZ0 and the one written at the time of 8 bits, it is possible to switch between the internal power supply and the external power supply.
  • the booster circuit has a booster for boosting the internal power supply voltage, and a capacitance for receiving the output of the booster. For this reason, the boosted voltage is output as a write voltage or an erase voltage via the capacitance. As a result, a sufficient amount of write or erase voltage is supplied from the booster circuit, and stable writing or erasing is performed.
  • a booster circuit for generating a high voltage from a single power supply Vcc is built in, and the output of the booster circuit is supplied to a capacitor having a relatively large capacity to store electric charges. At least one of writing and erasing is performed using the electric charge of the capacitor. This allows writing and erasing without using a high-voltage power supply for programming.
  • FIG. 1 is an overall circuit diagram of one embodiment of the present invention.
  • Figure 1 A is an overall circuit diagram of another embodiment of the present invention.
  • FIG. 2A is an overall circuit diagram of still another embodiment of the present invention.
  • Figure 2 is a timing chart showing the operation.
  • Figure 3 is a circuit diagram showing the sense amplifier.
  • Figure 4 shows the charge pump control circuit of the charge pump circuit.
  • Figure 5 shows the write circuit control circuit.
  • Figure 6 shows the circuit diagram of one of these power centers.
  • Figure 7 is a timing chart showing the operation timing.
  • Figure 8 shows the signal WE i output circuit.
  • Figure 9 shows the charge pump circuit.
  • Figure 10 shows the write circuit.
  • Figure 11 shows different examples of power supply switching.
  • Figure 12 shows different examples of power switching.
  • FIG. 13 is a graph showing another example of the present invention.
  • Figure 14 shows the circuit diagram.
  • FIG. 15 is a graph showing still another example of the present invention.
  • Figure 16 shows the circuit diagram.
  • FIG. 17 is a plane pattern diagram of a two-layer memory cell as a different application target of the present invention.
  • FIG. 18 is a cross-sectional view taken along line BB ′ of a two-layer memory cell as a different application target of the present invention.
  • FIG. 19 is a cross-sectional view taken along line CC 'of a two-layer memory cell as a different application target of the present invention.
  • FIG. 20 is an equivalent circuit diagram of a two-layer memory cell as a different application target of the present invention.
  • 21A and 21B are a plan view and a partially enlarged view of another embodiment of the present invention.
  • FIG. 22A and 22B are a cross-sectional view and a partially enlarged view of still another embodiment of the present invention.
  • FIG. 23 is a cross-sectional view of still another embodiment of the present invention.
  • FIG. 24 is a sectional view of still another embodiment of the present invention.
  • 25A and 25B are a new view and a plan view of still another embodiment of the present invention.
  • FIG. 26 is a circuit diagram showing an embodiment of the present invention.
  • FIG. 27 is a circuit diagram showing the configuration of the column decoder in FIG. 26
  • FIG. 28 is a circuit diagram showing the configuration of the row decoder in FIG. 26
  • FIG. 29 is a configuration of the write data control circuit in FIG. Circuit diagram
  • Fig. 30 is a circuit diagram showing the configuration of the source voltage control circuit in Fig.
  • FIG. 31 is a circuit diagram showing the configuration of the booster circuit in Fig. 26, and Fig. 32 is the connection between the chip and the capacitor
  • FIG. 33 is a rough diagram showing a voltage change in the operating state in FIG. 26, and
  • FIG. 34 is a plan view showing an embodiment in which a capacitor is housed in a package as a dedicated chip.
  • Fig. 35 is a cross-sectional view of an element showing the structure of a capacitor chip
  • Fig. 36 is a cross-sectional view of an element showing an example in which a capacitor is formed in a trench structure
  • Figs. 37 and 38 show a capacitor formed in a chip.
  • FIG. 39 shows another example of the present invention.
  • FIG. 39 shows another example of the present invention.
  • FIG. 40 is a circuit diagram showing still another embodiment of the present invention for detecting a boosted voltage
  • FIG. 41 is a circuit diagram showing a configuration of the boosted voltage detection circuit in FIG. 40
  • FIG. I s a circuit diagram showing a configuration of a circuit for generating a reference voltage in FIG. 40
  • FIG. 43 is a rough graph showing a change in voltage in an operation state in FIG. 40
  • FIG. FIG. 9 is a circuit diagram showing still another embodiment to be performed.
  • Figure 45 is a circuit diagram of a conventional example.
  • Figure 46 is a plane pattern diagram of a conventional memory cell.
  • Figure 47 is a cross-sectional view of a conventional memory cell taken along line BB.
  • Figure 48 is a cross-sectional view of a conventional memory cell taken along line CC.
  • Figure 49 is an equivalent circuit diagram of a conventional memory cell.
  • Figure 5 ⁇ is a circuit diagram of the main part of the conventional example.
  • Fig. 51 is a graph showing the characteristics of the main parts of the conventional example.
  • FIG. 52 is a circuit diagram showing a configuration of a conventional EEPR0M, and
  • FIG. 53 is a plan view showing a conventional EEPROM which needs to supply a program voltage.
  • FIG. 1 shows an example of a nonvolatile semiconductor memory as one embodiment of the present invention.
  • the differences from the conventional nonvolatile semiconductor integrated circuit shown in FIG. 45 are as follows. That is, in FIG. 45, the write power is supplied directly from the external power supply to the write circuit to the write circuit. On the other hand, in FIG. 1, the write power to the write circuit 10 is supplied by boosting the power supply voltage V ee by the charge pump circuit 21 inside the chip. In FIG. 45, the write operation is performed simultaneously for 8 bits at the time of writing. On the other hand, in Fig. 1, writing is performed 8 bits in order for each bit. That is, in FIG. 1, control signals WE0 to WE7 for performing writing of eight bits in order one bit at a time are input to the writing circuit 10 from the writing control circuit 2 °.
  • FIG. 1 is the same as FIG. 45.
  • the elements denoted by the same reference numerals as those in FIG. 26 indicate the same elements as those in FIG.
  • FIG. 1 reading from each memory cell is performed in substantially the same manner as in FIG. That is, Fig. 1 In the above, AA. Is a low address input signal, which is amplified by the low address buffer circuit 1 and then input to the first decoder circuit 2. B i + 1 to B j are column address input signals, which are amplified and shaped by the column address * nofer circuit 3 and then input to the column decoder circuit 4.
  • the row decoder circuit 2 selects only one read line WL of the memory cell array 5 having a large number of memory cells MC.
  • the column decoder circuit 4 controls the column selection gate 6 to control one bit line BL of the memory cell array 5 for each IZ 0, for convenience only eight.
  • one memory cell transistor MC is selected from the memory cell array 5, one for each IZO, and conveniently eight. Eight pieces of information of these selected memory cells MC are detected and amplified by each sense amplifier circuit 7. The eight outputs of each sense amplifier circuit 7 are read out of the chip via each output buffer circuit 8.
  • data writing is performed as follows.
  • write control signals WE0 to WE7 for controlling the write circuit 10 for each bit independently from the write control circuit 20 are set to 10 It is input to each write circuit 10.
  • the write circuit 10 sequentially writes I0 and the like one bit at a time. Generates a pulse signal to perform writing.
  • the write control circuit 20 applies the control signal NWE * to the charge pump circuit 21 and separately raises the power supply to the write power supply V pp '. Then, the write control signals WE i (WE 0 to WE 7) generate pulse signals in order, and when the pulse signal of the last bit (I Z07) ends, a write end signal (polling) is generated.
  • the operation of the memory of FIG. 1 will be described in detail with reference to the timing chart of FIG.
  • the address input signals An to Ai and Bi + 1 to Bj change to write data sequentially to the memory cell at a certain address. Accordingly, one row is selected from the memory cell array to sequentially select one memory cell for writing data by the row decoder circuit 2, the column decoder circuit 4, and the column selection gate circuit 6. Are selected, and bit lines of different I ⁇ are sequentially selected.
  • the address input signal changes, and the memory cells are sequentially selected by one bit.
  • the external program control signal NPGM changes from "1" to "0".
  • the chip control signal NCE is at the output buffer control signal N0E level "1”
  • the program control signal NPGM is at the level, and the logic inside the chip is set to be in the write mode.
  • NP GM force ⁇ "1" ⁇ "0” changes Mode.
  • the charge pump control signal NWE * becomes "0"-"1", and the inside of the chip enters the write mode.
  • the charge pump circuit 21 starts operating to increase the write potential ⁇ ⁇ ′ to, for example, 13 V.
  • the program signal PRO changes from “0" to "1" after a predetermined time (T) has elapsed.
  • the write circuit control signals WE i (WE 0 to WE 7) for controlling the write circuit 10 of each I 0 are generated, for example, in that order.
  • the write circuit control signal WE i goes to the “1” level, the write circuit 10 sends a write signal to the bit line BL of the selected memory cell MC based on the data latched by the data latch circuit. High or low potential is supplied.
  • the polling signal Po1ing becomes “1" level so that the CPU etc. can determine that it is in the write mode.
  • the width of the time T from when the charge pump control signal NWE * power becomes “1” to when it becomes the program control signal PR0 power "1" is connected to the output terminal of the charge pump circuit 21. It must be set long enough to charge the stored charge storage capacitance, for example, about 1 msec.
  • the time ⁇ is set by the internal delay circuit. Instead, when the voltage level of the output signal V pp 'of the charge pump circuit 21 is detected and boosted to a predetermined voltage (for example, 13 V), the program control signal PR 0 is automatically generated. May be configured.
  • the high potential used for writing and erasing is boosted by the charge pump circuit 21 inside the chip, and in particular, the writing current flowing during writing is
  • the charge pump circuit 21 stores the charge as a charge in a capacitance connected to the output of the charge pump circuit 21. For this reason, when the write current is large, the boosted write voltage cannot be maintained for a predetermined time required for writing, and the potential drops instantaneously.
  • the write The read circuit 10 is controlled by the write circuit control signal WE i and is activated one bit at a time. Therefore, the write current flows only one bit at a time. For this reason, a sufficient write current can be supplied from the charge stored in the capacitor connected to the output section of the charge pump circuit 21. Thus, a semiconductor integrated circuit having a large operation margin can be realized.
  • FIG. 3 shows an EEPROM using a differential amplifier as a sense amplifier, and particularly shows a memory cell array unit MCAU, a column selection gate 6A, and a sense amplifier circuit (SA) 7.
  • MC is a memory cell composed of a floating gate type MOS transistor
  • RMC is a reference memory cell (a dummy cell) composed of a floating gate type MOS transistor
  • WL is a word line
  • BL is a bit line
  • RBL RBL. Is a reference bit line
  • 2 is a row decoder
  • 4 is a column decoder
  • B6A is a transistor for column selection gate
  • RBT is equivalent to one transistor 6A for column selection gate. This is a dummy bit line selection transistor.
  • a potential is applied to the gate and the transistor is inserted into the reference bit line RBL.
  • BAS column selection Gate transistor 6A is connected in parallel to the bus line
  • LD1 is the first load circuit connected to this bus line BAS
  • LD2 is the first load circuit connected to this reference bit line RBL. 2 is a load circuit. What is the potential Vin of the bit line BL 'on the output side of the first load circuit LD1 and the potential (reference potential) Vref of the reference bit line RBL' on the output side of the second load circuit LD2?
  • SA differential amplifier type sense amplifier circuit
  • the first load circuit LD 1 and the second An N-channel transistor N5 to which a signal NST is applied to the gate is connected between the load circuit LD2.
  • a P-channel transistor P3 to which the signal ST is applied to the gate and the gate A CMOS transfer gate MTG, which is connected in parallel to an N-channel transistor N6 to which an inversion signal NST is supplied, is connected.
  • a P-channel transistor P4 for activation control for supplying an inversion signal NST to the gate is connected between the Ve power supply and the data detection circuit section 28. I have.
  • the data detection circuit unit 28 is in a non-operating state, and the current consumption is reduced.
  • the data detection circuit 2 Between the output terminal 0T of 8 and the ground terminal, a ⁇ channel transistor # 7 ⁇ to which an inverted signal NST is applied to the gate is connected.
  • the first load circuit LD1 is provided with a ⁇ channel transistor ⁇ 5 to which a signal S is applied to the gate.
  • the second load circuit LD2 is also provided with a ⁇ channel transistor # 6 ⁇ to which a signal S # is applied to the gate.
  • the reference potential Vref of the reference bit line RBL ′ generated based on the data of the reference memory cell RMC and the data read from the selected memory cell are
  • the sense amplifier circuit compares the potential Vin of the bit line BL ′ generated on the basis of the detected potential with the sense amplifier circuit. Based on the comparison result, the storage data in the memory cell is detected and output to the output buffer circuit 8.
  • the internal chip enable signal is activated by the chip enable buffer circuit.
  • the speed is delayed because there is a time delay to enter the active state.
  • the signals ST and NST are used in view of this. That is, the signals ST and NST are for reading data from the memory cell at higher speed when the chip control signal changes. Further, the signals ST and NST are the potentials of the bit lines from which data is read from the memory cells. It is also used to control Further, this signal ST and its inverted signal NST are used to set the potential of the bit line from which data is read from the memory cell to "1",
  • the write control circuit 20 includes a charge pump control circuit and a write circuit control circuit.
  • Fig. 4 shows the charge pump control circuit
  • Figs. 5 to 8 show the write circuit control circuit.
  • the internal chip enable signal CE * is based on an external chip enable signal NCE. This signal is generated by a single buffer circuit (not shown), and is used to set the integrated circuit chip to an operation state or a standby state.
  • the signal N 0 E * is a signal generated by an out enable buffer circuit (not shown) based on an external error enable control signal N 0 E, and is used to activate the output buffer circuit. This is a signal for setting a high impedance state.
  • the signal PGM * is an internal signal generated by a PGM buffer circuit (not shown) based on an external program control signal PGM.
  • v ee is the power supply potential
  • v ss is the ground potential.
  • the above signals CE *, N * E * and PGM * are input to a three-input NAND gate NA1.
  • the output of this NAND gate NA 1 is input to inverter I 1.
  • the output NWE * of the inverter I 1 is input to the data latch pulse generator 31, the program signal generator 32, and the ring oscillator circuit 33.
  • the signal NWE * is input to the first delay circuit 31A.
  • the output (in-phase with the input) of the delay circuit 32 and the signal NWE * are applied to the two-input NAND gate NA2.
  • the output of this NAND gate NA 2 and the signal NWE * are applied to the dual input gate NA 3.
  • the output of gate NA 3 is applied to inverters 12.
  • NOR gate NAND gate
  • the output DLP of NA3 and the output NDLP (inverted signal) of inverter I2 control the data latch circuit.
  • the signal NWE * is input to the second delay circuit 32A.
  • the output of the delay circuit 32 A (the output having the same phase as the input obtained by delaying the input signal by a predetermined time T) and the signal NWE * are input to the two-input NAND gate NA4.
  • the output of the gate NA4 is input to inverters I3 and I3A.
  • the output signals PRO and NPRO (inverted signals) of the inverters 13 and 13 control the write circuit control circuit.
  • the ring oscillator circuit section 33 has a two-input NAND gate NA5.
  • the output of the transfer gate TG2 and the signal NWE * are added to the gate NA5.
  • the transfer gate TG 2 includes a p-channel tiger Njisuta T p V ss potential given et a in the n-channel tiger Njisuta T n and gate given the V ee potential is connected in parallel to the gate .
  • the output of the NAND gate NA5 is applied to one end of a transfer gate TG1 having the same configuration as the transfer gate TG2 via an inverter I4.
  • the other end of the transfer gate TG1 is connected to one end of the transfer gate TG2 via an inverter I5.
  • transfer gate TG 1 the source to one end of the TG 2, n-channel tiger V ss potential is applied to the drain Njisuta CP 1, CP 2 are connected.
  • the output of the ring oscillator circuit section 33 is input to a charge pump clock pulse circuit section 34 and a write load control circuit clock pulse circuit section 35.
  • the output from the ring oscillator circuit 33 is input to the inverter I6.
  • the write load control circuit clock pulse circuit section 35 has a two-input NAND gate NA6.
  • the output of the ring oscillator circuit section 33 and the output P RO of the program signal generation circuit section 32 are input to the gate NA 6.
  • Inverters I 9 and I I 0 are connected in two stages to the output terminal of the NAND gate NA 6. A and N A from them are input to the write control circuit 20.
  • counter circuits C1 to C7 are connected in series. All the counter circuits C1 to C7 have the same configuration.
  • the power counter circuit C1 is shown in FIG. 6 as described later in detail.
  • Inputs A and NA from the charge pump control circuit shown in Fig. 4 are input to the first-stage counter circuit C1.
  • the outputs F l and NF 1 of the first-stage counter circuit C 1 are input to the second-stage counter circuit C 2. This is repeated for each counter circuit.
  • a polling signal Poling is output from the seventh-stage counter circuit C7.
  • the output from the countdown circuit C3 to C7 is shown in Figure 7 ⁇ And, as shown in Figure 8, the fourth, fifth, and sixth-stage counters—the outputs of circuits C4, C5, and C6 A 4 / NA 4, A 5 / NA 5, A 6 ZN A 6 and the program signal PR 0 are input to a 4-input NAND gate NA 7.
  • the output of that gate NA 7 is applied to the inverter I 11, and the write It is output as the road control signal WE i. That is, a pulse having a period twice as long as the period of the basic clocks A and NA is generated for each stage of the counter circuit (FIG. 7). Therefore, connect as many stages as possible to obtain the clock width required for writing (for example, three stages).
  • a pulse having a predetermined write time width can be set.
  • the counter circuits C1 to C7 are well-known circuits.
  • a and N A are input, and F 1 and N F 1 are output.
  • F1, NF1 is equivalent to N A1, A1.
  • FIG. 9 shows an example of the charge pump circuit 21.
  • one charge pump circuit is connected a charge pump Interview Stevenage preparative ⁇ UN n of n stages in series.
  • the unit UN has an n-channel transistor N17 whose drain and gate are connected to the power supply. This transistor The gate and drain of an n-channel transistor N18 are connected to the source of the transistor N17.
  • One end of the capacitance CP3 is connected to a connection point (ND1) between the transistors N17 and N18.
  • the other end of the capacitance CP3 is connected to a capacitance CP3 to which a signal ⁇ 1 from the charge pump control circuit in FIG. 4 is input.
  • Unit UN 2 has an n-channel transistor N 1 9 which drain and gate are Se' to the power supply V ce.
  • the gate and drain of an n-channel transistor N20 are connected to the source of the transistor N19.
  • the source of the transistor N18 is connected to the connection point (node ND2) between these transistors N19 and N20.
  • one end of the capacitance CP4 is connected to this connection point ND2. It is connected.
  • the other end of the capacitance CP4 receives a signal ⁇ 2 from the charge pump control circuit.
  • Other Units UN. ⁇ UN- have the same configuration as above. That is, odd-numbered units are configured in the same manner as unit UN ⁇ , and even-numbered units are configured in the same manner as unit 2 .
  • the output of the last unit UN n is the boosted voltage V pp '. This output terminal is connected to a charge storage capacitance C and a limiter circuit LM for raising the boosted potential to a predetermined voltage.
  • each node ND. 1 to N D n is V cc - V thn (where V thn is n-channel it Njisu evening threshold voltage) has become.
  • the mode becomes the write mode, and the clock signals 0 1 and ⁇ 2 are generated.
  • the second-stage node ND 2 is 2 Vcc
  • FIG. 10 shows a write load circuit. In this circuit,
  • D. uti is a data input to be written to a memory cell.
  • the D. and the data latch pulse NDLP are input to a two-input NOR gate NR 1 in the write circuit.
  • An inverter I 12 is connected to the output side of the NOR gate NR 1.
  • the transfer gate TG3 is connected to the output side of the inverter I12. This gate TG 3 is
  • a p-channel transistor whose latch signal is supplied to the gate and an n-channel transistor whose gate is supplied with the latch signal DLP are connected in parallel.
  • a data latch circuit DL for latching write data to a memory cell is constituted by the inverters I13 and I14, the transfer gate TG3, the p-channel transistor P2, and the n-channel transistor N2. ing.
  • the output of the inverter I15 is input to a two-input NAND gate NA8 together with the write circuit control signal WEi.
  • An inverter I16 is connected to the output side of the NAND gate NA8 via an n-channel transistor N34 which is supplied with power V ⁇ to the gate.
  • the drain is connected to the output V ⁇ 'of the charge pump circuit, and the gate is supplied with the output of the inverter I 16.
  • Transistor P3 is connected, and the output dini of inverter 1 16 is applied to the gate of the write load transistor.
  • the write circuit 10 shown in FIG. 10 when the signal NWE * becomes “1” level, the latch signal DLP becomes “1” level, and when the NDLP power becomes “0” level, the NOR gate NR 1 and transfer The gate TG 3 is activated, whereby the write data D. uti is taken into the data latch circuit DL, and the latch signal DLP level and the NDLP level are set to “0” level.
  • the transfer gate TG 3 is turned off, and the p-channel transistor P 2 And the n-channel transistor N33 is turned on. Thus, the data is latched in the latch circuit DL.
  • the NAND gate NA 8 receives the input D according to the data latched in the activated latch circuit.
  • uti is "0" level
  • output dini is set to high potential and input D.
  • uti is "1” level
  • output dini is " ⁇ 'level.
  • writing can be sufficiently performed using a single power supply V.
  • the time required for writing naturally becomes longer.
  • the write time is shorter when the write voltage V pp is supplied from outside the chip than when the write time is extended by assembling with a single power supply using only the power supply v ee. Therefore, depending on the application, a configuration that switches between the use of the potential boosted by the booster circuit inside the chip and the use of an external power supply as the write voltage at the time of writing can be considered. You can also.
  • One example of such a configuration is shown in FIGS.
  • Figure 11 shows A 1 P as one process of making semiconductor memory.
  • the following shows a method in which the write potential supplied to the internal circuit is switched by the A 1 mask in the EP process. That is, when the output of the charge pump circuit is used as the write voltage, the A1 mask to which the contact 1 is connected is used, and when the external power supply is used, the A1 mask to which the contact ⁇ ⁇ is connected is used.
  • FIG. 11 has a small degree of freedom because it is switched by using the mask of A 1 properly.
  • Figure 12 improves this point. That is, an n-channel transistor N 35 is formed between a terminal for supplying a voltage to the internal circuit and an external power supply pad. The gate of this transistor N35 is supplied with the output of the inverter 118. Input side of the inverter I 1 8 is SeMMitsuru to ground terminal V ss via the I Nba Ichita I 1 7 and polyfuse PF. An external power supply Vpp is applied to one end of the inverters 11 17 and II 8, and the other end is connected to the ground terminal Ves . A capacitance CP11 is connected between the external power supply Vpp and the polyphase PF.
  • the gate of the ⁇ channel transistor N 35 receives the output of the inverter I 18.
  • the output of inverter I18 is at " ⁇ " level. Therefore, the n-channel transistor N35 is always in the off state, and separates the external power supply PAD from the internal circuit.
  • the Polyfuse PF is cut, the The same potential as that of the external power supply PAD is output from I18 overnight. Therefore, when the write mode is set and the potential becomes high, the n-channel transistor N35 is turned on, and the external power supply PAD is used as the write power supply and the O-channel transistor N35 is used.
  • the combined resistance R of the write load transistor LT and the column gate transistor 6 A is similar to the case of the above-described conventional example.
  • FIG. 13 shows, as an example, a case where the high voltage potential of the write system applied to the gate of the write load transistor LT is stepped down, contrary to the conventional example.
  • the step-down potential is supplied from a step-down circuit (not shown) (VD in FIG. 1A).
  • the step-down potential is VppD and the outputs of the column decoder circuit 4 and the row decoder circuit 2 are set to the above Vpp 'potential at the time of writing
  • the bit line potential V DD of the memory cell at the time of writing "0" is V ppD -V thn
  • the load line at that time is load line 2.
  • the operating point at this time is point B, and it can be seen that the current level can be set very small compared with the conventional operating point A.
  • V i indicates the voltage at which electron injection starts at the floating gate. Indicates the voltage at which the memory cell breaks down.
  • the threshold voltage of the n-channel transistor is set to 1 V
  • the step-down potential V ppD is set to 9 V.
  • the write current flowing at the time of writing is 250 A. That is, as in the above description, it is assumed that the capacitance of the charge storage capacitor is raised to 13 V, and that writing takes 100 s time.
  • ⁇ .2 FXAV 250 ⁇ AX 8 bit
  • From xl OO s it becomes m V-1 V.
  • the gates of the write load transistor LT, the column gate transistor 6A and the gate of the memory cell transistor MC are internally boosted in the same manner as in the conventional example.
  • the potential V pp 'further boosted from the potential ⁇ ⁇ ' (output from the booster circuit in Fig. IB) is added.
  • Load line 1 shows the case where the load characteristics are set to the same values as in the past.
  • the combined resistance R of the write load transistor LT and the column gate transistor 6 # is set to a large value, and is set so as to have the characteristic shown in the load line 2. Even with such a configuration, the operating point is D, and the write current can be reduced.
  • the drain voltage at this time is No electron is generated, no electrons are injected into the floating gate, and writing cannot be performed.
  • the timing of boosting the word and bit lines has been changed. That is, the cell characteristics are set so that the cell characteristics become characteristic 2 so that the boosting of the lead line is slower than the boosting of the bit lines. That is, the operating point can be set to point E if the cell does not cross load line 2 until the cell breaks down. At this point, at this point, the write current is flowing at about 2 ⁇ 0 A, and even if writing is performed simultaneously for 8 bits, the write voltage can be maintained at 12 V or more, as described above, so that sufficient writing can be performed. . At this operating point E, a hot electron is also generated near the drain of the memory cell, electrons are injected into the floating gate, and writing to the memory cell can be performed.
  • Figure 1B shows the overall configuration diagram.
  • the present invention is not limited to the EEPROM of the above-described embodiment, but can be applied to other semiconductor memories such as ERPOSM. In this case, a highly reliable semiconductor integrated circuit can be obtained.
  • FIGS. 17 to 20 show an example of a memory cell (EPROM) having a two-layer structure.
  • FIG. 17 is a plan view of the pattern
  • FIG. 18 is a cross-sectional view taken along the line BB ′ of FIG. 17
  • FIG. 19 is a cross-sectional view taken along the line C—C ′ of FIG. 17,
  • 211 is a floating gate (FG) made of the first layer of polycrystalline silicon
  • 212 is a control gate (CG) made of the second layer of polycrystalline silicon. )
  • this control gate 2 12 is used as a lead line of the memory cell.
  • Reference numeral 21 denotes a P-type substrate
  • reference numerals 214 and 215 denote a source (S), a drain (D), and a drain (D) composed of an N + type diffusion layer formed on the substrate 214.
  • Reference numeral 16 denotes a contact hole
  • reference numeral 217 denotes a bit line (BL) formed of an aluminum layer connected to the drain 216 via the contact hole 217.
  • 2 1 8 is floating
  • the gate insulating film of the gate transistor section is 1 ⁇ long
  • 219 is an insulating film provided between the floating gate 211 and the control gate 12.
  • Yes for example, it is composed of a three-layer structure film with a 0-1 N-0 structure (Oxide-Nitride-Oxide), and its thickness is about 200 angstroms in terms of an oxide film.
  • 220 is a field insulating film and 221 is an interlayer insulating film.
  • the drain 215 becomes IV
  • the source 214 becomes ⁇ V
  • the control gate 213 becomes 5 V
  • the data “ ⁇ ” or “1” depends on the presence or absence of electrons in the floating gate 211.
  • FIG. 21A to FIG. 25 show the "" capacitors for charge storage described above.
  • An example of how to provide pacitance will be described. That is, in these embodiments, the output side of the charge pump circuit (boost circuit) is provided with a sufficient capacitance for supplying current, and the write current is supplied from the capacitance.
  • boost circuit boost circuit
  • FIG. 21A is a schematic plan view illustrating the entire package 301 in a see-through manner
  • FIG. 21B is an enlarged view of a portion surrounded by a broken-line circle BC shown therein.
  • the molded package 3 ⁇ 1 has therein a semiconductor chip 3 33 fixed on a bed 3 ⁇ 2 and an electrical connection with the chip 3 03.
  • Lead terminals 304a to 304c are bonded with bonding wires 300a to 300c.
  • Lead terminal 304a is for power supply potential Vcc
  • lead terminal 304b is for power supply potential Vss
  • lead terminal 304c is for high-voltage potential Vpp. You. No. is connected to this lead terminal 3 04 c.
  • the capacitance 307 provided outside the package 3 ⁇ 1 is connected;
  • a booster circuit 308 for setting the power supply potential Vcc to the boosted potential Vpp is connected between the pads 3a and 6c. That is, as shown in FIG. 21B, the power supply potential Vcc is boosted by the booster circuit 308 to a potential at which writing can be performed.
  • the boosted voltage is supplied to an externally connected capacitance 307 via a bonding wire 305c and a pin 304c, and the charge is stored in the capacitor 307.
  • the charge stored in a capacitance is Q-CXV, where Q is the amount of charge, C is the capacitance, and V is the voltage applied to the capacitance.
  • Q CxVlxt.
  • FIGS. 22A and 22B show examples in which a capacitance is built in a semiconductor device.
  • 321 is a container made of a ceramic or the like, and 322 is a conductive bead.
  • the V ss pad 3 2 3 on the container 3 2 1 and the conductive bead 342 are contacted with a bonding wire 3 2 5, and the bead 3 2 2 is fixed at the V ss potential.
  • the substrate 3 2 6 a of the semiconductor chip 3 2 6 and the capacitor chip 3 2 7 are mounted, and the other electrode 3 2 7 a is a conductive mounting material 3 28, 3 2 Mounted via 9.
  • a pad electrode 326b for an external write power supply Vpp is provided on the upper surface of the capacitor chip 327.
  • FIG. 22B is an enlarged side view of the capacitive chip 327.
  • the capacitance chip 327 includes a silicon substrate 327c. On the upper surface of this board 3 2 7c
  • An insulating film 32 7 d made of a Si 0 0 or ON 0 film is formed, and the electrode 3 27 b is formed on the film 3 27 d.
  • a part of the edge film 327 d is formed thick.
  • the upper part of the electrode 327b above the thick part of the insulating film 327d is used as a bonding pad.
  • FIG. 23 shows another embodiment c with built-in capacitance.
  • Another conductive bead 32 A is formed on the conductive bead 32 via a dielectric film 32 such as mica or paraffin.
  • the semiconductor chip 32 is mounted on the bead 32 A via a conductive mounting material 32.
  • the writing electrode 3226b is connected to the bed 3222 via a bonding wire 3333.
  • a notch 334 is formed by removing a part of the bead 322A and a part of the dielectric film 3332 by etching, and a part of the lower bead 322 is externally formed. By exposing "" Is wearing.
  • Fig. 24 and Fig. 25 show plastic packaging as a package. Here are some different examples using a package.
  • a dielectric layer 340 is provided below the bed 3222, and the conductive layer 341 is embedded therein.
  • a notch 342 is formed in the bead 3 222 and the dielectric layer 340 to expose a part of the conductive layer 341.
  • the V ⁇ ⁇ electrode pad 3 26 b on the chip 3 26 and a part of the conductive layer 3 41 are connected by a bonding wire 343, and the capacitance is connected.
  • FIG. 25A an insulating film 340 is formed on the lower surface of the bed 322 by vapor deposition, and a conductor layer 341 is formed below the film 340.
  • the V pp pad electrode 326 b on the chip 3 26 is connected to the lead terminal 304 with the bonding wire 343 A, and the lead terminal 304 and the conductor layer 341 are further connected. Connect with bonding wire 34 3 B.
  • FIG. 25B is a plan view of 25 A. That is, FIG. 25A is a cross-sectional view taken along the line A-A of FIG. 25B. Note that the width L of the suspension pin 32 A in FIG. 25B can be made larger.
  • FIG. 26 is a configuration diagram showing one embodiment of the nonvolatile semiconductor memory device according to the present invention.
  • FIG. 26 and FIG. 52 The differences between FIG. 26 and FIG. 52 are as follows.
  • a first booster circuit 44 ⁇ and a second booster circuit 441 for obtaining a high voltage from Vcc of 5 V are provided.
  • the output SW 1 of the first booster circuit 440 is supplied to the write data control circuit 435 through the row decoder 431, the column decoder 432, and the enhancement transistor 442.
  • the output SW2 of the second booster circuit 441 is supplied to the drain of the memory cell via the load transistor 434 for writing, and the threshold value is approximately 0 V.
  • Intrinsic type It is supplied to the common source SS of the memory cell via the transistor 443 and the source voltage control circuit 433.
  • the output SW2 of the second booster circuit 441 is connected to the external capacitor 450 through the external output terminal 460.
  • the enhancement transistor 442 and the intrinsic transistor 443 are voltage adjusting elements.
  • FIG. 27 is a circuit diagram showing a specific configuration of the column decoder 432.
  • the decoder section is configured by the NAND circuit described above.
  • the common gate connection point is supplied with outputs CA i, CB i, and CC i of the pre-decoder (not shown) which have received the output of the address buffer circuit (not shown).
  • De The coder output is passed through an enhancement-type transistor 4332G for level shift, pulled up by a p-channel transistor 432J for pull-up, and then connected to a channel transistor 4332H.
  • the column decoder output CL i is output by the buffer composed of the N channel transistor 432 I.
  • the sources of the transistors 4332J and 4332H whose sources and gates are connected are supplied with SW1 output from the first booster circuit 440, and SW1 is output during the write operation. Since it is approximately 12 V, the selected column decoder output CL i becomes 12 V. On the other hand, when not selected, CL i becomes 0 V. At the time of reading, SW1 becomes 5 V, so 5 V / 0 V is output to each of the selected and unselected CLi.
  • FIG. 28 is a circuit diagram showing a specific configuration of the row decoder 31.
  • the decoder section is composed of NAND circuits. Address signals R Ai to R D i are supplied to each common gate connection point, and a decoded output is obtained.
  • This decode output is selected by the selection transistors 431G1 to 431G8 that receive the address signals RD1 to RD8.
  • Select transistors 4 3 1 G 1 to 4 3 1 G 8 It also plays the role of a level shift transistor. Connected to the output side of this selected transistor are N-channel transistors 31 K 1 to 4 3 18 to which gate signals NRD 1 to NRD 8 (inverted signals of RD 1 to RD 8) are input. And the transistor 4 3 21 in Fig. 27! A circuit composed of transistors 431H to 431J having the same configuration as that of to 432J is provided, and its output is connected to lead wires WL1 to WL8.
  • FIG. 29 is a circuit diagram showing details of the write data control circuit 435.
  • a NAND circuit consisting of P-channel transistors 435 A and 435 B and N-channel transistors 435 C and 435 is provided at the first stage, and the input signal N prog is set to " 0 level, otherwise "1" level.
  • This circuit is inactive regardless of other input signal D ini from external terminal, and output ND in * i is set to "0" level. I do.
  • the output of the NAND circuit is an inverter composed of inverters 435E, 435F, P-channel transistor 43.5G and N-channel transistor 43.5H, and a transistor for level shift 43.51 , And a circuit composed of transistors 431J to 431L having the same configuration as the transistors 432H to 432J in FIG. 27 are provided.
  • SW 1 ′ derived from the first booster circuit 440 is supplied to the sources of the P-channel transistors 435 J and 435 L. writing Since SW 1 ′ at this time is approximately 9 V, when the input data D ini is “0”, the output ND in ⁇ i is 9 V.
  • Figure 3 ⁇ shows the source voltage control circuit.
  • the signal Erase is "1" in the erase mode, and "0" in other cases.
  • This signal is used as a gate input for the P channel transistor 437A and the N channel transistor.
  • Transistor 4 37 B power, transimpedance, transistor for level shift 4 37 C, and transistor 4 with the same configuration as transistors 32 H to 32 J in Fig. 27
  • a circuit consisting of 37D to 43F is provided, and output SS is generated. Since the sources of the transistors 437F and 437D are supplied with SW 2 ′ derived from the second booster circuit 441, in the erase mode, they are output to the output SS and approximately 1 2 V.
  • FIG. 31 is a circuit diagram showing a specific configuration of the second booster circuit 441.
  • This circuit consists of two booster circuits 44 1 A and 44 1 B.
  • n-stage transistors 441 AA 1 to 441 AA n connected in series are connected to capacitors 441 AB 1 to 441 AB (n — 1) at each connection point.
  • ⁇ and N which are signals having opposite phases from each other as output from an oscillation circuit (not shown), are alternately applied to the other ends of these capacitors.
  • Transistor 44 1 AA 1 to 4 41 AA n connection point and gate of next transistor The power supply Vcc is connected to the source, the source and the gate are connected in common, and the drain is connected to the source.
  • booster circuits 44 1 A and 44 1 B have the same configuration, the input order of ⁇ and ⁇ ⁇ is different, and the voltage is boosted by the reverse phase signal. be able to.
  • the final stage of the booster circuit 44 1 A, 44 1 ⁇ is connected in common to output SW 2, and this output SW 2 is a depletion type transformer whose signal is input to its gate.
  • the transistor 440 C is connected.
  • the signal Lead is 5 V during reading and 0 V during writing and erasing modes.
  • the output SW2 is connected to a diode 441 D cathode. This diode has a junction withstand voltage of, for example, 15 V, which prevents the voltage from becoming excessively high.
  • the second booster circuit 441 has been described, but the first booster circuit 440 also has the same configuration.
  • the junction breakdown voltage of the diode 441 D is set to 12 V. I just need.
  • Figure 32 shows the chip 480 of this non-volatile semiconductor memory mounted on a package 47 °, with external terminals 46 ° on the chip to which SW 2 is output and a package lead frame 49 °. Are connected by bonding wires 46 1.
  • the capacitor 450 is provided as a discrete component on a printed circuit board or the like on which the chip 480 is mounted.
  • SW2 which is the output of the second booster circuit 441, is charged to 5 V.
  • a current of about 5 mA flows through eight memory cells.
  • the capacity of each charge pump capacitor is set to 10 PF
  • the oscillation cycle of 0 is set to 200 ms
  • the write time of one cell for example, the time when the threshold value of the memory cell is 8 V is usually about 10 s, and considering that the memory cell current requires 5 mA, S
  • the time tpgl during which W2 drops from 15 V to 12 V is approximately 300 as, and during this period, 30 times X8 cells to 240 cells can be written.
  • the average write time is approximately 177 s Z bytes, which is practically sufficient considering that the normal EEPR 0 M operation is from 100 0 // S to lms per byte. .
  • erasing is performed by applying a high voltage to the source and emitting electrons from the floating gate to the source by the Foller-Nordheim tunnel effect.
  • the gate oxide film is as thin as 10 OA, a high electric field is applied to the gate side edge of the n + diffusion layer of the source during this erase. Therefore, the so-called tunnel current between the bands
  • FIG. 34 shows another embodiment of the present invention.
  • a dedicated capacitor chip 5 ° 0 and the main body chip 480 are used together with the lead frame bead (Iland) 5110. And connected from the SW2 external terminal 46 ⁇ with bonding wire 462. By doing so, one of the leads 490 becomes a non-connect terminal (on-connect), and the degree of freedom in use can be increased.
  • a 'P + layer 52 1 is formed on a p-type substrate 52 °, and for example, an insulating film 0—N—O (Oxide-Nitride-Oxide ) Are successively laminated with polysilicon layers 52 2 to 52 27 to form polysilicon layers 52 2 to 52 27 which are insulated from each other.
  • P + layer 1 2 1 and polysilicon layer 1 2 3 If 5 2 5, 5 2 7 is commonly connected by A 1 wiring 5 28 and poly silicon layer 5 2 2, 5 24, 5 26 is commonly connected by A 1 wiring layer 52, A capacitor is formed between the substrate 520 and the terminal 530 connected to the A1 wiring layer 529.
  • the chip area required to obtain a capacity of 0.1 F is approximately 2 If it is a square, it will be a 1.7 Fiber XI.7 ram chip, which can be mounted on a bed like the main chip.
  • the substrate 520 is directly adhered to the bead of the lead frame with a conductive adhesive. No special wiring is required because the bed is normally GND.
  • FIG. 36 shows another example of the capacitor chip.
  • a plurality of grooves (trench) 541 are formed on the substrate 540, a P + layer 542 is provided on the surface of the groove, and an insulating film (0—N—0) 543 is provided on the surface of the groove.
  • a polysilicon layer 544 for electrodes is provided in and on the groove.
  • a capacitor is formed between the substrate and the terminal 545 connected to the electrode polysilicon layer 544.
  • the chip area required to obtain a capacity of .1 F is approximately 4 mm " —Tona You. If it is a square, it will be a 2.0 ram X 2. ⁇ ram chip, which is large enough to be mounted on the bed at the same time as the main chip.
  • this capacitor Since this capacitor has a simple process, it can be formed in the main body chip. That is, in order to form this capacitor in the main body chip, it is only necessary to increase the steps of digging the groove and providing the insulating film. Also, for example, in the case of a 4 Mbit EEPROM, if the processing standard is used, the force that reduces the chip area to approximately 8 O ram 2 ⁇ , the increase in the capacitor area of 4 ram 2 is only 5%, and the effect is small. Few.
  • FIG. 37 is a diagram illustrating an example of chip layout when a capacitor is provided inside a chip.
  • the chip 600 has cell array regions 602 and 603 above and below the row decoder region 601, and a column decoder 604 and a column selection gate 605 on the right side thereof. , 6 ⁇ 6 are provided respectively. Therefore, the layout can be easily performed if the capacitor is provided in a region such as the side of the cell array 62, 6 ⁇ 3, 6 • 7, 60S, which does not hinder the layout of the peripheral circuit.
  • the wiring is dispersed in a dead space next to the pad 609 between the wiring lines, and canon. A spot region may be provided.
  • Figure 38 shows another example of the layout of a capacitor devised from such a viewpoint.
  • the cell arrays 602 and 60 Power is provided with 3 and the pads 6 ⁇ 9 are concentrated on the left and right of the chip 6 ⁇ 0 and the power supply above and below the cell arrays 602 and 603 ⁇ Below the signal wiring area 609 and 610
  • Canon and 'Sita are provided.
  • the area next to the cell is used only for power supply wiring and signal wiring
  • space can be used effectively, and most of the space can be used.
  • the capacitor can be provided without increasing the chip area.
  • FIG. 39 is a circuit diagram showing another embodiment of the present invention. Since this drawing is almost the same as the embodiment shown in FIG. 26, the same components are denoted by the same reference numerals and detailed description thereof will be omitted.
  • the drain of the enhancement transistor 434 for writing is connected to SW2, a high voltage is applied, and a voltage of 6-7 V is applied to the drain of the memory cell. Although writing was performed by applying a voltage, if the miniaturization advances, sufficient writing can be performed even with a drain voltage of about 5 V. Therefore, in the embodiment shown in FIG. 37, the drain of the transistor 434 is connected to the Vcc power supply.
  • the booster circuit 441 operates only at the time of erasing, and supplies SW 2 to the source voltage control circuit 437.
  • FIG. 40 is a circuit diagram showing still another embodiment of the present invention. In this embodiment, by detecting the voltage of WS2, it is determined whether writing or erasing is enabled or disabled, and writing and erasing are controlled accordingly. .
  • a boost voltage detection circuit 550 is provided.
  • the boosted voltage detection circuit 550 compares SW 2 with the reference voltages 12 V and 15 V generated internally. This determines whether the SW 2 force is between 12 V and 15 V. In other words, the boost voltage detection circuit 550 outputs when the boost voltage SW2 becomes 15 V or more. ⁇ Outputs the erasure enable signal PE * as "1", and the voltage of SW2 drops to 12 V or less Then, PE * is output as "0". This signal PE * is given to and controls the write data control circuit 35, the row decoder 43, the column decoder, and the source voltage control circuit 437.
  • the RESET signal is a signal that resets PE * to "CT" at the start of writing or erasing operation.
  • This P'E * signal is output, for example, off-chip to write or erase to a control unit such as a CPU. If the system is informed whether it is possible or prohibited, control of the system can be facilitated.
  • FIG. 41 is a circuit diagram showing a specific example of the boosted voltage detection circuit 550 in FIG. This circuit compares the voltage of SW2 with the reference voltage of 12 V, and outputs a program inhibit signal PI that outputs "1" when the SW2 force is less than 12 V and "0" when it is higher than the first voltage. Compares the differential amplifier 55 1 with the SW 2 voltage and the reference voltage 15 V, and outputs a signal P that becomes “1” when SW 2 is lower than 15 V and “0” when SW 2 is higher.
  • the signal P * is input to the flip-flop 556 to obtain a write / erase enable signal PE *.
  • FIG. 42 shows a circuit for obtaining the reference voltages 12 V and 15 V supplied to the boosted voltage detection circuit 150.
  • This circuit is basically the same as the one shown in FIG. 31, and uses 12 V regulated 12 V of SW 1. Then, branching is performed from the middle of the booster circuit for obtaining SW1, and a four-stage charge pump circuit is provided from the node A immediately before the final stage of the booster for obtaining SW1. At its output, for example, a limiter circuit in which a diode and a transistor are connected in series is provided, and 15 V is obtained.
  • a 12 V Zener diode is used as this limiter, and 15 V is obtained by adding this 12 V and 3 V corresponding to the threshold drop of the enhancement transistor. In this case, a 15 V Zener diode is used. However, to obtain this diode, a process must be added and the process becomes complicated. Therefore, a diode of 12 V is also used.
  • the PE * is reset to "0" when the RESET signal once becomes "1" at the start of writing and erasing. At this time, SW2 is at 5 V. When SW2 rises to reach 12 V, the PI and PI * signals of the first differential amplifier 551 go from "1 *" to "CT".
  • PE * signal is write data control circuit 435, row decoder 432, column decoder, source voltage control circuit — 37 To make them write / erase disabled. During this time, SW2 is charged again, and PI * returns to "0" again by the operation described above. This is repeated to automatically write data. ⁇ You can control whether erasure is possible or prohibited o
  • 15 pc, 12 v are detected and tpc O, tpg 1, tpc 1, tpg 2... can be set automatically. You can also.
  • FIG. 44 is a circuit diagram showing an embodiment in which writing and erasing times are controlled by an internal timer.
  • This embodiment further includes a write timer 561, which receives the write signal Prog, and an erase timer 562, which receives the erase signal Erace.
  • the output Prog * of the write timer 561 is The output Erace * of the write data control circuit 435, the column decoder 432, and the row decoder 431, and the output Erace * of the erase timer 562 are supplied to the source voltage control circuit 437.
  • the Prog * signal and the Erace * signal may be output to the outside of the chip.
  • the time may be set by control from an external system.
  • the charge / discharge time of the capacitor 450 differs due to the variation of the write current of the memory cell, the variation of the booster circuit capacity, and the like.
  • the boosting circuits 440 and 441 are separately provided, but it is also possible to provide one in common and reduce the chip area.
  • EEPR0M has been described, but writing is performed with the same configuration and erasing is performed by ultraviolet irradiation
  • the present invention can be applied to EPR0M. Furthermore, in the embodiment, the erasing is performed by erasing all memory cells in common by setting the source of the memory cells to a common (SS). However, this is divided into a plurality of blocks, and the source is provided for each block. Can be made common (SS 1, SS 2,%) So that erasure is performed for each block.
  • SS common
  • SS 2 common

Landscapes

  • Read Only Memory (AREA)
  • Dram (AREA)

Description

明 細 害
ネ 專 イネ 言乙 , 発明の技術分野
本発明は、 電気的に消去可能な不揮発性トラ ンジスタ を使用した半導体記憶装置に関し、 特に、 書き込み、 消 去時に外部の高電圧電源を用いず、 単一の v 電源で動 作する半導体記憶装置に使用して好適な半導体記憶装置 に関する。
発 明 の 背 景
電気的に記憶内容を消去し、 かつ書き換えることので きる R O Mは E E P R OM (エレク ト リ カル * ィ レーザ ブル .♦ プログラマブル R 0 M ) と して知られている。 こ の E E P R O Mは、 記億内容を消去するとき、 E P R O Mとは異なり紫外線を用いる必要がない。 このため、 ュ 一ザ一がシステムを組み、 ボー ド上に実装した状態で電 気的にデータの消去、 書き換えを行なう こ とができる。
このため、 使い易いという観点から、 各種制御用機器 やメモリカー ド用等に需要が急増している。
従来、 半導体集積回路、 例えば 8 ビッ ト構成でのフラ ッ シュ型 E E P R O Mは、 図 4 5に示すように構成され ている。
図 4 5において、 A 0 〜 A i はローア ドレス入力信号 であり、 ローァ ドレス ♦バッファ回路 1 により増幅 · 整 形されたのち口一デコーダ回路 2に入力する。 B i+1 〜 B - はカラムア ドレス入力信号であり、 カラムア ドレス
J
• バッファ回路 3により増幅 ♦ 整形されたのちカラムデ コーダ回路 4に入力する。 ローデコーダ回路 2は、 複数 のメ モ リ セル M Cを有するメ モ リ セルア レイ 5の中から ヮ一ド線 W Lを 1本だけ選択する。 カラムデコーダ回路 4は、 カラム選択ゲー ト回路 6中のゲー ト 6 Aを選択的 に制御して、 メ モ リ セルア レイ 5の ビッ ト線 B Lを各 I ノ 0毎に 1本、 都合 8本だけ選択する。 これによつて、 メモリセルアレイ 5の中から各 I /O毎に 1個、 都合 8 個のメモリセル トラ ンジスタ M Cが選択される。 これら の選択された各メモリセル M Cの 8つの情報が各センス アンプ回路 7で検知 ， 増幅される。 この各セ ンスアンプ 回路 7の 8つの出力が各出力バッファ回路 8を経てチッ プ外部へ同時に読出される。
図 4 5においては、 メモリセルアレイ 5を 8つのメモ リ セルア レイユニッ ト （M C A U) 5 Aから構成してい る。 各ュニッ ト 5 Aは簡単のため 4ヮー ド線 WL、 4 ビ ッ 卜線 B Lを有し、 1 6個のメモリセル M Cと、 4つの リ ファ レンスメモリセル RM Cを有するものと して示し ている。 4 ビッ ト線 B Lに対応させてカラム選択ゲー ト 回路 6中のゲー ト 6 Aも 4つとしている。 これらのゲー ト 6 Aの 1つがカラムデコーダ回路 4によってオンさせ られる。 リ フ ァ レンスメモリ セル RM Cは途中にリ ファ レ ンスゲー ト R B Tを有する リ フ ァ レ ンス ビッ ト線 R B Lを介してセンスアンプ回路 （ S A) 7に接続されてい 。
上記構成の E E P R OMにおいては、 各動作時に書き 込み制御回路 1 0に加えられている N C E力《 " 0 " とさ れる。 さ らに読出動作時には N O E力く " 0 " とされる。 即ち、 このような構成の E E P R 0 Mに 8ビッ トデー タを書き込む時は、 出力バッファ用のパッ ドと兼用され る書き込みデータ入力用パッ ド （図示せず） から、 8つ のメ リセルに書き込むそれぞれ " 1 " も しく は " 0 " の 8つのデータを各 1 0毎に読み込む。 次に読み込んだ データに応じて書き込み回路 1 0がビッ ト線 B Lの電位 を設定する。 つまり、 書き込み回路 1 0は、 書き込みデ 一タカく のときは高電位を、 " 1 " のときには低電 位を、 入力ア ドレス信号により選択される ビッ ト線 B L に供給する。 このとき、 入力ァ ドレス信号により選択さ れるヮ一 ド線 WLにも高電位が出力される。
即ち、 " 0 " データ書き込みのときは、 選択されたヮ - ド線 WLと、 データを書き込むべきビッ ト線 B Lとが 高電位となる。 これにより、 メモリセル M Cの ドレイ ン D近傍で発生したホッ 卜エレク トロンがメモリセル M C の浮遊ゲー ト F Gに注入される。 これにより、 メモリセ ル M Cのしきい値電圧が正方向へシフ トされ、 デ 一夕がメモリ される。
—方、 " 1 " データを書き込む時は、 ビッ ト線 B Lは 低電位となる。 これにより、 浮遊ゲー ト F Gへ電子が注
入されることはなく、 メモリセル M Cのしきい値電圧も
シフ ト しない。 これにより、 " 1 " データが記憶される。
—方、 データを消去する時は、 ィ レ一ズ制御回路 1 1
からの出力により消去用ゲー ト E Gを高電圧にして、 浮
遊ゲー ト F Gに注入されている電子を、 F— N (ファゥ
ラーノルドハイム） の ト ンネル効果により消去用ゲー ト
E Gへ放出する。
図 4 6〜図 4 9はこのような E E P R OMに用いられ
ている代表的なメモリセルを示す図である。 図 4 6はパ
ターン平面図であり、 図 4 7は図 4 6の B— B' 線に沿
つた断面図、 図 48は図 2 7の C一 C' 線に沿った断面
図、 図 4 9は等価回路図である。 これらの各図において、
3 1は第 1層目の多結晶シリ コン層からなる浮遊ゲ一 ト
電極、 3 2は第 2層目の多結晶シリ コ ン層からなる消去
ゲー ト電極、 3 3は第 3層目の多結晶シリ コ ン層からな
りワー ド線を兼ねたコ ン トロールゲー ト電極である。 ま .
た、 34 , 3 5は N型拡散領域からなる ドレイ ン、 ソー
ス、 3 6はァノレミニゥム層からなる ビッ ト線、 3 7は上
記ドレイ ン 34とビッ ト線 3 6とを接続するためのコン
■ タク トホール、 38は浮遊ゲー ト トラ ンジスタ部のゲ一
ト絶緣膜、 3 9は浮遊ゲー ト電極 3 1 と消去ゲー ト電極
3 2との間に設けられた消去ゲー ト絶縁膜、 40は 遊
ゲ一 ト電極 3 1 とコン トロールゲー ト電極 3 3との間に 設けられ、 0— N - 0構造 （酸化膜—窒化膜一酸化膜か らなる 3層構造） 膜からなる絶縁膜、 4 1は消去ゲー 卜 電極 32とコ ン ト ロールゲー ト電極 33との間に設けら れ 0— N— 0構造膜からなる絶緣膜、 42は第 3層目の 多結晶シリ コン層をゲー ト電極とする選択トラ ンジス夕 部のゲー ト絶緣膜、 43はフィ ール ド絶緣膜、 44は層 間絶緣膜である。
このよ うな素子構造のメモリ セルの等価回路は図 4 9 に示される。 こ こにおいて、 Sはソース、 Dは ドレイ ン. F Gは浮遊ゲー ト、 C Gはコ ン ト ロールゲ一 卜、 E Gは 消去ゲ一 トである。 このメモリ セルが各動作モー ドを採 るときの、 各ノー ドの電位、 即ち、 コン トロールゲー ト 電位 vee、 ドレイ ン電位 vD 、 ソース電位 vs 、 消去ゲ 一 卜電位 vEe及び浮遊ゲ— 卜の状態を第 1表に示す。
第 1 表
\ ノード
モード \ C. G E. G D S F. Gの状態
◦ V 高電位 0 V 0V 電子を放出する 書き込み 高電位 5V 高電位 0 V 電子が注入される
0ライ卜
書き込み 言 位 5V 0 V 電子の注人は
1ライ卜 おこらない
し 5V 0 V IV 0 V 即ち、 第 1表は図 4 9のメ モリセル等価回路の各端子 のバイァス状態を示す。
メモリセル M Cからデータを消去するときは、 第 1表 からわかるように、 コ ン ト ロールゲー ト C G、 ドレイ ン D、 ソース Sをそれぞれ 0 Vとし、 消去用ゲー ト E Gを 高電位 （例えば 1 2 V ) とする。 これにより、 浮遊ゲー ト F G力、ら、 フア ウラ · ノル ドハイムの ト ンネル効果に より、 電子が消去用ゲー 卜へ放出される。 この場合、 電 流はほとんど消費されない。
また、 メモリル M Cへデータを書き込む時は、 コン ト ロールゲー ト C Gを高電位、 消去用ゲー ト E Gを 5 V、 ソース Sを 0 Vとする。 さらに、 メモリセル M Cへ書き 込むデータに応じて、 ドレイ ン Dを高電位にしたり、 低 電圧にしたりする。
また、 メモリセル M Cのデータを読み出す時は、 コ ン トロールゲー ト C Gを 5 V、 消去用ゲー ト E Gを 0 V、 ソース Sを 0 Vと して、 ドレイ ン Dに約 1 Vを印加する < このとき、 メモリセルがオンするか否か、 即ち、 電流を 流すかいなかをセンスアンプ 7により検知し、 メモリセ ル M Cのデータを出力バッファ 8により読み出す。
以下に、 特に電流を消費する書き込みを中心に説明す る。 先ず、 メモリセルに データを書き込む時の動 作について詳しく説明する。
図 5 0は書き込みを説明するために図 4 5の書き込み 制御回路 1 ◦の一部と、 カラムゲー ト トラ ンジスタ 6と メモリセル M Cとを抜き出して示した回路であり、 図 5 1 は書き込み時にメモリセル M Cに流れる I ppと ドレイ ン電圧 VDDとの関係を示す図である。 図 5 0中の L Tは、 書き込み回路 1 0の書き込み負荷トラ ンジスタを示す。 こ こで、 書き込み負荷 トラ ンジスタ L T及びカラム選択 ゲー ト トラ ンジスタ 6 Aは、 書き込み時に書き込み動作 点を制御する抵抗 Rと して機能する。 即ち、 図 5 1 に示 すように、 書き込み時は、 セル特性 C Cと上記抵抗 Rの 負荷特性 L Cが交差するポイ ン ト 0 P 1 , O P 2で動作 する。
例えば、 書き込み負荷トラ ンジスタ L Tとカラムゲー ト トラ ンジスタ 6 Aとの合成抵抗 Rを 2. 5 Κ Ωに設定 する。 但し、 一般的に、 カラムゲー ト トラ ンジスタ 6 A の抵抗は、 データを読み出す時、 高速に読み出す必要か ら小さく設定している。 このため、 抵抗 Rは主と して書 き込み負荷トランジスタ L Tで決定される。 . 今、 書き込み負荷 トラ ンジスタ L T及びカラムゲー ト トラ ンジスタ 6 Aのゲー ト電圧をそれぞれ昇圧して、 外 部書き込み電源 Vpp (= 1 2. 5 V) 以上にしたとする。 このとき、 メモリ セル M Cの ドレイ ンには外部電源電圧 V がドロップすることなく そのまま加えられる。 この 時の、 負荷特性は L C 1で示される。 このとき、 セル特 性 C Cと負荷特性 L C 1 とが交差する動作点 0 P 1では、 図 4 6に示すように、 書き込み電流 I ppは 1. 2 mAとな る。 即ち、 8 ビッ ト同時にすベてのメ モリ セルに "〇 " データを書き込む時は、 1. 2 mAx 8ビッ ト = 9. 6 raA の書き込み電流が流れる。 今、 書き込み負荷トランジス タ L Tの ドレイ ンには外部の書き込み用電源 VPPが直接 接続されるためこの書き込み電流はチップ外部の書き込 み用電源 Vppから供耠されている。
また、 カラムゲー ト トランジスタ 6 A及び書き込み負 荷トランジスタ L Tのそれぞれゲー トを、 書き込み電源 Vpp以上に昇圧せず、 Vpp電位がそのまま出力されるよ うにしてもよい。 この場合、 メモリセル M Cの ドレイ ン 電圧は V ppから書き込み負荷トランジスタ L Tのしきい 値分ドロップする。 このため負荷特性は L C 2で表わさ れる。 勤作点 O P 2では 0. 5 raAの書き込み電流が流れ このよう に、 書き込み時の動作点を変えることにより、 書き込み時の書き込み電流を変えることができる。 ， 現在、 前記の説明のようなメモリセル構造をもつメモ リ L S I は、 使い易さの点から需要が増加している。 し かしながら、 システムを組む場合、 電源として
V(r， vssの他に Vppという書き込み用電源が必要とな る。 このため、 その構成が複雑になるのが避けられない。 また、 電源として電池を用いたシステムも考えられて おり、 の 2電源で動作する E E P R 0 Mの要 求も！ ¾まつている o
図 5 2は図 4 6〜 4 9のメモリセルを用いた E E P R O Mの構成図であっていわゆるフラ ッ シュ E E P R O M を示している。 この例では、 8ビッ ト分の出力を有する ノ ィ ト構成のものを示している。 メモリセル 4 3 0は各 ビッ ト毎に m行 n列のマ ト リ クス状に配置されており、 これらすベてのセルのソースが共通に端子 S Sに接続さ れる。 また、 複数のメモリ セルの制御ゲー トは、 行線 W L 1〜WL mに接続されている。 これらの行線 WL 1〜 W L mは行デコーダ 4 3 1 に接続されている。 また、 複 数のメ モリセルの ドレイ ンは列線 D L 1〜 D L nに接続 されている。 列線 D L 1〜 D L nは、 列デコーダ 4 3 2 に接続された列選択線 C L 1〜 C L nの出力がゲー トに 入力されたェンハンスメ ン ト形の列選択トラ ンジスタ 4 3 3— 1〜4 3 3— nを介して、 共通接続点 N— ：！〜 N 一 8に接銃されている。 この共通接続点 N— 1〜 N— 8 と、 書き込み及び消去時に高電圧が印加される外部高電 圧電源端子 V p p との間には書き込み用ェンハンスメ ン 卜型負荷 トラ ンジスタ 4 34— 1〜4 34— 8が接銃さ れている。 これらの トラ ンジス夕のゲー トには書き込み データ制御回路 4 3 5 - 1〜4 3 5— 8からの出力 N D i n * 1〜N D i n * 8が入力される。 この書き込みデ —夕制御回路 4 3 5— 1〜 4 3 5— 8には、 外部端子を 介して書き込みデータ D i n 1〜D i n 8がそれぞれ入 力されるとともに、 書き込み電源用に V p p端子が接続 されている。
さらに、 行デコーダ 4 3 1 と列デコーダ 4 3 2には、 書き込み時に高電圧を与えるために、 V p p端子からの 高電圧が高電圧切換回路 4 3 6を介して供給される。 共 通ソース S Sには、 V p p端子から高電圧を供耠される ソース電圧制御回路 4 3 7の出力側が接続されている。 共通接続点 N— 1〜N— 8には、 読み出し用負荷トラン ジスタを含む読み出し用のセンスアンプ 4 38 - 1〜4 38 _ 8が接続されている。 これらのセンスアンプ 4 7
8— 1〜4 38— 8の出力側には、 外部端子へメモリセ ルのデータを出力するための出力回路 4 3 9一 1〜4 3 - 8がそれぞれ接铳されている。
次にこの E E P R OMの動作を説明する。
書き込み時には、 外部高電圧電源端子 V p pに 1 2 V が供給される。 この V P P端子から高電圧 1 2 Vが切換 回路 4 3 6を介して、 行デコーダ 4 3 1 と列デコーダ 4 3 2に与えられる。 ア ドレス信号 An , AR により選 択された列選択線及び行線により、 各出力ビッ ト毎に 1 つのメモリセルが選択される。 すなわち図においては、 同時に 8ケのメモリセルが選択される。 選択された行線 (例えば WL 1 ) 及び列選択線 （例えば C L 1 ) に 1 2 Vが与えられる。 この状態において、 書き込みデータ D i n l〜D i n 8力 " 0 " の場合は、 書き込みデータ 制御回路 4 3 5— 1〜4 3 5— 8を介して、 V p p端子 から N D i n * 1〜N D i n * 8に約 9 Vが出力される。 この結果、 負荷 ト ラ ンジスタ 4 34— 1 ~4 34— 8力 オンし、 V p p端子からそれぞれ負荷ト ラ ン ジスタ 4 3 4 ー 1〜4 34— 8、 列選択ト ラ ンジスタ 4 3 3— 1を 介して選択された列線 D L 1 に約 6 Vの電圧が印加され、
" 0 " の書き込みが行なわれる。 一方、 D i n 1〜D i n 8力く " 1 " の場合はN D i n * l〜N D i n 氺 8カ 〇 Vとなる。 これにより、 負荷トラ ンジスタ 4 34— 1 ~ 4 34— 8がオフになり、 選択されたメモリセルの ドレ イ ンに電圧が印加されず書き込みは行-なわれない。
次に消去時には、 ソース電圧制御回路 4 3 7を介して、 V p p端子から約 1 2 Vが共通ソース S Sに供給され、 列選択線 C L 1〜 C L n、 行線 W L 1〜W L mがすべて 0 Vとなり、 全メモリセルが一括消去される。
又、 読み出し時には、 書き込み用負荷 ト ラ ン ジスタ 4 34— ：！〜 4 34— 8は常にオフとなり、 高電圧切換回 路 4 3 6から出力される S Wが V c c電圧 （ 5 V) とな る。 列デコーダと行デコーダにより選択されたメモリセ ルのデータ （ " 1 " 又は " CT ) がセ ンスア ンプ 4 38 一 1〜4 38— 8で感知増幅され、 出力回路 4 3 9— 1 〜4 3 9— 8を通して外部出力端子に出力される。
このような E E P R 0 Mではメモリセルを小さ く でき、 大容量化に適している。 し力、しな力《ら、 E E P R 0 Mではイ ンパク ト · アイォ ナイゼーシヨ ンにより書き込みを行なっている。 このた め、 書き込み時にはメ モリセルの ドレイ ン電流が、 8 ビ ッ ト分で約 5 m A程度流れる。 又、 消去時も、 ゲー ト絶 縁膜が薄いため、 ソースに高電圧を印加するとソース近 傍の接合部でバン ドーバン ド間のリーク電流が発生して ソースから基板へ 2〜 3 m Aの電流が流れる。 従ってこ のような E E P R O Mでは書き込み及び消去専用の高電 圧電源 V P p として、 電流供給能力の大きい高電圧電源 を必要とする。 しかも電源として V c c ( 5 V ) と、 V P P ( 1 2 V ) の 2電源が必要である。 図 5 3に示され るように、 このような E E P R 0 M 1では通常 V c c、 V s s端子以外に V p p端子が設けられシステムを構成 するのに使いにく いという問題がある。 図中、 4 0 1は ノ、。ッケージ、 4 0 2 , 4 0 2 , …はリー ド端子、 4 0 2 a , 4 0 2 a はリ ー ド端子 4 0 2 , 4 0 2， …のうちの 外部に突出したピン、 4 0 3はぺッ ド、 4 0 4はチップ、 4 〇 5はボンディ ングワイヤである。
発明の要約
本発明は、 上記に鑑みてなされたもので、 その目的は、 書き込み用の電源として単一の電源のみを備えつつも、 特に書き込み時に流れる書き込み電流の低減を可能とし て、 安定した読み出し、 書き込み、 及び消去の各動作を 実現できる不揮発性半導体メモリを提供することにある。 本発明においては、 メモ リセルへの書き込みは、 全ビ ッ 卜が同時に行われることはなく、 予め決めた数のメモ リセル毎に 亍われる。 例えば、 8 I Ζ 0のものにおいて は各 1 ビッ ト毎に 8回に分けて行われ、 又 2 ビッ トずつ 4回に分けて行われる。 このため、 ある時刻において流 れる書き込み電流値が小さなものとなる。 これにより、 内部電源からの電力供耠で書き込みを行う こと もできる。 書き込みに当っての昇圧は昇圧回路の昇圧部で行われ、 昇圧部からの電荷はキャパシタ ンスに蓄えられる。 その 書き込みに当ってのデータは、 書き込み制御回路からの 信号に基づいて一定期間ラ ッチされる。 また、 書き込み のための電源は、 切り換え回路により内部電源と外部電 源とに切り換えられる。
また、 他の本発明においては、 メ モリセルの動作点を 書き込み電流が小さな値となるように設定する。 これに より、 例えば、 8 I Ζ 0のものにあっては、 8 ビッ ト分 同時に書き込んでも、 多く の電流が流れないため、 その ような同時書き込みが可能である。 書き込み時に、 メモ リセル、 カラムゲー ト トラ ンジスタ、 書き込み負荷トラ ンジス夕が直列に接続される。 このようなものにあって、 書き込み電流の抑制は、 例えば、 以下の 2通りの態様で 行われる。 第 1 は書き込み負荷トラ ンジスタのゲー トに 加える電圧を制御する （例えば 3 V以上低くする） こと により、 メ モリセルの動作点電位が、 メモリセルのフロ 一ティ ングゲー 卜への電子注入電位とブレークダウン電 位との間に設定されることによりなされる。 第 2は、 書 き込み トランジス夕とカラム トランジスタの合成抵抗を 大きく し、 且つ口一デコーダの出力をカラムデコーダか らの出力より も遅れて出力させることによりなされる。 また、 例えば上記の如く 8 I Z 0のものにあって 8ビッ ト当時に書き込むものにあっても、 内部電源と外部電源 とが切り換え可能とされている。
さらに他の本発明においては、 昇圧回路は内部電源電 圧を昇圧する昇圧部と、 その昇圧部の出力を受けるキヤ パシタンスとを有する。 このため、 昇圧電圧はキャパシ タンスを介して書き込み電圧又は消去電圧として出力さ れる。 これにより、 昇圧回路からは十分な電流量の書き 込み又は消去電圧が供耠され、 安定的な書き込み又は消 去が行われる。
本発明では単一の電源 V c cから高電圧を発生する昇 圧回路を内蔵しており、 この昇圧回路の出力を比較的大 - きな容量のキャパシタに供耠して電荷を蓄え、 このキヤ パシタの電荷を用いて書き込みおよび消去の少なく とも —方を行うようにしている。 このため、 プログラム用の 高圧電源を用いることなしに書き込み ·消去が可能とな る
図面の簡単な説明
図 1は本発明の一実施例の全体回路図。 図 1 Aは本発 明の他の実施例の全体回路図。 図 2 Aは本発明のさ らに 他の実施例の全体回路図。 図 2はその動作を示すタイ ミ ングチヤー ト。 図 3はそのセンスアンプを示す回路図。 図 4はそのチャージポンプ回路のチャージポンプ制御回 路。 図 5は書き込み回路制御回路。 図 6はその 1つの力 ゥンターの回路図。 図 7はその動作タイ ミ ングを示すタ イ ミ ングチャー ト。 図 8は信号 W E i 出力回路。 図 9は チャージポンプ回路。 図 1 0は書き込み回路。 図 1 1 は 電源切り換えを示すそれぞれ異なる例。 図 1 2は電源切 り換えを示すそれぞれ異なる例。 図 1 3は本発明の他の 例を示すグラフ。 図 1 4はその回路図。 図 1 5は本発明 のさ らに他の例を示すグラフ。 図 1 6はその回路図。 図 1 7は本発明の異なる適用対象としての二層のメモリセ ルの平 ®パターン図。 図 1 8は本発明の異なる適用対象 と しての二層のメモリセルの B— B ' 線断面図。 図 1 9 は本発明の異なる適用対象と しての二層のメモリセルの C - C ' 線断面図。 図 2 0は本発明の異なる適用対象と . しての二層のメモリセル等価回路図。 図 2 1 A , 2 1 B は本発明の他の実施例の平面図及びその一部拡大図。 図 2 2 A , 2 2 Bは本発明のさらに他の実施例の断面図及 びその一部拡大図。 図 2 3は本発明のさ らに別の実施例 の断面図。 図 2 4は本発明のさらに異なる実施例の断面 図。 図 2 5 A , 2 5 Bは本発明のさ らに別の実施例の新 面図及び平面図。 図 2 6は本発明の実施例を示す回路図、 図 2 7は図 2 6における列デコーダの構成を示す回路図、 図 2 8は図 2 6における行デコーダの構成を示す回路図、 図 2 9は第 1図における書き込みデータ制御回路の構成 を示す回路図、 図 3 0は図 2 6におけるソース電圧制御 回路の構成を示す回路図、 図 3 1は図 2 6における昇圧 回路の構成を示す回路図、 図 3 2はチップとキャパシタ の接続の様子を示す平面図、 図 3 3は図 2 6における動 作状態での電圧の変化を示すダラフ、 図 3 4はキャパシ タを専用チップとしてパッケ一ジ内に収納した実施例を 示す乎面図、 図 3 5はキャパシタチップの構成を示す素 子断面図、 図 3 6はキャパシタをト レンチ構造で形成し た例を示す素子断面図、 図 3 7および図 3 8はキャパシ 夕をチップ内に形成した例を示すレイアウ ト図、 図 3 9 は本発明の他の実施例を示す回路図、 図 4 0は昇圧電圧 の検知を行う本発明のさらに他の実施例を示す回路図、 図 4 1は図 4 0における昇圧電圧検知回路の構成を示す 回路図、 図 4 2図は図 4 0図における基準電圧を発生す る回路の構成を示す回路図、 図 4 3は図 4 0における動 作状態における電圧の変化を示すダラフ、 図 4 4は時間 制御により書き込み · 消去を行うさらに他の実施例を示 す回路図。 図 4 5は従来例の回路図。 図 4 6は従来のメ モリ セルの平面パタ一ン図。 図 4 7は従来のメモリセル の B— B線断面図。 図 4 8は従来のメモリセルの C— C 線断面図。 図 4 9は従来のメモリセルの等価回路図。 図 5 〇は従来例の要部の回路図。 図 5 1 は従来例の要部の 特性を示すグラフ。 図 5 2は従来の E E P R 0 Mの構成 を示す回路図、 図 5 3はプログラム電圧の供給が必要な 従来の E E P R O Mを示す平面図である。
【実施例】
以下、 図面を参照して本発明の実施例を説明する。
図 1は、 本発明の一実施例と しての不揮発性半導体メ モリ の一例を示している。 図 4 5に示した従来の不揮発 性半導体集積回路との相違点は以下の通りである。 即ち、 図 4 5では、 書き込み回路に、 書き込み用電力がチップ 外部電源から直接供铪される。 これに対し、 図 1では、 書き込み回路 1 0への書き込み用電力は、 チップ内部の チャージポンプ回路 2 1で電源電圧 V eeを昇圧して供耠 する。 また、 図 4 5では、 書き込み時に 8ビッ ト同時に 書き込み動作を行なう。 これに対し、 図 1では、 書き込 みは 1 ビッ ト毎に順番に 8ビッ ト行なう。 即ち、 図 1で は、 8 ビッ 卜についての書き込みを 1 ビッ トずつ順番に ， 行なうための制御信号 W E 0〜W E 7を書き込み制御回 路 2 ◦から書き込み回路 1 0に入力している。
上記以外の構成においては、 図 1 は図 4 5と同様であ る。 第 1図において、 図 2 6と同一の符号を付した要素 は、 図 4 5の要素と同一の要素を示す。
よって、 図 1においては、 図 4 5とほぼ同様にして各 メモリセルからの読み出しが行なわれる。 即ち、 第 1図 において、 A A . はロー ドア ドレス入力信号であり ロー ドア ドレス · バッファ回路 1により増幅♦整形され たのち口一デコーダ回路 2に入力する。 B i + 1 〜 B j は カラムア ドレス入力信号であり、 カラムア ドレス * ノ<ッ ファ回路 3により増幅 ·整形されたのちカラムデコーダ 回路 4に入力する。 ローデコーダ回路 2は、 多数のメモ リ セル M Cを有するメモリセルァレイ 5のヮー ド線 WL を 1本だけ選択する。 カラムデコーダ回路 4は、 カラム 選択ゲー ト 6を制御して、 メモリセルアレイ 5のビッ ト 線 B Lを各 I Z 0毎に 1本、 都合 8本だけ制御する。 こ れによって、 メモリセルアレイ 5の中から各 I ZO毎に 1個、 都合 8個のメモリセルトラ ンジスタ M Cが選択さ れる。 これらの選択された各メモリセル M Cの 8つの情 報が各センスアンプ回路 7で検知 ♦増幅される。 この各 センスア ンプ回路 7の 8つの出力が各出力バッファ回路 8を経てチップ外部へ読出される。
これに対して、 データの書き込みは以下のようにして 行なわれる。 メモリセル M Cにデータを書き込む時は、 書き込み制御回路 2 0から、 各ビッ トについての書き込 み回路 1 0をそれぞれ独立に制御するための書き込み制 御信号WE 0〜WE 7が、 各 1 0毎の書き込み回路 1 0に入力される。 そして、 各書き込み回路 1 0は、 外部 コ ン ト ロール信号 N C E, N 0 E , N P GMにより書き 込みモー ドになると、 I 0力、ら 1 ビッ トづっ順番に書 き込みを行なうために、 パルス信号を発生する。
また、 書き込み制御回路 2 0は、 制御信号 NWE *を チャージポンプ回路 2 1 に加えて、 これとは別に、 電源 を書き込み電源 Vpp' まで昇圧させる。 そして書き 込み制御信号 WE i (WE 0〜WE 7 ) がパルス信号を 順番に発生し最終ビッ ト （ I Z07 ) のパルス信号が出 終ると、 書き込み終了信号 （ポーリ ング） を発生する。 次に、 上記図 1のメモリの動作について図 2のタイ ミ ングチヤ一トを参照して詳しく説明する。
あるァ ドレス番地のメ モ リセルに順次データを書き込 むためにァ ドレス入力信号 An 〜A i ， B i +1 〜B j 力く 変化する。 これに伴い、 ローデコーダ回路 2とカラムデ コーダ回路 4とカラム選択ゲー ト回路 6とによりデータ を書き込むためのメ モリセルを順次 1ケ選択するために、 メ モ リセルア レイ中から 1本のヮ一 ド線が選択され、 且 つ順次異なる I ◦のビッ ト線が選択される。
このようにァ ドレス入力信号が変化してメモリセルが 順次 1 ビッ ト選択される。 そしてこの状態で外部からの プログラム制御信号 N P GMが " 1 " → " 0 " に変化す る。 例えばこのとき、 チップ制御信号 N C Eが 、 出力バッ フ ァ制御信号 N 0 E力 " 1 " レベル、 プロダラ ム制御信号 N P G Mが レベルで、 書き込みモー ド になるようにチップ内部で論理を組んだとする。 そうす ると、 N P GM力 < " 1 " → " 0 " に変化すると書き込み モー ドとなる。 これにより、 チャージポンプ制御信号 N WE *力く " 0 " ― " 1 " となり、 チップ内部が書き込み モー ドとなる。 これにより、 書き込み電位 νρρ' を例え ば 1 3 V迄昇圧するためにチヤ―ジポンプ回路 2 1が動 作し始める。
この動作とは別に、 チャージボンプ制御信号 N W E * が " 0 " → " 1 " に変化すると、 メモリセルに書き込む データを各 I ZO毎に設けられたラ ツチ回路にラ ツチす るためのデータラッチ信号 D L Pパルスを数十 nsecの間 発生する。
チャージポンプ制御信号 N W E *力く " 0 " ― " 1 " に 変化した後、 所定の時間 （T) 経過後、 プログラム信号 P R O力く " 0 " → " 1 " と変化する。 これにより、 各 I 0の書き込み回路 1 0を制御するための書き込み回路 制御信号 WE i (WE 0〜WE 7 ) が例えばその順番で 発生させられる。 書き込み回路制御信号 WE iが " 1 " レベルとなると、 書き込み回路 1 0が、 選択されたメモ リセル M Cのビッ ト線 B Lへ、 上記データラ ッチ回路が ラ ッチしたデータに基づいて、 書き込み系の高電位もし く は低電位を供給する。
上記動作の他に、 プログラム信号 P R O力 " 1 " レべ ルとなると、 C P U等が書き込みモー ドであることを判 断できるようにするため、 ポーリ ング信号 P o 1 i n g が " 1 " レベルとなり、 例えば I 07から出力される こ こで、 チヤ一ジポンプ制御信号 N W E *力 " 1 " と なつてからプログラム制御信号 P R 0力く " 1 " となるま での時間 Tの幅は、 チャージポンプ回路 2 1の出力端に 接続される電荷蓄積用のキャパシタンスを充電するため に、 十分に長く、 例えば 1 msec程度に設定する必要があ o
尚、 本実施例では内部遅延回路により この時間 τを設 定している。 これに代え、 チャージポンプ回路 2 1の出 力信号 V pp' の電圧レベルを検知して所定の電圧 （例え ば 1 3 V ) まで昇圧すると、 自動的にプログラム制御信 号 P R 0を発生するように構成してもよい。
次に、 上記したような図 1のメモリにおける効果を述 ベる。
従来、 単一電源を用いてフラ ッ シュタイプの E E P R O Mを構成するに当り、 書き込み、 消去時に用いる高電 位を、 チップ内部のチャージポンプ回路 2 1 により昇圧 し、 特に、 書き込み時に流す書き込み電流をチャージポ ンプ回路 2 1の出力部に接銃したキャパシタンスに電荷 と して蓄えるようにしていた。 このため、 書き込み電流 が大きい場合には、 昇圧した書き込み電圧が書き込みに 必要な所定の時間持続できず、 瞬時に電位ドロップする という問題があつた。
これに対し、 図 1のメモリによれば、 書き込みモー ド になってメモリセルへデータを書き込む時には、 書き込 み回路 1 0は書き込み回路制御信号 WE i により コ ン ト ロールされ 1 ビッ トづっ活性化される。 従って、 書き込 み電流は一時には 1 ビッ ト分ずつしか流れない。 このた めチャージポンプ回路 2 1の出力部に接続したキヤパシ 夕 ンスに蓄えた電荷からでも充分な書き込み電流を供給 できる。 これにより、 動作マ一ジンの大きい半導体集積 回路を実現できる。
例えば、 上記説明のように、 チャージポンプ回路 2 1 の出力部に接続される電荷蓄積用キャパシタンスの容量 を 0. とし、 1 3 V迄昇圧させる場合を考える。 この時、 メモリセルに流れる書き込み電流は、 上記説明 と同様に、 1. 2 mAとし、 書き込み時間を 1 0 0 s と する。 Q = C * V = i ♦ t より、 0. 2 /z F x厶 V = l , SmAx l O O /z s となり、 これより、 A V =〇， 6 Vと なる。 昇圧電位は、 書'き込み時間 のときには 1 3 - 0. 6 = 1 2. 4 V迄しか電位ドロップしないこ とになる。 従って、 メモリセルへの書き込みは充分にな される。
尚、 1 2. 4 Vに ドロップした書き込み電圧を再び 1 3 V迄昇圧するためには、 最初に 5 Vから昇圧した時と は異なり、 わずかに 0. 6 V分昇圧すればよい。 このた め、 その昇圧のための時間は短く て済む。 よって、 例え ば書き込み回路制御信号の間隔を 1 ◦ 0 β s程度とすれ ば充分であり、 最初のように数 insに設定する必要はない。 また、 本実施例では、 書き込むデータが , " 1 " のいずれの場合であつても各 I 0において必ず書き込 み動作が行なわれる場合について説明した。 しかしなが ら、 たとえば、 書き込む前のメモリセル中のデータと書 き込むべきデータとが一致している場合は、 その 1 ノ 0 は書き込み動作を行なわず次の I ZOヘスキップするよ うに構成してもよい。 このように構成すると、 書き込み 時間を短縮できるというメ リ ッ 卜がある。
次に、 前記センスアンプ 7および書き込み回路 1 ◦お よび書き込み制御回路 2 0およびチャージポンプ回路 2 1の一具体例を示し、 簡単に説明する。
図 3は、 センスアンプと して差動増幅器を利用する E E P R OMを示し、 特にメモリセルアレイュニッ ト M C A U、 およびカラム選択ゲー ト 6 A、 およびセンスアン プ回路 （ S A) 7を示している。 M Cは浮遊ゲー ト型 M O S トラ ンジスタからなるメモリセル、 R M Cは浮遊ゲ ー ト型 MO S トラ ンジスタからなる リ ファ レンスメモ リ セル （ダミ ーセル） 、 W Lはワー ド線、 B Lはビッ 卜線、 R B Lはリ ファ レンス ビッ ト線、 2はローデコーダ、 4 はカラムデコーダ、 B 6 Aはカラム選択ゲー ト用 トラ ン ジス 夕、 R B Tはカラム選択ゲ一 卜用 トラ ンジスタ 6 A の 1個と等価なダミ ー ビッ ト線選択用 トラ ンジスタであ つて、 そのゲー トに 電位が与えられ、 リ フ ァ レンス ビッ ト線 R B Lに挿入されている。 B A Sはカラム選択 ゲー ト用 トランジスタ 6 Aが並列に接続されているバス 線、 L D 1はこのバス線 B A Sに接続されている第 1の 負荷回路、 L D 2はこのリ ファ レンスビッ ト線 R B Lに 接続されている第 2の負荷回路である。 第 1の負荷回路 L D 1の出力側のビッ 卜線 B L ' の電位 V inと、 第 2の 負荷回路 L D 2の出力側のリ フ ァ レンスビッ ト線 R B L ' の電位 （基準電位） Vref とは、 差動増幅型のセンス アンプ回路 （ S A) 7のデータ検知回路 28 (例えば C MO Sカ レン ト ミ ラーによって構成される） に入力する c また、 第 1の負荷回路 L D 1 と第 2の負荷回路 L D 2 との間には、 ゲー トに信号 N S Tが与えられる Nチヤネ ル トラ ンジスタ N 5が接続されている。 ビッ ト線 B L ' とリ ファ レンスビッ ト線 R B L' との間 （データ検知回 路部 28の 2つの入力端の間） には、 ゲー トに信号 S T が与えられる Pチャネルトランジスタ P 3とゲー トに反 転信号 N S Tが与えられる Nチャネル トラ ンジスタ N 6 とが並列接続されてなる C MO S トランスファゲー ト M T Gが接続されている。
上記センスアンプ回路 （ S A) 7において、 Ve 電源 とデータ検知回路部 28との間には、 ゲー トに反転信号 N S Tが与えられる活性化制御用の Pチャネルトランジ ス夕 P 4が接続されている。 この トラ ンジスタ P 4がォ フの時には、 データ検知回路部 28が非動作状態となつ て、 電流消費が低減される。 また、 データ検知回路部 2 8の出力端 0 Tと接地端との間には、 ゲー トに反転信号 N S Tが与えられる Νチャネルトランジスタ Ν 7が接続 されている。 第 1の負荷回路 L D 1 には、 ゲー トに信号 S Τが与えられる Ρチャネル トラ ンジスタ Ρ 5が設けら れている。 第 2の負荷回路 L D 2にも、 ゲー トに信号 S Τが与えられる Ρチャネルトランジスタ Ρ 6が設けられ ている。
上記した図 3の構成において、 リ フ ァ レンスメ モ リセ ル RM Cのデータに基づいて生成される リ ファ レンスビ ッ ト線 R B L ' の基準電位 Vref と、 選択されたメモリ セルから読出されたデータに基づいて生成されるビッ ト 線 B L ' の電位 V inとを、 センスアンプ回路で比較する。 この比較結果に基づいてメモリセル中の記憶データを検 知し、 出力バッファ回路 8へ出力する。
ァ ドレス信号が変化した後メモリ セルのデータを読み 出すスピ一 ドと比べチッブイネーブル信号が変化してメ モリセルのデータを読み出す時は、 チップィネーブルバ ッ ファ回路により内部チップイネ一ブル信号がァクティ ブ状態になるのに時間の遅れがあるため、 スピー ドが遅 れる。 信号 S T, N S Tはこれに鑑みて用いられる もの である。 即ち、 信号 S T, N S Tは、 チップ制御信号の 変化時に、 メ モリセルからのデータ読み出しをより高速 に行なうためのものである。 さ らに、 信号 S T， N S T は、 メモリセルからデータが読出される ビッ 卜線の電位 を制御するためにも用いられる。 さらに、 この信号 S T とその反転信号 N S Tは、 メモリセルからデータが読出 されるビッ ト線の電位を、 メモリセルのデータの " 1 " ,
" 0 " にそれぞれ対応するビッ ト線の中間レベルに設定 するためにも利用される。 即ち、 チップ制御信号が変化 した後、 内部回路がアクティ ブ状態となり、 セルデータ がビッ ト線に伝達されるまでの期間に、 信号 S Tとその 反転信号 N S Tとにより ビッ ト線の電位を上記中間レべ ルに設定する。 これによりメモリセルのデータをビッ ト 線に読出した時にビッ ト線の電位が上記中間レべルから
" 1 " または " 0 " 電位へ変化することになる。 これに より、 列線上のデータの変化に要する時間は半分となり、 高速に読出せる。 また、 このビッ ト線の電位が上記中間 レベルにある時、 セ ンスア ンプ回路 S Aは上記中間レべ ルを検知する。 この検知レベルは正しいデータではない。 よって、 この時には、 信号 S Tは " 0 " となってセンス ア ンプ回路 S Aを非動作状態に制御する。
書き込み制御回路 2 0は、 チャージポンプ制御回路と ' 書き込み回路制御回路から構成されている。 図 4にチヤ ージポンプ制御回路を、 図 5〜図 8に書き込み回路制御 回路をそれぞれ示す。
まず、 図 4に示すチヤ一ジポンプ制御回路について説 明する。 内部チップイネ一ブル信号 C E *は、 外部から のチップィネーブル信号 N C Eに基づいて、 チップ-ィネ 一ブルバッファ回路 （図示せず） により生成された信号 であり、 集積回路チップを動作状態にしたり、 待機状態 にするための信号である。 信号 N 0 E *は、 外部からの ァゥ トイネーブル制御信号 N 0 Eに基づいて、 アウ トィ ネーブルバッファ回路 （図示せず） により生成された信 号であり、 出力バッファ回路を動作状態にしたり、 高ィ ンピーダンス状態にするための信号である。 信号 P G M *は、 外部からのプログラム制御信号 P G Mに基づいて、 P GMバッファ回路 （図示せず） により生成された内部 信号である。 veeは電源電位、 vssは接地電位である。 上記信号 C E *， Nひ E *及び P G M *は三入力のナ ン ドゲー ト NA 1に入力する。 このナン ドゲー ト NA 1 の出力はィ ンバー夕 I 1へ入力する。 イ ンバータ I 1の 出力 NWE *はデータラ ツチパルス発生回路部 3 1、 プ ログラム信号発生回路部 32、 リ ングオシレータ回路部 33へ入力する。
データラ ッチパルス発生回路部 31においては、 上記 信号 N W E *が第 1遅延回路 3 1 Aに入力される。 この 遅延回路 32の出力 （入力と同相） 及び信号 N WE *が 二入力ナン ドゲー ト NA 2に加えられる。 このナン ドゲ — ト NA 2の出力と信号 N W E *が二入カナン ドゲー ト NA 3に加えられる。 ゲー ト NA 3の出力はイ ンバ一タ 1 2に加えられる。 そして、 ナン ドゲー ト （ノアゲー ト） N A 3の出力 D L P及びイ ンバー夕 I 2の出力 N D L P (反転信号） はデータラ ッチ回路を制御する。
また、 プログラム信号発生回路部 3 2においては、 上 記信号 NWE *が第 2遅延回路 3 2 Aに入力される。 遅 延回路 3 2 Aの出力 （入力信号を所定時間 T遅延させた 入力と同相の出力） と、 信号 NWE *とが二入力ナン ド ゲー ト N A 4に入力される。 そのゲー ト N A 4の出力は イ ンバータ I 3 , I 3 Aに入力される。 そしてイ ンバー 夕 1 3， I 3 Aの出力信号 P R O, N P R O (反転信号） は書き込み回路制御回路を制御する。
また、 リ ングオシレ一タ回路部 3 3は二入力ナン ドゲ ー ト N A 5を有する。 このゲー ト N A 5には転送ゲー ト T G 2の出力及び上記信号 NWE *が加えられる。 この 転送ゲー ト T G 2は、 ゲー トに Vee電位が与えられた n チャネルトラ ンジスタ T nとゲー トに Vss電位が与えら れた pチャネル トラ ンジスタ T p とが並列に接続されて いる。 そして、 ナン ドゲー ト N A 5の出力は、 イ ンバー 夕 I 4を介して、 上記転送ゲー ト T G 2と同じ構成の転 送ゲー ト T G 1の一端へ加えられる。 転送ゲー ト T G 1 の他端はィ ンバータ I 5を介して上記転送ゲー ト T G 2 の一端へ接続されている。 た、 転送ゲー ト T G 1 , T G 2の一端にはソース、 ドレイ ンに Vss電位が与えられ た nチャネル トラ ンジスタ C P 1 , C P 2が接続されて いる。 また、 上記リ ングォシレー夕回路部 3 3の出力は、 チ ヤージポンプクロッ クパルス回路部 34及び書き込み負 荷制御回路クロックパルス回路部 3 5へ入力される。 チ ャ一ジポンプクロックパルス回路部 34においては、 上 記リ ングオシレー夕回路部 3 3からの出力がィ ンバー夕 I 6へ入力される。 イ ンバータ I 6の出力には 2段のィ ンバ一タ I 7 , I Sが接続されている。 ィ ンバ一タ I 7 , 1 8力、らの出力 0 1 , Φ 2 ( = N ) はチャージポンプ 回路 2 1へ入力する。
また、 書き込み負荷制御回路クロッ クパルス回路部 3 5は 2入力ナン ドゲー ト N A 6を有する。 そのゲー ト N A 6には、 上記リ ングォシレータ回路部 3 3の出力とプ 口グラム信号発生回路部 3 2の出力 P R Oとが入力され る。 そして、 ナン ドゲー ト N A 6の出力端にはイ ンバー 夕 I 9 , I I 0が二段接続されている。 それらからの A, N Aは書き込み制御回路 2 0へ入力している。
図 4に示すチャージポンプ制御回路においては、 信号 C E * , N 0 E * , P G M *がそれぞれ " 1 " レベルと なると書き込みモー ドとなり、 信号 N W E *が " 1 " に なる。 この後、 図 2からもわかるように、 前記第 1遅延 回路 3 1 Aで決まる所定の時間の間データラ ツチパルス 信号 D L P力く " 1 M レベルとなるとともに、 前記第 2遅 延回路 3 2 Aの遅延時間 T後にプログラム信号 P R O力 " 1 " レベルとなる。 また、 これとは別に、 信号 NWE *力く " 1 " レベルになると、 リ ングオシレータ回路部 3 3が所定の周期で発振を始め、 前記クロックパルス回路 部 3 3が上記リ ングォシレー夕の周期に合わせてク口ッ クパルス信号 0 1 , 0 2を発生する。 また、 上記プログ ラム信号 P R Oが " 1 " レベルとなると、 書き込み負荷 制御回路ク口ックパルス回路部は上記リ ングォシレ一夕 回路部 3 3の周期に合わせてクロックパルス信号 A , N Aを発生する。
図 5に示す書き込み回路制御回路においては、 カ ウ ン ター回路 C 1〜 C 7が直列に接続されている。 カウンタ 一回路 C 1〜 C 7は全て同一の構成を有し、 例えば、 力 ゥンター回路 C 1は後に詳述するように図 6の如く に示 される。 図 4の上記チャージポンプ制御回路からの入力 A， N Aが 1段目のカ ウ ンター回路 C 1へ入力する。 1 段目のカ ウ ンター回路 C 1の出力 F l , N F 1は 2段目 のカウンタ一回路 C 2の入力となる。 これが各カウンタ 一回路について繰り返される。 そして、 7段目のカウン ター回路 C 7からポーリ ング信号 Polingが出力される。 カウン夕一回路 C 3〜 C 7からの出力は図 7に示される < そして、 図 8のように、 4段、 5段、 6段めのカウンタ —回路 C 4 , C 5 , C 6の出力 A 4 /N A 4 , A 5 /N A 5 , A 6 ZN A 6と上記プログラム信号 P R 0とは 4 入力のナン ドゲー ト N A 7に入力される。 そのゲー ト N A 7の出力はィ ンバ一タ I 1 1に加えられ、 書き込—み回 路制御信号 WE i と して出力される。 即ち、 カウ ンター 回路 1段ごとに基本クロック A, N Aの周期の倍周期パ ルス （図 7 ) が発生する。 従って、 書き込みに必要なク ロ ッ ク幅を得ることができるだけの段数の力ゥンター回 路を接続する （例えば 3段） 。 これにより、 所定の書き 込み時間幅を持つパルスを設定できる。 例えば、 4段、 5段、 6段めのカウ ンター回路 C 4 , C 5 , C 6の出力 を用いて、 8 1 /0を順番にコン ト口一ルするための信 号 WE i を作る。 即ち、 A 4, A 5 , A 6がすべて " 1 " レベルのときを WE 0、 そして A 4力 " 0 ' レベル、 A 5 , A 6力く " 1 " レベルのときを WE 1、 A 4 , A 5 , A 6がすべて " 0 " レベルの出力のときを WE 7 と して ナン ドゲー ト N A 7からの信号を書き込み回路 1 0へ与 る。
こ こでカウンタ一回路 C 1〜 C 7の具体的回路の 1例 をあげる。 図 6に示すように、 カウンター回路 C 1〜C 7は、 周知の回路であり、 A, N A入力して F l , N F 1が出力される。 たとえば、 これがカウンター C 1のと きは、 F 1 , N F 1は N A 1 , A 1に相当する。
図 9にチャージポンプ回路 2 1の一例を示す。 このチ ャ一ジポンプ回路においては、 n段のチャージポンプュ ニッ ト 〜 U Nn を直列に接続している。 ュニッ ト U N： は ドレイ ン及びゲー トが電源 に接続された n チャネルトラ ンジスタ N 1 7を有する。 この トラ ンジス タ N l 7のソースには nチャネル トラ ンジスタ N 1 8の ゲー ト及びドレイ ンが接続されている。 トランジスタ N 1 7と N 1 8の接続点 （ N D 1 ) にはキャパシタ ンス C P 3の一端が接続されている。 このキャパシタンス C P 3の他端には、 図 4のチャージポンプ制御回路からの信 号 ø 1が入力されるキャパシタンス C P 3が接続されて いる。 ユニッ ト U N 2 は、 ドレイ ン及びゲー トが電源 V ceに接铳された nチャネルトランジスタ N 1 9を有する。 この トラ ンジスタ N 1 9のソースに nチャネル トラ ンジ スタ N 2 0のゲー ト及びドレイ ンが接続されている。 こ れらの トラ ンジスタ N 1 9 , N 2 0の接続点 （ノー ド N D 2 ) に トランジスタ N 1 8のソースが接続されている c またこの接続点 N D 2にはキャパシタ ンス C P 4の一端 が接続されている。 このキャパシタ ンス C P 4の他端に はチャージボンプ制御回路からの信号 Φ 2が入力されて いる。 他のュニッ ト U N。 〜U N— は上記と同様に構成 されている。 即ち、 奇数番目のュニッ トはュニッ ト U N χ と同様に、 偶数番目のュニッ トはュニッ ト U N2 と同 様に構成されている。 最終ュニッ ト U Nn の出力は昇圧 電圧 Vpp' である。 この出力端には電荷蓄積用キャパシ タンス Cとその昇圧電位を所定の電圧にするためのリ ミ ッター回路 L Mとが接統されている。
図 9に示すチャージポンプ回路においては、 書き込み モー ド以外は上記チヤ一ジポンプ制御回路はク口ッ―ク信 号出力 0 1， ø 2を発生しないため、 各ノー ド N D 1〜 N D nは Vcc— Vthn (ここで V thn は nチャネル 卜ラ ンジス夕のしきい値電圧） となっている。 この状態で書 き込みモー ドとなり、 ク ロッ ク信号 0 1 , Φ 2が生じて、 0 Vと Veeの電位で振幅すると、 第 1段目のノー ド N D
1 は、 VCC一 V thn レベルと 2 VCC— V thn レベルとの 間で振幅する。 また、 2段目のノー ド N D 2は、 2 Vcc
- V thn レベルと 3 Ve — Vthn レベルとの間で振幅を する。 このように次第に電圧が上昇していき、 電源 vee から次第に昇圧される。
図 1 0は書き込み負荷回路を示す。 この回路において、
D。utiはメモリセルに書き込むデータ入力である。 上記 D .とデータラ ッチパルス N D L Pとが書き込み回路 における二入力のノアゲー ト N R 1 に入力される。 この ノアゲー ト N R 1の出力側にはイ ンバータ I 1 2が接続 されている。 このィ ンバータ I 1 2の出力側には転送ゲ ー ト T G 3が接続されている。 このゲー 卜 T G 3は、 ゲ
— トにラ ッチ信号 N D L Pが与えられた pチャネル トラ ンジスタと、 ゲー トにラ ッチ信号 D L Pが与えられた n チャネル トラ ンジスタとが並列に接続されている。 この 転送ゲー ト T G 3の出力側に三段のィ ンバ一タ I 1 3〜
I 1 5が接铳されている。 またイ ンバータ I 1 3の入力 側とイ ンバータ I 1 4の出力側との間には、 ゲー トにラ ツチ信号 D L Pが与えられた pチャネル トラ ンジスタ P 2と、 ゲー 卜にラ ッチ信号 N D L Pが与えられた nチヤ ネル トラ ンジスタ N 3 3とが接続されている。 イ ンバー 夕 I 1 3 , I 14と転送ゲー ト T G 3と pチャネル トラ ンジスタ P 2と、 nチャネル トラ ンジスタ N 2とで、 メ モリセルへの書き込みデータをラ ツチするデータラ ツチ 回路 D Lを構成している。 また、 イ ンバー夕 I 1 5の出 力は、 書き込み回路制御信号 WE i と共に、 二入力のナ ン ドゲ一 ト NA 8に入力されている。 このナン ドゲ一 ト N A 8の出力側には、 ゲー トに電源 V ^が与えられる n チャネル トラ ンジスタ N 34を介して、 イ ンバータ I 1 6が接続されている。 さ らにこのィ ンバ一夕 I 1 6の入 力側には、 ドレイ ンにチャージポンプ回路の出力 V ρρ' が加えられ、 ゲー トに上記ィ ンバータ I 1 6の出力が与 えられる pチャネル トラ ンジスタ P 3が接続されている, そ して、 イ ンバータ 1 1 6の出力 diniは書き込み負荷 ト ラ ンジスタのゲ一トに加えられる。
図 1 0に示す書き込み回路 1 0において、 上記信号 N W E *力く " 1 " レベルとなり、 ラ ッチ信号 D L P力 " 1 レベルとなり、 N D L P力 " 0 " レベルとなると、 ノア ゲー ト N R 1及び転送ゲー ト T G 3が活性化される。 こ れにより、 書き込みデータ D。utiがデータラ ッチ回路 D Lの中に取り込まれる。 そしてラ ッチ信号 D L P力く " 0 レベル、 N D L P力 " 1 " レベルとなると、 転送ゲー ト T G 3がオフ状態となり、 pチャネル トラ ンジスタ P 2 及び nチャネル トラ ンジスタ N 3 3がオン状態となる。 これにより、 ラ ッチ回路 D Lにデータがラ ッチされる。 次に、 書き込み回路制御信号 WE i が " 1 " レベルと なったビッ 卜についてみると、 ナン ドゲー ト N A 8が、 活性化されたラ ッチ回路にラッチされたデータに応じて 入力 D。utiが " 0 " レベルのときは出力 diniを高電位と し、 入力 D。utiが " 1 " レベルのときは出力 diniを "〇 ' レベルとする。
上記説明のように、 図 1のメモリ構成によれば、 単一 の電源 V を用いても充分に書き込みを行なう ことがで きる。 但し、 全ビッ ト同時に書き込みを行なう場合に比 ベ当然書き込みにかかる時間は長く なつてしま う。
また、 ユーザーがシステムを組む際、 電源 veeのみを 用いての単一電源で組んで書き込み時間を長くするより は、 書き込み用の電圧 Vppをチップ外部から供給しても 書き込み時間の短い方が使い易いという場合も考えられ 従って、 用途に応じて、 書き込み時の書き込み電圧と して、 チップ内部の昇圧回路によって昇圧した電位を使 う力、、 外部電源を用いるかを切り換えるような構成とす ることもできる。 このような構成の一例を図 1 1及び図 1 2に示す。
図 1 1 は、 半導体メ モリを作る 1工程と しての A 1 P E Pの工程で、 内部回路へ供耠する書き込み電位を、 A 1 マスクで切り換えるようにした方法を示す。 即ち、 書 き込み電圧としてチャージポンプ回路の出力を用いると きは、 接点①が接続される A 1 マクスを用い、 外部電源 を用いるときは接点②が接続される A 1 マスクを用いる。 しかし、 図 1 1は、 A 1 のマスクを使い分けることで切 り換えるため、 自由度が少ない。
これに対し、 図 1 2は、 この点を改善したものである。 即ち、 内部回路へ電圧を供給する端子と外部電源パッ ド との間に、 nチャネルトランジスタ N 3 5、 を形成する。 この トラ ンジスタ N 3 5のゲー トは、 イ ンバータ 1 1 8 の出力が加えられる。 このイ ンバータ I 1 8の入力側は ィ ンバ一タ I 1 7及びポリフューズ P Fを介してグラン ド端子 Vssに接統されている。 イ ンバータ 1 1 7 , I I 8の一端には外部電源 Vppが加えられ、 他端はグラン ド 端子 Vesに接続されている。 外部電源 Vppとポリ フエ一 ズ P Fとの間にはキャパシタ ンス C P 1 1が接続されて いる。
即ち、 πチヤネノレ トラ ンジスタ N 3 5のゲー トはイ ン バータ I 1 8の出力が与えられる。 ポリ フューズが切断 していない時は、 イ ンバータ I 1 8の出力は "◦ " レべ ルとなる。 このため nチャネルトラ ンジスタ N 3 5は常 にオフ状態となり、 外部電源 P A Dと内部回路との間を 分離する。 またポリフューズ P Fを切断すると、 ィ—ンバ 一夕 I 1 8からは、 外部電源 P A Dの電位と同じ電位が 出力される。 このため書き込みモー ドとなり高電位にな つたときは、 nチャネルトラ ンジスタ N 3 5がオン状態 となり、 書き込み電源と しては外部電源 P A Dが用いら れ O
また、 このポリフ ェーズ P Fの代わりに、 例えば E E R O Mあるいは E P R O Mのようなメモリセルを用い、 それらのメモリセルが書き込まれているかいないかを上 記ヒューズ P Fのオン、 オフに対応させることもできる c 上記のような構成にすると、 高速書き込みを行なうと きは外部電源 Vppから書き込み電圧を供給し、 書き込み に時間がかかつて.も単一電源を望むか否かに応じて容易 に切り換えることができる。
次に、 単一電源を用いて内部昇圧回路を介して書き込 み電圧を供給しても全ビッ 卜について同時に高速書き込 み動作を行なえる実施例を示す。
図 1 3においては、 図 14力、らゎ力、るように、 上記従 来例での説明の場合と同様に、 書き込み負荷トラ ンジス タ L Tとカラムゲー ト トランジスタ 6 Aの合成抵抗 Rを
2. 5 Κ Ωとする。 書き込み負荷 トラ ンジスタ L T及び カラムゲー ト トランジスタ 6 Aの、 ゲー トを昇圧したと きの負荷線 1を比較のために示す。 尚このとき、 書き込 み負荷 トラ ンジスタ L Tの ドレイ ンには、 書き込み電位 と してチップ内部のチャージポンプ回路 2 1で昇圧した 出力 Vpp' が与えられる。
図 1 3においては、 書き込み負荷トランジスタ L Tの ゲー トに与えられる書き込み系の高電圧の電位を、 従来 例とは反対に、 降圧した場合を例として示している。 尚 降圧電位は、 図示しない降圧回路 （図 1 Aの V D) から 供給される。
今、 降圧電位を VppD とし、 カラムデコーダ回路 4及 びローデコーダ回路 2の出力を書き込み時上記 Vpp' 電 位に設定すると、 " 0 " ライ ト時のメモリセルのビッ ト 線電位 VDDは VppD - Vthn となり、 その時の負荷線は 負荷線 2となる。 この時の動作点は Bの点となり、 従 来の動作点 Aと比べ、 電流レベルを非常に小さく設定で きるのがわかる。
なお、 図 1 3中、 V i はフローティ ングゲー トに電子 の注入が開始する電圧を示し、 V。 はメモリセルがブレ ークダウンする電圧を示す。
例えば、 nチャネル トラ ンジスタのしきい値電圧を 1 V、 降圧電位 VppD を 9 Vに設定する。 このとき、 書き 込み時に流れる書き込み電流は 2 5 0 Aとなる。 即ち、 上記説明と同様に、 電荷蓄積用のキャパシタンスの容量 を〇 . として 1 3 Vまで昇圧し、 書き込みに 1 0 0 s時間がかかるとする。 8ビッ ド同時に " 0 " 書き 込みを行なうと、 ◦ . 2 F X A V ( 2 5 0 ^ A X 8 bit ) x l O O sから、 厶 V - 1 Vとなる。 内部昇圧 した電位は、 1 3 V— 1 V = 1 2 Vとなり、 書き込みに 必要な 1 0 0 s の間は充分に書き込み電圧を保持でき る。 尚、 この時重要なことは、 動作点 Bの電位を、 フロ 一ティ ングゲー トに電子の注入が開始される電圧 よ り も高く 、 且つ、 メモリセルがブレークダウンする電圧 V 2 より も低く設定することである。 その理由は、 動作 点 Bを V， 以下に設定すると、 メモリセルの電子の注入 は発生せず、 書き込みは行なえない。 また、 v2 以上設 定すると、 書き込み時の書き込み電流が多量に流れ、 こ のため内部昇圧した電荷では供耠しきれなく なるからで ある。 図 1 Aに全体構成図を示す。
図 1 5においては、 従来例で示した場合と同じょうに、 書き込み負荷トラ ンジスタ L T、 カラムゲー ト トラ ンジ スタ 6 Aのゲー ト及びメ モリ セル トラ ンジスタ M Cのゲ — 卜には、 内部昇圧した電位 νρρ' (図 I Bの昇圧回路 から出力される。 ） より さ らに昇圧した電位 Vpp' を加 えている。 負荷特性を従来と同じ値に設定した場合を負 荷線 1 と して示す。 本実施例によれば、 書き込み負荷 卜 ラ ンジス夕 L Tとカラムゲー ト トラ ンジスタ 6 Αの合成 抵抗 Rを大きな値に設定し、 負荷線 2に示すような特性 となるように設定する。 このような構成にしても、 動作 点は Dとなり、 書き込み電流を低減することができる。 しかし、 この時の ドレイ ン電圧では ドレイ ン近傍でのホ ッ トエレク トロンの発生は起らずフローティ ングゲー ト への電子の注入は発生せず、 書き込みを行なう ことはで きない。 この点を改善するため、 ワー ド線とビッ ト線の 昇圧のタイ ミ ングを変えている。 即ち、 ヮー ド線の昇圧 がビッ ト線の昇圧より も遅く なるようにして、 セル特性 が特性 2となるように設定する。 即ち、 セルがブレーク ダウンするまでは負荷線 2とは交差しないようにすれば、 動作点を Eの点に設定できる。 今、 この点では書き込み 電流は 2◦ 0 A程度、 流れており、 8ビッ ト同時に 書き込みを行なっても、 上記と同様に、 書き込み 電圧は 1 2 V以上に保持できるので充分に書き込みはで きる。 この動作点 Eは、 メモリセルの ドレイ ン近傍でも ホッ トエレク トロンを発生し、 フローティ ングゲー トへ の電子の注入がおこり、 メモリセルへの書き込みを行な う ことができる。 図 1 Bに全体構成図を示す。
上記説明のように、 図 1 3及び図 1 5の如く動作点を 設定すれば、 1 I Z Oづっ書き込みを行なう ことなく、 全ビッ ト （ 8ビッ ト） 同時に " 0 " ライ ト しても充分に 書き込み動作を行なう ことができる。 これにより、 書き 込みにかかる時間が短く、 マージンのあるメモリを構成 することができる。
上記の場合においては、 8ビッ ト同時に書き込みを行 うため、 タイ ミ ングのずれた書き込み信号 W E i は必要 としない。 このため、 図 4の回路において、 信号を N W E *を用いればよく、 よって他の回路 3 2〜 3 5は必要 ない。
尚、 本発明は、 前記実施例の E E P R OMに限らず、 E R P O M等のその他の半導体メモリ に適用することが でき、 この場合においても信頼性の高い半導体集積回路 を得るこ とができる。
以上には、 消去ゲー トを持つメモリ セル M Cを例に説 明した力 <、 メモリセルと して消去ゲー トを持たない 2層 構造のものを用いることもできる。 即ち、 図 1 7〜図 2 0に 2層構造のメモリセル （ E E P R OM) の一例を示 す。
図 1 7はパターン平面図、 図 1 8は図 1 7の B— B ' 線に沿った断面図、 図 1 9は図 1 7の C— C ' 線に沿つ た断面図、 図 2 ◦は等価回路図である。 これらの図にお いて、 2 1 1 は第 1層目の多結晶シリ コ ンからなる浮游 ゲー ト （ F G) 2 1 2は第 2層目の多結晶シリ コ ンから なる制御ゲー ト （ C G) であり、 この制御ゲ一 卜 2 1 2 はメ モリ セルのヮー ド線と して使用される。
また、 2 1 3は、 P型の基板であり、 2 1 4および 2 1 5はこの基板 2 14上に形成された N + 型拡散層から なるソース （ S ) 及びドレイ ン （ D ) 、 2 1 6はコンタ ク トホール、 2 1 7はこのコ ンタク トホール 2 1 7を介 して上記 ドレイ ン 2 1 6と接続されるァルミ二ゥム層か らなる ビッ ト線 （ B L ) である。 さ らに、 2 1 8は浮游 ゲ一 ト ト ラ ンジスタ部のゲー ト絶縁膜で厚さは 1 ◦ 0ォ ングス トローム、 2 1 9は浮游ゲー ト 2 1 1 と制御ゲ一 ト 1 2との間に設けられた絶緣膜であり、 例えば 0一 N - 0構造（Oxide- Nitride-Oxide) の 3層構造膜で構成さ れており、 厚さは酸化膜換算で約 2 0 0オングス トロー ムである。 又、 2 2 0はフィ ールド絶緣膜、 2 2 1は層 間絶緣膜である。
次に、 動作原理を説明する。
消去時は、 ソース 2 14に消去電圧 1 2 Vを印加し、 ドレイ ン 2 1 5をフローティ ング、 制御ゲー ト 2 1 3を 0 Vとすると、 薄いゲート絶緣膜 1 8を介して浮游ゲー ト 2 1 1 とソース 2 14との間に高電圧が印加され、 フ ア ウラ一 · ノ ル トハイ ムの ト ンネル効果によ り浮游ゲ一 ト 2 1 1中の電子がソース 2 14に放出され消去される c 書き込み時は、 ドレイ ン 2 1 5に約 6 V、 ソース 2 14 に 0 V、 制御ゲー ト 2 1 3に 1 2 V印加すると、 ドレイ ン近傍で、 イ ンパク ト · アイォナィゼーショ ンが起こり 電子が浮游ゲー ト 1 1に注入され、 書き込みが行なわれ る o
読み出し時は、 ドレイ ン 2 1 5が I V、 ソース 2 14 が〇 V、 制御ゲー ト 2 1 3が 5 Vとなり、 浮游ゲ一 ト 2 1 1の電子の有無によりそれぞれデータ "◦ " 又は " 1 となる。
図 2 1 A〜図 2 5は、 前記説明した電荷蓄積用の""キャ パシタンスの設け方の実施例を示す。 即ち、 これらの実 施例は、 チャージポンプ回路 （昇圧回路） の出力側に電 流供袷能力の十分なキャパシタンスを設け、 そのキャパ シタンスから書き込み電流を供耠するようにしたもので める
以下に、 これらの実施例についてより詳細に説明する c 図 2 1 A , 2 1 Bは、 パッケージの外部に設けたキヤ パシタンスに昇圧回路 （チャージポンプ回路） からの昇 圧電圧を電荷と して蓄積する例を示す。 即ち、 図 2 1 A はパッケージ 3 0 1の全体を透視した平面的な概略説明 図であり、 図 2 1 Bはそこに表示した破線円 B Cで囲ん だ部分の拡大図である。 図 2 1 Aからわかるように、 モ 一ルドされたパッケージ 3 〇 1はその内部に、 べッ ド 3 〇 2上に固定された半導体チップ 3 0 3と、 そのチッ プ 3 0 3と電気的に接続された複数のリ一 ド端子 3 04 a , 3 04 b , 3 04 c , … （ 3 04 a〜 3 04 cのみ を図示） と、 を備える。 リー ド端子 3 04 a〜 3 04 c はボンディ ングワイヤ 3 0 5 a〜 3 0 5 cでチップ
3 0 3上のパッ ド電極 3 0 6 a〜 3 0 6 c に接続されて いる。 リー ド端子 3 04 aは電源電位 V c c用のもので あり、 リー ド端子 3 04 bは電源電位 Vss用のものであ り、 リー ド端子 3 04 c は高圧電位 V p p用のものであ る。 このリー ド端子 3 04 c にはノ、。ッケージ 3 〇 1の外 部に設けたキャパシタ ンス 3 0 7が接続されている； 図 2 1 B力、らわかるように、 パッ ド 3 〇 6 a , 3 0 6 c と の間には、 電源電位 V c cを昇圧電位 V p p とする昇圧 回路 3 08が接続されている。 即ち、 図 2 1 Bに示すよ うに、 電源電位 V c cを昇圧回路 3 08によ り書き込み が行なえる電位まで昇圧する。 その昇圧された電圧は、 ボンディ ングワイア 3 0 5 c及びピン 3 04 cを介して、 外部に接続されるキャパシタンス 3 0 7へ、 供辁され、 そのキャパシタ 3 0 7へその電荷を蓄えるようにしてい o
次に外部キヤパシタンス 3 0 7の値の設定について説 明する。 書き込み、 消去時の電流を比較すると書き込み 時のが多いため、 以下に書き込みを例に説明する。
一般に、 キャパシタ ンスに蓄えられる電荷は、 その電荷 量を Q, 容量を C, キャパシタンスに印加される電圧を Vとすると、 Q - C X Vとなる。 また、 そのキャパシ夕 ンスを流れる電流 I は、 Q = l x t となる。 こ こで、 t は時間である。 従って、 Q = C x V l x t となる。 例えば、 0 , 8 m設計基準を用いたメモリ セルの場 合、 書き込み時には、 1 ビッ ト当たり 5 0 0 A程度の 書き込み電流が流れる。 従って、 8ビッ ト同時に " 0 " ライ トをすると、 4 m Aの書き込み電流が流れる。 書き 込み時間を とし、 書き込み電圧は 5 Vを 1 3 Vまで昇圧して、 1 2 V迄 ドロップしても充分に書ける と仮定する。 このとき、 C x ( 1 3— 1 2) = 4 m A x l 0 0 i s
となり、 C = 0 , 4 ^ Fとなる。 即ち、 0 , 4 F程度 の容量をもつ電荷蓄積用キャパシタ ンスに設定すれば、 従来とまったく 同等の書き込み消去特性を保証できるこ とになる。
図 2 2 A, 2 2 Bは、 半導体装置内にキャパシタ ンス を内蔵させ例を示す。
図 2 2 Aにおいて、 3 2 1はセラ ミ ッ ク等からなる容 器であり、 3 2 2は導電性のべッ ドである。 容器 3 2 1 上の V s sパッ ド 3 2 3と導電性べッ ド 34 2とがボン ディ ングワイヤ 3 2 5で接銃され、 べッ ド 3 2 2は V s s電位に固定されている。 べッ ド 3 2 2上には半導 体チップ 3 2 6の基板 3 2 6 a と容量チップ 3 2 7が、 —方の電極 3 2 7 aが導電性のマウン ト材 3 28, 3 2 9を介してマウン トされている。 半導体チップ 3 2 6の 上面には、 外部書き込み電源 V p p用のパッ ド電極 3 2 6 bが設けられている。 容量チップ 3 2 7の上面にはも う 1づの電極 3 2 7 bが設けられている。 これらの電極 3 2 6 b , 3 2 7 bはボンディ ングワイヤ 3 3 0で接続 されている。 V p p用のノ、。ッ ド電極 3 2 6 bには、 半導 体チップ 3 2 6内の昇圧回路からの、 電源 V c cを昇圧 した書き込み電圧 V p pが加えられている。 これにより、 昇圧回路からの出力電圧は対応した電荷が容量チップ 3 2 7に与えられる。 図 2 2 Bは容量チップ 3 2 7の拡大側面図である。 こ の図からわかるように、 容量チップ 3 2 7は、 シリ コ ン 基板 3 2 7 cを備える。 この基板 3 2 7 cの上面に
S i 0 0 又は O N 0膜からなる絶縁膜 3 2 7 dを形成し、 この膜 3 2 7 d上に上記電極 3 2 7 bが形成されている。 上記铯縁膜 3 2 7 dの一部は厚く形成されている。 電極 3 2 7 bのうち、 絶緣膜 3 2 7 dの厚い部分の上方がボ ンディ ングパッ ドとして使用される。
上記構成によれば、 書き込み端子の出力部分にキャパ シタンスを接続する必要がない。 これにより、 システム 設計時に面積増加を招く ことはない。
なお、 上記半導体チップに代えて、 市販のキャパシタ ンスを用いる こと もできる。
図 2 3は、 キャパシタ ンス内蔵型の他の実施例を示す c 図 2 3において、 図 2 2と同等の部分には同一の符号を 付している。 導電性のべッ ド 3 2 2上には雲母やパラフ イ ンのような誘電体膜 3 3 2を介して別の導電性べッ ド 3 2 2 Aが形成されている。 このべッ ド 3 2 2 A上には 導電性マウン ト材 3 2 8を介して半導体チップ 3 2 6を マウン ト している。 書き込み電極 3 2 6 bは、 ボンディ ングワイヤ 3 3 3よりベッ ド 3 2 2に接続されている。 この接続は、 べッ ド 3 2 2 A及び誘電体膜 3 3 2の一部 をエツチングにより除去して切欠き 3 3 4を作り、 下側 のべッ ド 3 2 2の一部を外部に露呈させることによ ""り行 つている。
図 24 , 図 2 5はパッケージと してプラスチッ クノヽ。ッ ケ一ジを用いたそれぞれ異なる例を示す。
図 24は、 べッ ド 3 2 2の下方に誘電体層 34 0を設 け、 その中に導電層 34 1を埋め込む。 べッ ド 3 2 2及 び誘電体層 34 0に切欠き 34 2を形成して導電層 34 1の一部を露呈させる。 その切欠き 34 2を介して、 チ ップ 3 2 6上の V ρ ρ電極パッ ド 3 2 6 b と、 導電層 3 4 1の一部とをボンデイ ングワイヤ 34 3で接続して、 キャパシタ ンスを形成する。
図 2 5 Aは、 べッ ド 3 2 2の下面に蒸着により絶緣性 の膜 34 0を形成し、 この膜 34 0の下側に導電体層 3 4 1を形成する。 チップ 3 2 6上の V p p用パッ ド電極 3 26 bをボンディ ングワイヤ 34 3 Aにより リ 一 ド端 子 3 04に接続し、 さ らにこのリー ド端子 3 04と導電 体層 34 1 とをボンディ ングワイヤ 34 3 Bで接続する。 図 2 5 Bは 2 5 Aの平面図である。 即ち、 図 2 5 Bの A 一 A線断面図が図 2 5 Aである。 なお、 図 2 5 Bの吊り ピン 3 2 2 Aの幅 Lをよ り太いものとする こ と もできる。 図 2 6は本発明にかかる不揮発性半導体記憶装置の一 実施例を示す構成図である。 理解を容易にするために、 出力 1 ビッ ト分を示している。 通常例えば図 5 2と同様 に 8 ビッ ト分が備えられている。 また、 図 5 2と同じ構 成要素には同じ参照番号を付して詳細な説明を省略—する。 — 4S —
図 2 6において図 5 2と異なるのは、 以下の通りである。 例えば、 5 Vの V c cから高電圧を得る第 1の昇圧回路 44 ◦と第 2の昇圧回路 44 1を設ける。 第 1の昇圧回 路 44 0の出力 S W 1を行デコーダ 4 3 1、 列デコーダ 4 3 2、 及びエンハンスメ ン ト型トラ ンジスタ 44 2を 介して書き込みデータ制御回路 4 3 5に供給する。 第 2 の昇圧回路 44 1の出力 S W2を、 書き込み用負荷 トラ ンジスタ 4 34を介してメモリセルの ドレイ ンに供耠し、 かつ、 しきい値が略 0 Vのイ ン ト リ ンシッ ク型トランジ ス夕 44 3およびソース電圧制御回路 4 3 7を介してメ モリセルの共通ソース S Sに供給する。 また、 第 2の昇 圧回路 44 1の出力 S W2は、 外部出力端子 4 6 0を介 して外部キャパシタ 4 5 0に接铳される。 なお、 ェンハ ンスメ ン ト型 トラ ンジスタ 44 2と、 イ ン ト リ ンシッ ク 型トラ ンジスタ 44 3は、 電圧調整用素子である。
図 2 7は列デコーダ 4 3 2の具体的な構成を示す回路 図である。
並列接続された Pチャネル トラ ンジスタ 43 2 A〜 4 3 2 Cと、 これらにそれぞれゲ一 トが共通接続され、 力、 つ直列接铳された Nチャネル トラ ンジスタ 4 3 2 D〜 4 3 2 Fによる N A N D回路によりデコーダ部を構成して いる。 共通ゲー ト接続点には、 図示しないァ ドレスバッ ファ回路の出力を受けた、 図示しないプリデコーダの出 力である C A i ， C B i , C C iが供給されている。 デ コーダ出力は レベルシフ ト用のェンハンスメ ン ト型 ト ラ ンジスタ 4 3 2 Gを経て、 プルアップ用の pチャネル ト ラ ンジスタ 4 3 2 J により プルアップされた後、 チャ ネル トラ ンジスタ 4 3 2 Hと Nチヤネノレ トラ ンジスタ 4 3 2 Iで構成されるバッ フ ァにより列デコーダ出力 C L i が出力される。 すなわち、 ソースとゲー 卜が接続され た トラ ンジスタ 4 3 2 J と 4 3 2 Hのソースには第 1の 昇圧回路 44 0から出力される S W 1が供給されており、 書き込み動作時には S W 1が略 1 2 Vとなっているため、 選択された列デコーダ出力 C L i は 1 2 Vとなる。 一方、 非選択の場合には C L i は 0 Vになる。 読み出し時は、 S W 1が 5 Vになるので、 選択 非選択の C L i にはそ れぞれ 5 V/ 0 Vが出力される。
図 28は行デコーダ 3 1の具体的な構成を示す回路図 i> ) o
並列接銃された Pチャ ネル トラ ンジスタ 4 1 A〜4 3 1 Cと、 これらにそれぞれゲー トが共通接続され、 かつ 直列接続された Nチャ ネル トラ ンジスタ 4 3 1 D〜 4 3 1 Fによる N A N D回路によりデコーダ部を構成してい る。 各共通ゲー ト接続点には、 ア ドレス信号 R A i 〜R D i が与えられ、 デコー ド出力が得られる。
このデコ一 ド出力はァ ドレス信号 R D 1〜： R D 8を受 ける選択 トラ ンジスタ 4 3 1 G 1〜4 3 1 G 8によ り選 択される。 選択 ト ラ ンジスタ 4 3 1 G 1〜4 3 1 G 8は、 レベルシフ 卜 トラ ンジスタの役割も果たしている。 この 選択トラ ンジスタの出力側にはゲー トにァ ドレス信号 N R D 1〜N R D 8 (R D 1〜R D 8の反転信号） が入力 されている Nチャネルトラ ンジスタ 3 1 K 1〜4 3 1 8が接続され、 さ らに第 2 7図における トラ ンジスタ 4 3 21！〜 4 3 2 J と同様の構成の トラ ンジスタ 4 3 1 H 〜4 3 1 Jからなる回路が設けられ、 その出力がヮー ド 線 WL 1〜WL 8に接続されている。
図 2 9は書き込みデータ制御回路 4 3 5の詳細を示す 回路図である。 Pチャネルトラ ンジスタ 43 5 Aおよび 4 3 5 Bと Nチャネル トラ ンジスタ 4 3 5 Cおよび 4 3 5よりなる NA ND回路が初段に設けられており、 入力 信号 N p r o gは、 書き込み動作モー ドで " 0 " レベル、 それ以外のときは " 1 " レベルとなり、 外部端子からの 他の入力信号 D i n i によ らず、 この回路を非動作状態 と し、 出力 N D i n * i を "0 " レベルにする。 N A N D回路の出力はイ ンバータ 4 3 5 E、 4 3 5 F、 Pチヤ ネル トラ ンジスタ 4 3 5 Gと Nチャネル トラ ンジスタ 4 3 5 Hからなるィ ンバータ、 レベルシフ ト用 トラ ンジス タ 4 3 5 1、 および図 27の トラ ンジスタ 4 3 2 H〜4 3 2 J と同様の構成の トラ ンジスタ 4 3 1 J〜4 3 1 L からなる回路が設けられている。 こ こで Pチャネル トラ ンジスタ 4 3 5 J , 4 3 5 Lのソースには第 1の昇圧回 路 44 0から導かれる S W 1 ' が供耠される。 書き込み 時の S W 1 ' は略 9 Vとなるので、 入力データ D i n i が " 0 " のときは出力 N D i n 氺 i は 9 Vとなる。
図 3 ◦ にソース電圧制御回路を示す。
信号 E r a s e は消去モー ドのとき " 1 " 、 それ以外 のとき " 0 " となる信号であり、 これをゲー ト入力とす る Pチヤ ネノレ ト ラ ンジスタ 4 3 7 Aと Nチヤ ネノレ ト ラ ン ジス夕 4 3 7 B力、らなるイ ンパ '一夕、 レベルシフ ト用 ト ラ ンジス夕 4 3 7 C、 および図 2 7の トラ ンジスタ 3 2 H〜 3 2 J と同様の構成の トランジスタ 4 3 7 D〜 4 3 7 Fからなる回路が設けられており、 出力 S Sが発生す る。 ト ラ ンジスタ 4 3 7 Fおよび 4 3 7 Dのソースには 第 2の昇圧回路 44 1から導かれる S W 2 ' が与えられ ているので、 消去モー ドでは出力 S Sには出力され、 略 1 2 Vとなる。
図 3 1 は、 第 2の昇圧回路 44 1の具体的構成を示す 回路図である。 この回路は二つの昇圧回路 44 1 A、 4 4 1 Bからなつている。 昇圧回路 44 1 Aについて説明 すると、 直列接続された n段の ト ラ ン ジスタ 44 1 A A 1〜44 1 A A nの各接続点にはコ ンデンサ 44 1 A B 1〜44 1 A B ( n — 1 ) がそれぞれ接続され、 これら のコンデンサの他端には図示しない発振回路からの出力 で互いに逆相の信号である ø , N が交互に印加される よ う にな つ ている。 ま た ト ラ ンジスタ 44 1 A A 1〜4 4 1 A A nの各接続点および次段の トラ ンジスタのゲー 卜にはソースに電源 V c cが接続され、 ソースとゲー ト が共通接続され、 ドレイ ンが接続されている。 なお、 昇 圧回路 44 1 A, 44 1 Bは同—構成であるが、 φ、 Ν Φの入力順序が異なつており、 逆相信号で昇圧するため、 昇圧時の電流供給能力を倍にすることができる。 昇圧回 路 44 1 A, 44 1 Βの最終段は共通接続されて出力 S W 2となっているが、 この出力 S W 2にはそのゲ一 卜に 信号 R e a dが入力されるデプレッ ショ ン型トラ ンジス タ 44 0 Cが接続されている。 信号 R e a dは読み出し 時に 5 V， 書き込み及び消去モー ドで 0 Vとなる信号で ある。 また、 出力 S W2にはダイオー ド 44 1 Dのカソ ー ドが接続されている。 このダイオー ドは接合耐圧を例 えば 1 5 Vに設定しており、 過剰に電圧が高く なるのを 防いでいる。
こ こでは第 2の昇圧回路 44 1について説明したが、 第 1の昇圧回路 44 0 も同一の構成を有しており、 例え ば、 ダイオー ド 44 1 Dの接合耐圧は 1 2 Vに設定すれ ばよい。
図 3 2は、 この不揮発性半導体メモリ のチップ 480 をパッケージ 4 7 ◦に実装したものであり、 S W 2が出 力されるチップ上の外部端子 4 6 ◦とパッケージのリー ドフ レーム 4 9 ◦ とがボンディ ングワイヤ 46 1で接続 されている。 キャパシタ 4 5 0はこのチップ 480が実 装されるプリ ン ト基板等にディ スク リー ト部品として設 つ
けられ、 チップ 48 0を実装することにより接続される。 次に、 書き込み動作状態での昇圧電圧 S W2の波形を 示す図 3 3を参照しながら本発明にかかる不揮発性半導 体メモリの動作を説明する。
読み出しモー ド時には信号 R E A Dが 5 Vであるため、 第 2の昇圧回路 44 1の出力である S W2は 5 Vに充電 されている。
書き込みモー ドに移行すると、 まず、 初期充電と して、 期間 t p c 0の間にキャパシタ 4 5 0に電荷を蓄える。 この結果、 S W2が 1 5 Vまで充電されると、 今度は書 き込み動作に入りメモリセルに順次データを書き込んで 行く。 時間 t p g 1後にキャパシタ 4 5 ◦の電荷が放電 して S W 2の電圧が 1 2 V以下になると、 書き込み動作 を停止し、 再び充電を開始する。 時間 t p c 1の後に充 電が完了して S W2が 1 5 Vに達すると、 次の書き込み 動作に入り、 時間 t p g 2後に S W2が 1 2 Vに降下す るまでの間、 順次メモリセルの書き込みを続ける。 この 動作をく り返し、 全メモリセルに書き込みを行なう。 具 体的には、 書き込み動作中、 8 ビッ 卜のメモリセルにつ いて同時に書き込みを行なった場合、 メモリセルには 8 個分で約 5 m Aの電流が流れる。 図 3 1 に示した昇圧回 路において、 チャージポンプ用の各キャパシ夕の容量を 1 0 P Fに設定し、 0の発振周期を 2 0 0 m s と し、 キ ャパシタ 5 0の容量を 0. 5 /z F とすれば、 SW2を 5 Vから 1 5 Vまで充電するのに略 3 0 m s の時間が必要 であり、 t p c O = 3 0 m sである。
1つのセルの書き込み時間、 例えばメモリセルのしき い値が 8 Vになる時間、 は通常 1 0 s程度であり、 ま た、 メモリセル電流と して 5 m Aを要する場合を考える と、 S W2が 1 5 Vから 1 2 Vまで電圧降下する時間 t p g l は略 3 0 0 a sである力、ら、 この期間に 3 0回 X 8セル- 24 0セル分の書き込みができる ことになる。 次に、 1 2 Vから 1 5 Vまで昇圧する時間 t p c 1は略 5 m sである。 8 1 + 1 (： 1を 1っのサィ クノレと 考えると、 t p g l + t p c l = 5. 3 m sの間に 3 0 バイ ト （ 3 0 X 8セル） のメモリセルが書き込みできる ことになるから、 平均書き込み時間は略 1 7 7 s Zバ ィ トとなり、 通常の E E P R 0 Mの動作がバイ トあたり 1 0 0 // Sから l m sであることを考慮すると実用上十 分な値となっている。
次に、 消去時には、 ソースに高電圧を印加してファゥ ラー · ノル トハイムの ト ンネル効果によつて浮遊ゲー ト からソースに電子を放出させて消去を行う。 この場合、 ゲ一 ト酸化膜が 1 0 O Aと薄いため、 この消去時にソー スの n + 拡散層のゲー ト側ェッジ部に、 高電界が印加さ れる。 このため、 いわゆるバン ド間の トンネル電流
(Band - to - Band current) 力 流れる。 例えば、 4 M " "ビッ 卜の全メモリセルを一括消去すればピーク時で数 m A程 度の電流が流れる。 消去が進めば電界が弱ま り、 バン ド 間電流が流れなく なり、 本来のフアウラ一♦ ノル トハイ ム ♦ ト ンネル電流のみとなり、 微少電流となる。 このよ うな場合においても、 書き込み時と同様に、 S W 2のレ ベルの充電、 放電をく り返しながら消去を行なえば良い。 なお、 S W 2は 1 5 V〜 1 2 Vの間を往復するが、 トラ ンジスタ 44 3により、 S W2 ' は略 1 2 Vに定電圧化 されているため、 消去特性は均一に保たれる。
図 34に本発明の他の実施例を示す。
この実施例においては、 外付けのキャパシタ 4 5 ◦を 設ける代わりに、 専用のキャパシタチップ 5 ◦ 0を本体 チップ 4 80と一緒に、 リー ドフレームのベッ ド （アイ ラ ン ド） 5 1 0上に載置し、 S W2用の外部端子 4 6 〇 からボンディ ングワイヤ 4 6 2で接続している。 このよ うにすることにより、 リー ドの一つ 4 9 0は非接続端子 ( on-connect ) となって、 使用上の自由度を増加させ ることができる。
この専用キャパシタチップと しては、 例えば図 3 5に 示すように、 p型基板 5 2 ◦上に 'P+ 層 5 2 1を形成し、 例えば絶緣膜 0— N— O (Oxide-Nitride-Oxide ) を挟 みながら順次、 ポリ シリ コ ン層 5 2 2〜 5 2 7を積層さ せ、 互いに絶縁されたポリ シリ コ ン層 5 2 2〜 5 2 7を 形成する。 P + 層 1 2 1およびポリ シリ コ ン層 1 2 3 , 5 2 5, 5 2 7を A 1配線 5 28で共通接続し、 又、 ポ リ シリ コ ン層 5 2 2, 5 24 , 5 2 6を A 1配線層 5 2 で共通接铳すれば、 基板 5 2 0と A 1配線層 5 2 9に 接続された端子 530との間にキャパシタが形成される。 例えば、 絶緣膜 0— N— 0の厚さを酸化膜換算で 1〇 0 Aとし、 キャパシタの枚数を 10段とすれば、 0. 1 Fの容量を得るのに必要なチップ面積は略 2. 9 ΐΜ と なるが、 正方形とすれば 1. 7纖 X I . 7 ramのチップと なり、 本体チップと同様にべッ ド上に実装可能な大きさ が実現できる。
このようなキャパシ夕チップを実装するには、 基板 5 20をリー ドフ レームのべッ ドに導電性接着剤で直接固 ― 着させる。 ベッ ドは通常 G N Dになっているため、 特別 な配線は必要ない。
図 36はキャパシタチップの他の例を示している。 基 板 54 0上に複数の溝 （ト レンチ） 54 1を形成し、 こ の溝の表面に P+ 層 54 2を設け、 絶縁膜 （0— N— 0) 54 3を溝の表面に設け、 溝内および溝上に電極用ポリ シリ コン層 544を設けている。 この電極用ポリ シリ コ ン層 544に接続した端子 545と基板との間にキャパ シタが形成される。
例えば、 溝の幅、 間隔をそれぞれ 1 /z n 深さを 6 m、 絶緣膜 543の厚さを 10 OAとすると、 ◦ . 1 Fの容量を得るのに、 必要なチップ面積は略 4 mm" —とな る。 正方形とすれば、 2 . 0 ram X 2 . ◦ ramのチップとな り、 本体チップと同時にべッ ドにマウン ト可能な大きさ となる。
このキャパシタは工程が単純であるため、 本体チップ 内に形成することもできる。 すなわち、 このキャパシタ を本体チップ内に形成するためには、 溝を掘る工程と絶 縁膜を設ける工程を増加させるのみでよい。 又、 例えば、 4 Mビッ トの E E P R O Mの場合、 0 . 加工基準 を用いると、 チップ面積が略 8 O ram 2 となる力 <、 4 ram 2 のキャパシタ面積増加は 5 %にすぎず、 影響は少ない。
図 3 7は、 キャパシタをチップ内部に設けた場合のチ ップレイアウ トの一例を示す図である。 チップ 6 0 0に は行デコーダ領域 6 0 1を挟んで上下にセルァレイ領域 6 0 2および 6 0 3が設けられており、 これらの右側に は列デコーダ 6 0 4、 列選択ゲー ト 6 0 5、 6 ◦ 6がそ れぞれ設けられている。 したがって、 キャパシタは周辺 回路のレイァゥ 卜の妨げにならない領域と して、 例えば セルアレイ 6 0 2、 6 ◦ 3の横等の領域 6 ◦ 7、 6 0 S に設ければレイアウ トを行いやすい。 また、 配線間ゃパ ッ ド 6 0 9横のデッ ドスペース等に分散させて、 キヤノヽ。 シタ領域を設けてもよい。
図 3 8はこのような観点で考案されたキャパシタのレ ィアウ トのさ らに別の例を示す。 図 3 7の場合と同様に、 行デコーダ 6 0 1の上下にセルアレイ 6 0 2および 6 0 3が設けられている力く、 パッ ド 6 ◦ 9をチップ 6 ◦ 0の 左右に集中させると共にセルアレイ 6 0 2および 6 0 3 の上下の電源♦信号配線領域 6 0 9、 6 1 0の下にキヤ ノ、'シタを設けたものである。 すなわち、 セル横の領域は 電源配線や信号配線のみとなつているため、 このアルミ ニゥム配線領域の下に例えば図 3 6で示したキャパシタ を埋め込むこむことにより、 有効にスペースを使え、 ほ とんどチップ面積を増加させずにキャパシタを設けるこ とができる。
図 3 9は本発明の他の実施例を示す回路図である。 こ の図においては図 26に示した実施例とほとんど同じで あるので、 同一の構成要素には同じ参照番号を付して詳 細な説明は省略する。 図 2 6に示した実施例では、 書き 込み用ェンハンスメ ン ト型 トラ ンジスタ 4 34の ドレイ ンを S W2に接続して、 高電圧を印加し、 メモリセルの ドレイ ンに 6— 7 Vの電圧を印加して書き込みを行なつ ていたが、 微細化が進めばドレイ ン電圧は 5 V程度でも 十分書き込みができる。 このため、 図 3 7に示した実施 例では、 トラ ンジスタ 4 34の ドレイ ンを V c c電源
( V) に接続している。 この結果、 昇圧回路 44 1は 消去時のみに動作し、 ソース電圧制御回路 4 3 7へ S W 2を供耠することになる。
図 4 0は本発明のさ らに他の実施例を示す回路図であ o この実施例は W S 2の電圧を検知する こ とにより、 書 き込みまたは消去が可能状態にあるか、 禁止状態である かを、 判断し、 これによつて書き込み、 消去を制御する ものである。
このため、 昇圧電圧検知回路 5 5 0が設けられている。 この昇圧電圧検知回路 5 5 0においては、 内部で発生し た基準となる電圧 1 2 V， 1 5 Vと、 S W 2とを比較す る。 これにより、 S W 2力 1 2 V〜 1 5 Vの間にある力、 どうかが判定される。 すなわち、 昇圧電圧検知回路 5 5 0は昇圧電圧 S W 2が 1 5 V以上になると書き込み ♦ 消 去可能信号 P E *を " 1 " として出力し、 S W 2の電圧 が降下して 1 2 V以下になると P E *を " 0 " と して出 力する。 この信号 P E *は書き込みデータ制御回路 3 5、 行デコーダ 4 3 2、 列デコーダ、 ソース電圧制御回路 4 3 7に与えられており、 これらを制御する。
また、 昇圧電圧検知回路 5 5 0に入力される
R E S E T信号は、 書き込みあるいは消去動作開始時点 で、 P E *を " CT にリセッ 卜する信号である。 この P ' E *信号は例えばチップ外に出力して、 C P U等の制御 ュニッ トへ書き込みまたは消去が可能であるか禁止状態 であるかを知らせるようにすればシステムと しての制御 を容易化することができる。
図 4 1 は図 4 0における昇圧電圧検知回路 5 5 0の具 体例を示す回路図である。 この回路は S W 2の電圧と基準電圧 1 2 Vとを比較し て S W 2力《 1 2 Vより低いときには " 1 " 、 高い場合に は " 0 " となるプログラム禁止信号 P I を出力する第 1 の差動増幅器 5 5 1 と、 S W 2の電圧と基準電圧 1 5 V とを比較して S W2が 1 5 Vより低いときには " 1 " 、 高い場合には " 0 " となる信号 Pを出力する第 2の差動 増幅器 5 5 2とを有しており、 P Iを 2段のイ ンバータ 5 5 3 , 5 54で増幅した信号 P I *と、 信号 Pをイ ン バータ 5 5 5で増幅した信号 P *とをフ リ ップフロ ップ 5 5 6に入力し、 書き込み · 消去可能信号 P E *を得る ものである。
図 4 2は昇圧電圧検知回路 1 5 0に与えられる基準電 圧 1 2 Vと 1 5 Vを得る回路を示す。
この回路は基本的に図 3 1に示したものと同じであり、 1 2 Vとしては S W 1の安定化された 1 2 Vを使用する。 そして S W 1を得る昇圧回路の途中から分岐を行い、 S W 1を得る昇圧段の最終段の 1つ前のノー ド Aからさら に 4段のチャージポンプ回路を設けている。 その出力に は例えばダイオー ドと トランジス夕が直列接続されたリ ミ ッタ回路が設けられ、 1 5 Vを得ている。
このリ ミ ッタとしては 1 2 Vのツエナーダイォー ドを 用い、 この 1 2 Vとエンハンスメ ン ト型 トラ ンジスタの しきい値降下分の 3 Vを加えて 1 5 Vを得るようにして いる。 この場合、 1 5 Vのツエナ一ダイオー ドを用—いる こともできるが、 このダイオー ドを得るためには、 プロ セスを追加しなければならず、 複雑となるため、 1 2 V のッヱナ一ダイオー ドを兼用するようにしたものである。 次に、 図 43を参照して図 40における動作を説明す 書き込み、 消去可能開始時点で R E S E T信号が一旦 " 1 " となることにより、 P E *は " 0 " にリセッ トさ れる。 このとき、 SW2は 5 Vである。 SW2が上昇し て 1 2 Vに達すると、 第 1の差動増幅器 551の P Iお よび P I *信号が " 1 * から " CT になる。 さらに S W 2が昇圧されて 1 5 Vに達すると第 2の差動増幅器の出 力が反転し、 P *信号が " 1 " となり、 フリ ップフロッ プが反転して P E *力《 "1" となる。 この P E *は書き 込みデータ制御回路 435、 行デコーダ 432、 列デコ ーダ、 ソース電圧制御回路 437に与えられてこれらを 書き込み ， 消去可能状態とするため、 書き込み * 消去が 始ま り、 SW2の電圧が下がってく る。 なお、 S W2の 電圧が 1 5 Vを超えるのはわずかな時間だけであり、 P *はすぐ "0" に戻っている。 SW2の放電が続いて 1 2 Vより下がると、 今度は差動増幅器 5 51が反転して P I *力く " 1 " となり、 フリ ップフロップ 556が反転 して P E *力《 "0" となり、 書き込み · 消去禁止状態と なる。 P E *信号が書き込みデータ制御回路 435、 行 デコーダ 432、 列デコーダ、 ソース電圧制御回路— 37 に与えられることによってこれらを書き込み · 消去禁止 状態とする。 この間に再び S W2の充電が行われ、 上述 した動作で P I *は再び " 0 " に戻る。 これが繰り返さ れて自動的に書き込み ♦ 消去が可能か禁止かを制御でき る o
この実施例では 1 5 V, 1 2 Vを検知して、 t p c O , t p g 1 , t p c 1 , t p g 2…を自動的に設定できる ようにしたが、 上記各時間を内部タイマで一定値に設定 することもできる。
図 44は書き込みおよび消去の時間を内部タイマで制 御するようにした実施例を示す回路図である。 この実施 例では書き込み信号 P r o gを受ける書き込み用タイマ 5 6 1 と、 消去用信号 E r a c eを受ける消去用タイマ 5 6 2とをさらに備えており、 書き込み用タイマ 5 6 1 の出力 P r o g *は書き込みデータ制御回路 4 3 5、 列 デコーダ 4 3 2、 行デコーダ 4 3 1に与えられ、 消去用 タイマ 5 6 2の出力 E r a c e *はソース電圧制御回路 4 3 7に与えられている。
次に、 この実施例における動作を説明する。 書き込み 信号 P r o が " 1 " となると、 書き込み用タイマの出 力 P r 0 g *力く " 1 " となり、 これが書き込みデータ制 御回路、 行デコーダ、 列デコーダを書き込み状態にして 書き込みが開始される。 そしてタイマは計時動作を開始 し、 設定時間経過後、 例えば 1 0 s後に計時動作が停 止され、 P r o g *は となり、 書き込み禁止状態 となる。 消去についても消去用タイマ 562により同様 の動作が行われる。
なお、 外部の C P U等にこの時間情報を伝える必要が あるときは、 この P r o g *信号、 E r a c e *信号を チップ外に出力すれば良い。
この実施例では回路内部にタイマを内蔵したが、 外部 システムからの制御により時間を設定しても良い。 但し、 この場合にはメモリ セルの書き込み電流、 昇圧回路能力 のばらつき等により、 キャパシタ 4 50の充放電時間が 異なってく るため、 多少余裕を持った設定時間にしてお く必要がある。
以上の実施例では、 昇圧回路 440 , 44 1を別々に 設けたが、 共通に 1つ設けてチップ面積を縮小すること も可能である。
また、 実施例では電気的に書き換えができる
E E P R 0Mについて説明したが、 書き込みは同一の構 成で行い、 消去は紫外線照射により行う
E P R 0Mについても、 本発明を適用することができる。 さらに、 実施例では、 消去は、 全メモリセルのソース を共通 （ S S ) にして、 一括して消去を行なつたが、 こ れを、 複数のブロックに分けて、 そのブロッ ク毎にソー スを共通 （ S S 1 , S S 2 , ···) にして、 ブロッ ク毎に 消去を行うようにすることができる。

Claims

請 求 の 範 囲
1 . 1つのメ モリ セルが 1つの トラ ンジスタにより 構成され、 その トラ ンジスタは電気的にデータの書き換 えが可能であり、 前記メモリセルが行方向及び列方向に 複数個配列されたメモリセルアレイを有する半導体記憶 装置において、
前記メモリセル中のデータを検知する複数のデータ検 知回路と、
前記各データ検知回路に 1つ宛接続された複数の出力 <ッファ回路と、
前記メモリセルにあるデータを書き込みの際に書き込 み電圧を加える複数の書き込み回路と、
前記複数の書き込み回路のうちの予め定めた数のもの を時間をずらして順次活性化する書き込み制御回路と、 前記メモリセルに消去電圧を供給する消去制御回路と、 前記書き込み電圧および消去電圧を形成するために内 部電源電圧を昇圧する昇圧回路と、
前記昇圧回路からの出力電圧を所定値に制御する電圧 リ ミ ッタ回路と、
を備えることを特徵とする半導体記憶装置。
2 . 前記昇圧回路は、
前記内部電源電圧を内部昇圧する昇圧部と、
この昇圧部に接続され、 この昇圧部から供耠され ¾電 荷を保持するキャパシタ ンスと、
を有するものである、 請求項 1記載の半導体記憶装置。
3 . 前記書き込み回路は、
前記書き込み制御回路からの書き込みを許可する信号 に基づいて、 所定時間前記メモリセルに書き込むデータ をラ ッチする、 ラ ッチ回路を有する、 請求項 1記載の半 導体記憶装置。
4 . 前記書き込み電圧及び消去電圧を、 内部の前記 昇圧回路からと、 外部電源からとのいずれから供給させ るかを切り換え可能な切換手段を有する、 請求項 1記載 の半導体記憶装置。
5 . 1つのメモリセルが 1つの トラ ンジスタにより 構成され、 その トラ ンジスタは電気的にデータの書き換 えが可能であり、 前記メモリセルが行方向及び列方向に 複数個配列されたメモリセルアレイを有する半導体記憶 装置において、
前記メモリセル中のデータを検知する複数のデータ検 知回路と、
前記各データ検知回路に 1つ宛接続された複数の出力 ノ 'ッファ回路と、
前記メモリセルにあるデータを書き込みの際に書き込 み電圧を加える複数の書き込み回路と、
前記複数の書き込み回路のうちの予め定めた数のもの を同時に活性化する書き込み制御回路と、 前記メモリセルに消去電圧を供給する消去制御回路と、 前記書き込み電圧および消去電圧を形成するために内 部電源電圧を昇圧する昇圧回路と、
前記昇圧回路からの出力電圧を所定値に制御する電圧 リ ミ ッタ回路と、
前記メモリセルの動作点によって決められる、 前記メ 乇リセルへの書き込み時に流れる書き込み電流値を小さ な値とするように前記動作点を決める動作点制御手段と、 を備えることを特徴とする半導体記憶装置。
6 . 前記メモリセルへのデータ書き込み時には、 口 一デコーダ回路からの信号がゲー トに加えられる前記メ モリセルと、 カラムデコーダからの信号がゲー 卜に加え られるカラムゲー ト トランジスタと、 前記書き込み回路 内の書き込み負荷トラ ンジスタとが直列に接続された回 路が構成される、 請求項 5記載の半導体記憶装置。
7 . 前記動作点制御手段は、
前記書き込み回路において前記書き込み負荷トランジ スタのゲー トに加える電圧を制御することにより、 前記 動作点電位を前記メモリセルのフローティ ングゲー トに 電子が注入される電位とブレークダウン電位との間の電 位に設定するものである、 請求項 6記載の半導体記億装 m o
8 . 前記動作点制御手段は、 前記書き込み負荷トラ ンジス夕と前記カラムゲー ト トラ ンジスタとによる合成 抵抗を大きな値に設定すると共に、 前記ローデコーダか らの出力を前記カラムデコーダからの出力より も遅れて 立上がらせるものである、 請求項 6記載の半導体記憶装 直 o
9 . 前記メモリセルへの書き込み時に、 その ドレイ ンに供給される電圧は、 そのゲー トに供耠される電圧よ り も所定値だけ低い、 請求項 5記載の半導体記憶装置。
1 0 . 前記書き込み電圧及び消去電圧を、 内部の前 記昇圧回路からと外部電源からとのいずれから供給させ るかを切り換え可能な切換手段を有する、 請求項 5記載 の半導体記憶装置。
1 1 . 前記所定値は 3 V以上である、 請求項 9記載 の半導体記憶装置。
1 2 . 1つのメモリセル力《 1つの トラ ンジスタによ り構成され、 その トラ ンジスタは電気的にデータの書き 換えが可能であり、 前記メ乇リセルが行方向及び列方向 に複数個配列されたメモリセルァレイを有する半導体記 憶装置において、
前記メモリセル中のデータを検知する複数のデータ検 知回路と、
前記各データ検知回路に 1つ宛接続された複数の出力 バッファ回路と、
前記メモリセルにあるデータを書き込みの際に書き込 み電圧を加える複数の書き込み回路と、 前記複数の書き込み回路のうちの予め定めた数のもの を同時に活性化する書き込み制御回路と、
前記メモリセルに消去電圧を供給する消去制御回路と、 前記書き込み電圧および消去電圧を形成するために内 部電源電圧を昇圧し、 キャパシタンスを介して出力する 昇圧回路と、
を備えることを特徴とする半導体記憶装置。
1 3 . 前記キャパシタ ンスを除いた他の複数の要素 と前記キャパシタンスとはそれぞれ第 1の装置及び第 2 の装置として互いに別体に構成され、 前記昇圧回路にお いては昇圧を行う昇圧部と前記キャパシタンスとが前記 第 1及び第 2の装置にそれぞれ分れて属するものとして 構成され、 前記第 1の装置は前記第 2の装置に外付けさ れている、 請求項 1 2記載の装置。
1 4 . 前記キャパシタンスを除いた他の複数の要素 と前記キャパシタンスとはそれぞれ第 1の装置及び第 2 の装置として互いに別体に構成され、 前記昇圧回路にお いては昇圧を行う昇圧部と前記キヤパシタンスとが前記 ' 第 1及び第 2の装置にそれぞれ分れて属するものとして 構成され、 前記第 1及び第 2の装置は共に同一パッケー ジ内に組み込まれており、 前記パッケージ内で前記昇圧 部と前記キャパシタ ンスとが配線接続されている、 請求 項 1 2記載の装置。
1 5 . 前記複数の回路はパッケージ内に組み込まれ ており、 そのパッケージ内に前記キヤ ノ、。シタンスがー体 的に構成されている、 請求項 1 2記載の装置。
1 6 . 浮遊ゲー ト、 この浮遊ゲー トと容量結合され た制御ゲ一 トを有して前記制御ゲ一卜と ドレイ ンおよび ソースとの電圧関係で前記浮遊ゲー 卜に電荷を注入ある いは排出することによりデータの記録あるいは消去を行 う トラ ンジスタをメモリセルとし、 これをマ ト リ クス状 に配置したメモリセルアレイ と、 同一行に属するメ モリ セルの前記制御ゲー トを接続する行線と、 同一列に属す るメモリ セルの ドレイ ンを接続する列線と、 電源電圧を 昇圧して高電圧を得る昇圧回路と、 この昇圧回路からの 電荷を蓄える比較的大容量の容量手段から放電される電 荷により書き込みおよび消去の少なく ともいずれか一方 を行う制御回路とを備えた半導体記憶装置。
1 7 . 前記容量手段は同一基板内に設けられたこと を特徵とする請求項 1 6記載の半導体記憶装置。
1 8 . 前記容量手段は基板内の素子の不形成領域に 設けられることを特徴とする請求項 1 7記載の半導体記
Figure imgf000071_0001
1 9 . 前記容量手段は同一パッケージ内の別チップ を構成し、 接続手段により前記昇圧回路と接続されたこ とを特徴とする請求項 1 6記載の半導体記憶装置。
2 0 . 前記容量手段はパッケージ外に設けられるこ とを特徵とする請求項 1 6記載の半導体記憶装置。
2 1 . 浮遊ゲー ト、 この浮遊ゲー トと容量結合され た制御ゲー トを有して前記制御ゲー トと ドレイ ンおよび ソースとの電圧関係で前記浮遊ゲー 卜に電荷を注入ある いは排出することによりデータの記録あるいは消去を行 う トラ ンジスタをメモリ セルと し、 これをマ ト リ クス状 に配置したメモリセルアレイと、 同一行に属するメモリ セルの前記制御ゲー トを接続する行線と、 同一列に属す るメモリセルの ドレイ ンを接続する列線と、 行ァ ドレス から前記行線の 1つを選択する行デコーダと、 列ァ ドレ スから前記列線の 1つを選択する列デコーダと、 前記ド レイ ンに書き込み電圧を供耠する書き込み負荷素子と、 電源電圧を昇圧して一定の高電圧を発生する第 1の昇圧 回路と、 前記電源電圧を昇圧して高電圧を発生する第 2 の昇圧回路とを備え、
前記第 1の昇圧回路の出力を前記行デコーダおよび列 デコーダに供給するともに前記第 2の昇圧回路から供給 された電荷を蓄積する容量手段から放電される電荷を前 記書き込み負荷素子に供給することによりデータの書き ' 込みを行う ことを特徴とする半導体記憶装置。
2 2 . 前記容量手段は同一基板内に設けられたこと を特徴とする請求項 2 1記載の半導体記憶装置。
2 3 . 前記容量手段は基板内の素子の不形成領域に 設けられることを特徴とする請求項 2 2記載の不揮発性 半導体記憶装置。 2 4 · 前記容量手段は同一パッケージ内の別チップ を構成し、 接続手段により前記昇圧回路と接続されたこ とを特徴とする請求項 2 1記載の半導体記憶装置。
2 5 . 前記容量手段はパッケージ外に設けられるこ とを特徴とする請求項 2 1記載の半導体記憶装置。
2 6 . 前記第 2の昇圧回路の出力電圧が放電に十分 な第 1の電圧まで昇圧したときに書き込み可能状態とす る信号を発生し、 前記第 2の昇圧回路の出力電圧が前記 第 1 の電圧放電により書き込み · 消去を行う下限電圧で ある第 2の電圧にまで降下したときに書き込み禁止状態 とする信号を発生する昇圧電圧検知回路をさらに設けた ことを特徵とする請求項 2 1記載の半導体記憶装置。
2 7 . 前記第 2の昇圧回路の出力電圧が放電に十分 な第 1 の電圧まで昇圧する時間を計数して出力する第 1 のタイマと、 前記第 2の昇圧回路の出力電圧が放電に十 分な第 1 の電圧から書き込み · 消去を行う下限電圧であ る第 2の電圧にまで降下まで時間を計数して出力する第 2のタイマとを備え、 これらの計時により書き込み可能 状態および書き込み禁止状態を切り替えるようにした請 求項 2 1記載の半導体記憶装置。
2 8 . 浮遊ゲー ト、 この浮遊ゲー トと容量結合され た制御ゲ一 トを有して前記制御ゲー トおよびドレイ ンに 電圧を印加する こ とにより前記浮遊ゲー トに電荷を注入 してデータ書き込みを行い、 ソースに高電圧を印加する ことにより前記浮遊ゲー ト電極から電荷を排出すること によりデ一夕消去を行う トラ ンジスタをメモリセルと し、 これをマ ト リ クス状に配置し各 トラ ンジスタのソースを ソース電圧制御回路の出力に接銃したメモリセルアレイ と、 同一行に属するメモリセルの前記制御ゲー トを接铳 する行線と、 同一列に属するメモリセルの ドレイ ンを接 続する列線と、 行ァ ドレスから前記行線の 1つを選択す る行デコーダと、 列ァ ドレスから前記列線の 1つを選択 する列デコーダと、 前記ドレイ ンに書き込み電圧を供耠 する書き込み負荷素子と、 電源電圧を昇圧して一定の高 電圧を発生する第 1の昇圧回路と、 前記電源電圧を昇圧 して高電圧を発生する第 2の昇圧回路とを備え、
前記第 1の昇圧回路の出力が前記行デコーダおよび列 デコーダに供給されるとともに前記第 2の昇圧回路から 供給された電荷を蓄積する大容量の容量手段から放電さ れる電荷が前記ソース電圧制御回路に供給されることに よりデータの消去を行う ことを特徴とする半導体記憶装 。
2 9 . 前記容量手段は同一基板内に設けられたこと を特徴とする請求項 2 8記載の不揮発性半導体記憶装置。
3 0 . 前記容量手段は基板内の素子の不形成領域に 設けられることを特徴とする請求項 2 8記載の半導体記 愴装置。
3 1 . 前記容量手段は同一パッケージ内の別チップ を構成し、 接銃手段により前記昇圧回路と接続されたこ とを特徴とする請求項 2 8記載の半導体記憶装置。
3 2， 前記容量手段はパッケージ外に設けられるこ とを特徵とする請求項 2 8記載の半導体記憶装置。
3 3 . 前記書き込み負荷素子の ドレイ ンには電源電 圧が供給されることを特徴とする請求項 2 8記載の半導 体記憶装置。
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