JPS6010497A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
- Publication number
- JPS6010497A JPS6010497A JP58119211A JP11921183A JPS6010497A JP S6010497 A JPS6010497 A JP S6010497A JP 58119211 A JP58119211 A JP 58119211A JP 11921183 A JP11921183 A JP 11921183A JP S6010497 A JPS6010497 A JP S6010497A
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- JP
- Japan
- Prior art keywords
- voltage
- bit line
- writing
- memory cell
- drain
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１ン 発明の分野
本発明は電気的にプログラム可能な不揮発性半導体メモ
リ装置に関する。
リ装置に関する。
（２）従来技術の説明
電気的にプログラム可能な不揮発性半導体メモリ装ｆｉ
ｔ（一般にＥＦＲＯＭと称する）の、メモリ素子として
浮遊ゲート型ＭＯ８型メモリセルが一般に使用されてい
る。
ｔ（一般にＥＦＲＯＭと称する）の、メモリ素子として
浮遊ゲート型ＭＯ８型メモリセルが一般に使用されてい
る。
一般的なＮ−チャネル型セルの断面構造を第１図に示す
。このセルに書込を行う罠は、ンース電極１１ｒ、接地
制御卸ゲート電極２に正電圧を印加し、ドレイン電極３
に書込用正電圧を印加する。この時セルのチャネル４は
反転状態となシ、チャネル中を流れる電子の一部が、ン
ース嗜ドレイン間の高電界で加速されホットになり、ゲ
ート酸化膜５のエネルギー障壁を越えて浮遊ゲート６へ
注入される。こｉｌをチャネル電子注入書込と呼ぶ。
。このセルに書込を行う罠は、ンース電極１１ｒ、接地
制御卸ゲート電極２に正電圧を印加し、ドレイン電極３
に書込用正電圧を印加する。この時セルのチャネル４は
反転状態となシ、チャネル中を流れる電子の一部が、ン
ース嗜ドレイン間の高電界で加速されホットになり、ゲ
ート酸化膜５のエネルギー障壁を越えて浮遊ゲート６へ
注入される。こｉｌをチャネル電子注入書込と呼ぶ。
第２図に、従来のＥＦＲＯＭにおけるメモリセルアレイ
を示し、選択ピッドの１込方法を説明する。第２図では
簡単の為に（２Ｘ２）のセルマトリックスを示す。横方
向に配列されたメモリセルの制御ゲート電極を共通接続
してワードラインｘ１．ｘ２を形成する。縦方向に配列
されたメモリセルのドレイン電極を共通接続してビット
ラインＹｌ、Ｙ２を形成し、各ビットラインはプログラ
ム電圧印加用スイッチトランジスタＴＩ、Ｔ２を介して
、プログラム電源Ｖｐに接続する。メモリセルのソース
電極は共通接地ＧＮＤに接続される。例えば、メモリセ
ルぬに書込を行う場合は、ワードライン×１を正の高電
圧、例えばＶｐに保ち、トランジスタＴ１のゲートＷ１
に正の高電圧、例えばｖｐｔ印加する。この時、ビット
ラインＹｌの電位はスイッチトランジスタＴ１を介して
電源電圧によって持ち上げられ、セルＭ１に書込電流が
流わ、チャネル電子注入が行わわる。
を示し、選択ピッドの１込方法を説明する。第２図では
簡単の為に（２Ｘ２）のセルマトリックスを示す。横方
向に配列されたメモリセルの制御ゲート電極を共通接続
してワードラインｘ１．ｘ２を形成する。縦方向に配列
されたメモリセルのドレイン電極を共通接続してビット
ラインＹｌ、Ｙ２を形成し、各ビットラインはプログラ
ム電圧印加用スイッチトランジスタＴＩ、Ｔ２を介して
、プログラム電源Ｖｐに接続する。メモリセルのソース
電極は共通接地ＧＮＤに接続される。例えば、メモリセ
ルぬに書込を行う場合は、ワードライン×１を正の高電
圧、例えばＶｐに保ち、トランジスタＴ１のゲートＷ１
に正の高電圧、例えばｖｐｔ印加する。この時、ビット
ラインＹｌの電位はスイッチトランジスタＴ１を介して
電源電圧によって持ち上げられ、セルＭ１に書込電流が
流わ、チャネル電子注入が行わわる。
書込時のセルＭ１のドレイン電圧、即ちビットラインＹ
１の電位は、第３図に示すように、セルＭ１の電流電圧
特性ＩＩと、スイッチトランジスタＴＩの負荷電流電圧
特性Ｉｔ、の交点ＶＤとなる。一般には、スイッチトラ
ンジスタは単一のトランジスタではなく、書込回路で置
き換えらねる。
１の電位は、第３図に示すように、セルＭ１の電流電圧
特性ＩＩと、スイッチトランジスタＴＩの負荷電流電圧
特性Ｉｔ、の交点ＶＤとなる。一般には、スイッチトラ
ンジスタは単一のトランジスタではなく、書込回路で置
き換えらねる。
いま、セルＭ１に電子注入が始まると、スレシロルド電
圧が上昇し、セルＭｌの電流電圧特性は、下方に移動し
、工１′となり、ビットラインＹ１の電位は、負荷線Ｉ
Ｌに沿って移動し、ＶＤ’ ｉで上昇する。この様に、
セルの書込が進行するにつ引て、ビットラインＹ１の電
位は負荷線Ｉｔ、に沿って上昇してゆく。更に書込が進
んでセルＭｌＯ書込時のブレークダウンポイントＢＶが
負荷線ＩＬよシも下側にくると、電流電圧特性は負性抵
抗特性を示し、Ｉ２のようになシ、大電流が流れてセル
の破壊等に継がる不都合が生じる。また、外部から印加
するプログラム電圧を上昇させた場合には、負荷線Ｉｔ
。
圧が上昇し、セルＭｌの電流電圧特性は、下方に移動し
、工１′となり、ビットラインＹ１の電位は、負荷線Ｉ
Ｌに沿って移動し、ＶＤ’ ｉで上昇する。この様に、
セルの書込が進行するにつ引て、ビットラインＹ１の電
位は負荷線Ｉｔ、に沿って上昇してゆく。更に書込が進
んでセルＭｌＯ書込時のブレークダウンポイントＢＶが
負荷線ＩＬよシも下側にくると、電流電圧特性は負性抵
抗特性を示し、Ｉ２のようになシ、大電流が流れてセル
の破壊等に継がる不都合が生じる。また、外部から印加
するプログラム電圧を上昇させた場合には、負荷線Ｉｔ
。
が右方に移動し、上述のブレークダウンは更に起き易く
なる。ブレークダウンによる不都合を避ける為に、メモ
リセルのドレインに印加される電圧、即ちビットライン
は電位はブレークダウン電圧以下に抑えらねる必要があ
る。一般に、メモリセルの書込電圧（書込に充分な電圧
）と、ブレークダウン電圧の差、即ち書込電圧マージン
はかなり小さく、余裕のないものとなっている。
なる。ブレークダウンによる不都合を避ける為に、メモ
リセルのドレインに印加される電圧、即ちビットライン
は電位はブレークダウン電圧以下に抑えらねる必要があ
る。一般に、メモリセルの書込電圧（書込に充分な電圧
）と、ブレークダウン電圧の差、即ち書込電圧マージン
はかなり小さく、余裕のないものとなっている。
（３）発明の目的
従来技術には、上述の様な問題点があるので ；本発明
の目的は、これらの問題点ｔ−取り除き、外部からみて
、書込電圧マージンの広いｇＰＲＯＭを提供することで
ある。
の目的は、これらの問題点ｔ−取り除き、外部からみて
、書込電圧マージンの広いｇＰＲＯＭを提供することで
ある。
（４）発明の特徴
本発明は、浮遊ゲート型ＭＯ８型メモリセルを不揮発性
メモリ素子として、Ｘ−Ｙのマトリックス状に配列し、
Ｘ方向に配列されたメモリセルの制御ゲート電極全共通
接続してワードラインを形成し、Ｙ方向に配列さｈたメ
モリセルのドレイン電極を共通接続してビットラインを
形成して成る不揮発性メモリ装置において、その書込時
に、ビットラインの電圧を検知するゲート或はゲート回
路を有し、その電圧が規定の電圧を越えるとプログラム
電源電流を接地ンインにバイパスすることによって、ビ
ットラインの電圧上昇を抑制し得るバイパストランジス
タ或は、バイパス回路を設け、前記の規定電圧がメモリ
セルのドレインブレークダウン電圧以下に設定されてい
ることを特徴とする。
メモリ素子として、Ｘ−Ｙのマトリックス状に配列し、
Ｘ方向に配列されたメモリセルの制御ゲート電極全共通
接続してワードラインを形成し、Ｙ方向に配列さｈたメ
モリセルのドレイン電極を共通接続してビットラインを
形成して成る不揮発性メモリ装置において、その書込時
に、ビットラインの電圧を検知するゲート或はゲート回
路を有し、その電圧が規定の電圧を越えるとプログラム
電源電流を接地ンインにバイパスすることによって、ビ
ットラインの電圧上昇を抑制し得るバイパストランジス
タ或は、バイパス回路を設け、前記の規定電圧がメモリ
セルのドレインブレークダウン電圧以下に設定されてい
ることを特徴とする。
（５ン 発明の効果
本発明によりば、前記の規定電圧をメモリセルの書込電
圧に設定しておけば、このようなバイパス回路全付加す
ることによってビットラインの電圧は、メモリセルの書
込状態及び外部プラグラム電源の上昇にかかわらず、は
ぼ書込電圧に固定さｈ１ブレークダウンを起こすことは
ない。
圧に設定しておけば、このようなバイパス回路全付加す
ることによってビットラインの電圧は、メモリセルの書
込状態及び外部プラグラム電源の上昇にかかわらず、は
ぼ書込電圧に固定さｈ１ブレークダウンを起こすことは
ない。
（６）実施例
以下に実施例を示し、図面を用いて本発明の詳細な説明
する。
する。
第４図は、第１の実施例の回路図である。第４図では簡
単の為に一本のビットラインと、−個のメモリ゛セルに
ういてのみ図示する。メモリセルＭ１のドレインに接続
されたビットラインＹ１は、書込用スイッチトランジス
タＴＩ、及びＳｌを介して、書込用電源ＶＰＫ接続され
る。
単の為に一本のビットラインと、−個のメモリ゛セルに
ういてのみ図示する。メモリセルＭ１のドレインに接続
されたビットラインＹ１は、書込用スイッチトランジス
タＴＩ、及びＳｌを介して、書込用電源ＶＰＫ接続され
る。
また、Ｔｌ及びＳｌのゲートは各々書込信号ラインＷ１
．Ｗ２に、メモリセルＭの制御ゲートは、ワードライン
Ｘ１に接続される。書込用スイッチトランジスタＴ１と
８１の中間点Ａはバイパス用トランジスタＢＴのドレイ
ンに接続されＢＴのソースは接地ラインＧＮＤに接続さ
れる。ビットラインＹ１はまたバイパス用トランジスタ
ＢＴのゲートに接続される。
．Ｗ２に、メモリセルＭの制御ゲートは、ワードライン
Ｘ１に接続される。書込用スイッチトランジスタＴ１と
８１の中間点Ａはバイパス用トランジスタＢＴのドレイ
ンに接続されＢＴのソースは接地ラインＧＮＤに接続さ
れる。ビットラインＹ１はまたバイパス用トランジスタ
ＢＴのゲートに接続される。
本実施例に用いたメモリセルＭ１の書込電圧は６ｖブレ
ークダウン電圧は８ｖであるので、バイパス用トランジ
スタＢＴのスレショルド電圧を６ｖに設定し、書込用ト
ランジスタＴＩ。
ークダウン電圧は８ｖであるので、バイパス用トランジ
スタＢＴのスレショルド電圧を６ｖに設定し、書込用ト
ランジスタＴＩ。
Ｓｌの合成負荷特性凱メモリセルＭ１の書込時の初期特
性と合わせて、第５図に示すごとく設定した。第５囚に
おいて、ｗｌ、Ｗ２．及びＸｌにプログラム電圧Ｖｐを
印加した時の書込初期のセルの電流電圧特性をＩｌ、負
荷特性をＩＬ％＠４図Ａ点の電位１ｖＡで示す。この場
合側曲線の交点電圧、即ちビットラインＹ１電位は６Ｖ
である。ｈｔ１時間とともに、メモリセルの書込が進行
して、電流電圧特性がＩｌ’のように変化したとすると
、ビットラインＹｌの電圧Ｖｎは、ＩＬに沿って上昇し
、６Ｖよりも高くなる。ビットラインの電圧が６ｖより
も高くなるとバイパストランジスタＢＴが導通し、バイ
パス電流がＡ点から、接地ラインＧＮＤに向って流りる
為に、Ａ点の電位はＴ１とＢＴのコンダクタンスの比で
決まる値まで下降する。
性と合わせて、第５図に示すごとく設定した。第５囚に
おいて、ｗｌ、Ｗ２．及びＸｌにプログラム電圧Ｖｐを
印加した時の書込初期のセルの電流電圧特性をＩｌ、負
荷特性をＩＬ％＠４図Ａ点の電位１ｖＡで示す。この場
合側曲線の交点電圧、即ちビットラインＹ１電位は６Ｖ
である。ｈｔ１時間とともに、メモリセルの書込が進行
して、電流電圧特性がＩｌ’のように変化したとすると
、ビットラインＹｌの電圧Ｖｎは、ＩＬに沿って上昇し
、６Ｖよりも高くなる。ビットラインの電圧が６ｖより
も高くなるとバイパストランジスタＢＴが導通し、バイ
パス電流がＡ点から、接地ラインＧＮＤに向って流りる
為に、Ａ点の電位はＴ１とＢＴのコンダクタンスの比で
決まる値まで下降する。
第５図においては、負荷線Ｉｔ、が左方に移動し、ＩＬ
’となシ、ビットラインＢの電位はｖＤ′まで低下する
。この様なフィードバック機構によってビットラインＹ
１の電位は書込電圧６ｖから大きく上昇することなくほ
ぼ固定される為にブレークダウン電圧８ｖに達すること
はない。
’となシ、ビットラインＢの電位はｖＤ′まで低下する
。この様なフィードバック機構によってビットラインＹ
１の電位は書込電圧６ｖから大きく上昇することなくほ
ぼ固定される為にブレークダウン電圧８ｖに達すること
はない。
本実施例の回路においては、電源電圧Ｖｐが上昇した場
合にも、上述と同様のフィードバック効果によシビット
ラインＹｌの電圧上昇は抑制される。
合にも、上述と同様のフィードバック効果によシビット
ラインＹｌの電圧上昇は抑制される。
第６図に、第２の実施例の回路図を示す。本実施例にお
ける各記号の意味は、第４図のものと同様である。第６
図においては、第４図におけるバイパストランジスタＢ
Ｔを単独で用いる替シに、トランジスタＢＴのソースに
ドレイントケートを共通接続にしたトランジスタＱｌ〜
Ｑｎをｎ段丘列接続して接地したバイパス回路を用いて
いる。こｈにょシ、バイパス回路のスレショルド電圧を
、トランジスタＱｌ”Ｑｎのスレショルド電圧のｎ倍だ
け高くすることができる。第１の実施例では、バイパス
回路ヲト２ンジスタＴ３１個で形成した為にそのスレシ
ョルド電圧を６ｖに設定するには製造工程上で特別な工
夫を必要とした。例えばＢＴのゲート酸化膜を厚くして
製造することで対処した。
ける各記号の意味は、第４図のものと同様である。第６
図においては、第４図におけるバイパストランジスタＢ
Ｔを単独で用いる替シに、トランジスタＢＴのソースに
ドレイントケートを共通接続にしたトランジスタＱｌ〜
Ｑｎをｎ段丘列接続して接地したバイパス回路を用いて
いる。こｈにょシ、バイパス回路のスレショルド電圧を
、トランジスタＱｌ”Ｑｎのスレショルド電圧のｎ倍だ
け高くすることができる。第１の実施例では、バイパス
回路ヲト２ンジスタＴ３１個で形成した為にそのスレシ
ョルド電圧を６ｖに設定するには製造工程上で特別な工
夫を必要とした。例えばＢＴのゲート酸化膜を厚くして
製造することで対処した。
一方、本実施例においては、ＢＴのソースに直列に接続
するトランジスタの段数によってバイパス回路のスレシ
ョルド電圧を調整できるから、バイパス用トランジスタ
ＢＴ及びＱｌ−Ｑｎとして、他の回路部分を構成するの
と同じ通常のトランジスタ金使用できる。この為に、第
１の実施例で用いたような特別なトランジスタを用いる
必要がなく製造工程が簡単になる。
するトランジスタの段数によってバイパス回路のスレシ
ョルド電圧を調整できるから、バイパス用トランジスタ
ＢＴ及びＱｌ−Ｑｎとして、他の回路部分を構成するの
と同じ通常のトランジスタ金使用できる。この為に、第
１の実施例で用いたような特別なトランジスタを用いる
必要がなく製造工程が簡単になる。
以上実施例を用いて説明したように、本発明を用いると
、引込時にメモリセルのドレインに印加される電圧を寝
込電圧よりもわずかに高い電圧にほぼ固定できるから、
メモリセルにブレークダウンを発生させることなく、安
定な書込が可能になる。また、外部からみたプログラム
電圧マージンの広い不揮発性半導体メモリ装置を容易に
製造できる。
、引込時にメモリセルのドレインに印加される電圧を寝
込電圧よりもわずかに高い電圧にほぼ固定できるから、
メモリセルにブレークダウンを発生させることなく、安
定な書込が可能になる。また、外部からみたプログラム
電圧マージンの広い不揮発性半導体メモリ装置を容易に
製造できる。
第１図は不揮発性メモリセルの断面構造、第２図は従来
装置におけるメモリセルアレイ、第３図は第２図回路中
のセルの書込時電流電圧及び負荷用トランジスタの負荷
電流電圧特性、第４図は本発明第１の実施例の回路図、
第５図は第４図におけるセルと負荷トランジスタの電流
電圧特性、第６図は本発明第２の実施例の回路図、であ
る。 なお図において、１・・・・・・メモリセルのンース、
２・・・・・・メモリセルの側割ゲート、３・・・・・
・メモリセルのドレイン、４・・・・・・メモリセルの
チャネル領域、５・・・・・・メモリセルのゲート絶縁
膜、６・・・・・・メモリセルの浮遊グー）、Ｖｐ・・
・・・・書込用電源、Ｔ１゜Ｔ２，８１・・・・・・書
込スイッチトランジスタ、Ｍｌ。 Ｍ２．Ｍ３．Ｍ４・・・・・・メモリセル、ＢＴ・・・
・・・バイパス用トランジスタ、ＱｌｚＱｎ・・・・・
・スレショルド電圧調整用トランジスタ、ＸＩ、Ｘ２・
・・・・・ワードライン、Ｙｌ、Ｙ２・・・・・・ビッ
トライン、Ｗｌ。 Ｗ２・・・・・・書込信号ライン、ＩＩ、ＩＩ’・・・
・・・メモリセルの電流電圧特性、Ｉ２・・・・・・メ
モリセルブレークダウン時の電流電圧特性、Ｉ Ｌ Ｉ
Ｌ Ｌ ’・・・・・・負荷電流電圧特性、ＶＤ、Ｖ
ｎ’・・・・・・メモリセルのドレイン電圧、ＢＶ・・
・・・・メモリセルのブレークダウン電圧、である。 代理人 弁理士 内 原 晋１・゛。 ＃１ 図 范２図
装置におけるメモリセルアレイ、第３図は第２図回路中
のセルの書込時電流電圧及び負荷用トランジスタの負荷
電流電圧特性、第４図は本発明第１の実施例の回路図、
第５図は第４図におけるセルと負荷トランジスタの電流
電圧特性、第６図は本発明第２の実施例の回路図、であ
る。 なお図において、１・・・・・・メモリセルのンース、
２・・・・・・メモリセルの側割ゲート、３・・・・・
・メモリセルのドレイン、４・・・・・・メモリセルの
チャネル領域、５・・・・・・メモリセルのゲート絶縁
膜、６・・・・・・メモリセルの浮遊グー）、Ｖｐ・・
・・・・書込用電源、Ｔ１゜Ｔ２，８１・・・・・・書
込スイッチトランジスタ、Ｍｌ。 Ｍ２．Ｍ３．Ｍ４・・・・・・メモリセル、ＢＴ・・・
・・・バイパス用トランジスタ、ＱｌｚＱｎ・・・・・
・スレショルド電圧調整用トランジスタ、ＸＩ、Ｘ２・
・・・・・ワードライン、Ｙｌ、Ｙ２・・・・・・ビッ
トライン、Ｗｌ。 Ｗ２・・・・・・書込信号ライン、ＩＩ、ＩＩ’・・・
・・・メモリセルの電流電圧特性、Ｉ２・・・・・・メ
モリセルブレークダウン時の電流電圧特性、Ｉ Ｌ Ｉ
Ｌ Ｌ ’・・・・・・負荷電流電圧特性、ＶＤ、Ｖ
ｎ’・・・・・・メモリセルのドレイン電圧、ＢＶ・・
・・・・メモリセルのブレークダウン電圧、である。 代理人 弁理士 内 原 晋１・゛。 ＃１ 図 范２図
Claims (2)
- （１）浮遊ゲート型トランジスタメモリセルを、不 ：
揮発性メモリ素子としてＸ−Ｙマトリックス状に配置し
、Ｘ方向に配列さｈた前記メモリセルの制御ゲート電極
を共通接続してワードラインを形成し、Ｙ方向に配列さ
れた前記メモリセルのドレイン電極を共通接続してビッ
トラインを形成して構成される不揮発性半導体メモリ装
置において、書込時に前記ビットラインの電圧を検知す
る為のゲート或はゲート回路を有し、該ビットラインの
電圧が規定の電圧よりも高くなると、書込用電源電流を
接地ラインにバイパスすることによシ、前記ビットライ
ンの電圧上昇を抑制しうるバイパストランジスタ、或は
バイパス回路を有することを特徴とする不揮発性半導体
メモリ装置。 - （２）前記規定電圧が、前記メモリセルのドレインブレ
ークダウン電圧以下に設定されることを特徴とする特許
請求の範囲第（１）項記載の不揮発性半導体メモリ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119211A JPS6010497A (ja) | 1983-06-29 | 1983-06-29 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119211A JPS6010497A (ja) | 1983-06-29 | 1983-06-29 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010497A true JPS6010497A (ja) | 1985-01-19 |
| JPH0140438B2 JPH0140438B2 (ja) | 1989-08-29 |
Family
ID=14755684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119211A Granted JPS6010497A (ja) | 1983-06-29 | 1983-06-29 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010497A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864541A (en) * | 1986-09-30 | 1989-09-05 | Thomson Composants Militaires & Spaciaux | Integrated circuit of the logic circuit type comprising an electrically programmable non-volatile memory |
| WO1992005559A1 (en) * | 1990-09-17 | 1992-04-02 | Kabushiki Kaisha Toshiba | Semiconductor storing device |
| US5519654A (en) * | 1990-09-17 | 1996-05-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device with external capacitor to charge pump in an EEPROM circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693A (en) * | 1979-06-15 | 1981-01-06 | Nec Corp | Write-in circuit for non-volatile semiconductor memory |
-
1983
- 1983-06-29 JP JP58119211A patent/JPS6010497A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693A (en) * | 1979-06-15 | 1981-01-06 | Nec Corp | Write-in circuit for non-volatile semiconductor memory |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864541A (en) * | 1986-09-30 | 1989-09-05 | Thomson Composants Militaires & Spaciaux | Integrated circuit of the logic circuit type comprising an electrically programmable non-volatile memory |
| WO1992005559A1 (en) * | 1990-09-17 | 1992-04-02 | Kabushiki Kaisha Toshiba | Semiconductor storing device |
| US5519654A (en) * | 1990-09-17 | 1996-05-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device with external capacitor to charge pump in an EEPROM circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0140438B2 (ja) | 1989-08-29 |
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