JPS6027158A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6027158A JPS6027158A JP13709983A JP13709983A JPS6027158A JP S6027158 A JPS6027158 A JP S6027158A JP 13709983 A JP13709983 A JP 13709983A JP 13709983 A JP13709983 A JP 13709983A JP S6027158 A JPS6027158 A JP S6027158A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、容量を設けた半導体集積回路装置に関する
。
。
従来のこの種の半導体集積回路装置は、第１図に容量構
成の要部断面図で示すものがあった。図はシリコンゲー
）ＭＯ８ｆｉの場合を示し、（１）はＮ−基板からなる
半導体基板、（２）はＰ−拡散層、（３）は２拡散層、
（４）は酸化膜、（５）はポリシリコンである。
成の要部断面図で示すものがあった。図はシリコンゲー
）ＭＯ８ｆｉの場合を示し、（１）はＮ−基板からなる
半導体基板、（２）はＰ−拡散層、（３）は２拡散層、
（４）は酸化膜、（５）はポリシリコンである。
このように構成されたＭＯ８型半導体集積回路装置にお
いて、ポリシリコン（５）とＰ−拡散層（２）とを電極
とし、酸化Ｍ（４）を誘導体とした容量を形成している
。
いて、ポリシリコン（５）とＰ−拡散層（２）とを電極
とし、酸化Ｍ（４）を誘導体とした容量を形成している
。
また、従来の容量を設けた他の半導体集積回路装置とし
て、第２図にアルミゲートＭ ＯＳ型の場合の容量構成
の要部断面図で示すものがあった。Ｎ−基板゛からなる
半導体基板（１）にＰ＋拡散層（６）が形成され、酸化
膜（４）を介しアルミ層（７）が設けられている。
て、第２図にアルミゲートＭ ＯＳ型の場合の容量構成
の要部断面図で示すものがあった。Ｎ−基板゛からなる
半導体基板（１）にＰ＋拡散層（６）が形成され、酸化
膜（４）を介しアルミ層（７）が設けられている。
、□ｔ
（８）はコンタクトである。
上記第１図及び第２図のように構成された容量の容量値
Ｃは、次式で表わされる。
Ｃは、次式で表わされる。
ａ＝ｓ ｘε。８×εＯ／ｌＯＸ
とこに、Ｓ：ポリシリコン（５）又はアルミ層（７）に
接する酸化膜（４）の面積、’＠Ｘ：酸化膜（４）の誘
電率、と。：真空の誘電率、ｔｏ！＝酸化膜（４）の厚
さしたがって、従来の装置では大容量を得るためには、
接触する酸化膜（４）の面積を大きくしなければならず
、このため、集積回路のチップ面積が大きくなっていた
。
接する酸化膜（４）の面積、’＠Ｘ：酸化膜（４）の誘
電率、と。：真空の誘電率、ｔｏ！＝酸化膜（４）の厚
さしたがって、従来の装置では大容量を得るためには、
接触する酸化膜（４）の面積を大きくしなければならず
、このため、集積回路のチップ面積が大きくなっていた
。
この発明は、上記従来装置の欠点を除くもので、半導体
チップ上に複数の導電配線を小すき間に近接して配設し
、これらの導電配線を絶縁膜で覆って容量を形成し、チ
ップ面積を大きくすることなく、大きい容量値をもつ半
導体集積回路装置を提供することを目的としている。
チップ上に複数の導電配線を小すき間に近接して配設し
、これらの導電配線を絶縁膜で覆って容量を形成し、チ
ップ面積を大きくすることなく、大きい容量値をもつ半
導体集積回路装置を提供することを目的としている。
〔発明の実施例〕
第３図はこの発明の一実施例による半導体集積、回路装
置の概要平面図で、第４図は第３図の■−ｆｆ線におけ
る断面図である。ａ（９はＭＣｌ５型の半導体集積回路
装置を形成する半導体チップを示している。
置の概要平面図で、第４図は第３図の■−ｆｆ線におけ
る断面図である。ａ（９はＭＣｌ５型の半導体集積回路
装置を形成する半導体チップを示している。
半導体基板（１）には上記第１図のようにＰ−拡散層。
Ｐ＋拡散層（図示は略す）及びポリシリコン（５）が設
けられ、金属材からなる複数のパッドＱｌ）が形成され
である。（２）はチップ顛の周辺に沿って配置された１
対の導電配線で、双方が小すき間に近接して設けられて
いる。（至）は１対の導電配線＠を覆った酸化膜からな
る絶縁膜である。この導電配線（２）の材質は、導電金
属材又は導電性非金属材例えばポリシリコンからなる。
けられ、金属材からなる複数のパッドＱｌ）が形成され
である。（２）はチップ顛の周辺に沿って配置された１
対の導電配線で、双方が小すき間に近接して設けられて
いる。（至）は１対の導電配線＠を覆った酸化膜からな
る絶縁膜である。この導電配線（２）の材質は、導電金
属材又は導電性非金属材例えばポリシリコンからなる。
このように構成された半導体集積回路装置において、１
対の導電配線＠を応答する電極とし、酸化膜０を誘電体
とした大きい容量値が得られる。
対の導電配線＠を応答する電極とし、酸化膜０を誘電体
とした大きい容量値が得られる。
容量値を増加するには、導電配線（６）の高さ及び長さ
を大きくし、線間距離を小さくすればよい。
を大きくし、線間距離を小さくすればよい。
なお、上記実施例では、導電配線（２）を１対配置した
が、２本以上複数本を近接して配置してもよい０ また、上記実施例では、導電配線（２）をチップαＱの
周辺に沿って配置したが、各パッドａυの内側に配置し
てもよい。
が、２本以上複数本を近接して配置してもよい０ また、上記実施例では、導電配線（２）をチップαＱの
周辺に沿って配置したが、各パッドａυの内側に配置し
てもよい。
さらに、上記実施例ではシリコンゲートＭＯ８型の場合
を示したが、他の型の場合にも適用できるものである。
を示したが、他の型の場合にも適用できるものである。
周を絶縁膜で覆ったので、チップ面積を大きくすること
なく、大きな容量値が得られる０
なく、大きな容量値が得られる０
第１図は従来のシリコンゲー）ＭＯＳ型の半導体集積回
路装置を示す容量構成の要部断面図、第２図は従来のア
ルミゲー）ＭＯ８ｆｉの半導体集積回路装置を示す容量
構成の要部断面図、第３図はこの発明の一実施例による
半導体集積回路装置を示す概要平面図、第４図は第３図
のｆｆ−ＩＶ線における断面図である。 １・・・半導体基板、５・・・ポリシリコン、１０ ・
・・半導体チップ、Ｕ・・・電極パッド、越・・・導電
配線、１３・・・絶縁膜 なお、図中同一符号は同−又は相当部分を示す０代理人
大岩増雄 手続補正書（自発） １．事件の表示 特願昭５８−１３７０９９号２、発明
の名称 半導体集積回路装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号三菱電機
株式会社内 ５、補正の対象 ｉｌ＋ 明細書の「発明の詳細な説明」の梱。 （２１図面中第３図。 ６、補正の内容 （１） 明細書第３ページ第１９行〜第４ページ第２行
の「半導体基板（１）には−一−−れである。」をｒ
（Ｉｌｌは金属羽からなる複数のパッドで、半導体基板
（１）上に周辺寄りに設けられである。Ｊに補正する。 （２） 明細書第４ページ第７行の「からなる。」の後
に次の文革を加入する。 「このように、導電配線（１２）と絶縁膜（１３）によ
り容量を形成しており、従来の第１図、第２図のような
、答蓋′形成のための酸化膜（４）及びポリシリコン（
５）。 アルミ層（７）部は要しない。」に補正する。 （３）図面中第３図を添付図面のとおり訂正−する。 ？、添付書類の目録 訂正図面第３図 １通 以上
路装置を示す容量構成の要部断面図、第２図は従来のア
ルミゲー）ＭＯ８ｆｉの半導体集積回路装置を示す容量
構成の要部断面図、第３図はこの発明の一実施例による
半導体集積回路装置を示す概要平面図、第４図は第３図
のｆｆ−ＩＶ線における断面図である。 １・・・半導体基板、５・・・ポリシリコン、１０ ・
・・半導体チップ、Ｕ・・・電極パッド、越・・・導電
配線、１３・・・絶縁膜 なお、図中同一符号は同−又は相当部分を示す０代理人
大岩増雄 手続補正書（自発） １．事件の表示 特願昭５８−１３７０９９号２、発明
の名称 半導体集積回路装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号三菱電機
株式会社内 ５、補正の対象 ｉｌ＋ 明細書の「発明の詳細な説明」の梱。 （２１図面中第３図。 ６、補正の内容 （１） 明細書第３ページ第１９行〜第４ページ第２行
の「半導体基板（１）には−一−−れである。」をｒ
（Ｉｌｌは金属羽からなる複数のパッドで、半導体基板
（１）上に周辺寄りに設けられである。Ｊに補正する。 （２） 明細書第４ページ第７行の「からなる。」の後
に次の文革を加入する。 「このように、導電配線（１２）と絶縁膜（１３）によ
り容量を形成しており、従来の第１図、第２図のような
、答蓋′形成のための酸化膜（４）及びポリシリコン（
５）。 アルミ層（７）部は要しない。」に補正する。 （３）図面中第３図を添付図面のとおり訂正−する。 ？、添付書類の目録 訂正図面第３図 １通 以上
Claims (3)
- （１）半導体チップの上面に相互が小さい間隔にして配
設され、互いに対向する電極をなす複数の導電配線、及
びこれらの導電配線を覆い誘電体を形成する絶縁膜を備
え、上記導電配線と絶縁膜とで容量を構成したことを特
徴とする半導体集積回路装置。 - （２）複数の導電配線を半導体チップの外周に沿って配
設したことを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。 - （３）複数の導電配線を半導体チップ上の金属パッドの
内側に配設したことを特徴とする特許請求の範囲第１項
記載゛の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13709983A JPS6027158A (ja) | 1983-07-25 | 1983-07-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13709983A JPS6027158A (ja) | 1983-07-25 | 1983-07-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6027158A true JPS6027158A (ja) | 1985-02-12 |
Family
ID=15190833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13709983A Pending JPS6027158A (ja) | 1983-07-25 | 1983-07-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027158A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992005559A1 (en) * | 1990-09-17 | 1992-04-02 | Kabushiki Kaisha Toshiba | Semiconductor storing device |
| US5519654A (en) * | 1990-09-17 | 1996-05-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device with external capacitor to charge pump in an EEPROM circuit |
-
1983
- 1983-07-25 JP JP13709983A patent/JPS6027158A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992005559A1 (en) * | 1990-09-17 | 1992-04-02 | Kabushiki Kaisha Toshiba | Semiconductor storing device |
| US5519654A (en) * | 1990-09-17 | 1996-05-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device with external capacitor to charge pump in an EEPROM circuit |
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