JPS63229698A - 不揮発性メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、電気的にプログラムの可能な不揮発性メモリ
に関し、特に、プログラム時の書き込み時間が短縮され
た不揮発性メモリに関する。

（ロ）従来の技術 不揮発性メモリとして良く知られている紫外線消去型の
ＥＦＲＯＭは、一般にそのメモリセルとしてゲート絶縁
膜中にフローティングゲートを有するＭＯＳトランジス
タで構成きれている。

第２図は従来のＥＰＲＯＭの回路図である。第２図に於
いて、行デコーダ（１）に接続されたアドレスａＲ１〜
Ｒｍとビット線Ｂ　Ｌ　１〜ＢＬｎとの各交点には、フ
ローティングゲート型のＭＯＳトランジスタから成るメ
モリセル（２）が設けられている。ビット線Ｂ　Ｌ　ｔ
〜ＢＬｎは、列デコーダ（３〉に接続された列選択１１
１Ｇ、４Ｃｎで制御されるＭＯＳトランジスタ（４）を
介して検出ノードＮに接続される。検出ノードＮの信号
はセンスアンプ（５）によって検出され、その検出出力
は、出力回路（６）から読み出しデータとして出力され
る。

即ち、行アドレスデータによって行デコーダ（１）はア
ドレス線Ｒ７〜Ｒｍの１本を選択し、その選択されたア
ドレス線、例えばＲ１に接続されたメモリセル（２）が
選ばれる。更に、列アドレスデータによって列デコーダ
（３）は列選択線Ｃｌ４Ｃｎの１本を選択し、その選択
された列選択線例えばＣ８に接続されたＭＯＳトランジ
スタ（４）がオンとなり、ビット線ＢＬ、とアドレス線
Ｒ１に接続されたメモリセル（２）のフローティングゲ
ート型のＭＯＳトランジスタがオンしているかオフして
いるかがセンスアンプ（５）によって検出されることに
より、情報が読み出される。

また、検出ノードＮには、書き込み制御信号ＷＥで制御
される書き込み回路（７）が接続されている。この書き
込み回路（７）は、書き込み制御信号ＰＧＭが印加され
ると、不揮発性メモリの外部から供給された書き込むべ
きデータに基いて、高電圧を検出ノードＮに印加し、列
選択線０１〜Ｃｎで選択されたＭＯＳ）−ランジスタ（
４）を介して選択されたビット線に高電圧が供給され、
アドレス線ＲＩ”　Ｒｍで選択されたメモリセル（２）
に書き込みが為啓れる。

このような不揮発性メモリは、特公昭６１−３０３７号
公報に詳細に記載されている。

（ハ）発明が解決しようとする問題点 第２図に示されたＥＰ−ＲＯＭでは、書き込み電圧が通
常２５Ｖ程度の高電圧が使用きれるため、１つのメモリ
セル（２）にデータを書き込むのに約５０ｍ５を要して
いる。従って、記憶容量が大きいＥＰ−ＲＯＭでは、す
べてのデータを書き込むのに必要な時間が長くなる欠点
があった。例えば、８に×８ビットのＥＰ−ＲＯＭのす
べてのメモリセルにデータを書き込むためには７分近く
も時間を要していた。

（ニ）問題点を解決するための手段 本発明は、上述した点に鑑みて創作されたものであり、
アドレス線とビット線の各交点に接続された複数個の不
揮発性メモリセルから成るメモリブロックと、ビット線
に読み出された信号を出力すると共に印加された書き込
み信号をビット線に供給する書き込み読み出し回路手段
と、書き込み読み出し回路手段の複数の信号入出力線に
各々接続された信号記憶手段と、複数の信号入出力線の
所定本数をアドレスデータに基いて選択しデータの入出
力回路に接続する選択手段とを備えることにより、予め
信号記憶手段に書き込むべきデータを記憶させた後に、
一括して信号記憶手段からメモリセルへの書き込みを行
うものである。

（ホ）作用 上述の手段によれば、ビット線の本数と同じ数だけ信号
記憶手段が設けられ、その信号記憶手段を例えば８ビッ
ト単位でアドレスデータにより選択し、予め書き込むデ
ータを８ビット単位で、順次すべての信号記憶手段に記
憶した後、記憶されたデータに基いて書き込み電圧をす
べてのビット線に一括して供給することにより、１回の
書き込み時間内に、ビット線の数のメモリセルへの書き
込みが行えるので、全体の書き込み時間が短縮できる。

（へ）実施例 第１図は本発明の実施例を示す回路図である。

行デコーダ（８）は、アドレスデータの例えば上位数ビ
ットに従って、接続されたアドレス線Ｒ８〜Ｒｍの１木
を選択して高レベルにするものである。行デコーダ（８
）に接続されたアドレス線ＲＩ〜Ｒｍとビット線ＢＬ、
−ＢＬｎの各交点には、フローティングゲート型のＭＯ
Ｓ）ランジスタから成る不揮発性メモリセル（９）が各
々設けられ、ＭＯＳ）−ランジスタの制御ゲートはアド
レス線Ｒ１〜Ｒｍに、ドレインはビット線ＢＬ、〜ＢＬ
ｎの各々に接続される。本実施例の場合ビット線が１０
２４本でアドレス線が６４木であるとすると不揮発性メ
モリブロックの容量は、６４にビットとなる。

書き込み読み出し回路は、各々のビット線ＢＬ。

〜ＢＬｎに接続されビット線Ｂ　Ｌ　＋〜ＢＬｎの電位
を検出してデータを読み出すセンスアンプ（１０）と、
各々のビット線Ｂ　Ｌ　Ｉ”　Ｂ　Ｌ　ｎに接続され、
印加されたデータに基いて書き込み電圧を各々ビット線
Ｂ　Ｌ　ｌ−Ｂ　Ｌ　ｎに供給する書き込み回路（１１
）と、各センスアンプ（１０）の出力と信号入出力線Ｎ
Ｉ〜Ｎｎの間に接続され、ゲートに読み出し制御信号Ｒ
ＥＤが印加きれたＭＯＳトランジスタ（１２）と、各書
き込み回路（１１）の入力と信号入出力線Ｎ！〜Ｎｎの
間に各々接続きれ、ゲートにプログラム制御信号ＰＧＭ
が印加されたＭＯＳトランジスタ（１３）とから構成さ
れている。即ち、第１の書き込み読み出し回路は、読み
出し制御信号ＲＥＤにより、各々のセンスアンプ（１０
〉に読み出された信号を信号入出力線Ｎ、〜Ｎｎに出力
し、また、信号入出力線Ｎ、〜Ｎｎ上の信号をプログラ
ム制御信号ＰＧＭにより、各々の書き込み回路（１１）
に印加して各々のビット線Ｂ　Ｌ　ｌ−Ｂ　Ｌ　ｎに書
き込み電圧を供給する。

書き込み読み出し回路の信号入出力線Ｎ１−Ｎｎには、
各々信号記憶回路（１４）が接続きれている。

この信号記憶回路（１４）は、２個のインバータの入出
力を互いにクロス接続させた、所謂、スタティックラッ
チで構成され、信号入出力線Ｎ、〜Ｎｎを記憶した内容
に従ったレベルに保持している。

信号入出力線Ｎ　ｌ−Ｎ　ｎには、更に、列デコーダ（
１５）に接続された列選択線Ｃ１〜Ｃｔで制御されるＭ
ｏ３）ランジスタ（１６）が各々接続きれ、ＭＯＳトラ
ンジスタ（１６）の他端は、外部とのデータの入力及び
出力を行う入出力回路（１７）の８ビツトの信号線に選
択的に接続される。列デコーダ（１５〉は、行デコーダ
（８）に印加されたアドレスデータの残りのアドレスデ
ータに基いて、列選択信号ｃ１〜Ｃｔのうち１木を高レ
ベルとするものである。この列選択信号Ｃ，−Ｃｔの各
々は、８個のＭＯＳトランジスタ（１６）のゲートに接
続されており、選択された列選択信号Ｃ，−Ｃｔの１本
によって、８個のＭｏＳトランジスタ（１６）がオンし
て、信号入出力線Ｎ１〜Ｎｎのうちの８本が人出カ回路
（１７）に接続される。本実施例に於いて、信号入出力
線Ｎ、〜Ｎｎは１０２４本であるから列選択信号Ｃ１〜
ｃｔは、１２８本となる。

第１図の回路に於いて、データを書き込む場合、読み出
し制御信号ＲＥＤ及びプログラム制御信号ＰＧＭを共に
低レベルにして、ＭＯＳトランジスタ（１２）及び（１
３）をオフしておく。列デコーダ（１５）に所定のアド
レスデータを印加して列選択線ＣＩを選択した状態で、
入出力回路（１７）を制御信号Ｗ１によりデータの久方
可能状態とする。そして、書き込むべき８ビツトのデー
タを入力端子り。

〜Ｄアに印加すると、８ビツトのデータは、列選択線Ｃ
１に接続された８個のＭｏ３）−ランジスタ（１６〉を
介して、信号入出力線Ｎ、〜Ｎｎのうちの８本に供給さ
れ、これに接続された信号記憶回路（１４）の８個に記
憶される。以下同様にして、順次列選択線Ｃ，，Ｃ，・
・・・・・Ｃ６と選択し、８ビツトのデータを信号記憶
回路（１４）に記憶させる。

そこで、すべての信号記憶回路（１４）にデータの記憶
が終了したら、行デコーダ（８）に所定のアドレスデー
タを印加して、アドレス線Ｒ１〜Ｒｍの１本、例えばＲ
□を選択する。次に、プログラム制御信号ＰＧＭを高レ
ベルとすることにより、ＭＯＳトランジスタ（１３）が
オンし、信号記憶回路（１４）に記憶された信号が書き
込み回路（１１）に印加され、書き込み回路（１１）は
、プログラム制御信号ＰＧＭにより動作し、印加された
信号に基いて高電圧の書き込み電圧をビット線ＢＬ、〜
ＢＬｎに供給する。これにより、選択されたアドレス線
Ｒ１に接続された不揮発性メモリセル（９）への書き込
みが一括して為される。即ち、書き込み時間が５０ｍ５
要するとすれば、５０ｍ５の間に１０２４個の不揮発性
メモリセル（９）へ書き込むことができる。

一方、書き込まれたデータを読み出す場合には、行デコ
ーダ（８）に読み出すデータの記憶きれたアドレスを示
すアドレスデータの上位数ビットを印加し、アドレス線
Ｒ１〜Ｒｍの１本を選択する。この選択きれたアドレス
線、例えばＲ１に接続された不揮発性メモリセル（９）
の情報がセンスアンプ（１０）によって検出される。そ
して、読み出し制御信号ＲＥＤを高レベルとすることに
よって、ＭＯＳトランジスタ（１２）がオンし、読み出
された信号が各々信号記憶回路（１４）に記憶される。

次に、列デコーダ（１５）にアドレスデータの残すの下
位ビットを印加することにより、列選択線ｃｌ〜Ｃｔの
１本が選択され、オンとなったＭＯＳトランジスタ（１
６）を介して８個の信号記憶回路（１４）に記憶された
データが入出力回路（１７）に印加される。ここで、入
出力回路（１７）を出力状態とすることで、読み出され
た８ビツトのデータが入出力端子り、〜Ｄ７に出力され
る。

尚、第１図の回路に於いて、あるアドレスデータで８ビ
ツトのデータを読み出した後、行デコーダ（８）に印加
される上位ビットのアドレスデータが変化せず、列デコ
ーダ（１５）に印加される下位ビットのアドレスのみが
変化する場合には、センスアンプ（１０）を動作させて
不揮発性メモリセル（９）の読み出し動作をしなくても
、信号記憶回路（１４）にすでに必要とするデータが記
憶されているため、列デフータ（１５）の変化したアド
レスデータで必要とするデータを取り出すことができる
ので、読み出し速度が早くなる。

通常、スタティックの信号記憶回路（１４）にすべての
データを書き込む時間は１ｍｓ以下で終了するため、ア
ドレス線Ｒｔ”Ｒｍが６４本、ビット線ＢＬ、〜ＢＬｎ
が１０２４本の不揮発性メモリセル（９）にすべてデー
タを書き込む時間は、５０ｍ５Ｘ６４＋α（αは、信号
記憶回路（１４）にデータを記憶する時間）、即ち、３
秒余りとなり、従来に較べ大幅に短くなる。

（ト）発明の効果 上述の如く本発明によれば、書き込み時間が短縮された
不揮発性メモリが得られると共に、読み出し時間も短縮
される利点を有している。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図は、従来
例を示す回路図である。 （８）・・・行デコーダ、　（９）・・・不揮発性メモ
リセル、（１０）・・・センスアンプ、（１１）・・・
書き込み回路、　（１４）・・・信号記憶回路、　（１
５）・・・列デコーダ、　（１７）・・・入出力回路。

Claims (1)

【特許請求の範囲】
1. （１）アドレス線とビット線の間に接続された複数個の
   不揮発性メモリセルから成るメモリブロックと、前記ビ
   ット線に読み出された信号を出力すると共に印加された
   書き込み信号を前記ビット線に供給する書き込み読み出
   し回路手段と、前記書き込み読み出し回路手段の複数の
   信号入出力線に接続された複数の信号記憶手段と、前記
   複数の信号入出力線の所定本数をアドレスデータに基い
   て選択しデータの入出力回路に接続する選択手段とを備
   えたことを特徴とする不揮発性メモリ。