WO1990013955A1 - Generateur de signaux et recepteur de signaux fondes sur un systeme de transmission multiplex synchrone - Google Patents

Generateur de signaux et recepteur de signaux fondes sur un systeme de transmission multiplex synchrone Download PDF

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WO1990013955A1
WO1990013955A1 PCT/JP1990/000554 JP9000554W WO9013955A1 WO 1990013955 A1 WO1990013955 A1 WO 1990013955A1 JP 9000554 W JP9000554 W JP 9000554W WO 9013955 A1 WO9013955 A1 WO 9013955A1
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signal
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output
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PCT/JP1990/000554
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Inventor
Fujio Sugata
Masatoshi Ohtake
Hidefumi Fujiwara
Original Assignee
Anritsu Corporation
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    • H04J3/00Time-division multiplex systems
    • H04J3/16Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605Fixed allocated frame structures
    • H04J3/1611Synchronous digital hierarchy [SDH] or SONET
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
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    • H04J3/00Time-division multiplex systems
    • H04J3/02Details
    • H04J3/06Synchronising arrangements
    • H04J3/07Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04JMULTIPLEX COMMUNICATION
    • H04J2203/00Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
    • H04J2203/0001Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
    • H04J2203/0062Testing

Definitions

  • the present invention relates to a transmission line, a multiplexer or a demultiplexer used in SONET (SYNCHNOUS OPTICAL NETWORK) or SDH (SYNCH0N0US DIGITAL HIERARCHY) which is a new type of synchronous multiplex transmission system (syNCHONOUS TRANSFER MODE) which is a type of digital communication.
  • the present invention relates to a signal generator and a signal receiver for quality evaluation including, for example, measurement of an error rate, and particularly to a signal sequence having a predetermined frame structure defined in the multiplex transmission system of the new type.
  • the present invention relates to a signal generation device and a signal reception device using a synchronous multiplexing transmission method including a timing signal generation unit that generates a timing signal so that a predetermined signal is arranged at a designated signal position.
  • synchronous multiplexing transmission systems are used in digital communication lines in order to effectively use transmission lines.
  • Fig. 1 illustrates an example of multiplexing by the conventional method.
  • the first multiplexer On the transmitting side, the first multiplexer
  • MUX 1 collects 24 64 Kbit / s (64 Kbs) signals into 1.544 MbZ s signals
  • the second MUX 2 collects four 1.544 Mb / s signals together.
  • the third MU X3 combines seven 6.312 Mb Z s signals into a 6.312 MbZ s signal
  • the 44.736 Mb Z s signal combines four 44.738 ⁇ b Z s signals into a 44.736 Mb Z s signal Multiplexed to 139.264 Mb Zs signals
  • the signal of the A channel (Aehl to AehN, corresponding to the 64 Kb Zs signal in Fig. 1) is time-divided by the first ⁇ X1 and Multiplex in the order shown.
  • This multiplexed signal is assumed to be one of the B channels (Bchl to BchM, corresponding to the 1.544 MbZs signal in FIG. 1) (Bchl), and signals (Bch2 to BchM) similarly input from another multiplexing device group (not shown). ) Is performed by the second MUX 2 and output in the order shown in B of FIG. Furthermore, this multiplexed signal is transmitted to the C channel (Cchl ⁇
  • the third MUX 3 performs time division multiplexing with the input signals (Cch2 to CchL) and outputs the signals in the order shown in C in FIG.
  • Fa, Fb, and Fc in A, B, and C in FIG. 3 are frame signals for interleaving the multiplexed signals of the respective channels.
  • the third order Only the frame synchronization with the output C of the MUX 3 needs to be performed, but when extracting the signal Bchl of the B channel from the output C, the frame synchronization with the output C is performed, and then the frame with the output B of the second MUX 2 is performed. It is necessary to perform frame synchronization, and when extracting a lower-order signal, the frame synchronization must be performed sequentially.
  • a part of the bits allocated for the input signal is used to absorb this difference. That is, when the number of bits of the input signal increases, the input signal is placed on the assigned specific bit, and when the number of bits of the input signal decreases, the dummy signal (1) is assigned to the assigned specific bit. Or). For example, when multiplexing 1.544! ⁇ ! 1) 5 to 6. 312 MbZs, this operation is performed at the ratio of 1 bit to 1176 bits.
  • the transmission quality of digital communication lines is Generally, the degree of change of the pulse, that is, the error rate, is evaluated.
  • the pattern generator 10a generates a pseudo random pattern close to the signal used in the actual line, and then applies this pattern to the frame signal adding circuit 10b.
  • a predetermined frame signal F is added to the digital communication line 11 as a transmission pattern (10F010100) as shown in FIG.
  • the signal receiving device 12 receiving this as a receiving pattern on the receiving side first removes the frame signal F from the receiving pattern by the frame signal removing circuit 12a, and then, the reference signal generating circuit for comparison 12b
  • the comparison circuit 12c uses the same reference pattern (excluding the frame signal F) generated by the comparison circuit and compares it with the reception pattern to detect an error pulse.
  • the error pulses are counted by the error pulse counting circuit 12d, and the calculation result is displayed on the display 12e as an error rate.
  • the comparison reference pattern generation circuit 12b is a synchronous circuit controlled by the output of the error pulse counting circuit 12d.
  • Figure 5 shows the signal generation for such an error rate measurement.
  • Measurement 1 is a measurement of the signal section from 1.544 MbZs on the transmitting side to 1.544 MbZs on the receiving side, and the above-mentioned frame synchronization is required once in the signal receiving device.
  • Measurement 2 measures the signal interval from 1.544 MbZs on the transmitting side to 139.264 MbZs on the receiving side. Frame synchronization is required three times inside the signal receiving device S.
  • the multiplexing order is large even when measuring the error rate.
  • the signal receiver In order to access the lower-order group from the higher-order group, it is necessary for the signal receiver to perform frame synchronization for the number of times corresponding to the order, so that the error rate measurement system becomes complicated.
  • This method can be used with SONET (SYNCHRONOUS OPTICAL NETWORK) or SDH (SYNCHRONOUS DIGITAL
  • Fig. 6 shows the basic frame structure based on SONE T.
  • One frame is a T OH (Transport Overhead) section that stores network management information as an additional signal, and an STS-1 EC that stores input signals. (Envelope Capacity) section.
  • T OH Transport Overhead
  • STS-1 EC that stores input signals.
  • envelope Capacity envelope Capacity section.
  • the STS-1EC section can accommodate the above-mentioned signals of 1.544 Mb / s, 6.312 MbZs, and 44.786 Mb / s.
  • Fig. 6 the signal sequence is accommodated from left to right and from top to bottom.
  • Fig. 7 shows the contents of the above TOH, where Al and A2 in the TOH are frame synchronization signals, HI and H2 are the forces described later, and ' Please refer to the above literature because it is not directly related to the above.
  • the input signal is not stored directly in the STS-1EC section, but is first stored in a signal sequence as shown in FIG. Fig. 8 shows an example of accommodating a signal of 44.738 Mb Zs.
  • a POH (Path Overhead) section for accommodating network management information and an STS-1 for accommodating input signals. It consists of PC (Pay load Capacity) department.
  • Figure 9 shows the contents of the POH section.
  • a signal of 44.736 Mb / s is accommodated in the information I section and part of the staff S section in FIG.
  • the signal sequence shown in Fig. 8 is accommodated in the STS-11EC part of Fig. 6 of the same size, but the leading signal (J1 of P OH) in Fig. 8 is at a predetermined position in the STS-1 EC.
  • the signals shown in FIG. 8 are sequentially arranged.
  • the position where the head signal (J 1 of POH) in FIG. 8 should be arranged may move with time. Please refer to the above-mentioned document for this movement mode.
  • the leading signal (J1) in FIG. 8 may move, so that the receiving side can extract the signal in FIG. 8 from the STS-1 EC in FIG. A signal indicating the position of the signal (J 1) is required.
  • FIG. 11 shows an example of HI and H2.
  • the binary code of the lower 10 bits of HI and H2 is called a pointer (PTR), and the PTR value indicates the address where the leading signal (J1) is arranged.
  • FIG. 12 shows an example in which the signal sequence of FIG. 8 is accommodated in the signal sequence of FIG. 6 when the PTR value is ⁇ 2.
  • the shaded area contains the entire signal train (one frame) in Fig. 8, and if Fig. 6 is the basic frame, it should be accommodated over two frames. become.
  • the frame structure for accommodating 1.544 Mb / s or 6.312 Mb / s signals is the first (Fig. 6), The second (Fig. 14) and the third (Fig. 13) signal trains are hired on the third floor.
  • the case of 6.312 MbZs will be described.
  • the signal of 6.312 MbZs and 7 ch are accommodated in the second signal sequence.
  • 1.544 Mb Zs or the case where signals of 6.312 Mb / s and 1.544 Mb Zs are mixed, it can be realized in the same form as below, but refer to the above-mentioned document for details. .
  • Fig. 13 is the third signal train containing 6.312 Mb / s.
  • the signal of 6.312 MbZs is accommodated in the information section I and the staff section (S1, S2) in Fig. 13.
  • the frame structure has a multi-frame configuration consisting of four frames. In each frame, the first byte is the P0H portion (however, only the first frame is actually used as the P0H), and the remainder is the payload capacity portion.
  • FIG. 14 shows a second signal sequence, which includes a POH unit, a PTR unit, and an STS-1 PC unit.
  • the PTR in Fig. 14 is used for the same function as H1 and H2 in Fig. 7 and has the same 7 bytes as the number of 6.312 MbZs signals (number of channels) accommodated in Fig. 13 Indicates the start address of each channel.
  • the PTR of each channel is 1 byte per frame, and 4 units of 4 frames (VI, V2, V3, V4) are the basic units, and the first 2 bytes (V 1, V 2) force ⁇ Works the same as HI and H 2 in Fig. 11.
  • STS The third signal train within the IPC, as shown in Figure 14.
  • S 0 N ET specifies the value of N.
  • N-3 one of them, will be described.
  • the frame structure in this case is shown in FIG. 16, and the contents of T OH are shown in FIG.
  • the three series of 44.736 Mb / s signal sequences are described above. It is accommodated in a second signal train as shown in FIG.
  • the signal sequence shown in Fig. 8 is alternately accommodated one byte at a time in the STS-3c EC in Fig. 16 (# 1, # 2, # 3).
  • the signal train in Fig. 16 can take independent PTR armor. Therefore, there are three sets of HI and H2 corresponding to each signal.
  • Figure 18 shows the addressing in S T S — 3 c E C. Each address returns three identical addresses.
  • the PTR values of HI and H2 are read, and based on this, the position of the first byte (J1) of the second signal sequence is specified, and the following V1 and V2 signals (FIG. 15) Take out. From the PTR values in V I and V 2, the position of the first byte (V 5) of the third signal sequence is specified, and the subsequent signal is extracted thereafter.
  • the synchronous multiplex transmission method only one frame synchronization is required, which can contribute to simplification of the entire system as compared with the conventional method. Also, according to the new method, by reading the PTR value of the signal to be extracted after frame synchronization, it is possible to know the position of the head of the signal to be extracted and easily extract it. Transmitters that output test signals for various quality evaluations, such as error measurement, for digital communication systems that use the transmission method, and receivers that receive this test signal and perform error measurement It is necessary for the receiving device to have unique functions not found in conventional error measuring instruments.
  • the transmitting device it is necessary for the transmitting device to generate signals other than the POH signal, the TOH signal, and the information I, and to insert a test signal into the information I section. Further, a setting function in the entire range of the PTR value (for example, the range of 0 to 782) is required, and the POH signal, the TOH signal, and the information for the entire PTR value range are required. It is necessary to generate and insert each signal including the test signal to the unit.
  • the receiving device must receive a signal containing an arbitrary PTR value synthesized by the transmitting device, extract a test signal from the signal, and detect errors.
  • the transmitting device and the receiving device themselves can be configured as simple as possible including sharing. It is, of course, required.
  • the present invention has been made in view of the above points, and the present invention should be provided with a characteristic that should be provided for quality evaluation of a digital communication line system employing a new synchronous multiplexing transmission method such as S0NET. It is an object of the present invention to provide an extremely excellent signal generator and signal receiver using a synchronous multiplexing transmission method, which can realize a wide range of applications with as simple a configuration as possible. The purpose is.
  • the signal generator on the transmitting side is required to set the entire range of the PTR value in one frame of an output signal by a synchronous multiplexing transmission method such as S0NET. It has a feature in the configuration for arranging each information signal (input signal or test signal) in the appropriate position in the frame. There o
  • the signal generator according to the present invention comprises a timing signal generator N, a signal generator M for generating a desired signal based on the timing signal generator N, A signal synthesis unit S is provided.
  • the first counting circuit N1 counts a predetermined clock to create one frame period (time frame) of the output signal by the synchronous multiplexing transmission method, and The count value in the process of counting is output sequentially. In this case, the output count value and each timing relationship at that time are important factors.
  • the coincidence determination circuit N2 receiving this count value, according to the address information for setting the head position of the information signal to a desired position in the frame, determines the head position of the information signal based on the count value.
  • the counting operation of the second counting circuit N3 is started for each time position.
  • the second counting circuit N3 starts counting from the head position of the information signal, sequentially outputs the count value during the counting, and counts the information signal area.
  • This count value is a range of an area including the pattern signal, the POH signal, and the predetermined fixed signal, but the time required for the count is the same as the period of the one frame. In this case as well, the timing of the start of counting, the count value in the process of counting, and the timing at that time are important factors.
  • a counter receiving the count value from the second counting circuit N3 The timing signal generation circuit N4 outputs a timing signal when the count value matches each value of the previously stored pulse signal.
  • the positioning of the POH signal with respect to the frame can be performed because the start of the second counting circuit N3 is determined by the output of the matching determination circuit N2.
  • the identification signal generation circuit N5 receives the count value from the first counting circuit N1 and generates a signal for discriminating and controlling a period during which an additional signal is input and a period during which an information signal is input based on the start of the one frame. appear.
  • the additional signal generation circuit M1 receives the count value of the first counting circuit N1, and generates a predetermined additional signal during a period in which the additional signal is input.
  • the over-head signal generation circuit M2 receives the count value of the second counter circuit N3 and the output of the!? Reconsideration generation circuit N5, and outputs the test signal from the period when the information signal is input.
  • a predetermined overhead signal is generated during the period excluding the entering period.
  • the pattern signal generation circuit M3 receives the output of the timing signal generation circuit N4 and the output of the identification signal generation circuit N5, and generates the pattern signal during the period when the test signal is input.
  • the signal synthesizing unit S includes a signal from the signal generating unit M, that is, an additional signal, an overhead signal, and a pattern. Receives signals, combines them, and outputs them.
  • the additional signal generation circuit M 1 may have data on the additional signal, or may obtain a PTR value or the like from outside.
  • the overhead head signal generation circuit M2 has data of the P0H signal.
  • the pattern signal generating circuit M3 has a butterfly signal to be transmitted.
  • the position of the information signal in the frame can be determined simply by setting and inputting the position of the desired information signal to the match determination circuit N2 as address information. It can be set arbitrarily. In other words, the second counting circuit N3 and the timing signal generating circuit N4 only have to perform fixed operations for arbitrary address information, so that the circuit configuration as a whole is simplified. .
  • the advantage of the present invention can be easily achieved even in a configuration for generating an information signal having a more complex format by merely connecting a predetermined number of the above-described timing signal generators N vertically. Can be used, and the advantage of simplification is brought about.
  • the signal receiving device on the receiving side can basically share the main part of the configuration of the signal generating device shown in FIG. 19A.
  • one frame includes an additional signal accommodating area arranged in a plurality of periods with a predetermined interval to accommodate an additional signal,
  • An information signal accommodating area for accommodating information signals in areas interleaved with each other without overlapping, wherein the information signal indicates at least one pathover head indicating the head of the information signal
  • a signal train including the additional signal and the information signal, which can be positioned as follows, is generated as the one frame unit.
  • a clock generating circuit for generating a system clock having a predetermined frequency corresponding to the one frame period, and a clock indicating a one-byte unit obtained by dividing the system clock by a predetermined frequency;
  • a first counting circuit that receives the clock indicating the one-byte unit from the click generation circuit, repeatedly counts the number of clocks corresponding to the one frame period, and sequentially outputs the count value; Upon receiving the count value from the first counting circuit, the identification signal for identifying the additional signal accommodating area and the information signal accommodating area is output with the start of counting by the first counting circuit as the start of the one frame period.
  • An identification signal generating circuit that outputs a desired insertion position of the passover head signal in the information signal accommodating area as an address value from the head of the one frame, and outputs the address value to the address value.
  • An address information generating circuit for outputting a corresponding pointer value;
  • a match discrimination circuit that outputs a match signal when the count value from the first counting means matches the address value from the address information generation circuit
  • a clock indicating the one-byte unit from the mouth generation circuit is output from the one frame period in accordance with the identification signal from the identification signal generation circuit.
  • a second counting circuit that repeatedly counts the number of cooks corresponding to the information signal storage area excluding the additional signal storage area and sequentially outputs the count value;
  • a timing signal generation circuit for receiving a count value from the second counting circuit and outputting a timing signal for generating a pattern signal in the information signal accommodating area; and the timing signal generation.
  • a pulse signal generating circuit for outputting a desired pattern signal during a period excluding the passover head signal from the information signal accommodating region in accordance with the clock and the clock indicating the one-byte unit;
  • the additional signal including at least the Boyne value based on the start of the one frame period is added to the additional signal.
  • a passover head signal generation circuit that receives a count value from the second counting circuit and outputs a predetermined passover head signal to a desired position within the information signal accommodation period;
  • the desired pattern signal from the pattern signal generation circuit an additional signal including the pointer value from the additional signal generation circuit, and the predetermined passover from the pathover head signal generation circuit.
  • a signal synthesizing circuit for synthesizing the three signal signals and outputting the signal in a predetermined signal sequence form.
  • an additional signal accommodating region in which one frame is arranged in a plurality of periods with a predetermined interval to accommodate an additional signal, and an image which is not overlapped with the additional signal accommodating region.
  • An information signal accommodating area for accommodating an information signal in an area, wherein the information signal is at least one passover head signal and a passover head signal indicating a head of the information signal.
  • a pattern signal arranged at a predetermined interval for a plurality of periods, so that the passover head signal can take any position S in the information signal accommodation area.
  • a frame synchronizing circuit for receiving a signal sequence including the additional signal and the information signal and outputting a synchronizing signal synchronized with the one frame unit; and a system clock having a predetermined frequency corresponding to the one frame period.
  • a clock generating circuit for generating a clock indicating a one-byte unit obtained by dividing the system clock by a predetermined frequency;
  • a first counting circuit for sequentially outputting numerical values
  • an identification signal for identifying the additional signal accommodating area and the information signal accommodating area is output using the start of counting by the first counting circuit as a reference for the one frame period.
  • An identification signal generating circuit for determining whether an additional signal in the additional signal accommodating area is located in the information signal accommodating area based on the input signal sequence.
  • a position information detecting circuit for reading a value indicating a head position of the information signal, and outputting the value;
  • the detection is performed when the head position of the information signal in the information signal accommodation area is detected.
  • a head position detection circuit for outputting a signal
  • a second counting circuit that repeatedly counts and outputs the number of clocks entering the area
  • a signal receiving apparatus using a synchronous multiplexing transmission method comprising a pattern signal detecting circuit for extracting the pattern signal according to an output from the second counting circuit and the input signal sequence.
  • Fig. 1 shows an overview of multiplexing by the conventional multiplex transmission method
  • FIG. 2 is a block diagram showing a configuration for obtaining a multiplexed signal according to the method of FIG. 1,
  • FIG. 3 is a diagram illustrating a multiplexed signal according to the configuration of FIG. 2
  • FIG. 4 is a block diagram illustrating a transmission / reception system for measuring an error rate of a digital communication line according to the method of FIG. 1
  • Fig. 5 is a diagram showing the concept for measuring the error rate for the digital communication line of Fig. 1,
  • FIG. 6 is a diagram showing the basic frame structure of S0NET, which is a new type of synchronous multiplexing transmission system.
  • FIG. 7 is a diagram showing the contents of the TOH portion of FIG. 6,
  • FIG. 8 is a diagram showing the contents of the STS--IEC portion of FIG. 6,
  • FIG. 9 is a diagram showing the contents of the POH portion of FIG. 8
  • FIG. 10 is a diagram showing the addressing of the STS-1EC portion of FIG. 6,
  • FIG. 11 is a diagram showing a specific example of the pointer portions H 1 and H 2 of FIG. 10,
  • FIG. 12 is a diagram showing an example of accommodating a signal train in the frame of FIG. 6,
  • Fig. 13 and Fig. 14 are diagrams showing examples of accommodating the second and third signal sequences in S0NET, respectively.
  • FIG. 15 is a diagram showing the addressing for the signal trains in FIGS. 13 and 14,
  • FIG. 16 is a diagram showing a frame structure when accommodating an STS-1EC3 sequence signal.
  • Fig. 17 is a diagram showing the contents of TOH in Fig. 16
  • Fig. 18 is a diagram showing the addressing in the STS-3cEC part of Fig. 16,
  • FIG. 19A shows the present invention using the synchronous multiplexing transmission method.
  • FIG. 19B is a block diagram showing a first embodiment of the present invention.
  • FIG. 19C is a diagram schematically showing the signal train generation according to FIG. 19B.
  • FIG. 20 is a diagram showing the contents of the counting circuit of the first counting circuit of the 19 B1I,
  • Figure 21 shows the format of the basic frame according to Figure 19B
  • Second 2 Figure the second 3 Figure Kisui Tutsi and di front panel used for setting the first 1 9 B view of address values C 0 -C 9 'and pointer (PTR) values C 0 -C 9
  • PTR pointer
  • Fig. 24 is a diagram showing the flow of setting the address value and PTR value according to Figs.
  • FIG. 25 is a diagram showing the contents of the count value of the second counting circuit of FIG. 19B.
  • Fig. 26 is a diagram showing the format of the signal sequence corresponding to Fig. 25.
  • FIG. 27 is a diagram illustrating the timing relationship between the second counting circuit and the input / output section of the identification signal generating circuit of FIG. 19B
  • FIGS. 28 and 29 are the pattern signals of FIG. 19B.
  • FIG. 31 is a configuration diagram of a main part showing a specific example of the identification signal generation circuit of FIG. 19B,
  • FIGS. 32A and 32B are a block diagram of a main part showing a schematic configuration of a second embodiment of the signal generator according to the present invention, and a block diagram showing the generalized block diagram, respectively.
  • FIG. 33 shows the frame format of FIGS. 32A and B
  • FIG. 34 is a diagram showing the output of the first counting circuit of FIGS. 32A and 32B corresponding to FIG. 33,
  • FIG. 35 is a diagram showing the timing relationship between the input / output section of the second counting circuit and the coincidence determination circuit of each of the generator circuits in FIGS. 32A and 32B.
  • FIG. 36 is a diagram showing the necessity of changing the gate signal when different PTR values are taken in FIG. 35;
  • FIGS. 37A and 37B are block diagrams of a main portion showing a schematic configuration of a third embodiment of the signal generator according to the present invention, and a block diagram showing the generalized block diagram, respectively.
  • FIGS. 38A and 38B are block diagrams showing a configuration when a signal receiving device according to a fourth embodiment of the present invention is applied to an error measuring device
  • FIGS. 40A and 40B are a block diagram showing a schematic configuration of a main part when a signal receiving device as a fifth embodiment according to the present invention is applied to a measuring device, and a block diagram showing the generalized diagram, respectively.
  • FIG. 41 is a diagram showing the timing relationship of the main signals in FIGS. 40A and B,
  • FIGS. 42A and 42B are a block diagram showing a schematic configuration of a main part when a signal receiving device as a sixth embodiment according to the present invention is applied to an error setting device, and a block diagram showing a generalized version thereof. It is.
  • Reference numeral 33 denotes a 1ZL (1/8) frequency dividing circuit for generating a clock signal a having one cycle of clock L (8) bits.
  • 10 is the count of the clock signal a, 810 This is the first counting circuit that repeats each time (because one frame is composed of 810 signals in 1-byte units) and outputs the count value during the counting in binary code.
  • FIG. 20 shows the count value of the counter circuit 10 when the initial value of the first counter circuit 10 is set to 0, corresponding to the format of FIG. According to the comparison between Fig. 20 and Fig. 21, the count value 0 corresponds to the signal of A1, the count value 273 corresponds to address 0 in the STS-1 Envelope Capacity, and the count value 809 corresponds to the same address 521. .
  • the instruction data (C 0 ′ to C 0 ′) takes the values shown in FIG. 20 corresponding to addresses 0 to 782 in FIG. 21 and is arranged on the front panel shown in FIGS. 22 and 23.
  • the PTR value is set through the address information generating circuit 29a of the control circuit 29 in the procedure shown in FIG.
  • Nokui Na Li code of the C 0 output from ⁇ address information generating circuit 29 a in the case way ⁇ 11 value set is 1 ' ⁇ C 9' is It becomes 274.
  • reference numeral 14 denotes a second counting circuit which starts counting the subsequent clock signal from "0" upon receiving a coincidence signal from the coincidence discrimination circuit 11, and converts the counted value into a binary number. output in code (f ⁇ f 9).
  • the second counting circuit 14 is provided with a gate terminal G. While the gate terminal G is at the level, counting of the clock signal is prohibited, and the count value is held during this period.
  • FIG. 25 shows the count value corresponding to the format of FIG. 26, with the initial value of the second counting circuit 14 set to 0.
  • the count 782 corresponds to the POH in the first row
  • the count 2 corresponds to the byte containing 5I in the first row.
  • reference numeral 15 denotes an identification signal generating circuit which outputs a gate signal of a level while the count value from the first counting circuit 10 is in the TOH (Transport Overhead) shown in FIG.
  • This identification signal generating circuit 15 can be realized by using a memory.
  • the input value of the memory is as shown in Fig. 21.
  • a predetermined gate signal can be obtained by operating the memory so that the output of the memory becomes as follows.
  • a is clock signal output from the 1 ZL divider 33 of the first 9 B view
  • bo ⁇ b 9 is output count value from the first counter circuit 1
  • e is gate signal from the identification signal generating circuit 1 5 for inhibiting the counting of the second counter circuit 14 between T 0 H of FIG. 3
  • f Q ⁇ f 9 is? count value t of the output of the second counter circuit 14.
  • a signal generation circuit As the specific signal, a signal (g) which is a byte including information I in FIG. 26 and a signal which becomes a byte ⁇ including 5I in FIG. (H) Then, the byte at which the information I enters into the staff S; the signal (i) which becomes “H” is used. The information is input only to the buffer S.
  • the timing signal generation circuit 16 generates the identification signal. As with the raw circuit 15, this can be realized using a memory.
  • FIG. 19C schematically shows the generation of the signal train shown in FIG. 19B.
  • reference numeral 17 denotes the output of the oscillator 32, the clock signal from the 1-ZL divider 33, the output of the identification signal generation circuit, and the specific signals (g), (h) and (h) from the timing signal generation circuit 16.
  • This is a pattern signal generation circuit that receives (i) and generates a test signal for testing.
  • a specific example of the pattern signal generating circuit 17 is shown in FIG. 28, and the timing relationship between the signals 1 to ⁇ in FIG. 28 is shown in FIG.
  • the serial clock I shown in (1) of FIG. 29 is the output (system clock) from the oscillator 32 in FIG. 19B.
  • the serial clock 5 shown in 5 of FIG. 29 indicates that the number of clocks in one serial clock is 1 (1 I), M5 (5 1) and 8 (8 1 ) Are generated, and are switched by the signals (g, h, i) from the timing signal generation circuit 16.
  • test signal pattern generator for generating the test signal can be composed of the circuit shown in CCITT Rec. 0.151.
  • test signal pattern generator is serial • After the parallel conversion, the signal is set to the "L" level except at the predetermined position (the bit including the information I in FIG. 26), and then becomes the output of the test signal pattern generation circuit 17.
  • the additional signal generation circuit 18 of FIG. 19B generates the 21st TOH signal.
  • the Co -C 9 which is input to the additional signal generator 18 is limited to showing P TR value of 10-bit Bok in binary code, it is inserted into the P TR of the first 1 FIG. It is as described above for the set of C Q ⁇ Cg.
  • the output of the additional signal generation circuit 18 is set to a level at positions other than the TOH signal in FIG. 21.
  • the overhead signal generation circuit 19 in FIG. Set signals other than option I.
  • the output of this overhead signal generation circuit 19 is set to the "L" level in the bit into which the information I is inputted in FIG.
  • the function of the gate terminal of the overhead signal generation circuit 19 is as follows.
  • the count value 782 of the second counting circuit 14 corresponds to P OH, so that in the case of PTR-0, P OH is a 4-byte signal.
  • the count value of the first counting circuit 10 27 0, 27 1, 27 2 correspond to TOH in the first counting circuit 10, and in this state, both signals occupy the same time position in the synthesizing circuit 21 0
  • the output e of the discrimination signal generation circuit 15 is used to make P0H of FIG. 30 one byte for the purpose of avoiding this (j).
  • the output signal is delayed by one byte from the corresponding input signal, but this is corrected by the additional signal generation circuit 18 and the overhead head signal generation circuit. This is performed by delaying 1 and 1 by 1 byte, respectively, or advance the output of the timing signal generation circuit 16 by 1 byte in advance.
  • the outputs of the additional signal generation circuit 18, the overhead head signal generation circuit 19 and the pattern signal generation circuit 17 are synthesized by a synthesis (OR) circuit 21 and output to the parallel / serial conversion circuit 34.
  • control circuit 2 has C n to C 9 ,
  • C 0 to set the ' ⁇ C 9'
  • a circuit for controlling each key Sui thousand 30 of the front panel for controlling the screen of di splay 23, for moving the CPU that controls the entire control circuit 2 9 programs and, C o ⁇ C 0 and C 0 memory to accommodate the conversion table '-C 0', memo for temporarily holding the PTR value input from Kisui Tutsi 30 And so on.
  • the first counting circuit 10 is configured to have an initial value of 0, but it may be configured to have another value. For example, it is possible to configure the initial value as 214 and the final value as 1023.
  • the first counting circuit 10 can be divided into two counting circuits, paying attention to the regularity of the format to be created. For example, there are two counting circuits 0 to 89 and 0 to 8. The former indicates the position of each signal within one line, and the latter indicates the distinction between lines 1 to 9. According to this example, the number of outputs of the first counting circuit is assumed to be 11, but this is useful in the case of an example described later.
  • the count values 0, 1, and 2 of the first counting circuit correspond to T 0 H in the first row, but other values, for example, 809, 0, 1 in the first row, It can also be used for TOH.
  • the identification signal generating circuit 15 can be realized by a combination of gates instead of a memory.
  • T 0 H is always 0, 1, and 2 so the identification signal generating circuit 15 has the configuration shown in FIG. It can be realized with.
  • 35 is the evening and 36 is the evening.
  • Gate, 37 is an AND gate, and 38 is an OR gate. This example is useful when implementing the present invention with an ASIC without a built-in memory. The above can be applied to the timing signal generation circuit 16.
  • the first counting circuit 110 in Figs. 32A and B counts 2430 clock signals (the output of the 1Z8 divider 1333) (2430 signals in 1-byte units make up one buffer). Is repeated for each frame.
  • FIG. 33 shows the frame format of the present embodiment
  • FIG. 34 shows the output of the first counting circuit 110 in binary code corresponding to FIG. 33. .
  • the generating circuit 13 5 in FIGS. 32 and 33 generates one of the three signal sequences shown in FIG. 26 (referred to as # 1), and the other # 2 and # 3
  • the generation circuits 13 6 and 13 7 of the above can also generate the other two series with the same configuration.
  • the second counting circuit 114 covers the signal sequence (783 bytes) shown in FIG.
  • k is the clock signal of the output of the circuit 133
  • m, ⁇ , and ⁇ are the output of the match determination circuit 111 in order
  • the gate signal input of the counting circuit 114, the output of the second counting circuit 114, and the suffixes of m, ⁇ , and ⁇ indicate # 1, # 2, and # 3.
  • FIG. 35 is a timing chart in the case of PTR-522.
  • the signal synthesizing circuit 122 can synthesize signals using the same configuration as in the first embodiment.
  • Circuits with # that do not receive test signals (# 13, # 13, # 13, # 13, # 13) in Fig. 32 can be omitted.
  • the additional signal and the dummy signal instead of the test signal can be created by the signal synthesizing circuit 122.
  • circuits 32, 33, 10, 11, 14, 15 and 34 are shown in FIG. 19B showing the first embodiment. It can be realized with the same circuit as the same number.
  • Reference numeral 211 in FIG. 37A operates in the same manner as the coincidence determination circuit 111 in FIG. 32A showing the second embodiment.
  • This is a second match determination circuit. That is, for the same PTR value, C 1 0 ' ⁇ C u ' coincidence discrimination circuit 1 1 1 of the second embodiment has been obtained Ri preparative ⁇ triplicate, the second match of the third embodiment PTR value of the discrimination circuit 21 1 of the C 1 Q ' ⁇ C 19' may take the values of the seven patterns (first 5 FIG see) Specifically, 6.312 M bs is Watatsu to 4 frames but (13 Figure), the settings of C l jj 'to C 19 ' are values within one frame. For example, when the PTR values are 321, 107, and 214, the count value of the second counting circuit 14 corresponding to all 0 is set.
  • the second match determination circuit 211 outputs a match signal for each frame.
  • the third counting circuit 212 counts 428 bytes for 4 frames as shown in FIG. 13 and is reset to the initial value 0 by the coincidence signal once every 4 frames.
  • the signal generation circuit 214 receives the count value, and based on FIG. 13, a first signal which goes to the “H * level” for each byte including the information. It outputs the second, third, and fourth signals corresponding to 7, 1, and 3 bytes of information, and the third signal corresponding to 1 byte of information is 13th. In the figure, if the dummy is a byte in S1 and the information is included in S2 (the setting value in this embodiment), the first, second, third, and fourth signals are combined. Output to circuit 218.
  • the pattern signal generation circuit 215 receives the signal, and generates a test signal in the same manner as in the embodiment.
  • the signal synthesizing circuit 218 receives the signal, adds a predetermined additional signal, and generates a signal of a predetermined format.
  • CN 0 to CN 9 are signals to be set in the PTR in VI and V 2 of the corresponding # in FIG.
  • reference numeral 401 denotes a frame synchronization circuit for specifying the position of the first byte (A1 in FIG. 21) of the frame in the input signal.
  • the frame synchronization circuit 401 establishes frame synchronization by detecting the frame synchronization signals A1 and A2 included in the input signal, and then sets a level for each time position corresponding to A1 of the input signal. Outputs position signal.
  • the frame synchronization circuit 401 is a byte clock signal that operates on a byte basis of the input clock signal (one cycle corresponds to the input clock signal of 8 bits. ) And the input signal into a 1 Z 8 frequency 8 sequence data signal.
  • the first counting circuit 402 includes the frame synchronization circuit 40 Except that counting starts from “0" every time the position signal from 1 becomes a level, it has the same function as the first counting circuit 10 in Fig. 19B.
  • the path 402 can be realized by adding a function of setting the count value to “0” by an external signal to the first counting circuit 10 in FIG. 19B.
  • the coincidence determination circuit 403, the second counting circuit 404, the identification signal generation circuit 405, and the timing signal generation circuit 406 correspond to 11, 14, 15, and 1 in FIG. 19B, respectively. It has the same function as 6 and can use the same circuit.
  • the H I, H 2 latch circuit 407 is a circuit for extracting H I, H 2 shown in FIG. 21 from the data signal.
  • the count values of 402 corresponding to Hl and H2 are 270 and 271, respectively, by comparing FIG. 20 and FIG. 21, so that the HI and H2 latch circuits 407
  • a combination of gate circuits as shown in Fig. 31 constitutes a circuit that outputs a latch pulse every time codes 270 and 271 are input, and this latch pulse converts the HI and H2 signals from the data signal. Take out.
  • the conversion circuit 408 is a circuit for converting the PTR values (FIG. 11) in HI and H2 into the corresponding values shown in FIG. 20. For example, if the PTR value extracted from the data signal is 0, 273 is output. On the signal generation side, this conversion was performed by the control circuit 29 including the CPU, but on the reception side, this conversion had to be performed at a high speed (every 125 frames per frame). Going in hard.
  • This conversion circuit 408 can also be realized using a memory.
  • the output of the timing signal generation circuit 406 outputs the same signal as the output of the timing signal generation circuit 16 in FIG. j 1 is set to “H” level every time the data signal becomes a byte including the information I shown in FIG. 26 based on the numerical value 0 of the output of the second counting circuit 404.
  • k 1 is the same.
  • the error detection circuit 409 extracts an information signal from the data signal using the above j1, k1, H1, and outputs the information signal, the jl, kl, fil, the clock signal, the input clock signal, and the identification signal. Error detection is performed using the output of the signal generation circuit 405. Since the error detection circuit 409 can be configured by a conventional technique, the description is omitted.
  • Fig. 39 shows the timing relationship of the main signals in Figs. 38A and 38B. In FIG. 39, & i is a byte clock that operates every eight input clocks, and bi is an input signal displayed in units of bytes. In the signal of I), A1, A2, C1, HI, H2, and H3 are TOH, and the others are the signals of Fig. 26 when PTR is set to 10.
  • 5I indicates a byte in which the five information I shown in FIG. 26 are inserted, and 81 is a part of the 200I of the 26th.
  • c ⁇ is a signal indicating the start position of the frame.
  • the signal is one byte before the actual signal (A 1).
  • d j is a binary code representing the count value of the output of the first counting circuit 402.
  • e i is a PTR value indicated by a 10-bit digital code, and f e is converted to correspond to the value of d i.
  • R is a signal indicating the position of the first byte (J 1) of the second frame
  • hi is a signal indicating the position of T0H of the first frame.
  • i j is a binary code representing the count ⁇ of the output of the second counting circuit 404.
  • the k sigma is a signal indicating a byte containing five Lee Nfomesho down I in one byte.
  • Figs. 40A and 40B are diagrams of the main parts of the fifth embodiment.
  • Each of the circuits in FIGS. 4A and 4B has the same function as the corresponding circuit in FIGS. 38A and 38B except for the identification signal generating circuit 405, and can be realized with the same configuration in FIGS. 38A and 38B.
  • the identification signal generation circuit 405 has the same function as the identification signal generation circuit 115 in FIG. 32B, and can be realized by the same circuit.
  • Circuits 41 1 and 412 are circuits for detecting errors in the second (# 2) and third (# 3) signal strings, respectively, and change the H 1 and H 2 latch positions of the HI and H 2 latch circuits 407. Otherwise, the same circuit as the first (# 1) circuit 410 can be used.
  • Fig. 41 shows the timing relationship between Figs. 40A and 40B.
  • FIGS. 42A and B are configuration diagrams of main parts of the sixth embodiment.
  • FIGS. 42A and B can be realized with the same configuration as that of FIG. 38 except for the first gate circuit 405.
  • Identification signal generation circuit 405 is the identification signal generation circuit in Fig. 40
  • Figs. 42A and B are examples of error measurement of one sequence of 6.312 MbZs signal.If the number of sequences to be measured is increased, add one set of circuits in the dotted line for each sequence. This can be dealt with.
  • the signal generating device and the signal receiving device according to the synchronous multiplexing transmission method of the present invention are used in a digital communication line system employing a synchronous multiplexing transmission method such as S0NET. It can be used for various quality evaluations including measurement.

Landscapes

  • Engineering & Computer Science (AREA)
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  • Synchronisation In Digital Transmission Systems (AREA)

Description

明 細 害
同期多重化伝送方式による信号発生装置 および信号受信装置
[技術分野]
本発明は、 デジタル通信の一方式である新しいタ イブの同期多重化伝送方式 (syNCHONOUS TRANSFER MODE) である S O N E T (SYNCHNOUS OPTICAL NETWORK) や S D H (SYNCH0N0US DIGITAL HIERARCHY) で用いる 伝送路、 マルチプレクサまたはデマルチプレクサ等の 例えば誤り率の測定を含む品質評価のための信号発生 装置および信号受信装置に関し、 特に、 上記新しい夕 ィプの同斯多重化伝送方式に定められた所定のフレー ム構造を有する信号列に対し、 指定された信号位置に 所定の信号が 列されるようにタイ ミ ング信号を発生 するタイ ミ ング信号発生部を備えた同期多重化伝送方 式による信号発生装置および信号受信装置に関する。
[背景技術]
一般に、 デジタル通信回線では、 伝送路を有効に 利用するために同期多重化伝送方式が用られている。
従来方式による多重化の一例を第 1図によって説 明する。 送信側においては、 第 1のマルチプレクサ
(MUX) 1 が 64 Kビッ 卜/秒 (64 K b s ) 信号を 24個まとめて 1.544 MbZ s信号に、 さらに 第 2の MUX 2が 1.544 M b / s信号を 4個まとめて 6.312 MbZ s信号に、 第 3の MU X 3が 6.312 Mb Z s信号を 7個ま とめて 44.736M b Z s信号に、 第 4の Μ ϋ X 4が 44.738Μ b Z s信号を 3個まとめて 139.264 M b Z s信号にそれぞれマルチプレクス
(時分割多重化) を行う。 また、 受信側においては、 送信側と逆の手顧で第 1乃至第 4のデマルチプレクサ
( D M ϋ X 5〜 8 によ り 139.264 M b Z s、 44.736M b X s 6.312 Mb Z sおよび 1.544 Mb s信号をそれぞれデマルチプレクスする。
次に、 第 1図の送信側を例にマルチプレクスとフ レーム同期の関係について第 2図、 第 3図を用いて概 略的に説明する。
第 2図に示すよう に、 Aチャ ンネル (Aehl〜 AehN、 第 1図の 64 K b Z s信号に相当) の信号を 第 1の Μϋ X 1により時分割して、 第 3図の Αに示す 順序で多重化する。
この多重化信号を Bチヤ ンネル (Bchl〜BchM、 第 1図の 1.544 MbZs信号に相当) の 1つ (Bchl) とし、 図示しない別の多重化装置群から同様に入力さ れる信号 (Bch2〜BchM) との時分割多重を第 2の MUX 2で行い、 第 3図の Bに示す順序で出力する。 さ らに、 この多重化信号を Cチャ ンネル (Cchl〜
CchL、 第 1図の 6.312 MbZ s信号に相当) の 1つ
( C eh 1 ) とし、 図示しない^ / 重化装置から同様に 入力される信号 (Cch2〜CchL) との時分割多重を 第 3の MU X 3で行い、 第 3図の Cに示す順序で出 力する。
第 3図の A, B , Cにおける F a, F b , F cは、 それぞれ多重化された各チヤ ンネルの信号を織別する ためのフレーム信号である。
このように多重化された髙次群の信号から低次群 の信号を取りだすためには、 例えば、 第 3の MUX 3 の出力 Cから Cチャ ンネルの信号 Cchlを取り出す場 合は、 第 3の MU X 3の出力 Cに対するフ レーム同期 のみを行えば良いが、 出力 Cから Bチャ ンネルの信号 Bchlを取り出す場合は出力 Cに対するフレーム同期 を行ってから第 2の MUX 2の出力 Bに対するフ レー ム同期を行う必要があり、 さらに低次の信号を取り出 す場合、 このフ レーム同期を順次行わなければならな い。
このように、 1つのフ レーム内に同じ大きさ (速 度) の信号しか収容されていないために、 従来の多重 化伝送方式によった場合、 多重化の次数が多く なるほ ど、 その次数に応じたフ レーム同期回数が必要となる ため、 デジタル通信回線に接統される各種の機器を含 むシステムが全般的に複雑化するという問題があつた。
なお、 出力 Cから出力 Aに示す F aを直接取り出 すことは以下の理由で不可能である。 すなわち、 ある M U Xの出力信号中の入力の各 ch の信号に割当てられるべきビッ ト数を入出力の公称周 波数比に対応して固定化すると、 入出力の周波数は同 期していないため、 時間の経遏とともに両者のビヅ ト 数に差異が生じてく る。
そのため、 従来の M U Xでは、 入力信号のために 割当てられたビッ トの 1部をこの差異を吸収するため に用いている。 すなわち、 入力信号のビッ ト数が多く なれば、 この割当てられた特定ビッ トに入力信号を載 せ、 入力信号のビッ ト数が少なくなれば、 割当てられ た特定ビッ トにダミ ー信号 ( 1または) を載せる。 例 えば、 1. 544 !^! 1) 5を6. 312 M b Z s に多重化する 場合はこの操作を 1176ビッ トに 1 ビッ トの割合で行つ ている。
この操作により出力信号中の入力信号の位置が変 動するため、 前記信号の取り出しが不可能となる。 従 つて、 出力 C、 出力 B、 出力 Aの順に各フ レームに同 期しながら取り出す必要がある。 なお、 前記特定ビッ トが信号かダミ ー信号かの区別はフレーム信号 (例え ば第 3図の Cに示した F c ) の 1部を用いて行われる, 例えば、 F cの 1部が 1 1 1ならば特定ビッ トはダミ 一信号であり、 F cの 1部が◦ 0 0ならば特定ビッ ト は実信号である。
—方、 デジタル通信回線では、 その伝送品質は一 般的にパルスの変化する度合、 つま り誤り率で評価さ れている。
従来、 このような誤り率測定は第 4図に示す送受 信システムによって行なわれていた。 すなわち、 送信 側となる信号発生装 S 1 0では、 パターン発生器 10a により実際の回線で用いられる信号に近い擬似ランダ ムパターンを発生した後、 このパターンにフ レーム信 号付加回路 1 0 bでもって所定のフ レーム信号 Fを付 加した例えば図示のような送出パターン (10F010100 ) と してデジタル通信回線 1 1 に送出する。 これを受信 側において受信パターンと して受ける信号受信装置 1 2は、 先ずフ レーム信号除去回路 1 2 aでもってフ レーム信号 Fを受信パターンから除去した後、 比較用 基準パターン発生回路 1 2 bから発生される送出パ夕 ー ンと同一 (但しフ レーム信号 Fを除く) の比較用基 準パター ンを用いて比較回路 1 2 cにより受信パ夕一 ンと比較照合して誤りパルスを検出すると共に、 誤り パルスカウ ン ト回路 1 2 dで誤りパルスを計数、 演算 した結果を誤り率として表示器 1 2 eにより表示する。 なお、 比較用基準パターン発生回路 1 2 bは誤りパル スカウ ン ト回路 1 2 dの出力で制御される同期回
1 2 f からの同期信号により、 受信パターンのタイ ミ ングと同期をとつて動作するようになされている。
第 5図はこのような誤り率測定のための信号発生 装置および信号受信装置を用いて、 デジタル通信回線 の誤り率を実際に測定する場合の概念を示す。 測定 1 は、 送信側の 1.544 M b Z sから受信側の 1.544 MbZ sの信号区間の測定で、 前述したフレーム同期 は信号受信装置で一回必要である。 測定 2は、 送信側 の 1.544 Mb Z sから受信側の 139.264 MbZ sの信 号区間の剁定で、 フレーム同期は、 信号受信装 Sの内 部で 3回必要である。
このように、 従来の多重化伝送方式によると、 1 つのフ レーム内に同じ大きさ (速度) の信号しか収容 していないために、 誤り率測定を行う場合にも、 多重 化の次数が多くなるほど高次群から低次群をアクセス するのにその次数に応じた回数のフ レーム同期が信号 受信装置において必要となるため、 誤り率測定システ ムが複雑化するという問題があつた。
このため、 最近、 高次群から低次群へのアクセス を容易にし、 且つシステムを全般的に簡易化すること を目的として、 1つのフレーム内に異なった大きさ (速度) の信号を混在して収容する新しいフレーム構 造を有する新同期多重化伝送方式が提案され、 これに 基づく装置が実現されつつある。
この方式は S O N E T (SYNCHRONOUS OPTICAL NETWORK)または S D H (SYNCHRONOUS DIGITAL
HIERARCHY ) と呼ばれ、 その詳細は Be】 lcore TECHNICAL ADVISORY
T A— T S Y— 000253 (S O E T) または
CCITT- ecomnendation G.707, G.708. G.709
(S DH) で説明されている。
以下、 S 0 N E Tの場合についてその概略を説明 する。
第 6図は S ONE Tによる基本フレーム構造を示 すもので、 1フ レームは付加信号であるネッ トワーク 管理情報を収容する T OH (Transport Overhead) 部 と、 入力信号を収容する S T S— 1 E C (Envelope Capacity ) 部から構成される。 1フ レームは 90バ イ ト X 9行 = 81 0バイ トで構成される。 1バイ トは ク ロ ッ ク信号 8ビッ トに相当し、 1フ レームの長さは である ことから、 90 x 9 x 8 x 8K b Z s =51.84 Mb / sが導き出される。
S 0 N E Tにおいては、 前記 S T S - 1 E C部 に、 前述の 1.544 Mb / s、 6.312 MbZ s、 44.786 M b / sの各信号を収容することができるようにして いる。
第 6図において信号列は左から右へ、 上から下へ 収容される。
第 7図は上記 TOHの内容を示すもので、 T OH 内の A l , A 2はフ レーム同期信号であり、 H I , H 2については後述する力、'、 他の信号については本発 明に直接関与しないので前記文献を参照されたい。
入力信号は直接 S T S - 1 E C部に収容される のではなく、 先ず、 第 8図に示すような信号列内に収 容される。 第 8図は 44.738M b Z sの信号を収容する 場合の例であり、 第 6図と同様にネッ トワーク管理情 報を収容する P OH (Path Overhead ) 部と入力信号 を収容する S T S— 1 P C (Pay load Capacity) 部 力、ら構成される。
P OH部の内容を第 9図に示す。
第 8図のイ ンフォメ ーショ ン I部とスタ ッフ S部 の 1部に 44.736M b / sの信号が収容される。
第 8図の信号列は、 同じ大きさの第 6図の S T S 一 1 E C部に収容されるが、 第 8図の先頭信号 (P OHの J 1 ) は S T S— 1 E C内の所定の位置 に配列され、 以下第 8図の各信号が順次に配列される。
ところで、 上記第 8図の先頭信号 (P O Hの J 1 ) は時間の経過とともに、 それが配列されるべき位置が 移動することがある。 こ 移動形態については前記文 献を参照されたい。
このように第 8図の先頭信号 (J 1) は移動する ことがあるので、 受信側で S T S— 1 E C内から第 8図の信号を取出すためには第 6図内で第 8図の先頭 信号 (J 1 ) の位置を示す信号が必要になる。
この先頭信号 (J 1) の位置を示す信号が第 7図 の T OH内の H I , H 2である。
次に H I , H 2により S T S— 1 E C内の J 1 の位置を示すためには、 S T S— 1 E C内の番地付 けが必要となり、 前記文献では第 1 0図のように 0〜 782の番地付けを行っている。
第 1 1図に H I , H 2の一例を示す。
H I , H 2の下位 10ビッ トのバイナリ コー ドは ポイ ンタ (P TR) と呼ばれ、 この P TR値により先 頭信号 ( J 1 ) が配列される番地を示す。 第 1 1図は P TR値 = 2の例を示す。
P TR値- 2の場合の第 8図の信号列を第 6図の 信号列に収容した例を第 1 2図に示す。 第 1 2図にお いて斜線部が第 8図の信号列全体 ( 1フ レーム分) を 収容しており、 第 6図を基本フレームと した場合、 2 フ レーム分にまたがって収容されることになる。
次に 1.544 M b / s または 6.312 M b s の信号 を収容する場合について説明する。
この場合にはさらに別の信号列を用意し、 入力信 号を第 1 3図の信号列に収容した後、 第 1 3図の信号 列を第 8図と同じ大きさの第 14図の信号列に収容し、 第 14図の信号列を第 8図の場合と同じ形態で第 6図 の信号列に収容する。
従って、 1.544 Mb / sまたは 6.312 Mb/ sの 信号を収容する場合のフレーム構造は第 1 (第 6図) 、 第 2 (第 14図) 、 第 3 (第 13図) の信号列の 3階 雇となる。
以下 6.312 Mb Z sの場合について説明するが、 この場合には、 6.312 MbZ sの信号、 7chが第 2の 信号列に収容される。 なお 1.544 M b Z sの場合や 6.312 M b / sと 1.544 Mb Z sの信号が混在する場 合についても以下と同様な形態で実現することができ るが、詳細は前記文献を参照されたい。
第 1 3図は 6.312 M b / sを収容する第 3の信号 列である。 6.312 M b Z sの信号は第 13図のイ ンフ オメ ーシヨ ン I部およびスタ ッフ部 (S l, S 2 ) に 収容される。 この場合、 フ レーム構造は 4フ レームか らなるマルチフレーム構成となる。 各フレームにおい て先頭の 1バイ 卜が P 0 H部 (但し、 実際には第 1フ レームのみを P 0 Hとして使用している) であり、 残 りがペイロー ド ·キャパシティ部となる。
第 14図は、 第 2の信号列を示し、 P OH部と、 P TR部、 S T S— 1 P C部から構成される。
第 14図の P OHの内容は第 8図の P OHと同じ である。
第 14図の P T Rは第 7図の H 1 , H 2と同じ機 能のために使用され、 第 1 3図に収容される 6.312 MbZs信号の個数 (ch数) と同じ 7バイ トを有し、 各 chの先頭番地を示す。 こ こで、 各 ch毎の P TRは 1フ レーム当り 1バイ ト、 4フ レームで 4ノくイ ト (V I , V 2 , V 3 , V 4 ) が基本単位となり、 先頭の 2バイ ト (V 1 , V 2 ) 力《 第 1 1図の H I , H 2と同じ働きをする。 S T S— I P C内では第 14図に示すように、 第 3の信号列
(# 1, # 2, ···, # 7で示す) は 1バイ トずつ交互 に配列される。 P T Rに対応する番地付けを、 第 1 5 図に示す。 番地は 4フ レームで 1巡し、 第 3の信号列 の数に対応して 7個ずつ同じ番号を繰返す。
最後に 44.736M b / sの信号を 3系列収容する場 合について述べる。
本方式では、 44.736Μ bノ sの信号を複数個収容 する場合や、 44.736M b s と 6.312 MbZ sの信号 を同時に収容する場合には、 51.84 MbZ sの基本フ レーム構造を整数倍 (整数 =N) したフレーム構造を 用いる こ とによ り、 対応できるようになつている。
S 0 N E Tでは Nの値について規定しているが、 ここ ではそのうちの一つである N - 3の場合について説明 する。
この N = 3の場合、 動作周波数は 51.84 M b / s X 3 = 155.52Μ bノ s となる。
この場合のフレーム構造を第 16図に、 T OHの 内容を第 1 7図に示す。
3系列の 44.736M b / sの信号列は各々前述した 形態で第 8図に示すような第 2の信号列に収容される。 第 8図の信号列は第 16図の S T S— 3 c E C 内に 1バイ トずつ交互に収容ざれる ( # 1, # 2 , # 3) 。 第 16図の信号列はそれぞれ独立した P TR 鎧をとることができる。 そのため、 H I, H 2は各信 号に対応して 3組存在する。
S T S— 3 c E C内の番地付けを第 18図に示 す。 各番地は 3個ずつ同じ番地を操返す。
次に、 同期多重化伝送方式による信号を取り出す ときについて説明する。
こ こでは、 一例として 155.52Mb Z sの信号から 6.312 M b sの信号を取り出す場合について述べる < まず、 入力信号中のフ レーム同期信号 (第 1 7図 の A l , A 2) に同期し (フ レーム同期) 、 これを基 に前記第 1の信号列中の H 1, H 2信号を取り出す。
H I , H 2の前記 P TR値を読み、 これを基に前記第 2の信号列の先頭バイ ト (J 1) 位置を特定し、 これ に続く V 1 , V 2信号 (第 1 5図) を取出す。 V I , V 2中の P T R値から前記第 3の信号列の先頭バイ ト (V 5) 位置を特定し、 以後これに続く信号を取り出 す。
以上のように、 同期多重化伝送方式によると、 フ レーム同期が 1回で済むため、 従来の方式によるより もシステム全体としての簡易化に寄与し得る。 また、 新方式によると、 フ レーム同期後、 取り出すべき信号 の P T R値を読むことにより、 取り出すべき信号の先 頭位置を知って、 それを容易に取り出すことができる, ところで、 以上のような同期多重化伝送方式を採 用しているデジタル通信システムに対して誤り測定等 の各種の品質評価のための試験信号を出力する送信装 置および受信側でこの試験信号を受けて誤り測定を行 なうための受信装置には、 従来の誤り測定器にみられ ない特有の機能を備えている必要がある。
すなわち、 送信装置側では上述した P O H信号、 T O H信号およびィ ンフオ メーショ ン I以外の信号の 発生が必要であると共に、 イ ンフ ォ メ ー シ ョ ン I 部 に試験信号を挿入する必要があり、 さ らには、 前記 P T R値の全範囲 (例えば前記 0〜 7 8 2の範囲) で の設定機能が必要になると共に、 前記 P T R値全範囲 に対する前記 P O H信号、 T O H信号およびイ ンフ ォ メーショ ン部への試験信号を含む各信号の発生および 挿入が必要となる。
また、 受信装置側では送信装置側で合成された任 意の P T R値を含む信号を受信して、 その中から試験 信号の取り出しと、 誤り検出とが必要となる。
加えて、 単なる誤り率測定だけでなく 、 種々の広 範な品質評価を行なう ことにも容易に適応することが m c*ォ L o o なお、 前述したように同期多重化伝送方式による システム全体としての簡易化のメ リ ッ トを生かすため、 送信装置および受信装置そのものが共用化を含めて可 及的に簡易に構成し得るものであることが要請される のは勿論のことである。
しかしながら、 今日までの同期多重化伝送方式を 採用したデジタル通信システムの品質評儒に向けられ る送信装置および受信装置として上記の特有の機能を 可及的に簡易な構成で提供することができるものが実 現されていなかつた。
[発明の開示]
そこで、 本発明は以上のような点に鑑みてなされ たもので、 S 0 N E T等の新同期多重化伝送方式を採 用したデジタル通信回線システムの品質評価に向けら れるものが具備すべき特有の機能および、 広範な応用 化を可及的に簡易な構成で実現し得るようにした極め て良好な、 同期多重化伝送方式による信号発生装置お よび信号受信装置を提供す-.ることを目的としている。
先ず、 本発明の概要について説明すると、 送信側 となる信号発生装置は、 S 0 N E Tのような同期多重 化伝送方式による出力信号の 1 フレーム中において前 記 P T R値の全範囲の設定に対;^レ、 フ レーム中にお ける各情報信号 (入力信号または試験信号) を適切な 位置に配列するための構成に特徴を有しているもので ある o
すなわち、 第 1 9 A図に示すように本発明による 信号発生装置はタイ ミ ング信号発生部 Nと、 このタイ ミ ング信号発生部 Nを基に所望の信号を発生する信号 発生部 Mと、 信号合成部 Sを備える。
前記タイ ミ ング信号発生部 Nにおいて、 第 1の計 数回路 N 1は同期多重化伝送方式による出力信号の 1 フレーム期間 (時間枠) を作成するために所定のクロ ックを計数し、 その計数途上の計数値を順次に出力す る。 この場合、 出力される計数値とそのときの各タイ ミ ング関係が重要な要素となる。 この計数値を受ける 一致判別回路 N 2は、 情報信号の先頭位置を前記フ レ ーム中の所望の位置に設定するためのァ ドレス情報に 従い、 前記計数値を基にした前記先頭位置の時間位置 ごとに第 2の計数回路 N 3の計数動作をスター 卜させ る。 これにより第 2の計数回路 N 3は情報信号の先頭 位置からカウン トを始め、 計数途上の計数値を順次に 出力すると共に、 前記情報信号領域を計数する。 この 計数値はパターン信号と P 0 H信号と所定の固定信号 とが含まれる領域の範囲であるが計数に要する時間は 前記 1フレームの期間と同じになる。 この場合も、 計 数開始の時間的タイ ミ ングおよび計数途上の計数値と そのときの時間的タイ ミ ングが重要な要素となる。
前記第 2の計数回路 N 3からの計数値を受けるタ ィ ミ ング信号発生回路 N 4は、 予め記億しておくパ夕 —ン信号の各値と計数値が一致したときにタイ ミ ング 信号を出力する。 ここで、 P O H信号のフレームに対 する位鼴決めができるのは、 上記一致判別回路 N 2の 出力で上記第 2の計数回路 N 3のスター トが決定され ているからである。
識別信号発生回路 N 5は前記第 1の計数回路 N 1 からの計数値を受けて、 前記 1 フレームの開始を基準 として付加信号が入る期間と、 情報信号が入る期間と を識別制御する信号を発生する。
次に信号発生部 Mにおいて、 付加信号発生回路 M 1は前記第 1の計数回路 N 1の計数値を受け、 前記 付加信号が入る期間に所定の付加信号を発生する。
オーバ—へッ ド信号発生回路 M 2は、 前記第 2の 計数回路 N 3の計数値と、 !^リ 考発生回路 N 5の出 力を受け、 前記情報信号が入る期間から前記試験信号 が入る期間を除いた期間に所定のオーバーへッ ド信号 を発生する。
パターン信号発生回路 M 3は、 前記タイ ミ ング信 号発生回路 N 4の出力と、 識別信号発生回路 N 5の出 力を受け、 前記試験信号が入る期間に前記パターン信 号を発生する。
信号合成部 Sは、 前記信号発生部 Mからの信号、 すなわち、 付加信号、 オーバーへッ ド信号、 パターン 信号を受け、 合成した後出力する。
以上において、 付加信号発生回路 M 1 は付加信号 に関するデーダを有しているものとするか、 または外 部から P T R値等をえるものとしてもよい。 オーバー へッ ド信号発生回路 M 2は P 0 H信号のデータを有し ている。 パターン信号発生回路 M 3は送出すべきバタ 一ン信号を有している。
以上のような信号発生装置は、 主要部の構成が所 望の情報信号の位置をァ ドレス情報と して一致判別回 路 N 2に設定入力するだけで、 フレーム中における情 報信号の位置を任意に設定することができる構成とな つている。 つまり、 任意のァ ドレス情報に対して、 第 2の計数回路 N 3およびタイ ミ ング信号発生回路 N 4 は固定した動作を遂行するだけで済むので、 全体と し ての回路構成が簡単になる。
これが、 もし、 単に各ア ドレス情報に対応して、 その数だけ所望のタイ ミ ングを発生するゲー ト回路の 如きもので構成されたとすると、 そのゲー ト回路は膨 大なものになってしまう。
このように、 本発明による利益は、 より複雑なフ ォーマツ トの情報信号を発生する構成に対しても、 前 述したタイ ミ ング信号発生部 Nを所定数縱铳的に連ね るだけで容易に対応することができるので、 さらに簡 易化のメ リ ッ トをもたらす。 なお、 受信側となる信号受信装置は、 基本的には 前記第 1 9 A図の信号発生装置の構成の主要部を共用 することができる。
以上のような概要に基づく本発明によると、 1フ レームが、 付加信号を収容すべく所定の間隔を有して 複数の期間に配列される付加信号収容領域と、 この付 加信号収容領域と重なり合わないで互いにィ ンターリ ーブした関係にある領域で情報信号を収容する情報信 号収容領域とからなり、 前記情報信号が前記情報信号 の先頭部を示す少なく とも一つのパスオーバーへッ ド 信号と前記パスオーバーへッ ド信号に後続させて所定 の間隔を有して複数の期間に配列されるパターン信号 とからなり、 前記パスォ一バーへッ ド信号が前記情報 信号収容領域内の任意の位置をとり得るようになされ た前記付加信号と情報信号とを含む信号列を前記 1 フ レーム単位として発生するもので、
前記 1 フ レーム期間に対応する所定の周波数を有 する システムク ロックおよび該システムクロ ッ クを所 定分周した 1バイ ト単位を示すクロックを発生するク ロック発生回路と、
前記ク口ック発生回路からの前記 1バイ ト単位を 示すクロックを受けて前記 1フレーム期間に対応する クロック数を繰り返し計数すると共に、 その計数値を 順次に出力する第 1の計数回路と、 前記第 1の計数回路からの計数値を受けて前記第 1の計数回路の計数開始を前記 1 フ レーム期間の開始 として前記付加信号収容領域と前記情報信号収容領域 とを識別する識別信号を出力する識別信号発生回路と, 前記情報信号収容領域内における前記パスオーバ 一へッ ド信号の所望の挿入位置を前記 1 フ レームの先 頭部からのア ドレス値として出力すると共に、 このァ ドレス値に対応するボイ ンタ値を出力するァ ドレス情 報発生回路と、
前記第 1の計数手段からの計数値と前記ァ ドレス 情報発生回路からのァ ドレス値とが一致したときに一 致信号を出力する一致判別回路と、
前記一致判別回路からの前記一致信号を受けるご とに、 前記ク口ッ ク発生回路からの前記 1バイ ト単位 を示すクロックを前記識別信号発生回路からの識別信 号に従って前記 1 フレーム期間のうち前記付加信号収 容領域を除いた前記情報信号収容領域に対応するク口 ック数を繰り返し計数すると共に、 その計数値を順次 に出力する第 2の計数回路と、
前記第 2の計数回路からの計数値を受けて前記情 報信号収容領域内のパターン信号を発生するためのタ ィ ミ ング信号を出力するタイ ミ ング信号発生回路と、 前記タイ ミ ング信号発生回路からのタイ ミ ング信 号と、 前記クロ,ソ ク発生回路からの前記システムク口 ッ クおよび前記 1バイ ト単位を示すクロックに従って 前記情報信号収容領域から前記パスオーバーへッ ド信 号を除いた期間に所望のパターン信号を出力するパ夕 ーン信号発生回路と、
前記第 1の計数回路からの計数値および前記ァ ド レス情報発生回路からのポインタ值を受けて、 前記 1 フレーム期間の開始を基準として少なく とも前記ボイ ン夕値を含む付加信号を前記付加信号収容領域の期間 に出力する付加信号発生回路と、
前記第 2の計数回路からの計数値を受けて前記情 報信号収容期間内の所望の位置に所定のパスオーバー へッ ド信号を出力するパスオーバーへッ ド信号発生回 路と、
前記パターン信号発生回路からの前記所望のパ夕 ーン信号、 前記付加信号発生回路からの前記ポイ ンタ 値を含む付加信号および前記パスオーバーへッ ド信号 発生回路からの前記所定のパスオーバーへッ ド信号の 3つを合成して所定の信号列形態として出力する信号 合成回路とを具備する同期多重化伝送方式による信号 発生装置が提供される。
また、 本発明によると、 1 フレームが、 付加信号 を収容すべく所定の間隔を有して複数の期間に配列さ れる付加信号収容領域と、 この付加信号収容領域と重 なり合わないで互いにイ ンターリーブした関係にある 領域で情報信号を収容する情報信号収容領域とからな り、 前記情報信号が前記情報信号の先頭部を示す少な く とも一つのパスオーバ一へッ ド信号と前記パスォー バーへッ ド信号に後耪させて所定の間隔を有して複数 の期間に配列されるパターン信号とからなり、 前記パ スオーバーへッ ド信号が前記情報信号収容領域内の任 意の位 Sをとり得るようになされた前記付加信号と情 報信号とを含む信号列を受けて前記 1 フ レーム単位に 同期した同期信号を出力するフ レーム同期回路と、 前記 1 フレーム期間に対応する所定の周波数を有 するシステムクロ ッ クおよび該システムク ロ ッ クを所 定分周した 1バイ ト単位を示すクロッ クを発生するク 口ック発生回路と、
前記クロヅ ク発生回路からの前記 1バイ ト単位を 示すクロックを受けて前記 1 フ レーム期間に対応する クロッ ク数を前記フ レーム同期回路からの同期信号に 同期して繰り返し計数すると共に、 その計数値を順次 に出力する第 1 の計数回路と、
前記第 1の計数回路からの計数値を受けて前記第 1 の計数回路の計数開始を前記 1 フ レーム期間の基準 として前記付加信号収容領域と前記情報信号収容領域 とを識別する識別信号を出力する識別信号発生回路と、 前記入力信号列を基に前記付加信号収容領域内に おける付加信号から前記情報信号収容領域における前 記情報信号の先頭位置を示す値を読み り、 この値を 出力する位置情報検出回路と、
前記第 1の計数回路からの出力と前記位置情報検 出回路からの前記情報信号の先頭位置を示す值とに従 つて、 前記情報信号収容領域における前記情報信号の 先頭位置を検出したときに検出信号を出力する先頭位 置検出回路と、
前記先頭位置検出回路からの前記検出信号を受け るご i:に、前記識別信号発生回路からの前記識別信号を 基に前記クロック信号から前記付加信号収容領域を除 いて前記情報信号収容領域の全領域に入るクロック数 を繰り返し計数して出力する第 2の計数回路と、
前記第 2の計数回路からの出力および前記入力信 号列に従って前記パターン信号を取り出すパターン信 号検出回路を具備する同期多重化伝送方式による信号 受信装置が提供される。
[図面の簡単な説明]
第 1図は従来の多重化伝送方式による多重化の概 要を示す図、
第 2図は第 1図の方式による多重化信号を得るた めの構成を示すブロック図、
第 3図は第 2図の構成による多重化信号を示す図、 第 4図は第 1図の方式によるデジタル通信回線の 誤り率測定のための送受信システムを示すプロック図、 第 5図は第 1図のデジタル通信回線に対する誤り 率測定のための概念を示す図、
第 6図は新しいタイプの同期多重化伝送方式であ る S 0 N E Tの基本フレーム構造を示す図、
第 7図は第 6図の T OH部の内容を示す図、 第 8図は第 6図の S T S— l E C部の内容を示 す図、
第 9図は第 8図の P OH部の内容を示す図、 第 10図は第 6図の S T S— 1 E C部の番地付 けを示す図、
第 1 1図は第 1 0図のポイ ンタ部 H 1 , H 2の具 体例を示す図、
第 1 2図は第 6図のフ レームへの信号列の収容例 を示す図、
第 1 3図, 第: 14図はそれぞれ S 0 N E Tにおけ る第 2および第 3の信号列の収容例を示す図、
第 1 5図は第 1 3図, 第 14図の信号列に対する 番地付けを示す図、
第 16図は S T S— 1 E C 3系列の信号を収容 する場合のフ レーム構造を示す図、
第 17図は第 1 6図の TOHの内容を示す図、 第 1 8図は第 16図の S T S— 3 c E C部内の 番地付けを示す図、
第 1 9 A図は同期多重化伝送方式を用いた本発明 による信号発生装置の概要を示すプロッ ク図、 ' 第 1 9 B図は本発明による第 1の実施例を示すブ ロック図、
第 19 C図は第 19 B図による信号列発生を模式 的に示す図、
第 20図は第 1 9 B1Iの第 1の計数回路の計数韹 の内容を示す図、
第 21図は第 1 9 B図による基本フレームのフォ 一マッ トを示す図、
第 2 2図, 第 2 3図は第 1 9 B図のア ドレス値 C 0 〜C9 ' とポイ ンタ (PTR) 値 C0 〜C9 を 設定のために用いる正面パネルのキースィ ツチとディ スプレイの具体例を示す図、
第 24図は第 22図, 第 23図によるア ドレス値 と P TR値設定のフローを示す図、
第 25図は第 19 B図の第 2の計数回路の計数値 の内容を示す図、
第 26図は第 25図に対応させた信号列のフォー マッ トを示す図、
第 27図は第 1 9 B図の第 2の計数回路と識別信 号発生回路の入出力部のタイ ミ ング関係を例示する図、 第 28図, 第 29図は第 19 B図のパターン信号 発生回路の具体例を示すプロック図とそのタイ ミ ング 関係を例示する図、 第 30図は第 27図の一部を P TR = 0の場合に ついて示した図、
第 31図は第 19 B図の識別信号発生回路の具体 例を示す要部の構成図、
第 32A, B図はそれぞれ本発明による信号発生 装置の第 2の実施例の概略構成を示す要部のプロック 図とそれをより一般化して示すプロック図、
第 33図は第 32A, B図のフレームフォーマツ トを示す図、
第 34図は第 32A, B図の第 1の計数回路の出 力を第 33図に対応させて示した図、
第 35図は第 32A, B図の各発生回路の一致判 別回路、 第 2の計数回路の入出力部のタイ ミ ング関係 を示す図、
第 36図は第 35図において異なる P TR値をと るときのゲー ト信号の変化の必要性を示す図、
第 37 A, B図はそれぞれ本発明による信号発生 装置の第 3実施例の概略構成を示す要部のプロックと それをより一般化して示すプロック図、
第 38A, B図はこの発明による第 4実施例とし ての信号受信装置が誤り測定装置に適用された場合の 構成を示すプロック図、
第 39図は第 38A, B図の主な信号のタイ ミ ン グ関係を示す図、 第 40 A, B図はそれぞれ本発明による第 5実施 例としての信号受信装置が り測定装置に適用された 場合の要部の概略構成を示すプロック図とそれをより 一般化して示すブロック図、
第 41図は第 40 A, B図の主な信号のタイ ミ ン グ関係を示す図、
第 42A, B図はそれぞれこの発明による第 6実 施例としての信号受信装置が誤り制定装置に適用され た場合の要部の概略構成を示すプロック図とそれをよ り一般化して示すプロック図である。
[発明を実施するための最良の形態]
以下、 図面を参照して前述した S 0 N E Tによる 本発明の幾つかの実施例について説明する。
なお、 各図において同一符号および同種の符号は 同一機能および同種の機能を有しているものとする。 (第 1実施例)
① 51.84 M b / sの信号列の中へ 44.736M b Z sの 信号を収容する場合 -- この発明の第 1実施例を示す第 1 9 B図の 32は 発振器であって、 所定の周波数 (本例では 51.84MHz) で発振している。 33はクロック L (8) ビッ トで 1 周期となるクロック信号 aを作成するための 1 Z L (1 /8) 分周回路である。
1 0は前記クロック信号 aの計数を、 810個 ( 1バイ ト単位の信号が 81 0個で 1フレームが構成 されるため) ごとに繰返し行ない、 その計数中の計数 値をバイナリ コ ー ドで出力する第 1の計数回路である。
第 20図は第 1の計数回路 10の初期値を 0とし たときの計数回路 1 0の計数値を第 21図のフォーマ ッ 卜に対応させて示したものである。 第 20図と第 21図の比較により、 計数値 0は A 1の信号に相当し、 計数値 273は S T S - 1 Envelope Capacity内の番 地 0に、 計数値 809は同番地 52 1に相当する。
また、 第 1 9 B図の 1 1は、 制御回路からバイナリ コ 一 ドで入力される指示データ ( C(j ' 〜 c 9 ' ) と、 第 1の計数回路 1 0からの計数値とが一致したときに
"L" レベルの一致信号を出力する一致判別回路であ り、 1 0個のェクスクル一シブオア回路 1 2と、 オア 回路 1 3とから構成されている。
前記指示データ ( C 0 ' ~ C 0 ' ) は、 第 2 1図 の番地 0〜 78 2に対応する第 20図の値をと り第 22図および第 23図に示す正面パネルに配置される キースィ ヅチ 3 0およびディ スプレイ 23を用いて P T R値を入力することにより、 制御回路 29のア ド レス情報発生回路 29 aを介して第 24図に示す手順 で設定される。 例えば前記のようにして設定された 卩丁11値が1の場合にはァ ドレス情報発生回路 29 a から出力される C 0 ' 〜 C 9 ' の ノくイ ナ リ コ ー ドは 274となる。
この場合、 制御回路 29は後述する付加信号発生 回路 18に対し、 上述のように設定した P TRitを同 ー值 (C 0 〜c9 ) を設定するためのボイ ンタ值発生 回路 29 bを餳えている。
第 19 B図において 14は、 一致判別回路 1 1か らの一致信号を受けると、 以後のクロック信号の計数 を "0" から開始する第 2の計数回路であり、 計数中 の計数値をバイナリ コー ド ( f 〜 f 9)で出力する。
この第 2の計数回路 14には、 ゲー ト端子 Gが設 けられており、 このゲー ト端子 Gが レベルの間 は、 クロック信号の計数が禁止され、 この間計数値は 保持される。
第 25図は、 第 2の計数回路 14の初期値を 0と し、 計数値を第 26図のフォーマツ トに対応させて示 したものである。 第 25図と第 26図の比較により、 計数値 782は、 1行目の P OHに相当し、 計数値 2 は 1行目の 5 Iが含まれるバイ 卜に相当する。
第 19 B図において 1 5は、 第 1の計数回路 10 からの計数値が第 21図に示す TOH (Transport Overhead) にある間 レベルのゲー ト信号を出力 する識別信号発生回路である。 この識別信号発生回路 15はメモリを使用することによつて実現することが できる。 この場合、 メモリの入力値が第 21図に示す T OHの位置に相当する第 20図の値となったとき、 メモリの出力が となるようにメ モリを動作させ れば所定のゲー ト信号を得ることができる。
第 2の計数回路 14および識別信号発生回路 1 5 の入出力部のタイ ミ ング関係の 1例を、 P TR= 1の 場合について第 27図に示す。 第 27図において、 a は第 1 9 B図の 1 ZL分周器 33から出力されるクロ ック信号、 bo 〜b9 は第 1の計数回路 1 0からの出 力の計数値、 dは P T R = 1の場合の 1 1からの一致 信号、 eは第 3図の T 0 Hの間第 2の計数回路 14の 計数を禁止する識別信号発生回路 1 5からのゲー ト信 号、 f Q 〜 f 9 は第 2の計数回路 14の出力の計数値 t?ある。
1 6は、 第 2の計数回路 14からの計数値が、 特 定信号に対して予め決められた固定値に一致するごと に、 その特定信号に対応するタイ ミ ング信号を出力す るタイ ミ ング信号発生回路である。 本実施例では、 前 記特定信号と して、 第 26図のイ ンフ ォメ ーシ ョ ン I を含むバイ トご となる信号 (g) 、 5 Iを含 むバィ ト ^に となる信号 (h) そしてスタ ッフ Sにイ ンフォメーショ ン Iが入るバイ ト; Γヒ(こ " H" と なる信号 ( i ) を使用している。 なお、 本例では、 1 ~3行目のスタ ッフ Sにのみィ ンフオメ ーショ ンを入 れている。 タイ ミ ング信号発生回路 1 6は識別信号発 生回路 1 5と同様、 メモリを使用して実現するこ が できる。
第 19 C図は以上のような第 19 B図による信号 列発生を模式的に示したものである。
第 19 BB1において、 17は発振器 32の出力と 1 ZL分周器 33からのクロッ ク信号と識別信号発生 回路の出力とタイ ミ ング信号発生回路 16からの特定 信号 (g) , (h) および ( i ) を受けて試験のため の試験信号を発生するパターン信号発生回路である。 このパターン信号発生回路 1 7の具体例を第 28図に 示すと共に、 第 28図の各部信号①〜⑦のタイ ミ ング 関係を第 29図に示す。
第 2 9図の④に示すシ リ アルク ロ ッ ク I は第 1 9 B図における発振器 32からの出力 (システムク ロック) である。 そして、 第 29図の⑤に示すシリア ルクロック Πは、 前記シリアルクロック I力、ら 1ノくィ ト内のクロック数が 1個 (1 I ) 、 M5個 (5 1 ) と 8個 (8 1 ) の信号を作成し、 これらをタイ ミ ング信 号発生回路 16からの信号 (g, h, i ) で切替える ことによつて得られる。
第 28図において試験信号を発生するための試験 信号パターン発生器は CCITT Rec. 0.151に示される回 路で構成できる。
この試験信号パターン発生器の出力⑥はシリアル • パラ レル変換され、 所定位置 (第 26図のイ ンフォ メ ーンヨ ン Iを含むビッ ト) 以外では " L " レベルに 設定された後、 試験信号パターン発生回路 1 7の出力 とな 。
第 1 9 B図の付加信号発生回路 18は第 21囟の T OH信号を作成する。 この付加信号発生回路 18に 入力される Co 〜C9 は P TR値を 10ビッ 卜のバイ ナリ コー ドで示したものであり、 第 1 1図の P TR部 に挿入される。 CQ 〜Cg の設定については前述した 通りである。
なお、 付加信号発生回路 18の出力は第 2 1図の T O H信号以外の位置では レベルに設定される, 第 1 9 B図のオーバ—へッ ド信号発生回路 1 9は 第 26図のイ ンフォメ ーショ ン I以外の信号の設定を 行う。 このオーバーヘッ ド信号発生回路 1 9の出力は 第 26図のイ ンフォメーショ ン Iが入る ビッ トでは " L " レベルに設定される。
なお、 このオーバーヘッ ド信号発生回路 1 9のゲ 一ト端子の機能は次の通りである。
第 27図の一部を P TR = 0の場合について示す と第 30図となる。 前記夕イ ミ ング信号発生回路 1 6 では第 2の計数回路 14の計数値 782を P OHに対 応させているため、 P TR - 0の場合 P OHは 4バイ 卜 の信号となる。 また第 1の計数回路 1 0の計数値 27 0 , 27 1 , 2 7 2は第 1 の計数回路 1 0におい て T O Hに対応させており、 このままでは合成回路 2 1において両信号は同じ時間位置を占めることにな る 0
前記識別信号発生回路 1 5の出力 eはこれを避け る目的で第 3 0図の P 0 Hを 1バイ トにするために用 いられる ( j ) 。
なお、 試験信号パターン発生回路 1 7ではその出 力信号が、 その対応する入力信号より も 1 バイ ト遅れ るが、 これの補正は付加信号発生回路 1 8およびォ一 バーへッ ド信号発生回路 1 9とをそれぞれ 1バイ ト遅 れさすか、 または予め、 タイ ミ ング信号発生回路 1 6 の出力を 1バイ ト進めておく ことにより行われる。
前記付加信号発生回路 18、 オーバーへッ ド信号 発生回路 1 9およびパターン信号発生回路 1 7の出力 は合成 (オア) 回路 2 1で合成されて、 並列 直列変 換回路 34に出力される。
なお、 制御回路 2 は前述したように C n 〜 C 9
C 0 ' 〜 C 9 ' を設定するために、 正面パネルの各キ ースィ 千 30 を制御する回路、 ディ スプレイ 23 の 画面を制御する回路、 この制御回路 2 9全体を制御す る C P Uを動かすためのプログラムや、 C o 〜 C 0 と C 0 ' 〜C 0 ' の変換表を収容するメモリ、 キースィ ツチ 30 から入力された P T R値を一時保持するメモ リ等を含んでいる。
以上の第 1実施例においては、 第 1の計数回路 1 0を初期値が 0となるように構成したが、 これを他 の値にするように構成することも可能である。 例えば、 初期値を 214、 最終値を 1023として構成することも 可能である。 また、 作成するフォーマツ 卜の規則性に 注目し、 第 1の計数回路 10を 2つの計数回路に分け て構成することも可能である。 例えば、 0〜89と 0 〜8の 2個の計数回路である。 前者は 1行内の各信号 位置を示し、 後者は 1〜 9行の区別を示す。 本例によ れば第 1の計数回路の出力本数は 1 1と增すが、 後述 する例の場合には有益である。
また、 本例では第 1の計数回路の計数値の 0, 1 , 2を第 1行目の T 0 Hに対応させたが、 他の値、 例え ば 809, 0, 1を第 1行目の TOHに対応させるこ と もできる。
前記は第 2の計数回路 14にも適用するこ とがで きる。
前記識別信号発生回路 1 5はメモリの代りにゲ— 卜の組合せでも実現することができる。 例えば、 第 1 の計数回路 1 0が前述の 2つの計数回路で構成されて いる場合、 T 0 Hは常に 0 , 1 , 2となるため、 識別 信号発生回路 1 5は第 31図で示す構成で実現するこ とができる。 第 31図で 35はイ ンバー夕、 36はナ ン ドゲー ト、 3 7はアン ドゲー ト、 38はオアゲー ト である。 本例は本発明の実施をメモリを内蔵していな い ASICで実現する場合に有益である。 上記はタイ ミ ン グ信号発生回路 1 6にも適用することができる。
(第 2実施例)
155.52M b / sの信号列中に 44.736M b Z sの信号 3系列を収容する場合
この第 2実施例を示す第 3 2 A, B図と上記第 1 実施例を示す第 1 9 B図の比較に いて、回路 1 3 3と
1 1 5と 1 5、 1 1 6と 1 6、 1 1 7と 1 7はそれぞ れ同じ機能を有し、 違いは次の通りである。
第 3 2 A, B図において 1 3 2は 155.52MHz の発 fc 5§でめる■ o
第 3 2 A, B図の第 1の計数回路 1 1 0はクロッ ク信号 ( 1 Z8分周回路 1 3 3の出力) の計数を 2430 個 ( 1バイ ト単位の信号が 2430個で 1フ レームが構成 されるため) ごとに繰返す。
本実施例のフレームフォーマツ トを第 3 3図に示 すと共に、 第 1の計数回路 1 1 0の出力を第 3 3図に 対応させてバイナリコー ドで表現したものを第 34図 に示す。
後述の 3系列の信号が同一の P.T R範囲をとるよ うにするため、 同一の P T R値に対する計数値は 3通 りある。 第 3 2図の C l 0 ' 〜 C 1 U' , C 20 ' 〜 C 2 ' , C 30 ' 〜 C 3丄 ^ がどの値をとるかは 後で説明する。
第 3 2 Α, Β図の発生回路 1 3 5は第 2 6図に示 す信号 3系列のうちの 1系列 (# 1 とする) を発生す る ものであり、 他の # 2 , # 3の発生回路 1 3 6 , 1 3 7 も同様の構成で他の 2系列を発生することがで さる。
第 2の計数回路 1 1 4は第 2 6図の信号列 (783 バイ ト) をカバーするものである。
第 3 2 Α , Β図の発生回路 1 3 5 , 1 3 6 , 1 3 7 内の一致判別回路 1 1 1 、 第 2 の計数回路 1 1 4の入出力部のタイ ミ ング関係を第 3 5図に示す。
第 3 5図で kは回路 1 3 3の出力のクロッ ク信号、 は第 1の計数回路 1 1 0の出力、 m, η , ρは順に、 一致判別回路 1 1 1 の出力、 第 2の計数回路 1 1 4の ゲー ト信号入力、 第 2の計数回路 1 1 4の出力であり、 m , η , ρのサフィ ッ クスは # 1 , # 2 , # 3を示す。
第 3 5図は P T R - 5 2 2の場合のタイ ミ ング図 である。
第 図では?丁 値が同ーの場合のじ!^ ^ ' 〜 C Ν π' (Ν = 1 , 2 , 3 ) を同一にしたが、 第 3 6 図のように C N Q ' 〜 C N U' を別々にすることもで きる。 この場合にはゲー ト信号入力 ( ri i , n 2 , n 3 ) も第 3 6図のように変える必要がある。 '· ゲー ト信号入力 (r^ , η 2 , η。 ) は S O H, P T Rを除いた部分においてはクロック信号 3個に付 き 1個分しか レベルにならない。 従って第 2の 計数回路 1 1 4の出力の前記部分における 1バイ ト幅 はクロック信号 3個分となる。
信号合成回路 1 2 2は第 1実施例と同様な構成を 用いて信号を合成することができる。
第 3 2 A, B図の C 1 0 〜C 1 9 , C 20 〜 C 29 , じ 3 () 〜じ 30 は各々、 # 1 , # 2, # 3の P T R値である。
なお、 試験信号が入らない #の回路 (第 3 2 Α, Β図の 1 3 5 , 1 3 6 , 1 3 7 ) は省略する こ とがで きる。 その場合の付加信号、 試験信号の代りのダミー 信号は信号合成回路 1 2 2で作成することができる。
(第 3実施例)
51.84 M b / s の信号列中に 6.312 M b s の信号 7系列を収容する場合
この第 3実施例を示す第 3 7 A, B図において、 回路 3 2 , 3 3 , 1 0 , 1 1, 1 4 , 1 5 , 34は前 記第 1実施例を示す第 1 9 B図の同番号と全く 同一 回路で実現できる。
第 3 7 A図の 2 1 1 は前記第 2実施例を示す第 3 2 A図の一致判別回路 1 1 1 と同様な動作をす る第 2の一致判別回路である。 すなわち、 同一の P T R値に対し、 第 2実施例の一致判別回路 1 1 1 の C 1 0 ' 〜 C u' は 3通りの饈をと り得たが、 第 3実施例の第 2の一致判別回路 21 1の C 1 Q' 〜 C 19 ' では 7通りの値をとり得る (第 1 5図参照) 具体的には 6.312 M b sの P T R値は 4フレー ムにわたつているが (第 13図)、 C l jj ' 〜C 19 ' の設定は 1フレーム内の値と している。 例えば P TR 値が 321 , 1 07, 2 14の場合は全て 0に対応す る第 2の計数回路 14の計数値を設定している。
そのため、 第 2の一致判別回路 21 1は各フレー ム毎に一致信号を出力する。
第 3の計数回路 21 2は第 1 3図に示される、 4 フ レーム分 428バイ ト分の計数を行い、 4フレーム に 1回前記一致信号により初期値 0にリセッ 卜される, タイ ミ ング信号発生回路 2 14は前記計数値を受 信し、 第 1 3図に基づく 、 イ ンフ ォメ ーショ ンを含む バイ ト ご に" H* レベルになる第 1の信号、 1バイ ト 当りのイ ンフォメーショ ンが 7個, 1個, 3個のバイ トに対応する第 2, 3, 4の信号を出力する。 なお、 インフォメーショ ンが 1個のバイ トに対応する第 3の 信号は第 1 3図の S 1にダミーが S 2にイ ンフォメー ショ ンが含まれるバイ 卜の場合 (本実施例の設定値) にも出力される。 第 1 , 2, 3 , 4の信号は信号合成 回路 218へ出力される。
パターン信号発生回路 2 1 5は前記信号を受信 し、 前記実施例と同様な方法で試験信号を発生する。 信号合成回路 218は前記信号を受信し、 所定の付加 信号を付加し、 所定のフォーマツ トの信号を作成する。
CN0 〜CN9 (N« l〜7) は第 1 5図の各々対応 する #の V I, V 2内の PTRに設定する信号である。
(第 4実施例)
51.84 b / sの信号列から 44.736M b / sの信号 を取出し、 誤り検出を行う場合
この第 4実施例を示す第 38 A, B図において、 40 1は入力信号中のフレームの先頭バイ ト (第 21 図の A 1) 位置を特定するためのフ レーム同期回路で ある。 このフレーム同期回路 40 1は、 入力信号に含 まれるフ レーム同期信号 A 1, A 2を検出することに よってフレーム同期を確立した後、 入力信号の A 1に 対応した時間位置ごとに レベルの位置信号を出 力する。
また、 フ レーム同期回路 401は、 入力クロッ ク 信号のバイ ト単位で動作するバイ トクロック信号 (1 周期は入カク口ック信号 8ビッ トに対応。 以後、 本信. 号を入力クロック信号と呼ぶ) への変換と、 入力信号 の 1 Z 8周波数 8系列のデータ信号への変換を行う。
第 1の計数回路 402は、 前記フレーム同期回路 40 1からの位置信号が レベルになるご に "0, から計数を開始することを除く と、 第 1 9 B図の第 1 の計数回路 1 0と同じ機能を持つ。 この第 1の計数回 路 402は、 外部信号により計数値を "0" にセッ ト できる機能を第 1 9 B図の第 1の計数回路 1 0に追加 することにより実現することができる。
ま た、 一致判別回路 4 0 3、 第 2の計数回路 404、 識別信号発生回路 405、 タイ ミ ング信号発 生回路 4 0 6はそれぞれ第 1 9 B図の 1 1, 14, 1 5, 1 6と同じ機能を有し、 同一回路を利用するこ とができる。
H I , H 2ラ ッチ回路 407はデータ信号から第 21図に示す H I , H 2を取出すための回路である。 この場合、 H l, H 2に対応する 4 02の計数値は 第 2 0図と第 2 1図の比較によりそれぞれ 270, 27 1となるので、 H I , H 2ラ ッチ回路 407は、 例えば第 3 1図のようなゲー ト回路の組合せで、 コー ド 270および 27 1が入力されるご tにラッチパルス を出力する回路を構成し、 このラッチパルスでデータ 信号から H I, H 2信号を取出す。
変換回路 4 08は H I , H 2内の P T R値 (第 1 1図) を対応する笫 20図の値に変換する回路であ る。 例えばデータ信号から取出した P T R値が 0の場 合、 273を出力する。 信号発生側においてはこの変換を C P Uを含む制 御回路 29で行っていたが、 受信側ではこの変換を高 速 (1フレーム 125 #s ごと) で行う必要があ るため C P ϋを介することなくハー ドで行っている。 この変換回路 408はメモリを用いて実現することも できる。
タイ ミ ング信号発生回路 406の出力は第 1 9 Β 図のタイ ミ ング信号発生回路 16の出力と同様な信号 を出力する。 j 1は第 2の計数回路 404の出力の計 数値 0を基準として、 データ信号が第 26図に示すィ ンフオメーシヨ ン Iを含むバイ トとなるごとに " H ' レベルとなる。 k 1は同様にデータ信号が 1バイ ト中 5個のイ ンフォメーショ ン Iを含むバイ トとなるごと に レベルとなる。 £ 1はデータ信号が第 26図 のィ ンフオメーショ ン Iが入っているバイ トとなるご とに " H " レベルとなる。
誤り検出回路 4 0 9では、 データ信号から前記 j 1 , k 1 , H 1を用いてイ ンフォメーショ ン信号を 取出し、 本信号と前記 j l , k l, fi l、 クロック信 号、 入力クロック信号、 識別信号発生回路 405の出 力を用いて誤り検出を行う。 この誤り検出回路 409 は従来技術で構成できるため説明を省略する。 第 39 図に第 38A, B図の主な信号のタイ ミ ング関係を示 す。 第 39図において、 & i は入力クロッ ク 8個毎に 動作するバイ トクロック、 b i は入力信号をバイ ト単 位で表示したものである。 I) の信号中、 A l , A 2, C 1. H I, H 2, H 3は TOHであり、 これら以外 は P TR一 0と した場合の第 26図の信号を記入した ものである。
また の信号中、 5 Iは第 26図に示される 5 個のイ ンフォメ ーショ ン Iが入るバイ トを示し、 8 1 は第 26囟の 200 Iの一部である。
c χ はフ レームの先頭位置を示す信号であり、 本 実施例では実際の信号 ( A 1 ) より も 1バイ ト前に来 るようにしている。
d j は第 1の計数回路 402の出力の計数値をバ イナリコ一 ドで示したものである。
e iは 1 0 ビッ ト の ノくイ ナ リ コ一 ドで示 した P TR値、 f ェ はそれを d i の値に対応するように変 換したものである。
R , は第 2のフ レームの先頭バイ ト ( J 1 ) の位 置を示す信号、 hi は第 1のフ レームの T 0 Hの位置 を示す信号である。
i j は第 2の計数回路 404の出力の計数碴をバ イナリ コー ドで示したものである。 常に J 1の位置に
782が来る。
j { はイ ンフ ォメーショ ンが含まれるバイ トを示す 信号、 k は 1バイ ト中 5個のイ ンフォメーショ ン I を含むバイ トを示す信号である。
(第 5実施例)
第 2実施例 で 示した入力信号に対して誤り測定を 行なう場合
第 40A, B図は第 5実施例の要部の構成図であ る o
第 4 O A, B図の各回路は識別信号発生回路 405を除き第 38A, B図の対応する回路と同様な 機能を有し、 第 38A, B図で同様な構成で実現する ことができる。
識別信号発生回路 405は第 32 B図の識別信号 発生回路 1 15と同様な機能を有し、 同一の回路で実 現することができる。
回路 41 1, 412はそれぞれ第 2 ( # 2 ) 及び 第 3 (# 3) の信号列の誤りを検出する回路であり、 H I , H 2ラッチ回路 407の H 1 , H 2ラッチ位置 を変えること以外は第 1 (# 1) の回路 41 0と同じ 回路を使用することができる。
第 4 1図に第 40図 A, Bのタイ ミ ング関係を示 す。
なお、 誤り測定を 1信号列についてのみ行う場合 には回路 41 1, 412の部分を省略することができ る 0 (第 6実施例)
第 3実施例で示した入力信号に対して誤り測定を行 なう場合
第 4 2 A , B図は第 6実施例の要部の構成図であ る。
第 4 2 A , B図は第 1のゲー ト回路 4 0 5を除き 第 3 8図と同様な構成で実現することができる。 識別 信号発生回路 4 0 5は第 4 0図の識別信号発生回路
4 0 5と同様な構成で実現することができる。
なお、 第 4 2 A , B図は 6. 312 M b Z s の信号 1 系列の誤り測定の例であるが、 測定する系列を増す場 合には点線内の回路を 1系列当り 1組増すことで対応 することができる。
従って、 以上詳述したように本発明によれば、
5 0 N E T等の同期多重化伝送方式を採用したデジ夕 ル通信回線システムの品質評価に向けられるものが具 備すべき特有の機能および広範な応用化を可及的に簡 易な構成で実現し得るようにした極めて良好な同期多 重化伝送方式による信号発生装置および信号受信装置 を提供することができる。
[産業上の利用可能性]
本発明の同期多重化伝送方式による信号発生装置 および信号受信装置は、 S 0 N E T等の同期多重化伝 送方式を採用したデジタル通信回線システムの誤り率 測定を含む各種の品質評価に利用することが可能であ る。

Claims

請求 の範囲
1 . 1 フ レームが、 付加信号を収容すべく所定の間 隔を有して複数の期間に配列される付加信号収容領域 と、 この付加信号収容領域と重なり合わないで互いに イ ンターリーブした関係にある領域で情報信号を収容 する情報信号収容領域とからなり、 前記情報信号が前 記情報信号の先頭部を示す少なく とも一つのパスォー バーへッ ド信号と前記パスオーバーへッ ド信号に後铳 させて所定の間隔を有して複数の期間に配列されるパ ターン信号とからなり、 前記パスォ一バーへッ ド信号 が前記情報信号収容領域内の任意の位置をとり得るよ うになされた前記付加信号と情報信号とを含む信号列 を前記 1 フ レーム単位として発生するもので、
前記 1 フ レーム期間に対応する所定の周波数を有 するシステムクロックおよび該システムクロッ クを所 定分周した 1バイ 卜単位を示すクロッ クを発生するク 口 'ソク発生回路と、
前記クロッ ク発生回路からの前記 1バイ ト単位を 示すク口ックを受けて前記 1 フ レーム期間に対応する クロック数を繰り返し計数すると共に、 その計数値を 順次に出力する第 1の計数回路と、
前記第 1の計数回路からの計数値を受けて前記第 1の計数回路の計数開始を前記 1 フ レーム期間の開始 として前記付加信号収容領域と前記情報信号収容領域 一 4 ό 一
PCT/JP90/00554
とを識別する識別信号を出力する識別信号発生回路と、
Figure imgf000048_0001
前記パスオーバーへ
ッ ド信号の所望の揷入位置を前記 1フレームの先頭部 からのア ドレス値として出力すると共に、 このア ドレ ス疸に対応するボイン夕値を出力するァ ドレス情報発 生回路と、
前記第 1の計数 @ からの計数碹と前記ァ ドレス
情報発生回路からのア ドレス値とが一致したときに一 致信号を出力する一致判別回路と、
前記一致判別回路からの前記一致信号を受けるご とに、 前記ク口ック発生回路からの前記 1バイ ト単位 を示すク口ックを前記識別信号発生回路からの識別信 号に従って前記 1 フ レーム期間のうち前記付加信号収 容領域を除いた前記情報信号収容領域に対応するク口 ック数を鎳り返し計数すると共に、 その計数値を順次
に出力する第 2の計数回路と、
前記第 2の計数回路からの計数値を受けて前記情 報信号収容領域内のパターン信号を発生するためのタ ィ ミ ング信号を出力するタイ ミ ング信号発生回路と、
前記タイ ミ ング信号発生回路からのタイ ミ ング信 号と、 前記クロック発生回路からの前記システムクロ ックおよび前記 1バイ ト単位を示すクロックに従って 前記情報信号収容領域から前記パスオーバーへッ ド信 号を除いた期間に所望のパターン信号を出力するバタ 一ン信号発生回路と、
前記第 1の計数回路からの計数値および前記ァ ド レス情報発生回路からのポイ ンタ値を受けて、 前記 1 フレーム期間の開始を基準として少なく とも前記ボイ ンタ値を含む付加信号を前記付加 収容領域の期間 に出力する付加^考発生回路と、
前記第 2の計数回路からの計数値を受けて前記情 報信号収容期間内の所望の位置に所定のパスオーバー へッ ド信号を出力するパスオーバーへッ ド信号発生回 路と、
前記 ?一 発生回路からの前記所望のハ'ヌ- Wき 、 前記付加信号発生回路からの前記ポィ ンタ値を含む付 加信号および前記パスオーバーへッ ド信号発生回路か らの前記所定のパスオーバーへッ ド信号を合成して所 定の信号列形態と して出力する信号合成回路とを具備 する同期多重化伝送方式による信号発生装置。
2. 1 フ レームが、 付加信号を収容すべく所定の間 隔を有して複数の期間に配列される付加信号収容領域 と、 この付加信号収容領域と重なり合わないで互いに ィ ンターリーブした関係にある領域で情報信号を収容 する情報信号収容領域とからなり、 前記情報信号が前 記情報信号の先頭部を示す少なく とも一つのパスォー バーへッ ド信号と前記パスオーバーへッ ド信号に後続 させて所定の間隔を有して複数の期間に配列されるパ - 4 S 一
PCT/JP 0/00554
ター ン信号とからなり、 前記パスオーバーへッ ド信号 が前記情報信号収容領域内の任意の位 gをとり得るよ うになされた前記付加信号と情報信号とを含む信号列 を受けて前記 1フレーム単位にフレーム同期した同期 信号を出力するフ レーム同期回路と、
前記 1 フ レーム期間に対応する所定の周波数を有
するシステムクロッ クから該システムクロックを所定
分周した 1バイ ト単位を示すク口ックを発生するク口 ック発生回路と、
前記ク口ック発生回路からの前記 1バイ ト単位を 示すクロッ クを受けて前記 1フレーム期間に対応する クロック数を前記フ レーム同期回路からの同期信号に 同期して緣り返し計数すると共に、 その計数値を順次
に出力する第 1の計数回路と、
前記第 1の計数回路からの計数镣を受けて前記第
1の計数回路の計数開始を前記 1 フ レーム期間の基準 として前記付加信号収容領域と前記情報信号収容領域 とを識別する識別信号を出力する識別信号発生回路と、
前記信号列を基に前記付加信号収容領域内におけ る付加信号から前記情報信号収容領域における前記情 報信号の先頭位置を示す嫿を読み ί又り出力する位置情 報検出回路と、
前記第 1の計数回路からの出力と前記位置情報検 出回路からの前記先頭位置を示す値とに従って、 前記 情報信号収容領域における前記情報信号の先頭位置を 検出したときに検出信号を出力する位置検出回路と、 前記位 検出回路からの前記検出信号を受けるご とに、 前記識別信号発生回路からの前記識別信号を基 に前記 1フレーム期間のうち前記付加信号収容領域を 除いた前記情報信号収容領域の全領域に入るクロック 数を綠り返し計数して出力する第 2の計数回路と、 前記第 2の計数回路からの出力および前記信号列 に従って前記パター ン信号を取り出すパター ン信号検 出回路を具備する同期多重化伝送方式による信号受信 装置。
3. 1つのフ レームは、 付加信号が入る期間 A 1 ( t χ ) と、 情報を伝えるためのパターン信号ととも にその先頭に付加される少なく とも 1つのパスオーバ 一へッ ド信号 (Ρ Ο Η ) とが入る期間 Β 1 ( t 2 ) と からなり、 前記パスオーバーへッ ド信号とそれに続く 前記パターン信号は前記期間 A 1の所望の位置から開 始されるような信号列を発生する信号発生装置であつ て、
システムクロック信号を 1 Z L分周したクロック 信号を出力するク口ック発生器と、
前記クロック信号を受けて、 前記 1つのフレーム 分の期間 ( t i + t 2 ) に入るクロック数を繰り返し 計数し、 計数値を出力する第 1の計数回路と、 ¾ u
PCT/JP90/00554
前記第 1の計数回路の計数開始を前記フレームの 開始として、 前記期間 A 1 と B 1期間とを識別するた
めの識別情報を出力する識別信号発生器と、
前記期間 B 1に揷入したいバスオーバーへッ ド信 号の前記所望の位置を前記フレームの開始からのァ ド
レス值として出力するァ ドレス情報発生回路と、
前記第 1の計数回路の出力と前記ァ ドレス値とが 一致したときに一致信号を出力する一致判別回路と、
前記一致信号を受ける二 に、前記ク口ック信号か ら前記識別信号を基に前記期間 A 1を除く前記期間
B 1全部に入るク口ッ ク数を繰り返し計数して出力す る第 2の計数回路と、
前記第 2計数回路の出力、 前記クロック信号及び 前記システムク口ッ クを受けて、 前記期間 B 1から前 記パスオーバーへッ ド信号を除く位置に所望のパター
ン信号を出力するパターン発生回路と、
前記フ レームの開始を基準に、 少なく とも前記ァ ドレス値に相当するボイ ン'夕値を含む L ビッ トバラレ
ルデータの付加信号を期間 A 1に発生して出力する付 加信号発生回路と、
前記第 2の計数回路の出力を基に前記期間 B 1内 の所望の位匿にバスオーバーへッ ド信号を出力するォ
一バーへッ ド信号発生回路と、
前記パターン発生回路の出力、 前記オーバーへッ 一 5 i - PCT/JP90/00554
ド信号発生回路の出力およ 前記付加信号発生回路の出 力を合成してシリアルな前記信号列を出力する信号合 成回路とを備えたことを特徴とする同期多重化伝送方 式による信号発生装置。
4. 前記一致判別回路と前記一致判別回路に接続さ れる第 2の計数回路と前記第 2の計数回路に接铳され るパターン発生回路とを 1組としてこれを複数組並列 にして第 1の計数回路に接続するとともに、
ァ ドレス情報発生回路が各組の前記一致回路に前 記期間 B 1 に挿入したいパスオーバーへッ ド信号の前 記所望の位置を前記フレームの開始からのア ドレス値 として出力し、
付加信号発生回路がフ レームの開始を基準に、 少 なく とも各組の前記ァ ドレス値に相当するポイ ンタ値 を含む付加信号を期間 A 1 に発生して出力し、
オーバ—へッ ド信号発生回路が各組の前記第 2の 計数回路の出力を基に前記期間 B 1内の所望の位置に 各組に対応したパスオーバーへッ ド信号を出力し、
信号合成回路が前記オーバーへッ ド信号発生回路 の出力、 前記付加信号発生回路の出力および各組の前 記パターン発生回路の出力を合成して、 各組の前記パ 夕一ン発生回路が出力する所望の複数のパターン信号 を前記期間 B 1 に入れてシリアルな信号列を出力する
ようにしたことを特徴とする請求の範囲 3に記載の同 期多重化伝送方式による信号発生装置。
5. 識別信号発生回路と入力が識別信号発生回路と 同一にされた一致判別回路および付加信号発生回路と、 前記一致判別回路に接铳される第 2の計数回路と、 前 記第 2の計数回路に接続されるパスオーバーへッ ド信 号発生回路とを 1組としてこれを複数組! ¾列にして先 頭の組の前記一致判別回路の入力を第 1の計数回路に 接続し、 最後の組の第 2の計数回路の出力をパターン 発生回路に接続するとともに、
信号合成回路が前記パターン発生回路の出力、 各 組の前記オーバーへッ ド信号発生回路の出力、 各組の 前記識別信号発生回路の出力および各組の前記付加信 号発生回路の出力を合成して、 前記パターン発生回路 が出力する所望のパターン信号を期間 B 1に入れてシ リアルな信号列を出力するようにしたことを特徴とす る請求の範囲 3に記載の同期多重化伝送方式による信 号発生装置。
6. 所定の信号列を受信して前記信号列のフ レーム に同期したフレーム同期信号を出力するとともに前記 クロック信号を出力するフ レーム同期回路と、
前記クロッ ク信号を受けて、 前記 1つのフレーム 分の期間 ( t + t 2 ) に入るクロック数を前記フレ ーム同期信号に同期して繰り返し計数し、 計数値を出 力する第 1の計数回路と、 前記フ レームの開始を基準と して、 付加信号が入 る期間 A 1 と情報信号が入る期間 B 1 とを識別するた めの識別情報を出力する識別信号発生回路と、
前記信号列を基に前記期間 A 1における付加信号 から前記 B 1領域における前記情報信号の先頭位匿を 示す値を読みとり出力する位 S情報検出回路と、
前記第 1の計数回路の出力と前記先頭位置を示す 値とを基 に、 前記 B 1領域における前記情報信号の 先頭位置を検出したときに検出信号を出力する位置検 出回路と、
前記検出信号を受けるごとに、 前記識別信号を基 に前記 1 フ レーム期間から期間 A 1を除いた期間 B 1 全部に入るクロック数を繰り返し計数して出力する第 2の計数回路とを傭え、
前記第 2の計数回路からの出力および前記信号列 を基に前記パターン信号を取り出すパター ン信号検出 回路を備えたことを特徴とする同期多重化伝送方式に よる信号受信装置。
7. 位置検出回路と、 前記位置検出回路の入力に接 続された識別信号発生回路および位置情報検出回路と、 前記位置検出回路に接铳される第 2の計数回路と、 前 記第 2の計数回路からの出力および受信した信号列を 基にパター ン信号を取り出すバタ一ン信号検出回路と を 1組としてこれを複数組並列に備えて第 1 の計数回 路に接続したことを特徵とする請求の範囲 6に記載の 同期多重化伝送方式による信号受信装置。
8. 位置検出回路と、 前記位置検出回路の入力に接 鲩された讃別信号発生回路および位 S情報検出回路と、 前記位置検出回路に接続される第 2の計数回路とを 1 組としてこれを複数組縦列にして、 先頭の組の前記位 S検出回路の入力を第 1の計数回路に接铳し、 最後の 組の第 2の計数回路の出力と各組の前記位 g情報検出 回路の出力とをパターン信号検出回路に接続したこと を特徴とする 請求の範囲 6に記載の同期多重化伝 送方式による信号受信装置。
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