JP4530385B2 - Ｓｏｎｅｔに任意の信号をマッピングする方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、連続フォーマットを有するデータ信号のトランスペアレントな（透過性の）伝送を対象とし、詳細には、任意の連続信号をＳＯＮＥＴフレーム内にマッピングする方法を対象とする。
【０００２】
【従来の技術】
顧客が要求するサービスを迅速に提供することは、ネットワークの重要な機能である。そのようなサービスのビット・レートのレンジは大きくなる可能性があり、実際に、ネットワーク装置が導入されるときにサービスとそのビット・レートが定義されないこともある。したがって、任意のビット・レートのサービスを迅速に提供することは重要な機能である。
【０００３】
データの伝送フォーマットは、ＳＯＮＥＴやその他の連続フォーマットとバースト・フォーマットとに分けることができる。バースト・フォーマットには連続クロックがなく、そのような信号の送信には、バースト間に所定の位相関係を必要としない。一方、連続フォーマットのクロックの位相は、通常状態で連続性を有し、クロックの周波数が制限される。そのような制限の例は、±２０ｐｐｍ（ビット・レートのｐｐｍ(parts per million)）と±１００ｐｐｍである。
【０００４】
光ファイバ・ネットワークにおける主流の信号フォーマットは、北アメリカでは同期規格ＳＯＮＥＴに従い、その他の地域ではＳＤＨに従う。本明細書では、ＳＯＮＥＴは、ＳＤＨを含むように定義される。ＳＯＮＥＴは、信号の多重化、追加（ａｄｄｉｎｇ）および引き込み（ｄｒｏｐ）、ならびに一般伝送を可能にする。サービスに関して、ＳＯＮＥＴネットワークによって容易に伝送することができることは、ネットワーク提供者が導入されたＳＯＮＥＴ適合装置の大きな基盤を利用できるようにするという点で重要な特性である。
【０００５】
ＳＯＮＥＴは、ＡＴＭ、ＳＭＤＳ、フレーム・リレー、Ｔ１、Ｅ１などの伝送サービスを提供することができる物理的な搬送技術である。また、ＳＯＮＥＴの運用、管理、保守および設備提供(provisioning)（ＯＡＭ＆Ｐ）機能は、バック・ツー・バック多重化の量を少なくすることができ、さらに重要なことに、ネットワーク提供者が、ネットワークの運営コストを削減することができる。
【０００６】
ＳＯＮＥＴ規格ＡＮＳＩ Ｔ１．１０５とＢｅｌｌｃｏｒｅ ＧＲ−２５３−ＣＯＲＥは、物理インタフェース、光信号キャリア（ＯＣ）として知られる光学回線速度、フレーム・フォーマット、およびＯＡＭ＆Ｐプロトコルを定義する。ＳＯＮＥＴネットワークの周辺部において光学的／電気的変換が行われ、そこで、光信号が、光信号の等価物である同期伝送信号（ＳＴＳ）と呼ばれる標準電気フォーマットに変換される。すなわち、ＳＴＳ信号は、搬送するＳＴＳにしたがって定義された各光キャリアによって搬送される。したがって、信号ＳＴＳ−１９２は、光信号ＯＣ−１９２によって搬送される。
【０００７】
ＳＴＳ−１フレームは、９０列×９行のバイトからなり、フレーム長は、１２５マイクロ秒である。フレームは、３列×９行のバイトを占める伝送オーバヘッド（ＴＯＨ）と、８７列×９行のバイトを占める同期ペイロード・エンベロープ（ＳＰＥ）とを含む。ＳＰＥの第１列は、パス・オーバヘッド・バイトで占められる。
【０００８】
したがって、ＳＴＳ−１は、５１．８４０Ｍｂ／秒のビット・レートを有する。低い方のレートは、ＳＴＳ−１のサブセットであり、ＤＳ３より低いレートで伝送するかもしれない仮想トリビュタリ（ＶＴ）として知られる。高い方のレートＳＴＳ−Ｎは、ＳＯＮＥＴ追加／引き込み・マルチプレクサを使用して低い方のレートのトリビュタリ（ｔｒｉｂｕｔａｒｙ，支流）を多重化することによって構成される。ここで、Ｎ＝１，３，１２，．．．１９２またはそれ以上である。信号ＳＴＳ−Ｎは、Ｎ個のＳＴＳ−１信号をインターリーブすることによって得られる。たとえば、ＳＴＳ−１９２は、それぞれ別々に見え、エンベロープ内に別々に並べられた１９２個のＳＴＳ−１トリビュタリからなる。個々のトリビュタリは、それぞれ異なる宛先を有する異なるペイロードを搬送することができる。
【０００９】
ＳＴＳ−Ｎは、個々のトリビュタリの全部でＮ個のＴＯＨからなるＴＯＨと、トリビュタリの全部でＮ個のＳＰＥからなりそれぞれ自分のＰＯＨ(パス・オーバヘッド)を有するＳＰＥとを有する。
【００１０】
より高い速度で動作するいくつかのサービスは、ＳＴＳ−Ｎｃ信号（連結（concatenation）のｃ）で送信される。ＳＴＳ−Ｎｃ信号内にＳＴＳ−１が一緒に維持される。ＳＴＳ−Ｎｃ信号のエンベロープ全体は、Ｎ個の別々のエントリとしてではなく単一のエントリとして経路指定され、多重化され、伝送される。Ｎの構成要素のためのＴＯＨとＳＰＥの始まりとは、すべての構成要素が同じソースによって生成されるため、同じくロックにすべて合わされる。連続する信号における最初のＳＴＳ−１は、ＳＴＳ−Ｎｃに必要とされる１組のＰＯＨを搬送する。
【００１１】
あるレートまたはフォーマットを別のレートまたはフォーマットにマッピングする方法は周知である。Ｂｅｌｌｃｏｒｅ ＴＲ−０２５３は、ＳＯＮＥＴへの共通非同期伝送フォーマット（ＤＳ０、ＤＳ１、ＤＳ２、ＤＳ３など）の標準的なマッピングについて詳細に説明している。これと類似のマッピングが、ＳＤＨへのＥＴＳＩ階層マッピングのために定義される。光伝送装置は、ある独自のフォーマットを別のフォーマットにマッピングした。たとえば、ＦＤ−５６５は、標準フォーマットＤＳ３だけでなくＮｏｒｔｅｌの独自フォーマットＦＤ−１３５を搬送することができる。
【００１２】
しかしながら、標準または独自の機構は、フォーマットに固有のハードウェアにより、きわめて特有の組の信号の伝送を可能にする。そのようなマッピング方法を使用して、標準と大きく異なるレートをマッピングすることはできない。さらに、そのようなマッピングはそれぞれ、特定のフォーマットと特定のビット・レートに関して、たとえば±２０ｐｐｍの許容範囲で正確に調整される。信号は、たとえばＤＳ３と１％でも異なるビット・レートを有する場合は、ＳＯＮＥＴ内で伝送することができない。さらに、各種の信号のマッピングを行うためには、一般に、異なるハードウェア・ユニットが必要である。
【００１３】
前述の問題の解決策は、任意の連続信号に「ラッパ(wrapper)」を加えることである。得られる信号のレートは、ラップされる（包まれる）信号の関数である。すなわち、レートＸの信号に１Ｍｂ／秒のラッパが加えられると、レートＸ＋１Ｍｂ／秒を有するフォーマットが生成される。この変化は、Ｘの割合を高める。たとえば、共通の伝送路符号化８Ｂ／１０Ｂは、Ｘの１１２．５％のレートを有するフォーマットを作成する。したがって、「ラッパ」法は、任意の入力に対し事前に定義された一定ビット・レートを有するフォーマットを生成しない。一般に、得られた信号は、時分割多重化して高速ネットワーク上で伝送することができない。
【００１４】
【発明が解決しようとする課題】
米国特許第５，７８４，５９４号（Ｂｅａｔｔｙ）は、任意の信号が、必要な数のフレームにマッピングされ、残りのフレームが空のままにされる「ＴＤＭラッパ」フォーマットを提案している。しかしながら、この方法は、ビットを送る適切なタイムスロットを待っている間ビットを保持するために変換方向ごとにきわめて大きいメモリを必要とする。その結果、このフォーマットは、高速の信号で実現するためにはコストがかかる。
【００１５】
パケットまたはセル・ベースのフォーマットは、任意の入力ストリームをＳＯＮＥＴとＳＤＨにマッピングする。これらの方法は、パケット・システムには適しているが、「１つのサイズがすべてに合う」マッピング方法が使用されるため、ほとんどの連続信号フォーマットのジッタ要件やワンダ要件を満たさない。入力信号のクロック位相情報は、そのような方法において完全に削除され、したがって送信することができない。
【００１６】
米国特許出願第０９／３０７８１２号（Ｓｏｌｈｅｉｍらによる１９９９年５月１０日に出願されＮｏｒｔｅｌ Ｎｅｔｗｏｒｋｓ Ｃｏｒｐｏｒａｔｉｏｎに譲渡された「Protocol Independent sub-rate device」と題する出願）は、異なるタイプのクライアント（ＩＰ、ＡＴＭ、ＳＯＮＥＴ、イーサネットなど）に一緒に伝送する方法を開示している。前記出願は、任意のレートおよびフォーマットの低速（サブレート）チャネルを単一の高速チャネルに時分割多重化し、次にそのチャネルをシステムの遠端において多重分離する方法を開示している。任意の所与のサブレート・チャネルに割り当てられた帯域幅部分を、ハードウェアやソフトウェアに変更を加えることなく提供することができる。これにより、キャリアによるそのようなサービスの提供がきわめて容易になり高速化する。新しいプロトコルによるトリビュタリにも対処することができ、そのような新しいプロトコルのサポートのための送出が大幅に高速化される。
【００１７】
低タイミング・ジッタかつ低コストで信号を復元できるように任意の信号をＳＯＮＥＴにマッピングする効率的な方法および装置の必要性が残っている。
【００１８】
【課題を解決するための手段】
本発明の目的は、連続フォーマットを有する任意の信号をＳＯＮＥＴフレーム内にマッピングすることである。これにより、ＳＯＮＥＴネットワーク内で規格に合う任意のフォーマットをトランスペアレントに伝送することができる。
【００１９】
したがって、本発明は、任意のレートＲ１の連続ディジタル信号をトランスペアレントなトリビュタリとして同期ネットワークを介して送信し、連続信号の任意のレートＲ１よりも高いレートＲの固定長コンテナ信号を選択し、送信サイトにおいて、連続信号のビットをコンテナ信号のフレームの有効タイムスロットに分散させ、フレームに均一に分散された無効タイムスロットにスタッフ・ビットを提供する方法を含む。
【００２０】
本発明は、さらに、同期ネットワークを介してトランスペアレントなトリビュタリ信号として伝送するために任意のレートの連続フォーマットの信号をマッピングするために、連続フォーマットの信号を受け取って、データ・ビットのストリームと任意のレートを示すデータ・クロックとを復元するデータ・リカバリ・ユニットと、データ・ビットのストリームを受け取り、任意のレートとトリビュタリのフレームのレートとの位相差を決定し、制御関数βを生成するレシーバ・バッファ・ユニットと、レシーバ・バッファ・ユニットからマッピング・クロック・レートでデータ・ビットのストリームを取り出し、スタッフ・ビットとデータ・ビットのカウントを、制御関数βに従ってブロック・クロック・レートでフレーム内に均一に分散させるマッピング・ユニットとを含むシンクロナイザを含む。
【００２１】
本発明のもう１つの態様によれば、同期ネットワークを介してトランスペアレントなトリビュタリ信号として受け取った任意のレートの連続フォーマットの信号を逆マッピングするために、ブロック・クロック・レートでトリビュタリのフレームを受け取り、制御関数βを受け取り、データ・ビットのストリームをマッピング・クロック・レートで取り出す一方、制御関数βに従ってスタッフ・ビットを除外する逆マッピング・ユニットと、データ・ビットを受け取り、任意のレートとフレームのレートとの位相差を決定するトランスミッタ・バッファ・ユニットと、データ・ビットを受け取り、位相差によって制御されたデータ・レートで連続フォーマットの信号を送信するデータ送信ユニットとを含むデシンクロナイザを提供する。
【００２２】
本発明によるマッピングの方法は、同じ形式または異なる形式のトリビュタリをトランスペアレントに伝送するためにＳＯＮＥＴなどの一般的な技術を使用可能にするため、有利である。この新規のマッピングを使用することによって、ビットを変化させることなくほとんどのすべての連続フォーマットを伝送することができる。本発明のもう１つの利点は、この方法によって加えられるジッタまたはワンダが最小であることである。
【００２３】
本発明によるシンクロナイザ／デシンクロナイザは、ジッタの許容と生成の仕様が、ユニット内に設計されたきわめて収容力の高いレンジに適合する限り、設計時にフォーマットが分かっていない信号を処理する。これは、トリビュタリ・ソフトウェアによって実行中にデザインされる独特なマッピングであり、遠端にある対応するトリビュタリにチャンネル内で送られる。
【００２４】
本発明の以上その他の目的、特徴および利点は、添付図面に示したような好ましい実施形態に関する以下のより特定的な説明から明らかになるであろう。
【００２５】
【発明の実施の形態】
本発明によるマッピング・システムは、指定された最大容量以下の一定回線速度を有するディジタル信号を、提供されたサイズのＳＯＮＥＴエンベロープ内にマッピングする。ＳＯＮＥＴ伝送シェルフのトリビュタリ・ユニットでマッピング機能を実行することができ、ＳＯＮＥＴコネクションの遠端にある類似のユニットで逆マッピング機能（デマッピングとも呼ばれる）を実行することができる。
【００２６】
図１Ａは、ＳＯＮＥＴネットワーク上で複数のサービスをトランスペアレントに伝送する本発明によるマッピング・システムを備えた例示的な伝送システムのブロック図を示す。簡略化するため、この図では、矢印で示したような単一方向の伝送だけを示す。
【００２７】
信号Ｓ1，...Ｓj，...Ｓnは、ＳＯＮＥＴネットワーク７を介して、２つのサイトＡとＢの間で伝送され、ＳＯＮＥＴ信号Ｓとなる。ここで、ｎは、トリビュタリの数であり、ｊは、１つのトリビュタリのレンジである。信号Ｓ1〜Ｓnは、連続フォーマットのディジタル信号であり、ノードＡおよびＢにおいてＳＯＮＥＴ信号Ｓのトリビュタリとして扱われる。また、各信号ＳjのレートをＲjで表し、信号ＳのレートをＲで表す。信号Ｓjは、同じタイプまたは異なるタイプのサービスを搬送することができる。各トリビュタリ・レシーバ１−１nは、それぞれの連続フォーマットの信号Ｓ1−Ｓnのデータ・ビットを復元する。ノードＡは、１つまたは複数のシンクロナイザ２０1−２０nを備え、各シンクロナイザ２０jは、相当するトリビュタリ信号Ｓjのデータ・ビットを適切なサイズのＳＯＮＥＴエンベロープにマッピングする。
【００２８】
いくつかの伝送ノード間で連続信号をトランスペアレントに搬送するフレームのサイズは、ソフトウェアで選択され、大きいレンジの連続フォーマットの信号に十分な帯域幅使用量を考慮して提供される。たとえば、エンベロープにｎｘＳＴＳ−１２が使用される場合、ｎは、高速のシンクロナイザの場合は４〜２０であり、中速のシンクロナイザの場合は１〜５である。これにより、大きいネットワーク容量が無駄になるのが防止される。
【００２９】
各信号が、それぞれのＳＯＮＥＴエンベロープ内にマップされた後、トリビュタリは、ＳＯＮＥＴマルチプレクサ３によって高レート信号Ｓに多重化され、それが、ＳＯＮＥＴトランスミッタ５によって光ネットワーク７を介してサイトＢの方に送られる。
【００３０】
逆の操作が、サイトＢにおいて行われる。すなわち、光レシーバ９が、信号Ｓのデータを復元し、デマルチプレクサ３′がその信号を分離し、それを各デシンクロナイザ４０−４０nに提供する。各デシンクロナイザ４０jは、トリビュタリ・トランスミッタ１１jに提供される信号Ｓjと関連したそれぞれのフォーマットでビットを再配列する。各トリビュタリ・トランスミッタ１１−１１nは、各信号Ｓ1−Ｓnを、関連したトリビュタリ・ネットワーク上に送り出すか、関連したエンド・ユーザに送り出す。
【００３１】
次に、基礎的な概念と実現性を示すために、信号ＳＴＳ−１９２ｃについてマッピング・アルゴリズムの例を示す。他のエンベロープを使用することもでき、本発明は、信号ＳＴＳ−１９２ｃに制限されない。
【００３２】
図１Ｂは、ＴＯＨ２とＳＴＳ−１９２ｃ ＳＰＥ（同期ペイロード・エンベロープ）４を含むＳＴＳ−１９２ｃフレーム１を示す。ペイロードは、１９２×８７×９×８＝１，２０２，６８８ビットを含む。
【００３３】
ここでは、ブロック１０−ｊが、後で説明するようなデータ・ビット、固定スタッフ・ビットおよび適応スタッフ・ビットを含む１０５６ビット・フィールドとして定義される。ＳＴＳ−１９２ ＳＰＥは、灰色に示され参照番号８で示された領域を占める１１３８のブロック１０−１〜１０−Ｋ（ここで、Ｋ＝１１３８）を収容することができる。ブロック・フィールド８は、１，２０１，７２８ビットを有する。エンベロープ４内の残りの９６０ビットは、ＰＯＨビット６（９×８＝７２ビット）と、８８８ビットの剰余フィールド１４からなる。フィールド６および１４のビットの数は、ＳＯＮＥＴフレーム１内にマップされる連続フォーマットの信号のレートＲ１に関係なく不変である。したがって、これらのビットは、以下において固定スタッフ・ビットと呼ばれる。
【００３４】
一方、ブロック・フィールド８を埋めるのに必要なスタッフ・ビットの数は、連続フォーマットの信号Ｓ１のレートＲ１の関数を変化させる。これらのスタッフ・ビットは、本明細書において、適応スタッフ・ビットと呼ばれる。
【００３５】
本発明によれば、信号Ｓ１のデータ・ビットは、固定スタッフ・ビットと適応スタッフ・ビットが均等に分散されたフレーム１内にマッピングされる。そのようなスタッフ・ビットは、レートＲ１があらかじめ分からない場合があるため、実行中に、各ブロックに均等に分散される。したがって、シンクロナイザは、現行ブロックのデータ・ビットがマッピングされるときに蓄積された位相情報に基づいて、データ・ビットの場所である有効位置と、次のブロックのスタッフ・ビットの場所である無効位置を定義する。さらにまた、シンクロナイザは、実際のマッピング時にオーバヘッドを均等に分散させるが、マッピング動作後にそれをＳＯＮＥＴ規格に従って提供されるタイムスロットに再編成し、その結果、フレームがＳＯＮＥＴ装置によって認識される。遠端において、シンクロナイザは、固定スタッフ・ビットと適応スタッフ・ビットを吸収することによって逆の動作を行い、それによりデータ・ビットを逆マッピングしてＳ１を再生することができる。
【００３６】
図１Ｂは、フレームの構造を直観的に示すが、本発明によれば、マッピング・アルゴリズムが、固定スタッフ・ビットと適応スタッフ・ビットをフレーム１内に均等に分散させることに注意されたい。以上の計算は、ＳＴＳ−１９２ｃフレームに適用することができるが、類似の事が他のＳＯＮＥＴ信号にも当てはまることに注意されたい。
【００３７】
各ブロックのビットは、図１Ｃに示したように割り振られる。ブロック１０−１は、データ用に１０２３（２¹⁰−１）のビットを有するデータ・フィールド１７と、１６ビットを有する制御フィールド１３と、将来使用するための１７ビットを有するスペア・フィールド１５とを含む。
【００３８】
フィールド１７の１０２３ビットは、データをＳＴＳ−１９２ｃフレーム内伝送するための９，３１３．３９２Ｍｂｐｓ（１０２３×１１３８×８０００）のビット・レートを提供する。フレームのサイズは、一定の用途のために提供され固定され、すなわち、任意のレートのトリビュタリが、同じサイズのフレームにマッピングされる。マッピング技術は、トリビュタリごとに異なるフレームが使用されるのではなく、任意のトリビュタリに適応する。トリビュタリが、９，３１３．３９２Ｍｂｐｓより低いレートを有する場合は、トリビュタリをＳＴＳ−１９２ｃに合うように調整し、データ・フィールド８の多くのビットをスタッフ・ビットに変化させなければならない。図１Ｃは、フィールド１７内の可変サイズｖのフィールド１９を示し、そのサイズは、マッピング中に、信号Ｓ１のクロックと信号Ｓのクロックの位相を比較することによって決定される。
【００３９】
フィールド１３は、１０ビットの制御関数βを含む。βのサイズは、ブロックのサイズに従って、後で述べる適応スタッフィング・アルゴリズムにより次のブロック内の有効ビットの位置を一意に決定するように選択される。１０ビットという数によって、１０２４個の値を想定することが可能であり、この数はブロックの有効ビットの数よりも１大きい。βの値は、また、次のブロックにおける有効ビットの数を与える。単一ビット誤り訂正と複数誤り検出には、フィールド１３の追加の６ビットが必要である。
【００４０】
複数誤り検出の場合、前のブロックからのβが、デフォルトとして、最小のＰＬＬ過渡事象でダウンストリームを高速でリフレームするのに使用される。フィールド１５および１９のビットは、ブロック内に分散される。
【００４１】
すべてのブロックが同じ数の適応スタッフ・ビットを有するとは限らないので、βの値は、隣り合ったブロックで異なることがあるが、各ブロック内でβは一定のままである。
【００４２】
適応スタッフィング・アルゴリズムは、αで表された、βと逆の２進ビットを定義する。すなわち、βの最上位ビットが、αの最下位ビットになり、 同様に、αの最下位ビットが、βの最上位ビットになる。表１は、この変換を例として示す。
【００４３】
【表１】

【００４４】
αは、また、ブロックごとに決定され、βの場合と同じように、αの値は、隣り合ったブロック間では異なるが、ブロック内では変化しない。
【００４５】
また、ここで、カウンタＣと値Ｄが定義される。Ｃは、１ブロック内のビットのカウンタであり、１０ビットの２進数によって表される。Ｃは、１から１０２３まで増加し、それによりブロック内のビットが占めるタイムスロットを識別する。
【００４６】
Ｄは、Ｃのビット遷移デルタであり、ちょうど１つのビット・セットによる１０ビット２進数によって表される。このセット・ビットは、カウンタＣが１ビット進むときに生ずる０から１への遷移の位置にある。Ｄの各ビットは、ブール関数を使用して、次の式に従って、カウンタＣのレンジｎとｎ−１のビットによって与えられる。
【００４７】
【数１】
Ｄn＝Ｃn ＡＮＤ ＮＯＴ（Ｃ−１）n
【００４８】
表２は、所与の値Ｃに関してＤがとる値の例を示す。
【００４９】
【表２】

【００５０】
ブロックの有効データ間にスタッフ・ビットをある程度均一に分散させるために、本発明による適応スタッフィング・アルゴリズムは、Ｄにおけるビットがαにおいてもセットされるときにビットが有効であることを述べている。
【００５１】
これは、ブロックのＣ番目のビットについて、次の式２のように示すことができる。
【００５２】
【数２】

【００５３】
有効ビットは、データに割り当てられたビットに対応し、したがって無効ビットは、スタッフ・ビットに対応する。表３は、βのサイズが３ビットの場合に、アルゴリズムが７ビットのブロックにどのように機能するかの簡単な例を示す。アルゴリズムは、１０２３ビットと１０ビットβのブロックに同じようにはたらくことが分かるが、本明細書では、完全なスタッフィング・シーケンスについて詳述することは実際的でない。
【００５４】
表３の項目は、２進関数Ｖａｌｉｄ（Ｃ，β）の結果である。列は、βで与えられたようなブロック内の特定数の有効ビットにデータ・ビットとスタッフ・ビットがどのように分散されているかを示す。
【００５５】
Ｖａｌｉｄ（Ｃ）が真の場合のＣの各値に関して、有効データ・ビットが、Ｃで識別されるタイムスロット内にあり、Ｖａｌｉｄ（Ｃ）の真でない各値に関して、スタッフ・ビットがタイムスロットに入れられる。この方式を使用することにより、無効スタッフィング・ビットが、フレーム全体にほぼ均一に広がる。
【００５６】
【表３】

【００５７】
この例では、カウンタＣは、１から７までカウントし、Ｄの値が、各列においてＣのすべての値に関して求められる。次に、Ｄの各値は、Ｃの増加に伴い、αと比較される。また、Ｄのセット・ビットがαにおいてセットされる場合は、ブロック内の対応するＣ番目のビットがデータ・ビットになる。Ｄのセット・ビットがαにおいてセットされない場合、ブロック内の対応するＣ番目のビットはスタッフ・ビットになる。
【００５８】
例としてビット・レートＲ１／Ｒが有効能力の５／７のブロックの場合は、βが２進数５（１０１）であり、βの逆数の２進ビットαも５（１０１）であることを意味する。ブロック内のデータ・ビットとスタッフ・ビットの順序は、列ごとのＶａｌｉｄ（Ｃ，５）と同じであり、次の通りである。
【００５９】
Ｄａｔａ，Ｓｔｕｆｆ，Ｄａｔａ，Ｄａｔａ，Ｄａｔａ，Ｓｔｕｆｆ，Ｄａｔａまた、表３に関して、Ｖａｌｉｄ（Ｃ，５）の場合、５であるβは有効ビットの数でもあり、無効ビットがフレーム全体にほとんど均一に広がっていることは明らかである。
【００６０】
図４および図５は、βがブロック間で少し異なる５つの連続ブロックのスタッフィング・シーケンスを連続して詳細に示す図である。図４および図５は、一点鎖線の部分においてつながる。この表において、カウンタＣは、１から７までカウントし、２つの連続するブロックは、分かり易くするために異なる地色（灰色と白）で示されている。
【００６１】
前に示したように、βは、各ブロックごとにセットされるが、スタッフ・ビットの総数とブロックの数の比が整数でない場合もあるため、次のブロックと異なることがある。次の例を検討する。
ブロック１（灰色）のβは５である。
ブロック２（黒）のβは６である。
ブロック３（灰色）のβは５である。
ブロック４（黒）のβは５である。
ブロック５（灰色）のβは６である。
【００６２】
この場合、データ・ビット間のスタッフ・ビットの広がりは、図６に例示される通りである。ここで、Ｄはデータを表し、Ｓはスタッフを表す。上記のＤとＳの混乱を避けるために、これらは通常の文字で記述され、信号Ｓと、Ｃのビット遷移Ｄにはイタリック体が使用される。
【００６３】
この場合も、図４および図５から、スタッフ・ビットが、βのわずかな変動があるものの、データ・ビット間にある程度均一に広がっていることが明らかである。
【００６４】
図２は、トリビュタリ・シンクロナイザ２０のブロック図を示す。任意のレートで受け取ったデータでＳＯＮＥＴ ＳＰＥを満たすことによって、前述のような透明性が得られる。データ経路は、幅の広い矢印および参照数字２２と２２′を使って示される。連続フォーマットおよびレートＲ１を有する信号Ｓ1が、データ・リカバリ・ユニット３６によって検出される。次に、データ・ビットは、充填制御ボックス３８、マッピング・ユニット３０、レシーバ・オーバヘッドＦＩＦＯ（先入れ先出し）３１、およびオーバヘッド・マルチプレクサ３３を通る。このとき、シンクロナイザ２０から出力された信号は、ＳＯＮＥＴフレーム内にある。信号Ｓが、それぞれのＯＡＭ＆Ｐ情報と供にＳＯＮＥＴ型オーバヘッド（ＴＯＨとＰＯＨ）を有し、同期ペイロード内へのビットの配置が、ＳＯＮＥＴの規格と異なるマッピング・アルゴリズムに従うことを理解されたい。
【００６５】
シンクロナイザ２０が、異なる４つのクロック、すなわちデータ・クロック２４、ブロック・クロック２６、マッピング・クロック３２、ならびにＳＯＮＥＴクロック２８および２８Ａを操作する。クロック２８は、ＳＴＳ−１９２のレートを有し、クロック２８Ａは、フレームのレートを有する。データ・クロック２４（レートＲ１）は、レシーバ２１とフレキシブル・クロック・リカバリ回路２５を含むデータ・リカバリ・ユニット３６によって入力データから復元される。フレキシブル・クロック・リカバリ回路２５は、広い連続した範囲のビット・レートにわたるクロック・リカバリが可能である。そのような回路の例は、１９９８年１２月２２日に出願され、Ｎｏｒｔｈｅｒｎ Ｔｅｌｅｃｏｍ Ｌｉｍｉｔｅｄに譲渡された、Ｈａｂｅｌらによる「Apparatus and Method for Versatile Digital Communication」と題する同時係属米国特許出願０９／２１８０５３に開示されている。この出願は、参照により本明細書に組み込まれる。
【００６６】
図２において点線で示したオフ・ライン・フレーマ３９が、ある組の既知の信号フォーマットを認識することができ、フレームとＢＥＲ性能情報が報告される。また、マッピング効率を高めるために、回線符号化をレシーバにおいていくつかの信号から除去し、トランスミッタにおいて加えることができる、これらのオプションは、特定タイプのサービスに依存し、したがってここではさらに詳しく考察しない。
【００６７】
レシーバ・バッファ・ユニット３８は、伸縮性記憶装置２３とレシーバ・ディジタルＰＬＬ２９を含む。データ・クロック２４は、マッピング・クロック３２の制御下で空にされる伸縮性記憶装置２３へのデータの入力をクロックするために使用される。マッピング・クロック３２は、ＳＴＳ−１９２クロック２８から得られたギャップド・クロックである。このクロックは、ブロック・クロックにおけるギャップの他に、マッピング・アルゴリズムによって決定されるような適切な位相時に中断される。この方法において、データ２２は、マッパ２７の入力においてマッピング周波数と同期される。
【００６８】
ペイロード・フィールド４に、データ・ビットが必要な容量まで連続的に満たされ、残りの容量がスタッフ・ビットの連続体である場合、伸縮性記憶装置２３の容量は、幅広く変化することになり、記憶装置２３にある程度大きい深さを必要とする。伸縮性記憶装置２３は、スタッフ・ビットがロードされている間に急速に満たされ、トリビュタリ・データ・ビットの連続ストリームがロードされている間に急速に空になる。この状況は、図２の構成において回避され、この場合、伸縮性記憶装置２３は、マッピング・クロック３２によって実質的に規則正しい間隔で空にされる。
【００６９】
一方、伸縮性記憶装置２３は、トリビュタリからのすべての入力ジッタおよびワンダを十分に吸収できる深さでなければならない。伸縮性記憶装置２３の充填が十分に制御されれば、最悪の場合のジッタとワンダが存在してもオーバーフローしたりアンダーフローしないことを保証することができ、またシンクロナイザ２０は、ジッタの許容要件を満たす。伸縮性記憶装置２３の最小サイズは、実験的に、２５６ビットで決定された。
【００７０】
レシーバ・ディジタルＰＬＬ２９は、マッピング・クロック３２を決定するβによって最適な充填を維持するように伸縮性記憶装置を空にする割合を制御する。換言すると、マッピング・クロック３２の平均レートは、データ・クロック２４の平均レートをたどるように制御され、βは、それらのクロック間の位相差から得られる。前に示したように、βは、次のブロックの充填を制御する。この制御は、シンクロナイザ２０がＳＯＮＥＴ規格に従うポインタの調整を必要としないという利点を有する。より正確に言うと、伸縮性記憶装置の充填の制御は、最大トリビュタリ・レートがペイロード・レートを超えない限り、時間によるラインおよびトリビュタリのレート変動（ラインおよびトリビュタリのジッタおよびワンダ）を改善する。
【００７１】
βを決定するために、伸縮性記憶装置２３への入力が、周期的にサンプリングされ、データ２２の位相情報が、ＰＬＬ２９に入力される。たとえば、ディジタルＰＬＬ２９は、２４ビットのアキュムレータを含む。ブロックの最初に、マッパ２７のカウンタＣによって与えられた伸縮性記憶装置２３の充填は、たとえば５０％を基準としてラッチされる。次に、サンプル３４の位相は、アキュムレータ内に加えられ、３ビットだけ左にシフトされた位相に加えられる。この和Ｓの上位１０ビットは、βである。アキュムレータは、ロールオーバーしないようにＦＦＦＦＦＦでクリップされ、アナログ出力ＰＬＬレンジの低い周波制限を反映するために４０００００などの最も低い値でクリップされなければならない。その他のディジタルＰＬＬの実施態様も可能である。
【００７２】
伸縮性記憶装置２３が満杯になり始めると、マッピング・クロック３２の速度を高めることによって記憶装置を空にするようにβが増加される。同様に、記憶装置２３が空になり始めると、記憶装置２３が充填することができるようにβが減らされる。目標の充填率は、５０％が好ましい。
【００７３】
マッピング・ユニット３０は、ブロック・クロック・ギャッパ３７、マッピング・クロック・ギャッパ３５およびマッパ２７を含む。
【００７４】
ブロック・クロック・ギャッパ３７は、ＳＯＮＥＴ ＴＯＨのギャップと規則的サイクルを特徴とするＳＴＳ−１９２クロック２８を受け取る。クロック２８は、前述の例において、４２，４３２のギャップがフレーム全体に均一に広がった１ＳＯＮＥＴフレーム当たり１１３８（ブロック数）×１０５６（ブロック・サイズ）＝１，２０１，７２８サイクルを有するブロック・クロック２６を生成する。前に示したように、ブロック・クロック２６のギャップは、サイズが３×９×８×１９２のＳＯＮＥＴオーバヘッド、すなわち図１Ｂのフィールド２と、サイズが９６０の固定スタッフィング、すなわちフィールド６および１４によるものである。ブロック・クロック２６は、フィールド８におけるビットの全体の割振りを表す。換言すると、フレームのオーバヘッド・サイズがＳＯＮＥＴ規格に従う場合に、ブロック・クロック２６は、ＴＯＨビット、ＰＯＨビット、および固定スタッフ・ビットのための空間を維持するために約３０づつのビットに切断される。
【００７５】
マッピング・クロック・ギャッパ・ブロック３５は、ブロック・クロックと同じレートを有するが、前述のように、すべての有効ビット位置におけるパルスによりβの制御下でさらにギャップが開けられ、レートＲ１とＲの間の差に基づいて適応スタッフ・ビットを生じさせる。
【００７６】
マッパ２７は、マッピング・クロック３２、ブロック・クロック２６、および簡単にするために示していない他の補足的クロックを利用し、固定スタッフ・ビットと適応スタッフ・ビットの両方を使用してデータ２２の位置を調整する。マッピング・クロック３２を使用して、伸縮性記憶装置２３からデータ・ビットがマッパにクロック・タイミングで引き出される。ブロック・クロック２６を使用して、マッパ２７から、データ・ビット、固定スタッフ・ビットおよび適応スタッフ・ビットがクロック・タイミングで引き出される。マッパ２７は、本質的にメモリを持たず、伸縮性記憶装置２３とＦＩＦＯ３１は、シンクロナイザのすべてのメモリを表す。
【００７７】
データ、固定スタッフ・ビットおよび適応スタッフ・ビットを含むような参照数字２２′で示されたマッパ２７からの複数のビットは、ＳＯＮＥＴオーバヘッドの場所のためにタイムスロットを予約するレシーバ・オーバヘッドＦＩＦＯ（先入れ先出し）３１にクロック・タイミングで入れられる。次に、ビット２２′は、クロック２８Ａによってクロック・タイミングでＦＩＦＯ３１から引き出され、それによりＦＩＦＯ３１は、各フレームごとに一度同期してリセットされる。ＦＩＦＯ３１の深さは、フレームＯＨがＯＨ ＭＵＸにクロック・タイミングで入れられているときにフレームの位相瞬間においてペイロード・ビットだけを記憶するのに十分であれば良い。フレームが、ＳＯＮＥＴと同じペイロード対ＯＨの比を有する場合、この深さは、１９２×８×９×３ビットより大きくなければならず、１９２×８×１２×３ビットよりも大きいことが好ましい。
【００７８】
ビット２２′は、ＦＩＦＯブロック３１から、ＳＯＮＥＴオーバヘッド・マルチプレクサ３３にクロック・タイミングで入れられ、そこでＳＯＮＥＴオーバヘッドが、それぞれ空のタイムスロットに加えられ、次に信号が、ＳＴＳ−１９２として処理される。細い線で示したＳＯＮＥＴクロック２８および２８Ａは、通常通り、シェルフの残りの部分に対してロックされる。
【００７９】
簡単にするために、直列ハードウェア実装について説明する。バイト幅の実装のようなこの種のマッピングの並列実装により、クロック速度を低くすることができる。そのような並列実装は、ジッタを減少させるためにブロック・アライメントを交互にすることがあった。ＰＬＬを最適化するために、ハードウェア制御よりもＤＳＰ制御の方が大きな自由度を提供する。
【００８０】
図３は、トランスペアレントな逆方向のシンクロナイザ、すなわちデシンクロナイザ４０のトランスミッタ側のブロック図を示す。デシンクロナイザ４０は、シンクロナイザ２０によって実行されるのとは逆の機能を類似の方法で実行し、類似したブロックを備える。
【００８１】
ＳＯＮＥＴオーバヘッド・デマルチプレクサ５３は、シェルフの残りの部分に通常通りロックされるＳＴＳ−１９２クロック２８を使用して、信号４２′からＳＯＮＥＴオーバヘッドを示す。トランスミッタ・オーバヘッドＦＩＦＯ５１は、各フレームごとに、クロック２８Ａと同期してリセットされる。オーバヘッドＦＩＦＯ５１は、データ・ビットを固定スタッフ・ビットおよび適応スタッフ・ビットと一緒に含むペーロードに受け取ったデータ４２′をマッパ４７に提供するようにオーバヘッド位置を吸収する。
【００８２】
ポインタの位置調整を考慮しない場合、トランスミッタＯＨ ＦＩＦＯ５１は、シンクロナイザ２０のレシーバＯＨ ＦＩＦＯ３１と類似の深さを有することがある。たとえば、ＳＯＮＥＴ ＯＨがフレームに使用される場合、必要な深さは、ＦＩＦＯ３１の場合と同じように、１９２×８×１２×３ビットである。したがって、ＦＩＦＯは、ＯＨがビット・ストリームから多重分離されるフレーム段階の間にトランスミッタＯＨ ＦＩＦＯ５１が空にならないように十分なデータ・ビットを記憶することができる。しかしながら、デシンクロナイザにポインタ・アライメントが必要であるため、トランスミッタＯＨ ＦＩＦＯ５１は、最悪の場合の一連の正または負のポインタ調整イベントを許容するように深さを大きくしなければならない。
【００８３】
逆マッピング・ユニット５０は、逆マッパ４７、マッピング・クロック・ギャッパ５５、およびブロック・クロック・ギャッパ５７を含む。
【００８４】
ブロック・クロック・ギャッパ５７は、ＳＴＳ−１９２クロック２８のギャップを調整してブロック・クロック２６を作成する。ブロック・クロック２６は、シンクロナイザ２０の場合と同じように、１フレーム当たり１，２０１，７２８のサイクルを有し、フレーム全体に４２，４３２のギャップが均一に広がる。ギャップは、図１Ｂのフィールド２、６および１４に相当する。換言すると、このクロックは、ＴＯＨと固定スタッフ・ビットを拒否する。
【００８５】
デシンクロナイザのブロック・クロック・ギャッパ５７は、また、ポインタ調整のためにギャップを含めたり削除したりする。そのようなギャップは、ポインタ調整による位相ヒットを最少にするために３つのフレームに広げなければならない。
【００８６】
マッピング・クロック・ギャッパ５５は、ブロック内のインバンドＯＨチャネルから読み取ったブロック・クロック２６およびβを受け取る。ギャップド・クロック２６は、βを使用して、マッピング・クロック３２を生成するようにさらにギャップが調整される。マッピング・クロック３２は、厳密にトリビュタリ・データ・ビット４２がクロック・タイミングで取り出されるようにデータ・ビット４２′をギャップ・タイミングで取り出す。
【００８７】
ビット４２は、次に、伸縮性記憶装置４３とトランスミッタ・ディジタルＰＬＬ４９を含むトランスミッタ・バッファ・ユニット５４によって処理される。トリビュタリ・データ・ビット４２は、マッピング・クロック３２を使用して出力伸縮性記憶装置４３にクロック・タイミングで入れられる。伸縮性記憶装置４３は、フレキシブル・クロック・リカバリ回路４５から出力されたデータ・クロック２４によって空にされる。
【００８８】
出力伸縮性記憶装置４３の位相は、トランスミッタ・ディジタルＰＬＬによって周期的にサンプリングされる。サンプル３４は、ディジタル的に処理され、出力信号がフレキシブル・クロック４５に渡され、ＶＣＯの電圧が制御される。フレキシブル・クロック回路４５は、シンクロナイザのフレキシブル・クロック回路２５を備えた類似のタイプであり、データ・クロック２４を提供する。
【００８９】
ＴｘＰＬＬ４９の帯域幅は、マッピングとポインタ調整によるジッタをフィルタリングできるほど低く、またＶＣＯ雑音を抑制できるほど高くなければならない。
【００９０】
本発明を、特定の実施形態の例に関して説明したが、本発明の意図から逸脱することなくその広い態様において、併記の特許請求の範囲内で当業者が想起するさらに他の修正および改良を行うことができる。
【図面の簡単な説明】
【図１】 本発明を例示する図であり、図１Ａは本発明によるマッピング・システムを備えた通信ネットワークのブロック図である。図１Ｂは本発明の実施形態によるブロックを示すＯＣ−１９２ｃフレームの図である。図１Ｃはブロックの構造の例を示す図である。
【図２】 本発明の実施形態によるシンクロナイザのブロック図である。
【図３】 本発明の実施形態によるデシンクロナイザのブロック図である。
【図４】 適応スタッフィング・アルゴリズムを例示する表を示す図である。
【図５】 図５に続く、適応スタッフィング・アルゴリズムを例示する表を示す図である。
【図６】 スタッフ・ビットの広がりを例示する図である。
【符号の説明】
２０ シンクロナイザ
２１ レシーバ
２２ データ
２３ 伸縮性記憶装置
２４ データ・クロック
２５ フレキシブル・クロック・リカバリ回路
２６ ギャップド・クロック
２７ マッパ
２８ ＳＴＳ−１９２クロック
３０ マッピング・ユニット
３１ ＦＩＦＯ
３２ マッピング・クロック
３３ オーバヘッド・マルチプレクサ
３４ サンプル
３５ マッピング・クロック・ギャッパ・ブロック
３６ データ・リカバリ・ユニット
３７ ブロック・クロック・ギャッパ
３８ レシーバ・バッファ・ユニット
３９ オフ・ライン・フレーマ

Claims (18)

1. 任意のレートＲ１の連続ディジタル信号を、同期ネットワークを介してトランスペアレントなトリビュタリとして送信する方法であって、
   前記連続信号の前記任意のレートＲ１よりも高いレートＲの固定長コンテナ信号を選択する段階と、
   送信サイトで、前記連続ディジタル信号のビットを前記コンテナ信号のフレームの有効タイムスロットに分散させ、前記フレームに均一に分散された無効タイムスロットにスタッフ・ビットを提供する段階と、を含み、
   前記無効タイムスロットは、固定スタッフ・ビットおよび適応スタッフ・ビットの一方を含み、
   前記提供する段階は、
   データ・ビットの連続ストリームを受け取り、前記任意のレートＲ１と前記レートＲの位相差を決定する段階と、
   前記位相差に基づいて、前記連続ストリームに、前記フレーム内に前記固定スタッフ・ビットを収容するための一定の数のタイムスロットおよび前記フレーム内に前記適応スタッフ・ビットを収容するための調整可能な数のタイムスロットを加える段階と、
   を含む送信方法。
2. 前記コンテナ信号が、ＳＯＮＥＴ／ＳＤＨ信号であり、前記同期ネットワークがＳＯＮＥＴ／ＳＤＨネットワークである請求項１に記載の送信方法。
3. 前記ＳＯＮＥＴ／ＳＤＨ信号が、さらに同期トリビュタリを含む請求項２に記載の送信方法。
4. 前記ＳＯＮＥＴ／ＳＤＨ信号が、複数のトランスペアレントなトリビュタリを含む請求項２に記載の送信方法。
5. 前記調整可能な数が、前記一定の数よりも実質的に大きい請求項１に記載の送信方法。
6. 前記一定の数が、伝送オーバヘッドＴＯＨタイムスロットと、剰余固定スタッフ・ビット・タイムスロットとを含む請求項１に記載の送信方法。
7. 前記ＴＯＨタイムスロットに、保守、運用、管理および設備提供情報を提供する段階をさらに含む請求項６に記載の送信方法。
8. 前記加える段階が、
   前記フレームを、いくつかの等しいサイズのデータ・ブロックと、前記一定の数のタイムスロットに分割する段階と、
   各ブロックごとに、
   固定スタッフ・ビットの数を決定し、前記ブロック内に前記固定スタッフ・ビットを均一に分散させる段階と、
   前記調整可能な数を示す制御関数βを決定する段階と、
   前記制御関数に基づいて前記固定スタッフ・ビットと前記適応スタッフ・ビットを次のブロック内に均一にマッピングする段階と、
   を含む請求項１に記載の送信方法。
9. 前記マッピングする段階が、
   前記ブロック内のタイムスロットを識別するカウンタＣを提供する段階と、
   前記制御関数βの逆の２進ビットαを定義する段階と、
   前記カウンタＣのビット遷移デルタを計算する段階と、
   関数Ｖａｌｉｄ（Ｃ，β）が偽のときに、前記カウンタＣによって識別されるタイムスロットが無効タイムスロットであるかどうかを決定する段階と、
   適応スタッフ・ビットを前記無効タイムスロット内に提供する段階と、
   を含む請求項８に記載の送信方法。
10. 前記フレームの前記有効タイムスロットから前記連続信号のデータ・ビットを取り出すことによって、受信サイトにおいて前記同期信号から前記連続信号を復元する段階をさらに含む請求項１に記載の送信方法。
11. 同期ネットワークを介してトランスペアレントなトリビュタリ信号として伝送するために任意のレートの連続フォーマットの信号をマッピングするシンクロナイザであって、
    前記連続フォーマットの信号を受け取り、データ・ビットのストリームと前記任意のレートを示すデータ・クロックとを復元するデータ・リカバリ・ユニットと、
    前記データ・ビットのストリームを受け取り、前記任意のレートと前記トリビュタリのフレームのレートとの位相差を決定し、制御関数βを生成するレシーバ・バッファ・ユニットと、
    前記レシーバ・バッファ・ユニットから前記データ・ビット・ストリームをマッピング・クロック・レートで取り出し、スタッフ・ビットとデータ・ビットのカウントを、前記制御関数βにしたがってブロック・クロック・レートで前記フレーム内に一様に分散させるマッピング・ユニットと、
    を含むシンクロナイザ。
12. 前記レシーバ・バッファ・ユニットが、
    ある量の前記ストリームのデータ・ビットを前記データ・クロックで一時的に記憶し、前記データ・ビットを前記ブロック・クロック・レートで前記マッピング・ユニットに提供する伸縮性記憶装置と、
    前記任意のレートと前記マッピング・クロックとの位相差を決定し、前記制御関数βを提供するディジタルＰＬＬと、
    を含む請求項１１に記載のシンクロナイザ。
13. 前記データ・リカバリ・ユニットが、前記任意のレートを検出するための周波数敏捷性ＰＬＬと、前記データ・クロックを使用して前記データ・ビットを検出するレシーバとを含む請求項１１に記載のシンクロナイザ。
14. 前記マッピング・ユニットが、
    前記同期フレームのレートを示すクロックを受け取り、前記同期フレームのすべてのタイムスロットを与えるブロック・レートの前記ブロック・クロック、および固定スタッフ・ビットを収容する一定の数のタイムスロットを与えるギャップを提供するブロック・クロック・ギャッパと、
    前記ブロック・クロックと前記制御信号βを受け取り、前記同期フレームのすべてのタイムスロットを与えるマッピング・レートのマッピング・クロック、および前記フレーム内の適応スタッフ・ビットを収容する調整可能な数のタイムスロットを与えるギャップを提供するマッピング・クロック・ギャッパと、
    前記ブロック・クロックと前記マッピング・クロックを受け取り、それに従って前記フレーム内の前記データ・ビットのストリームをマッピングするマッパと、
    を含む請求項１１に記載のシンクロナイザ。
15. 前記同期ネットワーク内で前記フレームをシームレスに伝送するために複数の伝送オーバヘッドＴＯＨタイムスロットを再配列するためのレシーバＯＨ ＦＩＦＯをさらに含む請求項１１に記載のシンクロナイザ。
16. 前記ＴＯＨタイムスロット内に運用、管理、保守および設備提供データを追加するオーバヘッド・マルチプレクサをさらに含む請求項１５に記載のシンクロナイザ。
17. トランスペアレントなトリビュタリとして同期ネットワークを介して受け取った任意のレートの連続フォーマットの信号を逆マッピングするデシンクロナイザであって、
    ブロック・クロック・レートで前記トリビュタリのフレームを受け取り、制御関数βを受け取り、データ・ビットのストリームをマッピング・クロック・レートで取り出す一方、前記制御関数βに従ってスタッフ・ビットを除外する逆マッピング・ユニットと、
    前記データ・ビットを受け取り、前記任意のレートと前記フレームのレートとの位相差を決定するトランスミッタ・バッファ・ユニットと、
    前記データ・ビットを受け取り、前記位相差によって制御されたデータ・レートで前記連続フォーマットの信号を送信するためのデータ送信ユニットと、
    を含むデシンクロナイザ。
18. 前記制御関数βが、前記フレーム内で受け取られる請求項１７に記載のデシンクロナイザ。

Images