WO1989012854A1 - Operation processing unit - Google Patents

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WO1989012854A1
WO1989012854A1 PCT/JP1989/000608 JP8900608W WO8912854A1 WO 1989012854 A1 WO1989012854 A1 WO 1989012854A1 JP 8900608 W JP8900608 W JP 8900608W WO 8912854 A1 WO8912854 A1 WO 8912854A1
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WO
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processor
instruction
logical operation
operation instruction
arithmetic processing
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Application number
PCT/JP1989/000608
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English (en)
French (fr)
Inventor
Jiro Kinoshita
Original Assignee
Fanuc Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fanuc Ltd filed Critical Fanuc Ltd
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Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/052—Linking several PLC's

Definitions

  • the present invention relates to an arithmetic device such as a PC (Programmable Controller) and a numerical control device, and more particularly to an arithmetic processing device provided with a plurality of processors corresponding to program instructions.
  • a PC Computer Controller
  • the PC (programmable controller) sequence program contains instructions of the following form.
  • the first is a functional command such as counter, arithmetic calculation, automatic tool change, etc., which can issue complicated functions with one command.
  • the second is a byte logical operation instruction, which is an instruction for data transfer in units of bytes.
  • the third is a bit logical operation instruction, which executes a process such as a logical sum and a logical product on a bit-by-bit basis.
  • a dedicated processor called a bit operation controller for executing a bit logical operation instruction exclusively is used.
  • An arithmetic processing device provided with a sensor is used.
  • PCs programmable 'controllers
  • PCs programmable 'controllers
  • the processing speed is not sufficient even with an arithmetic processing unit equipped with a processor o Disclosure of the invention
  • the present invention has been made in view of such a point, and an object of the present invention is to provide an arithmetic processing device provided with a plurality of processors corresponding to program instructions.
  • An arithmetic processing device that processes a program including a functional instruction, a byte logical operation instruction, and a bit logical operation instruction, comprising: a management processor that controls the entire arithmetic device; a memory that stores the program; A processor for a function instruction to be executed, a processor for a byte logic operation instruction to execute the byte logic operation instruction, a processor for a bit logic operation instruction to execute the bit logic operation instruction, and the function
  • An arithmetic processing device comprising: an instruction processor; an processor for the byte logical operation instruction; and an arbitration circuit for arbitrating execution of the processor for the bit logical operation instruction.
  • FIG. 1 is a block diagram of an arithmetic processing device according to one embodiment of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram of an arithmetic processing device according to one embodiment of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram of an arithmetic processing unit according to one embodiment of the present invention.
  • 1 manages the entire arithmetic processing unit and executes instructions other than the instructions processed by each processor described later.
  • Reference numeral 2 denotes an instruction memory in which instructions to be processed by the management processor 1 are stored.
  • Reference numeral 3 denotes data memory in which data to be processed by a sequence program or the like is stored.
  • Reference numeral 4 denotes an input / output circuit, which receives a signal from the machine side, and the input signal is read by the management processor 1. It also outputs the output signal from the management processor 1 to the machine.
  • Reference numeral 5 denotes a buffer for transferring data in data memory 3.
  • Reference numeral 1 denotes a ladder instruction memory for storing a sequence program created in a ladder format, which is stored in an order in which the sequence program should be executed.
  • Reference numeral 2 denotes an arbitration circuit that arbitrates so that instructions of the respective processors are executed in the order of the sequence program.
  • Reference numeral 13 denotes a processor for functional instructions, which executes arithmetic calculations such as addition, subtraction, multiplication and division in a ladder, counter instructions, and ATC (automatic tool change) instructions.
  • Reference numeral 14 denotes a processor for a password logical operation instruction, which executes a byte logical operation instruction such as transfer of data in byte units.
  • Reference numeral 15 denotes a processor for a bit logical operation instruction, which executes a logical operation in the ladder program, for example, an instruction such as a logical sum and a logical product.
  • Reference numeral 16 denotes data memory for storing data to be processed by the processor 13 for the function instruction, the processor 14 for the byte logical operation instruction, and the processor 15 for the bit logical operation instruction, and the processed data. This data is transferred from the data memory 3 by the management processor 1, and the processed data is transferred again to the data memory 3 via the buffer 5, from the input / output circuit 4 to the machine side. Is output.
  • the function instruction processor 13, the byte logical operation instruction processor 14, and the bit logical operation instruction processor 15 execute the sequence programs stored in the ladder instruction memory 11 in parallel. Go.
  • the number of function instructions, byte logical operation instructions, and bit logical operation instructions of the executed sequence program differs depending on each sequence program, and the execution speed per instruction also differs. Must wait for the execution instructions of other processors to finish.
  • These processes are performed by the arbitration circuit 12. That is, when the execution is completed, each processor notifies the arbitration circuit of the end of the execution, and the arbitration circuit 12 allows each processor to fetch the next instruction to be executed.
  • a processor for functional instructions a processor for byte logical operation instructions, and a processor for bit logical operation instructions corresponding to each instruction are provided so that programs are executed in parallel.
  • program execution can be faster.

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Description

明 細 書 演算処理装置 技 術 分 野
本発明は P C (プログラマブル - コ ン ト ローラ） 、 数値制 御装置等の演算装置に関し、 特にプログラムの命令に対応し た複数のプロセッサを設けた演算処理装置に関する。 背 景 技 術
P C (プログラ マブル ' コ ン ト ローラ） のシーケ ンスプロ グラムには以下の形式の命令が含まれている。
第 1 はカウンタ、 算術計算、 自動工具交換等の機能命令で あり、 複雑な機能を 1個の命令で指令できる命令である。 第 2はバイ ト論理演算命令であり、 バイ ト単位でのデータ 転送等の命令である。
第 3はビッ ト論理演算命令であり、 ビッ ト単位で論理和、 論理積等の処理を実行する命令である。
このような形式の命令を含むシ一ケンスプロ グラ ムを高速 に実行するために、 ビッ ト論理演算命令を専用に実行する ビ ッ ト · オペレー シ ョ ン · コ ン ト ローラ と称する専用のプロセ ッサを設けた演算処理装置が使用されている。
しかし、 P C (プロ グラマブル ' コ ン ト ロ ーラ） 等では、 より容量の大きなシーケ ンスプログラムを高速に処理するこ とが要請され、 従来のビッ ト · オペレーショ ン ' コ ン ト 口一 ラを設けた演算処理装置でも処理速度が十分とは言えない状 態にある o 発 明 の 開 示
本発明はこのような点に鑑みてなされたものであり、 プロ. グラムの命令に対応した複数のプ σセッサを設けた演算処理 装置を提供することを目的とする。
本発明では上記課題を解決するために、
機能命令、 バイ ト論理演算命令及びビッ ト論理演算命令を 含むプログラムを処理する演算処理装置において、 前記演算 装置全体を制御する管理用プロセッサと、 前記プログラムを を格納するメモリ と、 前記機能命令を実行する機能命令用プ 口セッサと、 前記バイ ト論理演算命令を実行するバイ ト論理 渲算命令用プロセッサと、 前記ビッ ト論理演算命令を実行す るビッ ト論理演算命令用プロセッサと、 前記機能命令用プ α セッサ、 前記バイ ト論理演算命令用プロセッサ及び前記ビッ ト論理演算命令用プロセッサの実行を調停する調停回路と、 を有することを特徵とする演算処理装置が、
提供される。
各プロセッサはそれぞれの対応する命令を並列に実行し、 プログラムを高速に処理する。 但し、 各プロセッサの処理す べき命令の量、 処理速度が異なるので、 調停回路で各プロセ ッサの処理を調停する。 図 面 の 簡 単 な 説 明 第 1図は本発明の一実施例である演算処理装置のプロ ッ ク 図である。 発明を実施するための最良の形態 以下、 本発明の一実施例を図面に基づいて説明する。
第 1図は本発明の一実施例である演算処理装置のプロ ッ ク 図を示す。 図において、 1 は演算処理装置全体を管理し、 後 述の各プロセッザが処理する命令以外の命令を実行する。 2 は管理用プロセッサ 1が処理する命令が格納される命令用メ モ リである。 3はシーケンスプログラム等で処理するための データが格納されたデータメモ リである。 4は入出力回路で あり、 機械側からの信号を受け、 この入力信号は管理用プロ セ ッサ 1 に読み取られる。 また、 管理用プロセ ッ サ 1 からの 出力信号を機械側へ出力する。 5はバッファであり、 データ メ モ リ 3のデータを転送するためのものである。
1 1 はラダー形式で作成されたシーケンスプログラムを格 納するラダ一命令メ モ リであり、 シーケ ンスプロ グラ ムが実 行すべき順序に格納されている。 1 2は調停回路であり、 各 プロセ ッ サの命令がシーケ ンスプログラムの順序通りに実行 されるように調停する。
1 3は機能命令用プロセッサであり、 ラダー中の加減乗除 等の算術計算、 カ ウ ンタ命令、 A T C (自動工具交換） 命令 等の機能命令を実行する。 1 4はパ'イ ト論理潢算命令用プ口 セッサであり、 バイ ト単位のデータの転送等のバイ ト論理演 算命令を実行する。 1 5はビッ ト論理演算命令用プロセッサであり、 ラダ一プ ログラ ム中の論理演算、 例えば論理和、 論理積等の命令を実 行する。
1 6は機能命令用プロセ ッサ 1 3、 バイ ト論理演算命令用 プロセッサ 1 4及びビッ ト論理演算命令用プロセッサ 1 5が 処理すべきデータ及び処理されたデータを格納するデータメ モリである。 このデータは管理用プロセッサ 1 によって、 デ 一タメモリ 3から転送され、 処理されたデ一タはバッ フ ァ 5 を経由して、 再度デ一タメモリ 3に転送され、 入出力回路 4 から機械側へ出力される。
機能命令用プロセ ッ サ 1 3、 バイ ト論理演算命令用プロセ ッサ 1 4及びビッ ト論理演算命令用プロセッサ 1 5はラダ一 命令メモ リ 1 1 に格納されたシーケンスプログラムを並列に 実行していく。 しかし、 実行されるシーケンスプログラムの 機能命令、 バイ ト論理演算命令、 ビッ ト論理演算命令の数は 各シーケ ンスプログラムによって異なるし、 また 1命令あた りの実行速度も異なるので、 各プロセ ッサは他のプ πセ ッ サ の実行命令が終了するのを待つ必要がある。 これらの処理は 調停回路 1 2によって行われる。 すなわち、 各プロセ ッサは 実行が終了すると、 実行の終了を調停回路に通知し、 調停回 路 1 2は各プロセ ッザに次に実行すべき命令のフ ェッチを許 可する。
このように、 それぞれの命令に対応したプロセッサを設け て、 シーケ ンスプログラムを並列的に実行することにより、 シーケンスプログラムの実行をより高速化できる。 上記の説明では、 演算処理装置全体を制御する管理用プロ セ ッ サ以外に 3個の専用プロセッサを設けたが、 シーケ ンス プログラムの特定の形式の命令が少ないときは、 その命令を 実行する専用のプロセッサを省略し、 管理用プロセッサでそ の命令を実行させることができる。
また、 上記の説明では P C (プログラマブル · コ ン ト 口 一 ラ） のシーケ ンスプログラムを実行する例を示したが、 数値 制御装置等でも同様に本発明を実施することができる。
以上説明したように本発明では、 それぞれの命令に対応し た、 機能命令用プロセッサ、 バイ ト論理演算命令用プロセッ サ及びビッ ト論理演算命令用プロセッサを設け、 プログラム を並列的に実行するように構成したので、 プログラムの実行 をより高速化できる。

Claims

請 求 の 範 囲
1 . 機能命令、 バイ ト論理演算命令及びビッ ト論理演算命 令を含むプログラムを処理する演算処理装置において、
前記演算装置全体を制御する管理用プロセッサと、 前記プログラムを格納するメ モリ と、
前記機能命令を実行する機能命令用プロセッサと、 前記バイ ト論理濱算命令を実行するバイ ト論理演算命令用 プロセッサと、
前記ビッ ト論理演算命令を実行するビッ ト論理演算命令用 プロセッサと、
前記機能命令用プロセッサ、 前記バイ ト論理演算命令用プ 口セッサ及び前記ビッ ト論理渲算命令用プ πセッサの命令実 行を調停する調停回路と、
を有することを特徵とする演算処理装置。
2 . 前記渲算処理装置は P C (プログラマブル · コ ント口 ーラ） であることを特徴とする特許請求の範囲第 1項記載の 渲算処理装置。
3 . 前記演算処理装置は数値制御装置であることを特徵と する特許請求の範囲第 1項記載の演算処理装置。
PCT/JP1989/000608 1988-06-23 1989-06-17 Operation processing unit WO1989012854A1 (en)

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JP63/155709 1988-06-23
JP15570988A JPH025104A (ja) 1988-06-23 1988-06-23 演算処理装置

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PCT/JP1989/000608 WO1989012854A1 (en) 1988-06-23 1989-06-17 Operation processing unit

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JPH025104A (ja) 1990-01-10

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