TWI811409B - 電漿處理方法及電漿處理裝置 - Google Patents

電漿處理方法及電漿處理裝置 Download PDF

Info

Publication number
TWI811409B
TWI811409B TW108126442A TW108126442A TWI811409B TW I811409 B TWI811409 B TW I811409B TW 108126442 A TW108126442 A TW 108126442A TW 108126442 A TW108126442 A TW 108126442A TW I811409 B TWI811409 B TW I811409B
Authority
TW
Taiwan
Prior art keywords
film layer
opening
plasma
etching
processing
Prior art date
Application number
TW108126442A
Other languages
English (en)
Other versions
TW202013500A (zh
Inventor
田端雅弘
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW202013500A publication Critical patent/TW202013500A/zh
Application granted granted Critical
Publication of TWI811409B publication Critical patent/TWI811409B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H01J37/32449—Gas control, e.g. control of the gas flow
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2002—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image
    • G03F7/2004—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image characterised by the use of a particular light source, e.g. fluorescent lamps or deep UV light
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70008—Production of exposure light, i.e. light sources
    • G03F7/70033—Production of exposure light, i.e. light sources by plasma extreme ultraviolet [EUV] sources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/332—Coating
    • H01J2237/3321—CVD [Chemical Vapor Deposition]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H01J2237/3341—Reactive etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrical Discharge Machining, Electrochemical Machining, And Combined Machining (AREA)

Abstract

本發明之目的在於提供一種可改善局部關鍵尺寸一致性（Local Critical Dimension Uniformity，LCDU）的技術。為了達成上述目的，本發明之電漿處理裝置所實行的電漿處理方法，包含第1步驟、第2步驟以及蝕刻步驟。電漿處理裝置，在第1步驟中，於形成了具有既定圖案的複數個開口部的處理對象，形成第1膜層。電漿處理裝置，在第2步驟中，於沉積了第1膜層的處理對象，形成對應開口部的尺寸而在開口部的側面的膜厚有所不同且蝕刻率比第1膜層更低的第2膜層。電漿處理裝置，在蝕刻步驟中，從第2膜層之上，以既定的處理條件實行蝕刻，直到在處理對象的至少一部分第1膜層的一部分被除去為止。

Description

電漿處理方法及電漿處理裝置
以下的揭示內容係關於一種電漿處理方法以及電漿處理裝置。
半導體裝置朝向細微化發展，同時對於可實行細微尺寸加工之技術的研究開發也跟著推進。其中一種技術為極紫外光微影（Extreme Ultra Violet lithography，EUVL）。
例如，吾人提出一種用EUVL令處理對象的邊緣平滑的技術（專利文獻1）。在該技術中，係在形成優先沉積於處理對象的凹部的鈍化層之後，將並未沉積鈍化層的凸部蝕刻除去之。相較於凸部，鈍化層會更優先沉積於凹部的理由，係相較於凸部，凹部的比表面積更大。惟該技術也會導致局部關鍵尺寸一致性（Local Critical Dimension Uniformity，LCDU）的降低。 [先前技術文獻] [專利文獻]
[專利文獻1]美國專利申請案公開號第2016／0379824號說明書
[發明所欲解決的問題]
本發明提供一種可改善LCDU的技術。 [解決問題的手段]
本發明一實施態樣的電漿處理方法，包含第1步驟、第2步驟以及蝕刻步驟。第1步驟，於形成了具有既定圖案的複數個開口部的處理對象，形成第1膜層。第2步驟，於形成了第1膜層的處理對象，形成對應開口部的尺寸而在開口部的側面的膜厚有所不同且蝕刻率比第1膜層更低的第2膜層。蝕刻步驟，從第2膜層之上，以既定的處理條件實行蝕刻，直到在處理對象的至少一部分第1膜層的一部分被除去為止。 [發明的功效]
若根據本發明，便可改善LCDU。
以下，針對所揭示的實施態樣，根據圖式詳細進行説明。另外，本實施態樣並非限定要件。另外，各實施態樣，可在處理內容並未互相矛盾的範圍內適當組合之。
＜第1實施態樣＞ 半導體的細微加工的尺寸差異會影響最終的產品性能。例如，思考於半導體基板形成閘極電極的態樣。首先，在半導體基板上，依序形成閘極電極用的多晶矽層、蝕刻用的遮罩層。於遮罩層利用EUVL等的微影步驟形成對應閘極電極的圖案。然後，用遮罩層蝕刻多晶矽層以形成閘極電極。此時，若於遮罩層的圖案尺寸存在差異，則會就此形成閘極電極的尺寸差異。因此，宜在遮罩層的階段便提高圖案尺寸的均一性。在第1實施態樣中，提供一種令形成在處理對象上的圖案尺寸均一化以改善LCDU的技術。例如，當在處理對象上重複形成複數個尺寸大略相同的圖案時，第1實施態樣的電漿處理方法，令該圖案的尺寸均一化。另外，第1實施態樣的電漿處理方法亦發揮改善半導體晶圓等的圖案粗度的功效。
＜第1實施態樣的電漿處理流程的一例＞ 圖1，係表示第1實施態樣的電漿處理流程的一例的流程圖。第1實施態樣的電漿處理，例如由後述的電漿處理裝置（參照圖15）實行之。
首先，將形成了具有既定圖案的複數個開口部的處理對象（例如晶圓），配置在實行電漿處理的空間內。然後，電漿處理裝置，實行第1步驟（步驟S11）。電漿處理裝置，在第1步驟中，於處理對象的既定圖案上形成第1膜層。接著，電漿處理裝置實行第2步驟（步驟S12）。電漿處理裝置，在第2步驟中，形成第2膜層。第2膜層以覆蓋第1膜層的方式形成。在此，第2膜層的沉積，係以對應處理對象上的開口部的尺寸沉積於開口部的側面的第2膜層的量有所不同的方式設定處理條件而實行之。另外，第2膜層的沉積，係以蝕刻率比第1膜層更低的方式設定處理條件而實行之。接著，電漿處理裝置實行蝕刻步驟（步驟S13）。在蝕刻步驟中，電漿處理裝置，對依序形成了第1、第2膜層的處理對象，從第2膜層之上，以既定的處理條件實行蝕刻，直到在處理對象的至少一部分第1膜層的一部分被除去為止。然後，電漿處理裝置，判定處理對象是否處於滿足既定條件的狀態（步驟S14）。當判定並未處於滿足既定條件的狀態時（步驟S14，No），電漿處理裝置，便回到步驟S11重複實行處理。另一方面，當判定已處於滿足既定條件的狀態時（步驟S14，Yes），電漿處理裝置便結束處理。此為第1實施態樣的電漿處理流程的一例。
＜利用負載效應與選擇比改善LCDU＞ 參照圖2A至圖2E，針對第1實施態樣的電漿處理更進一步進行説明。圖2A，係第1實施態樣的電漿處理的處理對象的一例的概略剖面圖。圖2B，係圖2A所示的處理對象的概略俯視圖。
圖2A所示的處理對象，具備：基板SB、被蝕刻層EL，以及遮罩層MK。被蝕刻層EL以及遮罩層MK依序形成在基板SB之上。另外，於遮罩層MK形成了既定圖案。如圖2B所示的，既定圖案在俯視下，形成了複數個大略的正圓形，複數個大略的正圓形隔著既定間隔排列。將圖2B的線段V1－V1上的3個開口部分別以O1、O2、O3表示之。另外，將開口部O1、O2、O3各自的沿著線段V1－V1的寬度以W1、W2、W3表示之。
在此，就設計上而言，開口部O1、O2、O3為相同尺寸，寬度W1、W2、W3為相同長度。然而，當以EUVL等的微影步驟於遮罩層MK形成上述圖案時，有時會於各開口部的尺寸產生差異。例如，像W1＜W2、W2＞W3、W1＜W3這樣，有時會於各開口部的寬度尺寸產生差異。
因此，實行上述實施態樣的第1步驟（圖1，步驟S11）。例如，以使用了具有負載效應的材料的化學氣相沉積（CVD）實行第1步驟，而形成第1膜層。負載效應，係指因為圖案的粗細而所形成的膜層的膜厚等有所不同的現象。例如，因為圖案本身的大小（例如開口部的開口面積）而成膜後的開口尺寸有所不同。另外，因為位於該圖案周圍的圖案的形狀或配置而成膜後的開口尺寸有所不同。由於根據負載效應，對應圖案的粗細，膜厚會有所不同，故例如，如圖2C所示的，形成於寬度較小的開口部O1的側壁T1的第1膜層的膜厚較薄，形成於寬度較大的開口部O2的側壁T2的第1膜層較厚（參照圖2C）。圖2C，係表示在圖2A所示的處理對象上形成了第1膜層以及第2膜層的狀態的概略剖面圖。另外，在圖2C中，為了説明係以比實際情況更強調膜厚差的方式表示之。
接著，實行上述實施態樣的第2步驟（圖1，步驟S12）。例如，與第1步驟同樣，利用使用了具有負載效應的材料的CVD形成第2膜層。如是，與第1膜層同樣，形成了在側壁T1較薄且在側壁T2較厚的第2膜層（參照圖2C）。
接著，在形成了第1膜層、第2膜層之後，對處理對象實施蝕刻（圖1，步驟S13）。首先，第2膜層被蝕刻削蝕而逐漸被除去。此時，形成在側壁T2上的第2膜層比形成在側壁T1上的第2膜層更厚。因此，會形成「即使側壁T1上的第2膜層被蝕刻除去，在側壁T2上仍殘留著第2膜層」的狀態。
圖2D以及圖2E，各自係用來針對沉積於開口部的側壁的第1膜層以及第2膜層的蝕刻除去速度進行説明的圖（1）以及（2）。在圖2D所示的處理對象的側壁T2上沉積了膜厚A的第1膜層與膜厚B的第2膜層。另外，在圖2E所示的處理對象的側壁T1上沉積了膜厚a的第1膜層與膜厚b的第2膜層。另外，各膜厚的值的大小關係為A＞a、B＞b。
首先，為了將側壁T2上的第2膜層（膜厚B）以蝕刻除去需要花費12秒。另外，為了將側壁T1上的第2膜層（膜厚b）以蝕刻除去需要花費10秒。然後，假設針對處理對象整體實行蝕刻12秒，則在側壁T2上，在經過12秒鐘而第2膜層被除去之後，第1膜層並未受到蝕刻而殘留下來（所除去的膜厚為B）。相對於此，在側壁T1上，在經過10秒鐘而第2膜層被除去之後，會再對第1膜層蝕刻2秒鐘。因此，在側壁T1上所除去的膜厚，為第2膜層的膜厚b加上被2秒鐘的蝕刻所除去的第1膜層的膜厚α（所除去的膜厚為b＋α）。
在此，若第1膜層的蝕刻率與第2膜層的蝕刻率為相同程度，則在側壁T1被蝕刻所除去的膜厚與在側壁T2被蝕刻所除去的膜厚為相同（B＝b＋α）。然而，當第1膜層的蝕刻率與第2膜層的蝕刻率不同時，在側壁T1被蝕刻所除去的膜厚總量與在側壁T2被蝕刻所除去的膜厚總量會產生差異（B≠b＋α）。
例如，當第1膜層的蝕刻率比第2膜層的蝕刻率更高時，則B＜b＋α。然後，電漿處理前後的側壁T2上的膜厚的變化，為A＋B－B＝A，相對於此，側壁T1上的膜厚的變化，為a＋b－（b＋α）＝a－α。如是，開口部O2的寬度W2減少2A，相對於此，開口部O1的寬度W1減少2a－2α。亦即，可令開口尺寸在寬度較寬的開口部O2側比在寬度較窄的開口部O1側更為減少。此功效，可藉由以α值變大的方式設定蝕刻率而更進一步令其增強。利用該等現象便可改善處理對象的LCDU。
圖3，係用來針對利用第1實施態樣的電漿處理方法所得到的LCDU改善功效進行説明的圖式。圖3的縱軸表示開口部的開口尺寸，橫軸表示處理時間。另外，實線表示開口部O1的側壁T1之間的開口尺寸的變化，虛線表示開口部O2的側壁T2之間的開口尺寸的變化（參照圖2C）。
首先，在開口部O1中，在時點t0開始第1步驟，在側壁T1上開始沉積第1膜層。在第1步驟的期間，開口尺寸逐漸減少，在第1步驟結束的時點t1，從處理前的WA1減少到WA2。接著，在時點t1開始第2步驟，在開口部O1的側壁T1上開始沉積第2膜層。在第2步驟的期間，開口尺寸逐漸減少，在第2步驟結束的時點t2，開口尺寸更進一步減少到WA3。
另一方面，在開口部O2中，在時點t0開始第1步驟，在側壁T2上開始沉積第1膜層。在第1步驟的期間，開口尺寸逐漸減少，在第1步驟結束的時點t1，從處理前的WB1減少到WB2。接著，在時點t1開始第2步驟，於開口部O2的側壁T2開始沉積第2膜層。在第2步驟的期間，開口尺寸逐漸減少，在第2步驟結束的時點t2，開口尺寸更進一步減少到WB3。
接著，在時點t2開始蝕刻步驟，在開口部O1中，第2膜層逐漸被削蝕，開口尺寸變大。在時點t3，沉積於開口部O1的側壁T1的第2膜層全部被蝕刻除去，第1膜層露出。由於第1膜層的蝕刻率比第2膜層的蝕刻率更高，故在時點t3以後，開口尺寸變大的速度，亦即蝕刻對膜層的除去速度增加。在蝕刻處理結束的時點t5，開口部O1的開口尺寸為WA4。
另一方面，在開口部O2中，在時點t2開始蝕刻步驟，與開口部O1同樣，第2膜層逐漸被削蝕，開口尺寸變大。然而，由於開口部O2在處理開始時點t0的開口尺寸WB1比開口部O1的開口尺寸WA1更大，故因為負載效應，所沉積的第1、第2膜層的膜厚比開口部O1更厚。因此，在開口部O2中，第2膜層全部被除去係在比時點t3更後面的時點t4。時點t4以後，在開口部O2中，第1膜層亦開始受到蝕刻。在蝕刻處理結束的時點t5，開口部O2的開口尺寸為WB4。
由圖3可知，相較於在處理開始時點t0的開口部O1與開口部O2的尺寸差（WB1－WA1），在處理結束時點t5的開口部O1與開口部O2的尺寸差（WB4－WA4）減少。尤其，在開口部O1中，在第2膜層被除去（時點t3）後蝕刻率增加，尺寸差迅速減少。據此，藉由增大第1膜層與第2膜層的蝕刻選擇比，便可迅速地消除開口部的尺寸差。
＜負載效應與LCDU改善功效的關係＞ 接著，針對負載效應與LCDU改善功效的關係進行説明。例如，如圖2C所示的，在處理對象上形成了開口部O1與開口尺寸比開口部O1更大的開口部O2。然後，在第1步驟中所沉積的第1膜層的膜厚與在第2步驟中所沉積的第2膜層的膜厚，在開口部O1中為a、b，在開口部O2中為A、B。另外，第1膜層與第2膜層的蝕刻選擇比（第1膜層的蝕刻率與第2膜層的蝕刻率的比，亦即，第1膜層的蝕刻率／第2膜層的蝕刻率）為S。
此時，當在開口部O1中第2膜層全部被除去時，在開口部O2中所殘留的第2膜層的膜厚為（B－b）。然後，在開口部O2所殘留的第2膜層全部被除去的時點，開口部O1所殘留的第1膜層的膜厚，為{a－[S×（B－b）]}。如是，開口部O2的開口尺寸與開口部O1的開口尺寸的差，正好減少A－{a－[S×（B－b）]}（＝LCDU改善量）。在此，將A－a＝X、B－b＝Y代入上式，便可以下述的式（1）表示LCDU改善量。 [X＋（S×Y）]………式（1） 根據式（1），可知X以及Y的值越大，LCDU改善量越大。亦即，無論就第1膜層、第2膜層哪一個而言，負載效應（X，Y）越大，LCDU改善量便越大。亦即，在開口部O1、O2中所形成的第1膜層、第2膜層各自的膜厚差（X，Y）越大，LCDU改善量便越大。另外，若就第1膜層、第2膜層其中任一個而言存在負載效應（X，Y）的話，便可預期LCDU的改善。另外，當就第2膜層而言存在負載效應（Y），且第1膜層與第2膜層的蝕刻選擇比（S）較大時，便可預期較大的改善功效。
＜並未利用負載效應的例子＞ 在圖3的例子中，係利用負載效應，控制成在開口部O1與開口部O2中所形成的第1膜層以及第2膜層二者的膜厚相異。惟並非僅限於此，例如，亦可第1膜層以並未利用負載效應的方法形成，而第2膜層利用負載效應形成。例如，第1膜層亦可用原子層沉積（Atomic Layer Deposition，ALD）形成。
若在開口部O1與開口部O2中所形成的第2膜層的膜厚存在差值，則第1膜層的蝕刻開始時點會錯開，如是便可令最後在開口部O1與開口部O2中所蝕刻的膜層的膜厚存在差值。因此，即使並未利用負載效應形成第1膜層仍可享有本實施態樣的功效。
＜蝕刻率與處理條件＞ 圖4，係用來針對成膜條件與蝕刻耐性的關係進行説明的圖式。圖4所示的例子，顯示出即使以相同材料形成第1膜層以及第2膜層仍可形成選擇比。圖4的縱軸表示蝕刻率（nm／min），橫軸表示成膜時的O2 添加流量（sccm）。
在圖4的例子中所使用的成膜條件如以下所述。另外，在以下的條件中，關於施加電力，係將電漿產生用的施加電力與偏壓電壓產生用的施加電力依照該順序合併記載表示。 ・處理室內的壓力 10mT ・施加電力 1000W＋0W ・氣體種類以及流量 SiCl4 ／He／O2 ＝25／100／＠＠sccm ・處理時間 60秒
另外，在圖4的例子中所使用的蝕刻條件如以下所述。 例1 ・處理室內的壓力 20mT ・施加電力 500W＋100W ・氣體種類以及流量 C4 F8 ／Ar＝40／200sccm 例2 ・處理室內的壓力 20mT ・施加電力 500W＋50W ・氣體種類以及流量 Cl2 ＝200sccm
由圖4的例子可知，即使同樣形成SiO2 膜的態樣，藉由改變O2 的添加流量便可令蝕刻率改變。在圖4的例子中，O2 添加流量越少蝕刻率越高，O2 添加流量越多蝕刻率越低。因此，可將O2 添加流量設定成較少而將SiO2 膜形成為第1膜層，然後，將O2 添加流量設定成較多而將SiO2 膜形成為第2膜層。雖根據蝕刻氣體的種類而會有所不同，惟在圖4的例子中針對相同的SiO2 膜可在大約1～17左右的範圍內控制蝕刻選擇比。
＜處理序列例1＞ 圖5，係表示第1實施態樣的電漿處理的處理序列的一例的圖式。在第1步驟中，係以SiCl4 與O2 為處理氣體並利用CVD將SiO2 膜沉積為第1膜層。第2步驟，亦以SiCl4 與O2 為處理氣體並利用CVD將SiO2 膜沉積為第2膜層。然而，在第2步驟中，相較於第1步驟，令O2 的流量增加，藉此調整成第1膜層的蝕刻率比第2膜層的蝕刻率更高。蝕刻步驟，用NF3 實行之。像這樣，第1實施態樣的電漿處理方法，可在第1步驟以及第2步驟中改變處理條件而將相同種類的膜層形成為第1膜層、第2膜層。
＜處理序列例2＞ 圖6，係表示第1實施態樣的電漿處理的處理序列的另一例的圖式。在第1步驟中，係以第1種類的含碳氣體作為處理氣體使用並利用CVD將第1碳膜沉積為第1膜層。第1種類的含碳氣體，例如為CF系的氣體。第1種類的含碳氣體，例如為C4 F8 、C4 F6 等。另外，第1種類的含碳氣體，例如為CHF系的氣體。第1種類的含碳氣體，例如為CH2 F2 、CH3 F等。在第2步驟中，係以第2種類的含碳氣體作為處理氣體使用並利用CVD將第2碳膜沉積為第2膜層。第2種類的含碳氣體，例如為CH系（例如CH4 等）的氣體。蝕刻步驟用O2 實行之。亦可在第1步驟、第2步驟、蝕刻步驟中使用Ar等的稀有氣體。
＜處理序列例3＞ 圖7，係表示第1實施態樣的電漿處理的處理序列的再另一例子的圖式。在第1步驟中，係以含碳氣體作為處理氣體使用並利用CVD將碳膜沉積為第1膜層。例如，可使用CF系、CH系、CHF系等的氣體作為處理氣體。在第2步驟中，係以SiCl4 與O2 作為處理氣體使用並利用CVD將SiO2 膜沉積為第2膜層。蝕刻步驟，用NF3 實行之。
如上所述的，第1實施態樣的電漿處理方法，可組合多種氣體種類而實行之。另外，亦可令第1膜層與第2膜層的膜層種類為相同。
＜循環次數＞ 在第1實施態樣的電漿處理方法中，以第1步驟、第2步驟以及蝕刻步驟為1個循環，並實行複數個循環，直到滿足既定的條件為止。所謂既定的條件，例如，形成在處理對象上的複數個開口部的尺寸差在既定值以下、實行了既定次數的循環等。
＜膜層種類、氣體種類等＞ 另外，在上述第1實施態樣中，係說明第1膜層以及第2膜層的膜層種類為SiO2 、含碳膜（例如CF系、CH系、CHF系）等。然而並非僅限於此，第1膜層以及第2膜層，例如，可為氧化矽（SiOx ）、氮化矽（SiN）、碳化矽（SiC）、矽（Si）等的含矽膜。另外，第1膜層以及第2膜層，例如，可為含鈦（Ti）膜、含鎢（W）膜。另外，第1膜層以及第2膜層，例如可為含硼膜。
另外，在蝕刻步驟中所使用的氣體種類，當蝕刻對象膜層含有矽或金屬時，適合使用含鹵素氣體。另外，當蝕刻對象膜層為含碳膜時，可使用含氧氣體作為蝕刻氣體。
＜蝕刻的方法＞ 另外，在蝕刻步驟中，為了對側壁進行蝕刻，可採用等向性以及異向性蝕刻、電漿蝕刻、原子層蝕刻（Atomic Layer Etching ，ALE）等。另外，在蝕刻步驟中，亦可在第2膜層被除去而第1膜層至少一部分露出的時點，變更蝕刻的處理條件。例如，藉由將蝕刻的處理條件從適合對第2膜層進行蝕刻的第1處理條件變更為適合對第1膜層進行蝕刻的第2處理條件，便可更進一步加快第1膜層的蝕刻除去速度。例如，亦可在第1膜層至少一部分露出的時點，變更蝕刻氣體種類，以加快第1膜層的蝕刻速度。
另外，亦可令上述第1實施態樣變化，利用遮罩層MK（參照圖2A）本身作為第1膜層，並將蝕刻率比遮罩層更低的膜層沉積在遮罩層MK上，之後實行蝕刻。然後，亦可令遮罩層MK的蝕刻量根據位置而有所不同，以改善LCDU。另外，亦可並非形成第1膜層以及第2膜層這2層而已，而係形成2層以上的膜層。另外，此時，亦可令各膜層之間存在蝕刻率的差異。此時亦將蝕刻率設定成越外側的膜層蝕刻率越低。
另外，在上述第1實施態樣中，係以圖2A以及圖2B所示的複數個正圓形排列的圖案為例進行説明。然而，本實施態樣並非僅限於圖2A以及圖2B所示的形狀的圖案，可為了改善橢圓形狀的圖案的LCDU或線條形狀的不均一而適用之。例如，本實施態樣，可為了改善LER（Line Edge Roughness，線緣粗度）或LWR（Line Width Roughness，線寬粗度）而適用之。
＜第1實施態樣的功效＞ 上述第1實施態樣的電漿處理方法，包含第1步驟、第2步驟，以及蝕刻步驟。在第1步驟中，電漿處理裝置，於形成了具有既定圖案的複數個開口部的處理對象形成第1膜層。在第2步驟中，電漿處理裝置，於形成了第1膜層的處理對象，形成對應開口部的尺寸而在開口部的側面的膜厚有所不同且蝕刻率比第1膜層更低的第2膜層。在蝕刻步驟中，電漿處理裝置，從第2膜層之上，以既定的處理條件實行蝕刻，直到在處理對象的至少一部分該第1膜層的一部分被除去為止。因此，若根據第1實施態樣的電漿處理方法，便可利用負載效應以及第1膜層與第2膜層的蝕刻率的差，改善LCDU。第1實施態樣的電漿處理方法，例如，可適用於用極紫外光微影（Extreme Ultra Violet Lithography，EUVL）所製造的圖案的LCDU的改善。
另外，在第1實施態樣的電漿處理方法中，電漿處理裝置，在蝕刻步驟中，於在處理對象的至少一部分第1膜層露出的時點，將既定的處理條件從第1處理條件變更為第2處理條件。例如，電漿處理裝置，藉由從適合對第2膜層進行蝕刻的第1處理條件變更為適合對第1膜層進行蝕刻的第2處理條件，便可更進一步加快第1膜層的蝕刻除去速度。因此，電漿處理裝置，可令LCDU的改善功效更進一步提高。
另外，在第1實施態樣的電漿處理方法中，電漿處理裝置，重複實行第1步驟、第2步驟以及蝕刻步驟，直到判定滿足既定條件為止。因此，電漿處理裝置，可實行處理，直到達到吾人所期望的LCDU為止。
＜變化實施例1－遞變成分膜的形成＞ 上述第1實施態樣，係在分別形成第1膜層、第2膜層之後實行蝕刻以改善LCDU者。變化實施例1，係令所沉積的膜層為1層同時改變成膜條件，以獲得與在第1實施態樣中形成第1膜層以及第2膜層此2膜層相同的功效。
圖8，係表示變化實施例1的電漿處理流程的一例的流程圖。變化實施例1的電漿處理，例如由後述的電漿處理裝置（參照圖15）實行之。
首先，與第1實施態樣的電漿處理（參照圖1）同樣，將形成了具有既定圖案的複數個開口部的處理對象（例如晶圓），配置在實行電漿處理的空間內。電漿處理裝置，實行沉積步驟（步驟S81）。電漿處理裝置，在沉積步驟中，以隨著遠離處理對象所沉積的膜層的蝕刻率逐漸降低的處理條件，在圖案上沉積膜層。另外，在沉積步驟中所沉積的膜層，因為負載效應，而被設置成對應開口部的尺寸而膜厚有所不同的膜層。接著，電漿處理裝置實行蝕刻步驟（步驟S82）。然後，電漿處理裝置，判定處理對象是否處於滿足既定條件的狀態（步驟S83）。當判定並未處於滿足既定條件的狀態時（步驟S83，No），電漿處理裝置，便回到步驟S81並重複實行處理。另一方面，當判定已處於滿足既定條件的狀態時（步驟S81，Yes），電漿處理裝置便結束處理。此為變化實施例1的電漿處理流程的一例。
＜處理序列例1＞ 圖9，係表示變化實施例1的電漿處理的處理序列的一例的圖式。在圖9的例子中，與圖5的例子同樣沉積SiO2 膜。首先，在沉積步驟中，例如以SiCl4 與O2 為處理氣體，利用CVD沉積SiO2 膜。在沉積步驟的期間，令O2 的流量逐漸增加。因此，在圖9的序列中，形成在處理對象上的SiO2 膜的蝕刻率逐漸降低（參照圖4）。在沉積步驟的期間，SiCl4 的流量為固定。在沉積步驟之後，從NF3 氣體產生電漿以實行蝕刻步驟。像這樣，在變化實施例1的電漿處理方法中，藉由在沉積步驟的期間令處理條件變化，便可逐漸改變一個膜層的蝕刻率。例如，在該電漿處理方法中，可藉由令作為膜層成分的複數個氣體的比例逐漸變化以連續地令蝕刻率變化並沉積膜層。另外，在該電漿處理方法中，可藉由令既定氣體的流量增加，以逐漸改變一個膜層的蝕刻率。
＜處理序列例2＞ 圖10，係表示變化實施例1的電漿處理的處理序列的另一例的圖式。在圖10的例子中，與圖6的例子同樣，用2個種類的含碳氣體沉積膜層。然而，與圖6的例子相異，在圖10的例子中，在沉積步驟的期間，令第1含碳氣體的流量逐漸減少，同時令第2含碳氣體的流量逐漸增加。因此，所沉積的膜層，在處理開始時第1含碳氣體的性質較強，並逐漸變成第2含碳氣體的性質較強的膜層。例如，當如圖6所示的，第1碳膜的蝕刻率比第2碳膜的蝕刻率更高時，藉由圖10的處理，便可沉積出從下層往上層蝕刻率逐漸降低的碳膜。另外，第1含碳氣體，例如為CF系的氣體（C4 F8 、C4 F6 等）、CHF系的氣體（CH2 F2 、CH3 F等）。另外，第2含碳氣體，例如為CH系的氣體（CH4 等）。
＜處理序列例3＞ 圖11，係表示變化實施例1的電漿處理的處理序列的再另一例子的圖式。在圖11的例子中，用與圖7的例子同樣的處理氣體沉積膜層。然而，與圖7的例子相異，在圖11的例子中，在沉積步驟的期間，令含碳氣體的流量逐漸減少，同時令SiCl4 與O2 的流量逐漸增加。因此，所沉積的膜層，在處理開始時為碳膜，且組成逐漸地變化成SiO2 膜。因此，藉由圖11的處理，便可沉積出蝕刻率從下層往上層逐漸降低的膜層。
另外，變化實施例1的各序列亦與第1實施態樣同樣，可重複實行任意循環次數，直到達到吾人所期望的LCDU為止。
＜變化實施例1的功效＞ 上述變化實施例1的電漿處理方法，包含沉積步驟與蝕刻步驟。電漿處理裝置，在沉積步驟中，於形成了具有既定圖案的複數個開口部的處理對象，以越遠離該處理對象蝕刻率越降低且對應開口部的尺寸而在開口部的側面的沉積量有所不同的處理條件，沉積膜層。電漿處理裝置，在蝕刻步驟中，對沉積了膜層的處理對象進行蝕刻。因此，若根據變化實施例1的電漿處理方法，藉由以改變處理條件的方式沉積1個膜層，便可形成蝕刻率的高低差。因此，若根據變化實施例1的電漿處理方法，便可用較少的步驟數改善LCDU。
另外，若根據上述變化實施例1的電漿處理方法，電漿處理裝置，在沉積步驟中，令所供給的複數種氣體的比例逐漸變化，以沉積出蝕刻率連續性變化的膜層。例如，電漿處理裝置，令所供給的氣體的含氧量逐漸增加。因此，若根據變化實施例1，電漿處理裝置，便可藉由簡易的處理改善LCDU。
另外，在上述變化實施例1的電漿處理方法中，沉積步驟以及蝕刻步驟重複實行，直到判定滿足既定條件為止。因此，若根據變化實施例1，便可將LCDU改善到吾人所期望的程度。
＜變化實施例2－改質所致之蝕刻率的調整＞ 在上述變化實施例1中，係藉由改變形成膜層時的成分的流量以在一個膜層中令蝕刻率變化。在變化實施例2中，係藉由對所形成的膜層實行改質處理並令其作為第1膜層，以令第1膜層與第2膜層的蝕刻率存在差值。
圖12，係表示變化實施例2的電漿處理流程的一例的流程圖。變化實施例2的電漿處理，例如由後述的電漿處理裝置（參照圖15）實行之。
首先，與第1實施態樣的電漿處理（參照圖1）同樣，將形成了具有既定圖案的複數個開口部的處理對象（例如晶圓），配置在實行電漿處理的空間內。電漿處理裝置，實行第1步驟（步驟S1201）。電漿處理裝置，在第1步驟中，首先，在圖案上沉積膜層。接著，電漿處理裝置，實行所沉積的膜層的改質處理。改質處理，係藉由實行令膜層的表面脆化等的改質，以提高膜層的蝕刻率的處理。以此形成第1膜層。接著，電漿處理裝置，實行第2步驟（步驟S1202）。在第2步驟中，電漿處理裝置，利用CVD等在第1膜層之上沉積第2膜層。另外，第2步驟，與第1實施態樣同樣，以可獲得負載效應的條件實行之。接著，電漿處理裝置實行蝕刻步驟（步驟S1203）。然後，電漿處理裝置，判定處理對象是否處於滿足既定條件的狀態（步驟S1204）。當判定並未處於滿足既定條件的狀態時（步驟S1204，No），電漿處理裝置，便回到步驟S1201並重複處理。另一方面，當判定已處於滿足既定條件的狀態時（步驟S1204，Yes），電漿處理裝置便結束處理。此為變化實施例2的電漿處理流程的一例。
改質處理，例如，係在並未供給作為膜層材料的氣體的狀態下產生電漿的處理。例如，在第1步驟中，首先，沉積氮化膜（SiN）。之後，產生氫（H2 ）的電漿，令氮化膜曝露在H電漿中。藉由該處理，膜層的表面脆化，故蝕刻率提高。然而，膜層種類與產生電漿時的氣體種類的組合並非僅限於此。例如，亦可在第1步驟中沉積氧化膜（SiO2 ），之後，產生氫（H2 ）的電漿並令氧化膜曝露在H電漿中，以實行改質處理。
另外，改質處理，可利用負載效應而實行之，亦可並未利用負載效應而實行之。當利用負載效應時，開口尺寸越大改質程度或從改質表面算起的深度越大。當用H電漿對上述氮化膜進行改質時，表面積較廣的部分曝露在電漿中的程度較高，故開口尺寸越大可令改質程度或改質深度越大。
＜變化實施例2的功效＞ 上述變化實施例2的電漿處理方法，包含第1步驟、第2步驟，以及蝕刻步驟。在第1步驟中，電漿處理裝置，於形成了具有既定圖案的複數個開口部的處理對象，形成第1膜層。在第2步驟中，電漿處理裝置，於形成了第1膜層的處理對象，形成對應開口部的尺寸而在開口部的側面的膜厚有所不同且蝕刻率比第1膜層更低的第2膜層。在蝕刻步驟中，電漿處理裝置，從第2膜層之上，以既定的處理條件實行蝕刻，直到在處理對象的至少一部分第1膜層的一部分被除去為止。然後，在變化實施例2中，電漿處理裝置，在第1步驟中，對沉積於處理對象的膜層實施改質處理，以形成蝕刻率比第2膜層更高的第1膜層。改質處理，例如，係在既定的處理條件下令膜層曝露在電漿中的步驟。因此，若根據變化實施例2，便可沉積相同種類的膜層作為第1、第2膜層，同時利用改質處理令蝕刻率存在差值。
＜變化實施例3－改質處理所致之第2膜層的形成＞ 在上述變化實施例2中，係藉由實施改質處理以令第1膜層與第2膜層的蝕刻率存在差值。在變化實施例3中，所沉積的膜層為1層，同時在該膜層的沉積後實施改質處理，以獲得與沉積蝕刻率相異的2個膜層同等的功效。
圖13，係表示變化實施例3的電漿處理流程的一例的流程圖。變化實施例3的電漿處理，係由後述的電漿處理裝置（參照圖15）實行之。
首先，與第1實施態樣的電漿處理（參照圖1）同樣，將形成了具有既定圖案的複數個開口部的處理對象（例如晶圓），配置在實行電漿處理的空間內。電漿處理裝置，實行第1步驟（步驟S1301）。電漿處理裝置，在第1步驟中，首先，在圖案上沉積膜層。在此所沉積的膜層的種類並無特別限定，例如，可用同一種類的氣體，且並未在中途變更處理條件，而實行CVD以形成之。接著，電漿處理裝置，實行第2步驟（步驟S1302）。電漿處理裝置，在第2步驟中，對在第1步驟所形成的膜層實行改質處理。改質處理，係用來降低在第1步驟所形成的膜層的表面的蝕刻率的處理。另外，改質處理，以發揮負載效應的條件實行之。亦即，以開口尺寸越大改質程度或從改質表面算起的深度越大的條件實行之。接著，電漿處理裝置，實行蝕刻步驟（步驟S1303）。然後，電漿處理裝置，判定處理對象是否處於滿足既定條件的狀態（步驟S1304）。當判定並未處於滿足既定條件的狀態時（步驟S1304，No），電漿處理裝置，回到步驟S1301並重複實行處理。另一方面，當判定已處於滿足既定條件的狀態時（步驟S1304，Yes），電漿處理裝置便結束處理。此為變化實施例3的電漿處理流程的一例。
圖14，係表示變化實施例3的電漿處理的處理序列的一例的圖式。在圖14的例子中，電漿處理裝置，在第1步驟（CVD）之後，實行改質（modify）步驟作為第2步驟。之後，電漿處理裝置，實行蝕刻步驟。在圖14的例子的第1步驟中，電漿處理裝置，使用甲烷（CH4 ）以及八氟環丁烷（C4 F8 ）作為處理氣體沉積膜層。在接下來的第2步驟中，電漿處理裝置，停止供給CH4 以及C4 F8 ，供給稀有氣體，例如氬（Ar）、氦（He）、氮（N2 ）、氫（H2 ）等，並令其電漿化。在第1步驟所沉積的膜層曝露在電漿中，藉此被壓緊而密度上升。因此，藉由第2步驟，膜層變硬，蝕刻率降低。此時，在第1步驟所沉積的膜層，開口尺寸越寬的部分曝露在電漿中的程度越大，故對應開口尺寸改質程度或改質深度有所不同。因此，可獲得與在第1實施態樣等中利用負載效應沉積第2膜層時實質上相同的負載效應。在第2步驟之後，電漿處理裝置供給O2 ，對改質後的膜層進行蝕刻。
另外，在圖14所示的處理中可使用的氣體種類，不限於C4 F8 以及CH4 。在第1步驟中，例如，亦可用含矽或碳的氣體種類沉積膜層。然後，亦可在第2步驟中，在停止供給含矽或碳的氣體種類之後，供給稀有氣體（Ar等）、氫氣（H2 ）、氮氣（N2 ）等以產生電漿。另外，在第1步驟中所實行的CVD可為電漿CVD。
＜變化實施例3的功效＞ 上述變化實施例3的電漿處理方法，係在第2步驟中，對第1膜層實施改質處理，令第1膜層改質以形成第2膜層。另外，改質處理，係在尺寸越大的開口部從電漿所改質的表面算起的深度或改質程度越大的處理條件下，令第1膜層曝露在電漿中。因此，若根據變化實施例3的電漿處理方法，便可利用負載效應令膜層性質改變，以令膜層的蝕刻率發生變化。因此，若根據變化實施例3，利用一個膜層，便可獲得與利用二個膜層的第1實施態樣等相同的功效。
另外，在變化實施例3的電漿處理方法中，沉積步驟以及蝕刻步驟重複實行，直到判定滿足既定條件為止。因此，若根據變化實施例3的電漿處理方法，便可調整步驟的重複次數，以獲得吾人所期望的LCDU改善功效。
＜一實施態樣的電漿處理裝置的例子＞ 上述第1實施態樣、變化實施例1至3的電漿處理方法，可用以下所説明的電漿處理裝置1實行之。
針對一實施態樣的電漿處理裝置1，參照圖15進行説明。圖15，係表示一實施態樣的電漿處理裝置1的縱剖面的一例的圖式。在本實施態樣的電漿處理裝置1中，實行半導體晶圓的電漿蝕刻、成膜、濺鍍等吾人所期望的電漿處理。本實施態樣的電漿處理裝置1，係在處理室10內將載置台20與氣體噴淋頭25互相對向配置的平行平板型的電漿處理裝置（電容耦合型電漿處理裝置）。載置台20亦發揮作為下部電極的功能，氣體噴淋頭25亦發揮作為上部電極的功能。
電漿處理裝置1，例如具有由表面經過氧皮鋁處理（陽極氧化處理）的鋁所構成的圓筒形的處理室10。處理室10，電性接地。於處理室10的底部，設置了用來載置半導體晶圓（以下簡稱為「晶圓W」）的載置台20。晶圓W，係處理對象的一例。載置台20，具有：利用靜電吸附力保持晶圓W的靜電夾頭106，以及支持靜電夾頭106的基台104。基台104，例如係由鋁（Al）、鈦（Ti）、碳化矽（SiC）等所形成。
於基台104的頂面，設置了用靜電吸附晶圓的靜電夾頭106。靜電夾頭106，構成在絕緣體106b之間夾著夾頭電極106a的構造。夾頭電極106a與直流電壓源112連接，從直流電壓源112對夾頭電極106a施加直流電壓HV，以利用靜電力將晶圓W吸附於靜電夾頭106。於靜電夾頭106的頂面，形成了用來保持晶圓W的保持面，以及高度比保持面更低的周緣部位。晶圓W被載置於靜電夾頭106的保持面。以下，係將靜電夾頭106的保持面適當記載為「載置台20的載置面」。
於靜電夾頭106的周緣部位，以包圍被載置於載置台20的載置面的晶圓W的方式配置了聚焦環108。聚焦環108，例如係由矽或石英所形成。聚焦環108，發揮提高蝕刻的面內均一性的功能。
另外，在載置台20（基台104）的內部，形成了冷媒流路104a。冷媒流路104a，與冷媒入口配管104b以及冷媒出口配管104c連接。從冷卻器107所輸出的例如冷卻水或鹽水等的冷卻媒體（以下亦稱為「冷媒」），流通於冷媒入口配管104b、冷媒流路104a以及冷媒出口配管104c並循環。藉由冷媒，載置台20以及靜電夾頭106被冷卻。
導熱氣體供給源85，通過氣體供給管線130將氦氣（He）等的導熱氣體供給到靜電夾頭106上的晶圓W的背面。藉由該等構造，靜電夾頭106，由在冷媒流路104a中循環的冷媒以及供給到晶圓W的背面的導熱氣體控制溫度。
載置台20，與供給雙頻疊加電力的電力供給裝置30連接。電力供給裝置30，具有：供給第1頻率的第1高頻電力（電漿產生用高頻電力）的第1高頻電源32；以及供給比第1頻率更低的第2頻率的第2高頻電力（偏壓電壓產生用高頻電力）的第2高頻電源34。第1高頻電源32，透過第1匹配器33與載置台20電連接。第2高頻電源34，透過第2匹配器35與載置台20電連接。第1高頻電源32，例如，對載置台20施加40MHz的第1高頻電力。第2高頻電源34，例如，對載置台20施加400kHz的第2高頻電力。另外，在本實施態樣中，第1高頻電力係施加於載置台20，惟亦可施加於氣體噴淋頭25。
第1匹配器33，令負載阻抗與第1高頻電源32的內部（或輸出）阻抗匹配。第2匹配器35，令負載阻抗與第2高頻電源34的內部（或輸出）阻抗匹配。第1匹配器33，以在處理室10內產生電漿時第1高頻電源32的內部阻抗與負載阻抗在觀察上一致的方式發揮功能。第2匹配器35，以在處理室10內產生電漿時第2高頻電源34的內部阻抗與負載阻抗在觀察上一致的方式發揮功能。
氣體噴淋頭25，以「透過被覆其周緣部位的密封環40封閉處理室10的頂板部的開口」的方式安裝。氣體噴淋頭25，亦可如圖15所示的電性接地。另外，亦可連接可變直流電源而對氣體噴淋頭25施加既定的直流（DC）電壓。
於氣體噴淋頭25，形成了導入氣體的氣體導入口45。在氣體噴淋頭25的內部設置了從氣體導入口45分支的中央部位的擴散室50a以及邊緣部位的擴散室50b。從氣體供給源15所輸出的氣體，經由氣體導入口45供給到擴散室50a、50b，在擴散室50a、50b擴散，並從複數個氣體供給孔55導入並流向載置台20。
在處理室10的底面形成了排氣口60，利用與排氣口60連接的排氣裝置65將處理室10內氣體排出。藉此，便可將處理室10內部維持在既定的真空度。於處理室10的側壁設置了閘閥G。閘閥G，在對處理室10實行晶圓W的搬入以及搬出時開啟或關閉搬出搬入口。
於電漿處理裝置1，設置了控制裝置整體動作的控制部100。控制部100，具有CPU（Central Processing Unit，中央處理單元）105、ROM（Read Only Memory，唯讀記憶體）110以及RAM（Random Access Memory，隨機存取記憶體）115。CPU105，依照該等記憶區域所儲存的各種配方，實行後述的電漿處理等吾人所期望的處理。於配方記載了相對於程序條件的裝置控制資訊，亦即程序時間、壓力（氣體的排氣）、高頻電力或電壓、各種氣體流量、處理室內的溫度[上部電極溫度、處理室的側壁溫度、晶圓W溫度（靜電夾頭溫度）等]、從冷卻器107所輸出的冷媒的溫度等。另外，表示該等程式或處理條件的配方，亦可記憶於硬碟或半導體記憶體。另外，配方，亦可在收納於CD（Compact Disc，光碟）－ROM、DVD（Digital Versatile Disc，數位多功光碟）等的可攜式的電腦可讀取記憶媒體的狀態下，設置於既定位置並讀取之。
例如，控制部100，控制電漿處理裝置1的各部位，以實行上述的電漿處理方法。
另外，上述實施態樣的電漿處理，除了電容耦合型電漿（Capacitively Coupled Plasma，CCP）處理裝置之外，亦可適用於其他電漿處理裝置。其他電漿處理裝置，例如，亦可為感應耦合型電漿（Inductively Coupled Plasma，ICP）處理裝置、使用了輻射線槽孔天線的電漿處理裝置、螺旋波激發型電漿（Helicon Wave Plasma，HWP）處理裝置、電子迴旋共振電漿（Electron Cyclotron Resonance Plasma，ECR）處理裝置等。
本案所揭示的實施態樣其全部特徵點應被認為係僅為例示而並非限制要件。上述的實施態樣，在不超出所附請求範圍以及其發明精神的情況下，亦可省略、置換、變更成各種態樣。
1:電漿處理裝置 2s、10s、12s:秒數 10:處理室 15:氣體供給源 20:載置台 25:氣體噴淋頭 30:電力供給裝置 32:第1高頻電源 33:第1匹配器 34:第2高頻電源 35:第2匹配器 40:密封環 45:氣體導入口 50a、50b:擴散室 55:氣體供給孔 60:排氣口 65:排氣裝置 85:導熱氣體供給源 100:控制部 104a:冷卻流路 104b:冷媒入口配管 104c:冷媒出口配管 104:基台 105:CPU 106a:夾頭電極 106b:絕緣體 106:靜電夾頭 107:冷卻器 108:聚焦環 110:ROM 112:直流電壓源 115:RAM 130:氣體供給管線 A、a、B、b:膜厚 EL:被蝕刻層 G:閘閥 MK:遮罩層 O1～O3:開口部 S11～S14、S81～S83、S1201～S1204、S1301～S1304:步驟 SB:基板 t0～t5:時點 T1、T2:側壁 V1:線段 W:晶圓 W1～W3:寬度 WA1～WA4、WB1～WB4:開口尺寸
[圖1]係表示第1實施態樣的電漿處理流程的一例的流程圖。 [圖2A]係第1實施態樣的電漿處理的處理對象的一例的概略剖面圖。 [圖2B]係圖2A所示的處理對象的概略俯視圖。 [圖2C]係表示在圖2A所示的處理對象上形成了第1膜層以及第2膜層的狀態的概略剖面圖。 [圖2D]係用來針對沉積於開口部的側壁的第1膜層以及第2膜層的蝕刻除去速度進行説明的圖式。 [圖2E]係用來針對沉積於開口部的側壁的第1膜層以及第2膜層的蝕刻除去速度進行説明的圖式。 [圖3]係用來針對第1實施態樣的電漿處理方法所得到的LCDU改善功效進行説明的圖式。 [圖4]係用來針對成膜條件與蝕刻耐性的關係進行説明的圖式。 [圖5]係表示第1實施態樣的電漿處理的處理序列的一例的圖式。 [圖6]係表示第1實施態樣的電漿處理的處理序列的另一例的圖式。 [圖7]係表示第1實施態樣的電漿處理的處理序列的再另一例的圖式。 [圖8]係表示變化實施例1的電漿處理流程的一例的流程圖。 [圖9]係表示變化實施例1的電漿處理的處理序列的一例的圖式。 [圖10]係表示變化實施例1的電漿處理的處理序列的另一例的圖式。 [圖11]係表示變化實施例1的電漿處理的處理序列的再另一例的圖式。 [圖12]係表示變化實施例2的電漿處理流程的一例的流程圖。 [圖13]係表示變化實施例3的電漿處理流程的一例的流程圖。 [圖14]係表示變化實施例3的電漿處理的處理序列的一例的圖式。 [圖15]係表示一實施態樣的電漿處理裝置的縱剖面的一例的圖式。
S11~S14:步驟

Claims (12)

  1. 一種電漿處理方法，包含：第1步驟，於形成了具有既定圖案的複數個開口部的處理對象，形成第1膜層；第2步驟，於形成了該第1膜層的該處理對象，形成第2膜層，該第2膜層在該開口部之側面的膜厚依該開口部的尺寸而異且蝕刻率比該第1膜層更低；以及蝕刻步驟，從該第2膜層之上，以既定的處理條件實行蝕刻，直到在該處理對象的至少一部分該第1膜層的一部分被除去為止，其中該複數個開口部包含第1開口部及第2開口部，且該第1開口部具有不同於該第2開口部的開口部尺寸，且其中相較於該蝕刻步驟之前，在該蝕刻步驟之後，該第1開口部與該第2開口部之間的開口部尺寸差減少。
  2. 如申請專利範圍第1項之電漿處理方法，其中，該第1步驟，對沉積於該處理對象的膜層實施改質處理，以形成蝕刻率比該第2膜層更高的該第1膜層。
  3. 如申請專利範圍第2項之電漿處理方法，其中，該改質處理，在既定的處理條件下令該膜層曝露在電漿中。
  4. 如申請專利範圍第1項之電漿處理方法，其中，該第2步驟，對該第1膜層實施改質處理，令其改質，以形成該第2膜層。
  5. 如申請專利範圍第4項之電漿處理方法，其中， 該改質處理，在尺寸越大的開口部從被電漿所改質的表面算起的深度或改質程度越大的處理條件下，令該第1膜層曝露在電漿中。
  6. 如申請專利範圍第1至5項中任一項之電漿處理方法，其中，在該蝕刻步驟中，於在該處理對象的至少一部分該第1膜層露出的時點，將該既定的處理條件從第1處理條件變更為第2處理條件。
  7. 如申請專利範圍第1至5項中任一項之電漿處理方法，其中，該第1步驟、該第2步驟以及該蝕刻步驟，重複實行，直到判定滿足既定條件為止。
  8. 一種電漿處理方法，包含：沉積步驟，其於形成了具有既定圖案的複數個開口部的處理對象，以越遠離該處理對象蝕刻率越降低且在開口部之側面的沉積量隨開口部的尺寸而異的處理條件，沉積膜層；以及蝕刻步驟，對於沉積了該膜層的處理對象實行蝕刻，其中該複數個開口部包含第1開口部及第2開口部，且該第1開口部具有不同於該第2開口部的開口部尺寸，且其中相較於該蝕刻步驟之前，在該蝕刻步驟之後，該第1開口部與該第2開口部之間的開口部尺寸差減少。
  9. 如申請專利範圍第8項之電漿處理方法，其中，在該沉積步驟中，令所供給的複數種氣體的比例逐漸變化，以沉積出蝕刻率連續性變化的該膜層。
  10. 如申請專利範圍第9項之電漿處理方法，其中，在該沉積步驟中，令所供給的氣體的含氧量逐漸增加。
  11. 如申請專利範圍第8至10項中任一項之電漿處理方法，其中，該沉積步驟以及該蝕刻步驟，重複實行，直到判定滿足既定條件為止。
  12. 一種電漿處理裝置，包含：記憶部，其記憶了用來實行如申請專利範圍第1至11項中任一項所記載的電漿處理方法之程式；以及控制部，其進行控制以實行該程式。
TW108126442A 2018-07-27 2019-07-26 電漿處理方法及電漿處理裝置 TWI811409B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-141742 2018-07-27
JP2018141742A JP7066565B2 (ja) 2018-07-27 2018-07-27 プラズマ処理方法およびプラズマ処理装置

Publications (2)

Publication Number Publication Date
TW202013500A TW202013500A (zh) 2020-04-01
TWI811409B true TWI811409B (zh) 2023-08-11

Family

ID=69177944

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108126442A TWI811409B (zh) 2018-07-27 2019-07-26 電漿處理方法及電漿處理裝置

Country Status (5)

Country Link
US (2) US11289339B2 (zh)
JP (1) JP7066565B2 (zh)
KR (1) KR20200012796A (zh)
CN (1) CN110783190B (zh)
TW (1) TWI811409B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7066565B2 (ja) * 2018-07-27 2022-05-13 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
US10896823B2 (en) * 2018-11-21 2021-01-19 Thomas E. Seidel Limited dose atomic layer processes for localizing coatings on non-planar surfaces
TW202247287A (zh) 2021-04-01 2022-12-01 日商東京威力科創股份有限公司 基板處理方法及基板處理裝置
US11978625B2 (en) * 2021-10-18 2024-05-07 Applied Materials, Inc. Methods of forming metal nitride films

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW367578B (en) * 1998-04-18 1999-08-21 United Microelectronics Corp Manufacturing method for unlanded via
US7824975B2 (en) * 2007-12-28 2010-11-02 Hynix Semiconductor Inc. Method of fabricating semiconductor device having gate spacer layer with uniform thickness
US20120149200A1 (en) * 2010-12-13 2012-06-14 International Business Machines Corporation Nitride etch for improved spacer uniformity
TW201618189A (zh) * 2014-07-18 2016-05-16 蘭姆研究公司 矽氧化物之沉積方法
US20160225639A1 (en) * 2015-01-30 2016-08-04 Tokyo Electron Limited Method of processing target object

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0448752A (ja) * 1990-06-15 1992-02-18 Nec Corp 半導体装置およびその製造方法
JP4727171B2 (ja) * 2003-09-29 2011-07-20 東京エレクトロン株式会社 エッチング方法
KR100900587B1 (ko) * 2003-11-11 2009-06-02 도쿄엘렉트론가부시키가이샤 기판 처리 방법
KR100823949B1 (ko) * 2005-06-30 2008-04-22 어플라이드 머티어리얼스, 인코포레이티드 포토마스크 플라즈마 에칭 방법 및 장치
JP2007234770A (ja) * 2006-02-28 2007-09-13 Tokyo Electron Ltd プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
JP5108489B2 (ja) * 2007-01-16 2012-12-26 株式会社日立ハイテクノロジーズ プラズマ処理方法
JP5530088B2 (ja) * 2008-10-20 2014-06-25 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
US9123542B2 (en) * 2011-09-05 2015-09-01 Spp Technologies Co., Ltd. Plasma etching method
JP2014225501A (ja) * 2013-05-15 2014-12-04 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
TWI624765B (zh) * 2014-04-14 2018-05-21 Ａｓｍｌ荷蘭公司 用以改良微影程序之電腦實施方法及電腦程式產品
US9922839B2 (en) 2015-06-23 2018-03-20 Lam Research Corporation Low roughness EUV lithography
US10269566B2 (en) * 2016-04-29 2019-04-23 Lam Research Corporation Etching substrates using ale and selective deposition
JP6759004B2 (ja) * 2016-08-29 2020-09-23 東京エレクトロン株式会社 被処理体を処理する方法
JP6763750B2 (ja) * 2016-11-07 2020-09-30 東京エレクトロン株式会社 被処理体を処理する方法
US10319613B2 (en) * 2016-12-13 2019-06-11 Tokyo Electron Limited Method of selectively etching first region made of silicon nitride against second region made of silicon oxide
JP6823527B2 (ja) * 2017-04-14 2021-02-03 東京エレクトロン株式会社 エッチング方法
JP6767302B2 (ja) * 2017-04-14 2020-10-14 東京エレクトロン株式会社 成膜方法
TWI754041B (zh) * 2017-04-18 2022-02-01 日商東京威力科創股份有限公司 被處理體之處理方法
JP7071175B2 (ja) * 2017-04-18 2022-05-18 東京エレクトロン株式会社 被処理体を処理する方法
JP7071850B2 (ja) * 2017-05-11 2022-05-19 東京エレクトロン株式会社 エッチング方法
US10483118B2 (en) * 2017-05-11 2019-11-19 Tokyo Electron Limited Etching method
JP6415636B2 (ja) * 2017-05-25 2018-10-31 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP6913569B2 (ja) * 2017-08-25 2021-08-04 東京エレクトロン株式会社 被処理体を処理する方法
JP6817168B2 (ja) * 2017-08-25 2021-01-20 東京エレクトロン株式会社 被処理体を処理する方法
JP7145031B2 (ja) * 2017-12-25 2022-09-30 東京エレクトロン株式会社 基板を処理する方法、プラズマ処理装置、及び基板処理装置
CN110010464B (zh) * 2017-12-25 2023-07-14 东京毅力科创株式会社 处理基板的方法
JP7025952B2 (ja) * 2018-02-16 2022-02-25 東京エレクトロン株式会社 エッチングする方法及びプラズマ処理装置
US10916420B2 (en) * 2018-06-07 2021-02-09 Tokyo Electron Limited Processing method and plasma processing apparatus
CN110783187B (zh) * 2018-07-25 2024-04-19 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置
JP7066565B2 (ja) * 2018-07-27 2022-05-13 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
JP7174634B2 (ja) * 2019-01-18 2022-11-17 東京エレクトロン株式会社 膜をエッチングする方法
JP2021028968A (ja) * 2019-08-13 2021-02-25 東京エレクトロン株式会社 基板および基板処理方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW367578B (en) * 1998-04-18 1999-08-21 United Microelectronics Corp Manufacturing method for unlanded via
US7824975B2 (en) * 2007-12-28 2010-11-02 Hynix Semiconductor Inc. Method of fabricating semiconductor device having gate spacer layer with uniform thickness
US20120149200A1 (en) * 2010-12-13 2012-06-14 International Business Machines Corporation Nitride etch for improved spacer uniformity
TW201618189A (zh) * 2014-07-18 2016-05-16 蘭姆研究公司 矽氧化物之沉積方法
US20160225639A1 (en) * 2015-01-30 2016-08-04 Tokyo Electron Limited Method of processing target object

Also Published As

Publication number Publication date
US11289339B2 (en) 2022-03-29
CN110783190A (zh) 2020-02-11
JP2020017709A (ja) 2020-01-30
US12051595B2 (en) 2024-07-30
KR20200012796A (ko) 2020-02-05
JP7066565B2 (ja) 2022-05-13
CN110783190B (zh) 2024-05-28
TW202013500A (zh) 2020-04-01
US20220165579A1 (en) 2022-05-26
US20200035503A1 (en) 2020-01-30

Similar Documents

Publication Publication Date Title
TWI811409B (zh) 電漿處理方法及電漿處理裝置
EP3086359B1 (en) Etching method
TWI788584B (zh) 循環蝕刻製程
TWI618145B (zh) 電漿蝕刻方法及電漿蝕刻裝置
US20200381263A1 (en) Method of processing target object
TWI843810B (zh) 基板處理方法及基板處理裝置
JP2019046994A (ja) エッチング方法
TWI682461B (zh) 被處理體之處理方法
TWI789449B (zh) 基板之電漿蝕刻方法
JP2018098480A (ja) 窒化シリコンから形成された第１領域を酸化シリコンから形成された第２領域に対して選択的にエッチングする方法
TWI713486B (zh) 蝕刻方法（二）
TW202213505A (zh) 蝕刻方法及電漿處理裝置
JP4504684B2 (ja) エッチング方法
US6589611B1 (en) Deposition and chamber treatment methods
JP7257883B2 (ja) プラズマ処理方法およびプラズマ処理装置
JP7278456B2 (ja) プラズマ処理装置
JP7418632B2 (ja) プラズマ処理装置
JP2020077753A (ja) 処理方法及び基板処理装置
JP3172340B2 (ja) プラズマ処理装置
JP2019134107A (ja) エッチング方法及びエッチング装置
WO2023234214A1 (ja) エッチング方法及びプラズマ処理装置
WO2023233673A1 (ja) エッチング方法及びプラズマ処理装置
TW202349494A (zh) 脈衝蝕刻處理
KR20240104009A (ko) 에칭 방법 및 플라즈마 처리 장치
TW202242953A (zh) 用於半導體圖案化應用之氧化錫及碳化錫材料