TWI789449B - 基板之電漿蝕刻方法 - Google Patents

基板之電漿蝕刻方法 Download PDF

Info

Publication number
TWI789449B
TWI789449B TW107138706A TW107138706A TWI789449B TW I789449 B TWI789449 B TW I789449B TW 107138706 A TW107138706 A TW 107138706A TW 107138706 A TW107138706 A TW 107138706A TW I789449 B TWI789449 B TW I789449B
Authority
TW
Taiwan
Prior art keywords
film
metal
plasma
gas
etching
Prior art date
Application number
TW107138706A
Other languages
English (en)
Other versions
TW201923900A (zh
Inventor
勝沼隆幸
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW201923900A publication Critical patent/TW201923900A/zh
Application granted granted Critical
Publication of TWI789449B publication Critical patent/TWI789449B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32137—Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32155—Frequency modulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)

Abstract

本發明旨在避免從含金屬遮罩飛散的金屬造成蝕刻停止。
本發明之電漿蝕刻方法，包含：保護膜形成步驟：對於蝕刻對象膜上所形成之具有既定開口圖案的含金屬膜，藉由第1處理氣體來形成保護膜；及蝕刻步驟：以形成了保護膜之含金屬膜作為遮罩，藉由第2處理氣體之電漿對蝕刻對象膜進行蝕刻。

Description

基板之電漿蝕刻方法
本揭示內容的各種面向及實施形態，係關於一種電漿蝕刻方法。
在以往，有一種技術，係以含金屬膜作為遮罩來對蝕刻對象膜進行蝕刻。例如，有一種技術，係利用含金屬膜所構成之遮罩，藉由含CF4之處理氣體的電漿，對蝕刻對象膜即SiO2膜進行蝕刻。另外，有一種技術，係使用含CH2F2/N2之氣體等蝕刻氣體，來對低介電常數膜進行蝕刻。
[習知技術文獻]
[專利文獻]
專利文獻1：日本特開2003-282539號公報
專利文獻2：日本特開2017-98323號公報
然而，上述之舊有技術中，因蝕刻導致金屬從含金屬遮罩飛散，附著在其下層之蝕刻對象膜，因而讓所形成之凹部的形狀劣化。例如，由蝕刻所形成之凹部的臨界尺寸(Critical Dimension，CD)會縮小，由蝕刻所形成之凹部的側壁變成推拔狀，或妨礙了蝕刻。結果，上述之舊有技術中，恐怕會發生蝕刻停止。
所揭示的電漿蝕刻方法，在一種實施態樣中，包含：保護膜形成步驟：對於蝕刻對象膜上所形成之具有既定開口圖案的含金屬膜，藉由第1處理氣體來形成保護膜；及蝕刻步驟：以形成了該保護膜之該含金屬膜作為遮罩，藉由第2處理氣體之電漿對該蝕刻對象膜進行蝕刻。
另外，所揭示的電漿蝕刻方法，在一種實施形態中，包含：蝕刻步驟：以蝕刻對象膜上所形成之具有既定開口圖案的含金屬膜作為遮罩，藉由處理氣體之電漿，對該蝕刻對象膜進行蝕刻；及高頻電力施加步驟：在該處理氣體的電漿產生之期間，間歇性施加用以導入該電漿中的離子之高頻電力。
根據所揭示的電漿蝕刻方法之一種態樣，達到以下功效：避免從含金屬遮罩飛濺出來的金屬造成蝕刻停止。
1:電漿蝕刻裝置
10:腔室
15:氣體供給源
20:載置台
25:氣體噴頭
30:電力供給裝置
32:第1高頻電源
33:第1匹配器
34:第2高頻電源
35:第2匹配器
40:密封環
45:氣體引進口
50a、50b:擴散室
51:低通濾波器
52:可變直流電源
53:開關器
55:氣體供給孔
60:排氣口
65:排氣裝置
85:傳熱氣體供給源
100:控制部
104:支持體
104a:冷媒流路
104b:冷媒入口配管
104c:冷媒出口配管
105:中央處理器
106:靜電吸盤
106a:吸盤電極
106b:絕緣體
106c:對焦環
107:急冷器
110:唯讀記憶體
112:直流電壓源
115:動態存取記憶體
130:氣體供給管線
G:閘閥
W:晶圓
圖1顯示第1實施形態所屬電漿蝕刻裝置之縱剖面的一例。
圖2係流程圖，顯示第1實施形態當中的電漿蝕刻裝置所進行電漿蝕刻處理的流程之一例。
圖3顯示針對比較例1及實施例1之處理結果。
圖4係流程圖，顯示第2實施形態當中的電漿蝕刻裝置所進行電漿蝕刻處理的流程之一例。
圖5顯示本實施形態當中的高頻電力施加步驟之一例。
圖6顯示針對比較例2及實施例2之處理結果。
以下，參照圖式，針對各種實施形態做詳細說明。再者，在各圖式當中，對於相同或是相當的部分，則附予相同符號。
(第1實施形態)
首先，針對第1實施形態所屬電漿蝕刻裝置，依據圖1加以說明。圖1顯示第1實施形態所屬電漿蝕刻裝置之縱剖面的一例。
本實施形態所屬電漿蝕刻裝置1，係腔室10內有載置台20與氣體噴頭25以對向配置之平行平板型的電漿蝕刻裝置(電容耦合型電漿蝕刻裝置)。載置台20，具有保持工件的一例即半導體晶圓(以下簡稱「晶圓W」)之功能，並且作為下部電極而發揮功能。氣體噴頭25，具有將氣體以噴淋狀往腔室10內供給之功能，並且作為上部電極而發揮功能。
腔室10，由例如表面經氧化鋁處理(陽極氧化處理)之鋁所構成，為圓筒形。腔室10，為電性接地。載置台20，設置於腔室10之底部，以載置晶圓W。
載置台20，由例如鋁(Al)、鈦(Ti)、碳化矽(SiC)等所形成。載置台20之頂面，設有用來將晶圓W靜電吸附之靜電吸盤106。靜電吸盤106，為絕緣體106b之間夾入了吸盤電極106a之構造。
吸盤電極106a與直流電壓源112相連接，自直流電壓源112對吸盤電極106a供給直流電壓。因此，藉由庫崙力讓晶圓W吸附於靜電吸盤106。
於靜電吸盤106(晶圓W)之周圍，配置有提升蝕刻均一性之導電性的對焦環106c。對焦環106c，由例如矽所形成。
載置台20，由支持體104所支持。支持體104之內部，形成有冷媒流路104a。冷媒流路104a，與冷媒入口配管104b及冷媒出口配管104c相連接。自急冷器107輸出之冷卻水或鹽水等冷卻媒體，在冷媒入口配管104b、冷媒流路104a及冷媒出口配管104c循環。藉此，讓載置台20及靜電吸盤106冷卻。
傳熱氣體供給源85，將氦氣體(He)或氬氣體(Ar)等傳熱氣體通過氣體供給管線130往靜電吸盤106上之晶圓W的背面供給。藉由這種構造，讓靜電吸盤106，藉由於冷媒流路104a循環之冷卻媒體，與往晶圓W的背面供給之傳熱氣體，受到溫度控制。
載置台20，與供給雙頻率重疊電力之電力供給裝置30相連接。電力供給裝置30，具有供給第1頻率的第1高頻電力HF(電漿產生用之高頻電力)之第1高頻電源32，與供給低於第1頻率的第2頻率之第2高頻電力LF(偏電壓發生用之高頻電力)之第2高頻電源34。第1高頻電源32，經由第1匹配器33而與載置台20電性連接。第2高頻電源34，經由第2匹配器35而與載置台20電性連接。第1高頻電源32，將例如40MHz之第1高頻電力HF施加於載置台20。第2高頻電源34，將例如13MHz之第2高頻電力LF施加於載置台20。第2高頻電力LF，為用來導入電漿中的離子之高頻電力，也稱為「偏壓電力」。再者，在本實施形態中，第1高頻電力HF係施加於載置台20，但亦可施加於上部電極(氣體噴頭25)。
第1匹配器33，讓第1高頻電源32之內部(或是輸出)阻抗與負載阻抗匹配。第2匹配器35，讓第2高頻電源34之內部(或是輸出)阻抗與負載阻抗匹配。第1匹配器33之功能為：當腔室10內產生電漿時，讓第1高頻電源32之內部阻抗與負載阻抗在表觀上一致。第2匹配器35之功能為：當腔室10內產生電漿時，讓第2高頻電源34之內部阻抗與負載阻抗在表觀上一致。
氣體噴頭25，由含矽物例如矽所形成，並利用包覆其周緣部之密封環40，來將腔室10之頂棚部的開口封閉，以此方式安裝。
氣體噴頭25，經由低通濾波器51(LPF)而與可變直流電源52電性連接。可變直流電源52，係以負極為氣體噴頭25側之方式所連接，來對氣體噴頭25施加負的直流電壓。來自可變直流電源52的供電可藉由開閉開關器53予以開閉。低通濾波器51補集來自第1高頻電源32及第2高頻電源34之高頻，宜由LR濾波器或是 LC濾波器所構成。再者，氣體噴頭25，也可以不與可變直流電源52電性連接，而是電性接地。
氣體噴頭25，形成有引進氣體之氣體引進口45。氣體噴頭25之內部，設有自氣體引進口45分岐出的中央側之擴散室50a及邊緣側之擴散室50b。自氣體供給源15輸出之氣體，通過氣體引進口45往擴散室50a、50b供給，在各個擴散室50a、50b擴散，從多數的氣體供給孔55朝向並引進載置台20。
腔室10之底面形成有排氣口60，藉由與排氣口60相連接之排氣裝置65，讓腔室10內排氣。藉此，可將腔室10內維持在既定之真空度。腔室10之側壁設有閘閥G。藉由閘閥G之開閉，從腔室10中進行晶圓W之送入及送出。
電漿蝕刻裝置1，設有控制裝置整體的動作之控制部100。控制部100，具有中央處理器(CPU，Central Processing Unit)105、唯讀記憶體(ROM，Read Only Memory)110及動態存取記憶體(RAM，Random Access Memory)115等。中央處理器105，按照這些記錄區域中所儲存之各種配方，來執行後述的電漿蝕刻等所需之處理。配方中記載了：裝置相對於處理條件的控制資訊即處理時間、壓力(氣體之排氣)、高頻電力或電壓、各種氣體流量、腔室內溫度(上部電極溫度、腔室之側壁溫度、靜電吸盤溫度等)、急冷器107之溫度等。再者，顯示這些程式或處理條件之配方，亦可記錄於硬碟或半導體記憶體。另外，配方，亦可存放於CD-ROM、DVD等可攜性並可由電腦讀取的記錄媒體，在此狀態下，安裝於記錄區域之既定位置。
例如，控制部100，控制電漿蝕刻裝置1之各部位，用以進行後述的電漿蝕刻處理。舉出詳細一例，控制部100，使電漿蝕刻裝置1之各部位，執行保護膜形成步驟：對於蝕刻對象膜上所形成之具有既定開口圖案的含金屬膜，藉由第1處理氣體來形成保護膜。控制部100，使電漿蝕刻裝置1之各部位，執行蝕刻步驟：以形成了保護膜之含金屬膜作為遮罩，藉由第2處理氣體之電漿對蝕刻對象膜進行蝕刻。再者，在此，蝕刻對象膜與含金屬膜，係由下方依序疊層在晶圓W。另外，保護膜形成步驟與蝕刻步驟，亦可交互重複進行至少2次以上。
(第1實施形態當中的電漿蝕刻方法)
圖2係流程圖，顯示第1實施形態當中的電漿蝕刻裝置所進行電漿蝕刻處理的流程之一例。如以下所說明，電漿蝕刻裝置1，對於有蝕刻對象膜與具有既定開口圖案的含金屬膜依序疊層其上之晶圓W，執行一連串的處理。
再者，在此，蝕刻對象膜，為例如二氧化矽膜(例如SiO2膜)、低介電常數膜、氮化矽膜(例如Si3N4膜)或是多晶矽膜。低介電常數膜，為例如SiOC膜或是SiOCH膜。另外，含金屬膜，為例如WC膜或是TiN膜。
如圖2所示，電漿蝕刻裝置1，針對步驟的重複進行所使用之計數用的變數m，以及重複進行次數用的變數m0，設定初使值。電漿蝕刻裝置1，對例如變數m設定「1」，對變數n設定例如「10」作為既定值(步驟S101)。再者，設定為變數m0之既定值，亦可為任意值。例如既定值為「1」的場合，保護膜形成步驟與蝕刻步驟各進行1次，並沒有步驟的重複進行。變數m0，亦可由予備實驗等來求出。另外，變數m0，亦可藉由測量蝕刻對象膜的厚度來加以決定。
接下來，電漿蝕刻裝置1，進行保護膜形成步驟：對於含金屬膜，藉由第1處理氣體之電漿來形成保護膜(步驟S102)。第1處理氣體，包含例如C4F6、C4F8、C5F8、CHF3、CH2F2或是CH4。第1處理氣體，最好更包含稀有氣體。稀有氣體，為例如Ar。另外，第1處理氣體，亦可包含了含C及O之氣體。含C及O之氣體，亦可為例如CO或CO2。甚至，第1處理氣體，亦可包含了含O之氣體。
舉出更詳細的一例加以說明。電漿蝕刻裝置1之控制部100，控制氣體供給源15，將包含CF系氣體、含C及O之氣體、稀有氣體及含O氣體之第1處理氣體往腔室10內供給。例如，控制部100，控制氣體供給源15，將C4F6/CO/Ar/O2作為第1處理氣體往腔室10內供給。再加上，控制部100，控制第1高頻電源32，來施加電漿產生用之第1高頻電力HF，並且控制第2高頻電源34，來施加離子導入用之第2高頻電力LF。在此之際，控制部100，亦可進行控制，使得可變直流電源52連接氣體噴頭25，施加既定的直流電壓。藉此，讓氟碳化物(CF)系之沉積物作為保護膜形成於含金屬膜上。
接下來，電漿蝕刻裝置1，進行蝕刻步驟：以形成了保護膜之含金屬膜作為遮罩，藉由第2處理氣體的電漿對蝕刻對象膜進行蝕刻(步驟S103)。第2處理氣體，依蝕刻對象膜之種類而有所不同。第2處理氣體，在蝕刻對象膜為二氧化矽膜、低介電常數膜或是氮化矽膜之場合，亦可包含F/C比例大於第1處理氣體中所含CF系氣體之CF系氣體，例如CF4或是C2F6。另外，第2處理氣體，在蝕刻對象膜為多晶矽膜之場合，亦可包含例如Cl2或是NF3。第2處理氣體，亦可更包含稀有氣體。
舉出更詳細的一例加以說明。電漿蝕刻裝置1的控制部100，控制氣體供給源15，將包含F/C比例大於第1處理氣體中所含CF系氣體之CF系氣體的第2處理氣體，往腔室10內供給。例如，控制部100，控制氣體供給源15，將CF4/H2/N2作為第2處理氣體往腔室10內供給。再加上，控制部100，控制第1高頻電源32，來施加電漿產生用之第1高頻電力HF，並且控制第2高頻電源34，來施加離子導入用之第2高頻電力LF。在此之際，控制部100，亦可控制與上部電極(氣體噴頭25)相連接之可變直流電源52，來施加既定的直流電壓。藉此，讓蝕刻對象膜受蝕刻而形成凹部。作為凹部，可舉出例如溝槽或是孔洞。
接下來，電漿蝕刻裝置1，判斷是否僅以預先設定好之次數重複進行保護膜形成步驟與蝕刻步驟。也就是，電漿蝕刻裝置1，判斷變數m是否為變數m0以上(步驟S104)。電漿蝕刻裝置1，在變數m未達變數m0之場合(步驟S104：否)，使變數m增加1(步驟S105)，回到處理步驟S102，重複進行保護膜形成步驟與蝕刻步驟。另一方面，電漿蝕刻裝置1，在變數m為變數m0以上之場合(步驟S104：是)，就終止處理。
(第1實施形態當中的効果)
以上，根據第1實施形態，對於蝕刻對象膜上所形成之具有既定開口圖案的含金屬膜，藉由第1處理氣體之電漿來形成保護膜，並以形成了保護膜之含金屬膜作為遮罩，藉由第2處理氣體之電漿對蝕刻對象膜進行蝕刻。藉此，由保護膜來保護含金屬膜，因而抑制金屬從含金屬膜飛濺出去以及抑制金屬之附著於蝕刻對象膜。因此，避免了蝕刻受到金屬所阻礙之事態。結果，乃可讓利用含金屬遮罩的蝕刻所形成之凹部的形狀得到改善。
再者，在上述第1實施形態中，顯示了執行保護膜形成步驟與蝕刻步驟之例，但所揭示技術並不受此限定。例如，在保護膜形成步驟之前，亦可更加執行圖案成形步驟：以具有既定開口圖案之遮罩膜作為遮罩，對蝕刻對象膜上所形成之含金屬膜，形成既定的開口圖案。遮罩膜，亦可為例如二氧化矽膜、氮化矽膜、SiON膜、SiC膜或是SiOC膜等所組成之硬罩。
另外，在具有既定開口圖案的含金屬膜之上有遮罩膜形成之場合，在保護膜形成步驟之前，亦可執行預蝕刻步驟：以遮罩膜作為遮罩，對蝕刻對象膜進行蝕刻，直到含金屬膜頂面的至少一部分露出為止，或是含金屬膜頂面的至少一部分即將露出為止。在此場合，在預蝕刻步驟中，遮罩膜之蝕刻率，宜低於蝕刻對象膜之蝕刻率。藉此，可讓蝕刻對象膜之蝕刻進行到含金屬膜之頂面露出為止，所以可提高蝕刻的效能。再者，蝕刻步驟與預蝕刻步驟，可在同一腔室不破壞真空之情況下執行，亦可在不同腔室中執行。
另外，在上述第1實施形態中，亦可對作為上部電極之氣體噴頭25施加直流電壓DC。藉此，可控制沉積率(deposition rate)。直流電壓DC，亦可為負的直流電壓DC。另外，在上述第1實施形態中，亦可變更直流電壓DC之大小。另外，在上述第1實施形態中，第2高頻電力LF可為連續波，亦可為脈衝波。在第2高頻電力LF為連續波之場合，蝕刻對象膜之蝕刻率就會提高。在第2高頻電力LF為脈衝波之場合，可降低對遮罩之傷害，可抑制晶圓W溫度之上升。另外，在第2高頻電力LF為脈衝波之場合，可對第2高頻電力LF進行開閉控制，亦可將第2高頻電力LF在High值與Low值之間進行調變。另外，在上述第1實施形態中，亦可讓第2高頻電力LF之頻率及/或第2高頻電力LF之電力值(power)變動。藉此，可控制離子能量來調整蝕刻率。甚至，在上述第1實施形態中，亦可因應蝕刻深度(蝕刻 開始後的時間)，讓第2高頻電力LF之頻率及/或第2高頻電力LF之電力值變動。另外，在上述第1實施形態中，亦可控制晶圓W之溫度。例如，在上述第1實施形態中，亦可讓晶圓W之溫度保持低溫(20~60℃左右)，讓沉積量增多，以減少金屬之飛濺量。
另外，在上述第1實施形態中，對於有蝕刻對象膜與具有既定開口圖案的含金屬膜依序疊層其上之晶圓W，執行一連串的處理，如此例示出，但晶圓W之構造並不受此限定。例如，亦可在含金屬膜上，保留讓含金屬膜圖案成形出既定開口圖案之際所使用之遮罩膜。
另外，在上述第1實施形態中，藉由包含流量各為固定的CF系氣體、含C及O的氣體、稀有氣體及含O氣體之第1處理氣體的電漿，讓含金屬膜形成保護膜，如此例示出，但所揭示技術並不受此限定。例如，亦可令CF系氣體之流量為固定，來變更含C及O的氣體(例如，CO)之流量。若CO增加，則容易引起以CF系氣體+CO→COF+CF自由基所示之反應，因而C比重較高之自由基增加，自由基對含金屬膜之附著量增加。另一方面，若CO之流量減少，或是變成0，則C比重較高之自由基減少，自由基對含金屬膜之附著量減少(凹部之沉積量增加)。另外，在上述第1實施形態中，亦可因應第2高頻電力LF之頻率，或第2高頻電力LF之大小，來變更CO之流量。例如，要調降第2高頻電力LF之頻率時，可以增加CO相對於第1處理氣體整體之流量比。另外，例如，要提高第2高頻電力LF之電力值時，可以增加CO相對於第1處理氣體整體之流量比。藉此，含金屬膜更加受到保護，因而在進行高深寬比的蝕刻之際，更加抑制金屬從含金屬膜遮罩飛濺出去。另外，在上述第1實施形態中，亦可令含C及O的氣體之流量為固定，來變更CF系氣體之流量。
另外，在上述第1實施形態中，藉由含CF系氣體之第1處理氣體的電漿，將CF系沉積物作為保護膜形成於含金屬膜上，如此例示出，但所揭示技術，並不受此限定。例如，亦可藉由包含了含碳氣體之第1處理氣體的電漿，將含碳沉積物作為保護膜形成於含金屬膜上。含碳氣體，為例如CH4或是C3H6。另外，例如，亦可藉由包含了含矽氣體之第1處理氣體的電漿，將含矽沉積物作為保護膜形成於含金屬膜上。含矽氣體，為例如SiCl4或是SiF4。
另外，在上述實施形態中，作為在含金屬膜上形成保護膜之手段，係使用了電漿輔助化學氣相沉積(PECVD：Plasma Enhanced Chemical Vapor Deposition)法，但所揭示技術，並不受此限定。例如，亦可使用原子層沉積(ALD：Atomic Layer Deposition)法。ALD法，係藉由重複進行吸附了氣體的吸附層之形成與該吸附層之重組而成膜。例如，將含矽的前驅物氣體往腔室10內供給，藉以讓前驅物氣體之原子或是分子吸附於含金屬膜上。接著，藉由往腔室10內供給之沖洗氣體，將未吸附之前驅物氣體、及含金屬膜上吸附過多之前驅物氣體的原子或是分子除去。將重組氣體(例如含氧的反應氣體或是含氮氣體)往腔室10內供給，使反應氣體的電漿產生，藉以讓吸附了前驅物氣體的原子或是分子之吸附層，暴露於反應氣體之活性種。藉此，在含金屬膜上形成含矽膜。在ALD法中，這種包含吸附步驟與反應步驟之循環重複進行許多次，讓前驅物氣體所含的原子或是分子之膜在含金屬膜上逐一疊層。
另外，亦可在不使用電漿之情況下，在含金屬膜上形成保護膜。作為一例，可藉由熱CVD讓保護膜成膜，亦可藉由熱ALD形成保護膜。例如，熱ALD，在吸附氣體而形成了吸附層之後，對該吸附層加熱，藉以進行重組而形成保護膜。 例如，亦可讓含碳或是矽的前驅物氣體吸附於含金屬膜之後，將該含金屬膜加熱以形成保護膜。含金屬膜，加熱至例如400℃以下之溫度。在使該前驅物氣體吸附於含金屬膜之後，吸附層加熱之前，亦可將未吸附的氣體及吸附過多之氣體以不活性氣體加以沖洗。
(實施例)
以下，針對第1實施形態當中的電漿蝕刻方法，舉出實施例，更加詳細說明。但是，第1實施形態當中的電漿蝕刻方法，並不限定於以下之實施例。
(比較例1)
在比較例1中，對於模擬晶圓W之工件，進行了蝕刻步驟。作為工件，使用具有以下構造者。另外，工件，係配置於形成有SiO2膜之測試用基板上，並於測試用基板之工件周圍，配置了WC之晶片。蝕刻步驟，係利用以下之條件所進行。
(工件)
蝕刻對象膜：SiO2膜
含金屬膜：WC膜
遮罩膜：SiO2膜
(蝕刻步驟)
處理氣體及流量：CF4/H2/N2=20/200/200sccm
壓力：2.7Pa(20mTorr)
第1高頻電力HF：200W，連續波
第2高頻電力LF：150W，連續波
對上部電極(氣體噴頭25)之直流電壓：-150V，連續波
處理時間：175秒
(實施例1)
在實施例1中，對於模擬晶圓W之工件，進行了保護膜形成步驟，還進行了蝕刻步驟，而且保護膜形成步驟與蝕刻步驟交互重複進行了10次以上。工件，使用具有與比較例1相同構造者。另外，工件，係配置於形成有SiO2膜之測試用基板上，並於測試用基板之工件周圍，配置了WC之晶片。保護膜形成步驟，係利用以下之條件所進行。蝕刻步驟，係利用以下所示之處理時間，除了這點之外，係利用與比較例1相同之條件所進行。
(保護膜形成步驟)
處理氣體及流量：C4F6/CO/Ar/O2=10/300/1000/8sccm
壓力：4.0Pa(30mTorr)
第1高頻電力HF：100W，連續波
第2高頻電力LF：200W，連續波
對上部電極(氣體噴頭25)之直流電壓：-150W，連續波
處理時間：10秒
(蝕刻步驟)
處理時間：10秒
(針對比較例1及實施例1之處理結果)
圖3顯示針對比較例1及實施例1之處理結果。在圖3中，顯示了針對處理前之工件、比較例1的蝕刻步驟進行後之工件、實施例1的保護膜形成步驟與蝕刻步驟僅交互重複進行10次後之工件，分別將頂面(Top view)及剖面(X-section)予以放大的照片描圖。再者，在圖3中，「Initial」，表示處理前的工件。「As etch」， 表示比較例1的蝕刻步驟進行後之工件。「As cyclic etch」，表示實施例1的保護膜形成步驟與蝕刻步驟交互重複進行10次後之工件。
另外，在圖3中，「Top CD」，表示所形成凹部之開口寬度；「CD bias」，表示凹部之開口寬度的縮小量。
如圖3所示，與未進行保護膜形成步驟之比較例1相比，進行了保護膜形成步驟之實施例1，凹部之開口寬度的縮小量減少。另外，與比較例1相比，在實施例1中，可讓凹部側壁之角度更接近垂直。
(第2實施形態)
第2實施形態，係關於電漿蝕刻方法的變化。再者，第2實施形態所屬之電漿蝕刻裝置1，具有與第1實施形態所屬之電漿蝕刻裝置1同樣的構造，所以在此，僅說明與第1實施形態所屬之電漿蝕刻裝置1的相異點。
在第2實施形態所屬之電漿蝕刻裝置1中，控制部100，控制電漿蝕刻裝置1之各部位，以蝕刻對象膜上所形成之具有既定開口圖案的含金屬膜作為遮罩，藉由具有沉積性的處理氣體之電漿，對蝕刻對象膜進行蝕刻。控制部100，控制電漿蝕刻裝置1之各部位，讓處理氣體的電漿產生，於這段期間，間歇性施加用以導入電漿中的離子之高頻電力。再者，在此，蝕刻對象膜與含金屬膜，依序疊層在晶圓W。
(第2實施形態當中的電漿蝕刻方法)
圖4係流程圖，顯示第2實施形態當中的電漿蝕刻裝置所進行電漿蝕刻處理的流程之一例。如以下所說明，電漿蝕刻裝置1，對於有蝕刻對象膜與具有既定開口圖案的含金屬膜依序疊層其上之晶圓W，執行一連串的處理。
再者，在此，蝕刻對象膜，為例如二氧化矽膜、低介電常數膜、氮化矽膜或是多晶矽膜。低介電常數膜，為例如SiOC膜或是SiOCH膜。另外，含金屬膜，為例如WC膜或是TiN膜。
如圖4所示，電漿蝕刻裝置1，進行蝕刻步驟：以含金屬膜作為遮罩，藉由具有沉積性的處理氣體之電漿，對蝕刻對象膜進行蝕刻(步驟S201)。具有沉積性的處理氣體，依蝕刻對象膜之種類而有所不同。具有沉積性的處理氣體，在蝕刻對象膜為二氧化矽膜、低介電常數膜或是氮化矽膜之場合，亦可包含例如C4F6、C4F8、C5F8、CHF3或是CH2F2。在蝕刻對象膜為多晶矽膜之場合，亦可包含例如HBr。另外，具有沉積性的處理氣體，亦可包含了含C及O之氣體。含C及O之氣體，亦可為例如CO或CO2。另外，具有沉積性的處理氣體，亦可包含了含O之氣體。甚至，具有沉積性的處理氣體，亦可包含Ar等稀有氣體。
舉出更詳細的一例加以說明。電漿蝕刻裝置1的控制部100，將包含CF系氣體、含C及O之氣體、稀有氣體及含O氣體之處理氣體，作為例如具有沉積性的處理氣體，往腔室10內供給。例如，控制部100，控制氣體供給源15，將C4F6/CO/Ar/O2作為具有沉積性的處理氣體往腔室10內供給。再加上，控制部100，從第1高頻電源32施加電漿產生用之第1高頻電力HF，並且從第2高頻電源34施加離子導入用之第2高頻電力LF。在此之際，控制部100，亦可使可變直流 電源52連接氣體噴頭25，施加既定的直流電壓。藉此，讓具有沉積性的處理氣體的電漿在腔室10內產生，由所產生之電漿讓蝕刻對象膜受蝕刻。
接下來，電漿蝕刻裝置1，進行高頻電力施加步驟：在電漿產生之期間，間歇性施加用以導入電漿中的離子之高頻電力(步驟S202)。
圖5顯示本實施形態當中的高頻電力施加步驟之一例。電漿蝕刻裝置1的控制部100，在產生了處理氣體的電漿之狀態下，如圖5所示，從第1高頻電源32施加電漿產生用之第1高頻電力HF，並且從第2高頻電源34間歇性(脈衝狀)施加離子導入用之第2高頻電力LF。在此之際，控制部100，亦可對氣體噴頭25施加既定的直流電壓。在第2高頻電源34為關閉之場合，以對應處理氣體的沉積物作為保護膜，沉積於含金屬膜上。當第2高頻電源34自關閉切換成開啟時，電漿中之離子導入蝕刻對象膜，進行蝕刻對象膜之蝕刻。此時，含金屬膜由沉積物所保護，因而抑制金屬從含金屬膜飛濺出去。
再者，在此，令有第2高頻電力LF施加之時間為開啟時間「Ton」，令第2高頻電力LF停止施加之時間為關閉時間「Toff」。在此場合，在高頻電力施加步驟中，第2高頻電力LF，作為具有1/(Ton+Toff)頻率之脈衝波，予以施加。另外，在高頻電力施加步驟中，第2高頻電力LF之負載比，由Ton/(Ton+Toff)所表示。
再者，在上述高頻電力施加步驟中，亦可因應凹部之深度(蝕刻開始後的時間)，讓第2高頻電力LF之頻率變動。另外，在上述高頻電力施加步驟中，亦可變更第2高頻電力LF之值。藉此，可提高離子能量或離子之直進性。例如，亦可 隨著深寬比的提高，來降低第2高頻電力LF之頻率，或增加第2高頻電力LF之電力值。另外，在上述高頻電力施加步驟中，亦可變更第2高頻電力LF之脈衝周期。作為變更第2高頻電力LF之脈衝周期的手段，可舉出例如，當開口尺寸越小，令周期越短(也就是提高脈衝頻率)。亦即，在蝕刻之中期及後期，開口的尺寸法變得比設計尺寸更小。
(第2實施形態當中的効果)
以上，根據第2實施形態，以蝕刻對象膜上所形成之具有既定開口圖案的含金屬膜作為遮罩，藉由具有沉積性的處理氣體之電漿，對蝕刻對象膜進行蝕刻，有處理氣體的電漿存在這段期間，間歇性施加用以導入電漿中的離子之高頻電力(也就是，第2高頻電力LF)。也就是說，在未施加第2高頻電力LF之場合，對應處理氣體之沉積物沉積於含金屬膜上；在施加第2高頻電力LF之場合，由處理氣體的電漿讓蝕刻對象膜受蝕刻。藉此，由對應處理氣體之沉積物保護著含金屬膜，在此狀態下，對蝕刻對象膜進行蝕刻，因而抑制金屬從含金屬膜飛濺出去，避免了蝕刻受到附著於蝕刻對象膜的金屬所阻礙之事態。結果，可讓利用含金屬遮罩的蝕刻所形成之凹部的形狀得到改善。
再者，在上述第2實施形態中，顯示了執行蝕刻步驟與高頻電力施加步驟之例，但所揭示技術並不受此限定。例如，在蝕刻步驟之前，可更加執行圖案成形步驟：以具有既定開口圖案之遮罩膜作為遮罩，對蝕刻對象膜上所形成之含金屬膜，形成既定的開口圖案。遮罩膜，為例如二氧化矽膜、氮化矽膜、SiON膜、SiC膜或是SiOC膜。
另外，在具有既定開口圖案的含金屬膜之上有遮罩膜形成之場合，在蝕刻步驟之前，亦可更加執行預蝕刻步驟：以遮罩膜作為遮罩，對蝕刻對象膜進行蝕刻，直到含金屬膜頂面的至少一部分露出為止。在此場合，在預蝕刻步驟中，遮罩膜之蝕刻率，宜為蝕刻對象膜之蝕刻率的同等以下。藉此，能盡量抑制金屬從遮罩膜的下層即含金屬膜飛濺出去。在預蝕刻步驟中，第2高頻電力LF可為連續波，亦可為脈衝波。在第2高頻電力LF為脈衝波之場合，可對第2高頻電力LF進行開閉控制，亦可將第2高頻電力LF在High值與Low值之間進行調變。另外，亦可在預蝕刻步驟與蝕刻步驟之間，變更負載比。在變更負載比之場合，預蝕刻步驟之負載比亦可大於蝕刻步驟之負載比。亦即，在含金屬膜上有遮罩膜之場合，含金屬膜由遮罩膜所保護，因而亦可讓第2高頻電力LF的施加比例提高。
另外，在上述第2實施形態中，對於有蝕刻對象膜與具有既定開口圖案的含金屬膜依序疊層其上之晶圓W，執行一連串的處理，如此例示出，但晶圓W之構造並不受此限定。例如，亦可在含金屬膜上，保留讓含金屬膜圖案成形出既定開口圖案之際所使用之遮罩膜。
另外，在上述第2實施形態中，亦可對上部電極(氣體噴頭25)施加直流電壓DC。直流電壓DC，亦可為負的直流電壓DC。另外，在上述第2實施形態中，可供給直流電壓DC之連續波，亦可供給脈衝波。另外，在上述第2實施形態中，亦可以相對於其他脈衝波同步之方式，以脈衝狀施加第2高頻電力LF。其他脈衝波，亦可為第2高頻電力之脈衝波(以下適當稱為「LF脈衝」)。在上述第2實施形態中，例如，在未施加LF脈衝時，亦可供給負的直流電壓DC。例如未施加LF脈衝施加時(亦即，形成保護膜之時序)，氬等稀有氣體之正離子對上部電極濺 鍍，自上部電極排放出的矽與含氟的反應種產生反應，往腔室外排放出。藉此，讓含氟的反應種減少，發現了有效的保護膜沉積模式。另外，在上述第2實施形態中，亦可讓直流電壓DC之絕對值即時變動。例如，在上述第2實施形態中，亦可在蝕刻步驟時供給絕對值大於預蝕刻步驟時之直流電壓DC。
另外，在上述第2實施形態中，亦可變更第2高頻電力LF之負載比及/或第2高頻電力LF之頻率。例如，在預蝕刻步驟中，供給具有一定頻率之第2高頻電力LF；亦可在蝕刻步驟中，供給具有大於預蝕刻步驟時的頻率之第2高頻電力LF。
另外，在上述第2實施形態中，亦可以脈衝狀供給第1高頻電力HF。例如，在上述第2實施形態中，可對第1高頻電力HF進行開閉控制，亦可將第1高頻電力HF在High值與Low值之間進行調變。另外，在上述第2實施形態中，亦可使第1高頻電力HF之脈衝波與第2高頻電力LF之脈衝波同歩。另外，在上述第2實施形態中，第1高頻電力HF之脈衝波與第2高頻電力LF之脈衝波亦可不同歩。
另外，例如，在上述第2實施形態中，於高頻電力施加步驟，亦可使可變直流電源52連接氣體噴頭25，間歇性施加既定的直流電壓。具體來說，控制部100，亦可對第2高頻電源34及/或可變直流電源52進行脈衝控制。例如，控制部100，亦可在控制第2高頻電源34與可變直流電源52，間歇性施加既定的直流電壓，使得第2高頻電源34關閉之場合，讓可變直流電源52開啟；在第2高頻電源34開啟之場合，讓可變直流電源52關閉。在第2高頻電源34關閉之場合，當可變直流電源52開啟時，因離子對氣體噴頭25之衝突，讓氣體噴頭25所含矽的濺鍍量增加，使得含矽堆積物作為保護膜沉積於含金屬膜上。甚至，由離子對氣體噴頭25之衝突所排放出之矽，與含氟的反應種產生反應，往腔室10外排放出，使得含碳 沉積物作為保護膜沉積於含金屬膜上。結果，由含矽沉積物及含碳沉積物保護含金屬膜，因而更加抑制金屬從含金屬膜飛濺出去。
另外，在上述第2實施形態中，於高頻電力施加步驟，藉由包含流量各為固定的CF系氣體、含C及O的氣體、稀有氣體及含O氣體之處理氣體的電漿，讓含金屬膜形成保護膜，如此例示出，但所揭示技術並不受此限定。例如，亦可令CF系氣體之流量為固定，來變更含C及O的氣體(例如，CO)之流量。若CO增加，則容易引起以CF系氣體+CO→COF+CF自由基所示之反應，因而C比重較高之自由基增加，自由基對含金屬膜之附著量增加。另一方面，若CO之流量減少，或是變成0，則C比重較高之自由基減少，自由基對含金屬膜之附著量減少(凹部之沉積量增加)。另外，在上述第1實施形態中，亦可因應第2高頻電力LF之頻率，第2高頻電力LF之大小，直流電壓DC的脈衝波之周期，來變更CO之流量。例如，要調降第2高頻電力LF之頻率時，可以增加CO相對於第1處理氣體整體之流量比。另外，例如，要提高第2高頻電力LF之電力值時，可以增加CO相對於第1處理氣體整體之流量比。藉此，含金屬膜更加受到保護，因而在進行高深寬比的蝕刻之際，更加抑制金屬從含金屬膜遮罩飛濺出去。另外，例如在直流電壓DC為High值之場合，若增加CO之流量比，則F除去効果增強，含金屬膜上之沉積量增加。在直流電壓DC為Low值之場合，若減少CO之流量比，則F除去効果減弱，凹部之沉積量增加。另外，在上述第1實施形態中，亦可令含C及O之氣體的流量為固定，來變更CF系氣體的流量。
(實施例)
以下，針對第2實施形態當中的電漿蝕刻方法，舉出實施例，更加詳細說明。但是，第2實施形態當中的電漿蝕刻方法，並不限定於以下之實施例。
(比較例2)
在比較例2中，對於模擬晶圓W之工件，進行了蝕刻步驟。作為工件，使用具有以下構造者。另外，工件，係配置於形成有SiO2膜之測試用基板上，並於測試用基板之工件周圍，配置了WC之晶片。蝕刻步驟，係利用以下之條件所進行。
(工件)
蝕刻對象膜：SiO2膜
含金屬膜：WC膜
遮罩膜：SiO2膜
(蝕刻步驟)
處理氣體及流量：C4F6/CO/Ar/O2=10/300/1000/8sccm
壓力：4.0Pa(30mTorr)
第1高頻電力HF：100W，連續波
第2高頻電力LF：200W，連續波
對上部電極(氣體噴頭25)之直流電壓：-150V，連續波
處理時間：180秒
(實施例2)
在實施例2中，對於模擬晶圓W之工件，進行了蝕刻步驟，還在蝕刻步驟執行中，進行了間歇性施加第2高頻電力LF之高頻電力施加步驟。蝕刻步驟(及高頻電力施加步驟)，係利用以下之條件所進行。
(蝕刻步驟)
處理氣體及流量：C4F6/CO/Ar/O2=10/300/1000/8sccm
壓力：4.0Pa(30mTorr)
第1高頻電力HF：100W，連續波
第2高頻電力LF：1180W，脈衝波(頻率：0.1kHz，負載比：17%)
對上部電極(氣體噴頭25)之直流電壓：-150V，連續波
處理時間：235秒
(針對比較例2及實施例2之處理結果)
圖6顯示針對比較例2及實施例2之處理結果。在圖6中，顯示了針對處理前之工件、比較例2的蝕刻步驟進行後之工件、實施例2的蝕刻步驟(及高頻電力施加步驟)進行後之工件，分別將頂面(Top view)及剖面(X-section)予以放大的照片描圖。再者，在圖6中，「Initial」，表示處理前的工件。「As LF CW etch」，表示比較例2的蝕刻步驟進行後之工件。「As LF pulse etch」，表示實施例2的蝕刻步驟(及高頻電力施加步驟)進行後之工件。
另外，在圖6中，「Top CD」，表示所形成凹部之開口寬度；「CD bias」，表示凹部之開口寬度的縮小量。
如圖6所示，與在蝕刻步驟執行中連續施加第2高頻電力LF之比較例2相比，在蝕刻步驟執行中間歇性施加第2高頻電力LF之之實施例2，凹部之開口寬度的縮小量減少。另外，與比較例2相比，在實施例2中，可讓凹部側壁之角度更接近垂直。
有關以上的各實施形態，更揭示於以下的附註。
(附註1)
一種電漿蝕刻方法，其特徵在於包含：保護膜形成步驟：對於蝕刻對象膜上所形成之具有既定開口圖案的含金屬膜，藉由第1處理氣體來形成保護膜；及蝕刻步驟：以形成了該保護膜之該含金屬膜作為遮罩，藉由第2處理氣體之電漿對該蝕刻對象膜進行蝕刻。
(附註2)
如附註1所載之電漿蝕刻方法，其特徵在於，該保護膜形成步驟與該蝕刻步驟，要交互重複進行至少2次以上。
(附註3)
如附註1所載之電漿蝕刻方法，更包含預蝕刻步驟：在具有既定開口圖案的該含金屬膜之上有遮罩膜形成時，在該保護膜形成步驟之前，以該遮罩膜作為遮罩，對該蝕刻對象膜進行蝕刻，直到該含金屬膜頂面的至少一部分露出為止。
(附註4)
如附註1或2所載之電漿蝕刻方法，其特徵在於，更包含圖案成形步驟：在該保護膜形成步驟之前，以具有既定開口圖案之遮罩膜作為遮罩，對該蝕刻對象膜上所形成之含金屬膜，圖案成形出該既定開口圖案。
(附註5)
如附註3所載之電漿蝕刻方法，其特徵在於，在該預蝕刻步驟中，該遮罩膜之蝕刻率，低於該蝕刻對象膜之蝕刻率。
(附註6)
如附註1~5之中任1項所載之電漿蝕刻方法，其特徵在於，該蝕刻對象膜為二氧化矽膜、低介電常數膜或是氮化矽膜；該第1處理氣體包含C4F6、C4F8、C5F8、CHF3、CH2F2或是CH4；該第2處理氣體包含CF4或是C2F6。
(附註7)
如附註1~5之中任1項所載之電漿蝕刻方法，其特徵在於，該蝕刻對象膜為多晶矽膜；該第1處理氣體包含C4F6、C4F8、C5F8、CHF3、CH2F2或是CH4；該第2處理氣體包含Cl2或是NF3。
(附註8)
一種電漿蝕刻方法，其特徵在於包含：蝕刻步驟：以蝕刻對象膜上所形成之具有既定開口圖案的含金屬膜作為遮罩，藉由具有沉積性的處理氣體之電漿，對該蝕刻對象膜進行蝕刻；及高頻電力施加步驟：在該處理氣體的電漿產生之期間，間歇性施加用以導入該電漿中的離子之高頻電力。
(附註9)
如附註8所載之電漿蝕刻方法，更包含預蝕刻步驟：在具有既定開口圖案的該含金屬膜之上有遮罩膜形成時，在該蝕刻步驟之前，以該遮罩膜作為遮罩，對該蝕刻對象膜進行蝕刻，直到該含金屬膜頂面的至少一部分露出為止。
(附註10)
如附註8所載之電漿蝕刻方法，其特徵在於，更包含圖案成形步驟：在該蝕刻步驟之前，以具有既定開口圖案之遮罩膜作為遮罩，對該蝕刻對象膜上所形成之含金屬膜，圖案成形出該既定開口圖案。
(附註11)
如附註9所載之電漿蝕刻方法，其特徵在於，在該預蝕刻步驟中，該遮罩膜之蝕刻率，低於該蝕刻對象膜之蝕刻率。
(附註12)
如附註7~11之中任1項所載之電漿蝕刻方法，其特徵在於，該蝕刻對象膜為二氧化矽膜、低介電常數膜或是氮化矽膜；該處理氣體包含C4F6、C4F8、C5F8、CHF3、CH2F2。
(附註13)
如附註7~11之中任1項所載之電漿蝕刻方法，其特徵在於，該蝕刻對象膜為多晶矽膜；該處理氣體包含HBr。
(附註14)
如附註3~5、9~11之中任1項所載之電漿蝕刻方法，其特徵在於，該遮罩膜為二氧化矽膜、氮化矽膜、SiON膜、SiC膜或是SiOC膜。
(附註15)
如附註1~14之中任1項所載之電漿蝕刻方法，其特徵在於，該含金屬膜為WC膜或是TiN膜。
(附註16)
一種電漿蝕刻裝置，其特徵在於具有：腔室，用以對於有蝕刻對象膜與具有既定開口圖案的含金屬膜依序疊層其上之工件，進行電漿蝕刻處理；排氣部，用以使該腔室內減壓；氣體供給部，用以對該腔室內供給處理氣體；及控制部，執行保護膜形成步驟：對於該含金屬膜，藉由第1處理氣體來形成保護膜；及第1蝕刻步驟：以形成了該保護膜之該含金屬膜作為遮罩，藉由第2處理氣體之電漿對該蝕刻對象膜進行蝕刻。
(附註17)
一種電漿蝕刻裝置，其特徵在於具有：腔室，用以對於有蝕刻對象膜與具有既定開口圖案的含金屬膜依序疊層其上之工件，進行電漿蝕刻處理；排氣部，用以使該腔室內減壓；氣體供給部，用以對該腔室內供給處理氣體；及控制部，執行第2蝕刻步驟：以該含金屬膜作為遮罩，藉由具有沉積性的處理氣體之電漿，對該蝕刻對象膜進行蝕刻；及偏壓電力施加步驟：在蝕刻對象膜受蝕刻之期間，間歇性施加用以導入該電漿中的離子之偏壓電力。
S101~S105:步驟

Claims (9)

  1. 一種基板之電漿蝕刻方法，在具有載置基板的載置台、以及與該載置台相對向的上部電極之電漿處理裝置中，將基板電漿蝕刻，該基板之電漿蝕刻方法包含以下步驟：向該載置台上提供基板之步驟，該基板具有：包含二氧化矽膜之蝕刻對象膜、以及在該蝕刻對象膜上具有既定開口圖案的含金屬遮罩；第1步驟，向該載置台供給電漿產生用的高頻電力，而從包含氟碳化物氣體及含氧氣體之處理氣體產生電漿；及第2步驟，在從該處理氣體產生電漿之期間，間歇性施加用以導入該電漿中的離子之偏壓電力；在該第1步驟以及該第2步驟中，高頻電力未被供給至該上部電極；且該基板之電漿蝕刻方法包含以下階段：第1階段：在該第2步驟中，藉由不施加該偏壓電力，將防止該含金屬遮罩飛散之含氟碳化物保護膜，形成於該含金屬遮罩上；以及第2階段：在該第1階段之後，藉由施加該偏壓電力，在使金屬不從形成了該含氟碳化物保護膜之該含金屬遮罩飛散的狀態下，對該蝕刻對象膜進行蝕刻。
  2. 如申請專利範圍第1項之基板之電漿蝕刻方法，其中，在該含金屬遮罩之上形成有遮罩膜；該基板之電漿蝕刻方法更包含以下步驟：預蝕刻步驟，此預蝕刻步驟係在該第1步驟之前，以該遮罩膜作為遮罩，對該蝕刻對象膜進行蝕刻，直到該含金屬遮罩頂面的至少一部分露出為止。
  3. 如申請專利範圍第1項之基板之電漿蝕刻方法，更包含以下步驟：圖案成形步驟，此圖案成形步驟係在該第1步驟之前，以具有既定開口圖案之遮罩膜作為遮罩，對該含金屬遮罩，進行該既定開口圖案之圖案成形。
  4. 如申請專利範圍第1至3項中任一項之基板之電漿蝕刻方法，其中，在該第2步驟中，使該偏壓電力的頻率變動。
  5. 如申請專利範圍第1至3項中任一項之基板之電漿蝕刻方法，其中，在該第2步驟中，使該偏壓電力的脈衝周期變動。
  6. 如申請專利範圍第1至3項中任一項之基板之電漿蝕刻方法，其中，在該第2步驟中，向該上部電極施加直流電壓。
  7. 如申請專利範圍第6項之基板之電漿蝕刻方法，其中，在該第2步驟中，在未施加該偏壓電力時，向該上部電極施加負的直流電壓。
  8. 如申請專利範圍第1至3項中任一項之基板之電漿蝕刻方法，其中，在該第2步驟中，隨著該蝕刻對象膜之深寬比的提高，而降低該偏壓電力之頻率、或增加該偏壓電力的大小。
  9. 如申請專利範圍第1至3項中任一項之基板之電漿蝕刻方法，其中，在該第2步驟中，變更該偏壓電力的負載比及/或該偏壓電力的頻率。
TW107138706A 2017-11-07 2018-11-01 基板之電漿蝕刻方法 TWI789449B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017214313A JP6833657B2 (ja) 2017-11-07 2017-11-07 基板をプラズマエッチングする方法
JP2017-214313 2017-11-07

Publications (2)

Publication Number Publication Date
TW201923900A TW201923900A (zh) 2019-06-16
TWI789449B true TWI789449B (zh) 2023-01-11

Family

ID=66328877

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107138706A TWI789449B (zh) 2017-11-07 2018-11-01 基板之電漿蝕刻方法

Country Status (5)

Country Link
US (2) US10854470B2 (zh)
JP (1) JP6833657B2 (zh)
KR (1) KR20190051817A (zh)
CN (2) CN116705602A (zh)
TW (1) TWI789449B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7308110B2 (ja) * 2019-09-17 2023-07-13 東京エレクトロン株式会社 シリコン酸化膜をエッチングする方法及びプラズマ処理装置
GB201919220D0 (en) 2019-12-23 2020-02-05 Spts Technologies Ltd Method of plasma etching
CN111739795B (zh) * 2020-06-24 2023-08-18 北京北方华创微电子装备有限公司 刻蚀方法
CN117223091A (zh) * 2022-04-11 2023-12-12 株式会社日立高新技术 等离子处理方法
CN117546276A (zh) * 2022-04-18 2024-02-09 株式会社日立高新技术 等离子体处理方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012142495A (ja) * 2011-01-05 2012-07-26 Ulvac Japan Ltd プラズマエッチング方法及びプラズマエッチング装置
US20170178899A1 (en) * 2015-12-18 2017-06-22 Lam Research Corporation Directional deposition on patterned structures

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4153606B2 (ja) * 1998-10-22 2008-09-24 東京エレクトロン株式会社 プラズマエッチング方法およびプラズマエッチング装置
JP4176365B2 (ja) 2002-03-25 2008-11-05 東京エレクトロン株式会社 プラズマエッチング方法
US6942813B2 (en) * 2003-03-05 2005-09-13 Applied Materials, Inc. Method of etching magnetic and ferroelectric materials using a pulsed bias source
JP6127535B2 (ja) * 2012-02-03 2017-05-17 大日本印刷株式会社 ナノインプリント用テンプレートの製造方法
JP2014225501A (ja) * 2013-05-15 2014-12-04 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP6185305B2 (ja) * 2013-06-28 2017-08-23 東京エレクトロン株式会社 プラズマエッチング方法およびプラズマエッチング装置
JP6512962B2 (ja) * 2014-09-17 2019-05-15 東京エレクトロン株式会社 プラズマ処理装置
US9806252B2 (en) * 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9543148B1 (en) * 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US9824896B2 (en) * 2015-11-04 2017-11-21 Lam Research Corporation Methods and systems for advanced ion control for etching processes
JP2017098323A (ja) 2015-11-19 2017-06-01 東京エレクトロン株式会社 プラズマエッチング方法
US9991128B2 (en) * 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma
US10629435B2 (en) * 2016-07-29 2020-04-21 Lam Research Corporation Doped ALD films for semiconductor patterning applications
US10128116B2 (en) * 2016-10-17 2018-11-13 Lam Research Corporation Integrated direct dielectric and metal deposition
US11062897B2 (en) * 2017-06-09 2021-07-13 Lam Research Corporation Metal doped carbon based hard mask removal in semiconductor fabrication

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012142495A (ja) * 2011-01-05 2012-07-26 Ulvac Japan Ltd プラズマエッチング方法及びプラズマエッチング装置
US20170178899A1 (en) * 2015-12-18 2017-06-22 Lam Research Corporation Directional deposition on patterned structures

Also Published As

Publication number Publication date
US20190139781A1 (en) 2019-05-09
TW201923900A (zh) 2019-06-16
KR20190051817A (ko) 2019-05-15
CN116705602A (zh) 2023-09-05
JP2019087626A (ja) 2019-06-06
US10854470B2 (en) 2020-12-01
CN109755123B (zh) 2023-08-11
US20210050222A1 (en) 2021-02-18
CN109755123A (zh) 2019-05-14
JP6833657B2 (ja) 2021-02-24

Similar Documents

Publication Publication Date Title
TWI789449B (zh) 基板之電漿蝕刻方法
TWI731101B (zh) 蝕刻處理方法
TWI618145B (zh) 電漿蝕刻方法及電漿蝕刻裝置
TWI665726B (zh) 電漿蝕刻方法及電漿蝕刻裝置
KR101029947B1 (ko) 플라즈마 에칭 성능 강화를 위한 방법
KR102515764B1 (ko) 에칭 처리 방법
KR102663567B1 (ko) 플라즈마 에칭 방법
JP2008078515A (ja) プラズマ処理方法
TWI766866B (zh) 蝕刻方法
TWI811409B (zh) 電漿處理方法及電漿處理裝置
TWI436419B (zh) A plasma etch method and a computer readable memory medium
WO2003056617A1 (fr) Procede de gravure et dispositif de gravure au plasma
JP7278456B2 (ja) プラズマ処理装置
TW202129756A (zh) 基板處理方法及基板處理裝置
JP7418632B2 (ja) プラズマ処理装置
JP7145819B2 (ja) エッチング方法