TWI712120B - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置，是面朝下安裝之晶片尺寸封裝型的半導體裝置，具有電晶體元件與複數個第1電阻元件，前述電晶體元件具有第1電極、第2電極、及控制第1電極與第2電極之間的導通狀態之控制電極，且前述半導體裝置將複數個第1電阻元件的全部的其中一邊的電極電連接到第2電極，並具有對複數個第1電阻元件的全部的另一邊的任一個電極進行接觸連接之1個以上的外部電阻端子、電連接於第1電極之外部第1端子、及電連接於控制電極之外部控制端子，又，1個以上的外部電阻端子、外部第1端子、及外部控制端子是形成於半導體裝置的表面之外部連接端子。

Description

半導體裝置
發明領域 本揭示是有關於一種半導體裝置，特別是有關於一種CSP(Chip Size Package，晶片尺寸封裝)型的半導體裝置。
發明背景 具有1個電晶體元件、與限制放電時的電流之1個電阻元件的放電控制用之半導體裝置是以往就已知的(參照例如專利文獻1)。 先前技術文獻
專利文獻 專利文獻1：國際公開第WO2015/166654號公報
發明概要 發明欲解決之課題 在上述以往的半導體裝置中，由於放電電流控制用的電阻元件僅有1個，因此半導體裝置上的放電控制時的發熱部位是成為僅配置有電阻元件的局部區域。在這種情況下，有下述情形：該局部區域的溫度高出半導體裝置的容許動作溫度而破壞半導體裝置。又，即便在對產生的熱進行散熱的情形下，由於在局部區域產生的熱不容易傳熱到其周邊區域，因此散熱效率不佳。
於是，本揭示的目的在於提供一種讓放電控制時的電阻元件的發熱最高溫度比以往更降低，又，比以往更有效率地進行散熱之半導體裝置。 用以解決課題之手段
本揭示之半導體裝置是面朝下安裝之晶片尺寸封裝型的半導體裝置，具有電晶體元件與複數個第1電阻元件，前述電晶體元件具有第1電極、第2電極、及控制前述第1電極與前述第2電極之間的導通狀態之控制電極，且前述半導體裝置將前述複數個第1電阻元件的全部的其中一邊的電極電連接到前述2電極，並具有對前述複數個第1電阻元件的全部的另一邊的任一個電極進行接觸連接之1個以上的外部電阻端子、電連接於前述第1電極之外部第1端子、及電連接於前述控制電極之外部控制端子，又，前述1個以上的外部電阻端子、前述外部第1端子、及前述外部控制端子是形成於前述半導體裝置的表面之外部連接端子。
依據此構成，由於是並列地具有複數個成為發熱源的第1電阻元件，因此在放電控制時，可以將發熱部位分散在配置有複數個第1電阻元件的位置上，且各第1電阻元件中的發熱最高溫度會比以往更降低。據此，變得可避免放電控制時的半導體裝置的損壞，並且比以往更有效率地對半導體裝置的發熱進行散熱。 發明效果
依據本揭示之半導體裝置，變得可避免放電控制時的半導體裝置的破壞，並且比以往更有效率地對半導體裝置的發熱進行散熱。
用以實施發明之形態 在以下所說明之實施形態皆為顯示本揭示之一具體例的實施形態。在以下的實施形態中所示的數值、形狀、材料、構成要素、構成要素的配置位置及連接形態等只是一個例子，要旨並非用於限定本揭示。又，以下的實施形態的構成要素之中，針對沒有記載在表示最上位概念之獨立請求項中的構成要素，是作為任意之構成要素來說明。
在本揭示中，所謂「A與B電連接」包含下述情況：將A與B透過配線來直接地連接之情況、將A與B在不透過配線的情形下直接地連接之情況、及將A與B透過電阻成分(電阻元件、電阻配線)來間接地連接之情況。 (實施形態) ＜具備縱型MOS電晶體之構成＞
以下說明本實施形態之半導體裝置1之構成。半導體裝置1可為內置1個縱型MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體、與複數個電阻元件之CSP晶片，亦可為BGA(Ball Grid Array，球柵陣列)型、LGA(Land Grid Array，平面網格陣列)型、或其他型的CSP晶片。
上述縱型MOS電晶體為功率電晶體，且為所謂溝槽式MOS型FET(Field Effect Transistor，場效電晶體)。
圖1是半導體裝置1的外觀圖。
如圖1所示，半導體裝置1在其表面具備外部第1端子10、外部第2端子20、外部電阻端子30A~30F(以下，有時會記載為外部電阻端子30)、及外部控制端子40來作為外部連接端子。半導體裝置1是藉由進行面朝下安裝，而將上述外部連接端子接合於安裝基板的安裝面。
圖2是半導體裝置1的電路圖。
如圖2所示，除了上述外部連接端子外，半導體裝置1還具備縱型MOS電晶體即電晶體元件100、第1電阻元件110A~110F(以下，有時會記載為第1電阻元件110)、及ESD保護用之齊納二極體190，並且在電晶體元件100上作為寄生元件而於源極汲極之間存在內接二極體(body diode)BD。
第1電阻元件110的全部的其中一邊的電極是電連接到外部第2端子20。第1電阻元件110的全部的另一邊的電極可各自以1對1的方式電連接到相對應之外部電阻端子30，亦可互相電短路。
圖3是半導體裝置1的上表面透視圖，圖4是從圖3中的A1-A2線中的截斷面觀看之半導體裝置1的截面圖。
以下，使用圖3、圖4說明半導體裝置1的內部構成。
如圖4及圖3所示，半導體裝置1是包含半導體基板51、第1低濃度雜質層52、高濃度雜質層57、絕緣層61、鈍化層62、金屬層71、電晶體元件100、汲極外部電極21、電阻電極31、第1電阻元件110、及金屬配線120~123而構成。
半導體基板51亦可由包含第1導電型的雜質之矽所構成，而為例如N型的矽基板，在此，是設為第1導電型為N型、第2導電型為P型。
第1低濃度雜質層52是接觸於半導體基板51的上表面(圖4中的上側主面)所形成，且包含濃度比半導體基板51之第1導電型的雜質之濃度更低的第1導電型的雜質。第1低濃度雜質層52亦可例如藉由磊晶成長(epitaxial growth)而形成於半導體基板51上。
高濃度雜質層57是接觸於半導體基板51的上表面而形成，並且包含濃度比第1低濃度雜質層52的第1導電型的雜質的濃度更高的第1導電型的雜質，並且形成於第1低濃度雜質層52的汲極提升區域160。高濃度雜質層57亦可藉由在汲極提升區域160注入第1導電型的雜質而形成。
再者，高濃度雜質層57在半導體裝置1中並非必須，此部分亦可為第1低濃度雜質層52，在該情況下，變得不需要第1導電型的雜質的追加注入步驟，而可以用低成本的方式製造半導體裝置1。
絕緣層61是接觸於第1低濃度雜質層52的上表面而形成之絕緣層，可為二氧化矽、亦可藉由CVD(Chemical Vapor Deposition，化學氣相沉積)法而形成。
鈍化層62是形成於半導體裝置1的表面之保護層，可為氮化矽，亦或藉由CVD法而形成。
金屬層71是接觸於半導體基板51的下表面(圖4中的下側主面)而形成，且是以金屬材料所構成。
電晶體元件100是形成於電晶體元件區域150，並且具有作為源極電極而作用的第1電極11(以下，有時記載為源極電極)、作為汲極電極而作用的半導體基板51(以下，有時記載為汲極電極)、及作為控制第1電極11(源極電極)與半導體基板51(汲極電極)之間的導通狀態的控制電極而作用的閘極導體55。
於電晶體元件區域150的第1低濃度雜質層52形成有包含與第1導電型相異的第2導電型的雜質之基體(body)區域53。在基體區域53形成有包含第1導電型的雜質之源極區域54、閘極導體55、及閘極絕緣膜56。
第1電極11是接觸連接於源極區域54及基體區域53，其上表面是通過鈍化層62的開口而於半導體裝置1的表面露出作為外部第1端子10。
汲極外部電極21是接觸連接於高濃度雜質層57，其上表面是通過鈍化層62的開口而於半導體裝置1的表面露出作為外部第2端子20。
電阻電極31(31A~31F)是接觸連接於第1電阻元件110(110A~110F)的另一邊的電極，其上表面是通過鈍化層62的開口而於半導體裝置1的表面露出作為外部電阻端子30(30A~30F)。在此，電阻電極31、第1電阻元件110、及外部電阻端子30各自為複數，且各自為1對1對應。又，各電阻電極31彼此亦可通過金屬配線122而電連接。
第3電極41(參照圖3)(以下，有時記載為閘極電極)是通過金屬配線121(參照圖3)而電連接到閘極導體55(參照圖4)。第3電極41的上表面是通過鈍化層62的開口而於半導體裝置1的表面露出作為外部控制端子40。
第1電阻元件110是形成於絕緣層61內，且是由注入有雜質之多晶矽所構成，亦可藉由例如CVD法而形成。多晶矽的薄膜電阻可藉由雜質的種類或劑量等而決定。
金屬配線120(120A~120F)的每一個是形成於絕緣層61之上，且電連接汲極外部電極21與第1電阻元件110(110A~110F)的每一個的其中一邊的電極。
在圖3中，是將齊納二極體190圖示為齊納二極體區域170，且將其中一邊的電極通過金屬配線123而電連接於第1電極11，並將另一邊的電極電連接於第3電極41。
第1電極11、汲極外部電極21、電阻電極31、第3電極41、金屬層71及金屬配線120~123，作為未被限定的一例，亦可以包含鋁、銅、金、及銀之中的任1個以上的金屬材料所構成。
上述之半導體裝置1雖然是第1導電型為N型，第2導電型為P型之構成，但本實施的形態之半導體裝置並未限定為該構成，亦可為第1導電型為P型、第2導電型為N型之構成。該情況下，在源極汲極間作為寄生元件而存在之內接二極體的正向的方向，是與半導體裝置1的內接二極體BD的正向的方向成為相反。又，第1導電型的雜質亦可為例如砷、磷，第2導電型的雜質亦可為例如硼。
上述之半導體裝置1是相對於複數個第1電阻元件110，而具備相同數量的複數個外部電阻端子30及相同數量的電阻電極31之構成。本實施形態之半導體裝置並非限定於此構成，只要相對於複數個第1電阻元件110，具有1個以上的外部電阻端子30及外部電阻端子30的數量以下的電阻電極31即可。例如上述半導體裝置1(第1電阻元件110的數量為6)的情況，只要外部電阻端子30的數量為1~5、或7以上，電阻電極31的數量是外部電阻端子30以下即可。此時，第1電阻元件110的另一邊的電極只要接觸連接於電阻電極31的任一個即可。此外，在後述之圖5中例示有第1電阻元件510A~510J(以下，有時記載為電阻元件510)、外部電阻端子430A~430E(以下，有時記載為外部電阻端子430)、及電阻電極431A~430C(以下，有時記載為電阻電極431)的數量關係。
在半導體裝置1的平面視角下，上述之半導體裝置1雖然外部連接端子30的形狀為圓形，但本實施形態之半導體裝置並不限定為圓形，外部連接端子的形狀亦可為長圓形、多角形等。
藉由上述構成，半導體裝置1可以在閘極電極的電位相對於源極電極的電位成為閾值以上，電晶體元件100成為導通狀態時(以下，有時記載為導通時)，讓導通電流從外部電阻端子30往外部第1端子10流動。此導通電流的路徑是成為下述路徑：從外部電阻端子30往外部第1端子10依序通過電阻電極31、第1電阻元件110、金屬配線120、汲極外部電極21、高濃度雜質層57、半導體基板51、第1低濃度雜質層52、基體區域53、源極區域54、第1電極11。此時，因為於第1電阻元件110流動的電流是分流到複數個第1電阻元件110的每一個，所以可將導通時的發熱部位分散於配置有各第1電阻元件110的位置，各第1電阻元件中的發熱最高溫度會因應於導通電流的分流程度而變低。從而，根據半導體裝置1，可以降低導通時的發熱最高溫度、或有效率地進行散熱。
又，第1電阻元件110與金屬配線120接觸連接的區域、及第1電阻元件110與電阻電極31接觸連接的區域稱為觸點111，並在圖3中對各個畫上共同的陰影線來圖示。由於第1電阻元件110的另一邊的電極是以觸點111來直接地接觸連接於電阻電極31，因此可以將在第1電阻元件110所產生的發熱，從以金屬材料所構成的電阻電極31通過外部電阻端子30，並以僅金屬材料的導熱路徑來傳送到安裝基板。從而，根據半導體裝置1，可以將導通時產生的發熱有效率地散熱。
各第1電阻元件110的全部的另一邊的電極是在半導體裝置1內互相電短路。從而，根據半導體裝置1，即便外部電阻端子30之中的一部分的外部電阻端子30因安裝不良狀況等而成為相對於安裝基板接合斷開的不良狀態時，仍可確保設定在外部第1端子10與外部電阻端子30之間的放電控制所需要的電阻值。
各第1電阻元件110的電阻值宜為相同。藉此，可以將在各第1電阻元件110所產生的發熱量均等化，且使各第1電阻元件中的發熱最高溫度一起維持在最低值。從而，根據半導體裝置1，可以降低導通時的發熱最高溫度、或有效率地進行散熱。在此，所謂電阻值為相同是指在製造步驟中的完成度的變化的範圍內為相同。
在半導體裝置1的平面視角下，各外部電阻端子30是以外部第2端子20為中心放射狀地配置。在此，所謂放射狀地配置是指在半導體裝置1的平面視角下，從內側朝向外側，於內側配置外部第2端子20，並於外側配置外部電阻端子30之狀態。在這種情況下，由於在第1電阻元件110所產生的熱是從以觸點111所接觸連接的電阻電極31通過外部電阻端子30，往安裝基板之更寬廣的面積區域分散散熱，因此可抑制熱聚集在半導體裝置1內的一部分的部位之情形。從而，根據半導體裝置1，可以將導通時產生的發熱有效率地散熱。除此之外，後述之圖5中，例示有外部第2端子420與外部電阻端子430A~430E(以下，有時記載為外部電阻端子430)的配置位置關係。
再者，作為放射狀地配置的條件，只要放射狀配置對象物(在此是外部電阻端子30)的半數以上滿足放射配置條件即可，關於之後的放射狀配置記載也是適用與此相同的滿足條件。
在半導體裝置1的平面視角下，各第1電阻元件110是以外部第2端子20為中心放射狀地配置。藉此，變得可讓在第1電阻元件110的區域所產生的熱在半導體裝置1之更寬廣的面積區域產生，而可抑制熱聚集在半導體裝置1內的一部分的部位之情形。從而，根據半導體裝置1，可以比以往更加抑制導通時產生的發熱，又，有效率地進行散熱。除此之外，也例示於後述之圖5所圖示之外部第2端子420與第1電阻元件510A~510J(以下有時記載為電阻元件510)的配置位置關係。
在半導體裝置1的平面視角下，至少1個外部電阻端子30與半導體裝置1的外周邊的最短距離亦可為已接觸連接於包含該外部電阻端子30之電阻電極31的第1電阻元件110與半導體裝置1的外周邊的最短距離以下。藉此，可抑制熱聚集於半導體裝置1內之情形。從而，根據半導體裝置1，可以將導通時產生的發熱有效率地散熱。
在半導體裝置1的平面視角下，至少1個外部電阻端子30的中心點與半導體裝置1的外周邊的最短距離，亦可為已接觸連接於包含該外部電阻端子30之電阻電極31的第1電阻元件110的中心點與半導體裝置1的外周邊的最短距離以下。藉此，可抑制熱聚集於半導體裝置1內之情形。從而，根據半導體裝置1，可以將導通時產生的發熱有效率地散熱。
在半導體裝置1的平面視角下，外部第2端子20是配置在比其他的外部連接端子更中央側。(只要外部第2端子20的四方為其他的外部連接端子即可。)在安裝基板對半導體裝置1進行迴焊安裝時，會有下述情況：因安裝步驟中的加熱而產生半導體裝置1的晶片翹曲。此晶片翹曲是因為構成金屬層71之金屬的線膨張係數，比構成半導體基板51或第1低濃度雜質層52等之矽的線膨張係數更大而產生，並且成為半導體裝置1的中央側往遠離安裝基板的方向的翹曲。其結果，在與安裝基板的接合部分上產生空隙不良的可能性，為配置於半導體裝置1的中央側之外部連接端子變得比配置於外周側之外部連接端子更高。另一方面，外部第2端子20是如後述之圖15的應用電路例所示地，並無在實際的應用電路中使用的情形。從而，藉由在半導體裝置1的平面視角下，外部第2端子20配置在比其他的外部連接端子更中央側，在未將外部第2端子20在應用電路中使用的情況下，即使在進行迴焊安裝時在半導體裝置1的中央側外部端子的接合部分上產生空隙不良，仍然可以消除作為應用電路的實際損害。除此之外，也例示於後述之圖5所圖示的外部第2端子420、外部第1端子410A~410B、外部控制端子440、及外部電阻端子430的配置位置關係中。
可考量為：只要設為可將作為發熱源之複數個第1電阻元件110各自1對1對應於獨立的外部電阻端子30而相鄰配置，即可利用半導體裝置所具備之外部電阻端子30的數量、與外部第1端子10、外部第2端子20以及外部控制端子40(以下，有時將此等3個外部連接端子一併記載為外部非電阻端子)的數量的關係來決定散熱性。亦即，可說是：作為實質的分散發熱源之外部電阻端子30的數量較多者，散熱效果較高。為了簡單地考察，而假設為將外部連接端子於半導體裝置表面配置成行列狀，且作為最少的外部連接端子構成，並對2行2列之4端子的情況進行檢討。在此情況下，適用後述之未具備外部第2端子20的構成，只要將外部電阻端子30的數量設為2、外部非電阻端子數量設為2(外部第1端子10與外部控制端子40)，即可以進行整合。在此情況下，變得可將外部電阻端子30(相鄰配置的第1電阻元件110也同時)配置於半導體裝置的平面視角面積的約1/2的區域中。(在以佔有的外部連接端子數比，來考慮半導體裝置的平面視角下面積中的區域面積的情況下)，由於在以往的半導體裝置中，是外部連接端子數為4個，且將放電電流控制用的電阻元件相鄰配置之外部電阻端子為1個，因此即便在此情況下，也可以降低導通時的發熱最高溫度，又，有效率地進行散熱。
又，由於上述之半導體裝置1的情況是外部連接端子數為9個，外部電阻端子30的數量為6個，因此半導體裝置1的平面視角下面積的約2/3的區域中配置有外部電阻端子30，而可以進一步降低導通時的發熱最高溫度，又，進一步有效率地進行散熱。 ＜第1電阻元件與外部電阻端子未以1對1方式對應的構成＞
圖5是本實施的形態之半導體裝置1E的上表面透視圖，圖6是半導體裝置1E的電路圖。
以下，關於半導體裝置1E，針對與半導體裝置1同樣的構成要件，是視為已說明完畢，並分派相同的符號而省略其詳細的說明，且以和半導體裝置1的相異點為中心來說明。
在圖5及圖6中，外部第1端子410A~410B、外部第2端子420、外部控制端子430、外部電阻端子440，除了其形狀以外，是各自與半導體裝置1之外部第1端子10、外部第2端子20、外部電阻端子30、外部控制端子40為同樣的外部連接端子。
在半導體裝置1E的平面視角下，各外部電阻端子430是以外部第2端子420為中心放射狀地配置。
各第1電阻元件510是與半導體裝置1之第1電阻元件110同樣的電阻元件，並且在半導體裝置1E的平面視角下，是以外部第2端子420為中心放射狀地配置。
在半導體裝置1E的平面視角下，外部第2端子420是配置在比其他的外部連接端子更靠近半導體裝置1E的中央側。
第1電極411A~411B、汲極外部電極421、電阻電極431A~431C、第3電極441，除了其形狀以外，是各自與半導體裝置1之第1電極11、汲極外部電極21、電阻電極31、第3電極41為同樣的電極。
電晶體元件區域550、汲極提升區域560、齊納二極體區域570是各自與半導體裝置1的電晶體元件區域150、汲極提升區域160、齊納二極體區域170為同樣的區域。
金屬配線520A~520B、521、522、523是各自與半導體裝置1的金屬配線120、121、122、及123為同樣的配線，觸點511是與半導體裝置1的觸點111為同樣的觸點。
如圖6所示，半導體裝置1E是第1電阻元件510、外部電阻端子430、及電阻電極431的每一個未以1對1方式對應之例子，其中第1電阻元件510的數量為10個，外部電阻端子430的數量為5個，電阻電極431的數量為3個。具體而言，是第1電阻元件510A與外部電阻端子430A相對應、第1電阻元件510B~510D與外部電阻端子430B相對應、第1電阻元件510E~510F與外部電阻端子430C相對應、第1電阻元件510G與外部電阻端子430D相對應、第1電阻元件510H~510J與外部電阻端子430E相對應。又，第1電阻元件510與電阻電極431的關係是：以觸點511來接觸連接電阻電極431A與第1電阻元件510A~510D、電阻電極431B與第1電阻元件510E~510F、電阻電極431C與第1電阻元件510G~510J。
在上述半導體裝置1E的構成中，與半導體裝置1同樣地，可以降低導通時的發熱最高溫度，又，有效率地進行散熱。
此外，由於外部電阻端子430B、430C、及430E的平面視角下形狀為長圓型狀，因此與圓形狀的情況作比較為端子面積較大，而可以更可有效率地進行散熱。 ＜具備橫型MOS電晶體的構成＞
雖然上述半導體裝置1為具備作為縱型MOS電晶體之電晶體元件100的構成，但本實施形態之半導體裝置並不限定於電晶體元件為縱型MOS電晶體之構成。
圖7為本實施形態之半導體裝置1A的截面圖。
半導體裝置1A是從半導體裝置1將為縱型MOS電晶體之電晶體元件100，變更成為橫型MOS電晶體之電晶體元件100A的構成。
以下，針對與半導體裝置1同樣的構成要件是視為已經說明完畢，並分派相同符號而省略其詳細的說明，且以和半導體裝置1的相異點為中心來說明。
半導體裝置1A的外觀是與圖1中所圖示之半導體裝置1同樣的外觀。又，半導體裝置1A在與圖3中所圖示的半導體裝置1同樣的位置上具備外部第1端子10、外部第2端子20、外部電阻端子30、外部控制端子40、第1電阻元件110、及ESD保護用的齊納二極體190。
如圖7所示，半導體裝置1A是包含半導體基板81、絕緣層61、鈍化層62、金屬層71、電晶體元件100A、電阻電極31、第1電阻元件110、及金屬配線120而構成。
半導體基板81亦可包含第2導電型的雜質，並由矽所構成，而為例如P型的矽基板，在此，是設為第1導電型為N型、第2導電型為P型。
電晶體元件100A具有第1電極11、汲極外部電極21、閘極導體84、源極內部電極82、及汲極內部電極83。
源極內部電極82是形成於半導體基板81的內部之第1導電型的擴散層，並且是接觸連接於第1電極11，亦可為例如以在半導體基板81的一部分的區域中注入第1導電型的雜質的方式來形成。
汲極內部電極83是形成於半導體基板81的內部之第1導電型的擴散層，並且是接觸連接於汲極外部電極21，亦可為例如以在半導體基板81的一部分的區域中注入第1導電型的雜質的方式來形成。
閘極導體84是與半導體基板81之上的薄膜狀的絕緣層61的上表面相接，並且形成於半導體裝置1A的平面視角下的源極內部電極82與汲極內部電極83之間，且由注入有第1導電型的雜質的多晶矽所構成，並通過金屬配線121而電連接於第3電極41(參照圖3)。閘極導體84為與半導體裝置1的閘極導體55同樣的控制電極。
藉由上述構成，與半導體裝置1同樣地，半導體裝置1A可以在電晶體元件100A為導通狀態的情況下，讓電流從外部電阻端子30往外部第1端子10流動。此時的電流路徑是成為下述路徑：從外部電阻端子30往外部第1端子10依序通過電阻電極31、第1電阻元件110、金屬配線120、汲極外部電極21、汲極內部電極83、半導體基板81、源極內部電極82、第1電極11。
上述之半導體裝置1A雖然是第1導電型為N型，第2導電型為P型之構成，但本實施的形態之半導體裝置並未限定為該構成，亦可為第1導電型為P型、第2導電型為N型之構成。 ＜具備第2電阻元件之構成＞
雖然上述之半導體裝置1是在導通電流路徑內具備第1電阻元件之構成，但本實施形態之半導體裝置亦可為進一步具備第2電阻元件之構成。
圖8為本實施形態之縱型MOS電晶體型的半導體裝置1F的截面圖。
以下，關於半導體裝置1F，針對與半導體裝置1同樣的構成要件，是視為已經說明完畢，並分派相同符號而省略其詳細的說明，且以和半導體裝置1的相異點為中心來說明。
如圖8所示，半導體裝置1F是相對於半導體裝置1的構成，將高濃度雜質層57變更成第2電阻元件610而構成。
第2電阻元件610是接觸連接於半導體基板51、或第1低濃度雜質層52之上而形成，且由包含濃度比半導體基板51的第1導電型的雜質的濃度更低的第1導電型的雜質之第2低濃度雜質層所構成。由於第2電阻元件610是在汲極外部電極21的下方與汲極外部電極21接觸連接而形成，因此不會有因第2電阻元件610的追加設置所造成的半導體裝置1F的面積增加。又，第2電阻元件610亦可由包含雜質之多晶矽所構成。
半導體裝置1F的導通電流的路徑是成為下述路徑：從外部電阻端子30往外部第1端子10依序通過電阻電極31、第1電阻元件110、金屬配線120、汲極外部電極21、第2電阻元件610、半導體基板51、第1低濃度雜質層52、基體區域53、源極區域54、第1電極11。由於導通時的發熱部位是成為第1電阻元件110與第2電阻元件610之雙方，因此與半導體裝置1相比可以進一步分散發熱部位，並進一步降低導通時的發熱最高溫度，又，進一步有效率地進行散熱。
所期望的是，各第1電阻元件110的電阻值為相同，且將第2電阻元件610的電阻值設為第1電阻元件110的數量倍之值。藉此，可以將以各第1電阻元件110的電阻值所產生的發熱量、與在第2電阻元件610產生的發熱量均等化，且將各第1電阻元件110及第2電阻元件610中的發熱最高溫度一起維持在最低值。
圖9為本實施形態之橫型MOS電晶體型的半導體裝置1G的截面圖。
以下，關於半導體裝置1G，針對與半導體裝置1A同樣的構成要件，是視為已經說明完畢，並分派相同符號而省略其詳細的說明，且以和半導體裝置1A的相異點為中心來說明。
如圖9所示，半導體裝置1G是相對於半導體裝置1A的構成而追加第2電阻元件710而構成。
第2電阻元件710是在半導體基板81的內部的汲極內部電極83、與閘極導體84的正下方部分之間，與汲極內部電極83相接而形成於源極內部電極82側，並且由包含濃度比汲極內部電極83的第1導電型的雜質的濃度更低的第1導電型的雜質之低濃度雜質層所構成。
半導體裝置1G的導通電流的路徑是成為下述路徑：從外部電阻端子30往外部第1端子10依序通過電阻電極31、第1電阻元件110、金屬配線120、汲極外部電極21、汲極內部電極83、第2電阻元件710、半導體基板81、源極內部電極82、第1電極11。由於導通時的發熱部位是成為第1電阻元件110與第2電阻元件710之雙方，因此與半導體裝置1A相比可以進一步分散發熱部位，並進一步降低導通時的發熱最高溫度，又，進一步有效率地進行散熱。
所期望的是，各第1電阻元件110的電阻值為相同，且將第2電阻元件710的電阻值設為第1電阻元件110的數量倍之值。藉此，可以將以各第1電阻元件110的電阻值所產生的發熱量、與在第2電阻元件710產生的發熱量均等化，且將各第1電阻元件110及第2電阻元件710中的發熱最高溫度一起維持在最低值。
上述構成之半導體裝置1G，雖然是將第2電阻元件710與汲極內部電極83相接來追加形成於源極內部電極82側之構成，但亦可與汲極內部電極83置換而在汲極內部電極83的位置構成。 ＜不具備外部第2端子之構成＞
雖然上述半導體裝置1F是具備外部第2端子20之構成，但本實施形態之半導體裝置並不限定為具備外部第2端子20之構成。
圖10為半導體裝置1H的上表面透視圖。
以下，關於半導體裝置1H，針對與半導體裝置1F同樣的構成要件，是視為已經說明完畢，並分派相同符號而省略其詳細的說明，且以和半導體裝置1F的相異點為中心來說明。
在圖10中，外部第1端子810、外部電阻端子830A~830G(以下，有時記載為外部電阻端子830)、外部控制端子840，是各自與半導體裝置1F之外部第1端子10、外部電阻端子30、外部控制端子40為同樣的外部連接端子。
第1電極811、電阻電極831A~831G(以下，有時記載為電阻電極831)、第3電極841，是各自與半導體裝置1F之第1電極11、電阻電極31、第3電極41為同樣的電極。
電晶體元件區域950、齊納二極體區域970，是各自與半導體裝置1F之電晶體元件區域150、齊納二極體區域170為同樣的區域。
金屬配線921、922A~922F、923，是各自與半導體裝置1F之金屬配線121、122、123為同樣的配線。
如圖10所示，半導體裝置1H是從半導體裝置1F消除外部第2端子20之量，而增加有1個外部電阻端子830。
圖11是在圖10中的B1-B2線的截斷面所見之半導體裝置1H的截面圖。
如圖11所示，半導體裝置1H是包含半導體基板51、第1低濃度雜質層52、絕緣層61、鈍化層62、金屬層71、電晶體元件100C、電阻電極831(在831A~831G當中，在圖11中是僅顯示831A~831B)、第1電阻元件910(在910A~910G當中，在圖11中是僅顯示910A~910B)、及第2電阻元件930(在930A~930G當中，在圖11中是僅顯示930A~930B)而構成。
除了從半導體裝置1F的電晶體元件100，將第1電極11變更為第1電極811，且將外部第1端子10變更為外部第1端子810之點以外，電晶體元件100C是與電晶體元件100同樣的電晶體元件。
第1電阻元件910是與半導體裝置1F的第1電阻元件110同樣之由注入有雜質之多晶矽所構成的電阻元件。
第2電阻元件930是與半導體裝置1F的第2電阻元件610同樣之由第2低濃度雜質層所構成之電阻元件。
半導體裝置1H具備形成於電阻電極831的下方，且將另一邊的電極接觸連接於電阻電極831之第1電阻元件910。此外，具備形成於第1電阻元件910的下方，並且將另一邊的電極接觸連接於第1電阻元件910的其中一邊的電極，且將其中一邊的電極接觸連接於半導體基板51之第2電阻元件930。
半導體裝置1H是將電阻電極831、第1電阻元件910、及第2電阻元件930分別各設置7個，且各自的每1個彼此為1對1對應。
半導體裝置1H的導通電流的路徑是成為下述路徑：從外部電阻端子830往外部第1端子810依序通過電阻電極831、第1電阻元件910、第2電阻元件930、半導體基板51、第1低濃度雜質層52、基體區域53、源極區域54、及第1電極811。
如上述，由於半導體裝置1H是相對於半導體裝置1F多設置1個外部電阻端子830而取代不具備外部第2端子20，因此可以進一步降低導通時的發熱最高溫度，又，更有效率地進行散熱。此外，此時將外部電阻端子830分配到半導體裝置1H的平面視角下的所有四個角落的位置之構成，在分散散熱上是所期望的。此外，此時將外部第1端子810配置在比其他的外部連接端子更中央側之作法，為在半導體裝置1H內均衡良好地進行分散散熱上所期望的。
雖然上述之半導體裝置1H是具備與第1電阻元件910以1對1方式相對應的複數個第2電阻元件930之構成，但本實施的形態之半導體裝置亦可為將第2電阻元件930與第1電阻元件910以1對1方式相對應、或不限定為複數個的構成，而將1個第2電阻元件930與複數個第1電阻元件910相對應，又，第2電阻元件930只要為1個以上即可，亦可為與第1電阻元件910之數量並非相同數量。
又，本實施的形態之半導體裝置亦可消除第2電阻元件930，且亦可用半導體裝置1F的第1低濃度雜質層52、亦可用半導體裝置1的高濃度雜質層57，來代替第2電阻元件930。即使是在這些情況下，由於未設置外部第2端子20，而是多設置1個外部電阻端子830，因此可以進一步降低導通時的發熱最高溫度，又，更有效率地進行散熱。 ＜電阻電極、第1電阻元件的變化＞
上述之半導體裝置1、1A、1F、及1G雖然是將外部電阻端子30及第1電阻元件110配置在圖3或圖5所示的位置之構成，但本實施形態之半導體裝置並不限定為該等構成。
圖12為本實施的形態之半導體裝置1B的上表面透視圖。
以下，針對與半導體裝置1同樣的構成要件是視為已經說明完畢，並分派相同符號而省略其詳細的說明，且以和半導體裝置1的相異點為中心來說明。
在圖12中，外部第1端子210、外部第2端子220、外部電阻端子230A~230F(以下，有時記載為外部電阻端子230)、外部控制端子240，是各自與半導體裝置1之外部第1端子10、外部第2端子20、外部電阻端子30、外部控制端子40為同樣的外部連接端子。
第1電阻元件310A~310L是與半導體裝置1的第1電阻元件110同樣的電阻元件。
第1電極211、汲極外部電極221、電阻電極231A~231F、第3電極241，是各自與半導體裝置1之第1電極11、汲極外部電極21、電阻電極31、第3電極41為同樣的電極。
電晶體元件區域350、汲極提升區域360、齊納二極體區域370是各自與半導體裝置1的電晶體元件區域150、汲極提升區域160、齊納二極體區域170為同樣的區域。
金屬配線320A~320G、321、322A~322D、323是各自與半導體裝置1的金屬配線120、121、122、及123為同樣的配線，觸點311是與半導體裝置1的觸點111為同樣的觸點。
如圖12所示，外部電阻端子230是在半導體裝置1B的平面視角下由面積的約2/3的區域所形成的第1端子區域280中配置成行列狀，且外部第1端子210、外部第2端子220及外部控制端子240(以下，有時會將此等3個外部連接端子匯總並記載為外部非電阻端子2)，是在半導體裝置1B的平面視角下由面積的約1/3的區域所形成的第2端子區域290中配置成一列。換言之，在配置有外部電阻端子230之端子列上是不配置外部非電阻端子2，而在配置有外部非電阻端子2之端子列上是不配置外部電阻端子230。
圖13是顯示將半導體裝置1B面朝下安裝在安裝有後述之圖15所示的充放電電路之安裝基板上的情形之一例的示意圖。
基板配線300是後述之圖15所示的充放電電路的高壓(highside)側的配線，且為直線型的配線型樣。一般而言，供大電流流動的基板配線會為了減低導通電阻或迴避電流集中，所期望的是避開彎曲形狀之直線型的配線型樣。上述之半導體裝置1B可以藉由將第1端子區域280的端子列的方向與基板配線300的配線方向對齊，以將全部的外部電阻端子230接合到基板配線300。
圖14A、圖14B是相對於半導體裝置1B而增加了外部電阻端子230的數量的情況之本實施形態之半導體裝置1C、1D的上表面圖。
半導體裝置1C、1D是外部連接端子230的端子列數各自為6、8，且在平面視角下由面積的約5/6、約7/8的區域所形成的第1端子區域280A、280B中，將15個、21個外部電阻端子230配置成行列狀，並在平面視角下由面積的約1/6、約1/8的區域所形成的第2端子區域290A、290B中，將外部非電阻端子2配置成一列。充放電電路的電池1010的容量較大時，會使由半導體裝置所形成的放電電流變多，必須增加外部電阻端子230的數量來讓分散發熱度變大，以免超過半導體裝置的容許動作溫度。即便是此時，由於上述之半導體裝置1C、1D是將第1端子區域280A、280B、與第2端子區域290A、290B配置成與半導體裝置1C、1D的一邊平行地在半導體裝置的平面視角下分割為2部分，因此可以安裝在直線型配線型樣的安裝基板。
又，第1端子區域與第2端子區域的配置位置關係亦可為不是與半導體裝置的一邊平行地在半導體裝置的平面視角下分割為2部分之關係。例如亦可為以複數個第1端子區域與1個第2端子區域，與半導體裝置的一邊平行地在半導體裝置的平面視角下分割為數個部分之關係。亦即，只要是在包含外部電阻端子的端子列上不含有其他的外部端子之構成，即可以將全部的外部電阻端子安裝於直線型的配線型樣的安裝基板。
又，在上述之半導體裝置1B中，雖然於第1端子區域280是設為僅配置外部電阻端子230，但亦可包含外部第2端子220。這種情況下，在半導體裝置1B的外部連接端子之中未使用外部第2端子220的應用電路中，在進行對安裝基板的安裝時，外部第2端子220只要不接合到安裝基板即可。 ＜應用例＞
圖15是智慧型手機等的電池的充放電電路，且是將下述情況作為一應用例來顯示：將半導體裝置1設置於此充放電電路的高壓側，並作為使電池1010瞬間放電的放電電路來使用。
半導體裝置1是因應於從控制IC1020所給出的控制訊號，而將電晶體元件100瞬間地設為導通狀態，並使電池1010瞬間地放電。藉由檢查放電後的電池1010的電壓的狀態，可以推定電池1010的消耗程度等。在此瞬間放電時，在半導體裝置1上有例如1A以上之比較大的電流流動。
發明人是設想圖15所示之充放電電路，並設為已將半導體裝置1安裝在與智慧型手機之電池模組基板的大小相當之34mm×2.5mm×0.4mm的玻璃環氧樹脂基板之狀態，進行了使半導體裝置1在規定的消耗電力條件下動作100ms的期間的情況下之半導體裝置1之溫度轉變模擬。具體而言，是求出在複數個半導體裝置1的體積條件下，放電動作時的溫度轉變的峰值溫度值。
於圖16顯示該模擬結果。
在圖16中，縱軸是峰值溫度值Tjp，橫軸是體積V，菱形記號是將安裝基板設為1層金屬基板，且將消耗電力條件設為6.16W時的結果，圓形記號是將安裝基板設為3層金屬基板，且將消耗電力條件設為7.04W時的結果，三角形記號是將安裝基板設為3層金屬基板，且將消耗電力條件設為9.02W時的結果。
從此結果可考慮為：因為在電晶體元件100的導通動作開始時，在半導體裝置1所產生的熱，是在半導體裝置1的蓄熱變得比往安裝基板的散熱更佔主導地位，所以峰值溫度值Tjp是取決於體積V，且體積V越大變得越小。
又，從此結果可以得到下述知識見解：在將峰值溫度值Tjp抑制在容許接面溫度150℃以下時，於將安裝基板設為1層金屬基板，且將消耗電力條件設為6.16W的情況下，只要將體積V設為2.20mm3 以上即可，於將安裝基板設為3層金屬基板，且將消耗電力條件設為7.04W的情況下，只要將體積V設為1.94mm3 以上即可，於將安裝基板設為3層金屬基板，且將消耗電力條件設為9.02W的情況下，只要將體積V設為3.05mm3 以上即可。
圖17是使用上述之知識見解，對將峰值溫度值Tjp抑制在容許接面溫度150℃以下之半導體裝置1的構成條件進行檢討後的圖，且是將半導體裝置1的平面視角下的其中一邊的長度設為X，將另一邊的長度設為Y，將半導體裝置1的厚度設為Z，將半導體裝置1的體積設為V，來顯示X、Y、Z與V之關係的圖。
從圖17可得到下述知識見解：在X為4.4mm、Y為2.0mm的情況下，將峰值溫度值Tjp抑制在容許接面溫度150℃以下時，於將安裝基板設為1層金屬基板，且將消耗電力條件設為6.16W的情況下，只要將半導體裝置1的厚度設為250μm以上即可，於將安裝基板設為3層金屬基板，且將消耗電力條件設為9.02W的情況下，只要將半導體裝置1的厚度設為350μm以上即可。
如圖15所示，上述構成的半導體裝置1雖然可以作為對電池進行放電的放電電路來利用，但本實施形態之半導體裝置並非限定為該構成，也可以例如作為對電池進行充電的充電電路來利用。在這種情況可以藉由下述作法來實現：將第1導電型設為P型、將第2導電型設為N型來構成半導體裝置1，並將外部電阻端子30連接於電池1010的陽極側節點，且對外部第1端子10施予比電池的陽極電壓更高的電壓。
以上，雖然依據實施形態來對本實施形態之半導體裝置作了說明，但本揭示並非限定為此實施形態。從而，只要不脫離本揭示之主旨，將所屬技術領域中具有通常知識者可設想得到的各種變形施行於本實施形態者、或將所例示之不同的半導體裝置中的構成要件組合而建構的形態，亦包含於本實施形態的範圍內。
例如，電晶體元件亦可為NPN型或PNP型的雙極電晶體。 產業上之可利用性
本發明之半導體裝置可以作為控制電流路徑的導通狀態的裝置來廣泛地利用。
1、1A、1B、1C、1D、1E、1F、1G、1H‧‧‧半導體裝置 10、210、410A、410B、810‧‧‧外部第1端子 11、211、411A、411B、811‧‧‧第1電極 20、220、420‧‧‧外部第2端子 21、221、421‧‧‧汲極外部電極 30、30A、30B、30C、30D、30E、30F、230、230A、230B、230C、230D、230E、230F、430、430A、430B、430C、430D、430E、830、830A、830B、830C、830D、830E、830F、830G‧‧‧外部電阻端子 31、31A、31B、31C、31D、31E、31F、231A、231B、231C、231D、231E、231F、431、431A、431B、431C、831、831A、831B、831C、831D、831E、831F、831G‧‧‧電阻電極 40、240、440、840‧‧‧外部控制端子 41、241、441、841‧‧‧第3電極 51、81‧‧‧半導體基板 52‧‧‧第1低濃度雜質層 53‧‧‧基體區域 54‧‧‧源極區域 55、84‧‧‧閘極導體 56‧‧‧閘極絕緣膜 57‧‧‧高濃度雜質層 61‧‧‧絕緣層 62‧‧‧鈍化層 71‧‧‧金屬層 82‧‧‧源極內部電極 83‧‧‧汲極內部電極 100、100A、100B、100C‧‧‧電晶體元件 110、110A、110B、110C、110D、110E、110F、310A、310B、310C、310D、310E、310F、310G、310H、310I、310J、310K、310L、510、510A、510B、510C、510D、510E、510F、510G、510H、510I、510J、910、910A、910B、910G‧‧‧第1電阻元件 111、311、511‧‧‧觸點 120、120A、120B、120C、120D、120E、120F、121、122、123、320A、320B、320C、320D、320E、320F、320G、321、322A、322B、322C、322D、520A、520B、521、522、523、921、922A、922B、922C、922D、922E、922F、922G、923‧‧‧金屬配線 150、350、550、950‧‧‧電晶體元件區域 160、360、560‧‧‧汲極提升區域 170、370、570、970‧‧‧齊納二極體區域 190‧‧‧齊納二極體 280、280A、280B‧‧‧第1端子區域 290、290A、290B‧‧‧第2端子區域 300‧‧‧基板配線 610、710、930、930A、930B、930G‧‧‧第2電阻元件 1010‧‧‧電池 1020‧‧‧控制IC BD‧‧‧內接二極體
圖1是實施形態之半導體裝置的外觀圖。
圖2是實施形態之半導體裝置的電路圖。
圖3是實施形態之半導體裝置的上表面透視圖。
圖4是實施形態之半導體裝置的截面圖。
圖5是實施形態之半導體裝置的上表面透視圖。
圖6是實施形態之半導體裝置的電路圖。
圖7是實施形態之半導體裝置的截面圖。
圖8是實施形態之半導體裝置的截面圖。
圖9是實施形態之半導體裝置的截面圖。
圖10是實施形態之半導體裝置的上表面透視圖。
圖11是實施形態之半導體裝置的截面圖。
圖12是實施形態之半導體裝置的上表面透視圖。
圖13是顯示安裝有實施形態之半導體裝置之情形的示意圖。
圖14A是實施形態之半導體裝置的上表面圖。
圖14B是實施形態之半導體裝置的上表面圖。
圖15是顯示實施形態之充放電電路的示意圖。
圖16是顯示實施形態之半導體裝置的溫度模擬結果的圖。
圖17是顯示實施形態之半導體裝置滿足規定的溫度條件時之各邊的長度與體積的關係的圖。
1‧‧‧半導體裝置
10‧‧‧外部第1端子
20‧‧‧外部第2端子
30A、30B、30C、30D、30E、30F‧‧‧外部電阻端子
40‧‧‧外部控制端子
100‧‧‧電晶體元件
110A、110B、110C、110D、110E、110F‧‧‧第1電阻元件
190‧‧‧齊納二極體
BD‧‧‧內接二極體

Claims (22)

  1. 一種半導體裝置，是面朝下安裝之晶片尺寸封裝型的半導體裝置，具有電晶體元件與複數個第1電阻元件，前述電晶體元件具有第1電極、第2電極、及控制前述第1電極與前述第2電極之間的導通狀態之控制電極， 且前述半導體裝置將前述複數個第1電阻元件的全部的其中一邊的電極電連接到前述第2電極， 並具有對前述複數個第1電阻元件的全部的另一邊的任一個電極進行接觸連接之1個以上的外部電阻端子、電連接於前述第1電極之外部第1端子、及電連接於前述控制電極之外部控制端子， 又，前述1個以上的外部電阻端子、前述外部第1端子、及前述外部控制端子是形成於前述半導體裝置的表面之外部連接端子。
  2. 如請求項1之半導體裝置，其中前述1個以上的外部電阻端子為複數個，且是在前述半導體裝置的平面視角下，配置在前述半導體裝置的平面視角下面積的一半以上的區域。
  3. 如請求項1之半導體裝置，其中前述複數個第1電阻元件的全部的另一邊的電極是在前述半導體裝置內互相電短路。
  4. 如請求項1之半導體裝置，其中前述複數個第1電阻元件的電阻值為全部相同。
  5. 如請求項1之半導體裝置，其具有電連接於前述第2電極，且形成於前述半導體裝置的表面之外部第2端子， 前述1個以上的外部電阻端子為複數個，且是在前述半導體裝置的平面視角下，以前述外部第2端子為中心放射狀地配置。
  6. 如請求項1之半導體裝置，其具有電連接於前述第2電極，且形成於前述半導體裝置的表面之外部第2端子， 前述複數個第1電阻元件是在前述半導體裝置的平面視角下，以前述外部第2端子為中心放射狀地配置。
  7. 如請求項1之半導體裝置，其具有電連接於前述第2電極，且形成於前述半導體裝置的表面之外部第2端子， 並具有形成於前述外部第2端子與前述第1電極的電流路徑內之第2電阻元件。
  8. 如請求項7之半導體裝置，其中前述電晶體元件是縱型電晶體，並具有由包含第1導電型的雜質之矽所構成的半導體基板、以及接觸於前述半導體基板的上表面而形成，且包含濃度比前述半導體基板的前述第1導電型的雜質的濃度更低的前述第1導電型的雜質之第1低濃度雜質層， 前述半導體基板是作為前述第2電極而作用， 前述第2電阻元件是埋入比前述第1低濃度雜質層的上表面更下方， 並將一邊的電極電連接於前述第2電極，將另一邊的電極電連接於前述外部第2端子。
  9. 如請求項1之半導體裝置，其中前述電晶體元件是縱型電晶體，並具有由包含第1導電型的雜質之矽所構成的半導體基板、以及接觸於前述半導體基板的上表面而形成，且包含濃度比前述半導體基板的前述第1導電型的雜質的濃度更低的前述第1導電型的雜質之第1低濃度雜質層， 前述半導體基板是作為前述第2電極而作用， 並具有1個以上的第2電阻元件，前述第2電阻元件是埋入比前述第1低濃度雜質層的上表面更下方，並將一邊的電極電連接於前述第2電極，將另一邊的電極電連接於前述複數個第1電阻元件之中的至少1個第1電阻元件的前述其中一邊的電極。
  10. 如請求項9之半導體裝置，其中前述1個以上的第2電阻元件是與前述複數個第1電阻元件相同數量，且為複數個， 前述1個以上的第2電阻元件是與前述複數個第1電阻元件1對1地相對應， 前述1個以上的第2電阻元件的每一個的前述另一邊的電極，是電連接於已與該第2電阻元件相對應的前述複數個第1電阻元件的前述其中一邊的電極。
  11. 如請求項7之半導體裝置，其中前述第2電阻元件是由包含雜質之半導體層所構成。
  12. 如請求項7之半導體裝置，其中前述第2電阻元件是由多晶矽層所構成。
  13. 如請求項1之半導體裝置，其中在前述半導體裝置的平面視角下的前述外部連接端子的配置排列中， 在包含前述外部第1端子及前述外部控制端子之端子列中未包含前述1個以上的外部電阻端子， 在包含前述1個以上的外部電阻端子之端子列中，未包含前述外部第1端子及前述1個以上的外部控制端子。
  14. 如請求項1之半導體裝置，其具有電連接於前述第2電極，且形成於前述半導體裝置的表面之外部第2端子， 前述外部第2端子是在前述半導體裝置的平面視角下，配置在比其他的前述外部連接端子更靠近前述半導體裝置的中央側。
  15. 如請求項1之半導體裝置，其中在前述半導體裝置的平面視角下的至少1個前述1個以上的外部電阻端子中，該外部電阻端子與前述半導體裝置的外周邊的最接近距離，是已電連接於該外部電阻端子之前述複數個第1電阻元件與前述半導體裝置的外周邊的最接近距離以下。
  16. 如請求項1之半導體裝置，其中在前述半導體裝置的平面視角下的至少1個前述1個以上的外部電阻端子中，該外部電阻端子的中心點與前述半導體裝置的外周邊的最接近距離，是已電連接於該外部電阻端子之前述複數個第1電阻元件的中心點與前述半導體裝置的外周邊的最接近距離以下。
  17. 如請求項1之半導體裝置，其中前述半導體裝置的主材料為矽，且前述半導體裝置的厚度為250μm以上。
  18. 如請求項17之半導體裝置，其中前述半導體裝置的厚度為350μm以上。
  19. 如請求項1之半導體裝置，其中前述半導體裝置的主材料為矽，且前述半導體裝置的體積為1.94mm3 以上。
  20. 如請求項19之半導體裝置，其中前述半導體裝置的體積為2.20mm3 以上。
  21. 如請求項20之半導體裝置，其中前述半導體裝置的體積為3.05mm3 以上。
  22. 如請求項1之半導體裝置，其中前述半導體裝置的表面未形成有與前述第2電極相同電位的外部端子。
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