TWI449157B

TWI449157B - 靜電防護結構

Info

Publication number: TWI449157B
Application number: TW098105904A
Authority: TW
Inventors: Chih Yao Huang
Original assignee: Univ Chien Hsin Sci & Tech
Priority date: 2009-02-25
Filing date: 2009-02-25
Publication date: 2014-08-11
Also published as: TW201032321A

Description

靜電防護結構

本發明揭露一種靜電防護結構，可以有效改善其靜電防護能力，屬於改良型0.18μm互補金氧半製程的技術範疇。

靜電放電(ESD)近年已經成為IC製程中一個重要的可靠性議題，一般的N型金氧半電晶體更是常見的靜電放電保護元件。然而，這種元件卻也遭遇到一些缺點的影響亟待更進一步的改良。舉例來說，多指狀型態的N型金氧半電晶體在靜電放電期間，經常發生不均勻啟動的狀況(參考文獻[1]：D.Scott,J.Hall and G.Giles,"A lumped element model for simulation of ESD failures in silicided devices,"EOS/ESD Symp.Proc.,pp.41-47,1986.)。靜電放電N型金氧半電晶體保護元件，經常遭受到不均勻電流分佈問題的影響，而其相關的靜電放電保護設計也已見先前技術中(參考文獻[2]：T.Polgreen and A.Chatterjee,"Improving the ESD failure threshold of silicided n-MOS output transistors by ensuring uniform current flow,"IEEE TED.Vol.39,no.2,pp.379-388,1992.)。同時，有更多的佈局設計改良方法被提出(參考文獻[3]：Ming-Dou Ker,Che-Hao Chuang,and Wen-Yu Lo,"Layout Design On Multi-Finger MOSFET for On-Chip ESD Protection Circuit in a 0.18-um Salicide CMOS Process," IEEE IEDM.,2001.)、([4]Ming-Dou Ker,Tung-Yang Chen,and Chung-Yu Wu,"ESD Protection Design In a 0.18um Salicide CMOS Technology By Using Substrate-Triggered Technique" IEEE IEDM.,2001.)、[5]Ming-Dou Ker and Che-Hao Chung,"ESD Implantations In 0.18um Salicide CMOS Technology for On-Chip ESD Protection With Layout Consideration" IEEE IEDM.,2001.)，對此相關的研究也已經藉由模擬獲得驗證(參考文獻[6]：A.Burenkov,K.Tietzel,J.Lorenz,“Optimization of 0.18um CMOS Device by Coupled Process and Device Simulation,” Solid-State Electronics,p.764-p.774,2000.)。

多指狀金氧半電晶體基底接點，採用短路型(短路源極擴散區)或置入型(鄰近源極擴散區)基底或井區接觸點的方法，經常使用在現有的次微米製程技術中，用來節省佈局面積(參考文獻[7]：Toyokazu Fujii,Shin Hashimoto,Yasushi Naito and Yuichi Hirofuji,“Dual(n+/p+)polycide interconnect technology using poly-Si/Wsi2/Poly-Si structure and post B+ implantation,”IEDM92,pp.845-848,1992.)或加強元件本身的能力。另外，在CMOS積體電路製程中，電晶體的源極端採用短路接觸基底接點也可以降低閂鎖效應(latch-up)的敏感性(參考文獻[8]R.S.Payne,W.R.Grant,and W.J.Bertram,"Elimination of latchup in bulk CMOS," in IEDM Tech.Dig.,pp.248-251,1980.)、([9]C.Duvvury,R.N.Rountree,and O.Adams,"Internal chip ESD phenomena beyond the protection circuit," IEEE Trans.on Electron Devices,vol.35,no.12,pp.2133-2139,1988.)。

然而，在0.18μm CMOS製程技術中，源極端短路/置入(butting/inserted)基底接觸點佈局會導致ESD防護能力嚴重下降，一般的0.18μm製程規則中，這種金氧半電晶體中的短路/置入基底接觸佈局樣態是被嚴格禁止的，但是在0.18微米以上製程中並未發生問題，因此造成ESD防護能力下降的行為已經藉由電熱模擬驗證(參考文獻[10]Chih-Yao Huang and Tzn-Lin Yuan,"Influence of substrate Pickup on ESD NMOS Robustness",2005 Taiwan ESD Conference,pp.125-130,Nov.2005.)。這是因為有效的基底電阻值被大幅縮小，使得在NMOS底下寄生的NPN BJT幾乎無法啟動。因此，這個議題在目前製造技術上造成的影響仍然需要提出解決的辦法。

以下再舉目前常見相關實例，如後附第五圖，表示一閘極接地金氧半電晶體及寄生的橫向BJT結構截面，這是在實際應用中很常見的ESD保護裝置。如第六圖所示，通常會在元件的周圍有環繞的接觸點，目的是為了穩定基底偏壓，接地保護環用來收集雜訊電流，預防在I/O區域發生閂鎖效應等等。

如第七圖顯示多指狀NMOS元件源極端短路型基底接觸點的佈局上視圖與元件的的剖面示意圖。第八圖表示多指狀NMOS元件源極端置入型基底接觸點的佈局上視圖與元件的的剖面示意圖。除了前面論及外圍的保護環之外，上述第七圖和第八圖中的兩種佈局方式，是用於維持佈局結構狀態的均勻性。這是因為在ESD放電期間，ESD放電的電流在通道寬度的分配趨勢會相當不平均，在中央部分會傳導較多的電流而邊緣的部分較少，因為從中央部分中的閘極距離外部保護環之間個別的距離大於邊緣部分，因此中央部分的等效基底電阻比較大，隨著總電流的增加這不均勻分佈電流使得電流集中更加惡化，提昇電流高密度區域的溫度並且最後會比均勻分配電流的狀態更快燒毀元件。因此短路/置入(butting/inserted)基底接觸點結構是盡可能運用於防止這種不均勻分佈狀況，但是，在0.18μm製程中，ESD NMOS元件短路型基底接觸或置入型基底接觸點的方法將嚴重的危害ESD防護等級，而且短路型或置入型接觸方式任一種，如微光顯微鏡實驗所顯示的，都仍然無法解決上述不均勻分佈的情況。

有鑒於此，本發明乃提供一種靜電防護結構，能有效改善靜電防護能力的問題。

亦即，本發明的主要目的，在於對基底或井區接觸點各種不同樣態所產生的影響，並且發展最佳化的佈局方式，以在ESD放電行為的整個過程中提供更好的保護。本發明主要應用於多指狀ESD NMOS佈局結構，處理基底電阻調整分配的不同佈局結構，以獲得ESD防護能力的提升。

為實現上述目的，本發明是採用下列技術手段。

本發明的靜電防護結構，主要特徵是，經由把整體的短路型接觸或置入型接觸的基底接點區塊，分散成許多獨立的島狀方塊，以解決短路/置入接觸點的問題。

上述分散式接觸點設計，包括如後附第一圖至第四圖中所揭示者，把P+塊狀接觸點短路或置入到N+源極端的擴散區；據此能分配更多的塊狀接觸點在中央部分基底電阻較大的地方，更多的塊狀接觸點能夠降低其等效基底電阻，反之，配置較少的塊狀接觸點在邊緣的部分，可以增加其相對應的基底電阻值，如此在每個閘極底下對應的個別等效基底電阻可以分配的更均勻，進而提高ESD防護能力。

以短路型接觸代表性的例子而言，本發明是把整段的短路型接觸分散成許多獨立的塊狀接觸方塊並且使P+塊狀接觸點短路接觸N+源極擴散區。

短路接觸方塊的面積，尺寸以及周長比傳統更小。每一個P+塊狀接觸點有1至2個金屬接點連接金屬第1層的導線。代表性的P+塊狀接觸點配置如後附第一圖及第二圖所示，有2個P+塊狀基底接觸點位於最遠邊緣部分的N+源極擴散區，有8個P+塊狀基底接觸點位於最遠邊緣算起第二排的N+源極擴散區，以及有16個P+塊狀基底接觸點位於中央部分的N+源極擴散區。P+塊狀短路型接點在最外圍部分靠近保護環的邊緣可以配置於N+源極擴散區內如第一圖；或者位於N+源極擴散區的最外圍如第二圖。

置入型接觸的代表性例子而言，本發明是把整段的置入型接觸分散成許多獨立的塊狀接觸方塊，並且使P+塊狀接觸點置入N+源極擴散區。

置入接觸方塊的面積，尺寸以及周長比傳統更小。其中置入的P+基底接點與N+擴散區之間的間隙約略稍微大於最小設計規則容許距離，每一個P+塊狀的接觸點有1~2個金屬接點連接金屬第1層的導線。代表性的塊狀置入型接觸點配置圖例如後附第三圖及第四圖所示，圖中有2個P+塊狀基底接觸點位於最遠邊緣部分的N+源極擴散區，有8個P+塊狀基底接觸點位於最遠邊緣算起第二排的N+源極擴散區，以及有16個P+塊狀基底接觸點位於中央部分的N+源極擴散區，其中每一個P+塊狀基底接觸點都是正方形的外觀。而塊狀置入型接點在最外圍部分靠近保護環的邊緣可以配置於N+源極擴散區內如第三圖，或者位於N+源極擴散區的最外圍如第四圖。

上述本發明的靜電防護結構，經由傳輸線脈波產生器(TLP)量測1.8V短路型接觸點元件的電流-電壓曲線、3.3V短路型接觸點元件的電流-電壓曲線、以及量測3.3V置入型接觸點元件的電流-電壓曲線，其結果顯示本發明分散式基底接觸點設計的ESD防護臨界等級明顯加強，TLP電流量測值亦明顯提高與改善，能有效達到本發明前揭預定目的。

本發明的靜電防護結構，主要是把整體的短路型接觸或置入型接觸的基底接點區塊，分散成許多獨立的島狀方塊。

後附第一圖，為本發明分散式基底接觸點設計結構與P+塊狀基底接觸點10短路接觸N+源極擴散區11的佈局上視圖。

第二圖，為本發明分散式基底接觸點設計結構與P+塊狀基底接觸點10短路接觸N+源極擴散區11第二實施例的佈局上視圖。

第一圖及第二圖中，顯示本發明分散式接觸點設計佈局，把P+塊狀基底接觸點10短路到N+源極端的擴散區11。

第三圖，為本發明分散式基底接觸點設計結構與P+塊狀基底接觸點20置入N+源極擴散區21的佈局上視圖。

第四圖，為本發明分散式基底接觸點設計結構與P+塊狀基底接觸點20置入N+源極擴散區21第二實施例的佈局上視圖。

第三圖及第四圖中，顯示本發明分散式接觸點設計的佈局，把P+塊狀基底接觸點20置入到N+源極端的擴散區21。

以短路型接觸代表性的例子而言，本發明的方法是，把整段的短路型接觸，分散成許多獨立的塊狀接觸方塊並且使P+塊狀基底接觸點10短路接觸N+源極擴散區11，如第一圖及第二圖。

短路接觸的面積，尺寸以及周長比傳統更小，其中，每一個塊狀的接觸點有1至2個金屬接點連接金屬第1層的導線。

代表性的短路型塊狀接觸點配置如第一圖及第二圖所示，圖中有2個P+塊狀基底接觸點10，位於最遠邊緣部分的N+源極擴散區11，有8個P+塊狀基底接觸點10位於最遠邊緣算起第二排的N+源極擴散區11，以及有16個P+塊狀基底接觸點10位於中央部分12的N+源極擴散區11。其中每一個P+塊狀基底接觸點10都是正方形的外觀，其大小在等於或稍大於最小設計容許規範下大約最小是1.2μm×1.2μm尺寸。而塊狀短路型接觸點在最外圍部分靠近保護環13的邊緣，可以配置於N+源極擴散區11內如第一圖，或者位於N+源極擴散區11的最外圍如第二圖。

以置入型接觸的代表性例子而言，本發明的方法是把整段的置入型接觸分散成許多獨立的塊狀接觸方塊並且使P+塊狀基底接觸點20置入N+源極擴散區21如第三圖及第四圖。

置入接觸方塊的面積，尺寸以及周長比傳統更小，其中置入的P+塊狀基底接觸點20與N+源極擴散區21之間的間隙約略稍微大於最小設計容許距離。每一個P+塊狀基底接觸點20有1至2個金屬接點連接金屬第1層的導線。

代表性的置入型塊狀接觸點配置如第三圖及第四圖所示，圖中有2個P+塊狀基底接觸點20位於最遠邊緣部分的N+源極擴散區21，有8個P+塊狀基底接觸點20位於最遠邊緣算起第二排的N+源極擴散區21，以及有16個塊狀基底接觸點20位於中央部分22的N+源極擴散區21。其中每一個P+塊狀基底接觸點20都是正方形的外觀，其大小在等於或稍大於最小設計容許規範下大約最小是1.2μm×1.2μm尺寸。而塊狀置入型接觸點在最外圍部分靠近保護環23的邊緣，可以配置於N+源極擴散區21內如第三圖，或者位於N+源極擴散區21的最外圍如第四圖。

如前述，本發明把短路型接觸或置入型接觸的基底接點區塊，分散成許多獨立的島狀方塊，其目的是為了分配更多的塊狀接觸點在中央部分基底電阻較大的地方，更多的塊狀接觸點能夠降低其等效基底電阻。而相反的，配置較少的塊狀接觸點在邊緣的部分，可以增加其相對應的基底電阻值。如此在每個閘極底下對應的個別等效基底電阻可以分配的更均勻進而提高ESD防護能力。

經由實際量測，結果顯示本發明分散式基底接觸點設計的ESD防護臨界等級明顯加強，TLP二次崩潰電流量測值亦明顯提高與改善；如下表所示。

如上揭表一至表四，量測數據呈現出1.8V短路型接觸點元件的ESD防護臨界等級加強了2倍，並且3.3V短路型接觸點元件加強了 18%。

3.3V置入型接觸點元件的ESD防護臨界等級加強了5倍。

1.8V短路型接觸點元件的TLP二次崩潰電流量測值顯示提高了13%。

3.3V短路型接觸點元件的TLP電流值有20倍的改善；而3.3V置入型接觸點元件的TLP電流值加強了4倍。

本發明的靜電防護結構明顯能提高保護能力，因為分散式的基底接觸塊狀結構，使得沿通道寬度分佈的整體電流更為一致。本發明分散式的塊狀接觸點結構幫助均分等效的基底電阻值，進而使電流分佈更一致。

經元件數值模擬證明了短路/置入型的樣式與一般正常的基底接觸點結構比較將會大幅的吸收基底電流，換言之，小尺寸的短路/置入型P+/N+擴散區，也可以維持足夠的有效基底電阻值，小尺寸的短路/置入型態能達到如同一般正常結構吸收一樣少的基底電流。因此，在金氧半電晶體底下寄生的BJT，仍然可以正常的工作。

本發明可達到預期功能及目的，且本發明已詳細說明使習於此藝者得據以實施。然而以上所舉之實施例僅用以說明，舉凡所有等效結構改變及不脫本發明精神的類似修改，均應隸屬本發明的範疇。

10‧‧‧P+塊狀基底接觸點

11‧‧‧N+源極擴散區

12‧‧‧中央部分

13‧‧‧保護環

20‧‧‧P+塊狀基底接觸點

21‧‧‧N+源極擴散區

22‧‧‧中央部分

23‧‧‧保護環

第一圖為本發明分散式基底接觸點與塊狀的P+型基底接觸點短路接觸N+型源極擴散區的佈局上視圖。

第二圖為本發明分散式基底接觸點與塊狀的P+型基底接觸點短路接觸N+型源極擴散區的佈局上視圖。

第三圖為本發明分散式基底接觸點與塊狀的P+型基底接觸點置入N+型源極擴散區的佈局上視圖

第四圖為本發明分散式基底接觸點與塊狀的P+型基底接觸點置入N+型源極擴散區的佈局上視圖

第五圖為傳統閘極接地金氧半電晶體元件內部橫向寄生BJT結構剖面示意圖。

第六圖為傳統閘極接地金氧半電晶體元件實際應用在佈局的結構上視圖。

第七圖為傳統多指狀結構NMOS元件及其基底接觸點短路接觸在源極端的佈局上視圖與元件剖面圖。

第八圖為傳統多指狀結構NMOS元件及其基底接觸點置入接觸在源極端的佈局上視圖與元件剖面圖。

10‧‧‧P+塊狀基底接觸點

11‧‧‧N+源極擴散區

12‧‧‧中央部分

13‧‧‧保護環

Claims

一種靜電防護結構，其特徵為，短路型接觸點是把整段的短路型接觸，分散成許多獨立的塊狀接觸方塊，並使P+塊狀基底接觸點短路接觸於N+源極擴散區，短路接觸的面積、尺寸以及周長比傳統小；其中：每一個P+塊狀基底接觸點有1至2個金屬接點連接金屬第1層的導線；有2個P+塊狀基底接觸點，位於最遠邊緣部分的N+源極擴散區；有8個P+塊狀基底接觸點位於最遠邊緣算起第二排的N+源極擴散區；有16個P+塊狀基底接觸點位於中央部分的N+源極擴散區。
依據申請專利範圍第1項中所述的靜電防護結構，其中：每一個P+塊狀基底接觸點，都是正方形的外觀，其大小在等於或大於最小設計容許規範下大約最小是1.2μm×1.2μm尺寸。
依據申請專利範圍第1項中所述的靜電防護結構，其中包括：P+塊狀基底接觸點在最外圍部分靠近保護環的邊緣，可以配置於N+源極擴散區內。
依據申請專利範圍第1項中所述的靜電防護結構，其中包括：P+塊狀基底接觸點在最外圍部分靠近保護環的邊緣，可以配置於N+源極擴散區的最外圍。
一種靜電防護結構，其特徵為，置入型接觸點是把整段的置入型接觸，分散成許多獨立的塊狀接觸方塊，並使P+塊狀基底接觸點置入N+源極擴散區，置入接觸方塊的面積、尺寸以及周長比傳統小，置入的P+塊狀基底接觸點與N+源極擴散區之間的間隙，大於最小設計容許距離；其中：每一個P+塊狀基底接觸點有1至2個金屬接點連接金屬第1層的導線；有2個P+塊狀基底接觸點，位於最遠邊緣部分的N+源極擴散區；有8個P+塊狀基底接觸點，位於最遠邊緣算起第二排的N+源極擴散區；有16個P+塊狀基底接觸點，位於中央部分的N+源極擴散區。
依據申請專利範圍第5項中所述的靜電防護結構，其中：每一個P+塊狀基底接觸點，都是正方形的外觀，其大小在等於或大於最小設計容許規範下大約最小是1.2μm×1.2μm尺寸。
依據申請專利範圍第5項中所述的靜電防護結構，其中包括：P+塊狀基底接觸點在最外圍部分靠近保護環的邊緣，可以配置於N+源極擴散區內。
依據申請專利範圍第5項中所述的靜電防護結構，其中包括：P+塊狀基底接觸點在最外圍部分靠近保護環的邊緣，可以配置於N+源極擴散區的最外圍。