JP2005294740A

JP2005294740A - マルチフィンガーｎｍｏｓトランジスタ構造

Info

Publication number: JP2005294740A
Application number: JP2004111172A
Authority: JP
Inventors: Hiroyuki Nakamura; 博之中村
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2004-04-05
Filing date: 2004-04-05
Publication date: 2005-10-20

Abstract

【課題】プロセス変動に影響されにくく、且つ、マルチフィンガーＮＭＯＳトランジスタの寄生ＮＰＮトランジスタを、ほぼ同時にＯＮさせるような静電気保護素子としてのマルチフィンガーＮＭＯＳトランジスタの構造を提供すること。
【解決手段】Ｐ型半導体基板上に構成される半導体集積回路の静電破壊保護素子であって、複数のゲート電極を有するマルチフィンガータイプのＮＭＯＳにおいて、
前記半導体基板と反対導電型の拡散層をＮＭＯＳトランジスタを囲繞するように構成し、且つ、囲繞されたＰ型半導体領域を配線手段によっては、如何なる電位へも接続されないことを特徴とするマルチフィンガーＮＭＯＳトランジスタ構造。
【選択図】図１

Description

本発明は、半導体集積回路における静電気破壊保護回路、特に、複数のゲート電極を有するマルチフィンガー型のＮＭＯＳトランジスタの構造に関する。

半導体集積回路の静電気保護素子としては、従来からＰＮ接合ダイオードが用いられてきたが、近年の微細化の進展に伴い、ＭＯＳトランジスタのゲート酸化膜厚が、例えば、０．３５μｍのプロセスでは６０〜７０Å、０．２５μｍのプロセスでは４０〜６０Å、というように薄膜化してきている。

このようにゲート酸化膜の薄膜化が進むと、低電圧化による動作が可能になる反面、静電気耐性が劣化してしまうという問題がある。従来のＰＮダイオードを用いた保護素子・回路では、ＰＮダイオード自身のブレークダウン電圧がゲート酸化膜の耐圧より大きいこと、又、ブレークダウンする速さが静電気パルスに追従できないこと等から、ゲート酸化膜に損傷が生じてしまうため、近年ではマルチフィンガーＮＭＯＳトランジスタの寄生バイポーラトランジスタによるスナップバック特性を利用し、より積極的に静電気電荷を能動素子により消費する方法が用いられている（非特許文献１参照）。

図７（ａ）〜（ｃ）、図８及び図９を用いて従来例を説明する。

図７（ａ）は通常用いられるマルチフィンガーＮＭＯＳトランジスタの平面図、図７（ｂ）は断面図、図７（ｃ）は寄生のＮＰＮトランジスタまで含めた等価回路図である。図８はＮＭＯＳトランジスタのスナップバック特性を示す図、図９はフィンガー数が３の場合のマルチフィンガーＮＭＯＳトランジスタのスナップバック特性を示す図である。

微細化されたＭＯＳトランジスタでは、ソース・ドレイン抵抗が増加し性能が劣化するが、これを防ぐためにソース・ドレイン領域にシリサイドが形成され、ソース・ドレイン抵抗を低減させる手法が採られる。

しかしながら、保護素子用のＮＭＯＳトランジスタにシリサイド構造を適用すると静電気耐性が劣化することが報告されており（非特許文献２参照）、静電気耐性劣化を防ぐために、通常シリサイド・ブロック技術により保護ＮＭＯＳトランジスタのゲート電極（図７（ａ）の１１）と静電気放電パルスが印加されるドレイン電極（図７（ａ）の１３）との間にシリサイドを設けない領域（図７（ａ）の１５）を設定する。マルチフィンガーＮＭＯＳトランジスタにシリサイド・ブロック技術を適用すると、シリサイド・
ブロックされた領域はバラスト抵抗として動作し、各フィンガーの動作均一性を促す。図７（ｃ）及び図８は静電気放電パルスがドレイン領域に印加されたときのマルチフィンガーＮＭＯＳトランジスタの動作、所謂スナップバック特性を示す。

図９を用いてマルチフィンガーＮＭＯＳトランジスタの動作を説明する。
尚、図９はフィンガー数が３本の場合の例である。

先ず、パッドに静電気放電パルスが印加されると、Ｎ型半導体であるドレイン部とＰ型半導体であるバックゲート部でアバランシェ・ブレークダウンが起こり、インパクト・イオン化により大量の電子−正孔対が発生し、電子はドレイン電界により引かれ、正孔はバックゲ−ト電位を上昇させるか、最低電位のソース電界に引かれる。バックゲート電位が、ソースをエミッタ、バックゲートをベース、ドレインをコレクタとする寄生ＮＰＮトランジスタのエミッタ−ベース間の順方向電圧より大きくなると、寄生ＮＰＮトランジスタが動作する。図９のＶt1、Ｉt1はこの動作点である。寄生ＮＰＮトランジスタがＯＮすると、ドレイン部の電流−電圧特性は寄生ＮＭＯＳトランジスタのＯＮ抵抗に従ったものとなる。このとき注意すべき点は、以下の通りである。

マルチフィンガーＮＭＯＳトランジスタでは、各ゲート毎に複数のＮＭＯＳトランジスタが並列に接続されてなるが、レイアウト的に全てのＮＭＯＳトランジスタに同じ構造を用いても、様々な不均一性（多くはプロセス的な）のために全てのＮＭＯＳトランジスタの寄生ＮＰＮトランジスタが同時にＯＮすることはなく、必ず、或る１つのＮＭＯＳトランジスタの寄生ＮＰＮトランジスタがＯＮすることから動作が始まる。このとき、各ＮＭＯＳトランジスタのドレイン部は共通に接続されているので、各ドレイン電圧は一番最初に寄生ＮＰＮトランジスタがＯＮしたＮＭＯＳトランジスタのドレイン電圧に追従した動作をすることになる（図９の１ｓｔフィンガー）。

ドレイン電圧は動作している寄生ＮＰＮトランジスタのＯＮ抵抗に沿って上昇する。ＯＮ抵抗は、ソ−ス・ドレインの抵抗成分で、コンタクト抵抗、バラスト抵抗の値を含めたものとなる。ＯＮ抵抗での電圧上昇がＶt1を超えると、２つ目のフィンガーで再びアバランシェ・ブレークダウンが起こり、バックゲート電位が上昇し、２つ目の寄生ＮＰＮトランジスタがＯＮする。この結果、ＯＮ抵抗は２つの寄生ＮＰＮトランジスタのＯＮ抵抗の合成値となり、この抵抗に沿って３つ目の寄生ＮＰＮトランジスタがＯＮするまで電位上昇が起こる。このようにして、全ての寄生ＮＰＮトランジスタを順次ＯＮしていくことにより静電気放電パルスのエネルギーをＯＮ抵抗で消費される熱エネルギーに変換することで、ＭＯＳトランジスタのゲートを保護する。全ての寄生トランジスタがＯＮすると、その合成ＯＮ抵抗に沿って電圧は上昇するが、熱暴走に至るまでに温度が上昇すると接合が損傷を受け（図９のＶt2、Ｉt2）、接合でのリーク電流が増大する。

従って、熱暴走に至るまでに静電気放電エネルギーを全て消費することが必要である。

Layout DesignOn Multi-Finger MOS FET For On-Chip ESD Protection Circuits in a 0.18umSalicided CMOS Process, 2001 IEEE, Multi-Finger Turn-on Circuits and DesignTechniques For Enhanced ESD Performance and Width-Scaling, 2001 EOS/ESDSymposium, etc. MarkusP.J.Merg ens,et al.,ESD/EOSSymposium 2001、ThomasL.Polgreen et al.,1992 IEEE

しかしながら、このような構成によるとソース・ドレイン抵抗の最適化が困難であるという問題がある。即ち、寄生ＮＰＮトランジスタを順次ＯＮさせるためには、ドレイン部のバラスト抵抗は大きい方が、ドレイン電圧がより早くＶt1に到達するため望ましいが、大き過ぎるバラスト抵抗値はジュール熱による温度上昇による接合損傷を生じさせる。従って、バラスト抵抗での温度上昇の面からは抵抗値が低い方が良いが、抵抗値を下げることでドレイン電圧がＶt1に達するのに時間が掛かり、その期間の電流集中による損傷の問題も発生する。特に、シリサイド部分は粒子状であり、電流が局所的に集中し易いため、容易に熱的損傷を受ける。

これらのことから、ドレイン部の抵抗に最適な値が存在することは明らかであるが、ドレイン抵抗を構成するコンタクト抵抗、シリサイド部抵抗、シリサイド・ブロック領域（ドレイン・インプラント部）、更には、通常シリサイド・ブロック領域はマスクを用いるため、マスクずれの問題等、プロセスに非常に敏感であり、このため、静電気耐性にロットごとに差が生じるという問題もある。
本発明は、以上のような点に鑑みてなされたもので、プロセス変動に影響されにくく、且つ、マルチフィンガーＮＭＯＳトランジスタの寄生ＮＰＮトランジスタを、ほぼ同時にＯＮさせるような静電気保護素子としてのマルチフィンガーＮＭＯＳトランジスタの構造を提供することを目的とする。

前述のような問題は、ドレイン部における電圧を、いわばドレイン抵抗が監視し、ドレイン電圧がＶt1を超えた時点でアバランシェ・ブレークダウンを起すことを繰返していく過程で生じていることに着目すると、静電気放電パルスが印加された直後のアバランシェ・ブレークダウンに伴うインパクトイオン化によるバックゲート電位上昇を大きくし、寄生のＮＰＮトランジスタがほぼ同時にトリガーされる状況が望ましく、このためにはバックゲート電位を、如何に上昇させるかが重要である。

インパクトイオン化に伴うバックゲート電位上昇を効率的にするためには、バックゲートのインピーダンスを大きくすることが有効であり、最もインピーダンスを高くするにはフローティング状態が望ましいが、完全なフローティング状態はラッチアップを誘発し易いため、望ましくない。

又、Ｐ基板においては、フローティング状態を造ることは不可能である。このため、インピーダンスを高めるためには、基板方向ではなく保護素子の側面を基板と切り離すような構造が必要となる。

このために、ＣＭＯＳプロセスにおいてＰＭＯＳトランジスタを製造する際に必須なＮ型のウェルによってＮＭＯＳトランジスタを取り囲むように構成し、
且つ、取り囲まれたＰ領域は底面のみで基板へ接続され、金属配線では特定電位（殆どの場合最低電位）へ接続されないような構造とする。

本発明によれば、マルチフィンガータイプの保護ＮＭＯＳトランジスタをＮ型の拡散層で囲み、且つ、囲まれたバックゲート領域を金属配線で最低電位へ接続することなく基板との間に抵抗成分を持たせることで各フィンガー部の寄生ＮＰＮトランジスタのトリガー均一性を得ることができ、従来例のような１つの寄生ＮＰＮトランジスタへの電流集中を防ぎ、電流集中によるドレイン抵抗部の温度上昇を抑え、ジュール熱による接合破壊を防止することが可能になる。

図１に本発明の実施の形態を示す。
図１はフィンガー数が４本の場合を示しているが、フィンガー数は多いほど２次ブレークダウン耐性が向上するので、通常は１０本程度の場合が多い。

図１（ａ）本発明の実施の形態の断面図、図１（ｂ）は平面図である。
図１（ａ），（ｂ）において、１１はフィンガーとなるゲート、１２はソース、１３はドレイン、１４はソース、ドレイン部の抵抗を下げるためのサリサイド、１５はバラスト抵抗に相当するサリサイドブロック、１６は保護ＮＭＯＳトランジスタを囲繞するＮ型の拡散層Ｎウェル、１７はフィールド酸化膜、１８は１のフィンガーを電気的に接続する金属配線、１９はフィンガーごとに構成されるソース１２を電気的に接続し、且つ、最低電位接続するための金属配線、１１０はフィンガーごとに構成されれる３のドレインを電気的に接続し、且つ、パッド１１１へ接続する金属配線、１１２は金属配線によってはどの電位へも接続されていない保護ＮＭＯＳトランジスタのバックゲートである。
図２はシミュレーションで用いた回路図である。

図２において、ＮＯはフィンガー数４のＮＭＯＳトランジスタを示しており、１はバックゲートで図１（ａ）のバックゲート１１２に相当する部分、２はゲートで図１（ａ）のゲート１１へ、３，４，５はソースで図１（ａ）のソース１２へ、６，７はドレインで図１（ａ）のドレイス１３にそれぞれ相当する。Ｒ７はバックゲートと最低電位間のインピーダンス、Ｒ６はゲート抵抗、Ｒ１，Ｒ２，Ｒ４はソース直列抵抗、Ｒ３，Ｒ５はサリサイドブロック部のバラスト抵抗を含んだドレイン部の直列抵抗、ＶＩＮは静電気放電パルスが印加される端子で、Ｒ０は人体帯電モデルの際の１．５ｋΩ抵抗を示す。

図３はシミュレーションで用いた人体帯電モデルの電圧波形図、図４（ａ），（ｂ）はシミュレーションで用いたマルチフィンガーＮＭＯＳトランジスタの全体図及び１つのフィンガー部の拡大図である。

このような構造において、先ずパッド１１１へ静電気放電パルスが印加されると、配線１０、サリサイド４を経由してドレイン部３の電位は急激に上昇する。人体帯電モデルでは、およそ２００ｖ／ｎｓｅｃ、２０００ｖｍａｘの波形が１．５ｋΩの抵抗を通してパッド１１１へ印加される。

急激に上昇したドレイン部の電圧は、バックゲートとの間でアバランシェ・ブレークダウンを起し、大量の電子−正孔対を生成し、生成された正孔がバックゲート電位を上昇させる。この電位がソース１２をエミッタ、ドレイン１３をコレクタ、バックゲート１１２をベースとする寄生ＮＰＮトランジスタのベース・エミッタ間順方向の閾値電圧を超えると寄生ＮＰＮトランジスタが動作し、図９に示すスナップバック特性を示すようになる。課題としているのは、フィンガー毎に存在する寄生のＮＰＮトランジスタがほぼ同時にトリガーされ動作することであるが、図５及び図６にバックゲートへ接続される抵抗Ｒ７を０．１Ω、１ｋΩとした場合の各ドレイン電流波形を示している。

図５はＲ７＝０．１Ωの場合であるが、具体的にはバックゲートが金属配線により最低電位へ接続された状態を表している。

ドレイン電流の一方は電流値がゼロであり、寄生ＮＰＮトランジスタが動作していないことが分かる。このことは、静電気放電パルスエネルギーを１つの寄生ＮＰＮトランジスタで消費しなくてはならず、この結果電流集中により、ドレイン抵抗に熱的損傷を引き起こすことを示している。
図６はＲ７＝１ｋΩの場合であり、バックゲートはＮウェルで囲まれ、基板方向のみで抵抗成分によって最低電位へ接続されている状態を示している。１〜２ｎｓｅｃの遅れ時間はあるが、２つのドレインにほぼ等しい電流が流れている、即ち、寄生ＮＰＮトランジスタがどちらも動作していることが分かり、この結果静電気放電パルスのエネルギーは両方の寄生ＮＰＮトランジスタでほぼ均等に消費されることを意味する。

本発明に係るマルチフィンガーＮＭＯＳトランジスタの構造を示す図である。シミュレーション回路図である。シミュレーション人体帯電モデル電圧波形図である。（ａ）はシミュレーションデバイス全体図、（ｂ）はシミュレーションデバイス拡大図である。従来例のシミュレーション結果を示す図である。本発明のシミュレーション結果を示す図である。従来例を示す図である。基本スナップバック特性を示す図である。フィンガー数３の場合のスナップバック特性を示す図である。

符号の説明

１１フィンガー（ゲート）
１２ドレイン
１３ソース
１４サリサイド
１５サリサイドブロック領域
１６Ｎ型拡散層
１７シリコン酸化膜
１８フィンガー配線
１９ソース配線
１１０パッドからのドレイン配線
１１１パッド
１１２バックゲート
１１３Ｐ型拡散層

Claims

Ｐ型半導体基板上に構成される半導体集積回路の静電破壊保護素子であって、複数のゲート電極を有するマルチフィンガータイプのＮＭＯＳにおいて、
前記半導体基板と反対導電型の拡散層をＮＭＯＳトランジスタを囲繞するように構成し、且つ、囲繞されたＰ型半導体領域を配線手段によっては、如何なる電位へも接続されないことを特徴とするマルチフィンガーＮＭＯＳトランジスタ構造。
反対導電型の拡散層は、ＰＭＯＳトランジスタがその内部に構成されるＮ型拡散層と同一の拡散層であることを特徴とする請求項１記載のマルチフィンガーＮＭＯＳトランジスタ構造。
複数のゲート電極は互いに電気的に接続され、且つ、囲繞されたＰ型半導体領域に金属配線で接続され、複数のドレイン電極は互いに電気的に接続され、且つ、外部引出し端子であるパッドへ金属配線で接続され、複数のソース電極は互いに電気的に接続され、且つ、最低電位配線へ接続されることを特徴とする請求項１記載のマルチフィンガーＮＭＯＳトランジスタ構造。