TWI707414B - 包含啟用ncem之填充單元格之doe的積體電路 - Google Patents

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Abstract

包含填充單元格的晶圓、晶片或晶粒，該等填充單元格具有被配置為透過非接觸式電量測（「NCEM」）獲取在線資料的結構。此類啟用NCEM的填充單元格可針對/暴露各種開路、短路、漏電或過量電阻故障模式。此類晶圓、晶片或晶粒可包括實驗設計（「DOE」），該等實驗設計包括至少二個變體中的多個啟用NCEM的填充單元格，全針對相同的故障模式。

Description

包含啟用NCEM之填充單元格之DOE的積體電路
本發明大致關於用於通過使用透過非接觸式電子量測（「NCEM」）所獲取之在線（in-line）量測來製造半導體晶圓及晶片的改良程序、關於被配置為透過NCEM來提供有用資訊的晶片上結構及關於在程序庫相容的填充單元格（fill cell）中實施NCEM結構。
以引用方式併入本文中之Katsura等人之第5,008,727號的美國專利（「Standard cell having test pad for probing and semiconductor integrated circuit device containing the standard cells」）揭露了將測試墊放置在標準單元格中。
以引用方式併入本文中之Graham等人之第6,091,249 A號的美國專利（「Method and apparatus for detecting defects in wafers」）揭露了用於使用非接觸式（NC）技術來測試某些缺陷的結構及方法。
以引用方式併入本文中之Jarvis等人之第6,452,412 B1號的美國專利（「Drop-in test structure and methodology for characterizing an integrated circuit process flow and topography」）揭露了用於使用NC技術來測試某些缺陷的結構及方法。
以引用方式併入本文中之Song等人之第6,949,765 B2號的美國專利（「Padless structure design for easy identification of bridging defects in lines by passive voltage contrast」）揭露了用於使用NC技術來測試某些缺陷的結構及方法。
以引用方式併入本文中之Wang等人之第7,101,722 B1號的美國專利（「In-line voltage contrast determination of tunnel oxide weakness in integrated circuit technology development」）揭露了用於使用NC技術來測試某些缺陷的結構及方法。
以引用方式併入本文中之Zhao等人之第7,105,436 B2號的美國專利（「Method for in-line monitoring of via/contact holes etch process based on test structures in semiconductor wafer manufacturing」）揭露了用於使用NC技術來測試某些缺陷的結構及方法。
以引用方式併入本文中之Cote等人之第7,518,190 B2號的美國專利（「Grounding front-end-of-line structures on a SOI substrate」）揭露了用於使用NC技術來測試某些缺陷的結構及方法。
以引用方式併入本文中之Ruderer等人之第7,930,660 B2號的美國專利（「Measurement structure in a standard cell for controlling process parameters during manufacturing of an integrated circuit」）描述了針對製造最佳化而在填充單元格中使用測試結構。
以引用方式併入本文中之Seng等人之第7,939,348 B2號的美國專利（「E-beam inspection structure for leakage analysis」）揭露了用於使用NC技術來測試某些缺陷的結構及方法。
以引用方式併入本文中之Patterson等人之第8,039,837 B2號的美國專利（「In-line voltage contrast detection of PFET silicide encroachment」）揭露了用於使用NC技術來測試某些缺陷的結構及方法。
以引用方式併入本文中之Fong等人之第8,339,449 B2號的美國專利（「Defect monitoring in semiconductor device fabrication」）揭露了用於使用NC技術來測試某些缺陷的結構及方法。
以引用方式併入本文中之Mo等人之第8,399,266 B2號的美國專利（「Test structure for detection of gap in conductive layer of multilayer gate stack」）揭露了用於使用NC技術來測試某些缺陷的結構及方法。
以引用方式併入本文中之Xiao之第8,421,009 B2號的美國專利（「Test structure for charged particle beam inspection and method for defect determination using the same」）揭露了用於使用NC技術來測試某些缺陷的結構及方法。
以引用方式併入本文中之Brozek之第8,575,955 B1號的美國專利（「Apparatus and method for electrical detection and localization of shorts in metal interconnect lines」）揭露了用於使用NC技術來測試某些缺陷的結構及方法。
以引用方式併入本文中之Guldi等人之第20090102501 A1號的美國專利公開案（「Test structures for e-beam testing of systematic and random defects in integrated circuits」）揭露了用於使用NC技術來測試某些缺陷的結構及方法。
本發明大致涉及放置可NC測試的結構，及基於如此結構的DOE（實驗設計），該等結構較佳地是在標準單元格邏輯區域中所使用的「填充單元格」內。如此案中所使用的，「填充單元格」（或「填充器單元格」）指的是被配置為用於放置在標準單元格行中但不被配置為執行任何邏輯或資訊儲存功能的單元格。現代的、標準的單元格佈局通常使用此類填充單元格來緩解路由擁塞。（例如參照2013年ASP-DAC之Cong, J.等人的「Optimizing routability in large-scale mixed-size placement」；及2006年之設備、電路及系統之第六屆IEEE國際加勒比會議論文集之Menezes, C.等人的「Design of regular layouts to improve predictability」。）（亦參照以引用方式併入本文中之Lin等人之第8,504,969號的美國專利（「Filler Cells for Design Optimization in a Place-and-Route System」）。）如本文中所使用的，「填充單元格」可包括被設計為執行輔助（亦即非邏輯或儲存）功能的結構，例如連井（well tie）及/或解耦電容。
一個NC量測技術（在與本發明的某些實施例結合的情況下是有用的）涉及以掃瞄電子顯微鏡（「SEM」）或其他基於荷電粒子的掃瞄/成像設備來量測或檢驗經部分處理之晶圓（在線）的表面。在量測/檢驗繼續進行時，SEM（或其他設備）在所有電浮動構件上包括電荷，而任何經接地構件保持在零電位下。此電壓對比對於作為NCEM的掃瞄/成像設備變得可見。
已在半導體工業中使用此NC量測技術（通常稱為「電壓對比檢驗」）許多年（例如參照第6,344,750 B1號的美國專利（「Voltage contrast method for semiconductor inspection using low voltage particle beam」）），且該技術存在許多不同的特點--如由將'750專利援引為先前技術的數十個後續專利所演示的。
以引用方式併入本文中之由發明人De等人於2015年2月3日所提出且由本案之受讓人所擁有之第14/612,841號的美國專利申請案（「Opportunistic placement of IC test structures and/or e-beam target pads in areas otherwise used for filler cells, tap cells, decap cells, scribe lines, and/or dummy fill, as well as product IC chips containing same」）揭露了用於從本發明中所利用之啟用NCEM的測試結構獲取NCEM的許多高度高效的（且在本文中是較佳的）方法。雖然這些'841方法表示申請人的較佳NC量測方法，申請人的意圖為，在此案中用語「NC量測」或「NCEM」的使用不應在沒有指示將請求項限於這些較佳方法之意圖之特定語言（例如「選擇性地針對...」、「...少於10個像素」）的情況下被如此限制。
在一般使用時，用語「實驗設計（DOE）」或「實驗性設計」指的是存在變化的任何資訊收集試驗的設計（無論是否是在實驗者的完全控制下）。
實驗性設計是已建立的領域，習知於本領域中具技藝者。（參照以引用方式併入本文中之於2013年10月30日更新之NIST/SEMATECH的統計方法電子手冊（http://www.itl.nist.gov/div898/handbook/）。）
如具技藝的讀者將理解的，本文中的一般DOE關於涉及一或更多個半導體晶粒及/或晶圓的實驗，其中所述一或更多個晶粒及/或晶圓包含實質類似之測試結構的多個實例，其中的至少某些部分在一或更多個佈局相關之參數（包括（但不限於）尺寸、間隔、徧移、重疊、寬度、延伸、連串長度、週期性、密度、鄰域佈局（包括下層））或程序相關之參數（包括（但不限於）劑量、速率、暴露、處理時間、溫度或任何可用工具指定的設定）的意義上變化。如本領域中具技藝者所知，將基於實驗目標、所涉及的程序及適當地點（例如填充單元格位置、分接單元格（tap cell）位置、去耦單元格（decap cell）位置、劃線區域等等）的可用性，來選擇特定參數的變化選擇、它們變化的量/分佈及表達如此變化之測試結構的數量及位置，以樣例化測試結構。
本發明的較佳實施例利用從啟用NCEM的填充單元格所建構的DOE。依據本發明的某些較佳實施例，啟用NCEM的填充單元格全部具有某些共用構件（例如高度、電源軌配置及與程序庫中之標準單元格一致的閘極佈局），接著依據量測類型（例如短路、開路、漏電或電阻）、所涉及的層及/或要評估/測試的結構而變化。此類啟用NCEM的填充單元格一般亦包括墊，該墊被配置為例如藉由從小數量的經放大像素（例如10個或更少）決定相關聯的NCEM來加速被針對的NC評估，或在完全不產生任何影像的情況下進行加速。此類墊可形成自各種低電阻材料且配置成各種形狀。
在某些較佳實施例中，此類啟用NCEM的填充單元格可額外包括定義矩形測試區域的二或更多個以遮罩佈局的特徵，此類測試區域由兩個參數（例如X/Y或r/θ維度）所特徵化。此外，對於此類啟用NCEM的填充單元格，擴展的測試區域圍繞單元格的測試區域，藉由預定地擴展測試區域的各邊界或藉由預定成比例地擴展測試區域的區域來定義該擴展的測試區域。或者，在單元格被設計為量測或特徵化層間效應的情況下，此類測試區域可被特徵化為具有一或更多個額外參數的「測試容積」，該等額外參數特徵化定義的、以遮罩佈局之特徵的層。
對於被設計為量測、偵測或特徵化電短路行為的填充單元格（所謂的「短路配置的啟用NCEM的填充單元格」）而言，測試區域可表示兩個以圖樣定義的特徵之間的所需間隙，該兩個以圖樣定義的特徵在無製造異常的情況下會是電隔離的。或者，在這樣短路配置的啟用NCEM的填充單元格中，測試區域可表示兩個以圖樣定義的特徵之間的重疊，該兩個以圖樣定義的特徵在無製造異常的情況下會是電隔離的。單一的短路配置的、啟用NCEM的填充單元格可包含一或多個測試區域。在具有多個測試區域之啟用NCEM的填充單元格的情況下，單元格的測試區域中的各者較佳地是並聯地連接，且單元格的測試區域中的各者（且較佳地亦是其延伸之測試區域中的各者）被相同地或近乎相同地配置。
被設計為量測、偵測或特徵化電氣洩漏行為的填充單元格（所謂的「漏電配置的啟用NCEM的填充單元格」）一般類似短路配置的單元格。如同短路配置的單元格，如此漏電配置的單元格可包括表示兩個以圖樣定義的特徵間之所需間隙的測試區域，該兩個以圖樣定義的特徵理想上應是電隔離的，但實際上不可避免地展現了某些漏電量。或者，在這樣漏電配置的啟用NCEM的填充單元格中，測試區域可表示兩個以圖樣定義的特徵之間的重疊 ，該兩個以圖樣定義的特徵理想上會是電隔離的，但實際上不可避免地展現了某些漏電量。單一的漏電配置的、啟用NCEM的填充單元格可包含一個測試區域，但較佳地是包含多個測試區域。在具有多個測試區域之單元格的情況下，單元格的測試區域中的各者較佳地是並聯地連接，且單元格的測試區域中的各者（且較佳地亦是其延伸之測試區域中的各者）被相同地或近乎相同地配置。
對於被設計為量測、偵測或特徵化電開路行為的填充單元格（所謂的「開路配置的啟用NCEM的填充單元格」）而言，測試區域一般表示兩個以圖樣定義的特徵之間的所需重疊或延伸，該兩個以圖樣定義的特徵在無製造異常的情況下會是電連接的。（其亦可表示單層圖樣，例如蛇形線（snake））。單一的開路配置的、啟用NCEM的填充單元格可包含一或多個測試區域。在多個測試區域的情況下，單元格的測試區域中的各者較佳地是串聯地連接，且單元格的測試區域中的各者（且較佳地亦是延伸之測試區域中的各者）被相同地或近乎相同地配置。
被設計為量測、偵測或特徵化電阻行為的填充單元格（所謂的「電阻配置的啟用NCEM的填充單元格」）一般類似開路配置的單元格。如同開路配置的單元格，此類電阻配置的單元格可包括表示兩個以圖樣定義的特徵間之所需重疊或延伸的測試區域，該兩個以圖樣定義的特徵理想上會由近乎零電阻的路徑所連接，但實際上不可避免地產生了可量測的電阻位準。（此類測試區域亦可表示單層圖樣，例如蛇形線。）單一的電阻配置的、啟用NCEM的填充單元格可包含一個測試區域，但較佳地是包含多個測試區域。在多個測試區域的情況下，單元格的測試區域中的各者較佳地是串聯地連接，且單元格的測試區域中的各者（且較佳地亦是延伸之測試區域中的各者）被相同地或近乎相同地配置。
依據如此較佳實施例的DOE在複數個變體中包括一系列的實質類似配置的啟用NCEM的填充單元格。在給定的DOE內，如此類似配置的填充單元格一般全會被配置為量測、偵測或特徵化相同結構配置（例如尖端對尖端（如圖14），舉例而言）中的相同行為（例如閘極對閘極（或控制構件對控制構件）的短路，舉例而言）。在單參數的DOE中，變體之間的差異可限於定義單元格之測試區域之特徵中的一者的尺寸、形狀或位置上的差異。在多參數DOE中，變體之間的差異可能涉及二或更多個如此參數上的差異。而在更複雜的DOE中，差異可能涉及其他非增量式的改變（例如某些特徵的存在或不存在，或鄰近或下層佈局上的改變）（無論是單獨涉及或附加性地與單或多參數變化結合而涉及）。
在DOE涉及鄰近佈局之複雜改變的情況下，位在延展測試區域（包括測試區域之預定延展的區域，其延展量例如為50-200%或更多）內且涉及測試區域定義層或者重疊測試區域定義層或緊接於測試區域定義層上方或下方的任何層的改變較佳地在數量上是受限的。將如此改變的數量限制在少於三、五、十、二十或三十個「背景圖樣變體」促進了實驗所產生之資料的分析。
在本發明的某些實施例中，特徵化DOE變體間之相關佈局變化之程度的另一方式涉及圖樣相似性比率（「PSR」）的概念，該PSR的計算被圖像地描繪在圖37-40中（且之後在本文中描述）。依據本發明的此態樣，對於DOE中的各變體而言，應存在另一變體，在延展測試區域被定義為相對應之測試區域尺寸的至少150-200%時，該另一變體對於每個測試區域定義層在該DOE中應存在具有至少0.90（或較佳地為0.95或更佳地為0.97）的PSR，且對於緊接於任何測試區域定義層下方的每個層具有至少0.75（或較佳地為0.85或更佳地為0.90）的PSR。
依據較佳實施例之DOE的另一態樣是它們包括各啟用NCEM的填充單元格的變體的多個實例（例如3、5、10、20、500、100、200或500+個）。並且，此類變體較佳地被分佈（規則或不規則地）在可用於樣例化填充單元格的空間各處。
據此，一般而言，且不欲為限制地，本發明的一個態樣關於例如包括以下物的IC：一標準單元格區域，包括不同寬度及均勻高度之至少一千個邏輯單元格及填充單元格的一混合物，該混合物被放進至少二十個相鄰的行，其中在各行中並排放置至少二十個單元格；其中該積體電路包括至少一第一DOE，該第一DOE包括複數個類似配置的啟用NCEM的填充單元格，其中各啟用NCEM的填充單元格至少包括：第一及第二伸長傳導電源軌，形成在一連接器或互連件堆疊中，跨該單元格的整個寬度而延伸，且被配置為用於與包含在該標準單元格區域之該等邏輯單元格中的相對應電源軌相容；一NCEM墊，形成在一傳導層中，該墊在至少一個尺度上相較於由設計規則所容許的一最小尺寸為至少兩倍大；一矩形測試區域，由至少第一及第二相異的、以遮罩佈局之特徵的受選邊界所定義，該測試區域由兩個尺度參數所特徵化；一第一傳導路徑，將該第一以遮罩佈局的特徵電連接至該墊；及一第二傳導路徑，將該第二以遮罩佈局的特徵電連接至一永久或虛接地結構；其中該第一DOE中之該等類似地配置的啟用NCEM的填充單元格中的各者被配置為呈現一第一受選製造故障，該第一受選製造故障可由該墊的VC檢驗偵測觀察為一異常的墊至接地漏電或導電；及其中該第一DOE之該等類似配置的啟用NCEM的填充單元格包括複數個變體，其中該等變體在它們各別因為該第一受選製造故障而呈現一異常墊至接地漏電或電阻的機率的意義上相異。此類IC可更包括：一第二DOE，包括複數個類似配置的啟用NCEM的填充單元格，其中各啟用NCEM的填充單元格至少包括：第一及第二伸長傳導電源軌，形成在一連接器或互連件堆疊中，跨該單元格的整個寬度而延伸，且被配置為用於與包含在該標準單元格區域之該等邏輯單元格中的相對應電源軌相容；一NCEM墊，形成在一傳導層中，該墊在至少一個尺度上相較於由設計規則所容許的一最小尺寸為至少兩倍大；一矩形測試區域，由至少第一及第二相異的、以遮罩佈局之特徵的受選邊界所定義，該測試區域由兩個尺度參數所特徵化；一第一傳導路徑，將該第一以遮罩佈局的特徵電連接至該墊；及一第二傳導路徑，將該第二以遮罩佈局的特徵電連接至一永久或虛接地結構；其中該第二DOE中之該等類似地配置的啟用NCEM的填充單元格中的各者被配置為呈現一第二受選製造故障，該第二受選製造故障可由該墊的VC檢驗偵測觀察為一異常的墊至接地漏電或導電，且其中該第二受選製造故障與該第一受選製造故障不同；及其中該第二DOE之該等類似配置的啟用NCEM的填充單元格包括複數個變體，其中該等變體在它們各別因為該第二受選製造故障而呈現一異常墊至接地漏電或導電的機率的意義上相異。該第一受選製造故障可涉及呈現為異常高的墊至接地導電或漏電的短路或漏電缺陷，而該第二受選製造故障可涉及呈現為異常低的墊至接地導電或異常高的墊至接地電阻的開路或電阻缺陷。該第一及第二受選製造故障兩者可涉及該IC之一連接器堆疊區域中的層。此類IC可更包括：一第三DOE，包括複數個類似配置的啟用NCEM的填充單元格，其中各啟用NCEM的填充單元格至少包括：第一及第二伸長傳導電源軌，形成在一連接器或互連件堆疊中，跨該單元格的整個寬度而延伸，且被配置為用於與包含在該標準單元格區域之該等邏輯單元格中的相對應電源軌相容；一NCEM墊，形成在一傳導層中，該墊在至少一個尺度上相較於由設計規則所容許的一最小尺寸為至少兩倍大；一矩形測試區域，由至少第一及第二相異的、以遮罩佈局之特徵的受選邊界所定義，該測試區域由兩個尺度參數所特徵化；一第一傳導路徑，將該第一以遮罩佈局的特徵電連接至該墊；及一第二傳導路徑，將該第二以遮罩佈局的特徵電連接至一永久或虛接地結構；其中該第三DOE中之該等類似地配置的啟用NCEM的填充單元格中的各者被配置為呈現一第三受選製造故障，該第三受選製造故障可由該墊的VC檢驗偵測觀察為一異常的墊至接地漏電或導電，且其中該第三受選製造故障與該第一受選製造故障不同，且與該第二受選製造故障不同；及其中該第三DOE之該等類似配置的啟用NCEM的填充單元格包括複數個變體，其中該等變體在它們各別因為該第三受選製造故障而呈現一異常墊至接地漏電、導電或電阻的機率的意義上相異。該第一、第二及第三DOE中的各者較佳地包括至少三、五、七或十個變體中的啟用NCEM的填充單元格。該第一、第二及第三DOE的該等啟用NCEM的填充單元格較佳地被不規則地分佈在該IC的該標準單元格區域內。各變體可僅在其第一或第二以遮罩佈局的特徵的位置、尺寸或形狀上彼此不同，或差異僅在於特徵化該等變體之測試區域的一單一尺度參數。
再次地，一般而言，且不欲為限制地，本發明的另一個態樣關於例如包括以下物的IC：一標準單元格區域，包括不同寬度及均勻高度之至少一千個邏輯單元格及填充單元格的一混合物，該混合物被放進至少二十個相鄰的行，其中在各行中並排放置至少二十個單元格；其中該IC包括至少一第一DOE，該第一DOE包括複數個類似配置的啟用NCEM的填充單元格，其中各啟用NCEM的填充單元格至少包括：第一及第二伸長傳導電源軌，形成在一連接器或互連件堆疊中，跨該單元格的整個寬度而延伸，且被配置為用於與包含在該標準單元格區域之該等邏輯單元格中的相對應電源軌相容；一NCEM墊，形成在一傳導層中，該墊在至少一個尺度上相較於由設計規則所容許的一最小尺寸為至少兩倍大；一矩形測試區域，由第一及第二相異的、以遮罩佈局的特徵的受選邊界所定義，該測試區域由兩個尺度參數所特徵化，該測試區域被配置為在沒有一第一受選製造故障的情況下在該第一及第二以遮罩佈局的特徵之間提供電隔離；一第一傳導路徑，將該第一以遮罩佈局的特徵電連接至該墊；及一第二傳導路徑，將該第二以遮罩佈局的特徵電連接至一永久或虛接地結構；其中該第一DOE中之該等類似地配置的啟用NCEM的填充單元格中的各者被配置為呈現一第一受選製造故障，該第一受選製造故障可由該墊的VC檢驗偵測觀察為一異常高的墊至接地導電或漏電；及其中該第一DOE之該等類似配置的啟用NCEM的填充單元格包括複數個變體，其中該等變體在它們各別因為該第一受選製造故障而呈現一異常高的墊至接地導電或漏電的機率的意義上相異。在該第一DOE之該等啟用NCEM的填充單元格中的各者中，該第一及/或第二相異的、以遮罩佈局的特徵可各表示一控制構件或該控制構件的一部分，及/或一控制構件連接器或一基板連接器的一部分，及/或一控制構件跳線、基板跳線或互連跳線的一部分。在該第一及/或第二DOE之該等啟用NCEM的填充單元格中的各者中，該第一及/或第二相異的、以遮罩佈局的特徵可以一尖端對尖端配置、一尖端對側配置、一側對側配置、一對角配置或一夾層重疊配置呈現。
再次地，一般而言，且不欲為限制地，本發明的另一個態樣關於例如包括以下物的IC：一標準單元格區域，包括不同寬度及均勻高度之至少一千個邏輯單元格及填充單元格的一混合物，該混合物被放進至少二十個相鄰的行，其中在各行中並排放置至少二十個單元格；其中該IC包括至少一第一DOE，該第一DOE包括複數個類似配置的啟用NCEM的填充單元格，其中各啟用NCEM的填充單元格至少包括：第一及第二伸長傳導電源軌，形成在一連接器或互連件堆疊中，跨該單元格的整個寬度而延伸，且被配置為用於與包含在該標準單元格區域之該等邏輯單元格中的相對應電源軌相容；一NCEM墊，形成在一或更多個傳導層中，該墊在至少一個尺度上相較於由設計規則所容許的一最小尺寸為至少兩倍大；一矩形測試區域，由複數個以遮罩佈局的特徵的受選邊界所定義，該測試區域由兩個尺度參數所特徵化，該複數個以遮罩佈局的特徵包括在沒有一第一製造故障的情況下電連接的至少第一及第二特徵；一第一傳導路徑，將該第一以遮罩佈局的特徵電連接至該墊；及一第二傳導路徑，將該第二以遮罩佈局的特徵電連接至一永久或虛接地結構；其中該第一DOE中之該等類似地配置的啟用NCEM的填充單元格中的各者被配置為呈現一第一受選製造故障，該第一受選製造故障可由該墊的VC檢驗偵測觀察為一異常高的墊至接地導電或漏電；其中該第一DOE之該等類似配置的啟用NCEM的填充單元格包括複數個變體，其中該等變體在它們各別因為該第一受選製造故障而呈現一異常高的墊至接地導電或漏電的機率的意義上相異；及其中該第一DOE之該等類似配置的啟用NCEM的填充單元格選自由以下物組成的列表：AA尖端對尖端短路配置的啟用NCEM的填充單元格；AACNT尖端對尖端短路配置的啟用NCEM的填充單元格；AACNT-AA尖端對尖端短路配置的啟用NCEM的填充單元格；TS尖端對尖端短路配置的啟用NCEM的填充單元格；GATE尖端對尖端短路配置的啟用NCEM的填充單元格；GATECNT-GATE尖端對尖端短路配置的啟用NCEM的填充單元格；GATECNT尖端對尖端短路配置的啟用NCEM的填充單元格；GATECNT-AACNT尖端對尖端短路配置的啟用NCEM的填充單元格；M1尖端對尖端短路配置的啟用NCEM的填充單元格；V0尖端對尖端短路配置的啟用NCEM的填充單元格；M1-V0尖端對尖端短路配置的啟用NCEM的填充單元格；V1-M1尖端對尖端短路配置的啟用NCEM的填充單元格；V1尖端對尖端短路配置的啟用NCEM的填充單元格；M2尖端對尖端短路配置的啟用NCEM的填充單元格；M2-V1尖端對尖端短路配置的啟用NCEM的填充單元格；V2-M2尖端對尖端短路配置的啟用NCEM的填充單元格；M3尖端對尖端短路配置的啟用NCEM的填充單元格；V2尖端對尖端短路配置的啟用NCEM的填充單元格；M3-V2尖端對尖端短路配置的啟用NCEM的填充單元格；AA尖端對側短路配置的啟用NCEM的填充單元格；AACNT尖端對側短路配置的啟用NCEM的填充單元格；AACNT-AA尖端對側短路配置的啟用NCEM的填充單元格；GATE-AA尖端對側短路配置的啟用NCEM的填充單元格；GATECNT-GATE尖端對側短路配置的啟用NCEM的填充單元格；GATECNT尖端對側短路配置的啟用NCEM的填充單元格；TS-GATECNT尖端對側短路配置的啟用NCEM的填充單元格；GATECNT-AACNT尖端對側短路配置的啟用NCEM的填充單元格；M1尖端對側短路配置的啟用NCEM的填充單元格；V0尖端對側短路配置的啟用NCEM的填充單元格；M1-V0尖端對側短路配置的啟用NCEM的填充單元格；V1-M1尖端對側短路配置的啟用NCEM的填充單元格；V1尖端對側短路配置的啟用NCEM的填充單元格；M2尖端對側短路配置的啟用NCEM的填充單元格；M2-V1尖端對側短路配置的啟用NCEM的填充單元格；V2-M2尖端對側短路配置的啟用NCEM的填充單元格；M3尖端對側短路配置的啟用NCEM的填充單元格；V2尖端對側短路配置的啟用NCEM的填充單元格；M3-V2尖端對側短路配置的啟用NCEM的填充單元格；AA側對側短路配置的啟用NCEM的填充單元格；AACNT側對側短路配置的啟用NCEM的填充單元格；AACNT-AA側對側短路配置的啟用NCEM的填充單元格；AACNT-GATE側對側短路配置的啟用NCEM的填充單元格；GATE側對側短路配置的啟用NCEM的填充單元格；GATECNT-GATE側對側短路配置的啟用NCEM的填充單元格；TS-GATE側對側短路配置的啟用NCEM的填充單元格；GATECNT側對側短路配置的啟用NCEM的填充單元格；GATECNT-AACNT側對側短路配置的啟用NCEM的填充單元格；M1側對側短路配置的啟用NCEM的填充單元格；V0側對側短路配置的啟用NCEM的填充單元格；M1-V0側對側短路配置的啟用NCEM的填充單元格；V1-M1側對側短路配置的啟用NCEM的填充單元格；V1側對側短路配置的啟用NCEM的填充單元格；M2側對側短路配置的啟用NCEM的填充單元格；M2-V1側對側短路配置的啟用NCEM的填充單元格；V2-M2側對側短路配置的啟用NCEM的填充單元格；M3側對側短路配置的啟用NCEM的填充單元格；V2側對側短路配置的啟用NCEM的填充單元格；M3-V2側對側短路配置的啟用NCEM的填充單元格；AA-L形夾層短路配置的啟用NCEM的填充單元格；AACNT-L形夾層短路配置的啟用NCEM的填充單元格；AACNT-AA-L形夾層短路配置的啟用NCEM的填充單元格；GATE-AA-L形夾層短路配置的啟用NCEM的填充單元格；GATE-TS-L形夾層短路配置的啟用NCEM的填充單元格；GATECNT-GATE-L形夾層短路配置的啟用NCEM的填充單元格；GATECNT-AA-L形夾層短路配置的啟用NCEM的填充單元格；GATECNT-TS-L形夾層短路配置的啟用NCEM的填充單元格；GATECNT-AACNT-L形夾層短路配置的啟用NCEM的填充單元格；V0-AA-L形夾層短路配置的啟用NCEM的填充單元格；V0-TS-L形夾層短路配置的啟用NCEM的填充單元格；V0-AACNT-L形夾層短路配置的啟用NCEM的填充單元格；V0-GATE-L形夾層短路配置的啟用NCEM的填充單元格；V0-GATECNT-L形夾層短路配置的啟用NCEM的填充單元格；M1-AACNT-L形夾層短路配置的啟用NCEM的填充單元格；M1-GATECNT-L形夾層短路配置的啟用NCEM的填充單元格；M1-V0-L形夾層短路配置的啟用NCEM的填充單元格；V1-M1-L形夾層短路配置的啟用NCEM的填充單元格；V1-V0-L形夾層短路配置的啟用NCEM的填充單元格；M2-M1-L形夾層短路配置的啟用NCEM的填充單元格；M2-V1-L形夾層短路配置的啟用NCEM的填充單元格；V2-V1-L形夾層短路配置的啟用NCEM的填充單元格；V2-M2-L形夾層短路配置的啟用NCEM的填充單元格；M3-M2-L形夾層短路配置的啟用NCEM的填充單元格；M3-V2-L形夾層短路配置的啟用NCEM的填充單元格；AA對角短路配置的啟用NCEM的填充單元格；TS對角短路配置的啟用NCEM的填充單元格；AACNT對角短路配置的啟用NCEM的填充單元格；AACNT-AA對角短路配置的啟用NCEM的填充單元格；GATE對角短路配置的啟用NCEM的填充單元格；GATE-AACNT對角短路配置的啟用NCEM的填充單元格；GATECNT-GATE對角短路配置的啟用NCEM的填充單元格；GATECNT對角短路配置的啟用NCEM的填充單元格；GATECNT-AACNT對角短路配置的啟用NCEM的填充單元格；M1對角短路配置的啟用NCEM的填充單元格；V0對角短路配置的啟用NCEM的填充單元格；M1-V0對角短路配置的啟用NCEM的填充單元格；V1-M1對角短路配置的啟用NCEM的填充單元格；V1對角短路配置的啟用NCEM的填充單元格；M2對角短路配置的啟用NCEM的填充單元格；M2-V1對角短路配置的啟用NCEM的填充單元格；M3對角短路配置的啟用NCEM的填充單元格；V2-M2對角短路配置的啟用NCEM的填充單元格；V2對角短路配置的啟用NCEM的填充單元格；M3-V2對角短路配置的啟用NCEM的填充單元格；AA角落短路配置的啟用NCEM的填充單元格；AACNT角落短路配置的啟用NCEM的填充單元格；AACNT-AA角落短路配置的啟用NCEM的填充單元格；GATE角落短路配置的啟用NCEM的填充單元格；GATECNT-GATE角落短路配置的啟用NCEM的填充單元格；GATECNT-TS角落短路配置的啟用NCEM的填充單元格；GATECNT角落短路配置的啟用NCEM的填充單元格；GATECNT-AACNT角落短路配置的啟用NCEM的填充單元格；M1角落短路配置的啟用NCEM的填充單元格；V0角落短路配置的啟用NCEM的填充單元格；M1-V0角落短路配置的啟用NCEM的填充單元格；V1-M1角落短路配置的啟用NCEM的填充單元格；V1角落短路配置的啟用NCEM的填充單元格；M2角落短路配置的啟用NCEM的填充單元格；M2-V1角落短路配置的啟用NCEM的填充單元格；M3角落短路配置的啟用NCEM的填充單元格；V2-M2角落短路配置的啟用NCEM的填充單元格；V2角落短路配置的啟用NCEM的填充單元格；M3-V2角落短路配置的啟用NCEM的填充單元格；GATE-AA夾層重疊短路配置的啟用NCEM的填充單元格；GATE-TS夾層重疊短路配置的啟用NCEM的填充單元格；GATE-AACNT夾層重疊短路配置的啟用NCEM的填充單元格；GATECNT-TS夾層重疊短路配置的啟用NCEM的填充單元格；GATECNT-AA夾層重疊短路配置的啟用NCEM的填充單元格；V0-AA夾層重疊短路配置的啟用NCEM的填充單元格；V0-AACNT夾層重疊短路配置的啟用NCEM的填充單元格；V0-TS夾層重疊短路配置的啟用NCEM的填充單元格；V0-GATE夾層重疊短路配置的啟用NCEM的填充單元格；M1-GATECNT夾層重疊短路配置的啟用NCEM的填充單元格；M1-AACNT夾層重疊短路配置的啟用NCEM的填充單元格；V1-V0夾層重疊短路配置的啟用NCEM的填充單元格；M2-M1夾層重疊短路配置的啟用NCEM的填充單元格；V2-V1夾層重疊短路配置的啟用NCEM的填充單元格；M3-M2夾層重疊短路配置的啟用NCEM的填充單元格；V0-GATECNT層間連接點去角短路配置的啟用NCEM的填充單元格；V0-AACNT層間連接點去角短路配置的啟用NCEM的填充單元格；V1-M1層間連接點去角短路配置的啟用NCEM的填充單元格；V2-M2層間連接點去角短路配置的啟用NCEM的填充單元格；V0合併式層間連接點短路配置的啟用NCEM的填充單元格；V1合併式層間連接點短路配置的啟用NCEM的填充單元格；及V2合併式層間連接點短路配置的啟用NCEM的填充單元格；一第二DOE，包括複數個類似配置的啟用NCEM的填充單元格，其中各啟用NCEM的填充單元格至少包括：第一及第二伸長傳導電源軌，形成在一連接器或互連件堆疊中，跨該單元格的整個寬度而延伸，且被配置為用於與包含在該標準單元格區域之該等邏輯單元格中的相對應電源軌相容；一NCEM墊，形成在一傳導層中，該墊在至少一個尺度上相較於由設計規則所容許的一最小尺寸為至少兩倍大；一矩形測試區域，由至少第一及第二相異的、以遮罩佈局之特徵的受選邊界所定義，該測試區域由兩個尺度參數所特徵化；一第一傳導路徑，將該第一以遮罩佈局的特徵電連接至該墊；及一第二傳導路徑，將該第二以遮罩佈局的特徵電連接至一永久或虛接地結構；其中該第二DOE中之該等類似地配置的啟用NCEM的填充單元格中的各者被配置為呈現一第二受選製造故障，該第二受選製造故障可由該墊的VC檢驗偵測觀察為一異常低的墊至接地導電或異常高的墊至接地電阻；及其中該第二DOE之該等類似配置的啟用NCEM的填充單元格包括複數個變體，其中該等變體在它們各別因為該第二受選製造故障而呈現一異常低的墊至接地導電或異常高的墊至接地電阻的機率的意義上相異；及其中該第二DOE之該等類似配置的啟用NCEM的填充單元格選自由以下物組成的列表：AA蛇形線開路配置的啟用NCEM的填充單元格；TS蛇形線開路配置的啟用NCEM的填充單元格；AACNT蛇形線開路配置的啟用NCEM的填充單元格；GATE蛇形線開路配置的啟用NCEM的填充單元格；GATECNT蛇形線開路配置的啟用NCEM的填充單元格；V0蛇形線開路配置的啟用NCEM的填充單元格；M1蛇形線開路配置的啟用NCEM的填充單元格；V1蛇形線開路配置的啟用NCEM的填充單元格；M2蛇形線開路配置的啟用NCEM的填充單元格；V2蛇形線開路配置的啟用NCEM的填充單元格；M3蛇形線開路配置的啟用NCEM的填充單元格；AA拼接開路配置的啟用NCEM的填充單元格；TS拼接開路配置的啟用NCEM的填充單元格；AACNT拼接開路配置的啟用NCEM的填充單元格；GATECNT拼接開路配置的啟用NCEM的填充單元格；V0拼接開路配置的啟用NCEM的填充單元格；M1拼接開路配置的啟用NCEM的填充單元格；V1拼接開路配置的啟用NCEM的填充單元格；M2拼接開路配置的啟用NCEM的填充單元格；V2拼接開路配置的啟用NCEM的填充單元格；M3拼接開路配置的啟用NCEM的填充單元格；AACNT-TS層間連接點開路配置的啟用NCEM的填充單元格；AACNT-AA層間連接點開路配置的啟用NCEM的填充單元格；TS-AA層間連接點開路配置的啟用NCEM的填充單元格；GATECNT-GATE層間連接點開路的啟用NCEM的填充單元格；V0-GATECNT層間連接點開路配置的啟用NCEM的填充單元格；V0-AA層間連接點開路配置的啟用NCEM的填充單元格；V0-TS層間連接點開路配置的啟用NCEM的填充單元格；V0-AACNT層間連接點開路配置的啟用NCEM的填充單元格；V0-GATE層間連接點開路配置的啟用NCEM的填充單元格；V0層間連接點開路配置的啟用NCEM的填充單元格；M1-V0層間連接點開路配置的啟用NCEM的填充單元格；V1-M1層間連接點開路配置的啟用NCEM的填充單元格；V1-M2層間連接點開路配置的啟用NCEM的填充單元格；M1-GATE層間連接點開路配置的啟用NCEM的填充單元格；M1-AANCT層間連接點開路配置的啟用NCEM的填充單元格；V2-M2層間連接點開路配置的啟用NCEM的填充單元格；V2-M3層間連接點開路配置的啟用NCEM的填充單元格；M1金屬島開路配置的啟用NCEM的填充單元格；M2金屬島開路配置的啟用NCEM的填充單元格；M3金屬島開路配置的啟用NCEM的填充單元格；V0合併式層間連接點開路配置的啟用NCEM的填充單元格；V0-AACNT合併式層間連接點開路配置的啟用NCEM的填充單元格；V0-GATECNT合併式層間連接點開路配置的啟用NCEM的填充單元格；V1合併式層間連接點開路配置的啟用NCEM的填充單元格；V2合併式層間連接點開路配置的啟用NCEM的填充單元格；V1-M1合併式層間連接點開路配置的啟用NCEM的填充單元格；V2-M2合併式層間連接點開路配置的啟用NCEM的填充單元格。
再次地，一般而言，且不欲為限制地，本發明的另一個態樣關於用於製造IC的方法，該方法例如包括以下步驟：(a)在一半導體晶圓上執行初始處理步驟，該等初始處理步驟包括：佈局一標準單元格區域，該標準單元格區域包括不同寬度及均勻高度之至少一千個邏輯單元格及填充單元格的一混合物，該混合物被放進至少二十個相鄰的行，其中在各行中並排放置至少二十個單元格；及藉由樣例化至少兩個變體中之複數個類似配置的啟用NCEM的填充單元格來佈局一第一DOE，該等啟用NCEM的填充單元格被配置為用於與該標準單元格區域中的邏輯單元格相容，該第一DOE中之該等單元格中的各者被配置為允許藉由包含在該單元格中之一墊之一NCEM的電壓對比檢定來評估一第一製造故障，該等變體對於該第一製造故障展現不同的NCEM敏感度；(b)藉由以下步驟來決定該第一製造故障的一存在或不存在：執行該第一DOE中之啟用NCEM的填充單元格的一電壓對比檢定；及決定包含在該第一DOE之該等啟用NCEM的填充單元格中之墊的NCEM是否表示該第一製造故障的實例，且若如此，則決定不同的單元格變體是否展現該第一製造故障的一不同發生率；及(c)至少部分地基於來自步驟(b)的結果，選擇性地在該晶圓上及/或在當前使用與該經觀察第一製造故障相關之一程序流程來製造的其他晶圓上執行額外的處理、度量衡或檢驗步驟。步驟(a)可更涉及：藉由樣例化至少兩個變體中之複數個類似配置的啟用NCEM的填充單元格來佈局一第二DOE，該等啟用NCEM的填充單元格被配置為用於與該標準單元格區域中的邏輯單元格及該第一DOE中的填充單元格相容，該第二DOE中之該等單元格中的各者被配置為允許藉由包含在該單元格中之一墊之一NCEM的電壓對比檢定來評估一第二製造故障，該第二製造故障與該第一製造故障不同，該等變體對於該第二製造故障展現不同的NCEM敏感度；及其中步驟(b)更包括以下步驟：執行該第二DOE中之啟用NCEM的填充單元格的一電壓對比檢定；及決定包含在該第二DOE之該等啟用NCEM的填充單元格中之墊的NCEM是否表示該第二製造故障的實例，且若如此，則決定不同的單元格變體是否展現該第二製造故障的一不同發生率。步驟(a)可更涉及：藉由樣例化至少兩個變體中之複數個類似配置的啟用NCEM的填充單元格來佈局一第三DOE，該等啟用NCEM的填充單元格被配置為用於與該標準單元格區域中的邏輯單元格及該第一及第二DOE中的填充單元格相容，該第三DOE中之該等單元格中的各者被配置為允許藉由包含在該單元格中之一墊之一NCEM的電壓對比檢定來評估一第三製造故障，該第三製造故障與該第一及第二製造故障不同，該等變體對於該第三製造故障展現不同的NCEM敏感度；及其中步驟(b)更包括：執行該第三DOE中之啟用NCEM的填充單元格的一電壓對比檢定；及決定包含在該第三DOE之該等啟用NCEM的填充單元格中之墊的NCEM是否表示該第三製造故障的實例，且若如此，則決定不同的單元格變體是否展現該第三製造故障的一不同發生率。該第一、第二或第三製造故障中的至少一者較佳地涉及不想要的短路或漏電，且該第一、第二或第三製造故障中的至少一者較佳地涉及不想要的開路或過量電阻。樣例化該等啟用NCEM的填充單元格較佳地包括以下步驟：將該等單元格不規則地分佈在該標準單元格區域內。在該等DOE中的各者內，各變體可僅在一單一以遮罩佈局的特徵的位置、尺寸或形狀上彼此不同。該第一、第二或第三製造故障中的至少一者可涉及一尖端對尖端配置下之結構間的不想要的短路、或一尖端對側配置下之結構間的不想要的短路、或一側對側配置下之結構間的不想要的短路、或一對角配置下之結構間的不想要的短路、或一夾層重疊配置下之結構間的不想要的短路、或一角落配置下之結構間的不想要的夾層短路或漏電、蛇形結構中的不想要的開路、拼接結構中的不想要的開路、以層間連接點連接之結構中的不想要的開路。該第一、第二及第三DOE中的各者較佳地包括至少三、五、七、11、21或更多個變體中的啟用NCEM的填充單元格。該第一、第二及第三DOE中的各者可以選自以下列表的單元格組成：AA尖端對尖端短路配置的啟用NCEM的填充單元格；AACNT尖端對尖端短路配置的啟用NCEM的填充單元格；AACNT-AA尖端對尖端短路配置的啟用NCEM的填充單元格；TS尖端對尖端短路配置的啟用NCEM的填充單元格；GATE尖端對尖端短路配置的啟用NCEM的填充單元格；GATECNT-GATE尖端對尖端短路配置的啟用NCEM的填充單元格；GATECNT尖端對尖端短路配置的啟用NCEM的填充單元格；GATECNT-AACNT尖端對尖端短路配置的啟用NCEM的填充單元格；M1尖端對尖端短路配置的啟用NCEM的填充單元格；V0尖端對尖端短路配置的啟用NCEM的填充單元格；M1-V0尖端對尖端短路配置的啟用NCEM的填充單元格；V1-M1尖端對尖端短路配置的啟用NCEM的填充單元格；V1尖端對尖端短路配置的啟用NCEM的填充單元格；M2尖端對尖端短路配置的啟用NCEM的填充單元格；M2-V1尖端對尖端短路配置的啟用NCEM的填充單元格；V2-M2尖端對尖端短路配置的啟用NCEM的填充單元格；M3尖端對尖端短路配置的啟用NCEM的填充單元格；V2尖端對尖端短路配置的啟用NCEM的填充單元格；M3-V2尖端對尖端短路配置的啟用NCEM的填充單元格；AA尖端對側短路配置的啟用NCEM的填充單元格；AACNT尖端對側短路配置的啟用NCEM的填充單元格；AACNT-AA尖端對側短路配置的啟用NCEM的填充單元格；GATE-AA尖端對側短路配置的啟用NCEM的填充單元格；GATECNT-GATE尖端對側短路配置的啟用NCEM的填充單元格；GATECNT尖端對側短路配置的啟用NCEM的填充單元格；TS-GATECNT尖端對側短路配置的啟用NCEM的填充單元格；GATECNT-AACNT尖端對側短路配置的啟用NCEM的填充單元格；M1尖端對側短路配置的啟用NCEM的填充單元格；V0尖端對側短路配置的啟用NCEM的填充單元格；M1-V0尖端對側短路配置的啟用NCEM的填充單元格；V1-M1尖端對側短路配置的啟用NCEM的填充單元格；V1尖端對側短路配置的啟用NCEM的填充單元格；M2尖端對側短路配置的啟用NCEM的填充單元格；M2-V1尖端對側短路配置的啟用NCEM的填充單元格；V2-M2尖端對側短路配置的啟用NCEM的填充單元格；M3尖端對側短路配置的啟用NCEM的填充單元格；V2尖端對側短路配置的啟用NCEM的填充單元格；M3-V2尖端對側短路配置的啟用NCEM的填充單元格；AA側對側短路配置的啟用NCEM的填充單元格；AACNT側對側短路配置的啟用NCEM的填充單元格；AACNT-AA側對側短路配置的啟用NCEM的填充單元格；AACNT-GATE側對側短路配置的啟用NCEM的填充單元格；GATE側對側短路配置的啟用NCEM的填充單元格；GATECNT-GATE側對側短路配置的啟用NCEM的填充單元格；TS-GATE側對側短路配置的啟用NCEM的填充單元格；GATECNT側對側短路配置的啟用NCEM的填充單元格；GATECNT-AACNT側對側短路配置的啟用NCEM的填充單元格；M1側對側短路配置的啟用NCEM的填充單元格；V0側對側短路配置的啟用NCEM的填充單元格；M1-V0側對側短路配置的啟用NCEM的填充單元格；V1-M1側對側短路配置的啟用NCEM的填充單元格；V1側對側短路配置的啟用NCEM的填充單元格；M2側對側短路配置的啟用NCEM的填充單元格；M2-V1側對側短路配置的啟用NCEM的填充單元格；V2-M2側對側短路配置的啟用NCEM的填充單元格；M3側對側短路配置的啟用NCEM的填充單元格；V2側對側短路配置的啟用NCEM的填充單元格；M3-V2側對側短路配置的啟用NCEM的填充單元格；AA-L形夾層短路配置的啟用NCEM的填充單元格；AACNT-L形夾層短路配置的啟用NCEM的填充單元格；AACNT-AA-L形夾層短路配置的啟用NCEM的填充單元格；GATE-AA-L形夾層短路配置的啟用NCEM的填充單元格；GATE-TS-L形夾層短路配置的啟用NCEM的填充單元格；GATECNT-GATE-L形夾層短路配置的啟用NCEM的填充單元格；GATECNT-AA-L形夾層短路配置的啟用NCEM的填充單元格；GATECNT-TS-L形夾層短路配置的啟用NCEM的填充單元格；GATECNT-AACNT-L形夾層短路配置的啟用NCEM的填充單元格；V0-AA-L形夾層短路配置的啟用NCEM的填充單元格；V0-TS-L形夾層短路配置的啟用NCEM的填充單元格；V0-AACNT-L形夾層短路配置的啟用NCEM的填充單元格；V0-GATE-L形夾層短路配置的啟用NCEM的填充單元格；V0-GATECNT-L形夾層短路配置的啟用NCEM的填充單元格；M1-AACNT-L形夾層短路配置的啟用NCEM的填充單元格；M1-GATECNT-L形夾層短路配置的啟用NCEM的填充單元格；M1-V0-L形夾層短路配置的啟用NCEM的填充單元格；V1-M1-L形夾層短路配置的啟用NCEM的填充單元格；V1-V0-L形夾層短路配置的啟用NCEM的填充單元格；M2-M1-L形夾層短路配置的啟用NCEM的填充單元格；M2-V1-L形夾層短路配置的啟用NCEM的填充單元格；V2-V1-L形夾層短路配置的啟用NCEM的填充單元格；V2-M2-L形夾層短路配置的啟用NCEM的填充單元格；M3-M2-L形夾層短路配置的啟用NCEM的填充單元格；M3-V2-L形夾層短路配置的啟用NCEM的填充單元格；AA對角短路配置的啟用NCEM的填充單元格；TS對角短路配置的啟用NCEM的填充單元格；AACNT對角短路配置的啟用NCEM的填充單元格；AACNT-AA對角短路配置的啟用NCEM的填充單元格；GATE對角短路配置的啟用NCEM的填充單元格；GATE-AACNT對角短路配置的啟用NCEM的填充單元格；GATECNT-GATE對角短路配置的啟用NCEM的填充單元格；GATECNT對角短路配置的啟用NCEM的填充單元格；GATECNT-AACNT對角短路配置的啟用NCEM的填充單元格；M1對角短路配置的啟用NCEM的填充單元格；V0對角短路配置的啟用NCEM的填充單元格；M1-V0對角短路配置的啟用NCEM的填充單元格；V1-M1對角短路配置的啟用NCEM的填充單元格；V1對角短路配置的啟用NCEM的填充單元格；M2對角短路配置的啟用NCEM的填充單元格；M2-V1對角短路配置的啟用NCEM的填充單元格；M3對角短路配置的啟用NCEM的填充單元格；V2-M2對角短路配置的啟用NCEM的填充單元格；V2對角短路配置的啟用NCEM的填充單元格；M3-V2對角短路配置的啟用NCEM的填充單元格；AA角落短路配置的啟用NCEM的填充單元格；AACNT角落短路配置的啟用NCEM的填充單元格；AACNT-AA角落短路配置的啟用NCEM的填充單元格；GATE角落短路配置的啟用NCEM的填充單元格；GATECNT-GATE角落短路配置的啟用NCEM的填充單元格；GATECNT-TS角落短路配置的啟用NCEM的填充單元格；GATECNT角落短路配置的啟用NCEM的填充單元格；GATECNT-AACNT角落短路配置的啟用NCEM的填充單元格；M1角落短路配置的啟用NCEM的填充單元格；V0角落短路配置的啟用NCEM的填充單元格；M1-V0角落短路配置的啟用NCEM的填充單元格；V1-M1角落短路配置的啟用NCEM的填充單元格；V1角落短路配置的啟用NCEM的填充單元格；M2角落短路配置的啟用NCEM的填充單元格；M2-V1角落短路配置的啟用NCEM的填充單元格；M3角落短路配置的啟用NCEM的填充單元格；V2-M2角落短路配置的啟用NCEM的填充單元格；V2角落短路配置的啟用NCEM的填充單元格；M3-V2角落短路配置的啟用NCEM的填充單元格；GATE-AA夾層重疊短路配置的啟用NCEM的填充單元格；GATE-AACNT夾層重疊短路配置的啟用NCEM的填充單元格；GATE-TS夾層重疊短路配置的啟用NCEM的填充單元格；GATECNT-TS夾層重疊短路配置的啟用NCEM的填充單元格；GATECNT-AA夾層重疊短路配置的啟用NCEM的填充單元格；V0-AA夾層重疊短路配置的啟用NCEM的填充單元格；V0-AACNT夾層重疊短路配置的啟用NCEM的填充單元格；V0-TS夾層重疊短路配置的啟用NCEM的填充單元格；V0-GATE夾層重疊短路配置的啟用NCEM的填充單元格；M1-GATECNT夾層重疊短路配置的啟用NCEM的填充單元格；M1-AACNT夾層重疊短路配置的啟用NCEM的填充單元格；V1-V0夾層重疊短路配置的啟用NCEM的填充單元格；M2-M1夾層重疊短路配置的啟用NCEM的填充單元格；V2-V1夾層重疊短路配置的啟用NCEM的填充單元格；M3-M2夾層重疊短路配置的啟用NCEM的填充單元格；V0-GATECNT層間連接點去角短路配置的啟用NCEM的填充單元格；V0-AACNT層間連接點去角短路配置的啟用NCEM的填充單元格；V1-M1層間連接點去角短路配置的啟用NCEM的填充單元格；V2-M2層間連接點去角短路配置的啟用NCEM的填充單元格；V0合併式層間連接點短路配置的啟用NCEM的填充單元格；V1合併式層間連接點短路配置的啟用NCEM的填充單元格；V2合併式層間連接點短路配置的啟用NCEM的填充單元格；AA蛇形線開路配置的啟用NCEM的填充單元格；TS蛇形線開路配置的啟用NCEM的填充單元格；AACNT蛇形線開路配置的啟用NCEM的填充單元格；GATE蛇形線開路配置的啟用NCEM的填充單元格；GATECNT蛇形線開路配置的啟用NCEM的填充單元格；V0蛇形線開路配置的啟用NCEM的填充單元格；M1蛇形線開路配置的啟用NCEM的填充單元格；V1蛇形線開路配置的啟用NCEM的填充單元格；M2蛇形線開路配置的啟用NCEM的填充單元格；V2蛇形線開路配置的啟用NCEM的填充單元格；M3蛇形線開路配置的啟用NCEM的填充單元格；AA拼接開路配置的啟用NCEM的填充單元格；TS拼接開路配置的啟用NCEM的填充單元格；AACNT拼接開路配置的啟用NCEM的填充單元格；GATECNT拼接開路配置的啟用NCEM的填充單元格；V0拼接開路配置的啟用NCEM的填充單元格；M1拼接開路配置的啟用NCEM的填充單元格；V1拼接開路配置的啟用NCEM的填充單元格；M2拼接開路配置的啟用NCEM的填充單元格；V2拼接開路配置的啟用NCEM的填充單元格；M3拼接開路配置的啟用NCEM的填充單元格；AACNT-TS層間連接點開路配置的啟用NCEM的填充單元格；AACNT-AA層間連接點開路配置的啟用NCEM的填充單元格；TS-AA層間連接點開路配置的啟用NCEM的填充單元格；GATECNT-GATE層間連接點開路的啟用NCEM的填充單元格；V0-GATECNT層間連接點開路配置的啟用NCEM的填充單元格；V0-AA層間連接點開路配置的啟用NCEM的填充單元格；V0-TS層間連接點開路配置的啟用NCEM的填充單元格；V0-AACNT層間連接點開路配置的啟用NCEM的填充單元格；V0-GATE層間連接點開路配置的啟用NCEM的填充單元格；V0層間連接點開路配置的啟用NCEM的填充單元格；M1-V0層間連接點開路配置的啟用NCEM的填充單元格；V1-M1層間連接點開路配置的啟用NCEM的填充單元格；V1-M2層間連接點開路配置的啟用NCEM的填充單元格；M1-GATE層間連接點開路配置的啟用NCEM的填充單元格；M1-AANCT層間連接點開路配置的啟用NCEM的填充單元格；V2-M2層間連接點開路配置的啟用NCEM的填充單元格；V2-M3層間連接點開路配置的啟用NCEM的填充單元格；M1金屬島開路配置的啟用NCEM的填充單元格；M2金屬島開路配置的啟用NCEM的填充單元格；M3金屬島開路配置的啟用NCEM的填充單元格；V0合併式層間連接點開路配置的啟用NCEM的填充單元格；V0-AACNT合併式層間連接點開路配置的啟用NCEM的填充單元格；V0-GATECNT合併式層間連接點開路配置的啟用NCEM的填充單元格；V1合併式層間連接點開路配置的啟用NCEM的填充單元格；V2合併式層間連接點開路配置的啟用NCEM的填充單元格；V1-M1合併式層間連接點開路配置的啟用NCEM的填充單元格；V2-M2合併式層間連接點開路配置的啟用NCEM的填充單元格。
再次地，一般而言，且不欲為限制地，本發明的另一個態樣關於用於製造IC的方法，該方法例如包括以下步驟：(a)在一第一半導體晶圓上執行初始處理步驟，該等初始處理步驟至少包括：藉由樣例化至少兩個變體中之複數個類似配置的啟用NCEM的填充單元格來佈局一第一DOE，該等啟用NCEM的填充單元格被配置為用於與該標準單元格程序庫中的邏輯單元格相容，該第一DOE中之該等單元格中的各者被配置為允許藉由包含在該單元格中之一墊之一NCEM的電壓對比檢定來評估一第一製造故障，該等變體對於該第一製造故障展現不同的NCEM敏感度；藉由樣例化至少兩個變體中之複數個類似配置的啟用NCEM的填充單元格來佈局一第二DOE，該等啟用NCEM的填充單元格被配置為用於與該標準單元格程序庫中的邏輯單元格及該第一DOE中的填充單元格相容，該第二DOE中之該等單元格中的各者被配置為允許藉由包含在該單元格中之一墊之一NCEM的電壓對比檢定來評估一第二製造故障，該第二製造故障與該第一製造故障不同，該等變體對於該第二製造故障展現不同的NCEM敏感度；及藉由樣例化至少兩個變體中之複數個類似配置的啟用NCEM的填充單元格來佈局一第三DOE，該等啟用NCEM的填充單元格被配置為用於與該標準單元格程序庫中的邏輯單元格及該第一及第二DOE中的填充單元格相容，該第三DOE中之該等單元格中的各者被配置為允許藉由包含在該單元格中之一墊之一NCEM的電壓對比檢定來評估一第三製造故障，該第三製造故障與該第一及第二製造故障不同，該等變體對於該第三製造故障展現不同的NCEM敏感度；及(b)藉由以下步驟來決定該第一、第二及第三製造故障的一存在或不存在：執行該第一DOE中之啟用NCEM的填充單元格的一電壓對比檢定；決定包含在該第一DOE之該等啟用NCEM的填充單元格中之墊的NCEM是否表示該第一製造故障的實例，且若如此，則決定不同的單元格變體是否展現該第一製造故障的一不同發生率；執行該第二DOE中之啟用NCEM的填充單元格的一電壓對比檢定；決定包含在該第二DOE之該等啟用NCEM的填充單元格中之墊的NCEM是否表示該第二製造故障的實例，且若如此，則決定不同的單元格變體是否展現該第二製造故障的一不同發生率；執行該第三DOE中之啟用NCEM的填充單元格的一電壓對比檢定；及決定包含在該第三DOE之該等啟用NCEM的填充單元格中之墊的NCEM是否表示該第三製造故障的實例，且若如此，則決定不同的單元格變體是否展現該第三製造故障的一不同發生率；及(c)至少部分地基於來自步驟(b)的結果，製造產品遮罩，該等產品遮罩包括：一標準單元格區域，該標準單元格區域包括不同寬度及均勻高度之至少一千個邏輯單元格及填充單元格的一混合物，該等邏輯單元格來自該標準單元格程序庫，該混合物被放進至少二十個相鄰的行，其中在各行中並排放置至少二十個單元格；及一第四DOE，包括至少兩個變體中之複數個類似配置的啟用NCEM的填充單元格，該等啟用NCEM的填充單元格被配置為用於與該標準單元格區域中的邏輯單元格相容，該第四DOE中之該等單元格中的各者被配置為允許藉由包含在該單元格中之一墊之一NCEM的電壓對比檢定來評估該第一製造故障，該等變體對於該第一製造故障展現不同的NCEM敏感度；及該等產品遮罩不包括被配置為允許評估該第二或第三製造故障的任何DOE；及(d)使用該等產品遮罩，在一產品晶圓上執行初始處理步驟，該等初始處理步驟包括：佈局該標準單元格區域；及佈局該第四DOE；(e)藉由以下步驟決定該產品晶圓上之該第一製造故障的一存在或不存在：執行該第四DOE中之啟用NCEM的填充單元格的一電壓對比檢定；及決定包含在該第四DOE之該等啟用NCEM的填充單元格中之墊的NCEM是否表示該第一製造故障的實例，且若如此，則決定不同的單元格變體是否展現該第一製造故障的一不同發生率；及(f)至少部分地基於來自步驟(e)的結果，選擇性地在該產品晶圓上及/或在當前使用與該經觀察第一製造故障相關之一程序流程來製造的其他產品晶圓上執行額外的處理、度量衡或檢驗步驟。
再次地，一般而言，且不欲為限制地，本發明的另一個態樣關於用於製造IC的方法，該方法例如包括以下步驟：(a)在一初始產品晶圓上執行初始處理步驟，該等初始處理步驟至少包括：佈局一標準單元格區域，該標準單元格區域包括不同寬度及均勻高度之至少一千個邏輯單元格及填充單元格的一混合物，該混合物被放進至少二十個相鄰的行，其中在各行中並排放置至少二十個單元格；及藉由樣例化至少兩個變體中之複數個類似配置的啟用NCEM的填充單元格來在該標準單元格區域內佈局一第一DOE，該等啟用NCEM的填充單元格被配置為用於與該標準單元格區域中的邏輯單元格相容，該第一DOE中之該等單元格中的各者被配置為允許藉由包含在該單元格中之一墊之一NCEM的電壓對比檢定來評估一第一製造故障，該等變體對於該第一製造故障展現不同的NCEM敏感度；藉由樣例化至少兩個變體中之複數個類似配置的啟用NCEM的填充單元格來佈局一第二DOE，該等啟用NCEM的填充單元格被配置為用於與該標準單元格程序庫中的邏輯單元格及該第一DOE中的填充單元格相容，該第二DOE中之該等單元格中的各者被配置為允許藉由包含在該單元格中之一墊之一NCEM的電壓對比檢定來評估一第二製造故障，該第二製造故障與該第一製造故障不同，該等變體對於該第二製造故障展現不同的NCEM敏感度；及(b)藉由以下步驟來決定該初始產品晶圓上之該第一及第二製造故障的一存在或不存在：執行該第一DOE中之啟用NCEM的填充單元格的一電壓對比檢定；決定包含在該第一DOE之該等啟用NCEM的填充單元格中之墊的NCEM是否表示該第一製造故障的實例，且若如此，則決定不同的單元格變體是否展現該第一製造故障的一不同發生率；執行該第二DOE中之啟用NCEM的填充單元格的一電壓對比檢定；及決定包含在該第二DOE之該等啟用NCEM的填充單元格中之墊的NCEM是否表示該第二製造故障的實例，且若如此，則決定不同的單元格變體是否展現該第二製造故障的一不同發生率；及(c)至少部分地基於來自步驟(b)的結果，製造最終產品遮罩，該等最終產品遮罩包括：一標準單元格區域，該標準單元格區域包括不同寬度及均勻高度之至少一千個邏輯單元格及填充單元格的一混合物，該混合物被放進至少二十個相鄰的行，其中在各行中並排放置至少二十個單元格；及一第三DOE，包括至少兩個變體中之複數個類似配置的啟用NCEM的填充單元格，該等啟用NCEM的填充單元格被配置為用於與該標準單元格區域中的邏輯單元格相容，該第三DOE中之該等單元格中的各者被配置為允許藉由包含在該單元格中之一墊之一NCEM的電壓對比檢定來評估該第一製造故障，該等變體對於該第一製造故障展現不同的NCEM敏感度；該等最終產品遮罩不包括被配置為允許評估該第二製造故障的任何DOE；及(d)使用該等最終產品遮罩，在一最終產品晶圓上執行初始處理步驟，該等初始處理步驟包括：佈局該標準單元格區域；及佈局該第三DOE；及(e)藉由以下步驟決定該最終產品晶圓上之該第一製造故障的一存在或不存在：執行該第三DOE中之啟用NCEM的填充單元格的一電壓對比檢定；及決定包含在該第三DOE之該等啟用NCEM的填充單元格中之墊的NCEM是否表示該第一製造故障的實例，且若如此，則決定不同的單元格變體是否展現該第一製造故障的一不同發生率；及(f)至少部分地基於來自步驟(e)的結果，選擇性地在該最終產品晶圓上及/或在當前使用與該經觀察第一製造故障相關之一程序流程來製造的其他產品晶圓上執行額外的處理、度量衡或檢驗步驟。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測尖端對尖端短路之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測AA尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41、43及1298-1326）； ·  用於允許NC偵測AACNT尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41、43及1327-1405）； ·  用於允許NC偵測TS尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測AACNT-AA尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測GATE尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41、43及1413-1461）； ·  用於允許NC偵測GATECNT-GATE尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測GATECNT尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41、43及1462-1548）； ·  用於允許NC偵測GATECNT-AACNT尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測M1尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41、43及1549-1556）； ·  用於允許NC偵測V0尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測M1-V0尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測V1-M1尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測V1尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測M2尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測V2-M2尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測M2-V1尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測M3尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測V2尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）；及 ·  用於允許NC偵測M3-V2尖端對尖端短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測尖端對側短路之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測AA尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測AACNT尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41、43及45）； ·  用於允許NC偵測AACNT-AA尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測GATE-AA尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41、43、49、50及1084-1119）； ·  用於允許NC偵測TS-GATECNT尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41、43及1239-1263）； ·  用於允許NC偵測GATECNT-GATE尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41、43及1201-1238）； ·  用於允許NC偵測GATECNT尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41、43及1120-1149）； ·  用於允許NC偵測GATECNT-AACNT尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41、43、1150-1188）； ·  用於允許NC偵測M1尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41、43及1264-1297）； ·  用於允許NC偵測V0尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測M1-V0尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測V1-M1尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測V1尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測M2-V1尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測M2尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測V2-M2尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測M3尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測V2尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）；及 ·  用於允許NC偵測M3-V2尖端對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測側對側短路之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測AA側對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）； ·  用於允許NC偵測AACNT側對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41、43及786-804）； ·  用於允許NC偵測AACNT-AA側對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）； ·  用於允許NC偵測GATE側對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41、43及833-859）； ·  用於允許NC偵測GATECNT-GATE側對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41、43及886-903）； ·  用於允許NC偵測GATECNT側對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41、43及860-872）； ·  用於允許NC偵測GATECNT-AACNT側對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41、43、47A-C及873-885）； ·  用於允許NC偵測M1側對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41、43及904-928）； ·  用於允許NC偵測V0側對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）； ·  用於允許NC偵測M1-V0側對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41、43及929-936）； ·  用於允許NC偵測V1-M1側對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）； ·  用於允許NC偵測V1側對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）； ·  用於允許NC偵測M2-V1側對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）； ·  用於允許NC偵測M2側對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）； ·  用於允許NC偵測V2-M2側對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）； ·  用於允許NC偵測M3側對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）； ·  用於允許NC偵測V2側對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）；及 ·  用於允許NC偵測M3-V2側對側短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測L形夾層短路之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測AA L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測AACNT-L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測AACNT-AA-L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測GATE-AA-L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測GATE-TS-L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測GATECNT-GATE-L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測GATECNT-AA-L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測GATE-TS-L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測GATECNT-AACNT-L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測V0-AA L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測V0-TS L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測V0-AACNT L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測V0-GATE L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測V0-GATECNT L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測M1-AACNT L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測M1-GATECNT L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測M1-V0-L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測V1-M1-L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測V1-V0 L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測M2-V1-L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測V2-V1 L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測V2-M2 L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測M3-M2 L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測M3-V2 L形夾層短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測對角短路之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測AA對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測TS對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測AACNT對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測AACNT-AA對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測GATE對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測GATE-AACNT對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測GATECNT-GATE對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測GATECNT對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41、43及495-554）； ·  用於允許NC偵測GATECNT-AACNT對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41、43及555-632）； ·  用於允許NC偵測M1對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測V0對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測M1-V0對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測V1-M1對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測V1對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測M2對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測M2-V1對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測M3對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測V2-M2對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測V2對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）；及 ·  用於允許NC偵測M3-V2對角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測角落短路之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測AA角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測AACNT角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測AACNT-AA角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測GATE角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測GATECNT-GATE角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測GATECNT-TS角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測GATECNT角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測GATECNT-AA角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41、43及263-286）； ·  用於允許NC偵測GATECNT-AACNT角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測M1角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41、43及416-494）； ·  用於允許NC偵測V0角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測M1-V0角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測V1-M1角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測V1角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測M2角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測M2-V1角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測M3角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測V2-M2角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測V2角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）；及 ·  用於允許NC偵測M3-V2角落短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測夾層重疊短路之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測GATE-AA夾層重疊短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41、43及692-734）； ·  用於允許NC偵測GATE-AACNT夾層重疊短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41、43及633-691）； ·  用於允許NC偵測GATE-TS夾層重疊短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測GATECNT-TS夾層重疊短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測GATECNT-AA夾層重疊短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測V0-AA夾層重疊短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測V0-AACNT夾層重疊短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測V0-TS夾層重疊短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測V0-GATE夾層重疊短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測M1-GATECNT夾層重疊短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測M1-AACNT夾層重疊短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測V1-V0夾層重疊短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測M2-M1夾層重疊短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測V2-V1夾層重疊短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）；及 ·  用於允許NC偵測M3-M2夾層重疊短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測層間連接點去角短路之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測V0-GATECNT層間連接點去角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、28、41及43）； ·  用於允許NC偵測V0-AACNT層間連接點去角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、28、41、43及52-256）； ·  用於允許NC偵測V1-M1層間連接點去角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、28、41及43）； ·  用於允許NC偵測V2-M2層間連接點去角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、28、41及43）；及 ·  用於允許NC偵測V3-M3層間連接點去角短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、28、41、43及257-262）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測合併式層間連接點短路之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測V0合併式層間連接點短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、29、41及43）； ·  用於允許NC偵測V1合併式層間連接點短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、29、41及43）；及 ·  用於允許NC偵測V2合併式層間連接點短路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、29、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測蛇形線開路之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測AA蛇形線開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41及43）； ·  用於允許NC偵測TS蛇形線開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41及43）； ·  用於允許NC偵測AACNT蛇形線開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41及43）； ·  用於允許NC偵測GATE蛇形線開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41、43及1041-1048）； ·  用於允許NC偵測GATECNT蛇形線開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41及43）； ·  用於允許NC偵測V0蛇形線開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41及43）； ·  用於允許NC偵測M1蛇形線開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41、43、44及1049-1066）； ·  用於允許NC偵測M1-V0-AACNT蛇形線開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41、43及1067-1071）； ·  用於允許NC偵測V1蛇形線開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41及43）； ·  用於允許NC偵測M2蛇形線開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41及43）； ·  用於允許NC偵測V2蛇形線開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41及43）；及 ·  用於允許NC偵測M3蛇形線開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測拼接開路之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測AA拼接開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41及43）； ·  用於允許NC偵測TS拼接開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41及43）； ·  用於允許NC偵測AACNT拼接開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41及43）； ·  用於允許NC偵測GATECNT拼接開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41及43）； ·  用於允許NC偵測V0拼接開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41及43）； ·  用於允許NC偵測M1拼接開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41、43及1072-1083）； ·  用於允許NC偵測V1拼接開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41及43）； ·  用於允許NC偵測M2拼接開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41及43）； ·  用於允許NC偵測V2拼接開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41及43）；及 ·  用於允許NC偵測M3拼接開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測層間連接點開路之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測AACNT-TS層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及1629-1673）； ·  用於允許NC偵測AACNT-AA層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及1557-1628）； ·  用於允許NC偵測TS-AA層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2315-2330）； ·  用於允許NC偵測GATECNT-GATE層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及1699-2005）； ·  用於允許NC偵測GATECNT-AACNT層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及1674-1682）； ·  用於允許NC偵測GATECNT-AACNT-GATE層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及1683-1698）； ·  用於允許NC偵測V0-GATECNT層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2375-2439）； ·  用於允許NC偵測V0-AA層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41及43）； ·  用於允許NC偵測V0層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2331-2344）； ·  用於允許NC偵測V0-TS層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41及43）； ·  用於允許NC偵測V0-AACNT層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2345-2374）； ·  用於允許NC偵測V0-GATE層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41及43）； ·  用於允許NC偵測V1層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2440-2441）； ·  用於允許NC偵測M1-V0層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2006-2220）； ·  用於允許NC偵測V1-M1層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2442-2459）； ·  用於允許NC偵測V1-M2層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2221-2256）； ·  用於允許NC偵測M1-GATECNT層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41及43）； ·  用於允許NC偵測V2-M3層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2257-2274）； ·  用於允許NC偵測M1-AACNT層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41及43）； ·  用於允許NC偵測V2-M2層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41及43）； ·  用於允許NC偵測V3層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2460-2461）； ·  用於允許NC偵測M4-V3層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2275-2296）；及 ·  用於允許NC偵測M5-V4層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2297-2314）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測金屬島開路之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測M1金屬島開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、34-35、41及43）； ·  用於允許NC偵測M2金屬島開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、34-35、41及43）； ·  用於允許NC偵測M3金屬島開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、34-35、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測合併式層間連接點開路之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測V0-GATECNT合併式層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、36、41及43）； ·  用於允許NC偵測V0合併式層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、36、41、43及735-785）； ·  用於允許NC偵測V0-AACNT合併式層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、36、41及43）； ·  用於允許NC偵測V1合併式層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、36、41及43）； ·  用於允許NC偵測V2合併式層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、36、41及43）； ·  用於允許NC偵測V1-M1合併式層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、36、41及43）；及 ·  用於允許NC偵測V2-M2合併式層間連接點開路的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、36、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測尖端對尖端漏電之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測AA尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41、43及1298-1326）； ·  用於允許NC偵測AACNT尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41、43及1327-1405）； ·  用於允許NC偵測TS尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測AACNT-AA尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測GATE尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41、43及1413-1461）； ·  用於允許NC偵測GATECNT-GATE尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測GATECNT尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41、43及1462-1548）； ·  用於允許NC偵測GATECNT-AACNT尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測M1尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41、43及1549-1556）； ·  用於允許NC偵測V0尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測M1-V0尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測V1-M1尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測V1尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測M2尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測V2-M2尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測M2-V1尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測M3尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）； ·  用於允許NC偵測V2尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）；及 ·  用於允許NC偵測M3-V2尖端對尖端漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、14-15、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測尖端對側漏電之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測AA尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測AACNT尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41、43及45）； ·  用於允許NC偵測AACNT-AA尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測GATE-AA尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41、43、49、50及1084-1119）； ·  用於允許NC偵測TS-GATECNT尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41、43及1239-1263）； ·  用於允許NC偵測GATECNT-GATE尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41、43及1201-1238）； ·  用於允許NC偵測GATECNT尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41、43及1120-1149）； ·  用於允許NC偵測GATECNT-AACNT尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41、43、1150-1188）； ·  用於允許NC偵測M1尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41、43及1264-1297）； ·  用於允許NC偵測V0尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測M1-V0尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測V1-M1尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測V1尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測M2-V1尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測M2尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測V2-M2尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測M3尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）； ·  用於允許NC偵測V2尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）；及 ·  用於允許NC偵測M3-V2尖端對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、16、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測側對側漏電之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測AA側對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）； ·  用於允許NC偵測AACNT側對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41、43及786-804）； ·  用於允許NC偵測AACNT-AA側對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）； ·  用於允許NC偵測GATE側對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41、43及833-859）； ·  用於允許NC偵測GATECNT-GATE側對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41、43及886-903）； ·  用於允許NC偵測GATECNT側對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41、43及860-872）； ·  用於允許NC偵測GATECNT-AACNT側對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41、43、47A-C及873-885）； ·  用於允許NC偵測M1側對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41、43及904-928）； ·  用於允許NC偵測V0側對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）； ·  用於允許NC偵測M1-V0側對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41、43及929-936）； ·  用於允許NC偵測V1-M1側對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）； ·  用於允許NC偵測V1側對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）； ·  用於允許NC偵測M2-V1側對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）； ·  用於允許NC偵測M2側對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）； ·  用於允許NC偵測V2-M2側對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）； ·  用於允許NC偵測M3側對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）； ·  用於允許NC偵測V2側對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）；及 ·  用於允許NC偵測M3-V2側對側漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、17、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測L形夾層漏電之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測AA L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測AACNT-L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測AACNT-AA-L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測GATE-AA-L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測GATE-TS L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測GATECNT-GATE-L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測GATECNT-AA L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測GATE-TS L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測GATECNT-AACNT-L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測V0-AA L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測V0-TS L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測V0-AACNT L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測V0-GATE L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測V0-GATECNT L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測M1-AACNT L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測M1-GATECNT L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測M1-V0 L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測V1-M1-L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測V1-V0 L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測M2-V1-L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測V2-V1 L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測V2-M2 L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測M3-M2 L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）； ·  用於允許NC偵測M3-V2 L形夾層漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、18-22、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測對角漏電之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測AA對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測TS對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測AACNT對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測AACNT-AA對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測GATE對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測GATE-AACNT對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測GATECNT-GATE對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測GATECNT對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41、43及495-554）； ·  用於允許NC偵測GATECNT-AACNT對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41、43及555-632）； ·  用於允許NC偵測M1對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測V0對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測M1-V0對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測V1-M1對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測V1對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測M2對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測M2-V1對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測M3對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測V2-M2對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）； ·  用於允許NC偵測V2對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）；及 ·  用於允許NC偵測M3-V2對角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、23、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測角落漏電之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測AA角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測AACNT角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測AACNT-AA角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測GATE角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測GATECNT-GATE角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測GATECNT-TS角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測GATECNT角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測GATECNT-AA角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41、43及263-286）； ·  用於允許NC偵測GATECNT-AACNT角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測M1角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41、43及416-494）； ·  用於允許NC偵測V0角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測M1-V0角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測V1-M1角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測V1角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測M2角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測M2-V1角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測M3角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測V2-M2角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）； ·  用於允許NC偵測V2角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）；及 ·  用於允許NC偵測M3-V2角落漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、24-26、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測夾層重疊漏電之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測GATE-AA夾層重疊漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41、43及692-734）； ·  用於允許NC偵測GATE-AACNT夾層重疊漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41、43及633-691）； ·  用於允許NC偵測GATE-TS夾層重疊漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測GATECNT-TS夾層重疊漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測GATECNT-AA夾層重疊漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測V0-AA夾層重疊漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測V0-AACNT夾層重疊漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測V0-TS夾層重疊漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測V0-GATE夾層重疊漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測M1-GATECNT夾層重疊漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測M1-AACNT夾層重疊漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測V1-V0夾層重疊漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測M2-M1夾層重疊漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）； ·  用於允許NC偵測V2-V1夾層重疊漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）；及 ·  用於允許NC偵測M3-M2夾層重疊漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、27、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測層間連接點去角漏電之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測V0-GATECNT層間連接點去角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、28、41及43）； ·  用於允許NC偵測V0-AACNT層間連接點去角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、28、41、43及52-256）； ·  用於允許NC偵測V1-M1層間連接點去角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、28、41及43）； ·  用於允許NC偵測V2-M2層間連接點去角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、28、41及43）；及 ·  用於允許NC偵測V3-M3層間連接點去角漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、28、41、43及257-262）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測合併式層間連接點漏電之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測V0合併式層間連接點漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、29、41及43）； ·  用於允許NC偵測V1合併式層間連接點漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、29、41及43）；及 ·  用於允許NC偵測V2合併式層間連接點漏電的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式10-11、29、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測蛇形線電阻之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測AA蛇形線電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41及43）； ·  用於允許NC偵測TS蛇形線電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41及43）； ·  用於允許NC偵測AACNT蛇形線電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41及43）； ·  用於允許NC偵測GATE蛇形線電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41、43及1041-1048）； ·  用於允許NC偵測GATECNT蛇形線電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41及43）； ·  用於允許NC偵測V0蛇形線電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41及43）； ·  用於允許NC偵測M1蛇形線電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41、43、44及1049-1066）； ·  用於允許NC偵測M1-V0-AACNT蛇形線電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41、43及1067-1071）； ·  用於允許NC偵測V1蛇形線電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41及43）； ·  用於允許NC偵測M2蛇形線電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41及43）； ·  用於允許NC偵測V2蛇形線電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41及43）；及 ·  用於允許NC偵測M3蛇形線電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、30、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測拼接電阻之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測AA拼接電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41及43）； ·  用於允許NC偵測TS拼接電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41及43）； ·  用於允許NC偵測AACNT拼接電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41及43）； ·  用於允許NC偵測GATECNT拼接電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41及43）； ·  用於允許NC偵測V0拼接電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41及43）； ·  用於允許NC偵測M1拼接電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41、43及1072-1083）； ·  用於允許NC偵測V1拼接電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41及43）； ·  用於允許NC偵測M2拼接電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41及43）； ·  用於允許NC偵測V2拼接電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41及43）；及 ·  用於允許NC偵測M3拼接電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、31-32、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測層間連接點電阻之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測AACNT-TS層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及1629-1673）； ·  用於允許NC偵測AACNT-AA層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及1557-1628）； ·  用於允許NC偵測TS-AA層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2315-2330）； ·  用於允許NC偵測GATECNT-GATE層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及1699-2005）； ·  用於允許NC偵測GATECNT-AACNT層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及1674-1682）； ·  用於允許NC偵測GATECNT-AACNT-GATE層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及1683-1698）； ·  用於允許NC偵測V0-GATECNT層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2375-2439）； ·  用於允許NC偵測V0-AA層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41及43）； ·  用於允許NC偵測V0層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2331-2344）； ·  用於允許NC偵測V0-TS層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41及43）； ·  用於允許NC偵測V0-AACNT層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2345-2374）； ·  用於允許NC偵測V0-GATE層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41及43）； ·  用於允許NC偵測V1層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2440-2441）； ·  用於允許NC偵測M1-V0電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2006-2220）； ·  用於允許NC偵測V1-M1層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2442-2459）； ·  用於允許NC偵測V1-M2層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2221-2256）； ·  用於允許NC偵測M1-GATECNT層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41及43）； ·  用於允許NC偵測V2-M3層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2257-2274）； ·  用於允許NC偵測M1-AANCT層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41及43）； ·  用於允許NC偵測V2-M2層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41及43）； ·  用於允許NC偵測V3層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2460-2461）； ·  用於允許NC偵測M4-V3層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2275-2296）；及 ·  用於允許NC偵測M5-V4層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、33、41、43及2297-2314）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測金屬島電阻之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測M1金屬島電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、34-35、41及43）； ·  用於允許NC偵測M2金屬島電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、34-35、41及43）； ·  用於允許NC偵測M3金屬島電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、34-35、41及43）。
本發明的又進一步態樣關於晶圓、晶片及用於製造它們的程序，該等晶圓、晶片及程序包括/利用基於用於允許NC偵測合併式層間連接點電阻之手段/步驟的DOE，該等手段/步驟包括但不限於： ·  用於允許NC偵測V0-GATECNT合併式層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、36、41及43）； ·  用於允許NC偵測V0合併式層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、36、41、43及735-785）； ·  用於允許NC偵測V0-AACNT合併式層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、36、41及43）； ·  用於允許NC偵測V1合併式層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、36、41及43）； ·  用於允許NC偵測V2合併式層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、36、41及43）； ·  用於允許NC偵測V1-M1合併式層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、36、41及43）；及 ·  用於允許NC偵測V2-M2合併式層間連接點電阻的手段/步驟（針對相對應於專利法的結構/行動參照母案圖式12-13、36、41及43）。
本發明的又進一步態樣關於網型NCEM墊，及它們同在線程序控制/最佳化的使用，此類墊例如包括：至少兩個平行、伸長的AACNT特徵，以一第一方向縱向延伸；至少兩個平行、伸長的GATECNT特徵，以垂直於該第一方向的一第二方向縱向延伸；其中該等特徵經定位使得該等AANCT特徵中的各者與該等GATECNT中的各者相交。此類墊可包括至少三個（或四個、或五個、或六個等等）平行、伸長的AACNT特徵，該等AACNT特徵以該第一方向縱向延伸，及/或此類墊可包括至少三個（或四個、或五個、或六個等等）平行、伸長的GATECNT特徵，該等GATECNT特徵以該第二方向縱向延伸。此類墊可為一組件的部件，該組件包括：一網型NCEM墊；及一上層NCEM墊，覆蓋該網型NCEM墊，所述上層NCEM墊包括：一第一佈線層（M1）中的一或更多個以遮罩佈局的特徵，實質覆蓋該網型NCEM墊；及一層間連接點至互連件堆疊（V0）層中的一或更多個以遮罩佈局的特徵，提供該（該等）M1特徵及該網型NCEM墊之間的電連接。此類V0特徵可定位在下層AACNT及GATECNT特徵的交接點處，或可被定位為回避下層AACNT及GATECNT特徵的交接點。該一或更多個M1特徵可包括多個、平行、伸長的M1特徵。任何的上述特徵可為單佈局的、雙佈局的、三佈局的等等。此類網型NCEM墊可用在啟用NCEM的填充單元格中，該等啟用NCEM的填充單元格包括但不限於：AA尖端對尖端短路配置的啟用NCEM的填充單元格；AACNT尖端對尖端短路配置的啟用NCEM的填充單元格；AACNT-AA尖端對尖端短路配置的啟用NCEM的填充單元格；AACNT-TS尖端對尖端短路配置的啟用NCEM的填充單元格；TS尖端對尖端短路配置的啟用NCEM的填充單元格；GATE尖端對尖端短路配置的啟用NCEM的填充單元格；GATECNT-GATE尖端對尖端短路配置的啟用NCEM的填充單元格；GATECNT尖端對尖端短路配置的啟用NCEM的填充單元格；GATECNT-AACNT尖端對尖端短路配置的啟用NCEM的填充單元格；M1尖端對尖端短路配置的啟用NCEM的填充單元格；V0尖端對尖端短路配置的啟用NCEM的填充單元格；M1-V0尖端對尖端短路配置的啟用NCEM的填充單元格；V1-M1尖端對尖端短路配置的啟用NCEM的填充單元格；V1尖端對尖端短路配置的啟用NCEM的填充單元格；M2尖端對尖端短路配置的啟用NCEM的填充單元格；M2-V1尖端對尖端短路配置的啟用NCEM的填充單元格；V2-M2尖端對尖端短路配置的啟用NCEM的填充單元格；M3尖端對尖端短路配置的啟用NCEM的填充單元格；V2尖端對尖端短路配置的啟用NCEM的填充單元格；M3-V2尖端對尖端短路配置的啟用NCEM的填充單元格；AA尖端對側短路配置的啟用NCEM的填充單元格；AACNT尖端對側短路配置的啟用NCEM的填充單元格；AACNT-AA尖端對側短路配置的啟用NCEM的填充單元格；GATE-AA尖端對側短路配置的啟用NCEM的填充單元格；GATECNT-GATE尖端對側短路配置的啟用NCEM的填充單元格；GATECNT尖端對側短路配置的啟用NCEM的填充單元格；TS-GATECNT尖端對側短路配置的啟用NCEM的填充單元格；GATECNT-AACNT尖端對側短路配置的啟用NCEM的填充單元格；GATECNT-AACNT-TS尖端對側短路配置的啟用NCEM的填充單元格；M1尖端對側短路配置的啟用NCEM的填充單元格；V0尖端對側短路配置的啟用NCEM的填充單元格；M1-V0尖端對側短路配置的啟用NCEM的填充單元格；V1-M1尖端對側短路配置的啟用NCEM的填充單元格；V1尖端對側短路配置的啟用NCEM的填充單元格；M2尖端對側短路配置的啟用NCEM的填充單元格；M2-V1尖端對側短路配置的啟用NCEM的填充單元格；V2-M2尖端對側短路配置的啟用NCEM的填充單元格；M3尖端對側短路配置的啟用NCEM的填充單元格；V2尖端對側短路配置的啟用NCEM的填充單元格；M3-V2尖端對側短路配置的啟用NCEM的填充單元格；AA側對側短路配置的啟用NCEM的填充單元格；AACNT側對側短路配置的啟用NCEM的填充單元格；AACNT-AA側對側短路配置的啟用NCEM的填充單元格；AACNT-GATE側對側短路配置的啟用NCEM的填充單元格；GATE側對側短路配置的啟用NCEM的填充單元格；GATECNT-GATE側對側短路配置的啟用NCEM的填充單元格；TS-GATE側對側短路配置的啟用NCEM的填充單元格；GATECNT側對側短路配置的啟用NCEM的填充單元格；GATECNT-AACNT側對側短路配置的啟用NCEM的填充單元格；M1側對側短路配置的啟用NCEM的填充單元格；V0側對側短路配置的啟用NCEM的填充單元格；M1-V0側對側短路配置的啟用NCEM的填充單元格；V1-M1側對側短路配置的啟用NCEM的填充單元格；V1側對側短路配置的啟用NCEM的填充單元格；M2側對側短路配置的啟用NCEM的填充單元格；M2-V1側對側短路配置的啟用NCEM的填充單元格；V2-M2側對側短路配置的啟用NCEM的填充單元格；M3側對側短路配置的啟用NCEM的填充單元格；V2側對側短路配置的啟用NCEM的填充單元格；M3-V2側對側短路配置的啟用NCEM的填充單元格；AA-L形夾層短路配置的啟用NCEM的填充單元格；AACNT-L形夾層短路配置的啟用NCEM的填充單元格；AACNT-AA-L形夾層短路配置的啟用NCEM的填充單元格；GATE-AA-L形夾層短路配置的啟用NCEM的填充單元格；GATE-TS-L形夾層短路配置的啟用NCEM的填充單元格；GATECNT-GATE-L形夾層短路配置的啟用NCEM的填充單元格；GATECNT-AA-L形夾層短路配置的啟用NCEM的填充單元格；GATECNT-TS-L形夾層短路配置的啟用NCEM的填充單元格；GATECNT-AACNT-L形夾層短路配置的啟用NCEM的填充單元格；V0-AA-L形夾層短路配置的啟用NCEM的填充單元格；V0-TS-L形夾層短路配置的啟用NCEM的填充單元格；V0-AACNT-L形夾層短路配置的啟用NCEM的填充單元格；V0-GATE-L形夾層短路配置的啟用NCEM的填充單元格；V0-GATECNT-L形夾層短路配置的啟用NCEM的填充單元格；M1-AACNT-L形夾層短路配置的啟用NCEM的填充單元格；M1-GATECNT-L形夾層短路配置的啟用NCEM的填充單元格；M1-V0-L形夾層短路配置的啟用NCEM的填充單元格；V1-M1-L形夾層短路配置的啟用NCEM的填充單元格；V1-V0-L形夾層短路配置的啟用NCEM的填充單元格；M2-M1-L形夾層短路配置的啟用NCEM的填充單元格；M2-V1-L形夾層短路配置的啟用NCEM的填充單元格；V2-V1-L形夾層短路配置的啟用NCEM的填充單元格；V2-M2-L形夾層短路配置的啟用NCEM的填充單元格；M3-M2-L形夾層短路配置的啟用NCEM的填充單元格；M3-V2-L形夾層短路配置的啟用NCEM的填充單元格；AA對角短路配置的啟用NCEM的填充單元格；TS對角短路配置的啟用NCEM的填充單元格；AACNT對角短路配置的啟用NCEM的填充單元格；AACNT-AA對角短路配置的啟用NCEM的填充單元格；GATE對角短路配置的啟用NCEM的填充單元格；GATE-AACNT對角短路配置的啟用NCEM的填充單元格；GATECNT-GATE對角短路配置的啟用NCEM的填充單元格；GATECNT對角短路配置的啟用NCEM的填充單元格；GATECNT-AACNT對角短路配置的啟用NCEM的填充單元格；M1對角短路配置的啟用NCEM的填充單元格；V0對角短路配置的啟用NCEM的填充單元格；M1-V0對角短路配置的啟用NCEM的填充單元格；V1-M1對角短路配置的啟用NCEM的填充單元格；V1對角短路配置的啟用NCEM的填充單元格；M2對角短路配置的啟用NCEM的填充單元格；M2-V1對角短路配置的啟用NCEM的填充單元格；M3對角短路配置的啟用NCEM的填充單元格；V2-M2對角短路配置的啟用NCEM的填充單元格；V2對角短路配置的啟用NCEM的填充單元格；M3-V2對角短路配置的啟用NCEM的填充單元格；AA角落短路配置的啟用NCEM的填充單元格；AACNT角落短路配置的啟用NCEM的填充單元格；AACNT-AA角落短路配置的啟用NCEM的填充單元格；GATE角落短路配置的啟用NCEM的填充單元格；GATECNT-GATE角落短路配置的啟用NCEM的填充單元格；GATECNT-TS角落短路配置的啟用NCEM的填充單元格；GATECNT角落短路配置的啟用NCEM的填充單元格；GATECNT-AA角落短路配置的啟用NCEM的填充單元格；GATECNT-AACNT角落短路配置的啟用NCEM的填充單元格；M1角落短路配置的啟用NCEM的填充單元格；V0角落短路配置的啟用NCEM的填充單元格；M1-V0角落短路配置的啟用NCEM的填充單元格；V1-M1角落短路配置的啟用NCEM的填充單元格；V1角落短路配置的啟用NCEM的填充單元格；M2角落短路配置的啟用NCEM的填充單元格；M2-V1角落短路配置的啟用NCEM的填充單元格；M3角落短路配置的啟用NCEM的填充單元格；V2-M2角落短路配置的啟用NCEM的填充單元格；V2角落短路配置的啟用NCEM的填充單元格；M3-V2角落短路配置的啟用NCEM的填充單元格；GATE-AA夾層重疊短路配置的啟用NCEM的填充單元格；GATE-AACNT夾層重疊短路配置的啟用NCEM的填充單元格；GATE-TS夾層重疊短路配置的啟用NCEM的填充單元格；GATECNT-TS夾層重疊短路配置的啟用NCEM的填充單元格；GATECNT-AA夾層重疊短路配置的啟用NCEM的填充單元格；V0-AA夾層重疊短路配置的啟用NCEM的填充單元格；V0-AACNT夾層重疊短路配置的啟用NCEM的填充單元格；V0-TS夾層重疊短路配置的啟用NCEM的填充單元格；V0-GATE夾層重疊短路配置的啟用NCEM的填充單元格；M1-GATECNT夾層重疊短路配置的啟用NCEM的填充單元格；M1-AACNT夾層重疊短路配置的啟用NCEM的填充單元格；V1-V0夾層重疊短路配置的啟用NCEM的填充單元格；M2-M1夾層重疊短路配置的啟用NCEM的填充單元格；V2-V1夾層重疊短路配置的啟用NCEM的填充單元格；M3-M2夾層重疊短路配置的啟用NCEM的填充單元格；V0-GATECNT層間連接點去角短路配置的啟用NCEM的填充單元格；V0-AACNT層間連接點去角短路配置的啟用NCEM的填充單元格；V1-M1層間連接點去角短路配置的啟用NCEM的填充單元格；V2-M2層間連接點去角短路配置的啟用NCEM的填充單元格；V3-M3層間連接點去角短路配置的啟用NCEM的填充單元格；V0合併式層間連接點短路配置的啟用NCEM的填充單元格；V1合併式層間連接點短路配置的啟用NCEM的填充單元格；V2合併式層間連接點短路配置的啟用NCEM的填充單元格；AA蛇形線開路配置的啟用NCEM的填充單元格；TS蛇形線開路配置的啟用NCEM的填充單元格；AACNT蛇形線開路配置的啟用NCEM的填充單元格；GATE蛇形線開路配置的啟用NCEM的填充單元格；GATECNT蛇形線開路配置的啟用NCEM的填充單元格；V0蛇形線開路配置的啟用NCEM的填充單元格；M1蛇形線開路配置的啟用NCEM的填充單元格；M1-V0-AACNT蛇形線開路配置的啟用NCEM的填充單元格；V1蛇形線開路配置的啟用NCEM的填充單元格；M2蛇形線開路配置的啟用NCEM的填充單元格；V2蛇形線開路配置的啟用NCEM的填充單元格；M3蛇形線開路配置的啟用NCEM的填充單元格；AA拼接開路配置的啟用NCEM的填充單元格；TS拼接開路配置的啟用NCEM的填充單元格；AACNT拼接開路配置的啟用NCEM的填充單元格；GATECNT拼接開路配置的啟用NCEM的填充單元格；V0拼接開路配置的啟用NCEM的填充單元格；M1拼接開路配置的啟用NCEM的填充單元格；V1拼接開路配置的啟用NCEM的填充單元格；M2拼接開路配置的啟用NCEM的填充單元格；V2拼接開路配置的啟用NCEM的填充單元格；M3拼接開路配置的啟用NCEM的填充單元格；AACNT-TS層間連接點開路配置的啟用NCEM的填充單元格；AACNT-AA層間連接點開路配置的啟用NCEM的填充單元格；TS-AA層間連接點開路配置的啟用NCEM的填充單元格；GATECNT-GATE層間連接點開路配置的啟用NCEM的填充單元格；GATECNT-AACNT層間連接點開路配置的啟用NCEM的填充單元格；GATECNT-AACNT-GATE層間連接點開路配置的啟用NCEM的填充單元格；V0-GATECNT層間連接點開路配置的啟用NCEM的填充單元格；V0-AA層間連接點開路配置的啟用NCEM的填充單元格；V0-TS層間連接點開路配置的啟用NCEM的填充單元格；V0-AACNT層間連接點開路配置的啟用NCEM的填充單元格；V0-GATE層間連接點開路配置的啟用NCEM的填充單元格；V0層間連接點開路配置的啟用NCEM的填充單元格；M1-V0層間連接點開路配置的啟用NCEM的填充單元格；V1層間連接點開路配置的啟用NCEM的填充單元格；V1-M1層間連接點開路配置的啟用NCEM的填充單元格；V1-M2層間連接點開路配置的啟用NCEM的填充單元格；M1-GATE層間連接點開路配置的啟用NCEM的填充單元格；M1-AANCT層間連接點開路配置的啟用NCEM的填充單元格；V2-M2層間連接點開路配置的啟用NCEM的填充單元格；V2-M3層間連接點開路配置的啟用NCEM的填充單元格；V3層間連接點開路配置的啟用NCEM的填充單元格；M4-V3層間連接點開路配置的啟用NCEM的填充單元格；M5-V4層間連接點開路配置的啟用NCEM的填充單元格；M1金屬島開路配置的啟用NCEM的填充單元格；M2金屬島開路配置的啟用NCEM的填充單元格；M3金屬島開路配置的啟用NCEM的填充單元格；V0合併式層間連接點開路配置的啟用NCEM的填充單元格；V0-AACNT合併式層間連接點開路配置的啟用NCEM的填充單元格；V0-GATECNT合併式層間連接點開路配置的啟用NCEM的填充單元格；V1合併式層間連接點開路配置的啟用NCEM的填充單元格；V2合併式層間連接點開路配置的啟用NCEM的填充單元格；V1-M1合併式層間連接點開路配置的啟用NCEM的填充單元格；及/或V2-M2合併式層間連接點開路配置的啟用NCEM的填充單元格。在使用如此網型墊的情況下，一種用於處理一半導體基板的方法可包括以下步驟：使用一第一遮罩來在該基板上佈局複數個相鄰的AACNT條帶；使用一第二遮罩來在該基板上佈局複數個相鄰的GATECNT條帶，其中該等GATECNT條帶垂直重疊該等AACNT條帶，以形成一網型NCEM墊；及從該網型NCEM墊獲取在線NCEM。此類程序可更包括以下步驟：使用一第三遮罩來在該網型NCEM墊之該等GATECNT及/或AACNT條帶中的至少某些部分上方佈局複數個V0層間連接點；及使用一第四遮罩來在所述V0層間連接點中的一或更多者上方佈局一或更多個M1特徵，以形成一M1 NCEM墊，及可更包括以下步驟：從該M1 NCEM墊獲取在線NCEM。
示例性/較佳實施例的說明
現參照圖1，圖1描繪適合與本發明的某些實施例結合使用的說明性填充單元格輪廓，一般以均勻的高度及各種寬度（傳統上是受製造程序容許之最小接觸晶距（contacted poly pitch, CPP）的倍數）提供此類填充單元格。圖1包括4 CPP、8 CPP、16 CPP、32 CPP及64 CPP之寬度的填充單元格，但任何寬度系列（或就是單一的寬度）是可能的。並且，本發明的某些實施例亦可包括雙或三高度填充單元格。如本領域中具技藝者將理解的，傳統的填充單元格包括對於與用以形成晶片上電路的邏輯單元格相容而言是必要的某些特徵。此類必要特徵包括與程序庫中的邏輯單元格一致的高度（或整數倍），以及跨填充單元格（雖非必要，傳統上是在各單元格的頂部及底部處）水平延伸的電源/接地軌。此類必要特徵較佳地是維持在與本發明結合使用的啟用NCEM的填充單元格中。
現參照圖2，圖2描繪具有各種寬度之（陰影的）啟用NCEM的填充單元格的示例性標準單元格邏輯區段。如所描繪的，啟用NCEM的填充單元格較佳地是在原本會放置傳統填充單元格之處樣例化。然而，本發明並不限制此類啟用NCEM的填充單元格的分佈。雖然它們一般會出現在各標準單元格行中，它們不一定是如此。填充單元格放置可為規則的、半規則的（例如每X nm或每Y個單元格至少一個填充單元格）或不規則的。兩個填充單元格可彼此相鄰。可存在某些雙高度（或更多高度）的填充單元格。且邏輯區段可包括啟用NCEM以及其他類型的填充單元格兩者。
現參照圖3，圖3描繪具有包含各種寬度之啟用NCEM的填充單元格之行（或其部分）的示例性標準單元格邏輯區段。如所描繪的，本發明的某些實施例可包括完全填入啟用NCEM的填充單元格的完整的行（或其連續部分）。此類行可包括變化或固定寬度的填充單元格，且此類行可為相鄰或分離的，且可規則地、半規則或不規則地分佈在邏輯區段各處。
現參照圖4，圖4描繪具有填入各種寬度之啟用NCEM的填充單元格之測試區塊區域（右下部分）的示例性標準單元格邏輯區段。此類測試區塊區段不一定是完全鄰接的、不一定是大致矩形或正方形的、可包括單一寬度或多個寬度及一或多個高度的填充單元格。
現參照圖5，圖5描繪包括各種寬度之啟用NCEM的填充單元格之測試晶片/晶圓的示例性部分。此類測試載具可包括晶粒、晶片、晶圓或任何這些物的一部分。此類測試載具不一定是完全鄰接的，可具有任何的整體形狀，且可包括單一寬度或多個寬度及一或多個高度的填充單元格。
現參照圖6，圖6概念地描繪示例性晶片/晶粒/晶圓的一部分，其中僅包括（或幾乎僅包括）啟用NCEM的填充單元格的區域定位在二或更多個標準單元格區域（例如圖2-5的那些標準單元格區域）之間。如本領域中具技藝者將理解的，圖6繪示本發明的各種實施例如何可以任何方式樣例化/分佈發明性的啟用NCEM的填充單元格（及基於它們的DOE），及分佈圖樣（規則及不規則兩者）可在晶片或晶圓的不同區域各處變化。
如本領域中具技藝者將理解的，圖2-5及6的配置僅為許多可用可能性的示例，且不欲為限制或窮舉的。並且，如此具技藝者將理解的是，任何給定的晶粒、晶片或晶圓可包括這些及/或其他可能配置的組合。
現參照圖7，圖7描繪本發明可對以施用之單片IC結構的橫截面拓樸視圖。此拓樸視圖從底至頂描繪了三個垂直定義的部分：(i)基板；(ii)連接器堆疊；及(iii)互連件堆疊。
基板較佳地包括晶圓、圓粒、或單晶矽的其他部分、或適用於形成半導體設備的另一基板，例如絕緣體上的矽（SOI）、Ge、C、GaAs、InP、GGaInAs、 AlAs、 GaSb、 (Ga、Mn)As、 GaP、 GaN、 InAS、 SiGe、 SiSn、 CdSe、 CdTe、 CdHgTe、 ZnS、 SiC等等。一般而言，基板表示製造步驟（例如沉積、遮罩、蝕刻、埋植）一開始對以施用的物件，且為一物件，切換設備（例如FET、雙極型電晶體、光電二極體、磁性設備等等）或存儲設備（例如帶電氧化物、電容、相變記憶體等等）建立於該物件內或上。
連接器堆疊是一系列的多個層，一般形成於基板的頂部上，該多個層支撐基板中或上之設備之間的局部連接及/或對位於上方之互連件堆疊中之導線的連接。構成連接器堆疊的層不一定是嚴格地「堆疊的」；某些部分可部分或完全共面的。例如，如圖8中所繪示的（其描繪示例性CMOS層堆疊的實體圖），源極/ 汲極接觸及閘極接觸層為部分共面的，因為它們共享垂直範圍，但在底部上，源極/汲極接觸層延伸於閘極接觸層底部下方，而在頂部上，閘極接觸層延伸於源極/汲極接觸層的頂部上方。全共面的示例會是這兩個層具有相同垂直範圍之處。
連接器堆疊支撐各種類型的「連接器」及「跳線」，如圖7中所繪示的。這些說明性連接器及跳線不欲表示個別的實體層，而是要表示連接所識別構件的傳導路徑。如本領域中具技藝者將理解的，可使用一或更多個經製造的「層」來實施各連接器或跳線，其中某些層可能呈現為多個類型之連接器/跳線的部件。
圖7具體繪示以下連接器/跳線： •  控制構件連接器 •  (i)一或更多個控制構件及(ii)互連件堆疊之第一（例如m1）層中的導線之間的傳導路徑。控制構件連接器亦將接觸它們交叉的任何互連跳線、基板連接器或控制構件跳線。 •  基板連接器 •  (i)基板的一部分及(ii)互連件堆疊之第一層中的導線之間的傳導路徑。基板連接器亦將接觸它們交叉的任何互連跳線、基板跳線、控制構件連接器或控制構件跳線。 •  基板跳線 •  基板在沒有基板跳線的情況下不會連接的兩個部分之間的傳導路徑。基板跳線亦將接觸它們交叉的任何基板連接器（但非互連跳線）。 •  互連跳線 •  第一互連層中在沒有互連跳線的情況下不會連接的兩個導線之間的傳導路徑。互連跳線亦將接觸它們交叉的任何基板連接器或控制構件連接器。 •  控制構件跳線 •  兩個控制構件之間的傳導路徑。控制構件跳線亦將接觸它們交叉的任何控制構件、控制構件連接器或基板連接器。 •  非相鄰的控制構件跳線，未描繪於圖7中，但定義如下： •  兩個控制構件之間的傳導路徑。非相鄰的控制構件跳線可越過其他控制構件而不接觸它們。非相鄰的控制構件跳線將接觸它們交叉的任何控制構件連接器或基板連接器。
互連件堆疊位在連接器堆疊上方。互連件堆疊包括具有連接相鄰佈線層之傳導性層間連接點（標示為「v1」、「v2」等等）的傳導佈線層（標示為「m1」、「m2」等等，其僅需要是傳導性的，不一定是金屬的）。雖然在圖7-8中圖示三個佈線層，了解的是，此數量可從一至十或更多而變化。並且，雖然圖7-8中的層間連接點及佈線層被圖示為非重疊的，層間連接點可能延伸進它們連接之佈線層中的一或兩者，或橫切多於兩個佈線層。
現參照圖8，圖8描繪用於示例性CMOS程序的（簡化）層堆疊，其中主要區域（基板、連接器堆疊、互連件堆疊）及處理層之間的對應被指示於繪圖上。如圖8中所描繪，基板包括FET的源極/汲極、設備隔離溝（STI）及閘極的下部分。連接器堆疊實施閘極的上部分、源極/汲極矽化物、源極/汲極接點、閘極接點及通向互連件堆疊的層間連接點。互連件堆疊包含多個佈線（m1、m2 ...）層，其中層間連接點（v1、v2 ...）在相鄰的佈線層之間。
可將圖8之獨立於供應商的層輕易映射至商用CMOS程序的那些層，例如GlobalFoundries（「GF」）（參照第US2014/0302660A1及US2015/0170735A1號的美國專利公開案關於「GF層」）或台灣積體電路製造公司（「TSMC」）（參照第US2014/0210014A1號的美國專利公開案關於「TSMC層」）。以下是示例性映射：
Figure 105141549-A0304-0001
括號中所指示的是用以標示此案圖44、45起中的這些層的名稱。本領域中具技藝者將理解的是，這些表示製造現代設備時所使用的許多層/遮罩/等等的一小部分。儘管如此，這些被相信是與允許具技藝的工匠製造及使用本發明最相關的層，且為傳統上描繪於半導體結構之專利繪圖中的層（如所示地，例如是由所援引的GF及TSMC申請案所描繪）。在某些實例中，可將額外的層添加至受選的啟用NCEM的填充單元格的繪圖。
本領域中具技藝者亦將了解的是，上述層的大部分可（且通常是）呈現於多個佈局步驟中。一般而言，在此案中，繪圖將把所有暴露部（exposure）結合成單一描繪的層（例如M1 = M1E1 + M1E2或M1E1 + M1E2 + M1E3）。在大部分情況下，此類細節與本發明的操作無關，且主要是由製造程序的需求所決定的。在某些情況下（例如M1-M1拼接重疊開路配置的啟用NCEM的填充單元格），某些潛在相關的細節可能被暴露部的合併所隱藏；然而，儘管如此，具技藝的工匠將輕易理解如此隱藏的細節（例如藉由以下事實來理解：所指的結構（例如M1-M1拼接重疊開路配置的啟用NCEM的填充單元格）必須包含至少一個重疊測試區域（依據圖32），該至少一個重疊測試區域呈現在M1的不同暴露部中，且定位在NCEM墊及接地之間的M1路徑上）。
並且，短路配置的單元格可存在於「相同顏色」及「不同顏色」的變種兩者中。例如，在使用多佈局式M1的程序中，M1尖端對尖端配置的啟用NCEM的填充單元格會有兩個變種：M1尖端對尖端相同顏色短路配置的單元格，以及M1尖端對尖端不同顏色短路配置的單元格。相同的情況亦施用於其他短路配置，例如側對側的、對角的等等。
現參照圖9A-9E，圖9A-9E描繪用於NCEM墊的若干說明性設計，其適合與本發明的實施例結合使用。額外的NCEM墊被揭露在所合併的'841申請案中。圖9A圖示簡單、實心（solid）的傳導墊，一般（雖不一定）形成於M1中。圖9B-9D及9F描繪非實心的、分段的、單一的導體墊的若干選項。（如本領域中具技藝者將理解的，如此墊之形狀的變種是無盡的。）圖9E描繪目前較佳的、多導體的、網型的墊的示例。申請人的實驗已揭示的是，這些網型墊設計（其相對於單一導體墊而言更節省空間且在設計規則上是友善的）仍產生可用的NCEM，特別是在以低解析度取樣時，如所合併之'841申請案中所教示的。母案圖式9G-9IIII描繪了網墊結構的額外實施例。如本領域中具技藝者將理解的，這些結構可以任何尺寸（例如2x2、2x3、3x2、3x3等等）來呈現，且不僅是具體描繪的10x9及5x2示例。
啟用NCEM的填充單元格的設計：此類填充單元格較佳地具有某些通用構件（例如高度、電源軌及與程序庫中之標準單元格一致的GATE間距（CPP）），接著依據量測類型、所涉及的層及要評估/測試的結構而變化。啟用NCEM的填充單元格有兩個基本類型：短路[/漏電]及開路[/電阻]。相關的層一般涉及單一處理層（例如GATE對GATE）或兩個處理層（例如GATECNT對GATE）。結構配置有許多，且包括標準結構集合（例如尖端對尖端、尖端對側、側對側等等）以及參考或特設結構。
如圖10-11中所描繪，短路[/漏電]配置的啟用NCEM的填充單元格的一般結構較佳地包括四個覆加的元件：(i)「標準」佈局；(ii) NCEM墊；(iii)「測試間隙」佈局；及(iv)墊/接地佈線。標準佈局是出現在基本上所有的標準程序庫單元格中的佈局，例如電源軌，且有時為最小接觸晶距（CPP）分隔的軌對軌GATE條帶等等。NCEM墊可採取各種形狀/圖樣，如圖9A-9F及母案圖式9G-9IIII中非窮舉地舉例的。用於測試間隙佈局的標準結構描繪在圖14-30中，且可包括尖端對尖端、尖端對側、側對側等等。（注意，單一的短路配置的啟用NCEM的填充單元格可包括多於一個測試間隙，其中所有間隙較佳地透過墊/接地佈線而平行佈線；具有多個測試間隙的示例出現在圖45中）。墊/接地佈線包括從測試間隙的一側到墊以及從測試間隙的其他側到永久或虛接地的低電阻佈線。有效接地點包括電源軌以及可在適當電子束充電條件下導電至基板的任何電結構（例如在電子束量測期間變得帶正電之連接至NWELL的p+二極體）。可藉由連接至具有充足電容的節點以避免在電子束量測期間放電來完成虛接地，且因此虛接地在量測期間充當電子的源極及/或汲電極。
如圖12-13中所描繪，開路[/電阻]配置的啟用NCEM的填充單元格的一般結構較佳地包括四個覆加的元件：(i)「標準」佈局；(ii) NCEM墊；(iii)「測試區域」佈局；及(iv)墊/接地佈線。如同短路，標準佈局是出現在基本上所有標準程序庫單元格中的佈局，例如電源軌等等。類似地，NCEM墊可採取各種形狀/圖樣，如圖9A-9F及母案圖式9G-9IIII中非窮舉地舉例的。用於測試結構佈局的標準結構描繪於圖28-36中，且可包括蛇形線、重疊、拼接等等。如同短路，開路的墊/接地佈線包括從測試結構佈局的一側到墊及從測試結構佈局的其他側到永久或虛接地的低電阻佈線。開路配置的啟用NCEM的填充單元格可且通常包括多個測試區域，在該情況下，墊/接地佈線以串聯連接的鏈連接所有相關測試結構。
在同高度正規型式的單元格程序庫使用啟用NCEM的填充單元格的情況下，啟用NCEM的填充單元格上的額外限制是，它們較佳地符合（儘可能合理密切地）用於程序庫之功能單元格的正規圖樣。用於量測相對於正規圖樣的順應性及/或建構順應圖樣的單元格的較佳方法描述在Langnese等人之第61/887,271號（「Template Based Design with LibAnalyzer」）及62/186,677（「Template Based Design with LibAnalyzer」）的美國專利申請案，且該等申請案皆以引用方式併入本文中。如本領域中具技藝者將理解的，緊密的（若非完美的）圖樣順應性對於填充單元格之不影響要評估之結構或故障模式的那些部分而言是可行的。然而，一般而言，完美的圖樣順應性基於若干理由將證明是不可行的。首先，要評估的結構（本身）可能不是「可允許的」圖樣（例如程序庫的圖樣規則可能不允許以最小設計規則尺度從GATECNT側隔開GATE尖端的任何結構，因此規定了「GATE-GATECNT尖端對側短路配置的啟用NCEM的填充單元格」將一定包括至少一個圖樣違例）。第二，DOE一般涉及至少一個最小分隔的尺度上的若干小變化，而正規佈局規則一般將僅容許變體中的一者。且第三，用於NCEM墊的佈局較佳地被選擇為匹配掃瞄器的操作性能，但可能很違反程序庫之圖樣正規性限制。因此，在忽略這些「必要的」圖樣正規性違例的情況下，用於同高度正規的程序庫使用的啟用NCEM的填充單元格將較佳地包含非常少（若有的話）的額外圖樣正規性違例。
現參照圖14-15，其針對尖端對尖端短路配置的啟用NCEM的填充單元格描繪兩個示例性測試區域幾何形狀的平面圖。利用這些幾何性配置的單元格可包括： ·  AA尖端對尖端短路配置的啟用NCEM的填充單元格（例如圖82A-C及母案圖式1299-1326）； ·  AACNT尖端對尖端短路配置的啟用NCEM的填充單元格（例如圖83A-C及母案圖式1328-1405）； ·  AACNT-AA尖端對尖端短路配置的啟用NCEM的填充單元格； ·  AACNT-TS尖端對尖端短路配置的啟用NCEM的填充單元格（例如圖84A-C及母案圖式1407-1412）； ·  TS尖端對尖端短路配置的啟用NCEM的填充單元格； ·  GATE尖端對尖端短路配置的啟用NCEM的填充單元格（例如圖85A-C及母案圖式1414-1461）； ·  GATECNT-GATE尖端對尖端短路配置的啟用NCEM的填充單元格； ·  GATECNT尖端對尖端短路配置的啟用NCEM的填充單元格（例如圖86A-C及母案圖式1463-1548）； ·  GATECNT-AACNT尖端對尖端短路配置的啟用NCEM的填充單元格； ·  M1尖端對尖端短路配置的啟用NCEM的填充單元格（例如圖87A-C及母案圖式1550-1556）； ·  V0尖端對尖端短路配置的啟用NCEM的填充單元格； ·  M1-V0尖端對尖端短路配置的啟用NCEM的填充單元格； ·  V1-M1尖端對尖端短路配置的啟用NCEM的填充單元格； ·  V1尖端對尖端短路配置的啟用NCEM的填充單元格； ·  M2尖端對尖端短路配置的啟用NCEM的填充單元格； ·  M2-V1尖端對尖端短路配置的啟用NCEM的填充單元格； ·  V2-M2尖端對尖端短路配置的啟用NCEM的填充單元格； ·  M3尖端對尖端短路配置的啟用NCEM的填充單元格； ·  V2尖端對尖端短路配置的啟用NCEM的填充單元格；及 ·  M3-V2尖端對尖端短路配置的啟用NCEM的填充單元格。 ·  （如本領域中具技藝者將了解的，對於互連層2及更高的互連層，任何「Mx -…」類型的啟用NCEM的填充單元格亦可形成為相對應的「M(x+n) -…」單元格，任何「Vx -…」單元格亦可形成為相對應的「V(x+n) -…」單元格，任何「Mx -V(x+1) - …」單元格亦可形成為相對應的「M(x+n) -V(x+n+1) -…」單元格，而任何「Mx -V(x-1) - …」單元格亦可形成為相對應的「M(x+n) -V(x+n-1) -…」單元格，假設所討論的程序（process-in-question）支援所指稱的互連層。本說明應被解讀為包括所有如此可能的更高互連層，及所有可用故障類型及幾何性配置下的層組合、單元格。）
這些結構的DOE較佳地是藉由變化定義測試區域的尺度參數（例如側向及/或間隙尺度）或藉由變化延展測試區域內的其他、相同或相鄰的層的佈局來建構的。
現參照圖16，其針對尖端對側短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖。利用此幾何性配置的單元格可包括： ·  AA尖端對側短路配置的啟用NCEM的填充單元格； ·  AACNT尖端對側短路配置的啟用NCEM的填充單元格（例如圖45）； ·  AACNT-AA尖端對側短路配置的啟用NCEM的填充單元格； ·  GATE-AACNT-AA尖端對側短路配置的啟用NCEM的填充單元格（例如圖49、50、75及母案圖式1085-1119）； ·  GATECNT-GATE尖端對側短路配置的啟用NCEM的填充單元格（例如圖79A-C及母案圖式1202-1238）； ·  GATECNT尖端對側短路配置的啟用NCEM的填充單元格（例如圖76A-C及母案圖式1121-1149）； ·  TS-GATECNT尖端對側短路配置的啟用NCEM的填充單元格（例如圖80A-C及母案圖式1240-1263）； ·  GATECNT-AACNT尖端對側短路配置的啟用NCEM的填充單元格（圖77A-C及母案圖式1151-1188）； ·  GATECNT-AACNT-TS尖端對側短路配置的啟用NCEM的填充單元格（圖78A-C及母案圖式1190-1200）； ·  M1尖端對側短路配置的啟用NCEM的填充單元格（例如圖81A-C及母案圖式1265-1297）； ·  V0尖端對側短路配置的啟用NCEM的填充單元格； ·  M1-V0尖端對側短路配置的啟用NCEM的填充單元格； ·  V1-M1尖端對側短路配置的啟用NCEM的填充單元格； ·  V1尖端對側短路配置的啟用NCEM的填充單元格； ·  M2尖端對側短路配置的啟用NCEM的填充單元格； ·  M2-V1尖端對側短路配置的啟用NCEM的填充單元格； ·  V2-M2尖端對側短路配置的啟用NCEM的填充單元格； ·  M3尖端對側短路配置的啟用NCEM的填充單元格； ·  V2尖端對側短路配置的啟用NCEM的填充單元格；及 ·  M3-V2尖端對側短路配置的啟用NCEM的填充單元格。
這些結構的DOE較佳地是藉由變化定義測試區域的尺度參數（例如側向及/或間隙尺度）或藉由變化延展測試區域內的其他、相同或相鄰的層的佈局來建構的。
現參照圖17，其針對側對側短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖。利用此幾何性配置的單元格可包括： ·  AA側對側短路配置的啟用NCEM的填充單元格； ·  AACNT側對側短路配置的啟用NCEM的填充單元格（例如圖62A-C及母案圖式787-804）； ·  AACNT-AA側對側短路配置的啟用NCEM的填充單元格； ·  AACNT-GATE側對側短路配置的啟用NCEM的填充單元格（例如圖63A-C及母案圖式806-832）； ·  GATE側對側短路配置的啟用NCEM的填充單元格（例如圖64A-C及母案圖式834-859）； ·  GATECNT-GATE側對側短路配置的啟用NCEM的填充單元格（例如圖67A-C及母案圖式887-903）； ·  TS-GATE側對側短路配置的啟用NCEM的填充單元格（例如圖70A-C及母案圖式938-1040）； ·  GATECNT側對側短路配置的啟用NCEM的填充單元格（例如圖65A-C及母案圖式861-872）； ·  GATECNT-AACNT側對側短路配置的啟用NCEM的填充單元格（例如圖47(a)-(c)、66A-C及母案圖式874-885）； ·  M1側對側短路配置的啟用NCEM的填充單元格（例如圖68A-C及母案圖式905-928）； ·  V0側對側短路配置的啟用NCEM的填充單元格； ·  M1-V0側對側短路配置的啟用NCEM的填充單元格（例如圖69A-C及母案圖式930-936）； ·  V1-M1側對側短路配置的啟用NCEM的填充單元格； ·  V1側對側短路配置的啟用NCEM的填充單元格； ·  M2側對側短路配置的啟用NCEM的填充單元格； ·  M2-V1側對側短路配置的啟用NCEM的填充單元格； ·  V2-M2側對側短路配置的啟用NCEM的填充單元格； ·  M3側對側短路配置的啟用NCEM的填充單元格； ·  V2側對側短路配置的啟用NCEM的填充單元格；及 ·  M3-V2側對側短路配置的啟用NCEM的填充單元格。
這些結構的DOE較佳地是藉由變化定義測試區域的尺度參數（例如側向及/或間隙尺度）或藉由變化延展測試區域內的其他、相同或相鄰的層的佈局來建構的。
現參照圖18、19、20、21及22，其中的各者針對L形夾層短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖。利用這些幾何性配置的單元格可包括： ·  AA-L形夾層短路配置的啟用NCEM的填充單元格； ·  AACNT-L形夾層短路配置的啟用NCEM的填充單元格； ·  AACNT-AA-L形夾層短路配置的啟用NCEM的填充單元格； ·  GATE-AA-L形夾層短路配置的啟用NCEM的填充單元格； ·  GATE-TS-L形夾層短路配置的啟用NCEM的填充單元格； ·  GATECNT-GATE-L形夾層短路配置的啟用NCEM的填充單元格； ·  GATECNT-AA-L形夾層短路配置的啟用NCEM的填充單元格； ·  GATECNT-TS-L形夾層短路配置的啟用NCEM的填充單元格； ·  GATECNT-AACNT-L形夾層短路配置的啟用NCEM的填充單元格； ·  V0-AA-L形夾層短路配置的啟用NCEM的填充單元格； ·  V0-TS-L形夾層短路配置的啟用NCEM的填充單元格； ·  V0-AACNT-L形夾層短路配置的啟用NCEM的填充單元格； ·  V0-GATE-L形夾層短路配置的啟用NCEM的填充單元格； ·  V0-GATECNT-L形夾層短路配置的啟用NCEM的填充單元格； ·  M1-AACNT-L形夾層短路配置的啟用NCEM的填充單元格； ·  M1-GATECNT-L形夾層短路配置的啟用NCEM的填充單元格； ·  M1-V0-L形夾層短路配置的啟用NCEM的填充單元格； ·  V1-M1-L形夾層短路配置的啟用NCEM的填充單元格； ·  V1-V0-L形夾層短路配置的啟用NCEM的填充單元格； ·  M2-M1-L形夾層短路配置的啟用NCEM的填充單元格； ·  M2-V1-L形夾層短路配置的啟用NCEM的填充單元格； ·  V2-V1-L形夾層短路配置的啟用NCEM的填充單元格； ·  V2-M2-L形夾層短路配置的啟用NCEM的填充單元格； ·  M3-M2-L形夾層短路配置的啟用NCEM的填充單元格；及 ·  M3-V2-L形夾層短路配置的啟用NCEM的填充單元格。
這些結構的DOE較佳地是藉由變化定義測試區域的尺度參數或藉由變化延展測試區域內的其他、相同或相鄰的層的佈局來建構的。
現參照圖23，其針對對角短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖。利用此幾何性配置的單元格可包括： ·  AA對角短路配置的啟用NCEM的填充單元格； ·  TS對角短路配置的啟用NCEM的填充單元格； ·  AACNT對角短路配置的啟用NCEM的填充單元格； ·  AACNT-AA對角短路配置的啟用NCEM的填充單元格； ·  GATE對角短路配置的啟用NCEM的填充單元格； ·  GATE-AACNT對角短路配置的啟用NCEM的填充單元格； ·  GATECNT-GATE對角短路配置的啟用NCEM的填充單元格； ·  GATECNT對角短路配置的啟用NCEM的填充單元格（例如圖57A-C及母案圖式496-554）； ·  GATECNT-AACNT對角短路配置的啟用NCEM的填充單元格（例如圖58A-C及母案圖式556-632）； ·  M1對角短路配置的啟用NCEM的填充單元格； ·  V0對角短路配置的啟用NCEM的填充單元格； ·  M1-V0對角短路配置的啟用NCEM的填充單元格； ·  V1-M1對角短路配置的啟用NCEM的填充單元格； ·  V1對角短路配置的啟用NCEM的填充單元格； ·  M2對角短路配置的啟用NCEM的填充單元格； ·  M2-V1對角短路配置的啟用NCEM的填充單元格； ·  M3對角短路配置的啟用NCEM的填充單元格； ·  V2-M2對角短路配置的啟用NCEM的填充單元格； ·  V2對角短路配置的啟用NCEM的填充單元格；及 ·  M3-V2對角短路配置的啟用NCEM的填充單元格。
這些結構的DOE較佳地是藉由變化定義測試區域的尺度參數（例如間隙尺度及/或間隙角）或藉由變化延展測試區域內的其他、相同或相鄰的層的佈局來建構的。
現參照圖24、25及26，其中的各者針對角落短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖。這些配置與對角配置不同，因為在這些角落配置中，第一及/或第二特徵中的至少一者是非矩形的。利用這些幾何性配置的單元格可包括： ·  AA角落短路配置的啟用NCEM的填充單元格； ·  AACNT角落短路配置的啟用NCEM的填充單元格； ·  AACNT-AA角落短路配置的啟用NCEM的填充單元格； ·  GATE角落短路配置的啟用NCEM的填充單元格； ·  GATECNT-GATE角落短路配置的啟用NCEM的填充單元格； ·  GATECNT-TS角落短路配置的啟用NCEM的填充單元格（例如圖55A-C及母案圖式288-685）； ·  GATECNT角落短路配置的啟用NCEM的填充單元格； ·  GATECNT-AA角落短路配置的啟用NCEM的填充單元格（例如圖54A-C及母案圖式264-286）； ·  GATECNT-AACNT角落短路配置的啟用NCEM的填充單元格； ·  M1角落短路配置的啟用NCEM的填充單元格（例如圖56A-C及母案圖式417-494）； ·  V0角落短路配置的啟用NCEM的填充單元格； ·  M1-V0角落短路配置的啟用NCEM的填充單元格； ·  V1-M1角落短路配置的啟用NCEM的填充單元格； ·  V1角落短路配置的啟用NCEM的填充單元格； ·  M2角落短路配置的啟用NCEM的填充單元格； ·  M2-V1角落短路配置的啟用NCEM的填充單元格； ·  M3角落短路配置的啟用NCEM的填充單元格； ·  V2-M2角落短路配置的啟用NCEM的填充單元格； ·  V2角落短路配置的啟用NCEM的填充單元格；及 ·  M3-V2角落短路配置的啟用NCEM的填充單元格。
這些結構的DOE較佳地是藉由變化定義測試區域的尺度參數（例如間隙尺度及/或間隙角）或藉由變化延展測試區域內的其他、相同或相鄰的層的佈局來建構的。
現參照圖27，其針對夾層重疊短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖。利用此幾何性配置的單元格可包括： ·  GATE-AA夾層重疊短路配置的啟用NCEM的填充單元格（例如圖60A-C及母案圖式693-734）； ·  GATE-AACNT夾層重疊短路配置的啟用NCEM的填充單元格（例如圖59A-C及母案圖式634-691）； ·  GATE-TS夾層重疊短路配置的啟用NCEM的填充單元格； ·  GATECNT-TS夾層重疊短路配置的啟用NCEM的填充單元格； ·  GATECNT-AA夾層重疊短路配置的啟用NCEM的填充單元格； ·  V0-AA夾層重疊短路配置的啟用NCEM的填充單元格； ·  V0-AACNT夾層重疊短路配置的啟用NCEM的填充單元格； ·  V0-TS夾層重疊短路配置的啟用NCEM的填充單元格； ·  V0-GATE夾層重疊短路配置的啟用NCEM的填充單元格； ·  M1-GATECNT夾層重疊短路配置的啟用NCEM的填充單元格； ·  M1-AACNT夾層重疊短路配置的啟用NCEM的填充單元格； ·  V1-V0夾層重疊短路配置的啟用NCEM的填充單元格； ·  M2-M1夾層重疊短路配置的啟用NCEM的填充單元格； ·  V2-V1夾層重疊短路配置的啟用NCEM的填充單元格；及 ·  M3-M2夾層重疊短路配置的啟用NCEM的填充單元格。
這些結構的DOE較佳地是藉由變化定義測試區域的尺度參數（例如主要及/或次要尺度）或藉由變化延展測試區域內的其他、相同或相鄰的層的佈局來建構的。
現參照圖28，其針對層間連接點去角短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖。利用此幾何性配置的單元格可包括： ·  V0-GATECNT層間連接點去角短路配置的啟用NCEM的填充單元格； ·  V0-AACNT層間連接點去角短路配置的啟用NCEM的填充單元格（例如圖52A-C及母案圖式53-256）； ·  V1-M1層間連接點去角短路配置的啟用NCEM的填充單元格； ·  V2-M2層間連接點去角短路配置的啟用NCEM的填充單元格；及 ·  V3-M3層間連接點去角短路配置的啟用NCEM的填充單元格（例如圖53A-B及母案圖式258-262）。
這些結構的DOE較佳地是藉由變化定義測試區域的尺度參數（例如間隙及/或側向尺度）或藉由變化延展測試區域內的其他、相同或相鄰的層的佈局來建構的。
現參照圖29，其針對合併式層間連接點短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖。利用此幾何性配置的單元格可包括： ·  V0合併式層間連接點短路配置的啟用NCEM的填充單元格； ·  V1合併式層間連接點短路配置的啟用NCEM的填充單元格；及 ·  V2合併式層間連接點短路配置的啟用NCEM的填充單元格。
這些結構的DOE較佳地是藉由變化定義測試區域的尺度參數（例如間隙及/或側向尺度）或藉由變化延展測試區域內的其他、相同或相鄰的層的佈局來建構的。
現參照圖30，其針對蛇形線開路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖。利用此幾何性配置的單元格可包括： ·  AA蛇形線開路配置的啟用NCEM的填充單元格； ·  TS蛇形線開路配置的啟用NCEM的填充單元格； ·  AACNT蛇形線開路配置的啟用NCEM的填充單元格； ·  GATE蛇形線開路配置的啟用NCEM的填充單元格（例如圖71A-C及母案圖式1042-1048）； ·  GATECNT蛇形線開路配置的啟用NCEM的填充單元格； ·  V0蛇形線開路配置的啟用NCEM的填充單元格； ·  M1蛇形線開路配置的啟用NCEM的填充單元格（例如圖44、72及母案圖式1050-1066）； ·  M1-V0-AACNT蛇形線開路配置的啟用NCEM的填充單元格（例如圖73A-C及母案圖式1068-1071）； ·  V1蛇形線開路配置的啟用NCEM的填充單元格； ·  M2蛇形線開路配置的啟用NCEM的填充單元格； ·  V2蛇形線開路配置的啟用NCEM的填充單元格；及 ·  M3蛇形線開路配置的啟用NCEM的填充單元格。
這些結構的DOE較佳地是藉由變化定義測試區域的尺度參數（例如長度、寬度、間隔等等）或藉由變化延展測試區域內的其他、相同或相鄰的層的佈局來建構的。
現參照圖31-32，其針對拼接開路配置的啟用NCEM的填充單元格各描繪示例性測試區域幾何形狀的平面圖。利用這些幾何性配置的單元格可包括： ·  AA拼接開路配置的啟用NCEM的填充單元格； ·  TS拼接開路配置的啟用NCEM的填充單元格； ·  AACNT拼接開路配置的啟用NCEM的填充單元格； ·  GATECNT拼接開路配置的啟用NCEM的填充單元格； ·  V0拼接開路配置的啟用NCEM的填充單元格； ·  M1拼接開路配置的啟用NCEM的填充單元格（例如圖74A-C及母案圖式1073-1083）； ·  V1拼接開路配置的啟用NCEM的填充單元格； ·  M2拼接開路配置的啟用NCEM的填充單元格； ·  V2拼接開路配置的啟用NCEM的填充單元格；及 ·  M3拼接開路配置的啟用NCEM的填充單元格。
這些結構的DOE較佳地是藉由變化定義測試區域的尺度參數（例如主要及/或次要尺度）或藉由變化延展測試區域內的其他、相同或相鄰的層的佈局來建構的。
現參照圖33，其針對層間連接點開路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖。利用此幾何性配置的單元格可包括： ·  AACNT-TS層間連接點開路配置的啟用NCEM的填充單元格（例如圖89A-C及母案圖式1630-1673）； ·  AACNT-AA層間連接點開路配置的啟用NCEM的填充單元格（圖88A-C及母案圖式1558-1628）； ·  TS-AA層間連接點開路配置的啟用NCEM的填充單元格（例如圖98A-C及母案圖式2316-2330）； ·  GATECNT-GATE層間連接點開路配置的啟用NCEM的填充單元格（例如圖48、92及母案圖式1700-2005）； ·  GATECNT-AACNT層間連接點開路配置的啟用NCEM的填充單元格（例如圖90A-C及母案圖式1675-1682）； ·  GATECNT-AACNT-GATE層間連接點開路配置的啟用NCEM的填充單元格（例如圖91A-C及母案圖式1684-1698）； ·  V0-GATECNT層間連接點開路配置的啟用NCEM的填充單元格（例如圖101A-C及母案圖式2376-2439）； ·  V0-AA層間連接點開路配置的啟用NCEM的填充單元格； ·  V0-TS層間連接點開路配置的啟用NCEM的填充單元格； ·  V0-AACNT層間連接點開路配置的啟用NCEM的填充單元格（例如圖100A-C及母案圖式2346-2374）； ·  V0-GATE層間連接點開路配置的啟用NCEM的填充單元格； ·  V0層間連接點開路配置的啟用NCEM的填充單元格（例如圖99A-C及母案圖式2332-2344）； ·  M1-V0層間連接點開路配置的啟用NCEM的填充單元格（例如圖93A-C及母案圖式2007-2200）； ·  V1層間連接點開路配置的啟用NCEM的填充單元格（例如圖102A-C及母案圖式2441A-C）； ·  V1-M1層間連接點開路配置的啟用NCEM的填充單元格（例如圖103A-C及母案圖式2443-2459）； ·  V1-M2層間連接點開路配置的啟用NCEM的填充單元格（例如圖94A-C及母案圖式2222-2256）； ·  M1-GATE層間連接點開路配置的啟用NCEM的填充單元格； ·  M1-AANCT層間連接點開路配置的啟用NCEM的填充單元格； ·  V2-M2層間連接點開路配置的啟用NCEM的填充單元格； ·  V2-M3層間連接點開路配置的啟用NCEM的填充單元格（例如圖95A-B及母案圖式2258-2274）； ·  V3層間連接點開路配置的啟用NCEM的填充單元格（例如圖104A-B及母案圖式2461A-B）； ·  M4-V3層間連接點開路配置的啟用NCEM的填充單元格（例如圖96A-B及母案圖式2276-2296）；及 ·  M5-V4層間連接點開路配置的啟用NCEM的填充單元格（例如圖97A-B及母案圖式2298-2314）。
這些結構的DOE較佳地是藉由變化定義測試區域的尺度參數（例如上延伸、下延伸及/或層間連接點的尺寸/形狀）或藉由變化延展測試區域內的其他、相同或相鄰的層的佈局來建構的。
現參照圖34及35，其針對金屬島開路配置的啟用NCEM的填充單元格分別描繪示例性測試區域幾何形狀的平面及橫截面圖。利用此幾何性配置的單元格可包括： ·  M1金屬島開路配置的啟用NCEM的填充單元格； ·  M2金屬島開路配置的啟用NCEM的填充單元格；及 ·  M3金屬島開路配置的啟用NCEM的填充單元格。
這些結構的DOE較佳地是藉由變化定義測試區域的尺度參數（例如下及/或上堆疊的層間連接點的主要延伸、次要延伸及/或尺寸/形狀）或藉由變化延展測試區域內的其他、相同或相鄰的層的佈局來建構的。
現參照圖36，其針對合併式層間連接點開路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖。利用此幾何性配置的單元格可包括： ·  V0合併式層間連接點開路配置的啟用NCEM的填充單元格（例如圖61A-C及母案圖式736-785）； ·  V0-AACNT合併式層間連接點開路配置的啟用NCEM的填充單元格； ·  V0-GATECNT合併式層間連接點開路配置的啟用NCEM的填充單元格； ·  V1合併式層間連接點開路配置的啟用NCEM的填充單元格； ·  V2合併式層間連接點開路配置的啟用NCEM的填充單元格； ·  V1-M1合併式層間連接點開路配置的啟用NCEM的填充單元格；及 ·  V2-M2合併式層間連接點開路配置的啟用NCEM的填充單元格。
這些結構的DOE較佳地是藉由變化定義測試區域的尺度參數（例如一或兩個層間連接點的間隙尺度、側向尺度及/或尺寸/形狀）或藉由變化延展測試區域內的其他、相同或相鄰的層的佈局來建構的。
現參照圖37，其圖示來自啟用NCEM的填充單元格之第一變體的示例性延展測試區域幾何形狀，且參照圖38，其圖示來自啟用NCEM的填充單元格之第二變體的示例性延展測試區域幾何形狀。這些圖式及以下的兩個圖式繪示了第一變體及第二變體（之所描繪的層（其可為任何層））之間的PSR的計算。圖39圖示兩個延展測試區域（圖37及38）內之（所描繪層）佈局的邏輯AND。圖40圖示兩個延展測試區域（圖37及38）內之佈局的邏輯OR。PSR（圖樣相似性比率）接著被定義為AND圖樣對OR圖樣的面積比。概念上，PSR是量測通用延展測試區域內的佈局有多新。換言之，若兩個單元格是相同的（在所討論的層內，且在通用延展測試區域內），則PSR將是1.0。反過來，若它們不共享通用的佈局（在所討論的層內，且在通用延展測試區域內），則AND圖樣將是零點，且PSR將為0.0。
現參照圖41，圖41描繪示例性程序流程，其適合與本發明的某些實施例結合使用。於FF1處，產生了初始的產品遮罩集合（或以其他方式獲取）；這些初始產品遮罩包括第一啟用NCEM的填充單元格系列。
於FF2處，使用初始產品遮罩來起始晶圓的處理。此類處理較佳地包括至少FEOL及/或MOL處理，但亦可包括BEOL處理。在FF3之前，較佳地在部分處理的初始產品晶圓上從啟用NCEM的填充單元格的某些部分或全部獲取NCEM量測。
於FF3處，所獲取之NCEM的某些部分或全部「用」以繼續處理初始產品晶圓。此類「使用」可包括以下步驟：決定是否繼續或放棄處理晶圓中的一或更多者；更改晶圓（及/或當前使用關於經觀察之製造故障的程序流程來製造的其他產品晶圓）中的一或更多者的經繼續處理中的一或更多個處理、檢驗或度量衡步驟；及/或在晶圓（及/或其他當前使用關於經觀察之製造故障的程序流程來製造的產品晶圓）中的一或更多者上執行額外處理、度量衡或檢驗步驟。
於FF4處，「使用」在處理初始產品晶圓期間所獲取之NCEM量測中的至少某些部分來產生了最後產品遮罩（或以其他方式獲取）。於此，此類「使用」較佳地包括以下步驟：選擇及樣例化第二啟用NCEM的填充單元格系列，該第二啟用NCEM的填充單元格系列更佳地及/或最佳地與在處理初始產品晶圓期間所觀察的故障模式匹配。例如，若第一啟用NCEM的填充單元格系列包括GATE側對側短路配置的單元格，但在處理初始產品晶圓期間沒有觀察到GATE側對側短路，則第二啟用NCEM的填充單元格系列較佳地會忽略GATE側對側短路配置的單元格，且反而使用更佳地與最終產品晶圓上經觀察或預期的故障模式匹配的其他啟用NCEM的填充單元格來替換該等GATE側對側短路配置的單元格。
於FF5處，使用最終產品遮罩來起始晶圓的處理。此類處理較佳地包括至少FEOL及/或MOL處理，但亦可包括BEOL處理。在FF6之前，較佳地在部分處理的最終產品晶圓上從啟用NCEM的填充單元格的某些部分或全部獲取NCEM量測。
於FF6處，所獲取之NCEM的某些部分或全部「用」以繼續處理最終產品晶圓。此類「使用」可包括以下步驟：決定是否繼續或放棄處理晶圓中的一或更多者；更改晶圓（及/或當前使用關於經觀察之製造故障的程序流程來製造的其他產品晶圓）中的一或更多者的經繼續處理中的一或更多個處理、檢驗或度量衡步驟；及/或在晶圓（及/或其他當前使用關於經觀察之製造故障的程序流程來製造的產品晶圓）中的一或更多者上執行額外處理、度量衡或檢驗步驟。
現參照圖42，圖42描繪用於獲取及（可選地）使用來自網型NCEM墊之量測的示例性程序流程。如本領域中具技藝者將理解的，可在使用或不使用啟用NCEM的填充單元格的情況下利用此程序；換言之，網型NCEM墊可在啟用NCEM的填充單元格內被樣例化，但亦可被樣例化在晶片、晶粒或晶圓上的任何處。並且，如本領域中具技藝者亦將理解的，FF7及FF8的步驟順序可被逆轉（或同時執行），以適應AACNT及GATECNT佈局的順序是不同的程序。
現參照圖43，圖43描繪另一示例性程序流程，其適合依據本發明的某些實施例來使用。於GG1處，產生或以其他方式獲取測試遮罩（例如用以產生「測試」或「工程」晶圓的遮罩）；此類測試遮罩包括第一啟用NCEM的填充單元格系列。
於GG2處，起始測試晶圓的處理。此類處理較佳地包括FEOL及/或MOL處理，但亦可包括BEOL處理。
於GG3處，在部分處理的測試晶圓上從啟用NCEM的填充單元格獲取NCEM量測。
於GG4處，所獲取的量測「用」以選擇第二啟用NCEM的填充單元格系列（較佳地是第一系列的子集合）以供在產品晶圓上樣例化。於此，此類「使用」較佳地包括以下步驟：選擇第二啟用NCEM的填充單元格系列，在給定產品晶圓上的可用填充單元格空間的情況下，該第二啟用NCEM的填充單元格系列最佳地與在處理測試產品晶圓期間所觀察的故障模式匹配。例如，若第一啟用NCEM的填充單元格系列包括GATE側對側短路配置的單元格，但在處理測試晶圓期間沒有觀察到GATE側對側短路，則第二啟用NCEM的填充單元格系列較佳地會忽略GATE側對側短路配置的單元格。
於GG5處，產生或以其他方式獲取包括第二啟用NCEM的填充單元格系列的產品遮罩。
於GG6處，起始產品晶圓的處理。此類處理較佳地包括至少FEOL及/或MOL處理，但亦可包括BEOL處理。在GG7之前，在部分處理的產品晶圓上從啟用NCEM的填充單元格中的至少某些部分獲取NCEM量測。
於GG7處，所獲取之NCEM的某些部分或全部「用」以繼續處理產品晶圓。此類「使用」可包括以下步驟：決定是否繼續或放棄處理產品晶圓中的一或更多者；更改產品晶圓（及/或當前使用關於經觀察之製造故障的程序流程來製造的其他產品晶圓）中的一或更多者的經繼續處理中的一或更多個處理、檢驗或度量衡步驟；及/或在產品晶圓（及/或其他當前使用關於經觀察之製造故障的程序流程來製造的產品晶圓）中的一或更多者上執行額外處理、度量衡或檢驗步驟。
在某些實施例中，FF1-3及/或GG5-7可被實行為獨立程序流程。
現參照圖44，圖44描繪示例性M1蛇形線開路配置的啟用NCEM的填充單元格的平面圖。此單元格包含面向左方的E形NCEM墊、蛇形線開路配置的測試區域且啟用NCEM以偵測以下故障模式：M1蛇形線開路。在所描繪的配置中，合格回應為接地金屬=亮NCEM，而不合格回應為浮動墊=暗NCEM。
現參照圖45，圖45描繪示例性AACNT尖端對側短路配置的啟用NCEM的填充單元格的平面圖。此單元格包含四個測試區域，及覆蓋測試區域的E形NCEM墊。其針對以下故障模式的在線量測而NC配置：AACNT尖端對側短路。在所描繪的配置中，合格回應為浮動AA接點=暗NCEM，而不合格回應為短路至接地接觸層=亮NCEM。
現參照圖46A-C，其分別描繪PDF_D_VCI_V16_14S1_01類型之示例性TS-GATE側對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層。此單元格利用複合NCEM墊，如圖9E中所描繪。
現參照圖47A-C，其分別描繪PDF_D_VCI_V16_14S1_05類型之示例性GATECNT-AACNT側對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層。此單元格亦利用複合NCEM墊。
現參照圖48A-C，其分別描繪PDF_D_VCI_V16_14S1_08類型之示例性GATECNT-GATE層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層。此單元格亦利用複合NCEM墊。
現參照圖49A-C，其分別描繪PDF_D_VCI_V16_14S1_11類型之示例性GATE-AA尖端對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層。此單元格亦利用複合NCEM墊。
現參照圖50(A)-(C)，其分別描繪PDF_D_VCI_V16_14S1_12類型之另一示例性GATE-AA尖端對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層。此單元格亦利用複合NCEM墊。
圖52A-C、53A-C、54A-C起（其描繪啟用NCEM的填充單元格的額外示例）利用圖51中所描繪的相同的層陰影/圖樣。
母案圖式160-162描繪相同單元格的三個變體。母案圖式161(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式163-165描繪相同單元格的三個變體。母案圖式164(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式166-168描繪相同單元格的三個變體。母案圖式167(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式169-171描繪相同單元格的三個變體。母案圖式170(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式172-173描繪相同單元格的二個變體。母案圖式173(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式174-175描繪相同單元格的二個變體。母案圖式175(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式176-177描繪相同單元格的二個變體。母案圖式177(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式178-179描繪相同單元格的二個變體。母案圖式179(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式180-181描繪相同單元格的二個變體。母案圖式181(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式182-183描繪相同單元格的二個變體。母案圖式183(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式184-185描繪相同單元格的二個變體。母案圖式184(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式191-193描繪相同單元格的三個變體。母案圖式192(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式194-196描繪相同單元格的三個變體。母案圖式195(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式197-199描繪相同單元格的三個變體。母案圖式198(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式200-202描繪相同單元格的三個變體。母案圖式201(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式203-205描繪相同單元格的三個變體。母案圖式204(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式206-208描繪相同單元格的三個變體。母案圖式207(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式209-211描繪相同單元格的三個變體。母案圖式210(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式212-214描繪相同單元格的三個變體。母案圖式213(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式215-217描繪相同單元格的三個變體。母案圖式216(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式218-220描繪相同單元格的三個變體。母案圖式219(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式221-223描繪相同單元格的三個變體。母案圖式222(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式224-226描繪相同單元格的三個變體。母案圖式225(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式227-229描繪相同單元格的三個變體。母案圖式228(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式230-232描繪相同單元格的三個變體。母案圖式231(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式233-235描繪相同單元格的三個變體。母案圖式234(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式236-238描繪相同單元格的三個變體。母案圖式237(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式239-241描繪相同單元格的三個變體。母案圖式240(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式242-244描繪相同單元格的三個變體。母案圖式243(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式245-247描繪相同單元格的三個變體。母案圖式246(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式248-250描繪相同單元格的三個變體。母案圖式249(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式251-253描繪相同單元格的三個變體。母案圖式252(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式254-256描繪相同單元格的三個變體。母案圖式255(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式257-259描繪相同單元格的三個變體。母案圖式258(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式260-262描繪相同單元格的三個變體。母案圖式261(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式263-265描繪相同單元格的三個變體。母案圖式264(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式266-268描繪相同單元格的三個變體。母案圖式267(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式269-271描繪相同單元格的三個變體。母案圖式219(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式272-274描繪相同單元格的三個變體。母案圖式273(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式275-277描繪相同單元格的三個變體。母案圖式276(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式278-280描繪相同單元格的三個變體。母案圖式279(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式281-283描繪相同單元格的三個變體。母案圖式282(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式284-286描繪相同單元格的三個變體。母案圖式285(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式363-365描繪相同單元格的三個變體。母案圖式363(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式366-368描繪相同單元格的三個變體。母案圖式367(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式369-371描繪相同單元格的三個變體。母案圖式369(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式372-374描繪相同單元格的三個變體。母案圖式372(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式377-379描繪相同單元格的三個變體。母案圖式378(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式380-382描繪相同單元格的三個變體。母案圖式381(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式383-385描繪相同單元格的三個變體。母案圖式384(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式386-388描繪相同單元格的三個變體。母案圖式387(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式389-391描繪相同單元格的三個變體。母案圖式390(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式392-394描繪相同單元格的三個變體。母案圖式393(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式395-397描繪相同單元格的三個變體。母案圖式396(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式398-400描繪相同單元格的三個變體。母案圖式399(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式401-403描繪相同單元格的三個變體。母案圖式402(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式404-406描繪相同單元格的三個變體。母案圖式405(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式407-409描繪相同單元格的三個變體。母案圖式408(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式410-412描繪相同單元格的三個變體。母案圖式411(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式413-415描繪相同單元格的三個變體。母案圖式414(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式476-477描繪相同單元格的二個變體。母案圖式477(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式478-479描繪相同單元格的二個變體。母案圖式479(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式480-481描繪相同單元格的二個變體。母案圖式481(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式482-483描繪相同單元格的二個變體。母案圖式483(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式487-489描繪相同單元格的三個變體。母案圖式488(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式492-494描繪相同單元格的三個變體。母案圖式493(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式519-533描繪相同單元格的變體。母案圖式519(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式522-536描繪相同單元格的變體。母案圖式522(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式525-539描繪相同單元格的變體。母案圖式525(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式528-542描繪相同單元格的變體。母案圖式528(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式543-545描繪相同單元格的三個變體。母案圖式544(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式546-548描繪相同單元格的三個變體。母案圖式547(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式549-551描繪相同單元格的三個變體。母案圖式550(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式552-554描繪相同單元格的三個變體。母案圖式553(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式599-601描繪相同單元格的三個變體。母案圖式600(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式602-604描繪相同單元格的三個變體。母案圖式603(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式605-607描繪相同單元格的三個變體。母案圖式606(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式608-610描繪相同單元格的三個變體。母案圖式609(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式611-613描繪相同單元格的三個變體。母案圖式612(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式614-616描繪相同單元格的三個變體。母案圖式615(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式617-619描繪相同單元格的三個變體。母案圖式618(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式621-623描繪相同單元格的三個變體。母案圖式622(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式624-626描繪相同單元格的三個變體。母案圖式625(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式627-629描繪相同單元格的三個變體。母案圖式628(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式630-632描繪相同單元格的三個變體。母案圖式631(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式668-670描繪相同單元格的三個變體。母案圖式669(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式756-758描繪相同單元格的三個變體。母案圖式757(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式759-760描繪相同單元格的二個變體。母案圖式759(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式762-764描繪相同單元格的三個變體。母案圖式764(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式765-767描繪相同單元格的三個變體。母案圖式766(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式768-770描繪相同單元格的三個變體。母案圖式769(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式771-773描繪相同單元格的三個變體。母案圖式772(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式774-776描繪相同單元格的三個變體。母案圖式774(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式777-779描繪相同單元格的三個變體。母案圖式779(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式780-782描繪相同單元格的三個變體。母案圖式780(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式783-785描繪相同單元格的三個變體。母案圖式785(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式799-801描繪相同單元格的三個變體。母案圖式800(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式802-804描繪相同單元格的三個變體。母案圖式803(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式805-807描繪相同單元格的三個變體。母案圖式806(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式808-810描繪相同單元格的三個變體。母案圖式809(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式811-813描繪相同單元格的三個變體。母案圖式812(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式814-816描繪相同單元格的三個變體。母案圖式815(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式817-819描繪相同單元格的三個變體。母案圖式818(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式820-822描繪相同單元格的三個變體。母案圖式821(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式830-832描繪相同單元格的三個變體。母案圖式831(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式860-862描繪相同單元格的三個變體。母案圖式861(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式863-865描繪相同單元格的三個變體。母案圖式864(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式866-867描繪相同單元格的二個變體。圖式集合表示故意不對準的狀況。
母案圖式868-869描繪相同單元格的二個變體。圖式集合表示故意不對準的狀況。
母案圖式870-872描繪相同單元格的三個變體。母案圖式871(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式873-875描繪相同單元格的三個變體。母案圖式874(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式876-878描繪相同單元格的三個變體。母案圖式877(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式880-882描繪相同單元格的三個變體。母案圖式881(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式883-885描繪相同單元格的三個變體。母案圖式884(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式886-888描繪相同單元格的三個變體。母案圖式887(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式889-891描繪相同單元格的三個變體。母案圖式890(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式892-894描繪相同單元格的三個變體。母案圖式893(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式895-897描繪相同單元格的三個變體。母案圖式896(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式898-900描繪相同單元格的三個變體。母案圖式899(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式901-903描繪相同單元格的三個變體。母案圖式902(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1003-1005描繪相同單元格的三個變體。母案圖式1004(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1006-1008描繪相同單元格的三個變體。母案圖式1007(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1009-1011描繪相同單元格的三個變體。母案圖式1010(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1081-1082描繪相同單元格的二個變體。母案圖式1081(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1096-1098描繪相同單元格的三個變體。母案圖式1097(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1099-1101描繪相同單元格的三個變體。母案圖式1100(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1102-1104描繪相同單元格的三個變體。母案圖式1103(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1105-1107描繪相同單元格的三個變體。母案圖式1106(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1108-1110描繪相同單元格的三個變體。母案圖式1109(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1111-1113描繪相同單元格的三個變體。母案圖式1112(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1114-1116描繪相同單元格的三個變體。母案圖式1115(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1117-1119描繪相同單元格的三個變體。母案圖式1118(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1138-1140描繪相同單元格的三個變體。母案圖式1139(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1141-1143描繪相同單元格的三個變體。母案圖式1142(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1144-1145描繪相同單元格的二個變體。圖式集合表示故意不對準的狀況。
母案圖式1146-1147描繪相同單元格的二個變體。圖式集合表示故意不對準的狀況。
母案圖式1150-1152描繪相同單元格的三個變體。母案圖式1151(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1153-1155描繪相同單元格的三個變體。母案圖式1154(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1156-1158描繪相同單元格的三個變體。母案圖式1157(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1159-1161描繪相同單元格的三個變體。母案圖式1160(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1162-1164描繪相同單元格的三個變體。母案圖式1163(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1165-1167描繪相同單元格的三個變體。母案圖式1166(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1168-1170描繪相同單元格的三個變體。母案圖式1169(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1171-1173描繪相同單元格的三個變體。母案圖式1172(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1174-1176描繪相同單元格的三個變體。母案圖式1175(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1177-1179描繪相同單元格的三個變體。母案圖式1178(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1189-1191描繪相同單元格的三個變體。母案圖式1190(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1192-1194描繪相同單元格的三個變體。母案圖式1193(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1195-1197描繪相同單元格的三個變體。母案圖式1196(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1198-1200描繪相同單元格的三個變體。母案圖式1199(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1201-1203描繪相同單元格的二個變體。母案圖式1202(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1204-1206描繪相同單元格的三個變體。母案圖式1205(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1207-1209描繪相同單元格的三個變體。母案圖式1207(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1210-1212描繪相同單元格的三個變體。母案圖式1210(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1213-1215描繪相同單元格的三個變體。母案圖式1213(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1216-1218描繪相同單元格的三個變體。母案圖式1216(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1219-1221描繪相同單元格的三個變體。母案圖式1220(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1222-1224描繪相同單元格的三個變體。母案圖式1223(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1225-1227描繪相同單元格的三個變體。母案圖式1226(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1228-1230描繪相同單元格的三個變體。母案圖式1229(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1231-1233描繪相同單元格的三個變體。母案圖式1232(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1236-1238描繪相同單元格的三個變體。母案圖式1237(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1239-1242描繪相同單元格的變體。母案圖式1242(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1240-1241描繪相同單元格的二個變體。母案圖式1240(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1249-1251描繪相同單元格的三個變體。母案圖式1250(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1252-1254描繪相同單元格的三個變體。母案圖式1253(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1255-1257描繪相同單元格的三個變體。母案圖式1256(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1258-1260描繪相同單元格的三個變體。母案圖式1259(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1261-1263描繪相同單元格的三個變體。母案圖式1262(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1293-1294描繪相同單元格的二個變體。母案圖式1294(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1295-1296描繪相同單元格的二個變體。母案圖式1296(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1367-1368描繪相同單元格的二個變體。母案圖式1368(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1369-1370描繪相同單元格的二個變體。母案圖式1370(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1371-1372描繪相同單元格的二個變體。母案圖式1372(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1373-1375描繪相同單元格的三個變體。母案圖式1374(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1376-1377描繪相同單元格的二個變體。母案圖式1377(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1378-1379描繪相同單元格的二個變體。母案圖式1379(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1386-1387描繪相同單元格的二個變體。母案圖式1386(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1388-1389描繪相同單元格的二個變體。母案圖式1389(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1390-1391描繪相同單元格的二個變體。圖式集合表示故意不對準的狀況。
母案圖式1392-1394描繪相同單元格的三個變體。母案圖式1392(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1399-1401描繪相同單元格的三個變體。母案圖式1400(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1402-1404描繪相同單元格的三個變體。母案圖式1403(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1406-1407描繪相同單元格的二個變體。母案圖式1407(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1410-1412描繪相同單元格的三個變體。母案圖式1411(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1451-1452描繪相同單元格的二個變體。母案圖式1452(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1456-1458描繪相同單元格的三個變體。母案圖式1457(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1510-1512描繪相同單元格的三個變體。母案圖式1511(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1513-1515描繪相同單元格的三個變體。母案圖式1514(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1516-1518描繪相同單元格的三個變體。母案圖式1517(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1522-1524描繪相同單元格的三個變體。母案圖式1523(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1525-1527描繪相同單元格的三個變體。母案圖式1526(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1528-1530描繪相同單元格的三個變體。母案圖式1528(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1531-1533描繪相同單元格的三個變體。母案圖式1531(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1534-1536描繪相同單元格的三個變體。母案圖式1534(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1537-1539描繪相同單元格的三個變體。母案圖式1537(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1543-1545描繪相同單元格的三個變體。母案圖式1544(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1546-1548描繪相同單元格的三個變體。母案圖式1547(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1553-1554描繪相同單元格的二個變體。母案圖式1554(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1555-1556描繪相同單元格的二個變體。母案圖式1556(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1557-1559描繪相同單元格的三個變體。母案圖式1558(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1560-1562描繪相同單元格的三個變體。母案圖式1561(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1563-1565描繪相同單元格的三個變體。母案圖式1564(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1566-1568描繪相同單元格的三個變體。母案圖式1567(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1569-1571描繪相同單元格的三個變體。母案圖式1570(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1572-1574描繪相同單元格的三個變體。母案圖式1573(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1575-1577描繪相同單元格的三個變體。母案圖式1576(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1578-1580描繪相同單元格的三個變體。母案圖式1579(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1581-1583描繪相同單元格的三個變體。母案圖式1582(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1584-1586描繪相同單元格的三個變體。母案圖式1585(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1587-1589描繪相同單元格的三個變體。母案圖式1588(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1590-1592描繪相同單元格的三個變體。母案圖式1591(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1593-1595描繪相同單元格的三個變體。母案圖式1594(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1596-1598描繪相同單元格的三個變體。母案圖式1597(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1599-1601描繪相同單元格的三個變體。母案圖式1600(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1602-1604描繪相同單元格的三個變體。母案圖式1603(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1605-1607描繪相同單元格的三個變體。母案圖式1606(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1608-1610描繪相同單元格的三個變體。母案圖式1609(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1611-1613描繪相同單元格的三個變體。母案圖式1612(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1614-1616描繪相同單元格的三個變體。母案圖式1615(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1617-1619描繪相同單元格的三個變體。母案圖式1618(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1620-1622描繪相同單元格的三個變體。母案圖式1621(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1623-1625描繪相同單元格的三個變體。母案圖式1624(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1626-1628描繪相同單元格的三個變體。母案圖式1627(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1646-1647描繪相同單元格的二個變體。母案圖式1646(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1648-1649描繪相同單元格的二個變體。母案圖式1648(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1650-1652描繪相同單元格的三個變體。母案圖式1651(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1653-1655描繪相同單元格的三個變體。母案圖式1654(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1656-1658描繪相同單元格的三個變體。母案圖式1657(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1659-1661描繪相同單元格的三個變體。母案圖式1660(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1663-1664描繪相同單元格的二個變體。母案圖式1663(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1665-1667描繪相同單元格的三個變體。母案圖式1666(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1669-1670描繪相同單元格的二個變體。母案圖式1669(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1671-1673描繪相同單元格的三個變體。母案圖式1672(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1674-1676描繪相同單元格的三個變體。母案圖式1675(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1677-1679描繪相同單元格的三個變體。母案圖式1678(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1680-1682描繪相同單元格的三個變體。母案圖式1681(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1687-1689描繪相同單元格的三個變體。母案圖式1688(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1690-1692描繪相同單元格的三個變體。母案圖式1691(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1693-1695描繪相同單元格的三個變體。母案圖式1694(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1696-1698描繪相同單元格的三個變體。母案圖式1697(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1715-1717描繪相同單元格的三個變體。母案圖式1716(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1718-1720描繪相同單元格的三個變體。母案圖式1719(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1800-1802描繪相同單元格的三個變體。母案圖式1801(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1813-1815描繪相同單元格的三個變體。母案圖式1814(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1816-1818描繪相同單元格的三個變體。母案圖式1817(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1819-1821描繪相同單元格的三個變體。母案圖式1820(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1822-1824描繪相同單元格的三個變體。母案圖式1823(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1825-1827描繪相同單元格的三個變體。母案圖式1826(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1828-1830描繪相同單元格的三個變體。母案圖式1829(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1831-1832描繪相同單元格的二個變體。母案圖式1831(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1833-1835描繪相同單元格的三個變體。母案圖式1833(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1836-1838描繪相同單元格的三個變體。母案圖式1836(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1839-1841描繪相同單元格的三個變體。母案圖式1839(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1842-1844描繪相同單元格的三個變體。母案圖式1842(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1845-1847描繪相同單元格的三個變體。母案圖式1845(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1848-1849描繪相同單元格的二個變體。母案圖式1848(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1850-1852描繪相同單元格的三個變體。母案圖式1850(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1853-1855描繪相同單元格的三個變體。母案圖式1853(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1856-1858描繪相同單元格的三個變體。母案圖式1856(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1859-1861描繪相同單元格的三個變體。母案圖式1859(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1867-1869描繪相同單元格的三個變體。母案圖式1868(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1870-1872描繪相同單元格的三個變體。母案圖式1871(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1873-1875描繪相同單元格的三個變體。母案圖式1874(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1876-1878描繪相同單元格的三個變體。母案圖式1877(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1879-1881描繪相同單元格的三個變體。母案圖式1880(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1882-1884描繪相同單元格的三個變體。母案圖式1883(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1885-1887描繪相同單元格的三個變體。母案圖式1886(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1888-1890描繪相同單元格的三個變體。母案圖式1889(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1891-1893描繪相同單元格的三個變體。母案圖式1892(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1894-1896描繪相同單元格的三個變體。母案圖式1895(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1897-1899描繪相同單元格的三個變體。母案圖式1898(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1900-1902描繪相同單元格的三個變體。母案圖式1901(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1903-1905描繪相同單元格的三個變體。母案圖式1904(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1906-1908描繪相同單元格的三個變體。母案圖式1907(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1909-1911描繪相同單元格的三個變體。母案圖式1910(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1912-1914描繪相同單元格的三個變體。母案圖式1913(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1915-1917描繪相同單元格的三個變體。母案圖式1916(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1918-1920描繪相同單元格的三個變體。母案圖式1919(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1921-1923描繪相同單元格的三個變體。母案圖式1922(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1924-1926描繪相同單元格的三個變體。母案圖式1925(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1927-1929描繪相同單元格的三個變體。母案圖式1928(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1930-1932描繪相同單元格的三個變體。母案圖式1931(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1933-1935描繪相同單元格的三個變體。母案圖式1934(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1936-1938描繪相同單元格的三個變體。母案圖式1937(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1939-1941描繪相同單元格的三個變體。母案圖式1940(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1943-1944描繪相同單元格的二個變體。母案圖式1943(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1945-1947描繪相同單元格的三個變體。母案圖式1946(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1948-1950描繪相同單元格的三個變體。母案圖式1949(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1951-1953描繪相同單元格的三個變體。母案圖式1952(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1954-1956描繪相同單元格的三個變體。母案圖式1955(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1957-1959描繪相同單元格的三個變體。母案圖式1958(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1960-1962描繪相同單元格的三個變體。母案圖式1961(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1963-1965描繪相同單元格的三個變體。母案圖式1964(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1966-1968描繪相同單元格的三個變體。母案圖式1967(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1969-1971描繪相同單元格的三個變體。母案圖式1970(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1972-1974描繪相同單元格的三個變體。母案圖式1973(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1975-1977描繪相同單元格的三個變體。母案圖式1976(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1978-1980描繪相同單元格的三個變體。母案圖式1979(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1981-1983描繪相同單元格的三個變體。母案圖式1982(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1984-1986描繪相同單元格的三個變體。母案圖式1985(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1987-1989描繪相同單元格的三個變體。母案圖式1988(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1990-1993描繪相同單元格的變體。母案圖式1991(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1994-1996描繪相同單元格的三個變體。母案圖式1995(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式1997-1999描繪相同單元格的三個變體。母案圖式1998(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2000-2002描繪相同單元格的三個變體。母案圖式2001(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2003-2005描繪相同單元格的三個變體。母案圖式2003(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2006-2008描繪相同單元格的三個變體。母案圖式2007(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2009-2011描繪相同單元格的三個變體。母案圖式2010(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2012-2014描繪相同單元格的三個變體。母案圖式2013(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2015-2017描繪相同單元格的三個變體。母案圖式2016(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2018-2020描繪相同單元格的三個變體。母案圖式2019(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2021-2023描繪相同單元格的三個變體。母案圖式2022(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2024-2026描繪相同單元格的三個變體。母案圖式2025(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2027-2029描繪相同單元格的三個變體。母案圖式2028(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2030-2032描繪相同單元格的三個變體。母案圖式2031(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2033-2035描繪相同單元格的三個變體。母案圖式2034(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2036-2038描繪相同單元格的三個變體。母案圖式2037(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2039-2041描繪相同單元格的三個變體。母案圖式2040(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2042-2044描繪相同單元格的三個變體。母案圖式2043(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2045-2047描繪相同單元格的三個變體。母案圖式2046(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2048-2050描繪相同單元格的三個變體。母案圖式2049(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2051-2053描繪相同單元格的三個變體。母案圖式2052(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2054-2056描繪相同單元格的三個變體。母案圖式2055(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2057-2059描繪相同單元格的三個變體。母案圖式2058(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2111-2113描繪相同單元格的三個變體。母案圖式2112(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2114-2116描繪相同單元格的三個變體。母案圖式2115(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2117-2118描繪相同單元格的二個變體。圖式集合表示故意不對準的狀況。
母案圖式2219-2220描繪相同單元格的二個變體。圖式集合表示故意不對準的狀況。
母案圖式2121-22123描繪相同單元格的三個變體。母案圖式2122(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2124-2126描繪相同單元格的三個變體。母案圖式2125(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2127-2129描繪相同單元格的三個變體。母案圖式2128(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2130-2132描繪相同單元格的三個變體。母案圖式2131(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2133-2135描繪相同單元格的三個變體。母案圖式2133(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2136-2138描繪相同單元格的二個變體。母案圖式2136(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2138-2139描繪相同單元格的二個變體。母案圖式2138(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2140-2141描繪相同單元格的二個變體。母案圖式2140(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2142-2143描繪相同單元格的二個變體。母案圖式2142(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2144-2145描繪相同單元格的二個變體。母案圖式2144(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2146-2147描繪相同單元格的二個變體。母案圖式2146(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2148-2150描繪相同單元格的三個變體。母案圖式2148(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2151-2153描繪相同單元格的三個變體。母案圖式2151(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2154-2156描繪相同單元格的三個變體。母案圖式2154(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2157-2159描繪相同單元格的三個變體。母案圖式2158(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2160-2162描繪相同單元格的三個變體。母案圖式2161(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2163-2165描繪相同單元格的三個變體。母案圖式2164(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2166-2168描繪相同單元格的三個變體。母案圖式2167(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2171-2173描繪相同單元格的三個變體。母案圖式2172(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2174-2176描繪相同單元格的三個變體。母案圖式2175(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2177-2179描繪相同單元格的三個變體。母案圖式2178(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2180-2182描繪相同單元格的三個變體。母案圖式2181(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2183-2185描繪相同單元格的三個變體。母案圖式2184(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2186-2188描繪相同單元格的三個變體。母案圖式2187(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2189-2191描繪相同單元格的三個變體。母案圖式2190(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2192-2194描繪相同單元格的三個變體。母案圖式2193(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2195-2197描繪相同單元格的三個變體。母案圖式2196(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2200-2202描繪相同單元格的三個變體。母案圖式2201(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2203-2205描繪相同單元格的三個變體。母案圖式2204(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2206-2208描繪相同單元格的三個變體。母案圖式2207(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2209-2211描繪相同單元格的三個變體。母案圖式2210(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2212-2214描繪相同單元格的三個變體。母案圖式2213(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2215-2217描繪相同單元格的三個變體。母案圖式2216(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2218-2220描繪相同單元格的三個變體。母案圖式2219(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2221-2223描繪相同單元格的三個變體。母案圖式2222(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2224-2226描繪相同單元格的三個變體。母案圖式2225(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2227-2229描繪相同單元格的三個變體。母案圖式2228(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2230-2232描繪相同單元格的三個變體。母案圖式2231(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2233-2235描繪相同單元格的三個變體。母案圖式2234(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2236-2238描繪相同單元格的三個變體。母案圖式2237(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2239-2241描繪相同單元格的三個變體。母案圖式2240(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2242-2244描繪相同單元格的三個變體。母案圖式2243(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2245-2247描繪相同單元格的三個變體。母案圖式2246(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2248-2250描繪相同單元格的三個變體。母案圖式2249(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2251-2253描繪相同單元格的三個變體。母案圖式2252(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2254-2256描繪相同單元格的三個變體。母案圖式2255(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2257-2259描繪相同單元格的三個變體。母案圖式2258(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2260-2262描繪相同單元格的三個變體。母案圖式2261(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2263-2265描繪相同單元格的三個變體。母案圖式2264(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2266-2268描繪相同單元格的三個變體。母案圖式2267(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2269-2271描繪相同單元格的三個變體。母案圖式2270(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2272-2274描繪相同單元格的三個變體。母案圖式2273(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2275-2277描繪相同單元格的三個變體。母案圖式2276(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2278-2280描繪相同單元格的三個變體。母案圖式2279(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2281-2282描繪相同單元格的二個變體。母案圖式2282(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2283-2285描繪相同單元格的三個變體。母案圖式2284(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2286-2288描繪相同單元格的三個變體。母案圖式2287(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2289-2290描繪相同單元格的二個變體。母案圖式2290(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2291-2293描繪相同單元格的三個變體。母案圖式2292(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2294-2296描繪相同單元格的三個變體。母案圖式2295(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2297-2299描繪相同單元格的三個變體。母案圖式2298(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2300-2302描繪相同單元格的三個變體。母案圖式2301(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2303-2305描繪相同單元格的三個變體。母案圖式2304(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2306-2308描繪相同單元格的三個變體。母案圖式2307(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2309-2311描繪相同單元格的三個變體。母案圖式2310(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2312-2314描繪相同單元格的三個變體。母案圖式2313(A)-(B)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2345-2347描繪相同單元格的三個變體。母案圖式2346(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2348-2350描繪相同單元格的三個變體。母案圖式2349(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2351-2353描繪相同單元格的三個變體。母案圖式2351(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2354-2356描繪相同單元格的三個變體。母案圖式2354(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2357-2359描繪相同單元格的三個變體。母案圖式2358(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2360-2362描繪相同單元格的三個變體。母案圖式2361(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2363-2365描繪相同單元格的三個變體。母案圖式2364(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2366-2368描繪相同單元格的三個變體。母案圖式2367(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2369-2371描繪相同單元格的三個變體。母案圖式2370(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2372-2374描繪相同單元格的三個變體。母案圖式2373(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2375-2377描繪相同單元格的三個變體。母案圖式2376(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2378-2380描繪相同單元格的三個變體。母案圖式2379(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2381-2383描繪相同單元格的三個變體。母案圖式2382(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2384-2386描繪相同單元格的三個變體。母案圖式2385(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2387-2389描繪相同單元格的三個變體。母案圖式2388(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2390-2392描繪相同單元格的三個變體。母案圖式2391(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2399-2401描繪相同單元格的三個變體。母案圖式2399(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2402-2403描繪相同單元格的二個變體。圖式集合表示故意不對準的狀況。
母案圖式2404-2406描繪相同單元格的三個變體。母案圖式2405(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2407-2409描繪相同單元格的三個變體。母案圖式2408(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2410-2412描繪相同單元格的三個變體。母案圖式2411(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2413-2415描繪相同單元格的三個變體。母案圖式2414(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2416-2418描繪相同單元格的三個變體。母案圖式2417(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2419-2421描繪相同單元格的三個變體。母案圖式2420(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2422-2424描繪相同單元格的三個變體。母案圖式2423(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2425-2427描繪相同單元格的三個變體。母案圖式2426(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2428-2430描繪相同單元格的三個變體。母案圖式2429(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2431-2433描繪相同單元格的三個變體。母案圖式2432(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2434-2436描繪相同單元格的三個變體。母案圖式2435(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2437-2439描繪相同單元格的三個變體。母案圖式2438(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2442-2444描繪相同單元格的三個變體。母案圖式2443(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2445-2447描繪相同單元格的三個變體。母案圖式2446(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2448-2450描繪相同單元格的三個變體。母案圖式2449(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2451-2453描繪相同單元格的三個變體。母案圖式2452(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2454-2456描繪相同單元格的三個變體。母案圖式2455(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式2457-2459描繪相同單元格的三個變體。母案圖式2458(A)-(C)圖示額定情況，而其他圖式表示故意不對準的狀況。
母案圖式203-223、 236-286、 389-397、 404-409、 485-494、 546-548、 552-554、 621-632、 682、 691、 731-734、 762-785、 848-859、 880-903、 1014-1040、 1096-1119、 1189-1200、 1222-1224、 1234-1238、 1249-1263、 1543-1548、 1687-1698、 1870-1872、 1876-1881、 1885-1902、 1912-1947、 1954-1980、 1984-1993、 2003-2005、 2157-2314、 2343-2344、 2357-2374及 2404-2461圖式不具NCEM墊之啟用NCEM的填充單元格的繪圖。本領域中具技藝者將了解的是，任何設計的墊（例如圖9A-9F及母案圖式9G-9IIII等等）會被添加在具有電源軌之相對應向左延伸物的左緣處，或覆蓋或部分覆蓋所描繪的單元格部分。
以下請求項的某些部分可能包含「一用於允許NC偵測一GATE尖端對尖端短路的＜單元格名稱＞手段」之形式的一或更多個手段功能限制。申請人想要的是，此類限制依據專利法被建構為「允許藉由非接觸式量測來偵測GATE尖端對尖端短路的所稱單元格的結構或等效結構」。
此外，以下請求項的某些部分可能包含「一用於允許NC偵測一GATE尖端對尖端短路的＜單元格名稱＞步驟」之形式的一或更多個步驟功能限制。申請人想要的是，此類限制依據專利法被建構為「允許藉由佈局所稱單元格（或等效單元格）的實例來電壓對比偵測GATE尖端對尖端短路」。
雖然已針對一或更多個特定實施方式繪示本發明，可在不脫離隨附請求項之精神及範圍的情況下對所繪示的示例作出許多變動及/或更改。此外，雖然可能已僅針對若干實施方式中的一者揭露本發明的特定特徵，可依照針對任何給定或特定應用的可能需要及益處將此類特徵與其他實施方式的一或更多個其他特徵結合。並且，倘若在詳細說明或請求項中使用用語「包括（including）」、「包括（includes）」、「具有（having）」、「具有（has）」、「具有（with）」或其變體，此類用語係欲以類似於用語「包括（comprising）」的方式而為包容性的。如本文中所使用的，用句「X包括A、B及C中的一或更多者」指的是，X可包括以下中的任何者：單獨包括A、B或C；或兩者的組合，例如A及B、B及C以及A及C；或A、B及C三者的組合。
無
為了提供本揭示案及特徵以及其優點的更完整了解，與隨附說明結合來參照以下圖式集，在該圖式集中：
（注意關於此案中以及'463臨時申請案中的圖式：標號52（A、B、C）、53（A、B、Ｃ）起的那些圖式為示例單元格的規模佈局。雖然在如所公開的申請案或專利上可能難以看見這些佈局中的某個細節，本領域中具技藝者將理解的是，USPTO的公用PAIR系統的SCORE標籤提供了對於如原本上傳之申請人之PDF繪圖的存取，該等繪圖可被電子地下載且展開以揭示所需細節的任何層次。）
圖1描繪說明性填充單元格的輪廓，該等填充單元格適合與本發明的某些實施例結合使用；
圖2描繪具有各種寬度之（陰影的）啟用NCEM的填充單元格的示例性標準單元格邏輯區段；
圖3描繪具有包含各種寬度之啟用NCEM的填充單元格之行（或其部分）的示例性標準單元格邏輯區段；
圖4描繪具有填入各種寬度之啟用NCEM的填充單元格之測試區塊區域（右下部分）的示例性標準單元格邏輯區段；
圖5描繪包括各種寬度之啟用NCEM的填充單元格之測試晶片/晶圓的示例性部分；
圖6概念地描繪示例性晶片/晶圓的一部分，其中僅包括（或幾乎僅包括）啟用NCEM的填充單元格的區域定位在二或更多個標準單元格區域之間；
圖7描繪單片IC結構的橫截面拓撲視圖；
圖8描繪用於示例性CMOS程序的實體層堆疊；
圖9A-9F描繪用於啟用NCEM的墊的若干說明性設計，其適合與本發明的某些實施例結合使用；
圖10-11與以下說明結合描繪了依據本發明某些態樣之短路配置的（及/或漏電配置的）啟用NCEM的填充單元格的整體實體結構及連接性；
圖12-13與以下說明結合描繪了依據本發明某些態樣之開路配置的（及/或電阻配置的）啟用NCEM的填充單元格的整體實體結構及連接性；
圖14針對示例性尖端對尖端之短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖15針對示例性尖端對尖端之短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的另一平面圖；
圖16針對示例性尖端對側之短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖17針對示例性側對側之短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖18針對示例性L形夾層之短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖19針對另一示例性L形夾層之短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖20針對另一示例性L形夾層之短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖21針對另一示例性L形夾層之短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖22針對另一示例性L形夾層之短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖23針對示例性對角短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖24針對示例性角落短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖25針對另一示例性角落短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖26針對另一示例性角落短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖27針對示例性夾層重疊之短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖28針對示例性層間連接點（via）去角（chamfer）之短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖29針對示例性合併式層間連接點之短路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖30針對示例性蛇形線開路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖31針對示例性拼接（stitch）開路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖32針對另一示例性拼接開路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖33針對示例性層間連接點開路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖34針對示例性金屬島開路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖35針對示例性金屬島開路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的橫截面圖；
圖36針對示例性合併式層間連接點開路配置的啟用NCEM的填充單元格描繪示例性測試區域幾何形狀的平面圖；
圖37圖示來自啟用NCEM的填充單元格之第一變體的示例性延展測試區域幾何形狀；
圖38圖示來自啟用NCEM的填充單元格之第二變體的示例性延展測試區域幾何形狀；
圖39圖示兩個延展測試區域（圖37及38）內之佈局的邏輯AND；
圖40圖示兩個延展測試區域（圖37及38）內之佈局的邏輯OR；
圖41描繪示例性程序流程，其適合與本發明的某些實施例結合使用；
圖42描繪用於獲取及（可選地）使用來自網型NCEM墊之量測的示例性程序流程；
圖43描繪另一示例性程序流程，其適合依據本發明的某些實施例來使用；
圖44描繪示例性M1蛇形線開路配置的啟用NCEM的填充單元格的平面圖；
圖45描繪示例性AACNT尖端對側短路配置的啟用NCEM的填充單元格的平面圖；
圖46A-C分別描繪PDF_D_VCI_V16_14S1_01類型之示例性TS-GATE側對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖47A-C分別描繪PDF_D_VCI_V16_14S1_05類型之示例性GATECNT-AACNT側對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖48A-C分別描繪PDF_D_VCI_V16_14S1_08類型之示例性GATECNT層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖49A-C分別描繪PDF_D_VCI_V16_14S1_11類型之示例性GATE-AA尖端對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖50A-C分別描繪PDF_D_VCI_V16_14S1_12類型之示例性GATE-AA尖端對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖51包含用於以下圖1A-C、2A-C、3A-C等等的層的圖例；
圖52A-C分別描繪A_PDF_VCI_FILL8_9S117_0009_1類型之示例性V0-AACNT去角短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖53A-B分別描繪L_V54C_B_PDF_VCI_10001F6_01類型之示例性V3-M3去角短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) M3, V3, M4, V4及M5層；
圖54A-C分別描繪L_V54C_E_PDF_VCI_2000180_01類型之示例性GATECNT-AA角落短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖55A-C分別描繪A_PDF_VCI_FILL8_9S108_0003_1類型之示例性GATECNT-TS角落短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖56A-C分別描繪A_PDF_VCI_FILL8_9S113_0001_1類型之示例性M1角落短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖57A-C分別描繪D_PDF_VCI_VFILL4_12S01_0109_1類型之示例性GATECNT對角短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖58A-C分別描繪A_PDF_VCI_FILL8_9S102_0001_1類型之示例性GATECNT-AACNT對角短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖59A-C分別描繪A_PDF_VCI_FILL8_9S104_0003_1類型之示例性AACNT-GATE夾層重疊短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖60A-C分別描繪D_PDF_VCI_VFILL4_12S01_0113_1類型之示例性GATE-AA夾層重疊短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖61A-C分別描繪A_PDF_VCI_FILL8_9S117_0003_1類型之示例性V0合併式層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖62A-C分別描繪A_PDF_VCI_FILL8_9S117_0001_1類型之示例性AACNT側對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖63A-C分別描繪C_V682_PDF_VCI_08_2000171_01類型之示例性AACNT-GATE側對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖64A-C分別描繪C_V682_PDF_VCI_16_2000106_01類型之示例性GATE側對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖65A-C分別描繪G_V931_PDF_VCI_3000134_01類型之示例性GATECNT側對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖66A-C分別描繪G_V931_PDF_VCI_4000160_01類型之示例性GATECNT-AACNT側對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖67A-C分別描繪K_V549_PDF_VCI_3000134_01類型之示例性GATECNT-GATE側對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖68A-C分別描繪A_PDF_VCI_FILL8_9S114_0002_1類型之示例性M1側對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖69A-C分別描繪A_PDF_VCI_FILL8_9S122_0001_1類型之示例性M1-V0側對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖70A-C分別描繪A_PDF_VCI_FILL4_9S120_0001_1類型之示例性TS-GATE側對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖71A-C分別描繪C_V682_PDF_VCI_16_2000168_01類型之示例性GATE蛇形線開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖72A-C分別描繪A_PDF_VCI_FILL8_9S114_0001_1類型之示例性M1蛇形線開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖73A-C分別描繪I_V421_VCI_20S30001BB_001類型之示例性M1-V0-AACNT蛇形線開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖74A-C分別描繪A_PDF_VCI_FILL8_9S116_0001_1類型之示例性M1拼接開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖75A-C分別描繪A_PDF_VCI_FILL6_9S109_0001_1類型之示例性GATE-AA尖端對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖76A-C分別描繪D_PDF_VCI_VFILL4_12S01_0101_1類型之示例性GATECNT尖端對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖77A-C分別描繪G_V931_PDF_VCI_300013E_01類型之示例性GATECNT-AACNT尖端對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖78A-C分別描繪K_V549_PDF_VCI_2000104_01類型之示例性GATECNT-AACNT-TS尖端對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖79A-C分別描繪G_V931_PDF_VCI_2000181_01類型之示例性GATECNT-GATE尖端對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖80A-C分別描繪I_V421_VCI_20S10001FE_001類型之示例性GATECNT-TS尖端對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖81A-C分別描繪A_PDF_VCI_FILL8_9S115_0003_1類型之示例性M1尖端對側短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖82A-C分別描繪A_PDF_VCI_FILL4_9S110_0001_1類型之示例性AA尖端對尖端短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖83A-C分別描繪A_PDF_VCI_FILL6_9S103_0002_1類型之示例性AACNT尖端對尖端短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖84A-C分別描繪G_V931_PDF_VCI_30001F2_01類型之示例性AACNT-TS尖端對尖端短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖85A-C分別描繪A_PDF_VCI_FILL8_9S118_0003_1類型之示例性GATE尖端對尖端短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖86A-C分別描繪A_PDF_VCI_FILL8_9S101_0002_1類型之示例性GATECNT尖端對尖端短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖87A-C分別描繪I_PDF_VCI_FILL12_19S200019E類型之示例性M1尖端對尖端短路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖88A-C分別描繪C_V682_PDF_VCI_08_10001F5_01類型之示例性AACNT-AA層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖89A-C分別描繪D_PDF_VCI_VFILLE_12S02_0053_1類型之示例性AACNT-TS層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖90A-C分別描繪G_V931_PDF_VCI_30001FC_01類型之示例性GATECNT-AACNT層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖91A-C分別描繪A_PDF_VCI_FILL8_9S112_0001_1類型之示例性GATECNT-AACNT-GATE層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖92A-C分別描繪A_PDF_VCI_FILL8_9S101_0004_1類型之示例性GATECNT-GATE層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖93A-C分別描繪C_V682_PDF_VCI_08_2000156_01類型之示例性M1-V0層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖94A-B分別描繪K_V549_PDF_VCI_2000176_01類型之示例性M2-V1層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) V0、M1、V1及M2層；
圖95A-B分別描繪K_V549_PDF_VCI_200017C_01類型之示例性M3-V2層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) V1、M2、V2及M2層；
圖96A-B分別描繪K_V549_PDF_VCI_2000180_01類型之示例性M4-V3層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) M3、V3、M4、V4及M5層；
圖97A-B分別描繪K_V549_PDF_VCI_200018A_01類型之示例性M5-V4層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) M3、V3、M4、V4及M5層；
圖98A-C分別描繪G_V931_PDF_VCI_2000194_01類型之示例性TS-AA層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖99A-C分別描繪I_PDF_VCI_FILL08_19S2000194類型之示例性V0層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖100A-C分別描繪C_V682_PDF_VCI_08_2000124_01類型之示例性V0-AACNT層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖101A-C分別描繪C_V682_PDF_VCI_08_2000136_01類型之示例性V0-GATECNT層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0及M1層；
圖102A-C分別描繪K_V549_PDF_VCI_3000152_01類型之示例性V1層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0、M1、V1及M2層；
圖103A-C分別描繪L_V54C_E_PDF_VCI_10001F9_01類型之示例性V1-M1層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) NWELL、AA、GATE、GATECNT、TS及AACNT層；(C) V0、M1、V1及M2層；及
圖104A-B分別描繪K_V549_PDF_VCI_3000154_01類型之示例性V3層間連接點開路配置的啟用NCEM的填充單元格的以下層的平面圖：(A)所有層；(B) M3、V3、M4、V4及M5層。
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Claims (20)

  1. 一種積體電路（IC），至少包括： 一標準單元格區域，包括不同寬度及均勻高度之至少一千個邏輯單元格及填充單元格的一混合物，該混合物被放進至少二十個相鄰的行，其中在各行中並排放置至少二十個單元格； 其中所述積體電路包括至少一第一實驗設計（DOE），所述第一DOE包括複數個類似配置的啟用NCEM的填充單元格，其中各啟用NCEM的填充單元格至少包括： 第一及第二伸長傳導電源軌，形成在一連接器或互連件堆疊中，跨所述單元格的整個寬度而延伸，且被配置為用於與包含在所述標準單元格區域之該等邏輯單元格中的相對應電源軌相容； 一NCEM墊，形成在一傳導層中，所述墊在至少一個尺度上相較於由設計規則所容許的一最小尺寸為至少兩倍大； 一矩形測試區域，由至少第一及第二相異的、以遮罩佈局之特徵的受選邊界所定義，所述測試區域由兩個尺度參數所特徵化； 一第一傳導路徑，將該第一以遮罩佈局的特徵電連接至所述墊；及 一第二傳導路徑，將該第二以遮罩佈局的特徵電連接至一永久或虛接地結構； 其中該第一DOE中之該等類似地配置的啟用NCEM的填充單元格中的各者被配置為呈現一第一受選製造故障，該第一受選製造故障可由該墊的VC檢驗偵測觀察為一異常的墊至接地漏電或導電；及 其中該第一DOE之該等類似配置的啟用NCEM的填充單元格包括複數個變體，其中該等變體在它們各別因為所述第一受選製造故障而呈現一異常墊至接地漏電或電阻的機率的意義上相異。
  2. 如請求項1所定義之IC，更至少包括： 一第二DOE，包括複數個類似配置的啟用NCEM的填充單元格，其中各啟用NCEM的填充單元格至少包括： 第一及第二伸長傳導電源軌，形成在一連接器或互連件堆疊中，跨所述單元格的整個寬度而延伸，且被配置為用於與包含在所述標準單元格區域之該等邏輯單元格中的相對應電源軌相容； 一NCEM墊，形成在一傳導層中，所述墊在至少一個尺度上相較於由設計規則所容許的一最小尺寸為至少兩倍大； 一矩形測試區域，由至少第一及第二相異的、以遮罩佈局之特徵的受選邊界所定義，所述測試區域由兩個尺度參數所特徵化； 一第一傳導路徑，將該第一以遮罩佈局的特徵電連接至所述墊；及 一第二傳導路徑，將該第二以遮罩佈局的特徵電連接至一永久或虛接地結構； 其中該第二DOE中之該等類似地配置的啟用NCEM的填充單元格中的各者被配置為呈現一第二受選製造故障，該第二受選製造故障可由該墊的VC檢驗偵測觀察為一異常的墊至接地漏電或導電，且其中該第二受選製造故障與該第一受選製造故障不同；及 其中該第二DOE之該等類似配置的啟用NCEM的填充單元格包括複數個變體，其中該等變體在它們各別因為所述第二受選製造故障而呈現一異常墊至接地漏電或導電的機率的意義上相異。
  3. 如請求項2所定義之IC，其中該第一受選製造故障涉及呈現為異常高的墊至接地導電或漏電的短路或漏電缺陷，而該第二受選製造故障涉及呈現為異常低的墊至接地導電或異常高的墊至接地電阻的開路或電阻缺陷。
  4. 如請求項3所定義之IC，其中該第一及第二受選製造故障兩者涉及該IC之一連接器堆疊區域中的層。
  5. 如請求項2所定義之IC，更至少包括： 一第三DOE，包括複數個類似配置的啟用NCEM的填充單元格，其中各啟用NCEM的填充單元格至少包括： 第一及第二伸長傳導電源軌，形成在一連接器或互連件堆疊中，跨所述單元格的整個寬度而延伸，且被配置為用於與包含在所述標準單元格區域之該等邏輯單元格中的相對應電源軌相容； 一NCEM墊，形成在一傳導層中，所述墊在至少一個尺度上相較於由設計規則所容許的一最小尺寸為至少兩倍大； 一矩形測試區域，由至少第一及第二相異的、以遮罩佈局之特徵的受選邊界所定義，所述測試區域由兩個尺度參數所特徵化； 一第一傳導路徑，將該第一以遮罩佈局的特徵電連接至所述墊；及 一第二傳導路徑，將該第二以遮罩佈局的特徵電連接至一永久或虛接地結構； 其中該第三DOE中之該等類似地配置的啟用NCEM的填充單元格中的各者被配置為呈現一第三受選製造故障，該第三受選製造故障可由該墊的VC檢驗偵測觀察為一異常的墊至接地漏電或導電，且其中該第三受選製造故障與該第一受選製造故障不同，且與該第二受選製造故障不同；及 其中該第三DOE之該等類似配置的啟用NCEM的填充單元格包括複數個變體，其中該等變體在它們各別因為所述第三受選製造故障而呈現一異常墊至接地漏電、導電或電阻的機率的意義上相異。
  6. 如請求項5所定義之IC，其中所述第一、第二及第三DOE中的各者包括至少三個變體中的啟用NCEM的填充單元格。
  7. 如請求項6所定義之IC，其中所述第一、第二及第三DOE中的各者包括至少五個變體中的啟用NCEM的填充單元格。
  8. 如請求項5所定義之IC，其中該第一、第二及第三DOE的該等啟用NCEM的填充單元格被不規則地分佈在該IC的該標準單元格區域內。
  9. 如請求項1所定義之IC，其中各變體僅在其第一或第二以遮罩佈局的特徵的位置、尺寸或形狀上與其他變體不同。
  10. 如請求項1所定義的IC，其中該等變體的差異僅在於特徵化該等變體之各別測試區域的一單一尺度參數。
  11. 一種積體電路（IC），至少包括： 一標準單元格區域，包括不同寬度及均勻高度之至少一千個邏輯單元格及填充單元格的一混合物，該混合物被放進至少二十個相鄰的行，其中在各行中並排放置至少二十個單元格； 其中所述積體電路包括至少一第一實驗設計（DOE），所述第一DOE包括複數個類似配置的啟用NCEM的填充單元格，其中各啟用NCEM的填充單元格至少包括： 第一及第二伸長傳導電源軌，形成在一連接器或互連件堆疊中，跨所述單元格的整個寬度而延伸，且被配置為用於與包含在所述標準單元格區域之該等邏輯單元格中的相對應電源軌相容； 一NCEM墊，形成在一傳導層中，所述墊在至少一個尺度上相較於由設計規則所容許的一最小尺寸為至少兩倍大； 一矩形測試區域，由第一及第二相異的、以遮罩佈局的特徵的受選邊界所定義，所述測試區域由兩個尺度參數所特徵化，所述測試區域被配置為在沒有一第一受選製造故障的情況下在所述第一及第二以遮罩佈局的特徵之間提供電隔離； 一第一傳導路徑，將該第一以遮罩佈局的特徵電連接至所述墊；及 一第二傳導路徑，將該第二以遮罩佈局的特徵電連接至一永久或虛接地結構； 其中該第一DOE中之該等類似地配置的啟用NCEM的填充單元格中的各者被配置為呈現一第一受選製造故障，該第一受選製造故障可由該墊的VC檢驗偵測觀察為一異常高的墊至接地導電或漏電；及 其中該第一DOE之該等類似配置的啟用NCEM的填充單元格包括複數個變體，其中該等變體在它們各別因為所述第一受選製造故障而呈現一異常高的墊至接地導電或漏電的機率的意義上相異。
  12. 如請求項11所定義之IC，其中在該第一DOE之該等啟用NCEM的填充單元格中的各者內，該第一及第二相異的、以遮罩佈局的特徵各表示一控制構件或該控制構件的一部分。
  13. 如請求項11所定義之IC，其中在該第一DOE之該等啟用NCEM的填充單元格中的各者內，該第一及第二相異的、以遮罩佈局的特徵中的至少一者表示一控制構件連接器或一基板連接器的一部分。
  14. 如請求項11所定義之IC，其中在該第一DOE之該等啟用NCEM的填充單元格中的各者內，該第一及第二相異的、以遮罩佈局的特徵中的至少一者表示一控制構件跳線、基板跳線或互連跳線的一部分。
  15. 如請求項11所定義之IC，其中在該第一DOE之該等啟用NCEM的填充單元格中的各者內，該第一及第二相異的、以遮罩佈局的特徵以一尖端對尖端配置呈現。
  16. 如請求項11所定義之IC，其中在該第一DOE之該等啟用NCEM的填充單元格中的各者內，該第一及第二相異的、以遮罩佈局的特徵以一尖端對側配置呈現。
  17. 如請求項11所定義之IC，其中在該第一DOE之該等啟用NCEM的填充單元格中的各者內，該第一及第二相異的、以遮罩佈局的特徵以一側對側配置呈現。
  18. 如請求項11所定義之IC，其中在該第一DOE之該等啟用NCEM的填充單元格中的各者內，該第一及第二相異的、以遮罩佈局的特徵以一對角配置呈現。
  19. 如請求項11所定義之IC，其中在該第一DOE之該等啟用NCEM的填充單元格中的各者內，該第一及第二相異的、以遮罩佈局的特徵以一夾層重疊配置呈現。
  20. 一種積體電路（IC），至少包括： 一標準單元格區域，包括不同寬度及均勻高度之至少一千個邏輯單元格及填充單元格的一混合物，該混合物被放進至少二十個相鄰的行，其中在各行中並排放置至少二十個單元格； 其中所述積體電路包括至少一第一實驗設計（DOE），所述第一DOE包括複數個類似配置的啟用NCEM的填充單元格，其中各啟用NCEM的填充單元格至少包括： 第一及第二伸長傳導電源軌，形成在一連接器或互連件堆疊中，跨所述單元格的整個寬度而延伸，且被配置為用於與包含在所述標準單元格區域之該等邏輯單元格中的相對應電源軌相容； 一NCEM墊，形成在一或更多個傳導層中，所述墊在至少一個尺度上相較於由設計規則所容許的一最小尺寸為至少兩倍大； 一矩形測試區域，由複數個以遮罩佈局的特徵的受選邊界所定義，所述測試區域由兩個尺度參數所特徵化，所述複數個以遮罩佈局的特徵包括在沒有一第一製造故障的情況下電連接的至少第一及第二特徵； 一第一傳導路徑，將該第一以遮罩佈局的特徵電連接至所述墊；及 一第二傳導路徑，將該第二以遮罩佈局的特徵電連接至一永久或虛接地結構； 其中該第一DOE中之該等類似地配置的啟用NCEM的填充單元格中的各者被配置為呈現一第一受選製造故障，該第一受選製造故障可由該墊的VC檢驗偵測觀察為一異常高的墊至接地導電或漏電； 其中該第一DOE之該等類似配置的啟用NCEM的填充單元格包括複數個變體，其中該等變體在它們各別因為所述第一受選製造故障而呈現一異常高的墊至接地導電或漏電的機率的意義上相異；及 其中該第一DOE之該等類似配置的啟用NCEM的填充單元格選自由以下物組成的列表： AA尖端對尖端短路配置的啟用NCEM的填充單元格； AACNT尖端對尖端短路配置的啟用NCEM的填充單元格； AACNT-AA尖端對尖端短路配置的啟用NCEM的填充單元格； TS尖端對尖端短路配置的啟用NCEM的填充單元格； GATE尖端對尖端短路配置的啟用NCEM的填充單元格； GATECNT-GATE尖端對尖端短路配置的啟用NCEM的填充單元格； GATECNT尖端對尖端短路配置的啟用NCEM的填充單元格； GATECNT-AACNT尖端對尖端短路配置的啟用NCEM的填充單元格； M1尖端對尖端短路配置的啟用NCEM的填充單元格； V0尖端對尖端短路配置的啟用NCEM的填充單元格； M1-V0尖端對尖端短路配置的啟用NCEM的填充單元格； V1-M1尖端對尖端短路配置的啟用NCEM的填充單元格； V1尖端對尖端短路配置的啟用NCEM的填充單元格； M2尖端對尖端短路配置的啟用NCEM的填充單元格； M2-V1尖端對尖端短路配置的啟用NCEM的填充單元格； V2-M2尖端對尖端短路配置的啟用NCEM的填充單元格； M3尖端對尖端短路配置的啟用NCEM的填充單元格； V2尖端對尖端短路配置的啟用NCEM的填充單元格； M3-V2尖端對尖端短路配置的啟用NCEM的填充單元格； AA尖端對側短路配置的啟用NCEM的填充單元格； AACNT尖端對側短路配置的啟用NCEM的填充單元格； AACNT-AA尖端對側短路配置的啟用NCEM的填充單元格； GATE-AA尖端對側短路配置的啟用NCEM的填充單元格； GATECNT-GATE尖端對側短路配置的啟用NCEM的填充單元格； GATECNT尖端對側短路配置的啟用NCEM的填充單元格； TS-GATECNT尖端對側短路配置的啟用NCEM的填充單元格； GATECNT-AACNT尖端對側短路配置的啟用NCEM的填充單元格； M1尖端對側短路配置的啟用NCEM的填充單元格； V0尖端對側短路配置的啟用NCEM的填充單元格； M1-V0尖端對側短路配置的啟用NCEM的填充單元格； V1-M1尖端對側短路配置的啟用NCEM的填充單元格； V1尖端對側短路配置的啟用NCEM的填充單元格； M2尖端對側短路配置的啟用NCEM的填充單元格； M2-V1尖端對側短路配置的啟用NCEM的填充單元格； V2-M2尖端對側短路配置的啟用NCEM的填充單元格； M3尖端對側短路配置的啟用NCEM的填充單元格； V2尖端對側短路配置的啟用NCEM的填充單元格； M3-V2尖端對側短路配置的啟用NCEM的填充單元格； AA側對側短路配置的啟用NCEM的填充單元格； AACNT側對側短路配置的啟用NCEM的填充單元格； AACNT-AA側對側短路配置的啟用NCEM的填充單元格； AACNT-GATE側對側短路配置的啟用NCEM的填充單元格； GATE側對側短路配置的啟用NCEM的填充單元格； GATECNT-GATE側對側短路配置的啟用NCEM的填充單元格； TS-GATE側對側短路配置的啟用NCEM的填充單元格； GATECNT側對側短路配置的啟用NCEM的填充單元格； GATECNT-AACNT側對側短路配置的啟用NCEM的填充單元格； M1側對側短路配置的啟用NCEM的填充單元格； V0側對側短路配置的啟用NCEM的填充單元格； M1-V0側對側短路配置的啟用NCEM的填充單元格； V1-M1側對側短路配置的啟用NCEM的填充單元格； V1側對側短路配置的啟用NCEM的填充單元格； M2側對側短路配置的啟用NCEM的填充單元格； M2-V1側對側短路配置的啟用NCEM的填充單元格； V2-M2側對側短路配置的啟用NCEM的填充單元格； M3側對側短路配置的啟用NCEM的填充單元格； V2側對側短路配置的啟用NCEM的填充單元格； M3-V2側對側短路配置的啟用NCEM的填充單元格； AA-L形夾層短路配置的啟用NCEM的填充單元格； AACNT-L形夾層短路配置的啟用NCEM的填充單元格； AACNT-AA-L形夾層短路配置的啟用NCEM的填充單元格； GATE-AA-L形夾層短路配置的啟用NCEM的填充單元格； GATE-TS-L形夾層短路配置的啟用NCEM的填充單元格； GATECNT-GATE-L形夾層短路配置的啟用NCEM的填充單元格； GATECNT-AA-L形夾層短路配置的啟用NCEM的填充單元格； GATECNT-TS-L形夾層短路配置的啟用NCEM的填充單元格； GATECNT-AACNT-L形夾層短路配置的啟用NCEM的填充單元格； V0-AA-L形夾層短路配置的啟用NCEM的填充單元格； V0-TS-L形夾層短路配置的啟用NCEM的填充單元格； V0-AACNT-L形夾層短路配置的啟用NCEM的填充單元格； V0-GATE-L形夾層短路配置的啟用NCEM的填充單元格； V0-GATECNT-L形夾層短路配置的啟用NCEM的填充單元格； M1-AACNT-L形夾層短路配置的啟用NCEM的填充單元格； M1-GATECNT-L形夾層短路配置的啟用NCEM的填充單元格； M1-V0-L形夾層短路配置的啟用NCEM的填充單元格； V1-M1-L形夾層短路配置的啟用NCEM的填充單元格； V1-V0-L形夾層短路配置的啟用NCEM的填充單元格； M2-M1-L形夾層短路配置的啟用NCEM的填充單元格； M2-V1-L形夾層短路配置的啟用NCEM的填充單元格； V2-V1-L形夾層短路配置的啟用NCEM的填充單元格； V2-M2-L形夾層短路配置的啟用NCEM的填充單元格； M3-M2-L形夾層短路配置的啟用NCEM的填充單元格； M3-V2-L形夾層短路配置的啟用NCEM的填充單元格； AA對角短路配置的啟用NCEM的填充單元格； TS對角短路配置的啟用NCEM的填充單元格； AACNT對角短路配置的啟用NCEM的填充單元格； AACNT-AA對角短路配置的啟用NCEM的填充單元格； GATE對角短路配置的啟用NCEM的填充單元格； GATE-AACNT對角短路配置的啟用NCEM的填充單元格； GATECNT-GATE對角短路配置的啟用NCEM的填充單元格； GATECNT對角短路配置的啟用NCEM的填充單元格； GATECNT-AACNT對角短路配置的啟用NCEM的填充單元格； M1對角短路配置的啟用NCEM的填充單元格； V0對角短路配置的啟用NCEM的填充單元格； M1-V0對角短路配置的啟用NCEM的填充單元格； V1-M1對角短路配置的啟用NCEM的填充單元格； V1對角短路配置的啟用NCEM的填充單元格； M2對角短路配置的啟用NCEM的填充單元格； M2-V1對角短路配置的啟用NCEM的填充單元格； M3對角短路配置的啟用NCEM的填充單元格； V2-M2對角短路配置的啟用NCEM的填充單元格； V2對角短路配置的啟用NCEM的填充單元格； M3-V2對角短路配置的啟用NCEM的填充單元格； AA角落短路配置的啟用NCEM的填充單元格； AACNT角落短路配置的啟用NCEM的填充單元格； AACNT-AA角落短路配置的啟用NCEM的填充單元格； GATE角落短路配置的啟用NCEM的填充單元格； GATECNT-GATE角落短路配置的啟用NCEM的填充單元格； GATECNT-TS角落短路配置的啟用NCEM的填充單元格； GATECNT角落短路配置的啟用NCEM的填充單元格； GATECNT-AACNT角落短路配置的啟用NCEM的填充單元格； M1角落短路配置的啟用NCEM的填充單元格； V0角落短路配置的啟用NCEM的填充單元格； M1-V0角落短路配置的啟用NCEM的填充單元格； V1-M1角落短路配置的啟用NCEM的填充單元格； V1角落短路配置的啟用NCEM的填充單元格； M2角落短路配置的啟用NCEM的填充單元格； M2-V1角落短路配置的啟用NCEM的填充單元格； M3角落短路配置的啟用NCEM的填充單元格； V2-M2角落短路配置的啟用NCEM的填充單元格； V2角落短路配置的啟用NCEM的填充單元格； M3-V2角落短路配置的啟用NCEM的填充單元格； GATE-AA夾層重疊短路配置的啟用NCEM的填充單元格； GATE-AACNT夾層重疊短路配置的啟用NCEM的填充單元格； GATE-TS夾層重疊短路配置的啟用NCEM的填充單元格； GATECNT-TS夾層重疊短路配置的啟用NCEM的填充單元格； GATECNT-AA夾層重疊短路配置的啟用NCEM的填充單元格； V0-AA夾層重疊短路配置的啟用NCEM的填充單元格； V0-AACNT夾層重疊短路配置的啟用NCEM的填充單元格； V0-TS夾層重疊短路配置的啟用NCEM的填充單元格； V0-GATE夾層重疊短路配置的啟用NCEM的填充單元格； M1-GATECNT夾層重疊短路配置的啟用NCEM的填充單元格； M1-AACNT夾層重疊短路配置的啟用NCEM的填充單元格； V1-V0夾層重疊短路配置的啟用NCEM的填充單元格； M2-M1夾層重疊短路配置的啟用NCEM的填充單元格； V2-V1夾層重疊短路配置的啟用NCEM的填充單元格； M3-M2夾層重疊短路配置的啟用NCEM的填充單元格； V0-GATECNT層間連接點去角短路配置的啟用NCEM的填充單元格； V0-AACNT層間連接點去角短路配置的啟用NCEM的填充單元格； V1-M1層間連接點去角短路配置的啟用NCEM的填充單元格； V2-M2層間連接點去角短路配置的啟用NCEM的填充單元格； V0合併式層間連接點短路配置的啟用NCEM的填充單元格； V1合併式層間連接點短路配置的啟用NCEM的填充單元格；及 V2合併式層間連接點短路配置的啟用NCEM的填充單元格； 一第二DOE，包括複數個類似配置的啟用NCEM的填充單元格，其中各啟用NCEM的填充單元格至少包括： 第一及第二伸長傳導電源軌，形成在一連接器或互連件堆疊中，跨所述單元格的整個寬度而延伸，且被配置為用於與包含在所述標準單元格區域之該等邏輯單元格中的相對應電源軌相容； 一NCEM墊，形成在一傳導層中，所述墊在至少一個尺度上相較於由設計規則所容許的一最小尺寸為至少兩倍大； 一矩形測試區域，由至少第一及第二相異的、以遮罩佈局之特徵的受選邊界所定義，所述測試區域由兩個尺度參數所特徵化； 一第一傳導路徑，將該第一以遮罩佈局的特徵電連接至所述墊；及 一第二傳導路徑，將該第二以遮罩佈局的特徵電連接至一永久或虛接地結構； 其中該第二DOE中之該等類似地配置的啟用NCEM的填充單元格中的各者被配置為呈現一第二受選製造故障，該第二受選製造故障可由該墊的VC檢驗偵測觀察為一異常低的墊至接地導電或異常高的墊至接地電阻；及 其中該第二DOE之該等類似配置的啟用NCEM的填充單元格包括複數個變體，其中該等變體在它們各別因為所述第二受選製造故障而呈現一異常低的墊至接地導電或異常高的墊至接地電阻的機率的意義上相異；及 其中該第二DOE之該等類似配置的啟用NCEM的填充單元格選自由以下物組成的列表： AA蛇形線開路配置的啟用NCEM的填充單元格； TS蛇形線開路配置的啟用NCEM的填充單元格； AACNT蛇形線開路配置的啟用NCEM的填充單元格； GATE蛇形線開路配置的啟用NCEM的填充單元格； GATECNT蛇形線開路配置的啟用NCEM的填充單元格； V0蛇形線開路配置的啟用NCEM的填充單元格； M1蛇形線開路配置的啟用NCEM的填充單元格； V1蛇形線開路配置的啟用NCEM的填充單元格； M2蛇形線開路配置的啟用NCEM的填充單元格； V2蛇形線開路配置的啟用NCEM的填充單元格； M3蛇形線開路配置的啟用NCEM的填充單元格； AA拼接開路配置的啟用NCEM的填充單元格； TS拼接開路配置的啟用NCEM的填充單元格； AACNT拼接開路配置的啟用NCEM的填充單元格； GATECNT拼接開路配置的啟用NCEM的填充單元格； V0拼接開路配置的啟用NCEM的填充單元格； M1拼接開路配置的啟用NCEM的填充單元格； V1拼接開路配置的啟用NCEM的填充單元格； M2拼接開路配置的啟用NCEM的填充單元格； V2拼接開路配置的啟用NCEM的填充單元格； M3拼接開路配置的啟用NCEM的填充單元格； AACNT-TS層間連接點開路配置的啟用NCEM的填充單元格； AACNT-AA層間連接點開路配置的啟用NCEM的填充單元格； TS-AA層間連接點開路配置的啟用NCEM的填充單元格； GATECNT-GATE層間連接點開路的啟用NCEM的填充單元格； V0-GATECNT層間連接點開路配置的啟用NCEM的填充單元格； V0-AA層間連接點開路配置的啟用NCEM的填充單元格； V0-TS層間連接點開路配置的啟用NCEM的填充單元格； V0-AACNT層間連接點開路配置的啟用NCEM的填充單元格； V0-GATE層間連接點開路配置的啟用NCEM的填充單元格； V0層間連接點開路配置的啟用NCEM的填充單元格； M1-V0層間連接點開路配置的啟用NCEM的填充單元格； V1-M1層間連接點開路配置的啟用NCEM的填充單元格； V1-M2層間連接點開路配置的啟用NCEM的填充單元格； M1-GATE層間連接點開路配置的啟用NCEM的填充單元格； M1-AANCT層間連接點開路配置的啟用NCEM的填充單元格； V2-M2層間連接點開路配置的啟用NCEM的填充單元格； V2-M3層間連接點開路配置的啟用NCEM的填充單元格； M1金屬島開路配置的啟用NCEM的填充單元格； M2金屬島開路配置的啟用NCEM的填充單元格； M3金屬島開路配置的啟用NCEM的填充單元格； V0合併式層間連接點開路配置的啟用NCEM的填充單元格； V0-AACNT合併式層間連接點開路配置的啟用NCEM的填充單元格； V0-GATECNT合併式層間連接點開路配置的啟用NCEM的填充單元格； V1合併式層間連接點開路配置的啟用NCEM的填充單元格； V2合併式層間連接點開路配置的啟用NCEM的填充單元格； V1-M1合併式層間連接點開路配置的啟用NCEM的填充單元格；及 V2-M2合併式層間連接點開路配置的啟用NCEM的填充單元格。
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