TWI673889B - 發光二極體及穿隧接合層之製造方法 - Google Patents

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Abstract

提升介由穿隧接合部積層複數之發光部之發光二極體之發光輸出。
本發明提供一種發光二極體，其中，發光元件層10，係依序積層n型接觸層11、第1發光層12、穿隧接合層13、第2發光層14、及p型接觸層15所構成，且第1發光層12及第2發光層14以相同波長發光。穿隧接合層13，係具有由含有p型雜質(C)之AlGaAs所構成之p型穿隧層131、及由含有n型雜質(Te)之GaInP所構成之n型穿隧層133，且p型穿隧層131與n型穿隧層133之間，設置高濃度n型雜質含有層132，其含有較n型穿隧層133高濃度之n型雜質。

Description

發光二極體及穿隧接合層之製造方法
本發明係關於發光二極體及穿隧接合層之製造方法。
於含有p型雜質之p型半導體層及含有n型雜質之n型半導體層之間，夾入比p型半導體層及n型半導體層能帶隙小的活性層而成之發光二極體已被廣泛地使用。
專利文獻1，記載一種發光二極體，其係將含有p型半導體層及活性層(放射生成層)及n型半導體層且放射不連貫的光之第1放射生成活性層，及含有p型半導體層及活性層(放射生成層)及n型半導體層且放射與第1放射生成活性層類似之波長的光之第2放射生成活性層，垂直地重合而配置，且於第1放射生成活性層與第2放射生成活性層之間形成穿隧接合層而成。
【先前技術文獻】 【專利文獻】
【專利文獻1】日本特表2009-522755號公報
在此，採用將複數之發光部、介由穿隧接合部而積層之構成之情形，可於介由穿隧接合部而串聯連接之複數之發光部流通順方向電流之緣故，進而能使複數之發光部個別發光。
然而，採用如此構成之情形，從個別之發光部輸出之光的一部份，無法取出至發光二極體之外部，發光二極體之發光輸出降低。
本發明之目的在於提升介由穿隧接合部積層複數之發光部所成之發光二極體之發光輸出。
本發明之發光二極體，其特徵係具備：第1發光部，係具有含有化合物半導體及p型雜質之第1 p型層、含有化合物半導體及n型雜質之第1 n型層、及含有化合物半導體且夾在該第1 p型層及第1 n型層之第1活性層；及第2發光部，係具有含有化合物半導體及p型雜質之第2 p型層、含有化合物半導體及n型雜質之第2 n型層、及含有化合物半導體且夾在該第2 p型層及第2 n型層之第2活性層，並且以前述第1發光部相同波長發光；及穿隧接合部，係具有含有AlxGa1-xAs(0≦x≦0.3)及p型雜質且面對於前述第1 p型層之第3 p型層、及含有(AlxGa1-x)yIn1-yP(0≦x≦0.2，0.4≦y≦0.6)及n型雜質且面對於前述第2 n型層之第3 n型層，並夾在前述第1發光部及前述第2發光部且以該第3 p型層及該第3 n型層形成穿隧接合。
如此之發光二極體，其中，前述穿隧接合部，可進一步具有高濃度n型雜質含有層，係設置於前述第3 p型層及前述第3 n型層之境界部，且含有比該第3 n型層高濃度之n型雜質。
此外，前述高濃度n型雜質含有層，可比前述第3 n型層及前述第3 p型層薄。
進一步，前述高濃度n型雜質含有層之n型雜質之濃度，可在1×1020cm-3以上1×1021cm-3以下。
更進一步，前述第3 n型層之n型雜質之濃度，與前述第3 p型層面對側係可高於與前述第2 n型層面對側。
此外，前述第3 p型層之p型雜質之濃度，與前述第3 n型層面對側係可高於與前述第1 p型層面對側。
進一步，前述第1活性層及前述第2活性層，可為兩者皆具有含有井層及障壁層之單一量子井構造或多重量子井構造；前述井層，係以(AlxGa1-x)yIn1-yAszP1-z(0≦x≦0.2，0.7≦y≦1.0，0.7≦z≦1.0)所構成；前述障壁層，係以AlxGa1-xAszP1-z(0≦x≦0.3，0.7≦z≦1.0)所構成。
更進一步，前述第1 p型層、前述第2 p型層及前述第3 p型層，可為p型雜質個別含有C；前述第1 n型層、前述第2 n型層及前述第3 n型層，可為n型雜質個別含有Te。
此外，從另一觀點而言，本發明之發光二極體，其特徵係具備：第1發光部，係具有含有Al、Ga及As及p型雜質之第1 p型層、含有Al、Ga及As及n型雜質之第1 n型層、及含有III-V族半導體且夾在該第1 p型層及第1 n型層之第1活性層；第2發光部，係具有含有Al、Ga及As及p型雜 質之第2 p型層、含有Al、Ga及As及n型雜質之第2 n型層、及含有III-V族半導體且夾在該第2 p型層及第2 n型層之第2活性層，並且以前述第1發光部相同波長發光；及穿隧接合部，係具有含有Ga及As及p型雜質且面對於前述第1 p型層之第3 p型層、及含有Ga、In及P及n型雜質且面對於前述第2 n型層之第3 n型層，並夾在前述第1發光部及前述第2發光部且以該第3 p型層及該第3 n型層形成穿隧接合。
如此之發光二極體，其中，前述第3 n型層，可比前述第3 p型層之能帶隙大。
此外，前述第1 p型層及前述第2 n型層，除了雜質以外，可具有共通的組成。
進一步，前述第3 p型層及前述第3 n型層，可個別以直接遷移型半導體構成。
更進一步，前述第3 n型層之n型雜質之濃度，可在1×1020cm-3以上1×1021cm-3以下。
此外，從另一觀點而言，本發明，係使用有機氣相成長法之穿隧接合層之製造方法，其特徵係具有：第1工序，係對於作為前述穿隧接合層之積層對象之化合物半導體層，供給含有III族元素之第1原料氣體、含有V族元素之第2原料氣體、含有第1導電型之摻雜劑之第3原料氣體；第2工序，係停止前述第1原料氣體、前述第2原料氣體及前述第3原料氣體之供給，並供給含有顯示與前述第1導電型相反之第2導電型之摻雜劑之第4原料氣體；第3工序，係繼續前述第4原料氣體之供給，且進一步供給含有III族元素之第5原料氣體、含有V族元素之第6原料氣體。
如此之穿隧接合層之製造方法，其中，前述第1原料氣體，係III族元素包含Al及Ga；前述第2原料氣體，係V族元素包含As；前述第3原料氣體，係第1導電型摻雜劑包含C；前述第4原料氣體，係第2導電型摻雜劑包含Te；前述第5原料氣體，係III族元素包含Ga及In；前述第6原料氣體，係V族元素包含P。
此外，作為前述穿隧接合層之積層對象之化合物半導體層，可含有Al、Ga及As。
進一步，前述第1工序，可隨著時間經過增大前述第3原料氣體之流量；前述第3工序，可隨著時間經過減少前述第4原料氣體之流量。
更進一步，於前述第1工序開始前，將前述穿隧接合層之積層對象之溫度比前述化合物半導體之成長溫度低100℃~150℃，於前述第3工序結束後，將形成該穿隧接合層之該積層對象之溫度上升100℃~150℃。
藉由本發明，可提升介由穿隧接合部積層複數之發光部所成之發光二極體之發光輸出。
1‧‧‧半導體層形成基板
1a‧‧‧成長基板
10‧‧‧發光元件層
11‧‧‧n型接觸層
12‧‧‧第1發光層
121‧‧‧第1 n型覆蓋層
122‧‧‧第1活性層
1221‧‧‧第1井層
1222‧‧‧第1障壁層
123‧‧‧第1 p型覆蓋層
13‧‧‧穿隧接合層
131‧‧‧p型穿隧層
132‧‧‧高濃度n型雜質含有層
133‧‧‧n型穿隧層
14‧‧‧第2發光層
141‧‧‧第2 n型覆蓋層
142‧‧‧第2活性層
1421‧‧‧第2井層
1422‧‧‧第2障壁層
143‧‧‧第2 p型覆蓋層
15‧‧‧p型接觸層
20‧‧‧正電極部
21‧‧‧p電極層
211‧‧‧透光層
212‧‧‧柱狀導電層
22‧‧‧反射層
23‧‧‧擴散防止層
24‧‧‧接合層
25‧‧‧內部電極層
26‧‧‧支撐基板
27‧‧‧外部電極層
30‧‧‧負電極部
【圖1】表示本實施型態所適用之半導體層形成基板之斷面構成之圖。
【圖2】為了說明半導體層形成基板中穿隧接合層之周邊構造之圖。
【圖3】為了說明半導體層形成基板之製造方法之流程圖。
【圖4】為了說明穿隧接合層之製造方法之時序圖。
【圖5】表示含有發光元件層之半導體發光元件之斷面構造之圖。
【圖6】為了說明半導體發光元件之製造方法之流程圖。
【圖7】表示實施例1及比較例之半導體發光元件之順方向電流及發光輸出之關係圖。
【圖8】表示實施例1、2之半導體發光元件之發光輸出之順方向電壓之關係圖。
【圖9】(a)、(b)為實施例1、3之穿隧接合層之TEM照片。
【圖10】表示實施例1、3之半導體發光元件之順方向電壓之關係圖。
【圖11】表示實施例1、3之穿隧接合層之二次離子質量分析(SIMS)之結果之圖。
以下，參照圖式，詳細說明本發明之實施型態。又，在以下的說明參照之圖式中各部位之大小或厚度等，有與實際尺寸相異之情形。此外，以下，關於3元素以上所構成之III-V族半導體，有以省略各元素之組成比之形式(例如「AlGaInAsP」等)記載之情形。
<半導體層形成基板之構成>
圖1，係表示本實施型態所適用之半導體層形成基板1之斷面構成之圖。
該半導體層形成基板1，係成長基板1a、及於成長基板1a上積層複數之半導體層而成，並具備藉由通電而發光之發光元件層10。又，該發光元件層10，個別堆疊具有pn接合之複數之發光層(發光二極體)而成，此等發光層間，設置藉由穿隧效果於反方向(從n型層至p型層)流通電流之穿隧接合層(穿隧二極體)，作為所謂雙疊式發光二極體作用，後面會進一步詳述。
[成長基板]
本實施型態中，成長基板1a，係由化合物半導體(III-V族半導體)之單結晶所構成。此種成長基板1a，可例示GaAs或InP等。
[発光元件層]
發光元件層10，具有積層於成長基板1a之n型接觸層11、積層於n型接觸層11之第1發光層12、積層於第1發光層12之穿隧接合層13、積層於穿隧接合層13之第2發光層14、積層於第2發光層14之p型接觸層15。以下，對於發光元件層10之構成要素，依序進行說明。
(n型接觸層)
電子作為載體之n型接觸層11，係為了設置未圖示之n電極(負電極部30：參照後述之圖5)之層。本實施型態之n型接觸層11，係與成長基板1a之表面(成長面)晶格匹配之化合物半導體(III-V族半導體)所構成。
接著，n型接觸層11，係摻雜n型雜質者為佳，若含有n型雜質5×1017~2×1019cm-3之濃度，可抑制阻抗的上升且難以導致結晶性的劣化而佳。在此，n型雜質，並無特別限定，例如可列舉Te、Si或Se等。
(第1發光層)
作為第1發光部一例之第1發光層12，具有所謂雙異質接合及量子井構造，並藉由通電而發光之層。
本實施型態之第1發光層12，具有積層於n型接觸層11之第1 n型覆蓋層121、積層於第1 n型覆蓋層121之第1活性層122、積層於第1活性層122之第1 p型覆蓋層123。此外，第1活性層122，具有交互積層複數之第1井層1221及複數之第1障壁層1222之構造。
〔第1 n型覆蓋層〕
作為第1 n型層一例之第1 n型覆蓋層121，係連同第1 p型覆蓋層123，向第1活性層122進行載體(電洞及電子)的注入及關閉之層。本實施型態之第1 n型覆蓋層121，係與n型接觸層11晶格匹配之化合物半導體(III-V族半導體)所構成。
在此，第1 n型覆蓋層121，能帶隙比n型接觸層11大者為佳。
接著，第1 n型覆蓋層121，係摻雜n型雜質者為佳，若含有n型雜質5×1017~1×1019cm-3之濃度，可容易得到向具有量子井構造之第1活性層122之載體注入效果，且能減少第1 n型覆蓋層121內載體之光吸收而佳。此時，第1 n型覆蓋層121，含有與n型接觸層11相同之n型雜質為佳。
〔第1活性層〕
第1活性層122，係藉由電子及電洞之再結合而發光之層。此外，本實施型態第1活性層122，係交互重疊第1井層1221及第1障壁層1222，形成所謂多重量子井構造(MQW)之層。又，第1活性層122(第1井戸層1221及第1障壁層1222)，基本上，不含n型雜質及p型雜質。然而，製造時，有可能從 第1 n型覆蓋層121擴散n型雜質，或從第1 p型覆蓋層123擴散p型雜質。
{第1井層}
作為井層一例之第1井層1221，由鄰接之2個第1障壁層1222所包夾之層。然而，此例中，位於圖中最下側(第1 n型覆蓋層121側)之第1井層1221，由第1 n型覆蓋層121及第1障壁層1222所包夾。此外，此例中，位於圖中最上側(第1 p型覆蓋層123側)之第1井層1221，由第1 p型覆蓋層123及第1障壁層1222所包夾。因此，此例中，第1井層1221之層數，比第1障壁層1222之層數僅多1層。本實施型態之第1井層1221，係由與第1 n型覆蓋層121及第1 p型覆蓋層123晶格匹配之化合物半導體(III-V族半導體)所構成。而且，第1井層1221，使用(AlxGa1-x)yIn1-yAszP1-z(0≦x≦0.2，0.7≦y≦1.0，0.7≦z≦1.0)者為佳。此外，第1井層1221，使用直接遷移型之化合物半導體(III-V族半導體)為佳。
在此，第1井層1221，膜厚比第1 n型覆蓋層121及第1 p型覆蓋層123小者為佳。此外，第1井層1221，能帶隙比第1 n型覆蓋層121及第1 p型覆蓋層123小者為佳。
{第1障壁層}
作為障壁層一例之第1障壁層1222，係連同鄰接於本身之第1障壁層1222包夾第1井層1221之層。本實施型態之第1障壁層1222，係與第1井層1221晶格匹配之化合物半導體(III-V族半導體)所構成。而且，第1障壁層1222，使用AlxGa1-xAszP1-z(0≦x≦0.3，0.7≦z≦1.0)者為佳。此外，第1障壁層1222，使用直接遷移型之化合物半導體(III-V族半導體)為佳。
在此，第1障壁層1222，膜厚比第1 n型覆蓋層121及第1 p型 覆蓋層123小者為佳。此外，第1障壁層1222，膜厚比第1井層1221大者為佳。進一步，第1障壁層1222，能帶隙比第1 n型覆蓋層121及第1 p型覆蓋層123小者為佳。更進一步，第1障壁層1222，能帶隙比第1井層1221大者為佳。
〔第1 p型覆蓋層〕
作為第1 p型層或化合物半導體層一例之第1 p型覆蓋層123，係連同第1 n型覆蓋層121，向第1活性層122進行載體的注入及關閉之層。本實施型態之第1 p型覆蓋層123，係與第1井層1221晶格匹配之化合物半導體(III-V族半導體)所構成。
在此，第1 p型覆蓋層123，膜厚與第1 n型覆蓋層121相同者為佳。此外，第1 p型覆蓋層123，能帶隙與第1 n型覆蓋層121相同者為佳。
接著，第1 p型覆蓋層123，摻雜p型雜質者為佳，若含有p型雜質1×1017~5×1018cm-3之濃度，可容易得到向具有量子井構造之第1活性層122之載體注入效果，且能減少第1 p型覆蓋層123內載體之光吸收而佳。在此，p雜質，並無特別限定，例如可列舉C、Mg或Zn等。此時，第1 p型覆蓋層123之p型雜質之濃度，比第1 n型覆蓋層121之n型雜質之濃度低者為佳。此外，第1 p型覆蓋層123，除了所含的雜質外，含有與第1 n型覆蓋層121相同組成為佳。
(穿隧接合層)
作為穿隧接合部一例之穿隧接合層13，係連接第1發光層12及第2發光層14之層。此外，穿隧接合層13，係為了於介由本身而串聯連接之第1發 光層12及第2發光層14，利用本身之穿隧接合，從第2發光層14側往第1發光層12流通順方向電流之層。
穿隧接合層13，具有於第1發光層12之第1 p型覆蓋層123積層之p型穿隧層131、及作為第2發光層14之第2 n型覆蓋層141(詳細後述)之積層對象之n型穿隧層133。此外，穿隧接合層13，係設置於p型穿隧層131及n型穿隧層133之間，且進一步具有高濃度n型雜質含有層132。因此，本實施型態之穿隧接合層13，具有積層於第1 p型覆蓋層123之p型穿隧層131、積層於p型穿隧層131之高濃度n型雜質含有層132、及積層於高濃度n型雜質含有層132之n型穿隧層133。
〔p型穿隧層〕
作為第3 p型層一例之p型穿隧層131，係連同n型穿隧層133及高濃度n型雜質含有層132，形成穿隧接合之層。本實施型態之p型穿隧層131，係與第1 p型覆蓋層123晶格匹配且至少含有Ga(III族元素)及As(V族元素)之化合物半導體(III-V族半導體)所構成。而且，p型穿隧層131，係使用AlxGa1-xAs(0≦x≦0.3)者為佳。此外，p型穿隧層131，係使用直接遷移型之化合物半導體(III-V族半導體)者為佳。
在此，p型穿隧層131，係膜厚比第1發光層12之第1 p型覆蓋層123小者為佳。此外，p型穿隧層131，係能帶隙比第1發光層12之第1 p型覆蓋層123小者為佳。
接著，p型穿隧層131，係摻雜p型雜質。在此，p型穿隧層131，含有與第1發光層12之第1 p型覆蓋層123相同的p型雜質者為佳。此外，p型穿隧層131之p型雜質之濃度，比第1發光層12之第1 p型覆蓋層123 之p型雜質之濃度高者為佳。
〔n型穿隧層〕
作為第3 n型層一例之n型穿隧層133，係連同p型穿隧層131及高濃度n型雜質含有層132形成穿隧接合之層。本實施型態之n型穿隧層133，係與p型穿隧層131晶格匹配且至少含有Ga、In(III族元素)及P(V族元素)之化合物半導體(III-V族半導體)所構成。而且，n型穿隧層133，係使用(AlxGa1-x)yIn1-yP(0≦x≦0.2，0.4≦y≦0.6)者為佳。此外，n型穿隧層133，係使用直接遷移型之化合物半導體(III-V族半導體)者為佳。
在此，n型穿隧層133，係膜厚比p型穿隧層131小者為佳。此外，n型穿隧層133，係能帶隙比p型穿隧層131大者為佳。
接著，n型穿隧層133，係摻雜n型雜質。在此，n型穿隧層133，含有與第1發光層12之第1 n型覆蓋層121相同的n型雜質者為佳。此外，n型穿隧層133之n型雜質之濃度，比第2發光層14之第2 n型覆蓋層141(詳細後述)之n型雜質之濃度高者為佳。進一步，n型穿隧層133之n型雜質之濃度，比p型穿隧層131之p型雜質之濃度低者為佳。
〔高濃度n型雜質含有層〕
高濃度n型雜質含有層132，係介由於p型穿隧層131及n型穿隧層133之間，為了降低穿隧接合層13之電阻之層。本實施型態之高濃度n型雜質含有層132，係個別與p型穿隧層131及n型穿隧層133晶格匹配之III-V族半導體所構成。而且，高濃度n型雜質含有層132，個別含有III族元素之Ga及In；V族元素之As及P。此外，高濃度n型雜質含有層132，係使用直接遷移型之化合物半導體(III-V族半導體)者為佳。
在此，高濃度n型雜質含有層132，係膜厚比p型穿隧層131小者為佳。此外，高濃度n型雜質含有層132，係膜厚比n型穿隧層133小者為佳。
接著，高濃度n型雜質含有層132，係摻雜n型雜質。在此，高濃度n型雜質含有層132，含有與n型穿隧層133相同的n型雜質者為佳。此外，高濃度n型雜質含有層132之n型雜質之濃度，比n型穿隧層133之n型雜質之濃度高者為佳。進一步，高濃度n型雜質含有層132之n型雜質之濃度，比p型穿隧層131之p型雜質之濃度低者為佳。而且，從達到減低順方向電壓之觀點而言，高濃度n型雜質含有層132之n型雜質之濃度，在1×1020cm-3以上1×1021cm-3以下者為佳。
又，在此，係以p型穿隧層131及n型穿隧層133之間，存在高濃度n型雜質含有層132之情形為例進行說明，但不限於此。例如n型穿隧層133本身，亦可作為含有高濃度(例如1×1020cm-3以上1×1021cm-3以下)之n型雜質者。
(第2發光層)
作為第2發光部一例之第2發光層14，具有所謂雙異質接合及量子井構造，並藉由通電而發光之層。本實施型態中，第2發光層14，以第1發光層12相同波長發光。又，本實施型態之相同波長，係指例如第2發光層14之發光波長之峰值波長，相對於第1發光層12之發光波長之峰值波長，在±10nm(較佳為±5nm)之範圍內。因此，第1發光層12及第2發光層14之個別的發光波長之峰值波長，不需完全一致。
此外，關於第1發光層12及第2發光層14之發光波長，並無 特別限制，但在紅色區域至近紅外區域之範圍者為佳，近紅外區域之範圍為較佳。
在此，第2發光層14，採用與第1發光層12相異之構造(材料、組成、厚度、雜質濃度等)亦可，從更容易將第2發光層14之發光波長接近於第1發光層12之波長的觀點而言，將第2發光層14之構造與第1發光層12共通化者為佳。以下，以第2發光層14之構造與第1發光層12共通化之情形為例進行說明。
本實施型態之第2發光層14，具有積層於n型穿隧層133之第2 n型覆蓋層141、積層於第2 n型覆蓋層141之第2活性層142、積層於第2活性層142之第2 p型覆蓋層143。此外，第2活性層142，具有交互積層複數之第2井層1421及複數之第2障壁層1422之構造。
〔第2 n型覆蓋層〕
作為第2 n型層一例之第2 n型覆蓋層141，係連同第2 p型覆蓋層143，向第2活性層142進行載體(電洞及電子)的注入及關閉之層。本實施型態之第2 n型覆蓋層141，係與穿隧接合層13之n型穿隧層133晶格匹配之化合物半導體(III-V族半導體)所構成。
在此，第2 n型覆蓋層141，膜厚比穿隧接合層13之n型穿隧層133大者為佳。此外，第2 n型覆蓋層141，能帶隙比穿隧接合層13之n型穿隧層133大者為佳。
接著，第2 n型覆蓋層141，係摻雜n型雜質者為佳，若含有n型雜質5×1017~1×1019cm-3之濃度，可容易得到向具有量子井構造之第2活性層142之載體注入效果，且能減少第2 n型覆蓋層141內載體之光吸收而 佳。此時，第2 n型覆蓋層141，含有與穿隧接合層13之n型穿隧層133相同之n型雜質為佳。此外，第2 n型覆蓋層141之n型雜質之濃度，比穿隧接合層13之n型穿隧層133之n型雜質之濃度低者為佳。進一步，第2 n型覆蓋層141，係與第1 n覆蓋層121相同組成者為佳。更進一步，第2 n型覆蓋層141，除了所含的雜質之外，與第1 p型覆蓋層123為相同組成者為佳。
〔第2活性層〕
第2活性層142，係藉由電子及電洞之再結合而發光之層。此外，本實施型態第2活性層142，係交互重疊第2井層1421及第2障壁層1422，形成所謂多重量子井構造(MQW)之層。又，第2活性層142(第2井戸層1421及第2障壁層1422)，基本上，不含n型雜質及p型雜質。然而，製造時，有可能從第2 n型覆蓋層141擴散n型雜質，或從第2 p型覆蓋層143擴散p型雜質。
{第2井層}
作為井層一例之第2井層1421，由鄰接之2個第2障壁層1422所包夾之層。然而，此例中，位於圖中最下側(第2 n型覆蓋層141側)之第2井層1421，由第2 n型覆蓋層141及第2障壁層1422所包夾。此外，此例中，位於圖中最上側(第2 p型覆蓋層143側)之第2井層1421，由第2 p型覆蓋層143及第2障壁層1422所包夾。因此，此例中，第2井層1421之層數，比第2障壁層1422僅多1層。本實施型態之第2井層1421，係由與第2 n型覆蓋層141及第2 p型覆蓋層143晶格匹配之化合物半導體(III-V族半導體)所構成。而且，第2井層1421，使用(AlxGa1-x)yIn1-yAszP1-z(0≦x≦0.2，0.7≦y≦1.0，0.7≦z≦1.0)者為佳。此外，第2井層1421，使用直接遷移型之化合物半導體(III-V族半導體)為佳。
在此，第2井層1421，膜厚比第2 n型覆蓋層141及第2 p型覆蓋層143小者為佳。此外，第2井層1421，能帶隙比第2 n型覆蓋層141及第2 p型覆蓋層143小者為佳。而且，第2井層1421，係與第1井層1221共通的構成為佳。
{第2障壁層}
作為障壁層一例之第2障壁層1422，係連同鄰接於本身之第2障壁層1422包夾第2井層1421之層。本實施型態之第2障壁層1422，係與第2井層1421晶格匹配之化合物半導體(III-V族半導體)所構成。而且，第2障壁層1422，使用AlxGa1-xAszP1-z(0≦x≦0.3，0.7≦z≦1.0)者為佳。此外，第2障壁層1422，使用直接遷移型之化合物半導體(III-V族半導體)為佳。
在此，第2障壁層1422，膜厚比第2 n型覆蓋層141及第2 p型覆蓋層143小者為佳。此外，第2障壁層1422，膜厚比第2井層1421大者為佳。進一步，第2障壁層1422，能帶隙比第2 n型覆蓋層141及第2 p型覆蓋層143小者為佳。更進一步，第2障壁層1422，能帶隙比第2井層1421大者為佳。而且，第2障壁層1422，係與第1障壁層1222共通的構成為佳。
〔第2 p型覆蓋層〕
作為第2 p型層一例之第2 p型覆蓋層143，係連同第2 n型覆蓋層141，進行向第2活性層142進行載體的注入及關閉之層。本實施型態之第2 p型覆蓋層143，係與第2井層1421晶格匹配之化合物半導體(III-V族半導體)所構成。
在此，第2 p型覆蓋層143，膜厚與第2 n型覆蓋層141相同者為佳。此外，第2 p型覆蓋層143，能帶隙與第2 n型覆蓋層141相同者為 佳。
接著，第2 p型覆蓋層143，摻雜p型雜質者為佳，若含有p型雜質1×1017~5×1018cm-3之濃度，可容易得到向具有量子井構造之第2活性層142之載體注入效果，且能減少第2 p型覆蓋層143內載體之光吸收而佳。此時，第2 p型覆蓋層143，含有與第1 p型覆蓋層123相同的p型雜質為佳。此外，第2 p型覆蓋層143之p型雜質之濃度，比第2 n型覆蓋層141之n型雜質之濃度低者為佳。此外，第2 p型覆蓋層143，除了所含的雜質外，與第2 n型覆蓋層141相同組成為佳。
(p型接觸層)
將電洞作為載體之p型接觸層15，係為了設置未圖示之p電極(正電極部20：參照後述之圖5)之層。本實施型態之p型接觸層15，係與第2 p型覆蓋層143晶格匹配之化合物半導體(III-V族半導體)所構成。
在此，p型接觸層15，係膜厚比第2 p型覆蓋層143大者為佳。此外，p型接觸層15，係能帶隙比第2 p型覆蓋層143大者為佳。
接著，p型接觸層15，係摻雜p型雜質者為佳，若含有p型雜質5×1017~2×1019cm-3之濃度，可抑制阻抗的上升且難以導致結晶性的劣化而佳。此外，p型接觸層15，含有與第2 p型覆蓋層143相同的p型雜質者為佳。進一步，p型接觸層15之p型雜質之濃度，比第2 p型覆蓋層143之p型雜質之濃度高者為佳。
<穿隧接合層之構成>
圖2，係為了說明圖1所示之穿隧接合層13周邊之構造之圖。圖2中，分別表示，上段為穿隧接合層13之層構成，中段為穿隧接合層13內之雜質 濃度(摻雜劑濃度)分布之第1例，下段為穿隧接合層13內之雜質濃度(摻雜劑濃度)分布之第2例。
[厚度之關係]
首先，如圖中上段所示，於穿隧接合層13中，於p型穿隧層131之厚度為p型穿隧層厚度ta、高濃度n型雜質含有層132之厚度為n型高濃度層厚度tb、n型穿隧層133之厚度為n型穿隧層厚度tc時，此等具有tb<ta、tb<tc之關係者為佳。
[雜質之濃度之關係]
此外，如圖中上段所示，個別於穿隧接合層13中，p型穿隧層131添加p型雜質(圖中以(p)表示)；高濃度n型雜質含有層132及n型穿隧層133添加n型雜質(圖中以(n)表示)。接著，如圖中中段及下段所示，高濃度n型雜質含有層132之n型雜質之濃度，比n型穿隧層133之n型雜質之濃度高者為理想。此外，如圖中中段及下段所示，p型穿隧層131之p型雜質之濃度(摻雜劑濃度)，比n型穿隧層133之n型雜質之濃度(摻雜劑濃度)高者為理想。
在此，如圖中中段所示之第1例，可使p型穿隧層131之p型雜質之濃度，於厚度方向幾乎呈定值，並可使n型穿隧層133之n型雜質之濃度，於厚度方向幾乎呈定值。此外，如圖中下段所示之第2例，可使p型穿隧層131之p型雜質之濃度，在與高濃度n型雜質含有層132之境界部之濃度高於在與第1 p型覆蓋層123之境界部之濃度，且使n型穿隧層133之n型雜質之濃度，在與高濃度n型雜質含有層132之境界部之濃度高於在與第2 n型覆蓋層141之境界部之濃度。
又，圖中下段所示之例，p型穿隧層131之p型雜質之濃度及 n型穿隧層133之n型雜質之濃度，於厚度方向呈直線狀變化，但並無限定於此，曲線狀亦可，或階梯狀亦可。
<半導體層形成基板之製造方法>
圖3，係為了說明圖1所示之半導體層形成基板1之製造方法之流程圖。又，本實施型態之半導體層形成基板1，使用MOCVD(Metal Organic Chemical Vapor Deposition)法，於成長基板1a上形成發光元件層10而得到。但是，並非限定於此，例如亦可使用MBE(分子束磊晶Molecular Beam Epitaxy)法。
[n型接觸層形成工序]
首先，於設置成長基板1a之腔內，供給載氣(carrier gas)、及構成n型接觸層11之各元素(III族元素、V族元素、構成n型雜質之元素)之原料氣體(步驟10)。步驟10，係於成長基板1a上，積層n型接觸層11。
[第1 n型覆蓋層形成工序]
接著，於設置積層n型接觸層11之成長基板1a之腔內，繼續供給載氣，且同時供給構成第1 n型覆蓋層121之各元素(III族元素、V族元素、構成n型雜質之元素)之原料氣體(步驟20)。步驟20，係於n型接觸層11上，積層第1 n型覆蓋層121。
[第1活性層形成工序]
接著，於設置積層至第1 n型覆蓋層121之成長基板1a之腔內，繼續供給載氣，且同時交互供給構成第1井層1221之各元素(III族元素、V族元素)之原料氣體、及構成第1障壁層1222之各元素(III族元素、V族元素)之原料氣體(步驟30)。步驟30，係於第1 n型覆蓋層121上，交互積層第1井層1221 及第1障壁層1222，形成第1活性層122。
[第1 p型覆蓋層形成工序]
之後，於設置積層至第1活性層122之成長基板1a之腔內，繼續供給載氣，且同時供給構成第1 p型覆蓋層123之各元素(III族元素、V族元素、構成p型雜質之元素)之原料氣體(步驟40)。步驟40，係於第1活性層122上，積層第1 p型覆蓋層123。
藉由以上，於n型接觸層11上，形成第1發光層12。
[p型穿隧層形成工序]
接著，於設置積層至第1 p型覆蓋層123之成長基板1a之腔內，繼續供給載氣，且同時供給構成p型穿隧層131之各元素(III族元素、V族元素、構成p型雜質之元素)之原料氣體(步驟50)。步驟50，係於第1 p型覆蓋層123上，積層p型穿隧層131。
[n型穿隧層形成工序]
接著，於設置積層至p型穿隧層131之成長基板1a之腔內，繼續供給載氣，且同時供給構成n型穿隧層133之各元素(III族元素、V族元素、構成n型雜質之元素)之原料氣體(步驟60)。步驟60，係於p型穿隧層131上，積層n型穿隧層133。
在此，本實施型態，從工序50至工序60之過渡階段中，於腔內所供給之原料氣體等施加工夫。藉此，於p型穿隧層131及n型穿隧層133之間，形成高濃度n型雜質含有層132，其n型雜質之濃度比n型穿隧層133高的，而其詳細於之後描述。
藉由以上，於第1發光層12上，形成穿隧接合層13。
[第2 n型覆蓋層形成工序]
接著，於設置積層至n型穿隧層133之成長基板1a之腔內，繼續供給載氣，且同時供給構成第2 n型覆蓋層141之各元素(III族元素、V族元素、構成n型雜質之元素)之原料氣體(步驟70)。步驟70，係於n型穿隧層133上，積層第2 n型覆蓋層141。
[第2活性層形成工序]
接著，於設置積層至第2 n型覆蓋層141之成長基板1a之腔內，繼續供給載氣，且同時交互供給構成第2井層1421之各元素(III族元素、V族元素)之原料氣體、及構成第2障壁層1422之各元素(III族元素、V族元素)之原料氣體(步驟80)。步驟80，係於第2 n型覆蓋層141上，交互積層第2井層1421及第2障壁層1422，形成第2活性層142。
[第2 p型覆蓋層形成工序]
之後，於設置積層至第2活性層142之成長基板1a之腔內，繼續供給載氣，且同時供給構成第2 p型覆蓋層143之各元素(III族元素、V族元素、構成p型雜質之元素)之原料氣體(步驟90)。步驟90，係於第2活性層142上，積層第2 p型覆蓋層143。
藉由以上，於穿隧接合層13上，形成第2發光層14。
[p型接觸層形成工序]
接著，於設置積層至第2 p型覆蓋層143之成長基板1a之腔內，繼續供給載氣，且同時供給構成p型接觸層15之各元素(III族元素、V族元素、構成p型雜質之元素)之原料氣體(步驟100)。步驟100，係於第2 p型覆蓋層143上，積層p型接觸層15。
藉由以上，於成長基板1a，依序積層n型接觸層11、第1發光層12、穿隧接合層13、第2發光層14、及p型接觸層15，從而得到半導體層形成基板1。
<穿隧接合層之製造方法>
在此，對於上述之半導體形成基板1之製造方法中之穿隧接合層13之製造方法，進行更詳細的說明。
圖4，係為了說明穿隧接合層13之製造方法之時序圖。圖4中，橫軸表示經過時間(圖中標記「成長時間」)。此外，圖4，係表示在穿隧接合層13之製造所執行之3個工序(第1工序~第3工序)，及在各工序於腔內供給之各種原料氣體之關係。在此，第1工序對應於圖3之步驟50，第3工序對應於圖3之步驟60。
又，在此，以個別的構成，p型穿隧層131為「AlGaAs」、高濃度n型雜質含有層132及n型穿隧層133為「GaInP」、p型雜質為「C」、n型雜質為「Te」之情形為例，進行說明。
本實施型態，如上所述，穿隧接合層13藉由MOCVD形成。又，在此，以H2(氫)為載氣、CBr4(四溴甲烷)為C原料氣體、TMG(三甲基鎵)為Ga原料氣體、TMAl(三甲基鋁)為Al原料氣體、AsH3(砷化氫)為As原料氣體、DETe(二乙基碲)為Te原料氣體、TMIn(三甲基銦)為In原料氣體、PH3(磷化氫)為P原料氣體，進行說明。
[第1工序之前置工序]
第1工序之前置工序，亦即，圖3所示之步驟10~步驟40中，腔內之成長基板1a之溫度(基板溫度)，設定於第1成長溫度(例如650℃左右)。接著， 第1工序之前置工序(實際為步驟40)結束移至第1工序開始時，基板溫度，係從第1成長溫度，設定於比第1成長溫度低100℃~150℃之第2成長溫度(例如500℃)。又，於第1工序、第2工序及第3工序之全程中，基板溫度，係維持於第2成長溫度。
[第1工序]
第1工序：於腔內供給載氣及p型穿隧層131之原材料之各種原料氣體之C原料氣體(含有構成p型雜質之元素：對應於第3原料氣體)、Ga原料氣體(含有III族元素：對應於第1原料氣體)、Al原料氣體(含有III族元素：對應於第1原料氣體)、As原料氣體(含有V族：對應於第2原料氣體))。
接著，第1工序，係經歷從第1工序開始時刻t0至第1工序結束時刻t1之第1期間T1而進行。
[第2工序]
接續第1工序之第2工序：在第1工序所供給的p型穿隧層131之原材料之各種原料氣體之供給全部停止，並於腔內供給載氣、及Te原料氣體(含有構成n型雜質之元素：對應於第4原料氣體)。
第2工序，係經歷從第1工序結束時刻(第2工序開始時刻)t1至第2工序結束時刻t2之第2期間T2而進行。本實施型態中，第2期間T2比第1期間T1短為佳。
[第3工序]
接續第2工序之第3工序：於腔內供給載氣、高濃度n型雜質含有層132及n型穿隧層133之原材料之各種原料氣體(Te原料氣體(含有構成n型雜質之元素：對應於第4原料氣體)、Ga原料氣體(含有III族元素：對應於第5原料氣 體)、In原料氣體(含有III族元素：對應於第5原料氣體)、P原料氣體(含有V族元素：對應於第6原料氣體))。
第3工序，係經歷從第2工序結束時刻(第3工序開始時刻)t2至第3工序結束時刻t3之第3期間T3而進行。本實施型態中，第3期間T3比第2期間T2長為佳。
[第3工序之後處理]
第3工序之後處理，亦即，圖3所示之步驟70~步驟100中，腔內之成長基板1a之溫度(基板溫度)，係設定於第1成長溫度(例如650℃左右)。因此，第3工序(實際為步驟60)結束移至步驟70開始時，基板溫度，係從第2成長溫度，再設定於比第2成長溫度高100℃~150℃之第1成長溫度(例如650℃)。
又，第1工序~第3工序中，將成長溫度降低至比其前後(第1工序之前置工序及第3工序之後處理)低，係為了於穿隧接合層13，摻雜比其他層多量的雜質(p型雜質或n型雜質)。
<半導體發光元件之構成>
圖5，係表示含有發光元件層10之半導體發光元件2之斷面構成之圖。在此，從圖5可明顯得知，半導體發光元件2含有發光元件層10，而不含連同發光元件層10構成半導體層形成基板1之成長基板1a。
該半導體發光元件2，具備上述之發光元件層10、接續於發光元件層10之p型接觸層15之正電極部20、及接續於發光元件層10之n型接觸層11之負電極部30。在此，正電極部20，係作為發光元件層10之第1發光層12及第2發光層14之p電極作用。另一方面，負電極部30，係作為發光 元件層10之第1發光層12及第2發光層14之n電極作用。此外，正電極部20，進一步，亦作為將從發光元件層10之第1發光層12及第2發光層14輸出至正電極部20側之光，反射至負電極部30側之反射膜而作用。在此，正電極部20，於各半導體發光元件2之圖中下側，幾乎形成於整個表面。相對於此，負電極部30，於各半導體發光元件2之圖中上側，於一部分區域形成為島狀。
[正電極部]
正電極部20，係具備積層於發光元件層10之p型接觸層15之p電極層21、積層於p電極層21之反射層22、及積層於反射層22之擴散防止層23。此外，正電極部20，進一步具備積層於擴散防止層23之接合層24、積層於接合層24之內部電極層25、積層於內部電極層25之支撐基板26、及積層於支撐基板26而露出於外部之外部電極層27。
(p電極層)
p電極層21，係為了對發光元件層10之第1發光層12及第2發光層14，於面方向擴散電流並供給而設置。接著，p電極層21，具有於厚度方向設置貫穿之複數的貫穿孔之透光層211，及個別填充此等複數之貫穿孔而設置之複數的柱狀電極層212。
〔透光層〕
透光層211，係具有絕緣性，且透過從發光元件層10之第1發光層12及第2發光層14輸出之光。而且，透光層211，可使用SiO2等。
〔柱狀電極層〕
柱狀電極層212，具有導電性，並與發光元件層10之p型接觸層15歐 姆接觸。而且，柱狀電極層212，可使用AuBe等。
(反射層)
反射層22，具有導電性，並反射發光元件層10之第1發光層12及第2發光層14輸出之光。而且，反射層22，可使用AgPdCu(APC)合金、Au、Cu、Ag、Al、Pt等之金屬或此等之合金等。
(擴散防止層)
擴散防止層23，係具有導電性，且為了抑制接合層24或支撐基板26等所含的金屬，擴散至反射層22側而與反射層22反應而設置。而且，擴散防止層23，可使用Ni、Ti、Pt、Cr、Ta、W、Mo等之金屬，或，將選自此等之複數之金屬層積層之構成亦可。
(接合層)
接合層24，係具有導電性，且為了接合發光元件層10所形成之擴散防止層23，及支撐基板26所形成之內部電極層25而設置。而且，接合層24，可使用化學性質穩定、熔點低的Au系之共晶金屬等。又，Au系之共晶金屬，可列舉例如AuGe、AuSn、AuSi、AuIn等。
(內部電極層)
內部電極層25，係具有導電性，且為了電連接接合層24及支撐基板26而設置。而且，內部電極層25，可使用各種金屬材料，或，亦可為積層複數之金屬層之構成。
(支撐基板)
支撐基板26，係具有導電性，且為了物理支撐而設置從半導體層形成基板1拆除成長基板1a而得到的發光元件層10。此例，由於發光元件層 10(第1發光層12及第2發光層14)及支撐基板26之間設置反射層22，因此支撐基板26亦可使用吸收從第1發光層12及第2發光層14輸出之光之材料。而且，支撐基板26，可使用Ge晶圓、Si晶圓、GaAs晶圓、GaP晶圓等。
(外部電極層)
外部電極層27，係具有導電性，且為了與外部設置之配線(未圖示)電連接而設置。而且，外部電極層27，可使用各種金屬材料，或亦可使用積層複數之金屬層之構成。
[負電極部]
負電極部30，可使用各種金屬，或，亦可使用積層複數之金屬層之構成。
<半導體發光元件之製造方法>
接著，列舉具體例，說明圖5所示之半導體發光元件2之製造方法。
圖6，係為了說明半導體發光元件2之製造方法之流程圖。
[正電極部形成工序]
首先，於具有成長基板1a及發光元件層10之半導體形成基板1之p型接觸層15上，形成正電極部20(步驟110)。在此，步驟110之正電極部形成工序，包含以下說明之複數之工序(此例為步驟111~步驟117)。
(p電極層形成工序)
步驟110之正電極部形成工序，第一步，於發光元件層10之p型接觸層15上形成p電極層21(步驟111)。但是，步驟111之p電極層形成工序，係先形成透光層211(步驟111a)，接著形成柱狀電極層212(步驟111b)。
〔透光層形成工序〕
步驟111a之透光層形成工序，於p型接觸層15上藉由CVD在整個表面積層SiO2之後，於作為柱狀電極層212之形成對象之部位施予蝕刻之開孔加工，而形成複數之貫穿孔。此時，SiO2之厚度為0.3μm左右。藉此，得到SiO2所構成之透光層211。
〔柱狀電極層形成工序〕
步驟111b之柱狀電極層形成工序，係於透光層211所形成之複數之貫穿孔，個別藉由氣相沉積填充AuBe，從而形成複數之柱狀電極層212。此時，AuBe之厚度與透光層211之厚度相同。藉由以上，得到包含透光層211及複數之柱狀電極層212之p電極層21。
(反射層形成工序)
接著，於p電極層21上，藉由氣相沉積積層Au，形成反射層22(步驟112)。此時，反射層22之厚度為0.7μm左右。
(擴散防止層形成工序)
接著，於反射層22上，藉由氣相沉積依序積層Pt及Ti，形成積層Pt層及Ti層而成之擴散防止層23(步驟113)。此時，擴散防止層23之厚度為0.5μm左右。
(接合層形成工序)
接著，於擴散防止層23上，藉由氣相沉積積層AuGe，形成接合層24(步驟114)。此時，接合層24之厚度為1.0μm左右。此時間點，含有成長基板1a之半導體層形成基板1之發光元件層10之p型接觸層15，係呈積層p電極層21、反射層22、擴散防止層23及接合層24之狀態。以下，於半導體層形成基板1積層p電極層21~接合層24者，稱作『第1積層體』。
(內部電極層形成工序)
此外，上述第1積層體之外，準備Ge晶圓所構成之支撐基板26。接著，於該支撐基板26之一側的面(表面)，藉由氣相沉積依序積層Pt及Au，形成積層Pt層及Au層而成之內部電極層25(步驟115)。此時，內部電極層25之厚度：Pt層為0.1μm左右、Au層為0.5μm左右。
(外部電極層形成工序)
接著，於上述支撐基板26之另一側的面(背面)，藉由氣相沉積依序積層Pt及Au，形成積層Pt層及Au層而成之外部電極層27(步驟116)。此時間點，外部電極層27之厚度：Pt層為0.1μm左右、Au層為0.5μm左右。此時，支撐基板26之正面積層內部電極層25，而其背面積層外部電極層27之狀態。以下，將於支撐基板26積層內部電極層25及外部電極層27者，稱為『第2積層體』。
(接合工序)
接著，以上述第1積層體之接合層24與上述第2積層體之內部電極層25面對且接觸之狀態，藉由進行加熱及加壓，接合第1積層體及第2積層體(步驟117)。此時，加熱溫度為400℃左右、施加壓力為500kgf左右。此時間點，係積層含有成長基板1a及發光元件層10之半導體形成基板1，及正電極部20之狀態。以下，將積層半導體層形成基板1及正電極部20者，稱為『第3積層體』。
藉由以上，完成步驟110之正電極部形成工序。
[成長基板除去工序]
接著，對上述第3積層體，進行濕式蝕刻，將半導體層形成基板1之 成長基板1a與發光元件層10分離，從第3積層體除去成長基板1a(步驟120)。此時間點，係積層發光元件層10及正電極部20之狀態，並於外部露出發光元件層10之n型接觸層11。以下，將積層發光元件層10及正電極部20者，稱為『第4積層體』。
[負電極部形成工序]
接著，於上述第4積層體之發光元件層10之n型接觸層11上，形成複數之負電極部30(步驟130)。此例，係於n型接觸層11上，藉由氣相沉積依序積層AuGe-Ni合金、Ti及Au，而得到依序積層AuGe-Ni合金層、Ti層及Au層而成之負電極部30。此時，負電極部30之厚度：AuGe-Ni合金層為0.5μm左右、Ti層為0.2μm左右、Au層為1.0μm左右。此時間點，係積層發光元件層10及正電極部20而成之第4積層體中，於形成發光元件層10之n型接觸層11之面，複數之負電極部30成為配置於矩陣上之狀態。以下，將於發光元件層10積層正電極部20及複數之負電極部30者，稱作『第5積層體』。
[分割工序]
於最後，藉由對上述第5積層體，進行濕式蝕刻及雷射照射，將第5積層體分割成複數之半導體發光元件2(步驟140)。步驟140之分割步驟，係使各個半導體發光元件2個別含有1個負電極部30，而進行單片化。
藉由以上，得到各自具有發光元件層10及正電極部20及負電極部30之半導體發光元件2。
<半導體發光元件之發光運作>
對於如此而得到的半導體發光元件2之發光運作進行說明。
若於半導體發光元件2之正電極部20及負電極部30施加順方向電壓，則於發光元件層10，流通從p型接觸層15往n型接觸層11之電流(順方向電流)。此時，本實施型態，由於第1發光層12及第2發光層14介由穿隧接合層13而連接，因此上述順方向電流之流動難以被妨礙。
接著，藉由第1發光層12及第2發光層14各自流通順方向電流，第1發光層12及第2發光層14輸出相同波長的光。此時，從第1發光層12，主要朝向n型接觸層11側(圖5中上側)及穿隧接合層13側(圖5中下側)，輸出光。相對於此，從第2發光層14，主要朝向穿隧接合層13側(圖5中上側)及p型接觸層15側(圖5中下側)，輸出光。
此時，從第1發光層12及第2發光層14，於圖5之上側輸出之光，係介由n型接觸層11輸出於半導體發光元件2之外部(參照圖中箭頭方向)。相對於此，從第1發光層12及第2發光層14，於圖5之下側輸出之光，藉由反射層22反射，朝向n型接觸層11側(圖5中上側)。
此期間，發光元件層10中，從第1發光層12及第2發光層14輸出的光，會通過穿隧接合層13。在此，本實施型態，穿隧接合層13之n型穿隧層133，藉由含P之III-V族半導體(磷化物)構成。因此，比起n型穿隧層133，藉由含As之III-V族半導體(砷化物)之情形，可增大其能帶隙。其結果，從第1發光層12及第2發光層14輸出的光，難以被n型穿隧層133吸收，可提升發光元件層10甚至半導體發光元件2之發光輸出。
此外，本實施型態，於穿隧接合層13之p型穿隧層131及n型穿隧層133之境界部，設置高濃度n型雜質含有層132。因此，隨著載體的增加而達到穿隧接合層13之低阻抗化，可抑制半導體發光元件2之順方向 電壓的增大。
進一步，本實施型態，於製造發光元件層10時，對於第1發光層12及第2發光層14，使成長溫度為650℃~700℃，而對於穿隧接合層13，使成長溫度比上述溫度降低100℃~150℃。例如以MOCVD法形成GaInP之情形，GaInP之PL峰值能量(≒能帶隙)，係成長溫度在650℃之情形為最小，其前後則比在650℃之情形大。因此，可認為藉由將形成穿隧接合層13時之成長溫度低於650℃，能更加提高穿隧接合層13之透過率，該透過率係相對於從第1發光層12及第2發光層14輸出的光。
<其他>
又，本實施型態，雖以將2個發光層(第1發光層12及第2發光層14)介由1個穿隧接合層13連接之情形為例進行說明，但並非限定於此。例如將3個以上的發光層及2個以上的穿隧接合層13，交互連接之構成亦可。
此外，本實施型態，第1發光層12之第1活性層122及第2發光層14之第2活性層142中，各自採用所謂多重量子井構造，但並非限定於此。例如，亦可採用所謂單一量子井構造，或可採用單純的雙異質接合之構造。
進一步，本實施型態，雖以含有發光元件層10之半導體發光元件2，具備反射層22之構成為例進行說明，而對於半導體發光元件2之構造，可做適度地變更。
更進一步，本實施型態，於穿隧接合層13中p型穿隧層131與n型穿隧層133之間，雖設置高濃度n型雜質含有層132，但高濃度n型雜質含有層132並非必須。亦即，穿隧接合層13，亦可為直接積層p型穿隧層 131及n型穿隧層133之構成。
【實施例】
以下，基於實施例進一步詳細說明本發明。但是，本發明，只要不超出其主旨之下，並無限定於以下實施例。
本發明者，進行各種不同的穿隧接合層13之構成之半導體層形成基板1之製作，且對於由此等半導體層形成基板1所得到的半導體發光元件2，進行關於各種特性之評價。
在此，表1，係表示實施例1之半導體層形成基板1之製作條件。此外，表2，係表示實施例1~3及比較例之半導體形成基板1之穿隧接合層之關係。
【表1】
<實施例1之半導體層形成基板>
一邊參照表1，一邊對實施例1之半導體層形成基板1進行說明。
[成長基板]
成長基板1a，作為摻雜劑添加n型雜質之Si，使用GaAs單結晶所構成之晶圓。使用晶圓之載體濃度，係1.0×1018(/cm3)(於表1表記為「1.0E+18」。以下亦同)。在此，成長基板1a之載體濃度，選自5.0×1017~2.0×1018(/cm3)之範圍為佳。而且，成長基板1a之厚度為350(μm)，且成長基板1a之結晶成長面之偏角為15°。
[發光元件層]
發光元件層10之構成如下。又，在此，發光元件層10(更具體為第1發光層12及第2發光層14)之發光波長(設定值)為810nm。
(n型接觸層)
n型接觸層11，使用AlGaAs。n型接觸層11中，為使作為摻雜劑之n型雜質之Te達5.0×1017(/cm3)之濃度而添加。n型接觸層11之厚度為5.00(μm)。
(第1發光層)
第1發光層12之構造如下。
〔第1 n型覆蓋層〕
第1 n型覆蓋層121，使用AlGaAs。第1 n型覆蓋層121中，為使作為摻雜劑之n型雜質之Te達1.0×1018(/cm3)之濃度而添加。第1 n型覆蓋層121之厚度為0.20(μm)。
〔第1活性層〕
第1活性層122之構造如下。又，在此，第1井層1221為18層，第1障壁層1222為17層。
{第1井層}
第1井層1221，使用AlGaInAsP。第1井層1221，無添加摻雜劑。(無摻雜(於表1表記為「UN」。以下亦同)。第1井層1221之厚度為0.0033(μm)。因此，所有(18層)的第1井層1221之厚度之合計值為0.0594(μm)。
{第1障壁層}
第1障壁層1222，使用AlGaAsP。第1障壁層1222，無添加摻雜劑。(無摻雜)。第1障壁層1222之厚度為0.007(μm)。因此，所有(17層)的第1障壁層1222之厚度之合計值為0.119(μm)。
〔第1 p型覆蓋層〕
第1 p型覆蓋層123，使用Al0.45Ga0..55As(於表1表記為「Al0.45Ga0.55As」。以下亦同)。第1 p型覆蓋層123中，為使作為摻雜劑之p型雜質之C達8.0×1017(/cm3)之濃度而添加。第1 p型覆蓋層123之厚度為0.20(μm)。
(穿隧接合層)
穿隧接合層13之構成如下。
〔p型穿隧層〕
p型穿隧層131，使用Al0.25Ga0.75As。p型穿隧層131中，為使作為摻雜劑之p型雜質之C達4.0×1019(/cm3)之濃度而添加。p型穿隧層131之厚度為0.020(μm)。
〔n型穿隧層〕
n型穿隧層133，使用Ga0.51In0.49P。n型穿隧層133中，為使作為摻雜劑之n型雜質之Te達2.5×1019(/cm3)之濃度而添加。n型穿隧層133之厚度為0.015(μm)。
〔高濃度n型雜質含有層〕
實施例1，以圖4所示之流程，製作穿隧接合層13。因此，於表1無記載，但p型穿隧層131及n型穿隧層133之間，存在比n型穿隧層133含有更多n型雜質之Te的高濃度n型雜質含有層132(詳細後述)。
(第2發光層)
第2發光層14之構成如下。又，在此，第2發光層14之各層之構造，基本上，與上述第1發光層12共通。
〔第2 n型覆蓋層〕
第2 n型覆蓋層141，使用Al0.45Ga0.55As。第2 n型覆蓋層141中，為使作為摻雜劑之n型雜質之Te達1.0×1018(/cm3)之濃度而添加。第2 n型覆蓋層141之厚度為0.20(μm)。
〔第2活性層〕
第2活性層142之構造如下。又，在此，第2井層1421為18層，第2障壁層1422為17層。
{第2井層}
第2井層1421，使用AlGaInAsP。第2井層1421，無添加摻雜劑(無摻雜)。第2井層1421之厚度為0.0033(μm)。因此，所有(18層)的第2井層1421之厚度之合計值為0.0594(μm)。
{第2障壁層}
第2障壁層1422，使用AlGaAsP。第2障壁層1422，無添加摻雜劑。(無摻雜)。第2障壁層1422之厚度為0.007(μm)。因此，所有(17層)的第2障壁層1422之厚度之合計值為0.119(μm)。
〔第2 p型覆蓋層〕
第2 p型覆蓋層143，使用AlGaAs。第2 p型覆蓋層143中，為使作為摻雜劑之p型雜質之C達8.0×1017(/cm3)之濃度而添加。第2 p型覆蓋層143之厚度為0.20(μm)。
(p型接觸層)
p型接觸層15，使用AlGaAs。p型接觸層15中，為使作為摻雜劑之p型雜質之C達3.0×1018(/cm3)之濃度而添加。p型接觸層15之厚度為3.50(μm)。
<各實施例及比較例之半導體層形成基板之關係>
接著，一邊參照表2，一邊對各實施例(實施例1~3)及比較例之半導體層形成基板1之穿隧接合層13之關係(共通點及不同點)進行說明。在此，表2，係表示構成p型穿隧層131之材料、構成n型穿隧層133之材料、高濃度n型雜質含有層132之有無、及p型穿隧層131及n型穿隧層133之各自的雜質濃度之分佈狀態。
第一步，對構成p型穿隧層131之材料進行說明。實施例1~3及比較例，係以AlGaAs構成p型穿隧層131。
接著，對構成n型穿隧層133之材料進行說明。實施例1~3，係以GaInP構成n型穿隧層133。相對於此，比較例，係以AlGaAs構成n型穿隧層133。
接著，對高濃度n型雜質含有層132之有無進行說明。實施 例1、2及比較例，係設置高濃度n型雜質含有層132(記載「有」)。相對於此，實施例3，係無設置高濃度n型雜質含有層132(記載「無」)。
最後，對p型穿隧層131及n型穿隧層133之各自的雜質濃度之分佈狀態進行說明。實施例1、3及比較例，係p型穿隧層131及n型穿隧層133之各自的雜質濃度為定值(參照圖2之中段(第1例))。相對於此，實施例2，係使p型穿隧層131及n型穿隧層133之各自的雜質濃度為傾斜(參照圖2之下段(第2例))。
因此，實施例1與比較例，係n型穿隧層133之構成材料不同。此外，實施例1與實施例2，係p型穿隧層131及n型穿隧層133之各自的雜質濃度之分佈狀態不同。進一步，實施例1與實施例3，係高濃度n型雜質含有層132之有無不同。
<半導體發光元件>
將如此得到的實施例1~3及比較例之半導體層形成基板1作為起始材料，並使用圖6所示之製造方法，製作半導體發光元件2。接著，對得到的各半導體發光元件2，進行各種評價。
<構成n型穿隧層之材料所導致的差異>
圖7，係表示實施例1及比較例之半導體發光元件2之順方向電流IF及發光輸出Po之關係。圖7中，橫軸為順方向電流IF(mA)，縱軸為發光輸出Po(mW)。
根據圖7，得知實施例1之半導體發光元件2，比起比較例之半導體發光元件2，提升10%左右之發光輸出Po。又，雖未圖示，但實施例2及實施例3之各半導體發光元件2，比起比較例之半導體發光元件2，亦提 升發光輸出Po。
根據以上，能理解將穿隧接合層13之n型穿隧層133，藉由磷化物(GaInP)而非砷化物(AlGaAs)構成，從而提升發光輸出Po。
<雜質濃度之分佈狀態所導致的差異>
圖8，係表示實施例1、2之半導體發光元件2之發光輸出Po及順方向電壓VF之關係。在此，發光輸出Po及順方向電壓VF，係順方向電流IF為100(mA)情形之值。
根據圖8，得知實施例2之半導體發光元件2，比起實施例1之半導體發光元件2，順方向電壓VF下降。但是，亦得知實施例2之半導體發光元件2，比起實施例1之半導體發光元件2，發光輸出Po稍微下降。
根據以上，能理解藉由將穿隧接合層13之p型穿隧層131及n型穿隧層133之各自的雜質濃度之分佈狀態傾斜，從而順方向電壓VF降低。
<高濃度n型雜質含有層之有無所導致的差異>
圖9(a)為實施例1之穿隧接合層13之TEM照片，圖9(b)為實施例3之穿隧接合層13之TEM照片。
如圖9(a)所示，實施例1，係於構成穿隧接合層13之p型穿隧層131及n型穿隧層133之間，可認為存在別的層即高濃度n型雜質含有層132。相對於此，如圖9(b)所示，實施例3，係從構成穿隧接合層13之p型穿隧層131及n型穿隧層133兩者直接面對來看，可認為不存在高濃度n型雜質含有層132。
圖11，係表示實施例1、3之穿隧接合層13之二次離子質量 分析(SIMS：Secondary Ion Mass Spectrometry)之結果之圖。在此，使用CAMECA公司製的IMS 7f-Auto，切削作為對象之試料並以分析之D-SIMS(動態模式)進行測定。圖11中，橫軸為深度(nm)，縱軸為n型雜質(在此為Te)之濃度(atoms/cm3)。在此，圖11，亦一併表示存在於穿隧接合層13之前後之第1 p型覆蓋層123及第2 n型覆蓋層141之分析結果。接著，圖11，亦表示由深度類推之第1 p型覆蓋層123、p型穿隧層131、n型穿隧層133及第2 n型覆蓋層141之位置關係。但是，此僅為大概的標準，其與實際的位置關係，可能存在些許偏差。
實施例1之情形，n型雜質之濃度之最大值為1.6×1020(atoms/cm3)。另一方面，實施例3之情形，n型雜質之濃度值之最大值為3.0×1019(atoms/cm3)。亦即，n型雜質之濃度之最大值，相對於實施例1為位數1020，實施例3為位數1019。
圖10，係表示實施例1、3之半導體發光元件2之順方向電壓VF之關係。在此，順方向電壓VF，與圖8所示之例相同，順方向電流IF為100(mA)情形之值。
根據圖10，實施例1之半導體發光元件2，比起實施例3之半導體發光元件2，得知順方向電壓VF降低。
根據以上，能理解於p型穿隧層形成工序(步驟50(第1工序))及n型穿隧層形成工序(步驟60(第3工序))之間，因設置停止III族原料氣體及V族原料氣體之供給並供給n型雜質原料氣體之工序(第2工序)，順方向電壓VF會降低。此外，能理解由於在穿隧接合層13設置高濃度n型雜質含有層132，順方向電壓VF會降低。

Claims (16)

  1. 一種發光二極體，其特徵係具備：第1發光部，係具有含有化合物半導體及p型雜質之第1 p型層、含有化合物半導體及n型雜質之第1 n型層、及含有化合物半導體且夾在該第1 p型層及第1 n型層之第1活性層；及第2發光部，係具有含有化合物半導體及p型雜質之第2 p型層、含有化合物半導體及n型雜質之第2 n型層、及含有化合物半導體且夾在該第2 p型層及第2 n型層之第2活性層，並且以前述第1發光部相同波長發光；及穿隧接合部，係具有含有AlxGa1-xAs(0≦x≦0.3)及p型雜質且面對於前述第1 p型層之第3 p型層、及含有(AlxGa1-x)yIn1-yP(0≦x≦0.2，0.4≦y≦0.6)及n型雜質且面對於前述第2 n型層之第3 n型層，並夾在前述第1發光部及前述第2發光部且以該第3 p型層及該第3 n型層形成穿隧接合；且前述穿隧接合部，進一步具有高濃度n型雜質含有層，係設置於前述第3 p型層及前述第3 n型層之境界部，且含有比該第3 n型層高濃度之n型雜質；且前述第3 n型層，係比前述第3 p型層之能帶隙大。
  2. 如申請專利範圍第1項所記載之發光二極體，其中，前述高濃度n型雜質含有層，係比前述第3 n型層及前述第3 p型層薄。
  3. 如申請專利範圍第1或2項所記載之發光二極體，其中，前述高濃度n型 雜質含有層之n型雜質之濃度，在1×1020cm-3以上1×1021cm-3以下。
  4. 如申請專利範圍第1項所記載之發光二極體，其中，前述第3 n型層之n型雜質之濃度，與前述第3 p型層面對側係高於與前述第2 n型層面對側。
  5. 如申請專利範圍第1項所記載之發光二極體，其中，前述第3 p型層之p型雜質之濃度，與前述第3 n型層面對側係高於與前述第1 p型層面對側。
  6. 如申請專利範圍第1項所記載之發光二極體，其中，前述第1活性層及前述第2活性層，係兩者皆具有含有井層及障壁層之單一量子井構造或多重量子井構造；前述井層，係以(AlxGa1-x)yIn1-yAszP1-z(0≦x≦0.2，0.7≦y≦1.0，0.7≦z≦1.0)所構成；前述障壁層，係以AlxGa1-xAszP1-z(0≦x≦0.3，0.7≦z≦1.0)所構成。
  7. 如申請專利範圍第1項所記載之發光二極體，其中，前述第1 p型層、前述第2 p型層及前述第3 p型層，係p型雜質個別含有C；前述第1 n型層、前述第2 n型層及前述第3 n型層，係n型雜質個別含有Te。
  8. 一種發光二極體，其特徵係具備：第1發光部，係具有含有Al、Ga及As及p型雜質之第1 p型層、含有Al、Ga及As及n型雜質之第1 n型層、及含有III-V族半導體且夾在該第1 p型層及第1 n型層之第1活性層；第2發光部，係具有含有Al、Ga及As及p型雜質之第2 p型層、含 有Al、Ga及As及n型雜質之第2 n型層、及含有III-V族半導體且夾在該第2 p型層及第2 n型層之第2活性層，並且以前述第1發光部相同波長發光；及穿隧接合部，係具有含有Ga及As及p型雜質且面對於前述第1 p型層之第3 p型層、及含有Ga、In及P及n型雜質且面對於前述第2 n型層之第3 n型層，並夾在前述第1發光部及前述第2發光部且以該第3 p型層及該第3 n型層形成穿隧接合；且前述第3 n型層，係比前述第3 p型層之能帶隙大。
  9. 如申請專利範圍第8項所記載之發光二極體，其中，前述第1 p型層及前述第2 n型層，除了雜質以外，具有共通的組成。
  10. 如申請專利範圍第8項所記載之發光二極體，其中，前述第3 p型層及前述第3 n型層，係個別以直接遷移型半導體構成。
  11. 如申請專利範圍第8項所記載之發光二極體，其中，前述第3 n型層之n型雜質之濃度，在1×1020cm-3以上1×1021cm-3以下。
  12. 一種穿隧接合層之製造方法，其係使用有機氣相成長法之穿隧接合層之製造方法，其特徵係具有：第1工序，係對於作為前述穿隧接合層之積層對象之化合物半導體層，供給含有III族元素之第1原料氣體、含有V族元素之第2原料氣體、含有第1導電型之摻雜劑之第3原料氣體；第2工序，係停止前述第1原料氣體、前述第2原料氣體及前述第3 原料氣體之供給，並供給含有顯示與前述第1導電型相反之第2導電型之摻雜劑之第4原料氣體；第3工序，係繼續前述第4原料氣體之供給，且進一步供給含有III族元素之第5原料氣體、含有V族元素之第6原料氣體。
  13. 如申請專利範圍第12項所記載之穿隧接合層之製造方法，其中，前述第1原料氣體，係III族元素包含Al及Ga；前述第2原料氣體，係V族元素包含As；前述第3原料氣體，係第1導電型摻雜劑包含C；前述第4原料氣體，係第2導電型摻雜劑包含Te；前述第5原料氣體，係III族元素包含Ga及In；前述第6原料氣體，係V族元素包含P。
  14. 如申請專利範圍第12或13項所記載之穿隧接合層之製造方法，其中，作為前述穿隧接合層之積層對象之化合物半導體層，係含有Al、Ga及As。
  15. 如申請專利範圍第12項所記載之穿隧接合層之製造方法，其中，前述第1工序，係隨著時間經過增大前述第3原料氣體之流量；前述第3工序，係隨著時間經過減少前述第4原料氣體之流量。
  16. 如申請專利範圍第12項所記載之穿隧接合層之製造方法，其中，於前述第1工序開始前，將前述穿隧接合層之積層對象之溫度比前述化合物半導體之成長溫度低100℃~150℃，於前述第3工序結束後，將形成該穿隧接合層之該積層對象之溫度上升100℃~150℃。
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