KR102000396B1 - 발광 다이오드 및 터널 접합층의 제조 방법 - Google Patents

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아츠시 마츠무라
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Abstract

터널 접합부를 개재하여 복수의 발광부를 적층하여 이루어지는 발광 다이오드의 발광 출력을 향상시킨다.
발광 소자층(10)은 n형 콘택트층(11)과 제1 발광층(12)과 터널 접합층(13)과 제2 발광층(14)과 p형 콘택트층(15)을 이 순서로 적층하여 구성되어 있고, 제1 발광층(12) 및 제2 발광층(14)은 동일 파장으로 발광한다. 터널 접합층(13)은 p형 불순물(C)을 포함하는 AlGaAs로 구성된 p형 터널층(131)과, n형 불순물(Te)을 포함하는 GaInP로 구성된 n형 터널층(133)을 갖고 있고, p형 터널층(131)과 n형 터널층(133) 사이에는, n형 터널층(133)보다도 n형 불순물을 고농도로 포함하는 고농도 n형 불순물 함유층(132)이 형성되어 있다.

Description

발광 다이오드 및 터널 접합층의 제조 방법{LIGHT-EMITTING DIODE AND METHOD OF PRODUCING TUNNEL JUNCTION LAYER}
본 발명은 발광 다이오드 및 터널 접합층의 제조 방법에 관한 것이다.
p형 불순물을 포함하는 p형 반도체층과 n형 불순물을 포함하는 n형 반도체층 사이에, p형 반도체층 및 n형 반도체층보다도 밴드 갭이 작은 활성층을 끼워 넣어 이루어지는 발광 다이오드가 널리 사용되고 있다.
특허문헌 1에는, p형 반도체층과 활성층(방사 생성층)과 n형 반도체층을 포함하고 또한 인코히런트한 광을 방사하는 제1 방사 생성 활성층과, p형 반도체층과 활성층(방사 생성층)과 n형 반도체층을 포함하고 또한 제1 방사 생성 활성층과 유사한 파장의 광을 방사하는 제2 방사 생성 활성층을, 수직으로 중첩하여 배치함과 함께, 제1 방사 생성 활성층과 제2 방사 생성 활성층 사이에 터널 접합층을 형성하여 이루어지는 발광 다이오드가 기재되어 있다.
일본 특허 공표 제2009-522755호 공보
여기서, 복수의 발광부를, 터널 접합부를 개재하여 적층하는 구성을 채용한 경우, 터널 접합부를 개재하여 직렬 접속되는 복수의 발광부에 순방향 전류를 흘릴 수 있게 되기 때문에, 복수의 발광부의 각각을 발광시키는 것이 가능해진다.
그러나, 이와 같은 구성을 채용한 경우, 각각의 발광부로부터 출력되는 광의 일부를, 발광 다이오드의 외부로 취출할 수 없어, 발광 다이오드의 발광 출력이 저하되는 경우가 있었다.
본 발명은 터널 접합부를 개재하여 복수의 발광부를 적층하여 이루어지는 발광 다이오드의 발광 출력을 향상시키는 것을 목적으로 한다.
본 발명의 발광 다이오드는, 화합물 반도체와 p형 불순물을 포함하는 제1 p형층과, 화합물 반도체와 n형 불순물을 포함하는 제1 n형층과, 화합물 반도체를 포함함과 함께 당해 제1 p형층과 당해 제1 n형층 사이에 끼워진 제1 활성층을 갖는 제1 발광부와, 화합물 반도체와 p형 불순물을 포함하는 제2 p형층과, 화합물 반도체와 n형 불순물을 포함하는 제2 n형층과, 화합물 반도체를 포함함과 함께 당해 제2 p형층과 당해 제2 n형층 사이에 끼워진 제2 활성층을 갖고, 상기 제1 발광부와 동일 파장으로 발광하는 제2 발광부와, AlxGa1 - xAs(0≤x≤0.3)와 p형 불순물을 포함하고, 상기 제1 p형층에 대치하는 제3 p형층과, (AlxGa1 -x)yIn1 - yP(0≤x≤0.2, 0.4≤y≤0.6)와 n형 불순물을 포함하고, 상기 제2 n형층에 대치하는 제3 n형층을 갖고, 상기 제1 발광부와 상기 제2 발광부 사이에 끼워짐과 함께 당해 제3 p형층과 당해 제3 n형층으로 터널 접합을 형성하는 터널 접합부를 구비하고 있다.
이와 같은 발광 다이오드에 있어서, 상기 터널 접합부는, 상기 제3 p형층과 상기 제3 n형층의 경계부에 형성되며, n형 불순물을 당해 제3 n형층보다도 높은 농도로 포함하는 고농도 n형 불순물 함유층을 더 갖고 있는 것을 특징으로 할 수 있다.
또한, 상기 고농도 n형 불순물 함유층은, 상기 제3 n형층 및 상기 제3 p형층보다도 얇은 것을 특징으로 할 수 있다.
또한, 상기 고농도 n형 불순물 함유층에 있어서의 n형 불순물의 농도가, 1×1020㎝-3 이상 1×1021㎝-3 이하인 것을 특징으로 할 수 있다.
또한, 상기 제3 n형층에 있어서의 n형 불순물의 농도는, 상기 제2 n형층과 대치하는 측보다도 상기 제3 p형층과 대치하는 측이 높은 것을 특징으로 할 수 있다.
또한, 상기 제3 p형층에 있어서의 p형 불순물의 농도는, 상기 제1 p형층과 대치하는 측보다도 상기 제3 n형층과 대치하는 측이 높은 것을 특징으로 할 수 있다.
또한, 상기 제1 활성층 및 상기 제2 활성층은 모두, 웰층과 장벽층을 포함하는 단일 양자 웰 구조 또는 다중 양자 웰 구조를 갖고 있고, 상기 웰층은, (AlxGa1 -x)yIn1-yAszP1-z(0≤x≤0.2, 0.7≤y≤1.0, 0.7≤z≤1.0)로 구성되고, 상기 장벽층은, AlxGa1-xAszP1-z(0≤x≤0.3, 0.7≤z≤1.0)로 구성되는 것을 특징으로 할 수 있다.
또한, 상기 제1 p형층, 상기 제2 p형층 및 상기 제3 p형층은 p형 불순물로서 각각 C를 포함하고 있고, 상기 제1 n형층, 상기 제2 n형층 및 상기 제3 n형층은 n형 불순물로서 각각 Te를 포함하고 있는 것을 특징으로 할 수 있다.
또한, 다른 관점에서 보면, 본 발명의 발광 다이오드는, Al, Ga 및 As와 p형 불순물을 포함하는 제1 p형층과, Al, Ga 및 As와 n형 불순물을 포함하는 제1 n형층과, III-V족 반도체를 포함함과 함께 당해 제1 p형층과 당해 제1 n형층 사이에 끼워진 제1 활성층을 갖는 제1 발광부와, Al, Ga 및 As와 p형 불순물을 포함하는 제2 p형층과, Al, Ga 및 As와 n형 불순물을 포함하는 제2 n형층과, III-V족 반도체를 포함함과 함께 당해 제2 p형층과 당해 제2 n형층 사이에 끼워진 제2 활성층을 갖고, 상기 제1 발광부와 동일 파장으로 발광하는 제2 발광부와, Ga 및 As와 p형 불순물을 포함하고, 상기 제1 p형층에 대치하는 제3 p형층과, Ga, In 및 P와 n형 불순물을 포함하고, 상기 제2 n형층에 대치하는 제3 n형층을 갖고, 상기 제1 발광부와 상기 제2 발광부 사이에 끼워짐과 함께 당해 제3 p형층과 당해 제3 n형층으로 터널 접합을 형성하는 터널 접합부를 구비하고 있다.
이와 같은 발광 다이오드에 있어서, 상기 제3 n형층은, 상기 제3 p형층보다도 밴드 갭이 큰 것을 특징으로 할 수 있다.
또한, 상기 제1 p형층 및 상기 제2 n형층은, 불순물을 제외하고 공통의 조성을 갖는 것을 특징으로 할 수 있다.
또한, 상기 제3 p형층 및 상기 제3 n형층은, 각각이 직접 천이형 반도체로 구성되는 것을 특징으로 할 수 있다.
또한, 상기 제3 n형층에 있어서의 n형 불순물의 농도가, 1×1020㎝-3 이상 1×1021㎝-3 이하인 것을 특징으로 할 수 있다.
또한, 다른 관점에서 보면, 본 발명은 유기 기상 성장법을 사용한 터널 접합층의 제조 방법이며, 상기 터널 접합층의 적층 대상으로 되는 화합물 반도체층에 대해, III족 원소를 포함하는 제1 원료 가스와, V족 원소를 포함하는 제2 원료 가스와, 제1 도전형 도펀트를 포함하는 제3 원료 가스를 공급하는 제1 공정과, 상기 제1 원료 가스, 상기 제2 원료 가스 및 상기 제3 원료 가스의 공급을 정지하고, 상기 제1 도전형과는 역의 제2 도전형을 나타내는 도펀트를 포함하는 제4 원료 가스를 공급하는 제2 공정과, 상기 제4 원료 가스의 공급을 계속함과 함께, III족 원소를 포함하는 제5 원료 가스와, V족 원소를 포함하는 제6 원료 가스를 더 공급하는 제3 공정을 갖고 있다.
이와 같은 터널 접합층의 제조 방법에 있어서, 상기 제1 원료 가스는, III족 원소로서 Al 및 Ga를 포함하고, 상기 제2 원료 가스는, V족 원소로서 As를 포함하고, 상기 제3 원료 가스는, 제1 도전형 도펀트로서 C를 포함하고, 상기 제4 원료 가스는, 제2 도전형 도펀트로서 Te를 포함하고, 상기 제5 원료 가스는, III족 원소로서 Ga 및 In을 포함하고, 상기 제6 원료 가스는, V족 원소로서 P를 포함하는 것을 특징으로 할 수 있다.
또한, 상기 터널 접합층의 적층 대상으로 되는 화합물 반도체층은, Al, Ga 및 As를 포함하고 있는 것을 특징으로 할 수 있다.
또한, 상기 제1 공정에서는, 상기 제3 원료 가스의 유량을 시간의 경과와 함께 증대시키고, 상기 제3 공정에서는, 상기 제4 원료 가스의 유량을 시간의 경과와 함께 감소시키는 것을 특징으로 할 수 있다.
또한, 상기 제1 공정을 개시하기 전에, 상기 터널 접합층의 적층 대상의 온도를 100℃ 내지 150℃ 저하시키고, 상기 제3 공정이 종료된 후에, 당해 터널 접합층이 형성된 당해 적층 대상의 온도를 100℃ 내지 150℃ 상승시키는 것을 특징으로 할 수 있다.
본 발명에 따르면, 터널 접합부를 개재하여 복수의 발광부를 적층하여 이루어지는 발광 다이오드의 발광 출력을 향상시킬 수 있다.
도 1은 본 실시 형태가 적용되는 반도체층 형성 기판의 단면 구성을 도시하는 도면.
도 2는 반도체층 형성 기판에 있어서의 터널 접합층의 주변의 구조를 설명하기 위한 도면.
도 3은 반도체층 형성 기판의 제조 방법을 설명하기 위한 흐름도.
도 4는 터널 접합층의 제조 방법을 설명하기 위한 타이밍 차트.
도 5는 발광 소자층을 포함하는 반도체 발광 소자의 단면 구성을 도시하는 도면.
도 6은 반도체 발광 소자의 제조 방법을 설명하기 위한 흐름도.
도 7은 실시예 1 및 비교예의 반도체 발광 소자의 순방향 전류와 발광 출력의 관계를 도시하는 도면.
도 8은 실시예 1, 2의 반도체 발광 소자의 발광 출력 및 순방향 전압 관계를 도시하는 도면.
도 9의 (a), (b)는 실시예 1, 3의 터널 접합층의 TEM 사진.
도 10은 실시예 1, 3의 반도체 발광 소자의 순방향 전압 관계를 도시하는 도면.
도 11은 실시예 1, 3의 터널 접합층의 2차 이온 질량 분석(SIMS)의 결과를 도시하는 도면.
이하, 첨부 도면을 참조하여, 본 발명의 실시 형태에 대하여 상세하게 설명한다. 또한, 이하의 설명에서 참조하는 도면에 있어서의 각 부의 크기나 두께 등은, 실제의 치수와는 상이한 경우가 있다. 또한, 이하에서는, 3원소 이상으로 구성되는 III-V족 반도체에 관하여, 각 원소의 조성비를 생략한 형태(예를 들어 「AlGaInAsP」 등)으로 기술하는 경우가 있다.
<반도체층 형성 기판의 구성>
도 1은 본 실시 형태가 적용되는 반도체층 형성 기판(1)의 단면 구성을 도시하는 도면이다.
이 반도체층 형성 기판(1)은 성장 기판(1a)과, 성장 기판(1a) 상에 복수의 반도체층을 적층하여 이루어지고, 통전에 의해 발광하는 발광 소자층(10)을 구비하고 있다. 또한, 상세는 후술하지만, 이 발광 소자층(10)은 각각이 pn 접합을 갖는 복수의 발광층(발광 다이오드)을 적층하여 이루어지며, 이들 발광층간에는, 터널 효과에 의해 역방향(n형층으로부터 p형층)으로 전류를 흘리는 터널 접합층(터널 다이오드)을 형성하여 이루어지는, 소위 더블 스택형 발광 다이오드로서 기능한다.
[성장 기판]
본 실시 형태에 있어서, 성장 기판(1a)은 화합물 반도체(III-V족 반도체)의 단결정으로 구성된다. 이러한 종류의 성장 기판(1a)으로서는, GaAs나 InP 등을 예시할 수 있다.
[발광 소자층]
발광 소자층(10)은 성장 기판(1a)에 적층되는 n형 콘택트층(11)과, n형 콘택트층(11)에 적층되는 제1 발광층(12)과, 제1 발광층(12)에 적층되는 터널 접합층(13)과, 터널 접합층(13)에 적층되는 제2 발광층(14)과, 제2 발광층(14)에 적층되는 p형 콘택트층(15)을 갖고 있다. 이하에서는, 발광 소자층(10)의 구성 요소에 대하여, 차례대로 설명을 행한다.
(n형 콘택트층)
전자를 캐리어로 하는 n형 콘택트층(11)은 도시하지 않은 n전극(부전극부(30) : 후술하는 도 5 참조)을 형성하기 위한 층이다. 본 실시 형태의 n형 콘택트층(11)은 성장 기판(1a)의 표면(성장면)과 격자 정합하는 화합물 반도체(III-V족 반도체)로 구성된다.
그리고, n형 콘택트층(11)에는, n형 불순물이 도프되어 있는 것이 바람직하고, n형 불순물을 5×1017 내지 2×1019㎝-3의 농도로 함유하면, 저항의 상승을 억제할 수 있음과 함께 결정성의 열화를 초래하기 어렵다는 점에서 바람직하다. 여기서, n형 불순물로서는, 특별히 한정되지 않지만, 예를 들어 Te, Si 혹은 Se 등을 들 수 있다.
(제1 발광층)
제1 발광부의 일례로서의 제1 발광층(12)은 소위 더블 헤테로 접합 및 양자 웰 구조를 갖고, 통전에 의해 발광하는 층이다.
본 실시 형태의 제1 발광층(12)은 n형 콘택트층(11)에 적층되는 제1 n형 클래드층(121)과, 제1 n형 클래드층(121)에 적층되는 제1 활성층(122)과, 제1 활성층(122)에 적층되는 제1 p형 클래드층(123)을 갖고 있다. 또한, 제1 활성층(122)은 복수의 제1 웰층(1221)과 복수의 제1 장벽층(1222)을 교대로 적층한 구조를 갖고 있다.
〔제1 n형 클래드층〕
제1 n형층의 일례로서의 제1 n형 클래드층(121)은 제1 p형 클래드층(123)과 함께, 제1 활성층(122)에 대한 캐리어(정공 및 전자)의 주입 및 가둠을 행하는 층이다. 본 실시 형태의 제1 n형 클래드층(121)은 n형 콘택트층(11)과 격자 정합하는 화합물 반도체(III-V족 반도체)로 구성된다.
여기서, 제1 n형 클래드층(121)은 n형 콘택트층(11)보다도, 밴드 갭이 큰 것이 바람직하다.
그리고, 제1 n형 클래드층(121)에는, n형 불순물이 도프되어 있는 것이 바람직하고, n형 불순물을 5×1017 내지 1×1019㎝-3의 농도로 함유하면, 양자 웰 구조를 갖는 제1 활성층(122)에 대한 캐리어 주입 효과를 얻기 쉬워짐과 함께, 제1 n형 클래드층(121) 내에서의 캐리어에 의한 광 흡수를 줄일 수 있다는 점에서 바람직하다. 이때, 제1 n형 클래드층(121)은 n형 콘택트층(11)과 동일한 n형 불순물을 포함하고 있는 것이 바람직하다.
〔제1 활성층〕
제1 활성층(122)은 전자 및 정공의 재결합에 의해 발광하는 층이다. 또한, 본 실시 형태의 제1 활성층(122)은 제1 웰층(1221)과 제1 장벽층(1222)을 교대로 중첩한, 소위 다중 양자 웰 구조(MQW)를 갖는 층으로 되어 있다. 또한, 제1 활성층(122)(제1 웰층(1221) 및 제1 장벽층(1222))은, 기본적으로, n형 불순물 및 p형 불순물을 포함하지 않는다. 단, 제조 시에, 제1 n형 클래드층(121)으로부터 n형 불순물이 확산되어 오거나, 제1 p형 클래드층(123)으로부터 p형 불순물이 확산되어 오거나 하는 경우가 있을 수 있다.
{제1 웰층}
웰층의 일례로서의 제1 웰층(1221)은 인접하는 2개의 제1 장벽층(1222) 사이에 끼워지는 층이다. 단, 이 예에 있어서, 도면 중 가장 하측(제1 n형 클래드층(121)측)에 위치하는 제1 웰층(1221)은 제1 n형 클래드층(121)과 제1 장벽층(1222) 사이에 끼워진다. 또한, 이 예에 있어서, 도면 중 가장 상측(제1 p형 클래드층(123)측)에 위치하는 제1 웰층(1221)은 제1 p형 클래드층(123)과 제1 장벽층(1222) 사이에 끼워진다. 따라서, 이 예에 있어서, 제1 웰층(1221)의 층수는, 제1 장벽층(1222)의 층수보다도 1층만 많다. 본 실시 형태의 제1 웰층(1221)은 제1 n형 클래드층(121) 및 제1 p형 클래드층(123)과 격자 정합하는 화합물 반도체(III-V족 반도체)로 구성된다. 그리고, 제1 웰층(1221)에는, (AlxGa1 -x)yIn1-yAszP1-z(0≤x≤0.2, 0.7≤y≤1.0, 0.7≤z≤1.0)를 사용하는 것이 바람직하다. 또한, 제1 웰층(1221)에는, 직접 천이형 화합물 반도체(III-V족 반도체)를 사용하는 것이 바람직하다.
여기서, 제1 웰층(1221)은 제1 n형 클래드층(121) 및 제1 p형 클래드층(123)보다도 막 두께가 얇은 것이 바람직하다. 또한, 제1 웰층(1221)은 제1 n형 클래드층(121) 및 제1 p형 클래드층(123)보다도 밴드 갭이 작은 것이 바람직하다.
{제1 장벽층}
장벽층의 일례로서의 제1 장벽층(1222)은 자신에 인접하는 제1 장벽층(1222)과 함께 제1 웰층(1221)을 끼워 넣는 층이다. 본 실시 형태의 제1 장벽층(1222)은 제1 웰층(1221)과 격자 정합하는 화합물 반도체(III-V족 반도체)로 구성된다. 그리고, 제1 장벽층(1222)에는, AlxGa1 - xAszP1 -z(0≤x≤0.3, 0.7≤z≤1.0)를 사용하는 것이 바람직하다. 또한, 제1 장벽층(1222)에는, 직접 천이형 화합물 반도체(III-V족 반도체)를 사용하는 것이 바람직하다.
여기서, 제1 장벽층(1222)은 제1 n형 클래드층(121) 및 제1 p형 클래드층(123)보다도, 막 두께가 얇은 것이 바람직하다. 또한, 제1 장벽층(1222)은 제1 웰층(1221)보다도, 막 두께가 두꺼운 것이 바람직하다. 또한, 제1 장벽층(1222)은 제1 n형 클래드층(121) 및 제1 p형 클래드층(123)보다도, 밴드 갭이 작은 것이 바람직하다. 또한, 제1 장벽층(1222)은 제1 웰층(1221)보다도, 밴드 갭이 큰 것이 바람직하다.
〔제1 p형 클래드층〕
제1 p형층 혹은 화합물 반도체층의 일례로서의 제1 p형 클래드층(123)은 제1 n형 클래드층(121)과 함께, 제1 활성층(122)에 대한 캐리어의 주입 및 가둠을 행하는 층이다. 본 실시 형태의 제1 p형 클래드층(123)은 제1 웰층(1221)과 격자 정합하는 화합물 반도체(III-V족 반도체)로 구성된다.
여기서, 제1 p형 클래드층(123)은 제1 n형 클래드층(121)과, 막 두께를 동일하게 하는 것이 바람직하다. 또한, 제1 p형 클래드층(123)은 제1 n형 클래드층(121)과, 밴드 갭을 동일하게 하는 것이 바람직하다.
그리고, 제1 p형 클래드층(123)에는, p형 불순물이 도프되어 있는 것이 바람직하고, p형 불순물을 1×1017 내지 5×1018㎝-3의 농도로 함유하면, 양자 웰 구조를 갖는 제1 활성층(122)에 대한 캐리어 주입 효과를 얻기 쉬워짐과 함께, 제1 p형 클래드층(123) 내에서의 캐리어에 의한 광 흡수를 줄일 수 있다는 점에서 바람직하다. 여기서, p 불순물로서는, 특별히 한정되지 않지만, 예를 들어 C, Mg 혹은 Zn 등을 들 수 있다. 이때, 제1 p형 클래드층(123)의 p형 불순물의 농도는, 제1 n형 클래드층(121)의 n형 불순물의 농도보다도 낮게 하는 것이 바람직하다. 또한, 제1 p형 클래드층(123)은 제1 n형 클래드층(121)과, 포함되는 불순물을 제외하고 동일 조성으로 하는 것이 바람직하다.
(터널 접합층)
터널 접합부의 일례로서의 터널 접합층(13)은 제1 발광층(12)과 제2 발광층(14)을 접속하는 층이다. 또한, 터널 접합층(13)은 자신을 거쳐 직렬로 접속된 제1 발광층(12) 및 제2 발광층(14)에, 자신의 터널 접합을 이용하여, 제2 발광층(14)측으로부터 제1 발광층(12)측을 향하는 순방향 전류를 흘리기 위한 층이다.
터널 접합층(13)은 제1 발광층(12)의 제1 p형 클래드층(123)에 적층되는 p형 터널층(131)과, 제2 발광층(14)의 제2 n형 클래드층(141)(상세는 후술함)의 적층 대상으로 되는 n형 터널층(133)을 갖고 있다. 또한, 터널 접합층(13)은 p형 터널층(131)과 n형 터널층(133) 사이에 형성된, 고농도 n형 불순물 함유층(132)을 더 갖고 있다. 따라서, 본 실시 형태의 터널 접합층(13)은 제1 p형 클래드층(123)에 적층되는 p형 터널층(131)과, p형 터널층(131)에 적층되는 고농도 n형 불순물 함유층(132)과, 고농도 n형 불순물 함유층(132)에 적층되는 n형 터널층(133)을 갖고 있게 된다.
〔p형 터널층〕
제3 p형층의 일례로서의 p형 터널층(131)은 n형 터널층(133) 및 고농도 n형 불순물 함유층(132)과 함께, 터널 접합을 형성하는 층이다. 본 실시 형태의 p형 터널층(131)은 제1 p형 클래드층(123)과 격자 정합하는, 적어도 Ga(III족 원소) 및 As(V족 원소)를 포함하는 화합물 반도체(III-V족 반도체)로 구성된다. 그리고, p형 터널층(131)에는, AlxGa1 - xAs(0≤x≤0.3)를 사용하는 것이 바람직하다. 또한, p형 터널층(131)에는, 직접 천이형 화합물 반도체(III-V족 반도체)를 사용하는 것이 바람직하다.
여기서, p형 터널층(131)은 제1 발광층(12)의 제1 p형 클래드층(123)보다도, 막 두께가 얇은 것이 바람직하다. 또한, p형 터널층(131)은 제1 발광층(12)의 제1 p형 클래드층(123)보다도, 밴드 갭이 작은 것이 바람직하다.
그리고, p형 터널층(131)에는, p형 불순물이 도프되어 있다. 여기서, p형 터널층(131)은 제1 발광층(12)의 제1 p형 클래드층(123)과 동일한 p형 불순물을 포함하고 있는 것이 바람직하다. 또한, p형 터널층(131)의 p형 불순물의 농도는, 제1 발광층(12)의 제1 p형 클래드층(123)의 p형 불순물의 농도보다도 높은 것이 바람직하다.
〔n형 터널층〕
제3 n형층의 일례로서의 n형 터널층(133)은 p형 터널층(131) 및 고농도 n형 불순물 함유층(132)과 함께 터널 접합을 형성하는 층이다. 본 실시 형태의 n형 터널층(133)은 p형 터널층(131)과 격자 정합하는, 적어도 Ga, In(III족 원소) 및 P(V족 원소)를 포함하는 화합물 반도체(III-V족 반도체)로 구성된다. 그리고, n형 터널층(133)에는, (AlxGa1 -x)yIn1 - yP(0≤x≤0.2, 0.4≤y≤0.6)를 사용하는 것이 바람직하다. 또한, n형 터널층(133)에는, 직접 천이형 화합물 반도체(III-V족 반도체)를 사용하는 것이 바람직하다.
여기서, n형 터널층(133)은 p형 터널층(131)보다도, 막 두께가 얇은 것이 바람직하다. 또한, n형 터널층(133)은 p형 터널층(131)보다도, 밴드 갭이 큰 것이 바람직하다.
그리고, n형 터널층(133)에는, n형 불순물이 도프되어 있다. 여기서, n형 터널층(133)은 제1 발광층(12)의 제1 n형 클래드층(121)과 동일한 n형 불순물을 포함하고 있는 것이 바람직하다. 또한, n형 터널층(133)의 n형 불순물의 농도는, 제2 발광층(14)의 제2 n형 클래드층(141)(상세는 후술함)의 n형 불순물의 농도보다도 높은 것이 바람직하다. 또한, n형 터널층(133)의 n형 불순물의 농도는, p형 터널층(131)의 p형 불순물의 농도보다도 낮은 것이 바람직하다.
〔고농도 n형 불순물 함유층〕
고농도 n형 불순물 함유층(132)은 p형 터널층(131)과 n형 터널층(133) 사이에 개재되어, 터널 접합층(13)의 전기적인 저항을 저하시키기 위한 층이다. 본 실시 형태의 고농도 n형 불순물 함유층(132)은 p형 터널층(131) 및 n형 터널층(133)의 각각과 격자 정합하는 III-V족 반도체로 구성된다. 그리고, 고농도 n형 불순물 함유층(132)에는, III족 원소로서 Ga 및 In이, V족 원소로서 As 및 P가, 각각 포함될 수 있다. 또한, 고농도 n형 불순물 함유층(132)에는, 직접 천이형 화합물 반도체(III-V족 반도체)를 사용하는 것이 바람직하다.
여기서, 고농도 n형 불순물 함유층(132)은 p형 터널층(131)보다도, 막 두께가 얇은 것이 바람직하다. 또한, 고농도 n형 불순물 함유층(132)은 n형 터널층(133)보다도, 막 두께가 얇은 것이 바람직하다.
그리고, 고농도 n형 불순물 함유층(132)에는, n형 불순물이 도프되어 있다. 여기서, 고농도 n형 불순물 함유층(132)은 n형 터널층(133)과 동일한 n형 불순물을 포함하고 있는 것이 바람직하다. 또한, 고농도 n형 불순물 함유층(132)의 n형 불순물의 농도는, n형 터널층(133)의 n형 불순물의 농도보다도 높다. 또한, 고농도 n형 불순물 함유층(132)의 n형 불순물의 농도는, p형 터널층(131)의 p형 불순물의 농도보다도 높다. 그리고, 순방향 전압의 저감을 도모한다는 관점에서 보면, 고농도 n형 불순물 함유층(132)의 n형 불순물의 농도는, 1×1020㎝-3 이상 1×1021㎝-3 이하인 것이 바람직하다.
또한, 여기에서는, p형 터널층(131)과 n형 터널층(133) 사이에, 고농도 n형 불순물 함유층(132)이 존재하는 경우를 예로 들어 설명을 행하였지만, 이것에 한정되지 않는다. 예를 들어 n형 터널층(133) 자신이, 고농도(예를 들어 1×1020㎝-3 이상 1×1021㎝-3 이하)의 n형 불순물을 포함하는 것으로 되어 있어도 된다.
(제2 발광층)
제2 발광부의 일례로서의 제2 발광층(14)은 소위 더블 헤테로 접합 및 양자 웰 구조를 갖고, 통전에 의해 발광하는 층이다. 본 실시 형태에 있어서, 제2 발광층(14)은 제1 발광층(12)과 동일 파장으로 발광한다. 또한, 본 실시 형태에 있어서의 동일 파장은, 예를 들어 제2 발광층(14)의 발광 파장에 있어서의 피크 파장이, 제1 발광층(12)의 발광 파장에 있어서의 피크 파장에 대해, ±10㎚(보다 바람직하게는 ±5㎚)의 범위 내에 있는 것을 말한다. 따라서, 제1 발광층(12) 및 제2 발광층(14)의 각각의 발광 파장의 피크 파장이 완전히 일치할 필요는 없다.
또한, 제1 발광층(12) 및 제2 발광층(14)의 발광 파장에 대해서는, 특별히 제한되는 것은 아니지만, 적색 영역으로부터 근적외 영역의 범위인 것이 바람직하고, 근적외 영역의 범위인 것이 보다 바람직하다.
여기서, 제2 발광층(14)은 제1 발광층(12)과 상이한 구조(재료, 조성, 두께, 불순물 농도 등)를 채용해도 상관없지만, 보다 용이하게, 제2 발광층(14)의 발광 파장을 제1 발광층(12)의 발광 파장에 가깝게 한다는 관점에서 보면, 제2 발광층(14)의 구조를, 제1 발광층(12)의 구조와 공통화하는 것이 바람직하다. 이하에서는, 제2 발광층(14)의 구조를, 제1 발광층(12)의 구조와 공통화한 경우를 예로 들어 설명을 행한다.
본 실시 형태의 제2 발광층(14)은 n형 터널층(133)에 적층되는 제2 n형 클래드층(141)과, 제2 n형 클래드층(141)에 적층되는 제2 활성층(142)과, 제2 활성층(142)에 적층되는 제2 p형 클래드층(143)을 갖고 있다. 또한, 제2 활성층(142)은 복수의 제2 웰층(1421)과 복수의 제2 장벽층(1422)을 교대로 적층한 구조를 갖고 있다.
〔제2 n형 클래드층〕
제2 n형층의 일례로서의 제2 n형 클래드층(141)은 제2 p형 클래드층(143)과 함께, 제2 활성층(142)에 대한 캐리어(정공 및 전자)의 주입 및 가둠을 행하는 층이다. 본 실시 형태의 제2 n형 클래드층(141)은 터널 접합층(13)의 n형 터널층(133)과 격자 정합하는 화합물 반도체(III-V족 반도체)로 구성된다.
여기서, 제2 n형 클래드층(141)은 터널 접합층(13)의 n형 터널층(133)보다도, 막 두께가 두꺼운 것이 바람직하다. 또한, 제2 n형 클래드층(141)은 터널 접합층(13)의 n형 터널층(133)보다도 밴드 갭이 큰 것이 바람직하다.
그리고, 제2 n형 클래드층(141)에는, n형 불순물이 도프되어 있는 것이 바람직하고, n형 불순물을 5×1017 내지 1×1019㎝-3의 농도로 함유하면, 양자 웰 구조를 갖는 제2 활성층(142)에 대한 캐리어 주입 효과를 얻기 쉬워짐과 함께, 제2 n형 클래드층(141) 내에서의 캐리어에 의한 광 흡수를 줄일 수 있다는 점에서 바람직하다. 이때, 제2 n형 클래드층(141)은 터널 접합층(13)의 n형 터널층(133)과 동일한 n형 불순물을 포함하고 있는 것이 바람직하다. 또한, 제2 n형 클래드층(141)의 n형 불순물의 농도는, 터널 접합층(13)의 n형 터널층(133)의 n형 불순물의 농도보다도 낮은 것이 바람직하다. 또한, 제2 n형 클래드층(141)은 제1 n형 클래드층(121)과, 동일 조성으로 하는 것이 바람직하다. 또한, 제2 n형 클래드층(141)은 제1 p형 클래드층(123)과, 포함되는 불순물을 제외하고 동일 조성으로 하는 것이 바람직하다.
〔제2 활성층〕
제2 활성층(142)은 전자 및 정공의 재결합에 의해 발광하는 층이다. 또한, 본 실시 형태의 제2 활성층(142)은 제2 웰층(1421)과 제2 장벽층(1422)을 교대로 중첩한, 소위 다중 양자 웰 구조(MQW)를 갖는 층으로 되어 있다. 또한, 제2 활성층(142)(제2 웰층(1421) 및 제2 장벽층(1422))도, 기본적으로, n형 불순물 및 p형 불순물을 포함하지 않는다. 단, 제조 시에, 제2 n형 클래드층(141)으로부터 n형 불순물이 확산되어 오거나, 제2 p형 클래드층(143)으로부터 p형 불순물이 확산되어 오거나 하는 경우가 있을 수 있다.
{제2 웰층}
웰층의 일례로서의 제2 웰층(1421)은 인접하는 2개의 제2 장벽층(1422) 사이에 끼워지는 층이다. 단, 이 예에 있어서, 도면 중 가장 하측(제2 n형 클래드층(141)측)에 위치하는 제2 웰층(1421)은 제2 n형 클래드층(141)과 제2 장벽층(1422) 사이에 끼워진다. 또한, 이 예에 있어서, 도면 중 가장 상측(제2 p형 클래드층(143)측)에 위치하는 제2 웰층(1421)은 제2 p형 클래드층(143)과 제2 장벽층(1422) 사이에 끼워진다. 따라서, 이 예에 있어서, 제2 웰층(1421)의 층수는, 제2 장벽층(1422)의 층수보다도 1층만 많다. 본 실시 형태의 제2 웰층(1421)은 제2 n형 클래드층(141) 및 제2 p형 클래드층(143)과 격자 정합하는 화합물 반도체(III-V족 반도체)로 구성된다. 그리고, 제2 웰층(1421)에는, (AlxGa1 -x)yIn1-yAszP1-z(0≤x≤0.2, 0.7≤y≤1.0, 0.7≤z≤1.0)를 사용하는 것이 바람직하다. 또한, 제2 웰층(1421)에는, 직접 천이형 화합물 반도체(III-V족 반도체)를 사용하는 것이 바람직하다.
여기서, 제2 웰층(1421)은 제2 n형 클래드층(141) 및 제2 p형 클래드층(143)보다도, 막 두께가 얇은 것이 바람직하다. 또한, 제2 웰층(1421)은 제2 n형 클래드층(141) 및 제2 p형 클래드층(143)보다도, 밴드 갭이 작은 것이 바람직하다. 그리고, 제2 웰층(1421)은 제1 웰층(1221)과 공통의 구성으로 하는 것이 바람직하다.
{제2 장벽층}
장벽층의 일례로서의 제2 장벽층(1422)은 자신에 인접하는 제2 장벽층(1422)과 함께 제2 웰층(1421)을 사이에 끼워 넣는 층이다. 본 실시 형태의 제2 장벽층(1422)은 제2 웰층(1421)과 격자 정합하는 화합물 반도체(III-V족 반도체)로 구성된다. 그리고, 제2 장벽층(1422)에는, AlxGa1 - xAszP1 -z(0≤x≤0.3, 0.7≤z≤1.0)를 사용하는 것이 바람직하다. 또한, 제2 장벽층(1422)에는, 직접 천이형 화합물 반도체(III-V족 반도체)를 사용하는 것이 바람직하다.
여기서, 제2 장벽층(1422)은 제2 n형 클래드층(141) 및 제2 p형 클래드층(143)보다도, 막 두께가 얇은 것이 바람직하다. 또한, 제2 장벽층(1422)은 제2 웰층(1421)보다도, 막 두께가 두꺼운 것이 바람직하다. 또한, 제2 장벽층(1422)은 제2 n형 클래드층(141) 및 제2 p형 클래드층(143)보다도, 밴드 갭이 작은 것이 바람직하다. 또한, 제2 장벽층(1422)은 제2 웰층(1421)보다도, 밴드 갭이 큰 것이 바람직하다. 그리고, 제2 장벽층(1422)은 제1 장벽층(1222)과 공통의 구성으로 하는 것이 바람직하다.
〔제2 p형 클래드층〕
제2 p형층의 일례로서의 제2 p형 클래드층(143)은 제2 n형 클래드층(141)과 함께, 제2 활성층(142)에 대한 캐리어의 주입 및 가둠을 행하는 층이다. 본 실시 형태의 제2 p형 클래드층(143)은 제2 웰층(1421)과 격자 정합하는 화합물 반도체(III-V족 반도체)로 구성된다.
여기서, 제2 p형 클래드층(143)은 제2 n형 클래드층(141)과, 막 두께를 동일하게 하는 것이 바람직하다. 또한, 제2 p형 클래드층(143)은 제2 n형 클래드층(141)과, 밴드 갭을 동일하게 하는 것이 바람직하다.
그리고, 제2 p형 클래드층(143)에는, p형 불순물이 도프되어 있는 것이 바람직하고, p형 불순물을 1×1017 내지 5×1018㎝-3의 농도로 함유하면, 양자 웰 구조를 갖는 제2 활성층(142)에 대한 캐리어 주입 효과를 얻기 쉬워짐과 함께, 제2 p형 클래드층(143) 내에서의 캐리어에 의한 광 흡수를 줄일 수 있다는 점에서 바람직하다. 이때, 제2 p형 클래드층(143)은 제1 p형 클래드층(123)과 동일한 p형 불순물을 포함하고 있는 것이 바람직하다. 또한, 제2 p형 클래드층(143)의 p형 불순물의 농도는, 제2 n형 클래드층(141)의 n형 불순물의 농도보다도 낮게 하는 것이 바람직하다. 또한, 제2 p형 클래드층(143)은 제2 n형 클래드층(141)과, 포함되는 불순물을 제외하고 동일 조성으로 하는 것이 바람직하다.
(p형 콘택트층)
정공을 캐리어로 하는 p형 콘택트층(15)은 도시하지 않은 p 전극(정전극부(20) : 후술하는 도 5 참조)을 형성하기 위한 층이다. 본 실시 형태의 p형 콘택트층(15)은 제2 p형 클래드층(143)과 격자 정합하는 화합물 반도체(III-V족 반도체)로 구성된다.
여기서, p형 콘택트층(15)은 제2 p형 클래드층(143)보다도, 막 두께가 두꺼운 것이 바람직하다. 또한, p형 콘택트층(15)은 제2 p형 클래드층(143)보다도, 밴드 갭이 작은 것이 바람직하다.
그리고, p형 콘택트층(15)에는, p형 불순물이 도프되어 있는 것이 바람직하고, p형 불순물을 5×1017 내지 2×1019㎝-3의 농도로 함유하면, 저항의 상승을 억제할 수 있음과 함께 결정성의 열화를 초래하기 어렵다는 점에서 바람직하다. 또한, p형 콘택트층(15)은 제2 p형 클래드층(143)과 동일한 p형 불순물을 포함하고 있는 것이 바람직하다. 또한, p형 콘택트층(15)의 p형 불순물의 농도는, 제2 p형 클래드층(143)의 p형 불순물의 농도보다도 높게 하는 것이 바람직하다.
<터널 접합층의 구성>
도 2는 도 1에 도시한 터널 접합층(13) 주변의 구조를 설명하기 위한 도면이다. 도 2에 있어서, 상단은 터널 접합층(13)의 층 구성을, 중단은 터널 접합층(13) 내의 불순물의 농도(도펀트 농도) 분포의 제1 예를, 하단은 터널 접합층(13) 내의 불순물의 농도(도펀트 농도) 분포의 제2 예를, 각각 나타내고 있다.
[두께의 관계]
먼저, 도면 중 상단에 도시한 바와 같이, 터널 접합층(13)에 있어서, p형 터널층(131)의 두께를 p형 터널층 두께 ta라 하고, 고농도 n형 불순물 함유층(132)의 두께를 n형 고농도층 두께 tb라 하고, n형 터널층(133)의 두께를 n형 터널층 두께 tc라 하였을 때, 이들은 tb<ta, tb<tc의 관계를 갖고 있는 것이 바람직하다.
[불순물의 농도의 관계]
또한, 도면 중 상단에 도시한 바와 같이, 터널 접합층(13)에 있어서, p형 터널층(131)에는 p형 불순물(도면 중에서는 (p)로 표기)이, 고농도 n형 불순물 함유층(132) 및 n형 터널층(133)에는 각각 n형 불순물(도면 중에서는 (n)으로 표기)이, 각각 첨가되어 있다. 그리고, 도면 중 중단 및 하단에 도시한 바와 같이, 고농도 n형 불순물 함유층(132)에 있어서의 n형 불순물의 농도는, n형 터널층(133)에 있어서의 n형 불순물의 농도보다도 높게 되어 있는 것이 바람직하다. 또한, 도면 중 중단 및 하단에 도시한 바와 같이, p형 터널층(131)에 있어서의 p형 불순물의 농도(도펀트 농도)는, n형 터널층(133)에 있어서의 n형 불순물의 농도(도펀트 농도)보다도 높게 되어 있는 것이 바람직하다.
여기서, 도면 중 중단에 도시한 제1 예와 같이, p형 터널층(131)에 있어서의 p형 불순물의 농도를, 두께 방향에 있어서 거의 일정하게 하고, n형 터널층(133)에 있어서의 n형 불순물의 농도를, 두께 방향에 있어서 거의 일정하게 할 수 있다. 또한, 도면 중 하단에 도시한 제2 예와 같이, p형 터널층(131)에 있어서의 p형 불순물의 농도를, 제1 p형 클래드층(123)과의 경계부보다도 고농도 n형 불순물 함유층(132)과의 경계부에 있어서 높게 하고, n형 터널층(133)에 있어서의 n형 불순물의 농도를, 제2 n형 클래드층(141)과의 경계부보다도 고농도 n형 불순물 함유층(132)과의 경계부에 있어서 높게 할 수 있다.
또한, 도면 중 하단에 도시한 예에서는, p형 터널층(131)에 있어서의 p형 불순물의 농도 및 n형 터널층(133)에 있어서의 n형 불순물의 농도가, 두께 방향에 있어서 직선상으로 변화되도록 되어 있지만, 이것에 한정되는 것은 아니고, 곡선형이어도 되고, 계단형이어도 상관없다.
<반도체층 형성 기판의 제조 방법>
도 3은 도 1에 도시한 반도체층 형성 기판(1)의 제조 방법을 설명하기 위한 흐름도이다. 또한, 본 실시 형태의 반도체층 형성 기판(1)은 MOCVD(Metal Organic Chemical Vapor Deposition)법을 사용하여, 성장 기판(1a) 상에 발광 소자층(10)을 형성함으로써 얻어진다. 단, 이것에 한정되는 것은 아니고, 예를 들어 MBE(Molecular Beam Epitaxy)법을 사용해도 상관없다.
[n형 콘택트층 형성 공정]
먼저, 성장 기판(1a)이 설치된 챔버 내에, 캐리어 가스와, n형 콘택트층(11)을 구성할 각 원소(III족 원소, V족 원소, n형 불순물을 구성하는 원소)의 원료 가스를 공급한다(스텝 10). 스텝 10에서는, 성장 기판(1a) 상에 n형 콘택트층(11)이 적층된다.
[제1 n형 클래드층 형성 공정]
다음에, n형 콘택트층(11)을 적층한 성장 기판(1a)이 설치된 챔버 내에, 계속해서 캐리어 가스를 공급함과 함께, 제1 n형 클래드층(121)을 구성할 각 원소(III족 원소, V족 원소, n형 불순물을 구성하는 원소)의 원료 가스를 공급한다(스텝 20). 스텝 20에서는, n형 콘택트층(11) 상에 제1 n형 클래드층(121)이 적층된다.
[제1 활성층 형성 공정]
계속해서, 제1 n형 클래드층(121)까지를 적층한 성장 기판(1a)이 설치된 챔버 내에, 계속해서 캐리어 가스를 공급함과 함께, 제1 웰층(1221)을 구성하는 각 원소(III족 원소, V족 원소)의 원료 가스와, 제1 장벽층(1222)을 구성할 각 원소(III족 원소, V족 원소)의 원료 가스를, 교대로 공급한다(스텝 30). 스텝 30에서는, 제1 n형 클래드층(121) 상에 제1 웰층(1221)과 제1 장벽층(1222)을 교대로 적층하여 이루어지는 제1 활성층(122)이 형성된다.
[제1 p형 클래드층 형성 공정]
그 다음에, 제1 활성층(122)까지를 적층한 성장 기판(1a)이 설치된 챔버 내에, 계속해서 캐리어 가스를 공급함과 함께, 제1 p형 클래드층(123)을 구성할 각 원소(III족 원소, V족 원소, p형 불순물을 구성하는 원소)의 원료 가스를 공급한다(스텝 40). 스텝 40에서는, 제1 활성층(122) 상에 제1 p형 클래드층(123)이 적층된다.
이상에 의해, n형 콘택트층(11) 상에 제1 발광층(12)이 형성된다.
[p형 터널층 형성 공정]
다음에, 제1 p형 클래드층(123)까지를 적층한 성장 기판(1a)이 설치된 챔버 내에, 계속해서 캐리어 가스를 공급함과 함께, p형 터널층(131)을 구성할 각 원소(III족 원소, V족 원소, p형 불순물을 구성하는 원소)의 원료 가스를 공급한다(스텝 50). 스텝 50에서는, 제1 p형 클래드층(123) 상에 p형 터널층(131)이 적층된다.
[n형 터널층 형성 공정]
계속해서, p형 터널층(131)까지를 적층한 성장 기판(1a)이 설치된 챔버 내에, 계속해서 캐리어 가스를 공급함과 함께, n형 터널층(133)을 구성할 각 원소(III족 원소, V족 원소, n형 불순물을 구성하는 원소)의 원료 가스를 공급한다(스텝 60). 스텝 60에서는, p형 터널층(131) 상에 n형 터널층(133)이 적층된다.
여기서, 본 실시 형태에서는, 스텝 50으로부터 스텝 60으로의 이행 단계에 있어서, 챔버 내에 공급하는 원료 가스 등에 연구를 실시하였다. 이에 의해, p형 터널층(131)과 n형 터널층(133) 사이에, n형 불순물의 농도가 n형 터널층(133)보다도 높은 고농도 n형 불순물 함유층(132)을 형성하는 것이지만, 그 상세에 대해서는 후술한다.
이상에 의해, 제1 발광층(12) 상에 터널 접합층(13)이 형성된다.
[제2 n형 클래드층 형성 공정]
다음에, n형 터널층(133)까지를 적층한 성장 기판(1a)이 설치된 챔버 내에, 계속해서 캐리어 가스를 공급함과 함께, 제2 n형 클래드층(141)을 구성할 각 원소(III족 원소, V족 원소, n형 불순물을 구성하는 원소)의 원료 가스를 공급한다(스텝 70). 스텝 70에서는, n형 터널층(133) 상에 제2 n형 클래드층(141)이 적층된다.
[제2 활성층 형성 공정]
계속해서, 제2 n형 클래드층(141)까지를 적층한 성장 기판(1a)이 설치된 챔버 내에, 계속해서 캐리어 가스를 공급함과 함께, 제2 웰층(1421)을 구성할 각 원소(III족 원소, V족 원소)의 원료 가스와, 제2 장벽층(1422)을 구성하는 각 원소(III족 원소, V족 원소)의 원료 가스를, 교대로 공급한다(스텝 80). 스텝 80에서는, 제2 n형 클래드층(141) 상에 제2 웰층(1421)과 제2 장벽층(1422)을 교대로 적층하여 이루어지는 제2 활성층(142)이 형성된다.
[제2 p형 클래드층 형성 공정]
그 다음에, 제2 활성층(142)까지를 적층한 성장 기판(1a)이 설치된 챔버 내에, 계속해서 캐리어 가스를 공급함과 함께, 제2 p형 클래드층(143)을 구성할 각 원소(III족 원소, V족 원소, p형 불순물을 구성하는 원소)의 원료 가스를 공급한다(스텝 90). 스텝 90에서는, 제2 활성층(142) 상에 제2 p형 클래드층(143)이 적층된다.
이상에 의해, 터널 접합층(13) 상에 제2 발광층(14)이 형성된다.
[p형 콘택트층 형성 공정]
그리고, 제2 p형 클래드층(143)까지를 적층한 성장 기판(1a)이 설치된 챔버 내에, 계속해서 캐리어 가스를 공급함과 함께, p형 콘택트층(15)을 구성할 각 원소(III족 원소, V족 원소, p형 불순물을 구성하는 원소)의 원료 가스를 공급한다(스텝 100). 스텝 100에서는, 제2 p형 클래드층(143) 상에 p형 콘택트층(15)이 적층된다.
이상에 의해, 성장 기판(1a)에, n형 콘택트층(11)과, 제1 발광층(12)과, 터널 접합층(13)과, 제2 발광층(14)과, p형 콘택트층(15)을 이 순서로 적층하여 이루어지는 반도체층 형성 기판(1)이 얻어진다.
<터널 접합층의 제조 방법>
그럼 여기서, 상술한 반도체층 형성 기판(1)의 제조 방법 중 터널 접합층(13)의 제조 방법에 대하여, 보다 상세한 설명을 행한다.
도 4는 터널 접합층(13)의 제조 방법을 설명하기 위한 타이밍 차트이다. 도 4에 있어서, 횡축은 경과 시간(도면에는 「성장 시간」으로 표기)을 나타내고 있다. 또한, 도 4에는, 터널 접합층(13)의 제조에서 실행되는 3개의 공정(제1 공정 내지 제3 공정)과, 각 공정에서 챔버 내에 공급되는 각종 원료 가스의 관계를 도시하고 있다. 여기서, 제1 공정은 도 3의 스텝 50에 대응하고 있고, 제3 공정은 도 3의 스텝 60에 대응하고 있다.
또한, 여기에서는, p형 터널층(131)을 「AlGaAs」로, 고농도 n형 불순물 함유층(132) 및 n형 터널층(133)을 「GaInP」로, p형 불순물을 「C」로, n형 불순물을 「Te」로, 각각 구성하는 경우를 예로 들어 설명을 행한다.
본 실시 형태에서는, 상술한 바와 같이, 터널 접합층(13)이 MOCVD에 의해 형성된다. 또한, 여기에서는, H2(수소)가 캐리어 가스이고, CBr4(테트라브로모메탄)가 C 원료 가스이며, TMG(트리메틸갈륨)가 Ga 원료 가스이고, TMAl(트리메틸알루미늄)이 Al 원료 가스이며, AsH3(아르신)가 As 원료 가스이고, DETe(디에틸텔루륨)가 Te 원료 가스이며, TMIn(트리메틸인듐)이 In 원료 가스이고, PH3(포스핀)가 P 원료 가스인 것으로 하여, 설명을 행한다.
[제1 공정의 전공정]
제1 공정의 전공정, 즉, 도 3에 도시한 스텝 10 내지 스텝 40에 있어서, 챔버 내의 성장 기판(1a)의 온도(기판 온도)는 제1 성장 온도(예를 들어 650℃ 정도)로 설정된다. 그리고, 제1 공정의 전공정(실제로는 스텝 40)의 종료로부터 제1 공정의 개시로의 이행 시에, 기판 온도는, 제1 성장 온도로부터, 제1 성장 온도보다도 100℃ 내지 150℃ 낮은 제2 성장 온도(예를 들어 500℃)로 설정된다. 또한, 제1 공정, 제2 공정 및 제3 공정 모두에 있어서, 기판 온도는 제2 성장 온도로 유지된다.
[제1 공정]
제1 공정에서는, 캐리어 가스와, p형 터널층(131)의 원재료가 될 각종 원료 가스인, C 원료 가스(p형 불순물을 구성하는 원소를 포함함 : 제3 원료 가스에 대응), Ga 원료 가스(III족 원소를 포함함 : 제1 원료 가스에 대응), Al 원료 가스(III족 원소를 포함함 : 제1 원료 가스에 대응), As 원료 가스(V족을 포함함 : 제2 원료 가스에 대응)를 챔버 내에 공급한다.
그리고, 제1 공정은, 제1 공정 개시 시각 t0부터 제1 공정 종료 시각 t1에 이르는 제1 기간 T1에 걸쳐 행해진다.
[제2 공정]
제1 공정에 이어지는 제2 공정에서는, 제1 공정에서 공급하였던, p형 터널층(131)의 원재료가 될 각종 원료 가스의 공급을 모두 정지하고, 캐리어 가스와, Te 원료 가스(n형 불순물을 구성할 원소를 포함함 : 제4 원료 가스에 대응)를 챔버 내에 공급한다.
제2 공정은, 제1 공정 종료 시각(제2 공정 개시 시각) t1로부터 제2 공정 종료 시각 t2에 이르는 제2 기간 T2에 걸쳐 행해진다. 본 실시 형태에 있어서, 제2 기간 T2는 제1 기간 T1보다도 짧은 것이 바람직하다.
[제3 공정]
제2 공정에 이어지는 제3 공정에서는, 캐리어 가스와, 고농도 n형 불순물 함유층(132) 및 n형 터널층(133)의 원재료가 될 각종 원료 가스(Te 원료 가스(n형 불순물을 구성하는 원소를 포함함 : 제4 원료 가스에 대응), Ga 원료 가스(III족 원소를 포함함 : 제5 원료 가스에 대응), In 원료 가스(III족 원소를 포함함 : 제5 원료 가스에 대응), P 원료 가스(V족 원소를 포함함 : 제6 원료 가스에 대응))를 챔버 내에 공급한다.
제3 공정은, 제2 공정 종료 시각(제3 공정 개시 시각) t2로부터 제3 공정 종료 시각 t3에 이르는 제3 기간 T3에 걸쳐 행해진다. 본 실시 형태에 있어서, 제3 기간 T3은 제2 기간 T2보다도 긴 것이 바람직하다.
[제3 공정의 후공정]
제3 공정의 후공정, 즉, 도 3에 도시한 스텝 70 내지 스텝 100에 있어서, 챔버 내의 성장 기판(1a)의 온도(기판 온도)는 제1 성장 온도(예를 들어 650℃ 정도)로 설정된다. 따라서, 제3 공정(실제로는 스텝 60)의 종료로부터 스텝 70의 개시로의 이행 시에, 기판 온도는, 제2 성장 온도로부터, 제2 성장 온도보다도 100℃ 내지 150℃ 높은 제1 성장 온도(예를 들어 650℃)로 재설정된다.
또한, 제1 공정 내지 제3 공정에 있어서, 그 전후(제1 공정의 전공정 및 제3 공정의 후공정)보다도 성장 온도를 저하시키는 것은, 터널 접합층(13)에, 다른 층보다도 다량의 불순물(p형 불순물 혹은 n형 불순물)을 도프하기 위해서이다.
<반도체 발광 소자의 구성>
도 5는 발광 소자층(10)을 포함하는 반도체 발광 소자(2)의 단면 구성을 도시하는 도면이다. 여기서, 도 5로부터 명백해지는 바와 같이, 반도체 발광 소자(2)는 발광 소자층(10)을 포함하는 한편, 발광 소자층(10)과 함께 반도체층 형성 기판(1)을 구성하고 있던 성장 기판(1a)을 포함하고 있지 않다.
이 반도체 발광 소자(2)는 상술한 발광 소자층(10)과, 발광 소자층(10)의 p형 콘택트층(15)에 접속되는 정전극부(20)와, 발광 소자층(10)의 n형 콘택트층(11)에 접속되는 부전극부(30)를 구비하고 있다. 여기서, 정전극부(20)는 발광 소자층(10)에 있어서의 제1 발광층(12) 및 제2 발광층(14)의 p 전극으로서 기능한다. 한편, 부전극부(30)는 발광 소자층(10)에 있어서의 제1 발광층(12) 및 제2 발광층(14)의 n전극으로서 기능한다. 또한, 정전극부(20)는, 추가로 발광 소자층(10)에 있어서의 제1 발광층(12) 및 제2 발광층(14)으로부터 정전극부(20)측으로 출력되는 광을, 부전극부(30)측으로 반사하는 반사막으로서도 기능한다. 여기서, 정전극부(20)는 각 반도체 발광 소자(2)의 도면 중 하측에, 거의 전체면에 걸쳐 형성된다. 이에 반해, 부전극부(30)는 각 반도체 발광 소자(2)의 도면 중 상측에, 일부 영역에 섬 형상으로 형성된다.
[정전극부]
정전극부(20)는 발광 소자층(10)의 p형 콘택트층(15)에 적층되는 p 전극층(21)과, p 전극층(21)에 적층되는 반사층(22)과, 반사층(22)에 적층되는 확산 방지층(23)을 구비하고 있다. 또한, 정전극부(20)는 확산 방지층(23)에 적층되는 접합층(24)과, 접합층(24)에 적층되는 내부 전극층(25)과, 내부 전극층(25)에 적층되는 지지 기판(26)과, 지지 기판(26)에 적층되어 외부로 노출되는 외부 전극층(27)을 더 구비하고 있다.
(p 전극층)
p 전극층(21)은 발광 소자층(10)에 있어서의 제1 발광층(12) 및 제2 발광층(14)에 대해, 면방향으로 전류를 확산시켜 공급하기 위해 형성된다. 그리고, p 전극층(21)은 두께 방향으로 관통하는 복수의 관통 구멍이 형성된 투광층(211)과, 이들 복수의 관통 구멍의 각각을 충전하도록 형성된 복수의 주상 전극층(212)을 갖고 있다.
〔투광층〕
투광층(211)은 절연성을 갖고 있고, 발광 소자층(10)에 있어서의 제1 발광층(12) 및 제2 발광층(14)으로부터 출력되는 광을 투과한다. 그리고, 투광층(211)에는 SiO2 등을 사용할 수 있다.
〔주상 전극층〕
주상 전극층(212)은 도전성을 갖고 있고, 발광 소자층(10)의 p형 콘택트층(15)과 오믹 접촉한다. 그리고, 주상 전극층(212)에는 AuBe 등을 사용할 수 있다.
(반사층)
반사층(22)은 도전성을 갖고 있고, 발광 소자층(10)에 있어서의 제1 발광층(12) 및 제2 발광층(14)으로부터 출력되는 광을 반사한다. 그리고, 반사층(22)에는, AgPdCu(APC) 합금, Au, Cu, Ag, Al, Pt 등의 금속 혹은 이들의 합금 등을 사용할 수 있다.
(확산 방지층)
확산 방지층(23)은 도전성을 갖고 있고, 접합층(24)이나 지지 기판(26) 등에 포함되는 금속이, 반사층(22)측으로 확산되어 반사층(22)과 반응하는 것을 억제하기 위해 형성된다. 그리고, 확산 방지층(23)에는, Ni, Ti, Pt, Cr, Ta, W, Mo 등의 금속을 사용할 수 있고, 또한, 이들로부터 선택된 복수의 금속층을 적층한 구성으로 할 수도 있다.
(접합층)
접합층(24)은 도전성을 갖고 있고, 발광 소자층(10)에 형성된 확산 방지층(23)과, 지지 기판(26)에 형성된 내부 전극층(25)을 접합하기 위해 형성된다. 그리고, 접합층(24)에는, 화학적으로 안정되며, 융점이 낮은 Au계의 공정 금속 등을 사용할 수 있다. 또한, Au계의 공정 금속으로서는, 예를 들어 AuGe, AuSn, AuSi, AuIn 등을 들 수 있다.
(내부 전극층)
내부 전극층(25)은 도전성을 갖고 있고, 접합층(24)과 지지 기판(26)을 전기적으로 접속하기 위해 형성된다. 그리고, 내부 전극층(25)에는, 각종 금속 재료를 사용할 수 있고, 또한, 복수의 금속층을 적층한 구성으로 할 수도 있다.
(지지 기판)
지지 기판(26)은 도전성을 갖고 있고, 반도체층 형성 기판(1)으로부터 성장 기판(1a)을 제거함으로써 얻어지는 발광 소자층(10)을 물리적으로 지지하기 위해 형성된다. 이 예에서는, 발광 소자층(10)(제1 발광층(12) 및 제2 발광층(14))과 지지 기판(26) 사이에 반사층(22)을 형성하고 있기 때문에, 지지 기판(26)으로서, 제1 발광층(12) 및 제2 발광층(14)으로부터 출력되는 광을 흡수하는 재료를 사용할 수도 있다. 그리고, 지지 기판(26)에는, Ge 웨이퍼, Si 웨이퍼, GaAs 웨이퍼, GaP 웨이퍼 등을 사용할 수 있다.
(외부 전극층)
외부 전극층(27)은 도전성을 갖고 있고, 외부에 설치된 배선(도시하지 않음)과 전기적으로 접속하기 위해 형성된다. 그리고, 외부 전극층(27)에는, 각종 금속 재료를 사용할 수 있고, 또한, 복수의 금속층을 적층한 구성으로 할 수도 있다.
[부전극부]
부전극부(30)에는, 각종 금속을 사용할 수 있고, 또한, 복수의 금속층을 적층한 구성으로 할 수도 있다.
<반도체 발광 소자의 제조 방법>
다음에, 도 5에 도시한 반도체 발광 소자(2)의 제조 방법을, 구체예를 들어 설명한다.
도 6은 반도체 발광 소자(2)의 제조 방법을 설명하기 위한 흐름도이다.
[정전극부 형성 공정]
먼저, 성장 기판(1a)과 발광 소자층(10)을 갖는 반도체층 형성 기판(1)의 p형 콘택트층(15) 상에 정전극부(20)를 형성한다(스텝 110). 여기서, 스텝 110의 정전극부 형성 공정은, 이하에 설명하는 복수의 공정(이 예에서는 스텝 111 내지 스텝 117)을 포함하고 있다.
(p 전극층 형성 공정)
스텝 110의 정전극부 형성 공정에서는, 처음에, 발광 소자층(10)의 p형 콘택트층(15) 상에 p 전극층(21)을 형성한다(스텝 111). 단, 스텝 111의 p 전극층 형성 공정에서는, 먼저 투광층(211)을 형성하고(스텝 111a), 계속해서 주상 전극층(212)을 형성한다(스텝 111b).
〔투광층 형성 공정〕
스텝 111a의 투광층 형성 공정에서는, p형 콘택트층(15) 상에 CVD에 의해 SiO2를 전체면에 걸쳐 적층한 후, 주상 전극층(212)의 형성 대상으로 되는 부위에 에칭에 의한 천공 가공을 실시하여, 복수의 관통 구멍을 형성한다. 이때, SiO2의 두께는 0.3㎛ 정도로 한다. 이에 의해, SiO2를 포함하는 투광층(211)이 얻어진다.
〔주상 전극층 형성 공정〕
스텝 111b의 주상 전극층 형성 공정에서는, 투광층(211)에 형성된 복수의 관통 구멍의 각각에, 증착에 의해 AuBe를 충전하여, 복수의 주상 전극층(212)을 형성한다. 이때, AuBe의 두께는 투광층(211)의 두께와 동일하게 한다. 이상에 의해, 투광층(211)과 복수의 주상 전극층(212)을 포함하는 p 전극층(21)이 얻어진다.
(반사층 형성 공정)
다음에, p 전극층(21) 상에 증착에 의해 Au를 적층하여, 반사층(22)을 형성한다(스텝 112). 이때, 반사층(22)의 두께는 0.7㎛ 정도로 한다.
(확산 방지층 형성 공정)
계속해서, 반사층(22) 상에 증착에 의해 Pt 및 Ti를 이 순서로 적층하여, Pt층과 Ti층을 적층하여 이루어지는 확산 방지층(23)을 형성한다(스텝 113). 이때, 확산 방지층(23)의 두께는 0.5㎛ 정도로 한다.
(접합층 형성 공정)
계속해서, 확산 방지층(23) 상에 증착에 의해 AuGe를 적층하여, 접합층(24)을 형성한다(스텝 114). 이때, 접합층(24)의 두께는 1.0㎛ 정도로 한다. 이 시점에서는, 성장 기판(1a)을 포함하는 반도체층 형성 기판(1)의 발광 소자층(10)에 있어서의 p형 콘택트층(15)에는, p 전극층(21), 반사층(22), 확산 방지층(23) 및 접합층(24)이 적층된 상태로 되어 있다. 이하에서는, 반도체층 형성 기판(1)에 p 전극층(21) 내지 접합층(24)을 적층한 것을 『제1 적층체』라 칭한다.
(내부 전극층 형성 공정)
또한, 상기 제1 적층체와는 별도로, Ge 웨이퍼를 포함하는 지지 기판(26)을 준비한다. 그리고, 이 지지 기판(26)의 한쪽 면(표면)에, 증착에 의해 Pt 및 Au를 이 순서로 적층하여, Pt층과 Au층을 적층하여 이루어지는 내부 전극층(25)을 형성한다(스텝 115). 이때, 내부 전극층(25)의 두께는, Pt층은 0.1㎛ 정도, Au층은 0.5㎛ 정도로 한다.
(외부 전극층 형성 공정)
다음에, 상기 지지 기판(26)의 다른 쪽 면(이면)에, 증착에 의해 Pt 및 Au를 이 순서로 적층하여, Pt층과 Au층을 적층하여 이루어지는 외부 전극층(27)을 형성한다(스텝 116). 이때, 외부 전극층(27)의 두께는, Pt층은 0.1㎛ 정도, Au층은 0.5㎛ 정도로 한다. 이 시점에서는, 지지 기판(26)의 표면에는 내부 전극층(25)이, 그 이면에는 외부 전극층(27)이 각각 적층된 상태로 되어 있다. 이하에서는, 지지 기판(26)에 내부 전극층(25) 및 외부 전극층(27)을 적층한 것을, 『제2 적층체』라 칭한다.
(접합 공정)
그 다음에, 상기 제1 적층체에 있어서의 접합층(24)과, 상기 제2 적층체에 있어서의 내부 전극층(25)을 대치 및 접촉시킨 상태에서, 가열 및 가압을 행함으로써, 제1 적층체와 제2 적층체를 접합한다(스텝 117). 이때, 가열 온도는 400℃ 정도로 하고, 가하는 압력은 500kgf 정도로 한다. 이 시점에서는, 성장 기판(1a) 및 발광 소자층(10)을 포함하는 반도체층 형성 기판(1)과, 정전극부(20)가 적층된 상태로 되어 있다. 이하에서는, 반도체층 형성 기판(1)과 정전극부(20)를 적층한 것을, 『제3 적층체』라 칭한다.
이상에 의해, 스텝 110의 정전극부 형성 공정이 완료된다.
[성장 기판 제거 공정]
계속해서, 상기 제3 적층체에 대하여 웨트 에칭을 행함으로써, 반도체층 형성 기판(1)에 있어서의 성장 기판(1a)과 발광 소자층(10)을 분리하여, 제3 적층체로부터 성장 기판(1a)을 제거한다(스텝 120). 이 시점에서는, 발광 소자층(10)과 정전극부(20)가 적층된 상태로 되어 있고, 발광 소자층(10)의 n형 콘택트층(11)이 외부로 노출되어 있다. 이하에서는, 발광 소자층(10)과 정전극부(20)를 적층한 것을, 『제4 적층체』라 칭한다.
[부전극부 형성 공정]
다음에, 상기 제4 적층체에 있어서의 발광 소자층(10)의 n형 콘택트층(11) 상에 복수의 부전극부(30)를 형성한다(스텝 130). 이 예에서는, n형 콘택트층(11) 상에 증착에 의해 AuGe-Ni 합금, Ti 및 Au를 이 순서로 적층하여, AuGe-Ni 합금층, Ti층 및 Au층을 이 순서로 적층하여 이루어지는 부전극부(30)를 얻는다. 이때, 부전극부(30)의 두께는, AuGe-Ni 합금층은 0.5㎛ 정도, Ti층은 0.2㎛ 정도, Au층은 1.0㎛ 정도로 한다. 이 시점에서는, 발광 소자층(10)과 정전극부(20)를 적층하여 이루어지는 제4 적층체 중, 발광 소자층(10)의 n형 콘택트층(11)이 형성되어 있는 면에, 복수의 부전극부(30)가 매트릭스 상에 배치된 상태로 되어 있다. 이하에서는, 발광 소자층(10)에 정전극부(20) 및 복수의 부전극부(30)를 적층한 것을, 『제5 적층체』라 칭한다.
[분할 공정]
마지막으로, 상기 제5 적층체에 대하여 웨트 에칭 및 레이저 조사를 행함으로써, 제5 적층체를 복수의 반도체 발광 소자(2)로 분할한다(스텝 140). 스텝 140의 분할 공정에서는, 각 반도체 발광 소자(2)의 각각에 부전극부(30)가 하나씩 포함되도록, 개편화를 행한다.
이상에 의해, 각각이 발광 소자층(10)과 정전극부(20)와 부전극부(30)를 갖는 반도체 발광 소자(2)가 얻어진다.
<반도체 발광 소자의 발광 동작>
그럼, 이와 같이 하여 얻어진 반도체 발광 소자(2)의 발광 동작에 대하여 설명을 행한다.
반도체 발광 소자(2)의 정전극부(20) 및 부전극부(30)에 순방향 전압을 인가하면, 발광 소자층(10)에는, p형 콘택트층(15)으로부터 n형 콘택트층(11)을 향하는 전류(순방향 전류)가 흐른다. 이때, 본 실시 형태에서는, 제1 발광층(12) 및 제2 발광층(14)을 터널 접합층(13)을 개재하여 접속하고 있기 때문에, 상기 순방향 전류의 흐름이 방해받기 어렵게 되어 있다.
그리고, 제1 발광층(12) 및 제2 발광층(14)의 각각에 순방향 전류가 흐름으로써, 제1 발광층(12) 및 제2 발광층(14)은 동일 파장의 광을 출력한다. 이때, 제1 발광층(12)으로부터는, 주로 n형 콘택트층(11)측(도 5에 있어서 상측)과 터널 접합층(13)측(도 5에 있어서 하측)을 향하여 광이 출력된다. 이에 반해, 제2 발광층(14)으로부터는, 주로 터널 접합층(13)측(도 5에 있어서 상측)과 p형 콘택트층(15)측(도 5에 있어서 하측)을 향하여, 광이 출력된다.
이때, 제1 발광층(12) 및 제2 발광층(14)으로부터, 도 5의 상측으로 출력되는 광은, n형 콘택트층(11)을 거쳐 반도체 발광 소자(2)의 외부로 출력된다(도면 중 화살표 방향 참조). 이에 반해, 제1 발광층(12) 및 제2 발광층(14)으로부터, 도 5의 하측으로 출력되는 광은, 반사층(22)에 의해 반사되어, n형 콘택트층(11)측(도 5에 있어서 상측)을 향한다.
그 동안, 발광 소자층(10)에서는, 제1 발광층(12) 및 제2 발광층(14)으로부터 출력되는 광이, 터널 접합층(13)을 통과하게 된다. 여기서, 본 실시 형태에서는, 터널 접합층(13)에 있어서의 n형 터널층(133)을, P를 포함하는 III-V족 반도체(인화물)로 구성하고 있다. 이 때문에, n형 터널층(133)을 As를 포함하는 III-V족 반도체(비화물)로 구성한 경우와 비교하여, 그 밴드 갭을 크게 하는 것이 가능해진다. 그 결과, 제1 발광층(12) 및 제2 발광층(14)으로부터 출력되는 광이, n형 터널층(133)에서 흡수되기 어려워져, 발광 소자층(10) 나아가서는 반도체 발광 소자(2)의 발광 출력을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 터널 접합층(13)에 있어서의 p형 터널층(131)과 n형 터널층(133)의 경계부에, 고농도 n형 불순물 함유층(132)을 형성하고 있다. 이 때문에, 캐리어의 증가에 수반하여 터널 접합층(13)의 저저항화가 도모되게 되어, 반도체 발광 소자(2)에 있어서의 순방향 전압의 증대를 억제할 수 있다.
또한, 본 실시 형태에서는, 발광 소자층(10)을 제조할 때, 제1 발광층(12) 및 제2 발광층(14)에 대해서는, 성장 온도를 650℃ 내지 700℃로 하는 한편, 터널 접합층(13)에 대해서는, 성장 온도를 상기 온도보다도 100℃ 내지 150℃ 저하시키고 있다. 예를 들어 MOCVD법에 의해 GaInP를 형성하는 경우, GaInP의 PL 피크 에너지(≒밴드 갭)는 성장 온도를 650℃로 한 경우에 최소로 되고, 그 전후에서는 650℃의 경우보다도 커진다. 이 때문에, 터널 접합층(13)을 형성할 때의 성장 온도를 650℃보다도 낮게 함으로써, 제1 발광층(12) 및 제2 발광층(14)으로부터 출력되는 광에 대한 터널 접합층(13)의 투과율을, 보다 높게 할 수 있는 것으로 생각된다.
<기타>
또한, 본 실시 형태에서는, 2개의 발광층(제1 발광층(12) 및 제2 발광층(14))을 하나의 터널 접합층(13)을 개재하여 접속하는 경우를 예로 들어 설명을 행하였지만, 이것에 한정되는 것은 아니다. 예를 들어 3 이상의 발광층과 2 이상의 터널 접합층(13)을 교대로 접속하는 구성으로 해도 된다.
또한, 본 실시 형태에서는, 제1 발광층(12)에 있어서의 제1 활성층(122) 및 제2 발광층(14)에 있어서의 제2 활성층(142)의 각각에 있어서, 소위 다중 양자 웰 구조를 채용했지만, 이것에 한정되는 것은 아니다. 예를 들어, 소위 단일 양자 웰 구조를 채용해도 되고, 단순한 더블 헤테로 접합의 구조를 채용해도 상관없다.
또한, 본 실시 형태에서는, 발광 소자층(10)을 포함하는 반도체 발광 소자(2)로서, 반사층(22)을 구비한 구성을 예로 들어 설명을 행하였지만, 반도체 발광 소자(2)의 구조에 대해서는 적절히 설계 변경해도 상관없다.
또한, 본 실시 형태에서는, 터널 접합층(13)에 있어서의 p형 터널층(131)과 n형 터널층(133) 사이에, 고농도 n형 불순물 함유층(132)을 형성하였지만, 고농도 n형 불순물 함유층(132)은 필수는 아니다. 즉, 터널 접합층(13)은 p형 터널층(131)과 n형 터널층(133)을 직접 적층한 구성이어도 된다.
[실시예]
이하, 실시예에 기초하여 본 발명을 더욱 상세하게 설명한다. 단, 본 발명은 그 요지를 벗어나지 않는 한, 이하의 실시예에 한정되는 것은 아니다.
본 발명자는, 터널 접합층(13)의 구성을 여러가지로 상이하게 한 반도체층 형성 기판(1)의 제작을 행함과 함께, 이들 반도체층 형성 기판(1)으로부터 얻어진 반도체 발광 소자(2)에 관하여, 각종 특성에 관한 평가를 행하였다.
여기서, 표 1은 실시예 1의 반도체층 형성 기판(1)의 제작 조건을 나타내고 있다. 또한, 표 2는 실시예 1 내지 3 및 비교예의 반도체층 형성 기판(1)에 있어서의 터널 접합층의 관계를 나타내고 있다.
Figure 112018047430775-pat00001
Figure 112018047430775-pat00002
<실시예 1의 반도체층 형성 기판>
이제, 표 1을 참조하면서, 실시예 1의 반도체층 형성 기판(1)에 대하여 설명을 행한다.
[성장 기판]
성장 기판(1a)에는, 도펀트로서 n형 불순물인 Si를 첨가한, GaAs 단결정을 포함하는 웨이퍼를 사용하였다. 사용한 웨이퍼의 캐리어 농도는 1.0×1018(/㎤)이었다(표 1에는 「1.0E+18」로 표기. 이하 마찬가지임). 여기서, 성장 기판(1a)에 있어서의 캐리어 농도는, 5.0×1017 내지 2.0×1018(/㎤)의 범위로부터 선택하는 것이 바람직하다. 그리고, 성장 기판(1a)의 두께는 350(㎛)으로 하고, 성장 기판(1a)에 있어서의 결정 성장면의 오프각은 15°로 하였다.
[발광 소자층]
발광 소자층(10)의 구성은 이하와 같다. 또한, 여기에서는, 발광 소자층(10)(보다 구체적으로는 제1 발광층(12) 및 제2 발광층(14))의 발광 파장(설계값)을 810㎚로 하였다.
(n형 콘택트층)
n형 콘택트층(11)에는 AlGaAs를 사용하였다. n형 콘택트층(11)에는, 도펀트로서, n형 불순물인 Te를 5.0×1017(/㎤)의 농도가 되도록 첨가하였다. n형 콘택트층(11)의 두께는 5.00(㎛)으로 하였다.
(제1 발광층)
제1 발광층(12)의 구성은 이하와 같다.
〔제1 n형 클래드층〕
제1 n형 클래드층(121)에는 AlGaAs를 사용하였다. 제1 n형 클래드층(121)에는, 도펀트로서, n형 불순물인 Te를 1.0×1018(/㎤)의 농도가 되도록 첨가하였다. 제1 n형 클래드층(121)의 두께는 0.20(㎛)으로 하였다.
〔제1 활성층〕
제1 활성층(122)의 구성은 이하와 같다. 또한, 여기에서는, 제1 웰층(1221)을 18층으로 하고, 제1 장벽층(1222)을 17층으로 하였다.
{제1 웰층}
제1 웰층(1221)에는 AlGaInAsP를 사용하였다. 제1 웰층(1221)에는 도펀트를 첨가하지 않았다(언도프(표 1에는 「UN」으로 표기. 이하 마찬가지임). 제1 웰층(1221)의 두께는 0.0033(㎛)으로 하였다. 따라서, 모든(18층) 제1 웰층(1221)의 두께의 합계값은 0.0594(㎛)가 된다.
{제1 장벽층}
제1 장벽층(1222)에는 AlGaAsP를 사용하였다. 제1 장벽층(1222)에는, 도펀트를 첨가하지 않았다(언도프). 제1 장벽층(1222)의 두께는 0.007(㎛)로 하였다. 따라서, 모든(17층) 제1 장벽층(1222)의 두께의 합계값은 0.119(㎛)가 된다.
〔제1 p형 클래드층〕
제1 p형 클래드층(123)에는 Al0 . 45Ga0 . 55As(표 1에는 「Al0.45Ga0.55As」로 표기. 이하 마찬가지임)를 사용하였다. 제1 p형 클래드층(123)에는, 도펀트로서, p형 불순물인 C를 8.0×1017(/㎤)의 농도가 되도록 첨가하였다. 제1 p형 클래드층(123)의 두께는 0.20(㎛)으로 하였다.
(터널 접합층)
터널 접합층(13)의 구성은 이하와 같다.
〔p형 터널층〕
p형 터널층(131)에는 Al0 . 25Ga0 . 75As를 사용하였다. p형 터널층(131)에는, 도펀트로서, p형 불순물인 C를 4.0×1019(/㎤)의 농도가 되도록 첨가하였다. p형 터널층(131)의 두께는 0.020(㎛)으로 하였다.
〔n형 터널층〕
n형 터널층(133)에는 Ga0 . 51In0 .49P를 사용하였다. n형 터널층(133)에는, 도펀트로서, n형 불순물인 Te를 2.5×1019(/㎤)의 농도가 되도록 첨가하였다. n형 터널층(133)의 두께는 0.015(㎛)로 하였다.
〔고농도 n형 불순물 함유층〕
실시예 1에서는, 터널 접합층(13)을 도 4에 도시한 수순으로 제작하였다. 이 때문에, 표 1에는 기재하고 있지 않지만, p형 터널층(131)과 n형 터널층(133) 사이에는, n형 터널층(133)보다도 n형 불순물인 Te를 많이 포함하는 고농도 n형 불순물 함유층(132)이 존재한다(상세는 후술함).
(제2 발광층)
제2 발광층(14)의 구성은 이하와 같다. 또한, 여기에서는, 제2 발광층(14)에 있어서의 각 층의 구성을, 기본적으로, 상기 제1 발광층(12)과 공통으로 하였다.
〔제2 n형 클래드층〕
제2 n형 클래드층(141)에는, Al0 . 45Ga0 . 55As를 사용하였다. 제2 n형 클래드층(141)에는, 도펀트로서, n형 불순물인 Te를 1.0×1018(/㎤)의 농도가 되도록 첨가하였다. 제2 n형 클래드층(141)의 두께는 0.20(㎛)으로 하였다.
〔제2 활성층〕
제2 활성층(142)의 구성은 이하와 같다. 또한, 여기에서는, 제2 웰층(1421)을 18층으로 하고, 제2 장벽층(1422)을 17층으로 하였다.
{제2 웰층}
제2 웰층(1421)에는 AlGaInAsP를 사용하였다. 제2 웰층(1421)에는, 도펀트를 첨가하지 않았다(언도프). 제2 웰층(1421)의 두께는 0.0033(㎛)으로 하였다. 따라서, 모든(18층) 제2 웰층(1421)의 두께의 합계값은 0.0594(㎛)가 된다.
{제2 장벽층}
제2 장벽층(1422)에는 AlGaAsP를 사용하였다. 제2 장벽층(1422)에는, 도펀트를 첨가하지 않았다(언도프). 제2 장벽층(1422)의 두께는 0.007(㎛)로 하였다. 따라서, 모든(17층) 제2 장벽층(1422)의 두께의 합계값은 0.119(㎛)가 된다.
〔제2 p형 클래드층〕
제2 p형 클래드층(143)에는 AlGaAs를 사용하였다. 제2 p형 클래드층(143)에는, 도펀트로서, p형 불순물인 C를 8.0×1017(/㎤)의 농도가 되도록 첨가하였다. 제2 p형 클래드층(143)의 두께는 0.20(㎛)으로 하였다.
(p형 콘택트층)
p형 콘택트층(15)에는 AlGaAs를 사용하였다. p형 콘택트층(15)에는, 도펀트로서 p형 불순물인 C를 3.0×1018(/㎤)의 농도가 되도록 첨가하였다. p형 콘택트층(15)의 두께는 3.50(㎛)으로 하였다.
<각 실시예 및 비교예의 반도체층 형성 기판의 관계>
계속해서, 표 2를 참조하면서, 각 실시예(실시예 1 내지 3) 및 비교예의 반도체층 형성 기판(1)에 있어서의 터널 접합층(13)의 관계(공통점 및 상위점)에 대하여 설명을 행한다. 여기서, 표 2는 p형 터널층(131)을 구성하는 재료와, n형 터널층(133)을 구성하는 재료와, 고농도 n형 불순물 함유층(132)의 유무와, p형 터널층(131) 및 n형 터널층(133)의 각각에 있어서의 불순물 농도의 분포 상태를 나타내고 있다.
처음에, p형 터널층(131)을 구성하는 재료에 대하여 설명을 행한다. 실시예 1 내지 3 및 비교예에서는 p형 터널층(131)을 AlGaAs로 구성하고 있다.
다음에, n형 터널층(133)을 구성하는 재료에 대하여 설명을 행한다. 실시예 1 내지 3에서는, n형 터널층(133)을 GaInP로 구성하고 있다. 이에 반해, 비교예에서는, n형 터널층(133)을 AlGaAs로 구성하고 있다.
계속해서, 고농도 n형 불순물 함유층(132)의 유무에 대하여 설명을 행한다. 실시예 1, 2 및 비교예에서는, 고농도 n형 불순물 함유층(132)을 형성하고 있다(「있음」으로 기재). 이에 반해, 실시예 3에서는, 고농도 n형 불순물 함유층(132)을 형성하고 있지 않다(「없음」으로 기재).
마지막으로, p형 터널층(131) 및 n형 터널층(133)의 각각에 있어서의 불순물 농도의 분포 상태에 대하여 설명을 행한다. 실시예 1, 3 및 비교예에서는, p형 터널층(131) 및 n형 터널층(133)의 각각에 있어서의 불순물 농도를 일정하게(도 2의 중단(제1 예) 참조) 하고 있다. 이에 반해, 실시예 2에서는, p형 터널층(131) 및 n형 터널층(133)의 각각에 있어서의 불순물 농도를 경사지게(도 2의 하단(제2 예) 참조) 하고 있다.
따라서, 실시예 1과 비교예는, n형 터널층(133)의 구성 재료가 상이하다. 또한, 실시예 1과 실시예 2는, p형 터널층(131) 및 n형 터널층(133)의 각각에 있어서의 불순물 농도의 분포 상태가 상이하다. 또한 실시예 1과 실시예 3은, 고농도 n형 불순물 함유층(132)의 유무가 상이하다.
<반도체 발광 소자>
이와 같이 하여 얻어진 실시예 1 내지 3 및 비교예의 반도체층 형성 기판(1)을 출발 재료로 하고, 도 6에 도시한 제조 방법을 사용하여, 반도체 발광 소자(2)를 제작하였다. 그리고, 얻어진 각 반도체 발광 소자(2)에 대하여 각종 평가를 행하였다.
<n형 터널층을 구성하는 재료에 의한 차이>
도 7은 실시예 1 및 비교예의 반도체 발광 소자(2)의 순방향 전류 IF와 발광 출력 Po의 관계를 도시하고 있다. 도 7에 있어서, 횡축은 순방향 전류 IF(mA)이고, 종축은 발광 출력 Po(mW)이다.
도 7로부터, 실시예 1의 반도체 발광 소자(2)는 비교예의 반도체 발광 소자(2)에 비해, 발광 출력 Po가 10％ 정도 향상되었음을 알 수 있다. 또한, 도시는 하지 않았지만, 실시예 2 및 실시예 3의 각 반도체 발광 소자(2)도, 비교예의 반도체 발광 소자(2)와 비교하여, 발광 출력 Po가 향상되었다.
이상으로부터, 터널 접합층(13)에 있어서의 n형 터널층(133)을, 비소화물(AlGaAs)이 아니라 인화물(GaInP)로 구성함으로써, 발광 출력 Po가 향상됨을 이해할 수 있다.
<불순물 농도의 분포 상태에 의한 차이>
도 8은 실시예 1, 2의 반도체 발광 소자(2)의 발광 출력 Po 및 순방향 전압 VF의 관계를 도시하고 있다. 여기서, 발광 출력 Po 및 순방향 전압 VF는, 순방향 전류 IF를 100(mA)으로 한 경우의 값이다.
도 8로부터, 실시예 2의 반도체 발광 소자(2)는 실시예 1의 반도체 발광 소자(2)에 비해, 순방향 전압 VF가 저하되었음을 알 수 있다. 단, 실시예 2의 반도체 발광 소자(2)는, 실시예 1의 반도체 발광 소자(2)에 비해, 발광 출력 Po가 조금 저하되었음을 알 수 있다.
이상으로부터, 터널 접합층(13)에 있어서의 p형 터널층(131) 및 n형 터널층(133)의 각각에 있어서의 불순물 농도의 분포 상태를 경사지게 함으로써, 순방향 전압 VF가 저하되는 것이 이해된다.
<고농도 n형 불순물 함유층의 유무에 의한 차이>
도 9의 (a)는 실시예 1의 터널 접합층(13)의 TEM 사진이며, 도 9의 (b)는 실시예 3의 터널 접합층(13)의 TEM 사진이다.
도 9의 (a)에 도시한 바와 같이, 실시예 1에서는, 터널 접합층(13)을 구성하는 p형 터널층(131)과 n형 터널층(133) 사이에, 별개의 층 즉 고농도 n형 불순물 함유층(132)이 존재하고 있는 것으로 생각된다. 이에 반해, 도 9의 (b)에 도시한 바와 같이, 실시예 3에서는, 터널 접합층(13)을 구성하는 p형 터널층(131)과 n형 터널층(133)이 직접 대치하고 있는 것처럼 보이기 때문에, 고농도 n형 불순물 함유층(132)은 존재하지 않는 것으로 생각된다.
도 11은 실시예 1, 3의 터널 접합층(13)의 2차 이온 질량 분석(SIMS : Secondary Ion Mass Spectrometry)의 결과를 도시하는 도면이다. 여기에서는, CAMECA사제의 IMS 7f-Auto를 사용하고, 대상으로 되는 시료를 깎으면서 분석하는 D-SIMS(다이내믹 모드)에서 측정을 행하였다. 도 11에 있어서, 횡축은 깊이(㎚)이고, 종축은 n형 불순물(여기서는 Te)의 농도(atoms/㎤)이다. 여기서, 도 11에는, 터널 접합층(13)의 전후에 존재하는, 제1 p형 클래드층(123) 및 제2 n형 클래드층(141)의 분석 결과도 아울러 도시하고 있다. 그리고, 도 11에는, 깊이로부터 유추되는 제1 p형 클래드층(123), p형 터널층(131), n형 터널층(133) 및 제2 n형 클래드층(141)의 위치 관계도 도시하고 있다. 단, 이것은 어디까지나 어림이며, 실제의 위치 관계는 약간의 어긋남이 존재할 수 있다.
실시예 1의 경우, n형 불순물의 농도의 최댓값은 1.6×1020(atoms/㎤)이었다. 한편, 실시예 3의 경우, n형 불순물의 농도의 최댓값은 3.0×1019(atoms/㎤)이었다. 즉, n형 불순물의 농도의 최댓값이, 실시예 1에서는 1020오더로 된 것에 비해, 실시예 3에서는 1019오더로 되었다.
도 10은 실시예 1, 3의 반도체 발광 소자(2)의 순방향 전압 VF의 관계를 도시하고 있다. 여기서, 순방향 전압 VF는, 도 8에 도시한 예와 마찬가지로, 순방향 전류 IF를 100(mA)으로 한 경우의 값이다.
도 10으로부터, 실시예 1의 반도체 발광 소자(2)는 실시예 3의 반도체 발광 소자(2)에 비해, 순방향 전압 VF가 저하되었음을 알 수 있다.
이상으로부터, p형 터널층 형성 공정(스텝 50(제1 공정))과 n형 터널층 형성 공정(스텝 60(제3 공정)) 사이에, III족 원료 가스 및 V족 원료 가스의 공급을 정지하면서 n형 불순물 원료 가스를 공급하는 공정(제2 공정)을 설정함으로써, 순방향 전압 VF가 저하되는 것을 이해할 수 있다. 또한, 터널 접합층(13)에 고농도 n형 불순물 함유층(132)을 형성함으로써, 순방향 전압 VF가 저하되는 것을 이해할 수 있다.
1 : 반도체층 형성 기판
1a : 성장 기판
10 : 발광 소자층
11 : n형 콘택트층
12 : 제1 발광층
121 : 제1 n형 클래드층
122 : 제1 활성층
1221 : 제1 웰층
1222 : 제1 장벽층
123 : 제1 p형 클래드층
13 : 터널 접합층
131 : p형 터널층
132 : 고농도 n형 불순물 함유층
133 : n형 터널층
14 : 제2 발광층
141 : 제2 n형 클래드층
142 : 제2 활성층
1421 : 제2 웰층
1422 : 제2 장벽층
143 : 제2 p형 클래드층
15 : p형 콘택트층
20 : 정전극부
21 : p 전극층
211 : 투광층
212 : 주상 도전층
22 : 반사층
23 : 확산 방지층
24 : 접합층
25 : 내부 전극층
26 : 지지 기판
27 : 외부 전극층
30 : 부전극부

Claims (18)

  1. 화합물 반도체와 p형 불순물을 포함하는 제1 p형층과, 화합물 반도체와 n형 불순물을 포함하는 제1 n형층과, 화합물 반도체를 포함함과 함께 당해 제1 p형층과 당해 제1 n형층 사이에 끼워진 제1 활성층을 갖는 제1 발광부와,
    화합물 반도체와 p형 불순물을 포함하는 제2 p형층과, 화합물 반도체와 n형 불순물을 포함하는 제2 n형층과, 화합물 반도체를 포함함과 함께 당해 제2 p형층과 당해 제2 n형층 사이에 끼워진 제2 활성층을 갖고, 상기 제1 발광부와 동일 파장으로 발광하는 제2 발광부와,
    AlxGa1 - xAs(0≤x≤0.3)와 p형 불순물을 포함하고, 상기 제1 p형층에 대치하는 제3 p형층과, (AlxGa1 -x)yIn1 - yP(0≤x≤0.2, 0.4≤y≤0.6)와 n형 불순물을 포함하고, 상기 제2 n형층에 대치하는 제3 n형층을 갖고, 상기 제1 발광부와 상기 제2 발광부 사이에 끼워짐과 함께 당해 제3 p형층과 당해 제3 n형층으로 터널 접합을 형성하는 터널 접합부
    를 구비한 발광 다이오드.
  2. 제1항에 있어서,
    상기 터널 접합부는, 상기 제3 p형층과 상기 제3 n형층의 경계부에 형성되며, n형 불순물을 당해 제3 n형층보다도 높은 농도로 포함하는 고농도 n형 불순물 함유층을 더 갖고 있는 것을 특징으로 하는 발광 다이오드.
  3. 제2항에 있어서,
    상기 고농도 n형 불순물 함유층은, 상기 제3 n형층 및 상기 제3 p형층보다도 얇은 것을 특징으로 하는 발광 다이오드.
  4. 제2항 또는 제3항에 있어서,
    상기 고농도 n형 불순물 함유층에 있어서의 n형 불순물의 농도가, 1×1020㎝-3 이상 1×1021㎝-3 이하인 것을 특징으로 하는 발광 다이오드.
  5. 제1항에 있어서,
    상기 제3 n형층에 있어서의 n형 불순물의 농도는, 상기 제2 n형층과 대치하는 측보다도 상기 제3 p형층과 대치하는 측이 높은 것을 특징으로 하는 발광 다이오드.
  6. 제1항에 있어서,
    상기 제3 p형층에 있어서의 p형 불순물의 농도는, 상기 제1 p형층과 대치하는 측보다도 상기 제3 n형층과 대치하는 측이 높은 것을 특징으로 하는 발광 다이오드.
  7. 제1항에 있어서,
    상기 제1 활성층 및 상기 제2 활성층은, 모두, 웰층과 장벽층을 포함하는 단일 양자 웰 구조 또는 다중 양자 웰 구조를 갖고 있고,
    상기 웰층은, (AlxGa1 -x)yIn1 - yAszP1 -z(0≤x≤0.2, 0.7≤y≤1.0, 0.7≤z≤1.0)로 구성되고,
    상기 장벽층은, AlxGa1 - xAszP1 -z(0≤x≤0.3, 0.7≤z≤1.0)로 구성되는 것을 특징으로 하는 발광 다이오드.
  8. 제1항에 있어서,
    상기 제1 p형층, 상기 제2 p형층 및 상기 제3 p형층은 p형 불순물로서 각각 C를 포함하고 있고,
    상기 제1 n형층, 상기 제2 n형층 및 상기 제3 n형층은 n형 불순물로서 각각 Te를 포함하고 있는 것을 특징으로 하는 발광 다이오드.
  9. Al, Ga 및 As와 p형 불순물을 포함하는 제1 p형층과, Al, Ga 및 As와 n형 불순물을 포함하는 제1 n형층과, III-V족 반도체를 포함함과 함께 당해 제1 p형층과 당해 제1 n형층 사이에 끼워진 제1 활성층을 갖는 제1 발광부와,
    Al, Ga 및 As와 p형 불순물을 포함하는 제2 p형층과, Al, Ga 및 As와 n형 불순물을 포함하는 제2 n형층과, III-V족 반도체를 포함함과 함께 당해 제2 p형층과 당해 제2 n형층 사이에 끼워진 제2 활성층을 갖고, 상기 제1 발광부와 동일 파장으로 발광하는 제2 발광부와,
    Ga 및 As와 p형 불순물을 포함하고, 상기 제1 p형층에 대치하는 제3 p형층과, Ga, In 및 P와 n형 불순물을 포함하고, 상기 제2 n형층에 대치하는 제3 n형층을 갖고, 상기 제1 발광부와 상기 제2 발광부 사이에 끼워짐과 함께 당해 제3 p형층과 당해 제3 n형층으로 터널 접합을 형성하는 터널 접합부
    를 구비한 발광 다이오드.
  10. 제9항에 있어서,
    상기 제3 n형층은, 상기 제3 p형층보다도 밴드 갭이 큰 것을 특징으로 하는 발광 다이오드.
  11. 제9항 또는 제10항에 있어서,
    상기 제1 p형층 및 상기 제2 n형층은, 불순물을 제외하고 공통의 조성을 갖는 것을 특징으로 하는 발광 다이오드.
  12. 제9항에 있어서,
    상기 제3 p형층 및 상기 제3 n형층은, 각각이 직접 천이형 반도체로 구성되는 것을 특징으로 하는 발광 다이오드.
  13. 제9항에 있어서,
    상기 제3 n형층에 있어서의 n형 불순물의 농도가, 1×1020㎝-3 이상 1×1021㎝-3 이하인 것을 특징으로 하는 발광 다이오드.
  14. 유기 기상 성장법을 사용한 터널 접합층의 제조 방법이며,
    상기 터널 접합층의 적층 대상으로 되는 화합물 반도체층에 대해, III족 원소를 포함하는 제1 원료 가스와, V족 원소를 포함하는 제2 원료 가스와, 제1 도전형 도펀트를 포함하는 제3 원료 가스를 공급하는 제1 공정과,
    상기 제1 원료 가스, 상기 제2 원료 가스 및 상기 제3 원료 가스의 공급을 정지하고, 상기 제1 도전형과는 역의 제2 도전형을 나타내는 도펀트를 포함하는 제4 원료 가스를 공급하는 제2 공정과,
    상기 제4 원료 가스의 공급을 계속함과 함께, III족 원소를 포함하는 제5 원료 가스와, V족 원소를 포함하는 제6 원료 가스를 더 공급하는 제3 공정
    을 갖는 터널 접합층의 제조 방법.
  15. 제14항에 있어서
    상기 제1 원료 가스는, III족 원소로서 Al 및 Ga를 포함하고,
    상기 제2 원료 가스는, V족 원소로서 As를 포함하고,
    상기 제3 원료 가스는, 제1 도전형 도펀트로서 C를 포함하고,
    상기 제4 원료 가스는, 제2 도전형 도펀트로서 Te를 포함하고,
    상기 제5 원료 가스는, III족 원소로서 Ga 및 In을 포함하고,
    상기 제6 원료 가스는, V족 원소로서 P를 포함하는 것을 특징으로 하는 터널 접합층의 제조 방법.
  16. 제14항 또는 제15항에 있어서,
    상기 터널 접합층의 적층 대상으로 되는 화합물 반도체층은, Al, Ga 및 As를 포함하고 있는 것을 특징으로 하는 터널 접합층의 제조 방법.
  17. 제14항에 있어서,
    상기 제1 공정에서는, 상기 제3 원료 가스의 유량을 시간의 경과와 함께 증대시키고,
    상기 제3 공정에서는, 상기 제4 원료 가스의 유량을 시간의 경과와 함께 감소시키는 것을 특징으로 하는 터널 접합층의 제조 방법.
  18. 제14항에 있어서,
    상기 제1 공정을 개시하기 전에, 상기 터널 접합층의 적층 대상의 온도를 상기 화합물 반도체층의 성장 온도보다도 100℃ 내지 150℃ 저하시키고, 상기 제3 공정이 종료된 후에, 당해 터널 접합층이 형성된 당해 적층 대상의 온도를 100℃ 내지 150℃ 상승시키는 것을 특징으로 하는 터널 접합층의 제조 방법.
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