TWI611517B - 基於矽／碳材料之ｐｍｏｓ與ｎｍｏｓ電晶體的性能提升 - Google Patents

基於矽／碳材料之ｐｍｏｓ與ｎｍｏｓ電晶體的性能提升 Download PDF

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TWI611517B
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瓦西利歐斯 帕帕蓋吉歐
畢林達 哈恩諾
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Abstract

一種矽/鍺材料和矽/碳材料可以根據適當的製造狀況提供於不同導電類型之電晶體，而不會不當地增加整體的製程複雜度。再者，於形成對應之應變半導體合金之前可以透過孔穴之暴露表面區域提供適當的植入物種，由此額外地提供增強之整體電晶體性能。於其他的實施例中矽/碳材料可以形成於P通道電晶體和N通道電晶體中，同時於P通道電晶體中，可以藉由應力記憶技術而過度補償對應之拉伸應變成分。於是，碳物種之有利的效果，譬如增強P通道電晶體之整體摻雜劑分佈，可以結合有效的應變成分，同時可以達成提升之整體製程一致性。

Description

基於矽/碳材料之PMOS與NMOS電晶體的性能提升
一般而言，本揭示發明係關於積體電路，而尤係關於藉由使用埋置之應變誘發材料形成具有應變之通道區之不同的電晶體類型，以提升於該通道區中電荷載體遷移率。
由於在給定的晶片面積上能夠提供越來越多之功能，因此積體電路已發現可以廣泛地應用於許多的領域。積體電路由譬如電晶體之極多的個別電路組件所組成，其中數百萬個或者甚至數億個個別的電晶體可以設置於複雜的裝置上。一般而言，目前正在實行複數種之製程技術，其中對於譬如微處理器、儲存器晶片等複雜的電路，CMOS技術由於鑑於操作速度和/或電力消耗和/或成本效率之優越的特性，目前是最有前景的方法。使用CMOS技術製造複雜的積體電路期間，數百萬個電晶體，亦即，N通道電晶體和P通道電晶體形成在包含結晶半導體層之基板上。MOS電晶體，無論考慮到是N通道電晶體還是P通道電晶體，皆包括通稱的PN接面，該PN接面由高度摻雜之汲極 和源極區域與配置於汲極和源極區域間之相反摻雜之通道區域之介面所形成。該通道區域之導電率，亦即，導電通道之驅動電流能力，由形成靠近於該通道區域並藉由薄的絕緣層與該通道區域分離之閘極電極所控制。在由於施加了適當的控制電壓至該閘極電極而形成導電通道時，通道區域之導電率係取決於摻雜劑濃度、電荷載體之遷移率、和對於通道區域在電晶體寬度方向之給定延伸而言係取決於該源極汲極區域之間之距離(亦稱之為通道長度)。於是，通道長度之減少，和與其關聯之通道電阻之減少，係使得通道長度為用來達成積體電路之操作速度之增加的主要設計準則。
然而，連續地微縮電晶體尺寸，涉及複數個與其關聯之問題，該等問題必須被解決以便不會不當地抵銷了藉由穩定地減少MOS電晶體之通道長度所獲得的優點。於此方面之一個主要問題是提升的光學微影術(photolithography)和蝕刻策略之研發要能可靠和可重製地創造關鍵尺寸之電路元件(譬如電晶體之閘極電極)以用於新的裝置世代。而且，於該汲極和源極區域中需要於垂直方向和於側方向之高度精密之摻雜劑分佈(dopant profile)，以在提供所希望之通道可控制性之同時，提供低薄片電阻率和接觸電阻率。
關鍵尺寸(亦即，電晶體之閘極長度)之連續尺寸減少需要相關於上述製程步驟之高度複雜之製程技術的調適(adaptation)並可能需要其新的發展。因此，已經提出藉由針對給定之通道長度增加通道區域中之電荷載體遷移率從 而提升電晶體元件之通道導電率，由此提供達成下述性能改善之潛力，其中該性能改善同等於前進至未來技術節點，同時避免或者至少延後關聯於裝置微縮之許多的上述製程調適。用來增加電荷載體遷移率之一個有效的機制為於通道區域中之晶格結構之修正，例如藉由於通道區域之附近創造拉伸(tensile)或壓縮(compressive)應力以於通道區域中產生對應之應變，該應變造成分別對電子和電洞的修正遷移率。舉例而言，於具有標準(100)表面方位之通道區域中創造拉伸應變可以增加電子之遷移率，該增加之電子遷移率轉而可以直接轉變成導電率之對應增加。另一方面，於通道區域中之壓縮應變可以增加電洞之遷移率，藉此提供增強P型電晶體之性能之潛力。將應力或應變工程引入積體電路製造中為進一步裝置世代極有前景之方法，因為，例如，應變矽可以視為“新”類型之半導體材料，該材料可以製造快速有效的半導體裝置而不需要昂貴的半導體材料，同時仍然可以使用許多已建立完善的製造技術。
於一種方法，藉由在電晶體之汲極和源極區域中形成應變之矽/鍺(germanium)層而提升PMOS電晶體之電洞遷移率，其中該壓縮應變之汲極和源極區域在鄰接之矽通道區域創造單軸應變(uniaxial strain)。欲達此目的，PMOS電晶體之汲極和源極區域被選擇性地凹入(recessed)，同時遮罩(mask)該NMOS電晶體，以及後續地藉由磊晶生長將該矽/鍺層選擇性地形成在該PMOS電晶體中。於是，譬如蝕刻製程、適當的蝕刻與生長遮罩之形成和選擇性的磊晶生 長技術之複雜的製造步驟必須加入CMOS製程流程中。
於其他的方法，矽/碳材料可以使用於NMOS電晶體以創造所希望之晶格錯置(mismatch)，尤其是在NMOS電晶體之通道區域中，而該晶格錯置經常可以藉由將碳離子植入於汲極和源極區域中而完成。然而，根據矽/碳合金而對不同導電率類型之電晶體達到之性能增益也許導致甚至更複雜之製造流程，如用來形成各自應變層之各種步驟也許必須適當地整合於複雜的製造流程中，此情況也許導致較期望者為較不明顯的性能增益。
本揭示發明係關於各種的方法和裝置，其能夠避免或者至少減少一個或多個上述問題之影響。
下文提出本發明之簡單概述，以便提供本發明某些態樣之基本了解。此概述並非本發明之廣泛的詳盡綜論。其無意用來驗證本發明之關鍵或重要元件，或用來描繪本發明之範籌。其唯一的目是以簡化形式呈現本申請專利範圍標的之某些概念作為稍後更詳細說明之引言。
一般而言，本揭示發明係關於技術和半導體裝置，其能夠製造埋置於汲極和源極區域之不同應變之半導體材料，其中至少可被使用之半導體合金具有較矽之自然晶格常數為低之自然晶格常數。舉例而言，揭示於本文中之一些例示態樣中，可以使用矽/碳合金結合另外的半導體合金(譬如矽/鍺合金)，以提供對於不同導電率類型之電晶體之不同類型之應變，同時仍然提供有效的製造策略，例如關 於形成對應之半導體合金之前使用適合的蝕刻終止和間隔件(spacer)層和/或加入適當的植入物種。因此，能利用各不同的半導體合金之優點，同時相較於通常可能使用單一的應變誘發半導體合金之習知的策略，不會不當地增加額外的製程複雜度。揭示於本文中之其他例示態樣中，譬如矽/碳之半導體材料(其一般可以使用來提升N通道電晶體之特性)亦可以結合精密的應力記憶技術而提供於P通道電晶體中，藉此獲得於P通道電晶體中所希望類型之應變，同時由於在P通道電晶體之汲極和源極區域中碳物種之正面效果，而使得能夠提升整體的製造效率和電晶體性能的額外增益。
本文中所揭示之一種例示方法係關於在第一導電類型之第一電晶體和第二導電類型之第二電晶體中形成應變半導體材料。該方法包括在第一電晶體之第一閘極電極結構和第二電晶體之第二閘極電極結構上方形成層堆疊，其中該第一和第二閘極電極結構包括各自的蓋層，和其中該層堆疊包括間隔件層和形成在該間隔件層上方之蝕刻終止層。該方法另外包括藉由使用蝕刻終止層而在該第二電晶體上方形成遮罩，和於該第一閘極電極結構處從該間隔件層形成第一間隔件元件。而且，第一孔穴根據該第一間隔件元件形成在第一電晶體之汲極和源極區域，以及第一應變半導體材料形成在該第一孔穴中。該方法復包括根據從該間隔件層形成之第二間隔件元件形成第二孔穴於該第二電晶體之汲極和源極區域中。最後，該方法包括形成第二 應變半導體材料於該第二孔穴中，其中該第一和第二應變半導體材料具有不同的材料成分。
本文中所揭示之另一例示方法包括形成鄰接第一電晶體之第一閘極電極結構的第一孔穴，和鄰接第二電晶體之第二閘極電極結構的第二孔穴，其中該第一和第二電晶體為不同的導電類型。該方法復包括形成半導體材料於該第一和第二孔穴中，其中該半導體材料具有第一類型之應變。此外，於該第一電晶體中，於該半導體材料中選擇性地創造晶格損害以形成實質上鬆弛之半導體材料。再者，該方法包括重新結晶該實質上鬆弛之半導體材料於一應變狀態，該應變狀態對應於與該第一類型應變相反之第二類型應變。
本文中所揭示之一個例示半導體裝置包括第一電晶體，該第一電晶體包括於汲極和源極區域中之矽/碳合金，其中該第一電晶體包括呈現有沿著通道長度方向之第一應變成分之通道區域。該半導體裝置復包括第二電晶體，該第二電晶體包括於其汲極和源極區域中之矽/碳合金，其中該第二電晶體包括呈現有沿著通道長度方向之第二應變成分之通道區域，其中該第一和第二應變成分為相反類型。
100、200‧‧‧半導體裝置
101、201‧‧‧基板
102、202‧‧‧埋置之絕緣層
103、203‧‧‧半導體層
103N、203N‧‧‧孔穴
103P、203P‧‧‧孔穴(凹部)
104‧‧‧層堆疊
104A‧‧‧第一層或間隔件層
104B‧‧‧第二層或蝕刻終止層
104R‧‧‧間隔件
104S‧‧‧側壁間隔件
105‧‧‧遮罩
106‧‧‧蝕刻序列(蝕刻製程)
107、112、207‧‧‧蝕刻製程
108‧‧‧植入製程
108A、113A‧‧‧植入物種
109、209‧‧‧選擇性的磊晶生長製程
110‧‧‧蝕刻環境
111‧‧‧遮罩
113‧‧‧植入製程或序列
114‧‧‧沉積環境(生長製程)
115‧‧‧保護層
116、117‧‧‧應變誘發介電層
150P、250P‧‧‧第一電晶體
150N、250N‧‧‧第二電晶體
151、251‧‧‧閘極電極結構
151A、251A‧‧‧閘極電極材料
151B、251B‧‧‧閘極絕緣層
151C、251C‧‧‧蓋層
152、252‧‧‧通道區域
153P、153N‧‧‧應變之半導體材料
154、254‧‧‧汲極和源極區域
154P、254P‧‧‧PN接面
155、255‧‧‧金屬矽化物區
156、256‧‧‧間隔件結構
156A、156B‧‧‧間隔件元件
204‧‧‧間隔件層
204S‧‧‧間隔件
208‧‧‧離子轟擊
210‧‧‧遮罩
218‧‧‧應力誘發材料層
219‧‧‧退火製程
252C‧‧‧壓縮應力成分
252T‧‧‧拉伸應變成分
253‧‧‧半導體合金(應變誘發材料)
253P‧‧‧鬆弛的材料
藉由參照以上敘述結合隨附圖式可了解本發明，其中相似之元件符號識別相似之元件，且其中：第1a至1k圖示意地顯示依照例示之實施例，包含不同導電類型之電晶體之半導體裝置於各種製造階段之剖面 圖，其中可以根據複雜的製造流程，包含提升之遮罩狀況、可能與加入之摻雜劑物種、非摻雜物種結合等，設置不同類型之應變半導體材料，用來提升整體電晶體之特性；以及第2a至2h圖示意地顯示依照另外例示之實施例，於藉由使用共同半導體合金形成具有不同應變成分之電晶體元件之各種製造階段期間半導體裝置之剖面圖。
以下將說明本發明之各種範例實施例。為求簡明，本說明書並未說明真實實行例之所有特點。當然應了解在發展任何此種真實的實施例中，須作出多個針對實行例之決定以達到開發者特定的目標，譬如符合系統相關以及商業相關之限制，該些限制將隨著各個實行例而變化。另外，將了解到雖然該發展努力可能複雜且費時，但是對於熟悉該項技藝者在了解本發明之揭露內容後其僅為慣常的程序。
現將參考附圖來說明本發明。各種結構、系統和裝置以示意方式繪示於各圖式中僅為了解釋之目的，以便不會由熟習此項技術者已熟知之細節模糊了本發明內容。不過，仍包含附圖以說明與解釋本發明用來說明的實例。應以熟悉該項技藝者所認定之意義來了解本文中的字彙與詞。本文前後一致使用的術語以及詞彙並無暗示特別的定義，該特別的定義係指與熟悉該項技藝者認知之普通慣用的定義所不同之定義。如果一個術語或詞彙具有特別定義， 亦即非為熟悉該項技藝者所了解之義意時，在本說明書中將會以定義方式直接且明確地提供其特別的定義。
一般而言，本揭示發明係關於製造技術和相關半導體裝置，於該半導體裝置中不同導電率類型之場效電晶體可以容置應變半導體材料於汲極和/或源極區域以便提供所希望之應變大小和/或類型於這些電晶體之對應通道區域中。為了此目的，於一些例示實施例中，可以根據適當的製造狀況使用不同的半導體合金，譬如矽/鍺和矽/碳，其中可以藉由使用包含間隔件層和蝕刻終止層之適當設計的層堆疊而將該二種材料埋置入對應電晶體之汲極和源極區域。再者，可以在藉由磊晶生長技術形成各別的應變半導體材料之前藉由加入任何所希望類型之植入物種，譬如摻雜劑、非摻雜(non-doping)物種等，而提升對於至少一種類型之電晶體之整體電晶體性能。於此情況，可以根據額外的植入物種而提升汲極和源極區域之電子特性，而因為可於生長應變半導體材料之前實施植入製程，故可以加入該植入物種而不會產生額外的植入誘發性損害(implantation-induced damage)。結果，對於N通道電晶體而言，由於經特定地最佳化之摻雜劑分佈，故可以獲得減少之源極/汲極接面電阻(junction resistance)。再者，由於對應之PN接面存在有較高漏電流，故可減少於絕緣體上載矽(silicon-on-insulator，SOI)電晶體中之浮置主體效應(floating body effect)，因此其可以減少於SOI電晶體之主體區域中之電荷載體累積。亦可以在實際形成應變半導體 材料之前藉由加入適當的植入物種而完成PN接面特性之對應調整。此外，由於在N通道電晶體之汲極和源極區域中埋置之矽/碳合金，而可以提升電子遷移率。同樣情況，於P通道電晶體中，由於矽/鍺材料之較低之本質電阻率(intrinsic resistivity)而可以獲得減少之源極和汲極電阻，以及亦可以調整穿過PN接面之漏電流至適當的高值，依於整體的電晶體特性而定，由此亦減少電荷載體累積於SOI電晶體中。最後，由埋置之矽/鍺合金所引起之於通道區域中增加之電洞遷移率可以額外地對整體提升之裝置性能有所助益。再者，因為二種應變誘發半導體材料可以於適當早期製造階段加入，因此額外的應變誘發機制可以施行至整體製造流程中而實質上不需要額外的製程步驟。舉例而言，可以設置應變誘發間隔件元件和/或應變誘發介電蓋層以便於至少一種類型之電晶體中進一步提升應變。
於本文中所揭示之其他例示實施例中，可以使用高度有效的製造順序將矽/碳材料加入不同導電率類型之電晶體中，其中亦可以使用額外的應變誘發機制於例如P通道電晶體中，以過度補償(over compensate)矽/碳材料之任何的負面影響，同時利用碳在用作為擴散干擾物種之特性，如此可以於P通道電晶體中提供提升準確度之摻雜劑分佈。結果，結合P通道電晶體之汲極和源極區域之提升之電子特性與過度補償之應變成分，可以達成P通道電晶體之明顯強化，其中，對於SOI架構而言，亦可以達成減少之浮置主體效應，同時由於埋置之矽/碳合金，N通道電晶 體可以呈現減少之汲極/源極接面電阻以及通道區域中之增加之電子遷移率。而且，於此情況，由於碳物種之存在，可以藉由提供增加漏電流之PN接面而減少電荷載體累積於SOI N通道電晶體之浮置主體中。
第1a圖示意地顯示半導體裝置100之剖面圖，該半導體裝置100於早期製造階段可以包括第一電晶體150P和第二電晶體150N。該半導體裝置100可以包括基板101，該基板101表示可以用來在其上形成半導體層103(譬如矽基層)之任何適當的載體材料，可以藉由對於該第一和第二電晶體150P、150N產生特定類型之應變而局部地調適該半導體層103之電子特性。半導體層103可以表示矽基層，亦即，包含明顯矽含量之半導體材料，其中可以存有譬如鍺、碳、摻雜劑物種等之其他成分。再者，於所示實施例中，埋置之絕緣層102可以定位於基板101和半導體層103之間，藉此定義SOI架構，其中應該了解到，於裝置100之其他裝置區域，依於整體裝置需求可以提供塊體組構(bulk configuration)。應該注意的是，本文中所揭示之原理可以非常有利於SOI架構，這是因為可以提供有效的應變誘發機制結合額外的措施用來減少電荷載體累積之故，如此可以一般性地改進SOI電晶體關於浮置主體效應和遲滯效應(hysteresis)(亦即，依據對應電晶體元件之“切換歷史(switching history)”之臨限(threshold)變化)之性能。於其他例示實施例中，本文中揭示之原理亦可有利地應用於塊體組構(亦即半導體層103之厚度可以大於待形成於電晶體 150P、150N中之汲極和源極區域之深度之組構)。
再者，可以根據譬如淺溝槽隔離(shallow trench isolation)(未顯示)之適當的隔離結構而定義於半導體層103中之適當的主動區域，該隔離結構亦可以設置於電晶體150P、150N之間。再者，電晶體150P、150N可以包括閘極電極結構151，該閘極電極結構151於此製造階段可以包括形成在閘極絕緣層151B上之電極材料151A，該閘極絕緣層151B分離電極材料151A與通道區域152。閘極電極材料151A可以表示任何適當的材料，譬如多晶矽(polysilicon)等，甚至，該閘極電極材料151A可在後來的製造階段由提升導電率之材料所取代，依於全部的製程和裝置需求而定。同樣情況，閘極絕緣層151B可以由任何適當的介電材料組成，譬如基於二氧化矽(silicon dioxide)之材料、氮化矽(silicon nitride)、氧氮化矽(silicon oxynitride)、高k介電材料(譬如氧化铪(hafnium oxide)、氧化鋯(zirconium oxide)等)。再者，閘極電極結構151可以包含蓋層151C，該蓋層151C可以由氮化矽等組成。再者，半導體裝置100可以包括形成在電晶體150P、150N之上之層堆疊104，以及於所示實施例中，可以包括第一層或者間隔件層104A，在該第一層或者間隔件層104A之上可設有第二層或者蝕刻終止層104B。於一個例示實施例中，間隔件層104A可以由氮化矽組成，而該蝕刻終止層104B可以由二氧化矽組成。於是，於所示實施例中，間隔件層104A和蓋層151C可以由具有與後續的蝕刻製程有相似特性之材料組成，而使得 於共同蝕刻序列期間可以去除這些成分。再者，蝕刻終止層104B於蝕刻製程期間可以具有足夠提供所希望之蝕刻終止能力之厚度，用於在該電晶體150N之上局部地設置蝕刻和生長遮罩。舉例而言，蝕刻終止層104B當以二氧化矽材料形式設置時，可以具有大約20至50nm或者甚至更多之厚度。換言之，間隔件層104A能夠以高度共形(conformal)之方式以適當的厚度設置，以便於用來於稍後製造階段在半導體層103中形成孔穴之蝕刻製程期間調整所希望之偏移(offset)。舉例而言，間隔件層104A之厚度於精密的應用中可以有大約1至20nm的範圍，其中閘極長度(亦即，於第1a圖中閘極電極材料151A之水平延伸)可以約為50nm和更少，譬如30nm和更少。然而，應該了解到，如果於進一步的製程期間需要增加的偏移，則可以選擇增加的厚度。
可以根據下列之製程形成如第1a圖中所示之半導體裝置100。於形成各自的隔離結構(未顯示)並且定義用於半導體層103中電晶體150P、150N之對應之基本摻雜劑分佈之後，可以藉由已建立完善之技術(可以包含氧化作用和/或閘極介電材料之沉積並接著進行閘極電極材料151A和蓋層151C之材料之沉積)形成閘極電極結構151。可以藉由精密的光學微影術和蝕刻技術而圖案化對應之材料堆疊。其次，例如使用熱活化化學氣相沉積(CVD)技術，例如藉由沉積間隔件層104A而形成堆疊104，其中，如果需要，可以藉由氧化作用形成薄氧化物層於閘極電極材料 151A和半導體層103之暴露區域上。其後，可以藉由例如CVD等形成蝕刻終止層104B，其中可以選擇蝕刻終止層104B之材料密度和厚度而使得可以獲得所希望之蝕刻終止能力。其後，可以例如藉由電漿輔助CVD、熱活化CVD等，沉積遮罩材料(未顯示)，該遮罩材料接著藉由光學微影術和適當選擇之蝕刻技術而被圖案化。
第1b圖示意地顯示具有遮罩105之半導體裝置100，該遮罩105覆蓋第二電晶體150N，同時暴露第一電晶體150P，亦即，曝露形成於其上的層堆疊104。於一個例示實施例中，遮罩105可以表示硬遮罩，例如由氮化矽和任何其他適當的材料組成，其可以被選擇性地蝕刻至蝕刻終止層104B。於其他的例示實施例中，任何其他適當的材料，譬如抗蝕材料，可以被選擇性地形成於第二電晶體150N之上，以及可以被用來圖案化第一電晶體150P中的層堆疊104。
第1c圖示意地顯示於蝕刻序列106期間之半導體裝置100，該蝕刻序列106可以包括用來選擇性地去除蝕刻終止層104B之第一蝕刻步驟，該第一蝕刻步驟可以根據已建立完善之蝕刻技術(例如藉由使用氫氟酸(Hydrofluoric acid,HF))完成，其後可以實施非等向性(anisotropic)的蝕刻步驟，以相對於半導體層103之材料選擇性地蝕刻間隔件層104A，同時於其他情況，可以設置薄氧化層(未顯示)用作為非等向性的蝕刻製程期間之蝕刻終止材料。因此，於蝕刻製程106後，可以形成側壁間隔件104S於閘極電極結構 151之側壁上，其中間隔件104S之寬度由間隔件層104A之初始層厚度和蝕刻序列106之狀況而定。於所示實施例中，若間隔件層104A和遮罩105由具有相似蝕刻性質之材料所組成，或者實質上由相同的材料所組成，則某種程度之材料腐蝕亦也許發生於遮罩105中，如由虛線所示。於其他例示實施例中，至少於用來選擇性的去除第一電晶體150P上方之蝕刻終止層104B之序列106之初次蝕刻步驟期間，遮罩105可以表示抗蝕材料。其後，如果需要，可以去除抗蝕遮罩(resist mask)，以及可以根據選擇性的蝕刻配方而實施序列106之非等向性的蝕刻步驟，其中該蝕刻終止層104B可以保護在第二電晶體150N上方之層104A之剩餘部分。
第1d圖示意地顯示半導體裝置100於進一步前進之製造階段，其中可以實施另一蝕刻製程107以獲得鄰接於第一電晶體150P之半導體層103中之閘極電極結構151之凹部或孔穴103P。可以根據已建立完善之蝕刻配方(譬如等向性的配方、非等向性的配方、或者他們的組合)，依於孔穴103P所希望之形狀和大小而實施蝕刻製程107。舉例而言，相對於可用來形成孔穴103P之氮化矽材料、氧化物材料等可以使用複數種蝕刻化學作用而選擇性地去除矽材料。於蝕刻製程107期間，可以選擇各自的製程參數，譬如電漿功率、壓力、用來控制水平去除率之聚合物(polymer)材料之類型和數量等，以便能夠獲得所希望形狀之孔穴103P。舉例而言，可以藉由間隔件104S之寬度而實質上決 定孔穴103P離通道區域152之偏移(offset)。若希望或多或少明顯程度之底蝕刻(under-etching)，則依於孔穴103P所希望之整體的大小和形狀而定，可以例如從蝕刻製程107之開始或者於製程之某一階段，適當地選擇製程參數和/或蝕刻化學作用。於所示實施例中，遮罩105可以保護形成在第二電晶體150N之上之層堆疊104。於其他情況，遮罩105若設置為抗蝕材料等，而也許於較早的製造階段已經被去除，而於此情況中，蝕刻終止層104B可以可靠地保護間隔件層104A。
於一些例示實施例中，於蝕刻製程107之後和去除遮罩105之前或之後，可以實施一個或多個植入製程108而透過孔穴103P之暴露表面部分加入一種或多種植入物種108A。舉例而言，一個或多個植入製程108可以包括根據非0之傾斜角而實施之一個或多個步驟，該非0之傾斜角係理解為相對於半導體層103或者埋置之絕緣層102之法線為非0之角度。結果，可以加入任何所希望之植入物種，其中可以藉由一個或多個植入製程108之製程參數(譬如能量、劑量、傾斜角度、植入物種的類型等)控制植入物種108A之位置。於一些例示實施例中，植入物種108A可以包括摻雜劑物種，該摻雜劑物種例如為根據要填滿於孔穴103P之受應變半導體材料(strained semiconductor material)，而用於相對於在稍後製造階段將被形成之汲極和源極區域而反向摻雜(counter-doping)層103之材料。再者，於其他的例示實施例中，植入物種108A可以包括用來定義汲極 和源極區域之至少一部分(譬如延伸區域)之摻雜劑，以避免於提供受應變半導體材料於孔穴103P中後的稍後的製造階段之額外的植入步驟。於其他的例示實施例中，各自的汲極和源極延伸區域可以已於早期的製造階段形成，例如依於其初始的層厚度可以在沉積間隔件層104A之前或者之後形成。又於其他的例示實施例中，植入物種108A可以包括對應的成分，譬如氮、碳等，該等對應的成分可以導致對應之摻雜劑物種(譬如硼)之減少的擴散活性，其中，該對應之摻雜劑物種可以於稍後的製造階段提供。以此種方式，最終獲得之汲極和源極區域之PN接面可以根據植入物種108A之一個或多個成分而以提升之準確度來定義。而且，亦可以根據植入物種108A調整穿過仍待形成之PN接面之漏電流之程度，由此使得電晶體150P相關於浮置主體效應能夠有高度有效穩定度之臨限電壓。於植入製程108期間，可以藉由間隔件104S和蓋層151C抑制或者至少縮減不適當地將植入物種108A加入閘極電極材料151A中之情形。於遮罩105已於較早的製造階段去除的其他的實施例中，可以減少製程108之傾斜植入步驟期間對應之遮蔽效應(shadowing effect)。
第1e圖示意地顯示於選擇性的磊晶生長製程109期間之半導體裝置100，可以根據已建立完善之製程配方實施該選擇性的磊晶生長109，以便選擇性地沉積半導體合金於孔穴103P之暴露表面(第1d圖)，同時實質地避免顯著材料沉積於介電表面區域。舉例而言，於生長製程109期 間，矽/鍺可以用所希望的鍺含量沉積，而使得當在矽層103上生長時，可以獲得應變狀態，該應變狀態之大小可以依於鍺之含量而決定。舉例而言，約15至35原子百分比之鍺可以加入於矽/鍺合金中以便形成受應變之半導體材料153P。應該了解到，於其他的例示實施例中，除了鍺之外還可額外地使用相較於矽具有較大之共價半徑(covalent radius)之其他的原子物種(譬如錫)，或者可使用該等原子物種而替代鍺，而該原子物種亦可以加入於材料153P中。於此情況，可以加入明顯減少含量之非矽材料，同時仍然提供材料153P相對於層103之環繞模板材料之所希望之自然晶格常數之差。於一些例示實施例中，於生長製程109期間，摻雜劑物種(譬如硼)亦可以加入於材料153P中，而使得可以避免或者至少可以減少其他的植入製程的植入劑量，由此亦維持材料153P之植入誘發性損害於低水準。其後，可以藉由去除遮罩105而繼續進一步之製程。去除遮罩105可以藉由已建立完善之選擇性蝕刻配方完成，例如使用熱磷酸(hot phosphoric acid)，藉此當遮罩105由氮化矽組成時有效地去除遮罩105，並選擇性地至蝕刻終止層104B，同時亦去除電晶體150P中之間隔件104S和蓋層151C。
第1f圖示意地顯示於上述製程序列後之半導體裝置100。而且，裝置100暴露於設計用來選擇性地移除暴露之蝕刻終止層104B之蝕刻環境110，同時維持間隔件層104A。為了此目的，可以使用已建立完善之選擇性蝕刻配方(例如根據氫氟酸(hydrofluoric acid，HF))。其後，可以 實施其他的蝕刻製程以便非等向性地蝕刻暴露之間隔件層104A，如亦參照蝕刻製程106(第1c圖)之說明。
第1g圖示意地顯示於上述製程序列後並且具有遮罩111覆蓋第一電晶體150P之半導體裝置100，同時第二電晶體150N具有閘極電極結構151，且由於先前實施之非等向性蝕刻製程，該閘極電極結構151現在包括間隔件元件104R。遮罩111可以由氮化矽或者可以與進一步製程相容之任何其他的材料組成。
第1h圖示意地顯示於蝕刻製程112期間之半導體裝置100，該蝕刻製程112可以根據與蝕刻製程107(第1d圖)相似的製程參數而實施。也就是說，蝕刻製程112之製程參數和蝕刻化學作用可以依照鄰接閘極電極結構151所創造之孔穴103N之所希望之大小和形狀而選擇，其中間隔件104R保護其側壁，並且亦定義孔穴103N相對於通道區域152之偏移(offset)，相似於上述當參照第一電晶體150P之討論。結果，孔穴103N之大小和形狀可以獨立於對應之孔穴103P(第1d圖)之大小和形狀而調整。再者，於一些例示實施例中，可以實施植入製程或序列113以加入一種或多種植入物種113A而穿過孔穴103N之暴露表面。而且，於此情況，植入製程113可以包含一個或多個具有非0傾斜角之植入步驟，以便適當地定位該一種或多種植入物種113A。舉例而言，可以形成反摻雜區(counter-doped region)，可以加入摻雜劑物種或者可以加入譬如為碳、氮等形式之非摻雜物種之任何其他的植入物種，以調整整體 的電子特性(例如由漏電流等之觀點來看)，如前面參考電晶體150P所亦討論者，其中應該了解到，由於電晶體150N和150P不同的導電率類型，關於植入參數和植入物種，植入製程113可以不同於對應的製程108(第1d圖)。
第1i圖示意地顯示於設計用來沉積受應變之半導體材料153N之進一步選擇性磊晶生長製程114期間之半導體裝置100。於另一個例示實施例中，半導體材料153N可以包括矽/碳合金，該矽/碳合金具有少於矽之晶格常數之自然常數，藉此以受拉伸應變之狀態生長，其可以因此導致於鄰接通道區域152中之拉伸應變。舉例而言，適當含量之碳材料可以加入於沉積環境114之矽材料中，例如一個至數個原子百分比，依於所希望之拉伸應力程度和要形成於第二電晶體150N中之汲極和源極區之其他的電子特性而定。再者，如前面所表示者，適當的摻雜劑物種(亦即，N型物種)可以於生長製程114期間加入於材料153N中，以便避免另外的植入製程或者至少減少於後續的植入製程期間之離子轟擊的程度，其中，該等植入製程係用來定義用於第二電晶體150N之最後所希望之摻雜劑分佈。於選擇性的磊晶生長製程114之後，為了去除遮罩111和間隔件104R和蓋層151C，可以實施例如根據熱磷酸等之蝕刻製程。
第1j圖示意地顯示於上述製程序列後之半導體裝置100。此處，於裝置100之進一步製程之前可以暴露二個電晶體150P、150N之閘極電極結構151，同時，於其他的實 施例中，如由虛線所示，在實施完成電晶體150P、150N之額外的製程之前，可以設置譬如二氧化矽層等之保護層115。
第1k圖示意地顯示於更進一步前進之製造階段之半導體裝置100。如所例示，汲極和源極區域154可以形成為鄰接於通道區域152，其中汲極和源極區域154可以包括至少一部分之個別的受應變之半導體材料153P、153N。也就是說，依於裝置需求，受應變之半導體材料153P、153N如所示可以完全定位於汲極和源極區域154內，該情況可以藉由加入高濃度之對應摻雜劑物種和實施用來起始摻雜劑物種之擴散的退火製程而完成。於其他情況，PN接面154P之一部分可以延伸穿過受應變之半導體材料，至少於電晶體150P、150N其中之一。應該了解到，如前面參照植入製程108(第1d圖)和113(第1h圖)所討論的，可以呈現額外的植入物種108A和/或110A，以便調整整體的電晶體特性(例如鑑於PN接面154P之漏電流)、摻雜梯度(例如藉由減少摻雜劑物種(譬如硼)之整體擴散率)，如此因而可以導致摻雜劑物種之提升的局限度(confinement)，以及造成用於電晶體150P(其可以表示P通道電晶體)之汲極和源極區域154之提升的局限度。
再者，半導體裝置100可以包括形成鄰接閘極電極材料151A之間隔件結構156，其中間隔件結構156可以包括複數個個別的間隔件元件156A、156B，依於整體的製程和裝置需求而定。舉例而言，至少於電晶體150P、150N其 中之一之汲極和源極區域154可以根據額外的植入製程而調整，於此植入製程期間對應之間隔件元件156A、156B可以用作為植入遮罩。於其他的例示實施例中，於分別形成受應變之半導體材料153P、153N之後可以實質上避免額外的植入製程，由此亦維持於這些材料中之晶格損害於低的水準。於此情況，可以設置間隔件結構156用作為以自行對準(self-aligned)方式形成金屬矽化物區155之遮罩。於一些例示實施例中，間隔件結構156可以包括高本質應力水準，其適於用來增強電晶體150P、150N其中之一者之性能。舉例而言，間隔件結構156可以具有高拉伸應力水準，藉此提供電晶體150N於通道區域152中額外的應變。另一方面，於電晶體150P中內部應力水準之負面影響可以藉由譬如應變誘發介電層116和117之額外的應力誘發機制而被過度補償，其中，該應變誘發介電層116和117可以被分別設置成具有高度內部拉伸應力和壓縮應力。舉例而言，依於電漿輔助CVD技術之對應製程參數而定，氮化矽可以用高度內部應力水準沉積。例如，對於拉伸氮化矽材料而言可以獲得達1GPa和更高之應力水準，同時對於壓縮應力氮化矽材料而言可以達成達2GPa和更高之應力水準。結果，藉由於層117中提供高度內部壓縮應力水準，可以補償於電晶體150P中間隔件結構156之任何拉伸內部應力。於其他的例示實施例中，當也許希望於電晶體150P中有另外顯著的性能增益時，可以建立在間隔件結構156中壓縮應力水準。
可以根據下列的製程形成如第1k圖中所示之半導體裝置100。可以例如藉由離子植入形成淺汲極和源極延伸區域(未顯示)而形成汲極和源極區域154，其中材料153P、153N之植入誘發性損害可以較不明顯。於其他情況，如前面之討論，在分別生長材料153P、153N之前，對應之延伸區域也許已經形成。如果需要，可以實施進一步之植入製程以加入額外的摻雜劑物種，和/或於用於材料153P、153N之生長製程期間已經加入對應之摻雜劑物種。再者，可以實施適當的退火製程，以便建立用於汲極和源極區域154之所希望之摻雜劑分佈，其中對應之摻雜劑物種113A(第1h圖)、108A(第1d圖)也可以使得最終獲得的電子特性能夠更準確地被控制。其後，可以依照已建立完善的技術形成金屬矽化物區155，其中間隔件結構156可以使用為矽化作用遮罩。接著，可以沉積層116和117(其中該等層之一者或二者如以上之說明可以具有高本質應力水準)，其可以根據各自之圖案化體系(regine)而達成，於該圖案化體系中，可以沉積層116和117之其中之一，並且可以接著從電晶體150P、150N其中之一的上方去除，接著沉積另一個層116和117，並且從電晶體150P、150N之另一者去除該沉積。
結果，可以根據選擇的磊晶生長技術形成應變之半導體材料153P、153N，其中可以使用適當的遮罩和蝕刻終止層(譬如層104A、104B(第1a圖))，並可能結合加入之適當植入物種，譬如物種113A(第1h圖)、108A(第1d圖)，並 且可以提供增強之電子特性和應變狀況，亦如前面的說明。
參照第2a至2h圖，將說明下述實施例，其中可以提供相較於矽有減少的自然晶格常數之受應變半導體材料於不同導電率類型之電晶體中，以獲得二種類型電晶體之性能提升。
第2a圖示意地顯示半導體裝置200，該半導體裝置200包括基板201、埋置之絕緣層202和半導體層203。再者，不同導電率類型之第一電晶體250P和第二電晶體250N之閘極電極結構251形成在半導體層203之上。該閘極電極結構251可以包括閘極電極材料251A、閘極絕緣層251B、和蓋層251C。關於目前所說明之組件，應用與前面參照半導體裝置100說明相同的準則。再者，間隔件層204形成在閘極電極結構251上，其中間隔件層204可以具有適當的厚度用來於稍後的製造階段調整待形成於層203中之孔穴之偏移。可以根據與前面參照裝置100描述之相同之製程技術形成如第2a圖中所示之半導體裝置200。
第2b圖示意地顯示具有形成在閘極電極結構251之側壁上之間隔件元件204S之半導體裝置200，該半導體裝置200如前面之說明可以根據已建立完善之蝕刻技術完成，其中，如果需要，可以例如藉由氧化閘極電極材料251A和半導體層203之暴露表面部分而設置例如為二氧化矽形式之薄蝕刻終止襯墊(未顯示)。
第2c圖示意地顯示於進一步前進之製造階段之半導體裝置200。如所例示，裝置200暴露於用來分別於電晶 體250P、250N中形成孔穴203P和203N之蝕刻製程207之蝕刻環境。可以根據已建立完善之蝕刻化學作用實施蝕刻製程207，該蝕刻化學作用呈現關於間隔件204S和蓋層251C之材料之適度的高選擇性，以便不會不當地去除閘極電極材料251A之材料。因為蝕刻製程207可以同時針對電晶體250P、250N實施，因此由於沒有蝕刻遮罩而能夠通常提升整體的製程一致性。結果，可以提升例如關於對應孔穴203P和203N之深度之遍及基板的均勻性。而且，可以避免用於個別地提供孔穴203P和203N之任何額外的光學微影術步驟。於一些例示實施例中，如第2a圖中所示從裝置200開始，用來定義間隔件204S和形成孔穴203P和203N之製程順序可以實施成原位製程(in situ process)(亦即，於相同的處理室中)，同時於共同蝕刻製程之各種階段期間適當地調適蝕刻化學作用。於蝕刻製程207後，裝置200可以準備供應變誘發半導體材料之沉積，該沉積可以包括各自的清洗製程等。
第2d圖示意地顯示於選擇性的磊晶生長製程209期間之半導體裝置200，該選擇性的磊晶生長製程209可以設計成沉積半導體合金253(例如以矽/碳合金之形式)，該半導體合金253可以生長在具有拉伸應變水準之層203之矽基模板材料上。關於製程209之對應之製程參數，應用如前面參照半導體裝置100所說明之相似之準則。應該了解到，於選擇性的磊晶生長製程209期間，由於缺少延伸之遮罩區域而亦可以提升整體的製程一致性，其中於該延伸 之遮罩區域也許不希望沉積材料253。再者，因為對應之汲極和源極區域可能需要不同類型之摻雜劑物種分別用於電晶體250P、250N，因此材料253也許被沉積成實質上非摻雜狀態。於是，拉伸應變成分可以於電晶體250P、250N之通道區域252中被誘發，其中該拉伸應變成分252T可朝向通道長度方向，也就是說，朝第2d圖中之水平方向。
第2e圖示意地顯示於進一步前進之製造階段之半導體裝置200。如所示，裝置200可以暴露於離子轟擊208中，其中可以藉由適當的遮罩210(譬如抗蝕遮罩)而遮罩第二電晶體250N，同時暴露電晶體250P。於一些例示實施例中，如所示，在形成遮罩210之前，也許已經去除了間隔件204S和蓋層251C，同時，於其他情況，仍將由間隔件204S和蓋層251C包覆閘極電極結構251(未顯示)。於離子轟擊208期間維持蓋層251C可以減少對應之物種穿透入閘極電極材料251A中(如果該穿透被視為不適當)。於所示實施例中，離子轟擊208可以在去除間隔件204S去除下實施，其中，如果希望，減少寬度之偏移間隔件(未顯示)可以設置在閘極電極材料251A之側壁上。結果，於離子轟擊208期間，半導體層203和先前生長之半導體合金253之部分之結晶結構也許被嚴重損壞或者非晶化(amorphized)。為了此目的，可以使用任何適當的植入物種，譬如氙(xenon)、鍺、矽、氪(krypton)等。應該了解到，可以根據已建立完善的模擬程序、實驗等，而迅速地決定用於轟擊208之適當之植入參數。結果，可以鬆弛材料253，由此形 成實質鬆弛之半導體合金253P。此外，依於對應之偏移間隔件(如果被設置)之寬度，鄰接閘極電極材料251A之半導體材料亦也許被嚴重損壞或者非晶化。
第2f圖示意地顯示於進一步前進之製造階段之半導體裝置200。如所例示，例如由氮化矽、含氮碳化矽等之應力誘發材料層218可以形成在第一和第二電晶體250P、250N之上，該第一和第二電晶體250P、250N可以具有一個或者更多GPa或者甚至更高之高本質壓縮應力水準。舉例而言，如前面參照層116、117(第1k圖)之說明，可以形成氮化矽材料以便藉由選擇適當的沉積參數而具有高壓縮應力水準。於是，層218可以誘發適度高的壓縮應力水準於前面鬆弛的材料253P中，和因此於電晶體250P之通道區域252中。同樣情況，於暫時狀態，可以藉由應力誘發層218而補償或者過度補償於電晶體250N之通道區域252中之應變成分。再者，裝置200須經過退火製程219，該退火製程219被設計來重新結晶於第一電晶體250P之材料253P中並且鄰接通道區域252所產生之嚴重晶格損害。舉例而言，可以使用任何適當的退火技術(譬如快速熱退火、基於雷射或者基於閃光之退火技術)，其中可以產生有效的重新結晶。由於存在之高度受應力層218，因此材料253P和鄰接於該材料253P之層203之任何材料可以重新以高度壓縮應力狀態生長，由此保留壓縮應變成分於第一電晶體250P之通道區域252中。應該了解到，由於重新結晶的材料253P之應變狀態，因此即使於去除了層218之後，對應 之壓縮應力成分252C亦可以維持於通道區域252中。於應力蓋層存在下重新生長實質上非晶化半導體材料之技術常常被稱為應力記憶技術。
第2g圖示意地顯示於去除應力誘發蓋層218後之半導體裝置200。應該了解到，如果希望的話，可以伴隨著該應力誘發層218設置適當的蝕刻終止材料，以便強化該去除製程。於其他情況，可以根據高度選擇性之蝕刻配方而去除層218，其中，例如，可以相對矽基材料選擇性地去除氮化矽材料。結果，於電晶體250N中，由於去除為層218形式之“外部”應變誘發源而可以重新建立拉伸應變成分252T，同時由於材料253P和鄰接材料253P之材料之先前的應變重新結晶，因此於電晶體250P中之壓縮應力成分252C仍可能存在，該材料253P和鄰接材料253P之材料可於製程208(第2e圖)期間亦已經被非晶化。根據如第2g圖中所示之裝置配置，可以例如藉由使用已建立完善的製造技術而繼續另外的製程。
第2h圖示意地顯示於進一步前進之製造階段之半導體裝置200，於該製造階段汲極和源極區域254可以形成在半導體層203中，其中至少汲極和源極區域254之一部分可以包括電晶體250N中之應變誘發材料253和電晶體250P中之應變誘發材料253P。再者，對應之側壁間隔件結構256可以設置於閘極電極結構251之側壁上，其中，亦如前面參照裝置100之說明，為了適當地定義汲極和源極區域254之側向和垂直摻雜劑分佈，間隔件結構256可以 包括任何適當數目之個別間隔件元件。再者，金屬矽化物區255可以形成在汲極和源極區域和閘極電極材料251A中。
可以根據已建立完善的製程技術形成如第2h圖中所示之半導體裝置200，其中可以根據間隔件結構256藉由離子植入之方式而創造汲極和源極區域254。於電晶體250P中，一般硼可以用作為摻雜劑物種，然而其中，由於在材料253P中存在之額外的物種(譬如碳)，因此由於碳物種相對於硼物種之擴散干擾效應(diffusion hindering effect)，可以獲得提升之摻雜分佈。也就是說，可以依照對應之植入步驟而定義電晶體250P處之PN接面(如由254P所表示)，使得PN接面的顯著長度(significant length)是位於半導體合金253P之內。於是，一旦退火該裝置200，碳物種之擴散干擾效應可以提供至少於材料253P內硼物種之增加的“侷限”。結果，除了壓縮應力成分252C外，至少於區域253P之內之PN接面254P處之提升之摻雜分佈亦可以幫助減少接面電阻，其亦可導致提升之電晶體性能。再者，於電晶體250P、250N中碳物種之存在可能導致各自的PN接面有增加的漏電流，該增加的漏電流因此可以提供有效的機制用來於電晶體250P、250N之操作期間去除在汲極和源極區域254之間累積的電荷，如前面之說明。再者，亦如前面參照裝置100之說明，可以施行額外的應變誘發機制，例如藉由於間隔件結構256中設置高度的應力間隔件元件和/或於電晶體250P、250N之上定位 應力誘發層(譬如層116、117)，以便進一步提升於這些電晶體中之整體應變成分。
結果，本揭示發明提供半導體裝置和形成該半導體裝置之方法，其中可以根據高度有效的製造流程將應變半導體材料(譬如矽/鍺等於一情況和矽/碳於另一情況)加入於汲極和源極區域中，並可能結合了額外的植入物種用來進一步提升整體電晶體特性，從而可以達成結合增加應變水準之摻雜劑分佈。於其他情況，可以使用具有自然晶格常數少於矽基材料之半導體材料於不同導電率類型之電晶體中，其中對應初始提供之應變成分之負面影響可能藉由應用應力記憶技術而被過度補償。結果，由於在蝕刻各自的孔穴和沉積半導體合金期間提升之條件，而可以達成提升之整體製程一致性，同時摻雜劑分佈特性以及漏電流作用可以於P通道電晶體和N通道電晶體二者中被提升，由此亦幫助提升整體電晶體特性。
以上所揭示之特定實施例僅作例示用，因為對於熟悉該技術領域者而言，藉助此處之教示而能以不同但等效之方式修改及實施本發明是顯而易見的。例如，以上所提出之製程步驟可以不同順序執行。再者，在此所示之架構或設計細節並非意欲設限，除了以下附加之申請專利範圍所敘述者之外。因此，很明顯的是，可改變或修改以上所揭示之特定實施例並且所有此等變化視為位在本發明之精神和範疇內。由此，本發明所要求保護者係如附加之申請專利範圍所提出者。
雖然本文中所揭示之標的內容易受到各種的修飾和替代形式之影響，但是本發明之特定實施例已藉由圖式舉例之方式顯示，並且於本文中作了詳細說明。然而，應了解到本文中特定實施例之詳細說明並不欲限制本發明於所揭示之特定的形式，反之，本發明將涵蓋所有落於由所附之申請專利範圍所界定之精神和範圍內之所有的修飾、等效、和改變。
100‧‧‧半導體裝置
101‧‧‧基板
102‧‧‧埋置之絕緣層
108A、113A‧‧‧植入物種
116、117‧‧‧應變誘發介電層
150P‧‧‧第一電晶體
150N‧‧‧第二電晶體
151‧‧‧閘極電極結構
151A‧‧‧閘極電極材料
152‧‧‧通道區域
153P、153N‧‧‧應變之半導體材料
154‧‧‧汲極和源極區域
154P‧‧‧PN接面
155‧‧‧金屬矽化物區
156‧‧‧間隔件結構
156A、156B‧‧‧間隔件元件

Claims (4)

  1. 一種製造半導體裝置之方法，包括下列步驟：形成鄰接第一電晶體之第一閘極電極結構的複數第一孔穴和鄰接第二電晶體之第二閘極電極結構的複數第二孔穴，該第一和第二電晶體為不同的導電類型；於該第一和第二孔穴中形成半導體材料，該半導體材料具有第一類型應變；於該第一電晶體中，於該半導體材料中選擇性地產生晶格損害以形成實質上鬆弛之半導體材料於該第一電晶體之該複數第一孔穴中；在該第一電晶體之上形成實質上連續應變誘發材料層，該實質上連續應變誘發材料層連續覆蓋該第一電晶體之所有外露表面；以及於該實質上連續應變誘發材料層之存在下退火該實質上鬆弛之半導體材料，以重新結晶該第一電晶體之該複數第一孔穴中的該實質上鬆弛之半導體材料進入應變狀態，該應變狀態對應於與該第一類型應變相反之第二類型應變。
  2. 如申請專利範圍第1項之方法，其中，該半導體材料包括矽/碳合金。
  3. 如申請專利範圍第1項之方法，其中，該複數第一和第二孔穴係於共同蝕刻製程期間形成。
  4. 如申請專利範圍第1項之方法，復包括於該第一電晶體之金屬矽化物區域上方形成第一應變誘發層和於該第 二電晶體之金屬矽化物區域上方形成第二應變誘發層，其中，該第一和第二應變誘發層產生不同類型之應變。
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