TWI590305B - 包含具有不同間距的主動圖案的半導體元件及其製造方法 - Google Patents

包含具有不同間距的主動圖案的半導體元件及其製造方法 Download PDF

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Description

包含具有不同間距的主動圖案的半導體元件及其製造方法 〔相關申請案的交叉參考〕
本申請案主張於2015年1月21日在韓國智慧財產局提出申請的韓國專利申請案第10-2015-0009822號的優先權及權利，所述韓國專利申請案的揭露內容如在本文中被全文闡述般併入本案供參考。
本發明概念一般而言是有關於半導體元件，且更具體而言，是有關於高度積體化的半導體元件及其製造方法。
隨著半導體元件的積體化程度增大，與半導體元件的部件相關的設計局限已減小。在製作具有高積體化程度的被微圖案化的半導體元件時可能需要形成具有超過光刻元件的解析度極限值(resolution limit value)的微小線寬的圖案。此外，可需要藉由使用以較少數目的光刻製程(photolithography process)應用為特徵的簡化製程及遮罩層形成製程而容許形成相對於彼此具有相同的微小線寬及不同的間距的圖案的技術。此外，亦可需要具有 此種具有微小線寬的主動圖案的半導體元件。
本發明概念的某些實施例提供藉由使用簡化製程而容許形成相對於彼此實質上具有相同的微小線寬及各種間距的主動圖案的半導體元件製作方法、及使用所述方法所製作的半導體元件。
本發明概念的又一些實施例提供半導體元件的製作方法，所述方法包括：依序堆疊硬遮罩層、第一犧牲層、及第二犧牲層於基板上；藉由蝕刻所述第二犧牲層來形成第一芯軸於所述第一犧牲層上；形成第一間隔壁於所述第一芯軸的側壁上；形成光阻劑圖案，所述光阻劑圖案安置於所述第一芯軸已被移除的區以外、與所述第一間隔壁間隔開、且具有較所述第一間隔壁的線寬大的線寬；藉由使用所述第一間隔壁及所述光阻劑圖案作為相應的蝕刻遮罩來蝕刻所述第一犧牲層而形成第二芯軸及第三芯軸；在所述第二芯軸的側壁上形成第二間隔壁及在所述第三芯軸的側壁上形成第三間隔壁；藉由使用所述第二間隔壁及所述第三間隔壁作為相應的蝕刻遮罩蝕刻所述硬遮罩層及蝕刻所述基板的至少一部分，來形成具有第一間距的第一主動圖案及具有較所述第一間距大的第二間距的第二主動圖案；以及形成元件隔離層，以使所述第一主動圖案的上部部分及所述第二主動圖案的上部部分突出。
在又一些實施例中，所述第一間距可介於30奈米至35奈米範圍內，且所述第二間距可介於40奈米至50奈米範圍內。
在某些實施例中，所述方法可更包括：在形成所述第二間隔壁及所述第三間隔壁之後，移除所述第二芯軸及所述第三芯軸，以使具有不同間距的所述第二間隔壁與所述第三間隔壁可保留為線性形狀。
在又一些實施例中，所述第二間隔壁的間距可取決於所述第一間隔壁的線寬，且所述第三間隔壁的間距可取決於所述光阻劑圖案的線寬。
在又一些實施例中，所述第三間隔壁的所述間距可大於所述第二間隔壁的所述間距。
在某些實施例中，所述形成所述第一間隔壁於所述第一芯軸的側壁上可包括：形成第一間隔壁材料層，所述第一間隔壁材料層共形地覆蓋所述第一芯軸；以及回蝕所述第一間隔壁材料層。
在又一些實施例中，所述在所述第二芯軸的側壁上及在所述第三芯軸的側壁上形成所述第二間隔壁及所述第三間隔壁可包括：形成第二間隔壁材料層，所述第二間隔壁材料層共形地覆蓋所述第二芯軸及所述第三芯軸；以及回蝕所述第二間隔壁材料層。
在又一些實施例中，所述第一犧牲層及所述第二犧牲層可包含多晶矽、非晶矽、及旋塗式硬遮罩(spin on hardmask，SOH)中的任意一者。
在某些實施例中，所述硬遮罩層可包含多晶矽、氧化矽、 及氮化矽中的至少一者。
本發明概念的又一些實施例提供半導體元件的製作方法，所述方法包括：依序堆疊硬遮罩層、第一犧牲層、及第二犧牲層於基板上；藉由使用形成於所述第二犧牲層上的第一光阻劑圖案作為蝕刻遮罩來蝕刻所述第二犧牲層而形成第一芯軸；形成第一間隔壁於所述第一芯軸的側壁上；形成安置於所述第一芯軸已被移除的區中的第二光阻劑圖案，所述第二光阻劑圖案與所述第一間隔壁間隔開且具有較所述第一間隔壁的線寬大的線寬；藉由使用所述第一間隔壁及所述第二光阻劑圖案作為相應的蝕刻遮罩來蝕刻所述第一犧牲層而形成第二芯軸及第三芯軸，所述第二芯軸與所述第三芯軸具有不同的線寬；在所述第二芯軸的側壁上形成第二間隔壁及在所述第三芯軸的側壁上形成第三間隔壁；藉由使用具有不同間距的所述第二間隔壁與所述第三間隔壁作為蝕刻遮罩來蝕刻所述硬遮罩層而形成硬遮罩圖案；藉由使用所述硬遮罩圖案作為蝕刻遮罩來蝕刻所述基板而形成具有第一間距的第一主動圖案及具有較所述第一間距大的第二間距的第二主動圖案；以及形成元件隔離層，以使所述第一主動圖案的上部部分及所述第二主動圖案的上部部分突出。
在又一些實施例中，所述第一間距可介於30奈米至35奈米範圍內，且所述第二間距可介於40奈米至50奈米範圍內。
在某些實施例中，所述第二光阻劑圖案與鄰近於所述第二光阻劑圖案的各所述第一間隔壁之間的距離可實質上彼此相 同。
在又一些實施例中，所述第三芯軸的線寬可大於所述第二芯軸的線寬。
在又一些實施例中，所述半導體元件的製作方法可更包括：在形成所述第二間隔壁及所述第三間隔壁之後，移除所述第二芯軸及所述第三芯軸，以使具有不同間距的所述第二間隔壁與所述第三間隔壁可保留為線性形狀。
在某些實施例中，所述第二間隔壁的間距可取決於所述第一間隔壁的線寬，且所述第三間隔壁的間距可取決於所述第二光阻劑圖案的線寬。
在又一些實施例中，所述第三間隔壁的間距可大於所述第二間隔壁的間距。
本發明概念的又一些實施例提供半導體元件的製作方法，所述方法包括：依序堆疊硬遮罩層、第一犧牲層、及第二犧牲層於基板上，所述基板具有第一區及第二區；在所述第一區中形成第一光阻劑圖案於所述第二犧牲層上；藉由使用所述第一光阻劑圖案作為蝕刻遮罩來蝕刻所述第二犧牲層，在所述第一區中形成第一芯軸於所述第一犧牲層上；在所述第一區中形成第一間隔壁於所述第一芯軸的側壁上；在所述第一區中形成第二光阻劑圖案於所述第一犧牲層上，以使所述第二光阻劑圖案與所述第一間隔壁間隔開且安置於所述第一芯軸已被移除的區以外，以及在所述第二區中形成具有不同的線寬的第三光阻劑圖案與第四光阻 劑圖案於所述第一犧牲層上；藉由使用所述第一間隔壁及所述第二光阻劑圖案作為相應的蝕刻遮罩來蝕刻所述第一犧牲層而在所述第一區中形成第二芯軸及第三芯軸，以及藉由使用所述第三光阻劑圖案及所述第四光阻劑圖案作為相應的蝕刻遮罩來蝕刻所述第一犧牲層而在所述第二區中形成第四芯軸及第五芯軸；形成第二間隔壁至第五間隔壁於所述第二芯軸至所述第五芯軸的側壁上；藉由使用所述第二間隔壁至所述第五間隔壁作為相應的蝕刻遮罩蝕刻所述硬遮罩層及蝕刻所述基板的至少一部分，在所述第一區中形成具有第一間距的第一主動圖案，在所述第一區中形成具有較所述第一間距大的第二間距的第二主動圖案，在所述第二區中形成具有第三間距的第三主動圖案，及在所述第二區中形成具有較所述第三間距大的第四間距的第四主動圖案；以及形成元件隔離層，以使得所述第一主動圖案至所述第四主動圖案的上部部分可突出。此處，所述第二光阻劑圖案至所述第四光阻劑圖案中的每一者的線寬可大於所述第一間隔壁的線寬，且所述第四光阻劑圖案的線寬可大於所述第二光阻劑圖案及所述第三光阻劑圖案中的每一者的線寬。
在某些實施例中，所述第二光阻劑圖案與鄰近於所述第二光阻劑圖案安置的所述第一間隔壁之間的距離可小於所述第三光阻劑圖案與所述第四光阻劑圖案之間的距離。
在又一些實施例中，在所述形成所述第一芯軸的步驟中，可自所述第二區中完全移除所述第二犧牲層。
在又一些實施例中，所述半導體元件的製作方法可更包括在形成所述第二間隔壁至所述第五間隔壁之後移除所述第二芯軸至所述第五芯軸，以使具有不同間距的所述第二間隔壁與所述第三間隔壁可以線性形狀保留於所述第一區中、且具有不同間距的所述第四間隔壁與所述第五間隔壁可以線性形狀保留於所述第二區中。
在某些實施例中，所述第二間隔壁的間距可取決於所述第一間隔壁的線寬，且所述第三間隔壁至所述第五間隔壁的間距可分別取決於所述第二光阻劑圖案至所述第四光阻劑圖案的線寬。
在又一些實施例中，所述第一區可為邏輯區，且所述第二區可為靜態隨機存取記憶體(static random access memory，SRAM)區。
本發明概念的又一些實施例提供一種半導體元件，所述半導體元件包括：基板；元件隔離層，安置於所述基板上；以及第一主動圖案及第二主動圖案，突出於所述元件隔離層上方並具有相同的線寬及不同的間距。此處，所述第一主動圖案可被安置成具有介於30奈米至35奈米範圍內的第一間距，且所述第二主動圖案可被安置成具有較所述第一間距大的第二間距。
在某些實施例中，所述第二間距可介於40奈米至50奈米範圍內。
在又一些實施例中，所述第一主動圖案與所述第二主動 圖案可彼此鄰近地安置，且所述第一主動圖案與鄰近於所述第一主動圖案的所述第二主動圖案之間的距離可實質上相同於所述第一主動圖案之間的距離。
在又一些實施例中，所述第一主動圖案與所述第二主動圖案可彼此鄰近地安置，且所述第一主動圖案與鄰近於所述第一主動圖案的所述第二主動圖案之間的距離可大於所述第一主動圖案之間的距離。
在某些實施例中，可使用四重圖案化技術(quadruple patterning technology，QPT)而形成所述第一主動圖案，且可使用雙重圖案化技術(double patterning technology，DPT)而形成所述第二主動圖案。
在又一些實施例中，所述半導體元件可更包括：閘電極，被安置成覆蓋突出於所述元件隔離層上方的所述第一主動圖案及所述第二主動圖案並與所述第一主動圖案及所述第二主動圖案交叉；閘極間隔壁，安置於所述閘電極的兩個側壁上；閘極絕緣層，安置於所述閘電極與所述第一主動圖案及所述第二主動圖案之間以及所述閘電極與所述閘極間隔壁之間；以及源極/汲極區，在所述閘電極的兩側上形成於所述第一主動圖案及所述第二主動圖案中。
在又一些實施例中，所述閘電極可包含至少一個功函數控制膜(work function-controlling film)及至少一個閘極金屬。
在某些實施例中，所述閘極絕緣層可包含具有較氧化矽 膜的介電常數(dielectric constant)高的介電常數的絕緣材料。
1、2‧‧‧半導體元件
10、20、30、35a、35b、40、50、60、70、80‧‧‧主動圖案
15、35、55、75‧‧‧主動圖案
101、201、301‧‧‧基板
103、203、303‧‧‧元件隔離層
105、205、305‧‧‧第一硬遮罩層
110、210、310‧‧‧第二硬遮罩層
115、215、315‧‧‧第三硬遮罩層
120a、220a、320a‧‧‧第二芯軸
120d、220d、320d‧‧‧第三芯軸
121、221、321‧‧‧第一犧牲層
125、225、325‧‧‧第一抗反射層
140、240、340‧‧‧第一芯軸
141、241、341‧‧‧第二犧牲層
145、245、345‧‧‧第二抗反射層
150s、250s、350s‧‧‧第一間隔壁
160a、260a、360a‧‧‧第二間隔壁
160d、260d、360d‧‧‧第三間隔壁
180p、280p、380p‧‧‧第一光阻劑圖案
190p、290p、390p‧‧‧第二光阻劑圖案
320f、360f‧‧‧第四芯軸
320g、360g‧‧‧第五芯軸
392p‧‧‧第三光阻劑圖案
394p‧‧‧第四光阻劑圖案
410、510‧‧‧犧牲閘極絕緣層
420、520‧‧‧犧牲閘電極
430、530‧‧‧遮罩層
435、535‧‧‧源極/汲極區
440、540‧‧‧閘極間隔壁
450、550‧‧‧層間絕緣層
460、560‧‧‧閘極絕緣層
470、570‧‧‧閘電極
621、625‧‧‧閘電極
640、670‧‧‧源極/汲極觸點
643、645‧‧‧輸入端子
647‧‧‧輸出端子
651‧‧‧第一閘電極
653‧‧‧第二閘電極
655‧‧‧第三閘電極
657‧‧‧第四閘電極
675A‧‧‧第一共享觸點
675B‧‧‧第二共享觸點
677、678‧‧‧導線
1000‧‧‧儲存元件
1010‧‧‧控制器
1020-1、1020-2、1020-3‧‧‧記憶體
2000‧‧‧電子元件
2010‧‧‧通訊單元
2020‧‧‧輸入單元
2030‧‧‧輸出單元
2040‧‧‧記憶體
2050‧‧‧處理器
3000‧‧‧系統
3100‧‧‧控制器
3200‧‧‧輸入/輸出元件
3300‧‧‧記憶體
3400‧‧‧介面
3500‧‧‧匯流排
A-A’、B-B’、C-C’、D-D’、E-E’、F-F’、G-G’‧‧‧線
BL‧‧‧位元線
BL/‧‧‧互補位元線
I‧‧‧第一區
II‧‧‧第二區
M、N‧‧‧輸入訊號
NW‧‧‧N阱區
P1、P3‧‧‧間距
P1’‧‧‧間距
P2、P4‧‧‧間距
P2’‧‧‧間距
P3’‧‧‧間距
P4’‧‧‧間距
PD1‧‧‧第一下拉電晶體
PD2‧‧‧第二下拉電晶體
PS1‧‧‧第一傳送電晶體
PS2‧‧‧第二傳送電晶體
PU1‧‧‧第一上拉電晶體
PU2‧‧‧第二上拉電晶體
Q‧‧‧輸出端子
S、S1、S2、S3‧‧‧距離
TN1、TN2‧‧‧NMOS電晶體
TP1、TP2‧‧‧PMOS電晶體
Vcc‧‧‧電源節點
Vss‧‧‧接地節點
W1、W2、W3、W4‧‧‧線寬
WL‧‧‧字線
x、y‧‧‧方向
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的以上及其他態樣、特徵及優點，在附圖中：圖1是說明使用根據本發明概念某些實施例的方法所製作的半導體元件的圖案的平面圖。
圖2A至圖2J是說明根據本發明概念某些實施例的半導體元件製造中的加工步驟的剖視圖。
圖3是說明使用根據本發明概念某些實施例的方法所製作的半導體元件的圖案的平面圖。
圖4A至圖4J是說明根據本發明概念某些實施例的半導體元件製造中的加工步驟的剖視圖。
圖5是說明使用根據本發明概念某些實施例的方法所製作的半導體元件的圖案的平面圖。
圖6A至圖6J是說明根據本發明概念某些實施例的半導體元件製造中的加工步驟的剖視圖。
圖7是根據本發明概念某些實施例的半導體元件的電路圖。
圖8是圖7所示的根據本發明概念某些實施例的半導體元件的佈局圖。
圖9A至圖9F是說明根據本發明概念某些實施例的半導體元件製造中的加工步驟的剖視圖。
圖10是根據本發明概念某些實施例的半導體元件的電路圖。
圖11是圖10所示的根據本發明概念某些實施例的半導體元件的佈局圖。
圖12A至圖12F是說明根據本發明概念某些實施例的半導體元件製造中的加工步驟的剖視圖。
圖13是說明包括根據本發明概念某些實施例的半導體元件的儲存元件的方塊圖。
圖14是說明包括根據本發明概念某些實施例的半導體元件的電子元件的方塊圖。
圖15是說明包括根據本發明概念某些實施例的半導體元件的系統的示意圖。
藉由參照對實施例及附圖的以下詳細說明，可更易於理解本發明概念的優點及特徵以及其達成方法。然而，本發明概念可實施為諸多不同形式，而不應被視為僅限於本文中所述的實施例。更確切而言，提供該些實施例是為了使此揭露內容將透徹及完整，且將向熟習此項技術者充分傳達本發明概念的概念，且本發明概念將僅由隨附申請專利範圍所界定。在本說明書通篇中，相同的參考編號指代相同的組件。
本文中所使用的術語僅是為了闡述特定實施例而並非旨在限制本發明概念。除非上下文中清楚地另外指明，否則在本文 中所使用的單數形式「一(a/an)」及「所述(the)」旨在亦包括複數形式。更應理解，當在本說明書中使用用語「包括(comprises及/或comprising)」時，是表明所陳述的特徵、整數、步驟、操作、組件、及/或部件的存在，但不排除一或多個其他特徵、整數、步驟、操作、組件、部件、及/或其群組的存在或添加。
應理解，當稱一個組件或層位於另一組件或層「上(on)」、「連接至(connected to)」或「耦合至(coupled to)」另一組件或層時，所述組件或層可直接位於所述另一組件或層上、直接連接至或直接耦合至所述另一組件或層，抑或可存在中間組件或層。相反，當稱一個組件「直接(directly)」位於另一組件或層「上(on)」、「直接連接至(directly connected to)」或「直接耦合至(directly coupled to)」另一組件或層時，則不存在中間組件或層。本文中所用用語「及/或(and/or)」包括相關列出項其中一或多個項的任意及所有組合。
應理解，儘管本文可能使用用語「第一(first)」、「第二(second)」等來闡述各種組件、部件、區、層、及/或區段，然而該些組件、部件、區、層、及/或區段不應受該些用語限制。該些用語僅用於區分各個組件、部件、區、層、或區段。因此，以下所闡述的第一組件、部件、區、層、或區段可被稱為第二組件、部件、區、層或區段，而此不背離本發明概念的教示內容。
如圖所示，為便於說明，本文中可使用例如「在…之下(beneath)」、「在…下方(below)」、「下部(lower)」、「在…上方 (above)」、「上部(upper)」等空間相對關係用語來闡述一個組件或特徵與另一組件或特徵、或其他組件或特徵的關係。應理解，除圖中所繪示的取向外，空間相對關係用語亦旨在涵蓋元件在使用或操作中的不同取向。舉例而言，若圖中所示元件被翻轉，則被描述為位於其他組件或特徵「下方」或「之下」的組件此時將被取向為位於所述其他組件或特徵「上方」。因此，示例性用語「在...下方」可涵蓋「上方」及「下方」兩種取向。所述元件可具有其他取向(旋轉90度或在其他取向)且本文中使用的空間相對關係描述詞應相應地進行解釋。
在本文中參照為理想化實施例(及中間結構)的示意性說明圖的剖視圖來闡述實施例。因此，預期存在由例如製作技術及/或容差所造成的相對於圖示形狀的偏離。因此，該些實施例不應被視作僅限於本文中所示區的特定形狀，而是欲包括由例如製作所導致的形狀偏差。舉例而言，被示出為矩形的植入區將通常具有圓形特徵或彎曲特徵及/或在其邊緣處具有植入濃度的梯度，而非自植入區至非植入區為二元變化。相同地，藉由植入而形成的隱埋區可在隱埋區與在進行植入時所經過的表面之間的區中形成某些植入。因此，圖中所示的區為示意性的，且其形狀並非旨在說明元件的區的實際形狀、亦非旨在限制本發明概念的範圍。
除非另有定義，否則本文中所用的全部用語(包括技術用語及科學用語)的意義皆與本發明概念所屬技術中具有通常知識者所通常理解的意義相同。更應理解，用語(例如在常用字典 中所定義的用語)應被解釋為具有與其在相關技術的上下文中及本說明書中的意義一致的意義，且除非在本文中明確如此定義，否則不應將其解釋為具有理想化或過於正式的意義。
首先將參照圖1來論述用於說明使用根據本發明概念某些實施例的一種製作半導體元件的方法所製作的半導體元件的圖案的平面圖。如圖1所示，具有相同線寬及不同間距的主動圖案10、15、及20可以線性形狀形成於基板上。元件隔離層103可填充主動圖案10、15、及20之間的區域。元件隔離層103可填充主動圖案10、15、及20之間的區域至預定高度，且主動圖案10、15、及20的上部部分可突出於元件隔離層103上方。主動圖案10、15、及20的線寬可相同於或小於商業化光刻元件的解析度極限值。所述主動圖案可包括具有第一間距P1的第一主動圖案10及20，以及具有第二間距P2且鄰近於第一主動圖案10及20安置的第二主動圖案15。第二間距P2可大於第一間距P1。第一間距P1可介於30奈米至35奈米範圍內。第二間距P2可介於40奈米至50奈米範圍內。可使用四重圖案化技術(QPT)而形成第一主動圖案10及20，且可使用雙重圖案化技術(DPT)而形成第二主動圖案15。
圖2A至圖2J是說明根據本發明概念某些實施例的半導體元件製造中的加工步驟的剖視圖。圖2A至圖2J是說明沿圖1所示的線A-A’截取的半導體元件的圖。
首先參照圖2A，可依序形成第一硬遮罩層105、第二硬 遮罩層110、第三硬遮罩層115、第一犧牲層121、第一抗反射層125、第二犧牲層141、及第二抗反射層145於基板101上。
基板101可為例如矽晶圓(silicon wafer)等半導體基板。在某些實施例中，基板101可為絕緣體上覆矽(silicon on insulator，SOI)基板。
可由以下中的至少一者形成第一硬遮罩層105、第二硬遮罩層110、及第三硬遮罩層115：含矽材料，例如氧化矽(SiOx)、氮氧化矽(SiON)、氮化矽(SixNy)、正矽酸四乙酯(tetraethylorthosilicate，TEOS)、多晶矽等；含碳材料，例如非晶碳層(amorphous carbon layer，ACL)的材料、及旋塗式硬遮罩(spin-on hardmask，SOH)的材料；或金屬。舉例而言，第一硬遮罩層105可由氮化矽形成，且具有減小的厚度的氧化矽可包含於所述氮化矽的下部部分中。第二硬遮罩層110可由氧化矽形成。第三硬遮罩層115可由多晶矽形成。
第一犧牲層121及第二犧牲層141可為在後續製程中用於形成第一間隔壁150s、第二間隔壁160a、及第三間隔壁160d的層(參見圖2C及圖2G)。第一犧牲層121及第二犧牲層141可含有多晶矽、非晶碳層(ACL)、及旋塗式硬遮罩(SOH)中的至少一者。
在光刻製程期間，第一抗反射層125可為被形成以用於減少或可能防止因第一犧牲層121的底層(underlayer)而發生的光反射的層，且第二抗反射層145可為被形成以用於減少或可能 防止因第二犧牲層141的底層而發生的光反射的層。第一抗反射層125及第二抗反射層145可由氮氧化矽膜構造成。
可使用例如原子層沈積(atomic layer deposition，ALD)、化學氣相沈積(chemical vapor deposition，CVD)、旋轉塗佈(spin coating)等製程來形成第一硬遮罩層105、第二硬遮罩層110、第三硬遮罩層115、第一犧牲層121及第二犧牲層141、第一抗反射層125及第二抗反射層145，且根據用於形成所述層的材料而定，可進一步進行烘烤製程(baking process)或硬化製程(hardening process)。
在第二犧牲層141被覆蓋以光阻劑膜之後可藉由進行光刻製程而以線性形狀形成第一光阻劑圖案180p。
現在參照圖2B，可藉由使用第一光阻劑圖案180p作為蝕刻遮罩來各向異性地蝕刻第二抗反射層145及第二犧牲層141而將第一芯軸140以線性形狀形成於第一犧牲層121上。
現在參照圖2C，可形成第一間隔壁150s於第一芯軸140的側壁上。具體而言，可藉由在形成共形地覆蓋第一芯軸140的第一間隔壁材料層之後進行回蝕製程而形成第一間隔壁150s於第一芯軸140的側壁上。可考量欲最終形成的第一主動圖案10與第一主動圖案20(參見圖1)之間的距離來確定所述第一間隔壁材料層的厚度。欲最終形成的第一主動圖案10與第一主動圖案20之間的距離可小於商業化光刻元件的解析度極限值。
所述第一間隔壁材料層可由相對於第一芯軸140具有蝕 刻選擇性(etch selectivity)的材料形成。舉例而言，當第一芯軸140由多晶矽、非晶碳層(ACL)、及旋塗式硬遮罩(SOH)中的任意一者形成時，第一間隔壁材料層可由氧化矽或氮化矽形成。可使用原子層沈積(ALD)製程來形成第一間隔壁材料層。
現在參照圖2D，藉由以選擇性方式移除第一芯軸140，第一間隔壁150s可以線性形狀保留於第一犧牲層121上。由於在特定蝕刻條件下第一間隔壁150s可相對於第一芯軸140具有蝕刻選擇性，故可以選擇性方式移除第一芯軸140。
現在參照圖2E，可形成第二光阻劑圖案190p於第一犧牲層121上，第二光阻劑圖案190p可被形成為與第一間隔壁150s間隔開並安置於第一芯軸140已被移除的區以外。
第二光阻劑圖案190p的線寬W2可大於第一間隔壁150s的線寬W1。可考量欲最終形成的第二主動圖案15(參見圖1)之間的距離來確定第二光阻劑圖案190p的線寬W2。
兩個最鄰近的第一間隔壁150s之間的距離可實質上相同於第一芯軸140的線寬。第一間隔壁150s與第二光阻劑圖案190p之間的距離S2可實質上相同於兩個最鄰近的第一間隔壁150s之間的距離S1。根據本發明概念的某些實施例，可減小第二光阻劑圖案190p的線寬W2，且第一間隔壁150s與第二光阻劑圖案190p之間的距離S2可大於兩個最鄰近的第一間隔壁150s之間的距離S1。由於第二光阻劑圖案190p的線寬W2可用於確定第二主動圖案15的間距P2，故第二主動圖案15的間距P2可藉由調整第二 光阻劑圖案190p的線寬W2而自由變化。
現在參照圖2F，可形成第二芯軸120a及第三芯軸120d於第三硬遮罩層115上。可藉由使用第一間隔壁150s及第二光阻劑圖案190p作為相應的蝕刻遮罩蝕刻第一抗反射層125及第一犧牲層121而形成第二芯軸120a及第三芯軸120d於第三硬遮罩層115上。
在與第一間隔壁150s的位置對應的位置中形成第二芯軸120a，且可在與第二光阻劑圖案190p的位置對應的位置中形成第三芯軸120d。
現在參照圖2G，可在第二芯軸120a的側壁上及第三芯軸120d的側壁上形成第二間隔壁160a及第三間隔壁160d。
具體而言，藉由在形成共形地覆蓋第二芯軸120a及第三芯軸120d的第二間隔壁材料層之後進行回蝕製程，可形成第二間隔壁160a於第二芯軸120a的側壁上，且可形成第三間隔壁160d於第三芯軸120d的側壁上。可考量欲最終形成的主動圖案的線寬來確定第二間隔壁材料層的厚度。欲最終形成的主動圖案的線寬可小於商業化光刻元件的解析度極限值。
所述第二間隔壁材料層可由相對於第二芯軸120a及第三芯軸120d具有蝕刻選擇性的材料形成。舉例而言，當第二芯軸120a及第三芯軸120d由多晶矽、非晶碳層(ACL)、及旋塗式硬遮罩(SOH)中的任意一者形成時，第二間隔壁材料層可由氧化矽或氮化矽形成。可使用原子層沈積(ALD)製程來形成第二間隔壁 材料層。
現在參照圖2H，可藉由以選擇性方式移除第二芯軸120a及第三芯軸120d而將第二間隔壁160a及第三間隔壁160d以線性形狀保留於第三硬遮罩層115上。由於在特定蝕刻條件下第二間隔壁160a及第三間隔壁160d相對於第二芯軸120a及第三芯軸120d具有蝕刻選擇性，故可以選擇性方式移除第二芯軸120a及第三芯軸120d。
具體而言，可藉由移除第二芯軸120a而將第二間隔壁160a保留為線性形狀，且可藉由移除第三芯軸120d而將第三間隔壁160d保留為線性形狀。
第二間隔壁160a與第三間隔壁160d可具有不同的間距。第三間隔壁160d的間距P2可大於第二間隔壁160a的間距P1。
第二間隔壁160a的間距P1可取決於第一間隔壁150s的線寬，且第三間隔壁160d的間距P2可取決於第二光阻劑圖案190p的線寬。
現在參照圖2I，可藉由使用第二間隔壁160a及第三間隔壁160d作為相應的蝕刻遮罩來各向異性地蝕刻第一硬遮罩層105、第二硬遮罩層110、及第三硬遮罩層115、以及蝕刻基板101的至少一部分而形成具有不同的間距的第一主動圖案10及20與第二主動圖案15於基板101上。
藉由其中基板101被各向異性地蝕刻的製程，可在第二間隔壁160a被傳輸至基板101時形成第一主動圖案10及20，且 可在第三間隔壁160d被傳輸至基板101時形成第二主動圖案15。
首先，可藉由使用具有不同間距的第二間隔壁160a與第三間隔壁160d作為蝕刻遮罩來蝕刻硬遮罩層而形成具有不同間距的硬遮罩圖案。可藉由使用所述硬遮罩圖案作為蝕刻遮罩來各向異性地蝕刻基板101而形成具有第一間距的第一主動圖案10及20以及具有較所述第一間距大的第二間距的第二主動圖案15。在各向異性地蝕刻基板101之後，第一硬遮罩層105可保留於主動圖案10、15、及20的上部部分上。
所述第一間距可介於30奈米至35奈米範圍內，且所述第二間距可介於40奈米至50奈米範圍內。
現在參照圖2J，可形成元件隔離層103，以使得第一主動圖案10及20的上部部分以及第二主動圖案15的上部部分可突出。
首先，可形成絕緣層以填充當基板101被各向異性地蝕刻時在主動圖案之間所形成的淺溝槽，且接著可藉由進行平坦化製程(planarization process)來形成初步元件隔離層，以使得可暴露出第一遮罩層105。
接下來，可形成附加的深溝槽，且接著可形成絕緣層以填充所述深溝槽。接下來，可藉由進行平坦化製程來形成元件隔離層103以使得可暴露出第一硬遮罩層105。然而，應理解，本發明概念的實施例並非僅限於此構造。舉例而言，根據本發明概念的示例性實施例而定，可不形成深溝槽。
可藉由使用例如以下中的任意一者來形成所述絕緣層：硼磷矽玻璃(boron-phosphor silicate glass，BPSG)、高密度電漿(high density plasma，HDP)氧化物、可流動氧化物(flowable oxide，FOX)、東燃矽氮烷(tonen siliazene，TOSZ)、旋塗式玻璃(spin on glass，SOG)、未經摻雜的矽石玻璃(undoped silica glass，USG)、正矽酸四乙酯(TEOS)、及低溫氧化物(low temperature oxide，LTO)。可使用化學機械拋光(chemical mechanical polishing，CMP)製程來進行所述平坦化製程。
可以選擇性方式移除保留於第一主動圖案10及20的上部部分中及第二主動圖案15的上部部分中的第一硬遮罩層105，且可將元件隔離層103蝕刻預定深度，以使得第一主動圖案10及20的上部部分及第二主動圖案15的上部部分可突出。在該些實施例中，第一主動圖案10及20的上表面及兩個側表面的部分以及第二主動圖案15的上表面及兩個側表面的部分可被暴露出。
在本發明概念的某些實施例中，參照圖2A至圖2J，可使用四重圖案化技術而將第一主動圖案10及20形成為具有介於30奈米至35奈米範圍內的間距，且可使用雙重圖案化技術而將第二主動圖案15形成為具有較第一主動圖案10及20的間距大的間距。第二主動圖案15的間距可介於40奈米至50奈米範圍內。
如上所述，藉由使用四重圖案化技術與雙重圖案化技術二者，可在半導體元件中輕易地形成具有相同的線寬及不同的間距的主動圖案。另一方面，在其中僅使用四重圖案化技術的情形 中，可自單個光阻劑圖案形成始終具有相同間距的兩對主動圖案。因此，僅藉由四重圖案化技術可能無法形成具有不同間距的主動圖案。
現在將參照圖3來論述用於說明根據本發明概念某些實施例的半導體元件的圖案的平面圖。如圖3所示，具有相同線寬及不同間距的主動圖案30、35、及40可以線性形狀形成於基板上。主動圖案30、35、及40的線寬可相同於或小於商業化光刻元件的解析度極限值。所述主動圖案可包括具有第一間距P3的第一主動圖案30及40，以及具有第二間距P4且鄰近於第一主動圖案30及40安置的第二主動圖案35。第二間距P4可大於第一間距P3。第一間距P3可介於30奈米至35奈米範圍內。第二間距P4可介於40奈米至50奈米範圍內。可使用四重圖案化技術而形成第一主動圖案30及40，且可使用雙重圖案化技術而形成第二主動圖案35。
元件隔離層203可填充主動圖案30、35、及40之間的區域。元件隔離層203可填充主動圖案30、35、及40之間的區域至預定高度，且主動圖案30、35、及40的上部部分可突出於元件隔離層203上方。
圖4A至圖4J是說明根據本發明概念實施例的半導體元件製造中的加工步驟的剖面圖。在圖4A至圖4J中說明沿圖3所示的線B-B’截取的半導體元件。
現在參照圖4A，可依序形成第一硬遮罩層205、第二硬 遮罩層210、第三硬遮罩層215、第一犧牲層221、第一抗反射層225、第二犧牲層241、及第二抗反射層245於基板201上。
基板201可為例如矽晶圓等半導體基板。在某些實施例中，基板201可為絕緣體上覆矽(SOI)基板。
可使用以下中的至少一者來形成第一硬遮罩層205、第二硬遮罩層210、及第三硬遮罩層215：含矽材料，例如氧化矽(SiOx)、氮氧化矽(SiON)、氮化矽(SixNy)、正矽酸四乙酯(TEOS)、多晶矽等；含碳材料，例如非晶碳層(ACL)的材料、及旋塗式硬遮罩(SOH)的材料；或金屬。舉例而言，第一硬遮罩層205可由氮化矽形成，且具有減小的厚度的氧化矽可更包含於所述氮化矽的下部部分中。第二硬遮罩層210可由氧化矽形成。第三硬遮罩層215可由多晶矽形成。
第一犧牲層221及第二犧牲層241可為用於在後續製程期間形成第一間隔壁250s、第二間隔壁260a、及第三間隔壁260d的層(參見圖4C及圖4G)。第一犧牲層221及第二犧牲層241可含有多晶矽、非晶碳層(ACL)、及旋塗式硬遮罩(SOH)中的至少一者。
在光刻製程期間，第一抗反射層225可為被形成以用於防止因第一犧牲層221的底層而發生的光反射的層，且第二抗反射層245可為被形成以用於防止因第二犧牲層241的底層而發生的光反射的層。第一抗反射層225及第二抗反射層245可由氮氧化矽膜(SiON)構造成。
可使用例如原子層沈積(ALD)、化學氣相沈積(CVD)、旋轉塗佈等製程來形成第一硬遮罩層205、第二硬遮罩層210、及第三硬遮罩層215、第一犧牲層221及第二犧牲層241、以及第一抗反射層225及第二抗反射層245，且根據用於形成所述層的材料而定，可進一步進行烘烤製程或硬化製程。
可在第二犧牲層241上覆蓋光阻劑膜，且可藉由光刻製程而以線性形狀形成第一光阻劑圖案280p。
現在參照圖4B，可藉由使用第一光阻劑圖案280p作為蝕刻遮罩來各向異性地蝕刻第二抗反射層245及第二犧牲層241而形成第一芯軸240於第一犧牲層221上。
現在參照圖4C，可形成第一間隔壁250s於第一芯軸240的側壁上。具體而言，可在形成共形地覆蓋第一芯軸240的第一間隔壁材料層之後藉由進行回蝕製程而形成第一間隔壁250s於第一芯軸240的側壁上。可考量欲最終形成的第一主動圖案30及40(參見圖3)之間的距離來確定第一間隔壁材料層的厚度。欲最終形成的第一主動圖案30與第一主動圖案40之間的距離可小於商業化光刻元件的解析度極限值。
所述第一間隔壁材料層可由相對於第一芯軸240具有蝕刻選擇性的材料形成。舉例而言，當第一芯軸240由例如多晶矽、非晶碳層(ACL)、及旋塗式硬遮罩(SOH)中的任意一者形成時，第一間隔壁材料層可由氧化矽或氮化矽形成。可使用原子層沈積(ALD)製程來形成第一間隔壁材料層。
現在參照圖4D，可藉由以選擇性方式移除第一芯軸240而使第一間隔壁250s以線性形狀保留於第一犧牲層221上。由於在特定蝕刻條件下第一間隔壁250s可相對於第一芯軸240而具有蝕刻選擇性，故可以選擇性方式移除第一芯軸240。
現在參照圖4E，可形成第二光阻劑圖案290p於第一犧牲層221上，以使第二光阻劑圖案290p與第一間隔壁250s間隔開並安置於第一芯軸240已被移除的區中。
第二光阻劑圖案290p的線寬W2可大於第一間隔壁250s的線寬W1。可考量欲最終形成的第二主動圖案35(參見圖3)之間的距離來確定第二光阻劑圖案290p的線寬W2。
第二光阻劑圖案290p與各個鄰近於第二光阻劑圖案290p的第一間隔壁250s之間的距離S可實質上彼此相同。
根據本發明概念的某些實施例，可減小或增大第二光阻劑圖案290p的線寬W2。由於第二光阻劑圖案290p的線寬W2可用於確定第二主動圖案35的間距P2，故第二主動圖案35的間距P2可藉由調整第二光阻劑圖案290p的線寬W2而自由變化。
現在參照圖4F，可形成第二芯軸220a及第三芯軸220d於第三硬遮罩層215上。可藉由使用第一間隔壁250s及第二光阻劑圖案290p作為相應的蝕刻遮罩蝕刻第一抗反射層225及第一犧牲層221來形成第二芯軸220a及第三芯軸220d於第三硬遮罩層215上。
可在與第一間隔壁250s的位置對應的位置中形成第二芯 軸220a，且可在與第二光阻劑圖案290p的位置對應的位置中形成第三芯軸220d。
現在參照圖4G，可形成第二間隔壁260a於第二芯軸220a的側壁上，且可形成第三間隔壁260d於第三芯軸220d的側壁上。
具體而言，在形成共形地覆蓋第二芯軸220a及第三芯軸220d的第二間隔壁材料層之後藉由進行回蝕製程可形成第二間隔壁260a於第二芯軸220a的側壁上，且可形成第三間隔壁260d於第三芯軸220d的側壁上。可考量欲最終形成的主動圖案的線寬來確定第二間隔壁材料層的厚度。欲最終形成的主動圖案的線寬可小於商業化光刻元件的解析度極限值。
第二間隔壁材料層可由相對於第二芯軸220a及第三芯軸220d具有蝕刻選擇性的材料形成。舉例而言，當第二芯軸220a及第三芯軸220d由多晶矽、非晶碳層(ACL)、及旋塗式硬遮罩(SOH)中的任意一者形成時，第二間隔壁材料層可由氧化矽或氮化矽形成。可使用原子層沈積(ALD)製程來形成第二間隔壁材料層。
現在參照圖4H，可藉由以選擇性方式移除第二芯軸220a及第三芯軸220d而使第二間隔壁260a及第三間隔壁260d以線性形狀保留於第三硬遮罩層215上。由於在特定蝕刻條件下第二間隔壁260a及第三間隔壁260d相對於第二芯軸220a及第三芯軸220d具有蝕刻選擇性，故可以選擇性方式移除第二芯軸220a及第三芯軸220d。
可藉由移除第二芯軸220a而使第二間隔壁260a保留為線性形狀，且可藉由移除第三芯軸220d而使第三間隔壁260d保留為線性形狀。
第二間隔壁260a與第三間隔壁260d可具有不同的間距。第三間隔壁260d的間距P4可大於第二間隔壁260a的間距P3。
第二間隔壁260a的間距P3可取決於第一間隔壁250s的線寬，且第三間隔壁260d的間距P4可取決於第二光阻劑圖案290p的線寬。
參照圖4I，可藉由使用第二間隔壁260a及第三間隔壁260d作為相應的蝕刻遮罩來各向異性地蝕刻第一硬遮罩層205、第二硬遮罩層210、及第三硬遮罩層215、以及各向異性地蝕刻基板201的至少一部分而形成具有不同間距的第一主動圖案30及40與第二主動圖案35於基板201上。藉由其中基板201被各向異性地蝕刻的製程，可在第二間隔壁260a被傳輸至基板201時形成第一主動圖案30及40，且可在第三間隔壁260d被傳輸至基板201時形成第二主動圖案35。
首先，可藉由使用具有不同間距的第二間隔壁260a與第三間隔壁260d作為蝕刻遮罩蝕刻硬遮罩層來形成具有不同間距的硬遮罩圖案。接下來，可藉由使用所述硬遮罩圖案作為蝕刻遮罩來各向異性地蝕刻基板201而形成具有第三間距的第一主動圖案30及40以及具有較所述第三間距大的第四間距的第二主動圖案35。在各向異性地蝕刻基板201之後，可使第一硬遮罩層205保 留於主動圖案30、35、及40的上部部分中。
所述第三間距可介於30奈米至35奈米範圍內，且所述第四間距可介於40奈米至50奈米範圍內。
現在參照圖4J，可形成元件隔離層203，以使得第一主動圖案30及40的上部部分以及第二主動圖案35的上部部分可突出。
首先，可形成絕緣層以填充當基板201被各向異性地蝕刻時在主動圖案之間所形成的淺溝槽，且可藉由進行平坦化製程來形成初步元件隔離層，以使得可暴露出第一硬遮罩層205。
可形成附加的深溝槽，且接著可形成絕緣層以填充所述深溝槽。可藉由進行平坦化製程來形成元件隔離層203，以使得可暴露出第一硬遮罩層205。然而，應理解，本發明概念的實施例並非僅限於此構造。舉例而言，在某些實施例中可不形成深溝槽。
可使用例如以下中的任意一者來形成所述絕緣層：硼磷矽玻璃(BPSG)、高密度電漿(HDP)氧化物、可流動氧化物(FOX)、東燃矽氮烷(TOSZ)、旋塗式玻璃(SOG)、未經摻雜的矽石玻璃(USG)、正矽酸四乙酯(TEOS)、及低溫氧化物(LTO)。可使用化學機械拋光(CMP)製程來進行所述平坦化製程。
可以選擇性方式移除保留於第一主動圖案30及40的上部部分中及第二主動圖案35的上部部分中的第一硬遮罩層205，且可將元件隔離層203蝕刻預定深度，以使得第一主動圖案30及40的上部部分及第二主動圖案35的上部部分可突出。在該些實施 例中，第一主動圖案30及40的上表面及兩個側表面的部分以及第二主動圖案35的上表面及兩個側表面的部分可被暴露出。
根據本發明概念的某些實施例，參照圖4A至圖4J，可使用四重圖案化技術而將第一主動圖案30及40形成為具有介於30奈米至40奈米範圍內的間距，且可使用雙重圖案化技術(DPT)而將第二主動圖案35形成為具有較第一主動圖案30及40的間距大的間距。舉例而言，第二主動圖案35的間距可介於40奈米至50奈米範圍內。
如上所述，可藉由使用四重圖案化技術與雙重圖案化技術二者而在半導體元件中輕易地形成具有相同線寬及不同間距的主動圖案。另一方面，在其中僅使用四重圖案化技術的情形中，可自單個光阻劑圖案形成始終具有相同間距的兩對主動圖案。因此，僅以四重圖案化技術可能無法形成具有不同的間距的主動圖案。
圖5是說明根據本發明概念某些實施例的半導體元件的圖案的平面圖。如圖5所示，所述半導體元件可包括第一區I及第二區II。舉例而言，在圖5中，第一區I可為邏輯區，且第二區II可為靜態隨機存取記憶體(SRAM)區。
參照圖5，具有相同線寬及不同間距的主動圖案50、55、及60可在第一區I中以線性形狀形成於基板301上。主動圖案50、55、及60的線寬可相同於或小於商業化光刻元件的解析度極限值。第一區I可包括具有第一間距P1’的第一主動圖案50及60、 以及具有第二間距P2’且鄰近於第一主動圖案50及60安置的第二主動圖案55。第二間距P2’可大於第一間距P1’。第一間距P1’可介於30奈米至35奈米範圍內。第二間距P2’可介於40奈米至50奈米範圍內。可使用四重圖案化技術(QPT)而形成第一主動圖案50及60，且可使用雙重圖案化技術(DPT)而形成第二主動圖案55。
元件隔離層303可形成於主動圖案50、55、及60之間的區域中。元件隔離層303可填充主動圖案50、55、及60之間的區域至預定高度，且主動圖案50、55、及60的上部部分可突出於元件隔離層303上方。
如圖5所示，具有相同線寬及不同間距的主動圖案70、75、及80可在第二區II中以線性形狀形成於基板301上。主動圖案70、75、及80的線寬可相同於或小於商業化光刻元件的解析度極限值。第二區II可包括具有第三間距P3’的第一主動圖案70及80、以及具有第四間距P4’且鄰近於第一主動圖案70及80安置的第二主動圖案75。第四間距P4’可大於第三間距P3’。可使用雙重圖案化技術而形成第二區II中的主動圖案70、75、及80。
元件隔離層303可形成於主動圖案70、75、及80之間的區域中。元件隔離層303可填充主動圖案70、75、及80之間的區域至預定高度，且主動圖案70、75、及80的上部部分可突出於元件隔離層303上方。
圖6A至圖6J是說明根據本發明概念某些實施例的半導 體元件製造中的加工步驟的剖視圖。在圖6A至圖6J中說明沿圖5所示的線C-C’截取的半導體元件。
現在參照圖6A，可依序形成第一硬遮罩層305、第二硬遮罩層310、第三硬遮罩層315、第一犧牲層321、第一抗反射層325、第二犧牲層341、及第二抗反射層345於基板301上。
基板301可為例如矽晶圓等半導體基板。在某些實施例中，基板301可為絕緣體上覆矽(SOI)基板。
可使用以下中的至少一者來形成第一硬遮罩層305、第二硬遮罩層310、及第三硬遮罩層315：含矽材料，例如氧化矽(SiOx)、氮氧化矽(SiON)、正矽酸四乙酯(TEOS)、氮化矽(SixNy)、多晶矽等；含碳材料，例如非晶碳層(ACL)的材料、及旋塗式硬遮罩(SOH)的材料；或金屬。舉例而言，第一硬遮罩層305可由氮化矽形成，且具有減小的厚度的氧化矽可更包含於所述氮化矽的下部部分中。舉例而言，第二硬遮罩層310可由氧化矽形成。舉例而言，第三硬遮罩層315可由多晶矽形成。
第一犧牲層321可為用於在後續製程期間形成第一間隔壁350s的層(參見圖6C)，且第二犧牲層341可為用於形成第二間隔壁360a、第三間隔壁360d、第四間隔壁360f、及第五間隔壁360g的層(參見圖6G)。
第一犧牲層321及第二犧牲層341可含有多晶矽、非晶碳層(ACL)、及旋塗式硬遮罩(SOH)中的任意一者。
在光刻製程期間，第一抗反射層325可為被形成以用於 減少或可能防止因第一犧牲層321的底層而發生的光反射的層，且第二抗反射層345可為被形成以用於減少或可能防止因第二犧牲層341的底層而發生的光反射的層。第一抗反射層325及第二抗反射層345可由氮氧化矽膜(SiON)形成。
可使用例如原子層沈積(ALD)、化學氣相沈積(CVD)、旋轉塗佈等製程來形成第一硬遮罩層305、第二硬遮罩層310、及第三硬遮罩層315、第一犧牲層321及第二犧牲層341、以及第一抗反射層325及第二抗反射層345，且根據用於形成所述層的材料而定，可進一步進行烘烤製程或硬化製程。
可在第二犧牲層341上覆蓋光阻劑膜，且可藉由光刻製程而以線性形狀形成第一光阻劑圖案380p。
現在參照圖6B，可藉由使用第一光阻劑圖案380p作為蝕刻遮罩來各向異性地蝕刻第二抗反射層345及第二犧牲層341而在第一區I中使第一芯軸340以線性形狀形成於第一犧牲層321上。在該些實施例中，可藉由蝕刻製程而自第二區II完全移除第二抗反射層345及第二犧牲層341。
現在參照圖6C，可在第一區I中形成第一間隔壁350s於第一芯軸340的側壁上。具體而言，可在形成共形地覆蓋第一芯軸340的第一間隔壁材料層之後藉由進行回蝕製程而形成第一間隔壁350s於第一芯軸340的側壁上。可考量欲最終形成的主動圖案之間的距離來確定第一間隔壁材料層的厚度。所述欲最終形成的主動圖案之間的距離可小於商業化光刻元件的解析度極限值。
所述第一間隔壁材料層可由相對於第一芯軸340具有蝕刻選擇性的材料形成。舉例而言，當第一芯軸340由多晶矽、非晶碳層(ACL)、及旋塗式硬遮罩(SOH)中的任意一者形成時，第一間隔壁材料層可由氧化矽或氮化矽形成。可使用原子層沈積(ALD)製程來形成第一間隔壁材料層。
現在參照圖6D，在第一區I中，可藉由以選擇性方式移除第一芯軸340而使第一間隔壁350s以線性形狀形成於第一犧牲層321上。由於在特定蝕刻條件下第一間隔壁350s可由相對於第一芯軸340具有蝕刻選擇性的材料形成，故可以選擇性方式移除第一芯軸340。
現在參照圖6E，在第一區I中，可形成第二光阻劑圖案390p於第一犧牲層321上，以使第二光阻劑圖案390p與第一間隔壁350s間隔開並安置於第一芯軸340已被移除的區以外。在第二區II中，可形成具有不同的線寬的第三光阻劑圖案392p及第四光阻劑圖案394p於第一犧牲層321上。
第二光阻劑圖案至第四光阻劑圖案390p、392p、及394p的線寬W2、W3、及W4可大於第一間隔壁350s的線寬W1。第四光阻劑圖案394p的線寬W4可大於第二光阻劑圖案390p的線寬W2及第三光阻劑圖案392p的線寬W3。
兩個最鄰近的間隔壁350s之間的距離S1可實質上相同於第一芯軸340的線寬。第二光阻劑圖案390p與最鄰近於第二光阻劑圖案390p安置的第一間隔壁350s之間的距離S2可實質上相 同於兩個最鄰近的第一間隔壁350s之間的距離S1。根據本發明概念的某些實施例，可減小第二光阻劑圖案390p的線寬W2，且第二光阻劑圖案390p與最鄰近於第二光阻劑圖案390p安置的第一間隔壁350s之間的距離S2可大於兩個最鄰近的間隔壁350s之間的距離S1。由於第二光阻劑圖案390p的線寬W2可用於確定第二主動圖案55的間距P2’，故第二主動圖案55的間距P2’可藉由調整第二光阻劑圖案390p的線寬W2而自由變化。
此外，第三光阻劑圖案392p與第四光阻劑圖案394p之間的距離S3可大於第二光阻劑圖案390p與最鄰近於第二光阻劑圖案390p安置的第一間隔壁350s之間的距離S2。
現在參照圖6F，可在第一區I中形成第二芯軸320a及第三芯軸320d於第三硬遮罩層315上，且可在第二區II中形成第四芯軸320f及第五芯軸320g於第三硬遮罩層315上。
在第一區I中，可藉由使用第一間隔壁350s及第二光阻劑圖案390p作為相應的蝕刻遮罩蝕刻第一抗反射層325及第一犧牲層321而使第二芯軸320a及第三芯軸320d形成於第三硬遮罩層315上。在第二區II中，可藉由使用第三光阻劑圖案392p及第四光阻劑圖案394p作為相應的蝕刻遮罩蝕刻第一抗反射層325及第一犧牲層321而使第四芯軸320f及第五芯軸320g形成於第三硬遮罩層315上。
可在與第一間隔壁350s的位置對應的位置中形成第二芯軸320a，且可在與第二光阻劑圖案390p的位置對應的位置中形成 第三芯軸320d。可在與第三光阻劑圖案392p的位置對應的位置中形成第四芯軸320f，且可在與第四光阻劑圖案394p的位置對應的位置中形成第五芯軸320g。
現在參照圖6G，可分別在第二芯軸至第五芯軸320a、320d、320f、及320g的側壁上形成第二間隔壁至第五間隔壁360a、360d、360f、及360g。
具體而言，可在形成共形地覆蓋第二芯軸至第五芯軸320a、320d、320f、及320g的第二間隔壁材料層之後藉由進行回蝕製程而在第二芯軸至第五芯軸320a、320d、320f、及320g的側壁上形成第二間隔壁至第五間隔壁360a、360d、360f、及360g。可考量欲最終形成的主動圖案的線寬來確定第二間隔壁材料層的厚度。欲最終形成的主動圖案的線寬可小於商業化光刻元件的解析度極限值。
所述第二間隔壁材料層可由相對於第二芯軸至第五芯軸320a、320d、320f、及320g具有蝕刻選擇性的材料形成。舉例而言，當第二芯軸至第五芯軸320a、320d、320f、及320g由多晶矽、非晶碳層(ACL)、及旋塗式硬遮罩(SOH)中的任意一者形成時，第二間隔壁材料層可由氧化矽或氮化矽形成。可使用原子層沈積(ALD)製程來形成第二間隔壁材料層。
現在參照圖6H，藉由以選擇性方式移除第二芯軸至第五芯軸320a、320d、320f、及320g，可在第一區I中使第二間隔壁360a及第三間隔壁360d以線性形狀保留於第三硬遮罩層315上， 且可在第二區II中使第四間隔壁360f及第五間隔壁360g保留於第三硬遮罩層315上。由於在特定蝕刻條件下第二間隔壁至第五間隔壁360a、360d、360f、及360g相對於第二芯軸至第五芯軸320a、320d、320f、及320g具有蝕刻選擇性，故可以選擇性方式移除第二芯軸至第五芯軸320a、320d、320f、及320g。
第二間隔壁360a、第三間隔壁360d、第四間隔壁360f、及第五間隔壁360g可具有不同的間距。可藉由自第一區I移除第二芯軸320a及第三芯軸320d而在第一區I中使具有不同間距的第二間隔壁360a與第三間隔壁360d以線性形狀保留於第三硬遮罩層315上，且可藉由自第二區II移除第四芯軸360f及第五芯軸360g而在第二區II中使具有不同間距的第四間隔壁360f與第五間隔壁360g以線性形狀保留於第三硬遮罩層315上。
第二間隔壁360a的間距P1’可小於第三間隔壁360d的間距P2’，且第四間隔壁360f的間距P3’可小於第五間隔壁360g的間距P4’。第二間隔壁360a的間距P1’可為其中最小的間距，且第五間隔壁360g的間距P4’可為其中最大的間距。
第二間隔壁360a的間距P1’可取決於第一間隔壁350s的線寬，且第三間隔壁360d的間距P2’可取決於第二光阻劑圖案390p的線寬。第四間隔壁360f的間距P3’可取決於第三光阻劑圖案392p的線寬，且第五間隔壁360g的間距P4’可取決於第四光阻劑圖案394p的線寬。
現在參照圖6I，可藉由使用第二間隔壁至第五間隔壁 360a、360d、360f、及360g作為相應的蝕刻遮罩來各向異性地蝕刻第一硬遮罩層305、第二硬遮罩層310、及第三硬遮罩層315、以及蝕刻基板301的至少一部分而形成具有不同的間距的主動圖案50、55、60、70、75、及80於基板301上。
在其中基板301被各向異性地蝕刻的製程期間，在第一區I中，可在第二間隔壁360a被傳輸至基板301時形成第一主動圖案50及60，且可在第三間隔壁360d被傳輸至基板301時形成第二主動圖案55。此外，在其中基板301被各向異性地蝕刻的製程中，在第二區II中，可在第四間隔壁360f被傳輸至基板301時形成第三主動圖案70及80，且可在第五間隔壁360g被傳輸至基板301時形成第四主動圖案75。
首先，可藉由使用具有不同間距的第二間隔壁至第五間隔壁360a、360d、360f、及360g作為相應的蝕刻遮罩蝕刻硬遮罩層而在第一區I及第二區II中形成具有不同間距的硬遮罩圖案。接下來，在第一區I中，可藉由使用硬遮罩圖案作為蝕刻遮罩來各向異性地蝕刻基板301而形成具有第一間距P1’的第一主動圖案50及60、以及具有較第一間距P1’大的第二間距P2’的第二主動圖案55。在第二區II中，可藉由使用硬遮罩圖案作為蝕刻遮罩來各向異性地蝕刻基板301而形成具有第三間距P3’的第三主動圖案70及80、以及具有較第三間距P3’大的第四間距P4’的第四主動圖案75。在各向異性地蝕刻基板301之後，第一硬遮罩層305可留在主動圖案50、55、60、70、75、及80的上部部分中。
第一間距P1’可小於第二間距P2’。第三間距P3’可小於第四間距P4’。第一間距P1’可為其中最小的間距，且第四間距P4’可為其中最大的間距。
第一間距P1’可介於30奈米至35奈米範圍內，且第二間距P2’可介於40奈米至50奈米範圍內。
現在參照圖6J，可形成元件隔離層303，以使得第一主動圖案50及60的上部部分、第二主動圖案55的上部部分、第三主動圖案70及80的上部部分，以及第四主動圖案75的上部部分突出。
首先，可形成絕緣層以填充當基板301被各向異性地蝕刻時在主動圖案之間所形成的淺溝槽，且接著可藉由進行平坦化製程而形成初步元件隔離層以使得暴露出第一硬遮罩層305。
可另外形成深溝槽，且接著可形成絕緣層以填充所述深溝槽。可藉由進行平坦化製程來形成元件隔離層303，以使得可暴露出第一硬遮罩層305。然而，應理解，本發明概念的實施例並非僅限於此構造。舉例而言，可不形成深溝槽，而此並不背離本發明概念的範圍。
可由以下中的任意一者來形成所述絕緣層：硼磷矽玻璃(BPSG)、高密度電漿(HDP)氧化物、可流動氧化物(FOX)、東燃矽氮烷(TOSZ)、旋塗式玻璃(SOG)、未經摻雜的矽石玻璃(USG)、正矽酸四乙酯(TEOS)、及低溫氧化物(LTO)。可使用化學機械拋光(CMP)製程來進行所述平坦化製程。
可以選擇性方式移除留在第一主動圖案至第四主動圖案50、55、60、70、75、及80的上部部分中的第一硬遮罩層305，且接著可將元件隔離層303蝕刻預定深度，以使得第一主動圖案至第四主動圖案50、55、60、70、75、及80的上部部分突出。在該些實施例中，第一主動圖案至第四主動圖案50、55、60、70、75、及80的上表面及兩個側表面的部分可被暴露出。
如上所述，可藉由使用四重圖案化技術與雙重圖案化技術二者而輕易地在半導體元件中的多個區中形成具有相同線寬及不同間距的主動圖案。
不同於圖5及圖6A至圖6J所示者，第二區II可為快閃記憶體胞元區域(flash memory cell area)。在該些實施例中，在第二區II中需要具有相同的間距且重複地安置的主動圖案。可藉由如圖6E所述形成具有相同的線寬並以規則的間隔安置的光阻劑圖案、以及參照圖6F至圖6J進行後續製程來獲得在第二區II中具有相同的間距且重複地安置的主動圖案。
圖7是根據本發明概念某些實施例的半導體元件的電路圖。圖8是圖7所示的根據本發明概念某些實施例的半導體元件的佈局圖。
具體而言，可提供圖7及圖8中所示的半導體元件1作為反及(NAND)閘極胞元。提供對圖7及圖8的說明作為實例，且因此，本發明概念的實施例並非僅限於此構造。
現在參照圖7，反及閘極胞元可被構造成接收兩種輸入訊 號M及N並輸出在進行反及操作之後所提供的訊號。
所述反及閘極胞元可被構造成包括：PMOS電晶體TP1，用於當輸入訊號M具有「低的」邏輯值時將「高的」邏輯值傳輸至輸出端子Q；NMOS電晶體TN1及TN2，當輸入訊號M及N二者皆具有「高的」邏輯值時，NMOS電晶體TN1及TN2接通並將「低的」邏輯值傳輸至輸出端子Q；以及PMOS電晶體TP2，當輸入訊號N具有「低的」邏輯值時，將「高的」邏輯值傳輸至輸出端子Q。
在具有上述構造的反及閘極胞元中，當輸入訊號M及N二者皆具有「高的」邏輯值時，PMOS電晶體TP1及TP2可斷開且NMOS電晶體TN1及TN2可接通，以使「低的」邏輯值輸出至輸出端子Q。
當輸入訊號M及N二者皆具有「低的」邏輯值時，PMOS電晶體TP1及TP2可接通且NMOS電晶體TN1及TN2可斷開，以使「高的」邏輯值輸出至輸出端子Q。
現在參照圖8，基板可包括摻雜有N型雜質的N阱區NW及摻雜有P型雜質的區。第一主動圖案10形成於N阱區NW中，且第一主動圖案20形成於摻雜有P型雜質的區中。第二主動圖案15的部分可形成於N阱區NW中，而第二主動圖案15的其餘部分可形成於摻雜有P型雜質的區中。
彼此間隔開的第一主動圖案10、第一主動圖案20、及第二主動圖案15可被形成為在單個方向(例如，Y方向)上延伸。 閘電極621及625可被形成為在另一方向(例如，X方向)上延伸。閘電極621及625可被延伸成與第一主動圖案10、第二主動圖案15、及第一主動圖案20中的所有者相交(intersect)。
源極/汲極區(未示出)可在其中閘電極621及625與主動圖案10、15、及20相交的部分的兩側上形成於主動圖案10、15、及20中。
此外，可形成連接至源極/汲極區的源極/汲極觸點640。可形成連接至閘電極中的每一者的輸入端子643及645以及連接至一個閘電極的輸出端子647。
第一主動圖案10可構造(configure)PMOS電晶體，且第一主動圖案20可構造NMOS電晶體。詳言之，由於兩個閘電極621及625以及三個源極/汲極觸點640安置於第一主動圖案10上，故第一主動圖案10可構造並聯連接至彼此的兩個PMOS電晶體。此外，由於兩個閘電極621及625以及兩個源極/汲極觸點640安置於第一主動圖案20上，故第一主動圖案20可構造串聯連接至彼此的兩個NMOS電晶體。
圖9A至圖9F是說明根據本發明概念某些實施例的半導體元件製造中的加工步驟的剖視圖。在圖9A至圖9F中說明沿圖8所示的線D-D’截取的半導體元件及沿圖8所示的線E-E’截取的半導體元件。圖9A至圖9F是示意性地說明基於圖2J所示半導體元件的構造來製作半導體元件的後續製程的圖。
首先參照圖9A，其為說明進行參照圖2A至圖2J所述的 製程的結果的圖。參照圖9A，基板101可包括N阱區NW。除N阱區NW以外的區可為摻雜有P型雜質的區。N阱區NW可在主動圖案10、15、及20被形成之前形成於基板101中。
參照圖9B，可提供覆蓋突出於元件隔離層103上方的主動圖案10、15、及20的犧牲閘極絕緣層410、以及形成於犧牲閘極絕緣層410上的犧牲閘電極420。
首先，可依序堆疊犧牲閘極絕緣層410、犧牲閘電極420、及遮罩層430。藉由使用經圖案化的遮罩層作為蝕刻遮罩，可對遮罩層430進行圖案化，且可對犧牲閘電極420進行圖案化。
犧牲閘極絕緣層410可包括氧化矽膜及氮氧化矽膜中的至少一者，但並非僅限於此。犧牲閘電極420可由多晶矽形成，但並非僅限於此。
參照圖9C，可形成閘極間隔壁440於犧牲閘電極420的側表面上，且可於暴露至犧牲閘電極420之側的主動圖案中形成源極/汲極區435。
可藉由共形地形成間隔壁材料層於犧牲閘電極420上且接著回蝕所述間隔壁材料層來形成閘極間隔壁440。可藉由進行雜質離子植入製程(impurity ion implantation process)來形成源極/汲極區435。為了活化雜質，可在所述離子植入製程之後進行熱處理製程(heat treatment process)。
參照圖9D，可形成層間絕緣層450，層間絕緣層450環繞犧牲閘電極420及閘極間隔壁440並使犧牲閘電極420的上表 面暴露至層間絕緣層450。
可形成覆蓋犧牲閘電極420及閘極間隔壁440的層間絕緣層450。可進行平坦化製程以使得可暴露出犧牲閘電極420的上表面。藉由所述平坦化製程可完成形成層間絕緣層450的步驟。
可使用化學機械拋光(CMP)製程來對層間絕緣層450進行平坦化。
參照圖9E及圖9F，可形成閘極絕緣層460及閘電極470。
可藉由移除犧牲閘電極420及犧牲閘極絕緣層410而在層間絕緣層450中形成溝槽。閘極絕緣層460及閘電極470可共形地形成於溝槽中。可進行平坦化製程以使得可暴露出層間絕緣層450的上表面。藉由所述平坦化製程可完成形成閘電極470的步驟。
閘極絕緣層460可由高介電層構造成。所述高介電層可指代使用具有較氧化矽膜的介電常數高的介電常數的絕緣材料而形成的絕緣層，且可為氧化鉭膜、氧化鈦膜、氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化釔膜、氧化鈮膜、矽酸鉿、及矽酸鋯中的至少一者。可使用化學氣相沈積(CVD)或原子層沈積(ALD)來形成閘極絕緣層460。
閘電極470可包括至少一個功函數控制膜及至少一種閘極金屬。可使用選自由TiN、TaN、WN、TiAl、TiAlN、TaC、TiC等組成的群組中的一者來形成所述功函數控制膜。所述閘極金屬可由鋁(Al)、鎢(W)、鉬(Mo)等中的至少一者形成。功函數 控制膜可用作阻障所述閘極金屬的擴散障壁(diffusion barrier)。可根據用於形成閘電極470的材料而定，使用化學氣相沈積或原子層沈積來形成閘電極470。
N阱區NW中的功函數控制膜可不同於摻雜有P型雜質的區中的功函數控制膜，且為此，可能需要進行額外的製程。
圖10是說明根據本發明概念某些實施例的半導體元件的電路圖，且圖11是說明圖10所示的根據本發明概念某些實施例的半導體元件的佈局圖。
具體而言，作為實例，可提供圖10及圖11中所示的半導體元件2作為由六個電晶體構造成的靜態隨機存取記憶體(SRAM)胞元，但不僅限於此。
參照圖10，所述靜態隨機存取記憶體胞元可包括一對在電源節點Vcc與接地節點Vss之間並聯連接至彼此的反相器INVI與反相器INV2、以及連接至反相器INV1及INV2的相應輸出節點的第一傳送電晶體(pass transistor)PS1及第二傳送電晶體PS2。第一傳送電晶體PS1及第二傳送電晶體PS2可相應地連接至位元線BL及互補位元線/BL。第一傳送電晶體PS1的閘極及第二傳送電晶體PS2的閘極可連接至字線WL。
第一反相器INV1可包括串聯連接至彼此的第一上拉電晶體PU1與第一下拉電晶體PD1，且第二反相器INV2可包括串聯連接至彼此的第二上拉電晶體PU2與第二下拉電晶體PD2。第一上拉電晶體PU1及第二上拉電晶體PU2可為PMOS電晶體，且 第一下拉電晶體PD1及第二下拉電晶體PD2可為NMOS電晶體。
第一反相器INV1的輸入節點可連接至第二反相器INV2的輸出節點，且第二反相器INV2的輸入節點可連接至第一反相器INV1的輸出節點，以使第一反相器INV1與第二反相器INV2可構造成鎖存電路(latch circuit)。
參照圖11，基板可包括摻雜有N型雜質的N阱區NW及摻雜有P型雜質的區。具有第一間距P1的第一主動圖案30及40可形成於摻雜有P型雜質的區中，且具有第二間距P2的第二主動圖案35a、35b可形成於N阱區NW中。
彼此間隔開的第一主動圖案30、第二主動圖案35a、第二主動圖案35b、及第一主動圖案40可被形成為在一個方向(例如，Y方向)上縱向延伸。第二主動圖案35a及第二主動圖案35b所延伸的長度可短於第一主動圖案30及第一主動圖案40所延伸的長度。第二主動圖案35a及第二主動圖案35b可構造成PMOS電晶體，且第一主動圖案30及第一主動圖案40可構造成NMOS電晶體。
第一閘電極651、第二閘電極653、第三閘電極655、及第四閘電極657可被形成為在另一方向(例如，X方向)上縱向延伸並與第一主動圖案與第二主動圖案30、35a、35b、及40相交。詳言之，第一閘電極651可與第一主動圖案30及第二主動圖案35a完全相交且可與第二主動圖案35b的端部部分局部地交疊。第三閘電極655可與第一主動圖案40及第二主動圖案35b完全相交且 可與第二主動圖案35a的端部部分局部地交疊。第二閘電極653可被形成為與第一主動圖案30相交，且第四閘電極657可被形成為與第一主動圖案40相交。
如圖11所示，第一上拉電晶體PU1可界定於其中第一閘電極651與第二主動圖案35a彼此相交的區中，第一下拉電晶體PD1可界定於其中第一閘電極651與第一主動圖案30彼此相交的區中，且第一傳送電晶體PS1可界定於其中第二閘電極653與第一主動圖案30彼此相交的區中。第二上拉電晶體PU2可界定於其中第三閘電極653與第二主動圖案35b彼此相交的區中，第二下拉電晶體PD2可界定於其中第三閘電極655與第一主動圖案40彼此相交的區中，且第二傳送電晶體PS2可界定於其中第四閘電極657與第一主動圖案40彼此相交的區中。
源極/汲極區(未示出)可在其中第一閘電極至第二閘電極651、653、655、及657與第一主動圖案至第二主動圖案30、35a、35b、及40相交的部分的兩側上形成於第一主動圖案至第二主動圖案30、35a、35b、及40中。
此外，可形成分別連接至所述源極/汲極區的多個源極/汲極觸點670。
此外，第一共享觸點675a可將第二主動圖案35a、第三閘極線655、及導線677全部連接於一起。第二共享觸點675b可將第二主動圖案35b、第一閘極線651、及導線678全部連接於一起。
圖12A至圖12F是說明根據本發明概念某些實施例的半導體元件製造中的加工步驟的剖視圖。在圖12A至圖12F中說明沿圖11所示的線F-F’截取的半導體元件及沿圖11所示的線G-G’截取的半導體元件。圖12A至圖12F是示意性地說明基於圖4J所示的半導體元件的構造來製造根據本發明概念某些實施例的半導體元件2的後續製程的圖。
圖12A是說明進行參照圖4A至圖4J所述製程的結果的圖。參照圖12A，基板201可包括N阱區NW。除N阱區NW以外的區可為摻雜有P型雜質的區。N阱區NW可在主動圖案30、35、及40被形成之前形成於基板201中。
可依序堆疊犧牲閘極絕緣層510、犧牲閘電極520、及遮罩層530。藉由使用經圖案化的遮罩層作為蝕刻遮罩，可對遮罩層530進行圖案化，且可對犧牲閘電極520進行圖案化。
犧牲閘極絕緣層510可包括氧化矽膜及氮氧化矽膜中的至少一者，但不僅限於此。犧牲閘電極520可由多晶矽形成，但不僅限於此。
參照圖12C，可形成閘極間隔壁540於犧牲閘電極520的側表面上，且可於源極/汲極區535暴露至犧牲閘電極520之側的主動圖案中形成源極/汲極區535。
可藉由共形地形成間隔壁材料層於犧牲閘電極520上並接著回蝕所述間隔壁材料層來形成閘極間隔壁540。可藉由進行雜質離子植入製程來形成源極/汲極區535。為了活化雜質，可在所 述離子植入製程之後進行熱處理製程。
參照圖12D，可形成層間絕緣層550，層間絕緣層550環繞犧牲閘電極520及閘極間隔壁540並使得犧牲閘電極520的上表面能夠暴露至層間絕緣層550。
可形成覆蓋犧牲閘電極520及閘極間隔壁540的層間絕緣層550，且可進行平坦化製程以使得可暴露出犧牲閘電極520的上表面。可藉由所述平坦化製程來完成形成層間絕緣層550的步驟。
可使用化學機械拋光(CMP)製程來對層間絕緣層550進行平坦化。
參照圖12E及圖12F，可形成閘極絕緣層560及閘電極570。
可藉由移除犧牲閘電極520及犧牲閘極絕緣層510而在層間絕緣層550中形成溝槽。可共形地形成閘極絕緣層560及閘電極570於所述溝槽中。可進行平坦化製程以使得可暴露出層間絕緣層550的上部部分。可藉由所述平坦化製程來完成形成閘電極570的步驟。
閘極絕緣層560可包括高介電層。所述高介電層可指代使用具有較氧化矽膜的介電常數高的介電常數的絕緣材料而形成的絕緣層，且可為氧化鉭膜、氧化鈦膜、氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化釔膜、氧化鈮膜、矽酸鉿、及矽酸鋯中的至少一者。可使用化學氣相沈積或原子層沈積來形成層間絕緣層560。
閘電極570可包括至少一個功函數控制膜及至少一種閘極金屬。所述功函數控制膜可為選自由TiN、TaN、WN、TiAl、TiAlN、TaC、TiC等組成的群組中的一者。所述閘極金屬可為鋁(Al)、鎢(W)、鉬(Mo)等中的至少一者。功函數控制膜可用作阻障所述閘極金屬的擴散障壁。根據用於形成閘電極570的材料而定，可使用化學氣相沈積或原子層沈積來形成閘電極570。
N阱區NW中的功函數控制膜可不同於摻雜有P型雜質的區中的功函數控制膜，且為此，可能需要進行額外的製程。
現在將參照圖13來論述用於說明包括根據本發明概念某些實施例的半導體元件的儲存元件的方塊圖。如圖13所示，根據本發明概念某些實施例的儲存元件1000可包括與主機通訊的控制器1010、以及用於儲存資料的記憶體1020-1、1020-2、及1020-3。控制器1010以及記憶體1020-1、1020-2、及1020-3可分別包括根據本發明概念某些實施例的半導體元件。
可提供與控制器1010通訊的主機作為配備有儲存元件1000的各種電子元件。舉例而言，主機可為智慧型電話、數位相機、桌上型電腦、膝上型電腦、多媒體播放機等。控制器1010可在接收自主機傳輸的用於寫入或讀取資料的請求之後將資料儲存於記憶體1020-1、1020-2、及1020-3中，或產生用於自記憶體1020-1、1020-2、及1020-3擷取資料的命令(command，CMD)。
如圖13所示，一或多個記憶體1020-1、1020-2、及1020-3可在儲存元件中並聯連接至控制器1010。例如固態驅動機(solid state drive，SSD)等具有相對大的容量的儲存元件1000可藉由使多個記憶體1020-1、1020-2、及1020-3並聯連接至控制器1010而實作。
將參照圖14來論述用於說明包括根據本發明概念某些實施例的半導體元件的電子元件的方塊圖。如圖14所示，根據本發明概念某些實施例的電子元件2000可包括通訊單元2010、輸入單元2020、輸出單元2030、記憶體2040、及處理器2050。
通訊單元2010可包括有線/無線通訊模組且可包括無線網際網路模組、短程通訊模組(short-range communication module)、全球定位系統(global positioning system，GPS)模組、行動通訊模組等。包含於通訊單元2010中的有線/無線通訊模組可基於各種通訊標準而連接至外部通訊網路以傳送及接收資料。
輸入單元2020可被設置成允許使用者控制電子元件2000的運作，且可包括機械開關(mechanical switch)、觸控螢幕、語音辨識模組等。此外，輸入單元2020的實例可包括軌跡球滑鼠(trackball mouse)、雷射指標滑鼠(laser pointer mouse)、及手指滑鼠(finger mouse)，且可更包括各種允許使用者輸入資料的感測器模組。
由電子元件2000所處理的資訊可由輸出單元2030以語音或影像形式輸出，且記憶體2040可儲存用於處理及控制處理器2050的運作的程式、或可將資料儲存於其中。根據所需運作，處理器2050可藉由傳送命令至記憶體2040來儲存或擷取資料。處 理器2050及記憶體2040可包括根據本發明概念某些實施例的半導體元件。
記憶體2040可安裝於電子元件2000中或經由單獨的介面而與處理器2050通訊。當記憶體2040經由單獨的介面而與處理器2050通訊時，處理器2050可藉由例如SD、SDHC、SDXC、MICRO SD、USB等各種介面標準而儲存資料於記憶體2040中或自記憶體2040擷取資料。
處理器2050可控制包含於電子元件2000中的相應單元的運作。處理器2050可進行與音訊通話(audio call)、視訊通話(video call)、資料通訊等有關的控制及處理、或進行用於播放及管理多媒體的控制及處理。此外，處理器2050可處理經由輸入單元2020自使用者所傳送的輸入且可經由輸出單元2030而輸出其對應結果。處理器2050可將控制電子元件2000的運作所需的資料儲存於記憶體2040中、或自記憶體2040擷取資料。
現在將參照圖15來論述用於示意性地說明包括根據本發明概念某些實施例的半導體元件的系統的圖。如圖15所示，系統3000可包括控制器3100、輸入/輸出元件3200、記憶體3300、及介面3400。系統3000可為行動系統或用於傳送或接收資訊的系統。行動系統可為可攜式數位助理(portable digital assistant，PDA)、可攜式電腦、平板個人電腦、無線電話、行動電話、數位音樂播放機、或記憶卡。
控制器3100可運行程式並控制系統3000。控制器3100 可為例如微處理器、數位訊號處理器、微控制器、或與其相似的元件。
輸入/輸出元件3200可用於輸入或輸出系統3000的資料。系統3000可使用輸入/輸出元件3200而連接至例如個人電腦或網路等外部元件，並與所連接的外部元件交換資料。輸入/輸出元件3200可為例如小鍵盤、鍵盤、或顯示器。
記憶體3300可儲存用於控制器3100的運作的碼及/或資料、及/或可儲存由控制器3100所處理的資料。
介面3400可為用於在系統3000與外部元件之間進行資料傳送的通道。控制器3100、輸入/輸出元件3200、記憶體3300、及介面3400可經由匯流排3500而彼此通訊。
控制器3100及記憶體3300中的至少一者可包括根據本發明概念某些實施例的半導體元件。
如上所述，根據本發明概念的某些實施例，可提供一種藉由使用四重圖案化技術與雙重圖案化技術二者以輕易地形成具有相同線寬及不同間距的主動圖案來製作半導體元件的方法。
根據本發明概念的某些實施例，可提供包括具有相同線寬及不同間距的主動圖案的半導體元件。
儘管以上已示出並闡述了示例性實施例，然而對於熟習此項技術者而言將顯而易見，可作出各種潤飾及變化，而此並不背離由隨附申請專利範圍所界定的本發明的範圍。
10、20‧‧‧主動圖案
15‧‧‧主動圖案
103‧‧‧元件隔離層
A-A’‧‧‧線
P1‧‧‧間距
P2‧‧‧間距

Claims (24)

  1. 一種半導體元件的製造方法，包括：依序堆疊硬遮罩層、第一犧牲層、及第二犧牲層於基板上；蝕刻所述第二犧牲層，以形成第一芯軸於所述第一犧牲層上；形成第一間隔壁於所述第一芯軸的側壁上；形成光阻劑圖案，所述光阻劑圖案安置於所述第一芯軸已被移除的區以外、與所述第一間隔壁間隔開、且具有較所述第一間隔壁的線寬大的線寬；使用所述第一間隔壁及所述光阻劑圖案作為相應的蝕刻遮罩來蝕刻所述第一犧牲層，以分別形成第二芯軸及第三芯軸；在所述第二芯軸的側壁上形成第二間隔壁及在所述第三芯軸的側壁上形成第三間隔壁；藉由使用所述第二間隔壁及所述第三間隔壁作為相應的蝕刻遮罩蝕刻所述硬遮罩層及蝕刻所述基板的至少一部分，來形成具有第一間距的第一主動圖案及具有較所述第一間距大的第二間距的第二主動圖案；以及形成元件隔離層，以使所述第一主動圖案的上部部分及所述第二主動圖案的上部部分自所述元件隔離層突出。
  2. 如申請專利範圍第1項所述的方法，其中所述第一間距介於30奈米至35奈米範圍內，且所述第二間距介於40奈米至50奈米範圍內。
  3. 如申請專利範圍第1項所述的方法，其中在形成所述第二間隔壁及所述第三間隔壁之後，移除所述第二芯軸及所述第三芯軸，以使具有不同間距的所述第二間隔壁與所述第三間隔壁保留為線性形狀。
  4. 如申請專利範圍第1項所述的方法，其中所述第二間隔壁的間距取決於所述第一間隔壁的線寬；且其中所述第三間隔壁的間距取決於所述光阻劑圖案的線寬。
  5. 如申請專利範圍第1項所述的方法，其中所述第三間隔壁的間距大於所述第二間隔壁的間距。
  6. 如申請專利範圍第1項所述的方法，其中所述形成所述第一間隔壁於所述第一芯軸的側壁上包括：形成第一間隔壁材料層，所述第一間隔壁材料層共形地覆蓋所述第一芯軸；以及回蝕所述第一間隔壁材料層。
  7. 如申請專利範圍第1項所述的方法，其中所述在所述第二芯軸的側壁上形成所述第二間隔壁及在所述第三芯軸的側壁上形成所述第三間隔壁包括：形成第二間隔壁材料層，所述第二間隔壁材料層共形地覆蓋所述第二芯軸及所述第三芯軸；以及回蝕所述第二間隔壁材料層。
  8. 如申請專利範圍第1項所述的方法，其中所述第一犧牲層及所述第二犧牲層包含多晶矽、非晶矽、及旋塗式硬遮罩(SOH)中的一者。
  9. 如申請專利範圍第1項所述的方法，其中所述硬遮罩層包含多晶矽、氧化矽、及氮化矽中的至少一者。
  10. 一種半導體元件的製造方法，包括：依序堆疊硬遮罩層、第一犧牲層、及第二犧牲層於基板上；使用形成於所述第二犧牲層上的第一光阻劑圖案作為蝕刻遮罩來蝕刻所述第二犧牲層，以形成第一芯軸；形成第一間隔壁於所述第一芯軸的側壁上；在所述第一芯軸已被移除的區中形成第二光阻劑圖案，所述第二光阻劑圖案與所述第一間隔壁間隔開且具有較所述第一間隔壁的線寬大的線寬；使用所述第一間隔壁及所述第二光阻劑圖案作為相應的蝕刻遮罩來蝕刻所述第一犧牲層，以分別形成第二芯軸及第三芯軸，所述第二芯軸與所述第三芯軸具有不同的線寬；在所述第二芯軸的側壁上形成第二間隔壁及在所述第三芯軸的側壁上形成第三間隔壁；使用具有不同間距的所述第二間隔壁與所述第三間隔壁作為蝕刻遮罩來蝕刻所述硬遮罩層，以形成硬遮罩圖案；使用所述硬遮罩圖案作為蝕刻遮罩來蝕刻所述基板，以形成具有第一間距的第一主動圖案及具有較所述第一間距大的第二間 距的第二主動圖案；以及形成元件隔離層，以使所述第一主動圖案的上部部分及所述第二主動圖案的上部部分自所述元件隔離層突出。
  11. 如申請專利範圍第10項所述的方法，其中所述第一間距介於30奈米至35奈米範圍內，且所述第二間距介於40奈米至50奈米範圍內。
  12. 如申請專利範圍第10項所述的方法，其中所述第二光阻劑圖案與鄰近於所述第二光阻劑圖案的各所述第一間隔壁之間的距離實質上相同。
  13. 如申請專利範圍第10項所述的方法，其中所述第三芯軸的線寬大於所述第二芯軸的線寬。
  14. 如申請專利範圍第10項所述的方法，其中在形成所述第二間隔壁及所述第三間隔壁之後，移除所述第二芯軸及所述第三芯軸，以使具有不同間距的所述第二間隔壁與所述第三間隔壁保留為線性形狀。
  15. 如申請專利範圍第10項所述的方法，其中所述第二間隔壁的間距取決於所述第一間隔壁的線寬；且其中所述第三間隔壁的間距取決於所述第二光阻劑圖案的線寬。
  16. 如申請專利範圍第10項所述的方法，其中所述第三間隔壁的間距大於所述第二間隔壁的間距。
  17. 一種半導體元件的製造方法，包括：依序堆疊硬遮罩層、第一犧牲層、及第二犧牲層於基板上，所述基板具有第一區及第二區；在所述第一區中形成第一光阻劑圖案於所述第二犧牲層上；使用所述第一光阻劑圖案作為蝕刻遮罩來蝕刻所述第二犧牲層，以在所述第一區中形成第一芯軸於所述第一犧牲層上；在所述第一區中形成第一間隔壁於所述第一芯軸的側壁上；在所述第一區中形成第二光阻劑圖案於所述第一犧牲層上，以使所述第二光阻劑圖案與所述第一間隔壁間隔開且安置於所述第一芯軸已被移除的區以外，以及在所述第二區中形成具有不同的線寬的第三光阻劑圖案與第四光阻劑圖案於所述第一犧牲層上；使用所述第一間隔壁及所述第二光阻劑圖案作為相應的蝕刻遮罩來蝕刻所述第一犧牲層，以在所述第一區中分別形成第二芯軸及第三芯軸，使用所述第三光阻劑圖案及所述第四光阻劑圖案作為相應的蝕刻遮罩來蝕刻所述第一犧牲層，以在所述第二區中分別形成第四芯軸及第五芯軸；形成第二間隔壁至第五間隔壁於所述第二芯軸至所述第五芯軸的側壁上；藉由使用所述第二間隔壁至所述第五間隔壁作為相應的蝕刻遮罩蝕刻所述硬遮罩層及蝕刻所述基板的至少一部分，在所述第 一區中形成具有第一間距的第一主動圖案，在所述第一區中形成具有較所述第一間距大的第二間距的第二主動圖案，在所述第二區中形成具有第三間距的第三主動圖案，及在所述第二區中形成具有較所述第三間距大的第四間距的第四主動圖案；以及形成元件隔離層，以使所述第一主動圖案至所述第四主動圖案的上部部分自所述元件隔離層突出；其中所述第二光阻劑圖案至所述第四光阻劑圖案中的每一者的線寬大於所述第一間隔壁的線寬，且所述第四光阻劑圖案的線寬大於所述第二光阻劑圖案及所述第三光阻劑圖案中的每一者的線寬。
  18. 如申請專利範圍第17項所述的方法，其中所述第二光阻劑圖案與鄰近於所述第二光阻劑圖案安置的所述第一間隔壁之間的距離小於所述第三光阻劑圖案與所述第四光阻劑圖案之間的距離。
  19. 如申請專利範圍第17項所述的方法，其中在所述形成所述第一芯軸的步驟中，自所述第二區中完全移除所述第二犧牲層。
  20. 如申請專利範圍第17項所述的方法，更包括在形成所述第二間隔壁至所述第五間隔壁之後移除所述第二芯軸至所述第五芯軸，以使具有不同間距的所述第二間隔壁與所述第三間隔壁以線性形狀保留於所述第一區中、且具有不同間距的所述第四間隔壁與所述第五間隔壁以線性形狀保留於所述第二區中。
  21. 一種半導體元件，包括：基板；元件隔離層，安置於所述基板上；以及第一主動圖案及第二主動圖案，自所述元件隔離層突出並具有實質上相同的線寬及不同的間距，其中所述第一主動圖案具有介於30奈米至35奈米範圍內的第一間距；閘電極，覆蓋突出於所述元件隔離層上方的所述第一主動圖案及所述第二主動圖案並與所述第一主動圖案及所述第二主動圖案交叉；閘極間隔壁，位於所述閘電極的兩個側壁上；閘極絕緣層，位於所述閘電極與所述第一主動圖案及所述第二主動圖案之間以及所述閘電極與所述閘極間隔壁之間；以及源極/汲極區，在所述閘電極的兩側上且位於所述第一主動圖案及所述第二主動圖案中，其中所述第二主動圖案具有較所述第一間距大的第二間距。
  22. 如申請專利範圍第21項所述的半導體元件，其中所述第二間距介於40奈米至50奈米範圍內。
  23. 如申請專利範圍第21項所述的半導體元件，其中所述第一主動圖案與所述第二主動圖案彼此鄰近地安置；且其中所述第一主動圖案與鄰近於所述第一主動圖案的所述第 二主動圖案之間的距離實質上相同於所述第一主動圖案之間的距離。
  24. 如申請專利範圍第21項所述的半導體元件，其中所述第一主動圖案與所述第二主動圖案彼此鄰近地安置；且其中所述第一主動圖案與鄰近於所述第一主動圖案的所述第二主動圖案之間的距離大於所述第一主動圖案之間的距離。
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