TWI516030B - 包含位準移位器之半導體裝置、包含該半導體裝置之顯示器裝置及操作該半導體裝置之方法 - Google Patents

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Description

包含位準移位器之半導體裝置、包含該半導體裝置之顯示器裝置及操作該半導體裝置之方法
本發明概念之例示性實施例係關於一種半導體裝置，且更特定言之，係關於一種包含一位準移位器之半導體裝置、一種包含該半導體裝置之顯示器裝置，及一種操作該半導體裝置之方法。
本申請案主張2009年8月10日向韓國智慧財產局申請之韓國專利申請案第10-2009-0073525號的優先權，該案之揭示內容的全文以引用之方式併入本文中。
顯示驅動器可藉由使用輸入信號而自複數個資料電壓當中選擇一資料電壓，且向顯示面板輸出選定資料電壓。顯示面板可包含複數個資料線，每一資料線接收該等資料電壓中之一相應資料電壓。可使用高電壓信號作為輸入信號以選擇該等資料線中之一各別資料線之資料電壓。可僅向顯示驅動器供應低電壓信號以節約電力。可使用位準移位器以將低電壓信號轉換為高電壓信號。然而，顯示面板彼此不同，且每一顯示面板可能需要不同高電壓信號。
一種根據本發明概念之一例示性實施例的半導體裝置包含一碼產生器及一位準移位器。該碼產生器產生包含處於一第一邏輯狀態之一位元及處於一第二邏輯狀態之至少一位元的一碼。該位準移位器回應於該碼經由複數個輸出端子輸出處於一第一電壓位準或處於一第二電壓位準之信 號。該位準移位器可包含複數個電壓控制器及複數個電壓轉換器。當回應於來自該碼之該等位元當中之一相應位元而啟用該等電壓控制器中之每一者時，該複數個電壓控制器將經由來自該位準移位器之該複數個輸出端子當中之一相應輸出端子輸出之一信號控制成處於該第一電壓位準。 當回應於該位準移位器之該等剩餘輸出信號而啟用該等電壓轉換器中之每一者時，該複數個電壓轉換器將經由來自該位準移位器之該複數個輸出端子當中之一相應輸出端子輸出之一信號控制成處於該第二電壓位準。
該等電壓轉換器中之每一者可與該等電壓控制器中之每一者互補地操作，該等電壓控制器中之每一者與該等電壓轉換器中之每一者聯合地使用該位準移位器之該輸出端子。
該等電壓控制器中之每一者可回應於處於該第一邏輯狀態之該位元將施加一第一電壓位準之一第一電壓源自該位準移位器之該相應輸出端子斷開，且藉由回應於處於該第二邏輯狀態之該位元將該第一電壓源連接至該位準移位器之該相應輸出端子而輸出處於該第一電壓位準之一輸出信號。
當該等剩餘輸出信號處於該第一電壓位準時，該等電壓轉換器中之每一者可藉由連接施加一第二電壓位準之一第二電壓源與該相應輸出端子而輸出處於該第二電壓位準之一輸出信號。當來自該位準移位器之該等剩餘輸出信號當中之至少一輸出信號處於該第二電壓位準時，該等電壓轉 換器中之每一者可將該第二電壓源自該位準移位器之該相應輸出端子斷開。該半導體裝置可進一步包含一解碼器，該解碼器回應於該位準移位器之該等輸出信號而輸出來自複數個電壓當中之一電壓。
一種根據本發明概念之一例示性實施例的半導體裝置包含一碼產生器及一位準移位器。該碼產生器產生包含處於一第一邏輯狀態之一位元及處於一第二邏輯狀態之至少一位元的一碼。該位準移位器回應於該碼經由複數個輸出端子輸出處於一第一電壓位準或處於一第二電壓位準之信號。該位準移位器包含：複數個電壓控制器，其中該等電壓控制器中除一個以外其餘所有電壓控制器均回應於該至少一位元將經由該等輸出端子中除一個以外其餘所有輸出端子輸出之第一信號控制成處於該第一電壓位準；及複數個電壓轉換器，其中該等電壓轉換器中之一者回應於該等第一信號將經由該剩餘輸出端子輸出之一第二信號控制成處於該第二電壓位準。
該剩餘電壓控制器可回應於處於該第一邏輯狀態之該位元而斷開向該剩餘輸出端子施加該第一電壓位準之一第一電壓源，且該等除一個以外其餘所有電壓控制器可藉由回應於處於該第二邏輯狀態之該至少一位元將該第一電壓源連接至該等除一個以外其餘所有輸出端子而輸出處於該第一電壓位準之該等第一信號。該一電壓轉換器可藉由回應於該等第一信號將施加該第二電壓位準之一第二電壓源連接至該剩餘輸出端子而輸出處於該第二電壓位準之該第二 信號，且該等除一個以外其餘所有電壓轉換器可回應於該第二信號將該第二電壓源自該等除一個以外其餘所有輸出端子斷開。
一種根據本發明概念之一例示性實施例的顯示器裝置包含：一顯示面板，其包含複數個像素區域；一源極驅動器；一解碼器；一閘極驅動器；及一控制器。該源極驅動器包含一碼產生器及一位準移位器。該碼產生器產生包含處於一第一邏輯狀態之一位元及處於一第二且不同之邏輯狀態之至少一其他位元的一碼。該位準移位器包含複數個輸出端子。該位準移位器經組態以回應於該碼而經由該等輸出端子中之一者輸出處於一第二電壓位準之一第二信號且經由該等其他輸出端子輸出處於一第一且不同之電壓位準之第一信號。該解碼器回應於該等輸出端子之輸出信號而輸出來自複數個電壓當中之一電壓。該源極驅動器回應於自該解碼器所輸出之該一電壓而驅動該顯示面板之源極線。該閘極驅動器驅動該顯示面板之閘極線。該控制器控制該源極驅動器及該閘極驅動器。
該位準移位器可包含：複數個電壓控制器，每一電壓控制器接收該碼之該等位元中之一相異位元，且藉由處於該第二邏輯狀態之該所接收位元啟用每一電壓控制器以向該等其他輸出端子輸出該等第一信號；及複數個電壓轉換器，其中藉由該等第一信號啟用該等電壓轉換器中之一者以向該一輸出端子輸出該第二信號。可藉由處於該第一邏輯狀態之該位元停用該等電壓控制器中之一者，藉此阻止 該電壓控制器向該一輸出端子施加處於該第二電壓位準之一信號。可藉由該第二信號停用該等其他電壓轉換器，藉此阻止該等其他電壓轉換器向該等其他輸出端子施加處於該第一電壓位準之信號。
該等電壓控制器中之每一者可連接於提供該第一電壓位準之一第一電壓源與該等輸出端子中之一相異輸出端子之間，其中自該第一電壓源通過每一電壓控制器至其相應輸出端子之一路徑在該相應所接收位元處於該第一邏輯狀態時被斷開且在該所接收位元處於該第二邏輯狀態時被連接。該等電壓轉換器中之每一者可連接於提供該第二電壓位準之一第二電壓源與該等輸出端子中之一相異輸出端子之間，其中自該第二電壓源通過每一電壓轉換器至其相應輸出端子之一路徑係藉由該第二信號被斷開且藉由該等第一信號被連接。
一種根據本發明概念之一例示性實施例的操作包含一位準移位器之一半導體裝置之方法包含：接收包含處於一第一邏輯狀態之一位元及處於一第二邏輯狀態之至少一位元的一碼；回應於處於該第二邏輯狀態之該位元將經由來自該位準移位器之複數個輸出端子當中之一相應輸出端子輸出之一信號控制成處於一第一電壓位準；及回應於處於該第一邏輯狀態之該位元及自該位準移位器所輸出之該等剩餘輸出信號將經由來自該位準移位器之該複數個輸出端子當中之一相應輸出端子輸出之一信號控制成處於一第二電壓位準。
一種根據本發明概念之一例示性實施例的操作包含一位準移位器之一半導體裝置之方法包含：接收包括處於一第一邏輯狀態之一位元及處於一第二邏輯狀態之至少一位元的一碼；回應於處於該第二邏輯狀態之該位元將經由該位準移位器之複數個輸出端子中除一個以外其餘所有輸出端子輸出之第一信號控制成處於一第一電壓位準；及回應於處於該第一邏輯狀態之該位元及該等第一信號將經由該位準移位器之該剩餘輸出端子輸出之一第二信號控制成處於一第二電壓位準。
控制該等第一信號可包含：回應於處於該第二邏輯狀態之該位元而啟用複數個電壓控制器中除一個以外其餘所有電壓控制器以向該等除一個以外其餘所有輸出端子供應處於該第一電壓位準之該等第一信號；及回應於處於該第一邏輯狀態之該位元而停用該剩餘電壓控制器以阻止向該剩餘輸出端子供應處於該第一電壓位準之一信號。控制該第二信號可包含：回應於該等第一信號而啟用複數個電壓轉換器中之一電壓轉換器以向該剩餘輸出端子供應處於該第二電壓位準之該第二信號；及回應於該第二信號而停用該等剩餘電壓轉換器以阻止向該等除一個以外其餘所有輸出端子供應處於該第二電壓位準之信號。
自結合隨附圖式而進行之以下詳細描述將更清楚地理解本發明概念之例示性實施例。
在下文中，將藉由參看附加圖式來解釋本發明概念之例 示性實施例而詳細地描述本發明概念。該等圖式中之相同參考數字表示相同元件。
圖1為根據本發明概念之一例示性實施例的半導體裝置100之示意性方塊圖。參看圖1，半導體裝置100包含碼產生器110及位準移位器120。
碼產生器110產生包含第一位元B1至第n位元Bn(其中n為正整數)之碼，且向位準移位器120輸出所產生碼。第一位元B1處於第一邏輯狀態，且第二位元B2至第n位元Bn處於第二邏輯狀態。舉例而言，第一邏輯狀態可為邏輯低狀態且第二邏輯狀態可為邏輯高狀態，或第一邏輯狀態可為邏輯高狀態且第二邏輯狀態可為邏輯低狀態。位準移位器120回應於所接收碼而向第一輸出端子OUT_1至第n輸出端子OUT_n輸出處於第一電壓位準或處於第二電壓位準之輸出信號。位準移位器120包含第一電壓控制器121_1至第n電壓控制器121_n，及第一電壓轉換器125_1至第n電壓轉換器125_n，該等電壓控制器與該等電壓轉換器互補地操作。
在下文中，為了便於解釋，假定位準移位器120為以4為數基(radix-4)之位準移位器，描述半導體裝置100之操作。 然而，本發明概念之實施例不限於此，因為如圖1所說明，位準移位器120可實施為以n為數基之位準移位器。換言之，當使用以n為數基之位準移位器時，碼產生器110可產生包含n個位元之碼，且位準移位器120可包含n個電壓控制器及n個電壓轉換器。舉例而言，變數n可對應於小於 4或大於4之數字。
圖2為根據本發明概念之一例示性實施例的圖1之半導體裝置100之示意性方塊圖。參看圖2，碼產生器110產生及輸出包含第一至第四位元B1、B2、B3及B4之碼。以下實例假定第一位元B1處於第一邏輯狀態且第二至第四位元B2、B3及B4處於第二且不同之邏輯狀態。
位準移位器120包含第一至第四電壓控制器121_1、121_2、121_3及121_4，以及第一至第四電壓轉換器125_1、125_2、125_3及125_4。回應於碼中經設定為兩種狀態中之一狀態的位元而啟用第一至第四電壓控制器121_1、121_2、121_3及121_4中除一個以外其餘所有電壓控制器，且回應於碼其他位元中之經設定為兩種狀態中之另一狀態的至少一位元而停用剩餘電壓控制器。經啟用之電壓控制器向各別輸出端子輸出處於第一電壓位準(例如，地面電壓)之信號，且阻止經停用之電壓控制器向剩餘輸出端子輸出處於第一電壓位準之信號。
舉例而言，回應於處於第一邏輯狀態之第一位元B1而停用第一電壓控制器121_1，且回應於處於第二邏輯狀態之位元B2、B3及B4而分別啟用第二至第四電壓控制器121_2、121_3及121_4。因為回應於處於第二邏輯狀態之第二位元B2而啟用第二電壓控制器121_2，所以第二電壓控制器121_2向第二輸出端子OUT_2輸出處於第一電壓位準之信號。同樣地，回應於處於第二邏輯狀態之第三位元B3及第四位元B4而分別啟用第三電壓控制器121_3及第四 電壓控制器121_4。因此，第三電壓控制器121_3及第四電壓控制器121_4兩者分別向第三輸出端子OUT_3及第四輸出端子OUT_4輸出處於第一電壓位準之信號。因為停用第一電壓控制器121_1，所以阻止其向第一輸出端子OUT_1輸出處於第一電壓位準之信號。
停用第一電壓控制器121_1且啟用其他電壓控制器121_2、121_3及121_4僅僅為一實例。舉例而言，若將第一位元B1、第三位元B3及第四位元B4設定為第二邏輯狀態且將第二位元B2設定為第一邏輯狀態，則將停用第一電壓控制器121_1、第三電壓控制器121_3及第四電壓控制器121_4且將啟用第二電壓控制器121_2。另外，若將所有位元B1-B4均設定為第二邏輯狀態，則將停用所有電壓控制器。第一電壓位準可為足以啟用電晶體之電壓。
電壓控制器121_1至121_4中之每一者連接至電壓轉換器125_1至125_4中之一相異電壓轉換器且連接至該等輸出端子中之一相異輸出端子(例如，被稱為驅動輸出端子)。舉例而言，第一電壓控制器121_1連接至電壓轉換器125_1及(例如，驅動)輸出端子OUT_1，第二電壓控制器連接至電壓轉換器125_2及(例如，驅動)輸出端子OUT_2，第三電壓控制器連接至電壓轉換器125_3及(例如，驅動)輸出端子OUT_3，且第四控制器連接至電壓轉換器125_4及(例如，驅動)輸出端子OUT_4。
電壓轉換器125_1至125_4中之每一者亦連接至剩餘輸出端子。舉例而言，第一電壓轉換器125_1連接至輸出端子 OUT_2至OUT_4，第二電壓轉換器125_2連接至輸出端子OUT_1及OUT_3至OUT_4，第三電壓轉換器125_3連接至輸出端子OUT_1至OUT_2及OUT_4，且第四電壓轉換器125_4連接至輸出端子OUT_1至OUT_3。
使用連接至一電壓轉換器之剩餘輸出端子之電壓來控制該電壓轉換器(例如，被稱為控制電壓)。舉例而言，藉由輸出端子OUT_2至OUT_4之電壓來控制第一電壓轉換器125_1，藉由輸出端子OUT_1及OUT_3至OUT_4之電壓來控制第二電壓轉換器125_2，藉由輸出端子OUT_1至OUT_2及OUT_4之電壓來控制第三電壓轉換器125_3，且藉由輸出端子OUT_1至OUT_3之電壓來控制第四電壓轉換器125_4。
舉例而言，當將向一電壓轉換器所施加之控制電壓均設定為第一電壓位準時，該電壓轉換器可認為被啟用且向其驅動輸出端子施加第二電壓位準之電壓。舉例而言，當輸出端子OUT_2至OUT_4之電壓均為第一電壓位準時，第一電壓轉換器125_1向輸出端子OUT_1施加第二電壓位準之電壓。然而，當未將向一電壓轉換器所施加之該等控制電壓中之一者設定為第一電壓位準時，該電壓轉換器被停用。舉例而言，藉由第一電壓轉換器125_1向輸出端子OUT_1施加第二電壓位準導致將其他電壓轉換器125_2至125_4中之每一者之該等控制電壓中之一者設定為第二電壓位準，藉此停用電壓轉換器125_2至125_4。阻止經停用之電壓轉換器向剩餘輸出端子施加第二電壓位準之信號。 舉例而言，當停用電壓轉換器125_2至125_4時，阻止其向輸出端子OUT_2至OUT_4施加第二電壓位準之電壓。舉例而言，第二電壓位準可大於第一電壓位準且可為電源供應電壓之位準。
雖然將第一電壓轉換器125_1描述為被停用且將第二電壓轉換器125_2至第四電壓轉換器125_4描述為被啟用，但本發明概念之實施例不限於此。舉例而言，可施加均經設定為第一電壓位準之控制電壓以啟用其他電壓轉換器中之任一者。另外，若將該等所施加之控制電壓中之一者設定為第二電壓位準，則可停用所有電壓轉換器。
現將參看圖3至圖6來更詳細地描述根據本發明概念之一例示性實施例的位準移位器120。
圖1或圖2之半導體裝置100可進一步包含解碼器130。解碼器130回應於自位準移位器120之第一至第四輸出端子OUT_1、OUT_2、OUT_3及OUT_4所輸出之信號而自複數個電壓當中選擇一電壓且輸出選定電壓。在圖2中，分別自第一至第四輸出端子OUT_1、OUT_2、OUT_3及OUT_4輸出四個輸出信號。因此，解碼器130自第一至第四電壓V1、V2、V3及V4當中選擇一電壓且輸出選定電壓。然而，本發明概念之實施例不限於四個輸出信號及電壓。舉例而言，當使用以n為數基之位準移位器(如圖1所說明)時，解碼器130自n個電壓當中選擇一電壓且輸出選定電壓。或者，當使用複數個位準移位器(每一位準移位器係如上文所描述之位準移位器120)時，解碼器130回應於自 該複數個位準移位器所輸出之輸出信號而自數目對應於該等輸出信號之數目的電壓當中選擇一電壓。
圖3為根據本發明概念之一例示性實施例的圖2之半導體裝置100之位準移位器120之電路圖。參看圖2及圖3，第一至第四電壓控制器121_1、121_2、121_3及121_4中之每一者可為NMOS電晶體，其包含經施加有來自第一至第四位元B1、B2、B3及B4當中之相應位元的閘極、連接至來自第一至第四輸出端子OUT_1、OUT_2、OUT_3及OUT_4當中之相應輸出端子的第一端子，及連接至施加第一電壓位準VSS之第一電壓源的第二端子。舉例而言，第一電壓控制器121_1可為第一NMOS電晶體N1，其包含經施加有第一位元B1之閘極、連接至第一輸出端子OUT_1之第一端子，及連接至第一電壓源之第二端子。第二電壓控制器121_2可為第二NMOS電晶體N2，其包含經施加有第二位元B2之閘極、連接至第二輸出端子OUT_2之第一端子，及連接至第一電壓源之第二端子。第三電壓控制器121_3可為第三NMOS電晶體N3，其包含經施加有第三位元B3之閘極、連接至第三輸出端子OUT_3之第一端子，及連接至第一電壓源之第二端子。第四電壓控制器121_4可為第四NMOS電晶體N4，其包含經施加有第四位元B4之閘極、連接至第四輸出端子OUT_4之第一端子，及連接至第一電壓源之第二端子。
雖然圖3說明第一至第四電壓控制器121_1、121_2、121_3及121_4中之每一者均為NMOS電晶體，但本發明概 念之實施例不限於此。舉例而言，若圖1之碼產生器110產生及輸出處於與上文所描述之邏輯狀態相反之邏輯狀態的第一至第四位元B1、B2、B3及B4，則第一至第四電壓控制器121_1、121_2、121_3及121_4中之每一者可被替換為PMOS電晶體。
第一至第四電壓轉換器125_1、125_2、125_3及125_4中之每一者可包含複數個電晶體，每一電晶體包含經施加有該等控制電壓中之一各別控制電壓的閘極。舉例而言，將一相應電壓轉換器之電壓控制器連接至該等輸出端子中之一者(例如，驅動輸出端子)，且向該電壓轉換器之不同電晶體之閘極施加剩餘輸出端子之該等電壓(例如，控制電壓)中之一相異電壓。第一至第四電壓轉換器125_1、125_2、125_3及125_4中之每一者之電晶體彼此串聯地連接於第二電壓源VDD與來自位準移位器120之複數個輸出端子OUT_1、OUT_2、OUT_3及OUT_4當中之相應輸出端子之間。
第一至第四電壓轉換器125_1、125_2、125_3及125_4中之每一者可包含數目對應於位準移位器120之輸出端子之剩餘數目的電晶體。
舉例而言，第一電壓轉換器125_1可包含第一至第三PMOS電晶體P11、P12及P13。第一PMOS電晶體P11包含經施加有經由第二輸出端子OUT_2而輸出之信號的閘極，及連接至第二電壓源之第一端子。第二PMOS電晶體P12包含經施加有經由第三輸出端子OUT_3而輸出之信號的閘 極，及連接至第一PMOS電晶體P11之第二端子的第一端子。第三PMOS電晶體P13包含經施加有經由第四輸出端子OUT_4而輸出之信號的閘極、連接至第二PMOS電晶體P12之第二端子的第一端子，及連接至第一輸出端子OUT_1之第二端子。
第二電壓轉換器125_2可包含第四至第六PMOS電晶體P21、P22及P23。第四PMOS電晶體P21包含經施加有經由第一輸出端子OUT_1而輸出之信號的閘極，及連接至第二電壓源之第一端子。第五PMOS電晶體P22包含經施加有經由第三輸出端子OUT_3而輸出之信號的閘極，及連接至第四PMOS電晶體P21之第二端子的第一端子。第六PMOS電晶體P23包含經施加有經由第四輸出端子OUT_4而輸出之信號的閘極、連接至第五PMOS電晶體P22之第二端子的第一端子，及連接至第二輸出端子OUT_2之第二端子。
第三電壓轉換器125_3可包含第七至第九PMOS電晶體P31、P32及P33。第七PMOS電晶體P31包含經施加有經由第一輸出端子OUT_1而輸出之信號的閘極，及連接至第二電壓源之第一端子。第八PMOS電晶體P32包含經施加有經由第二輸出端子OUT_2而輸出之信號的閘極，及連接至第七PMOS電晶體P31之第二端子的第一端子。第九PMOS電晶體P33包含經施加有經由第四輸出端子OUT_4而輸出之信號的閘極、連接至第八PMOS電晶體P32之第二端子的第一端子，及連接至第三輸出端子OUT_3之第二端子。
第四電壓轉換器125_4可包含第十至第十二PMOS電晶體 P41、P42及P43。第十PMOS電晶體P41包含經施加有經由第一輸出端子OUT_1而輸出之信號的閘極，及連接至第二電壓源之第一端子。第十一PMOS電晶體P42包含經施加有經由第二輸出端子OUT_2而輸出之信號的閘極，及連接至第十PMOS電晶體P41之第二端子的第一端子。第十二PMOS電晶體P43包含經施加有經由第三輸出端子OUT_3而輸出之信號的閘極、連接至第十一PMOS電晶體P42之第二端子的第一端子，及連接至第四輸出端子OUT_4之第二端子。
圖4為根據本發明概念之一例示性實施例的圖2之半導體裝置100之解碼器130之電路圖。參看圖2至圖4，解碼器130可包含第一至第四電晶體TR1、TR2、TR3及TR4。儘管以4個電晶體來說明圖1，但本發明之實施例不限於此。 舉例而言，當自n個電壓當中選擇一電壓(如參看圖1所描述)時，解碼器130可包含n個電晶體。
將第一電晶體TR1之閘極連接至第一輸出端子OUT_1且向第一電晶體TR1之第一端子施加第一電壓V1，且將第一電晶體TR1之第二端子連接至解碼器130之輸出端子OUT_D。將第二電晶體TR2之閘極連接至第二輸出端子OUT_2且向第二電晶體TR2之第一端子施加第二電壓V2，且將第二電晶體TR2之第二端子連接至解碼器130之輸出端子OUT_D。將第三電晶體TR3之閘極連接至第三輸出端子OUT_3且向第三電晶體TR3之第一端子施加第三電壓V3，且將第三電晶體TR3之第二端子連接至解碼器130之輸出端 子OUT_D。將第四電晶體TR4之閘極連接至第四輸出端子OUT_4且向第四電晶體TR4之第一端子施加第四電壓V4，且將第四電晶體TR4之第二端子連接至解碼器130之輸出端子OUT_D。雖然圖4將第一至第四電晶體TR1、TR2、TR3及TR4說明為NMOS電晶體，但本發明概念之實施例不限於此。舉例而言，若使用與圖3所示之電晶體互補的電晶體，則第一至第四電晶體TR1、TR2、TR3及TR4可被替換為PMOS電晶體。
圖5為展示包含圖3之位準移位器120及圖4之解碼器130的圖2之半導體裝置100之信號之例示性邏輯狀態的表格。 在下文中，將參看圖2至圖5來描述包含圖3之位準移位器120及圖4之解碼器130的圖2之半導體裝置100之操作。
下文將描述第一位元B1處於第一邏輯狀態L且第二至第四位元B2、B3及B4處於第二邏輯狀態H之實例。因為第一位元B1處於第一邏輯狀態L，所以第一NMOS電晶體N1切斷。因為第二至第四位元B2、B3及B4處於第二邏輯狀態H，所以第二至第四NMOS電晶體N2、N3及N4接通，且自第二至第四輸出端子OUT_2、OUT_3及OUT_4所輸出之信號處於第一電壓位準VSS。因為自第二至第四輸出端子OUT_2、OUT_3及OUT_4所輸出之信號處於第一電壓位準VSS，所以第一電壓轉換器125_1之第一至第三PMOS電晶體P11、P12及P13全部均接通，使得自第一輸出端子OUT_1所輸出之信號可處於第二電壓位準VDD。因為自第一輸出端子OUT_1所輸出之信號處於第二電壓位準VDD， 所以第四PMOS電晶體P21、第七PMOS電晶體P31及第十PMOS電晶體P41全部均切斷。因此，停用第二至第四電壓轉換器125_2、125_3及125_4，使得自第二至第四輸出端子OUT_2、OUT_3及OUT_4所輸出之信號可維持於第一電壓位準VSS。
結果，解碼器130之第一電晶體TR1接通，且解碼器130之第二至第四電晶體TR2、TR3及TR4切斷，且解碼器130向其輸出端子OUT_D輸出第一電壓V1。
緊接著，下文將描述第二位元B2處於第一邏輯狀態L且第一位元B1、第三位元B3及第四位元B4處於第二邏輯狀態H之實例。在此實例中，第二NMOS電晶體N2切斷，且第一NMOS電晶體N1、第三NMOS電晶體N3及第四NMOS電晶體N4接通，使得自第一輸出端子OUT_1、第三輸出端子OUT_3及第四輸出端子OUT_4所輸出之信號可處於第一電壓位準VSS。又，因為第四至第六PMOS電晶體P21、P22及P23係回應於自第一輸出端子OUT_1、第三輸出端子OUT_3及第四輸出端子OUT_4所輸出之信號而接通，所以自第二輸出端子OUT_2所輸出之信號處於第二電壓位準VDD。因為第一PMOS電晶體P11、第八PMOS電晶體P32及第十一PMOS電晶體P42係回應於自第二輸出端子OUT_2所輸出之信號而切斷，所以停用第一電壓轉換器125_1、第三電壓轉換器125_3及第四電壓轉換器125_4。因此，解碼器130之第二電晶體TR2接通，且解碼器130之第一電晶體TR1、第三電晶體TR3及第四電晶體TR4切斷，使得解碼 器130可向輸出端子OUT_D輸出第二電壓V2。
在僅第三位元B3處於第一邏輯狀態L或僅第四位元B4處於第一邏輯狀態L之其他實例中，可以類似方式來執行包含圖3之位準移位器120及圖4之解碼器130的圖2之半導體裝置100之上述操作。因此，無需提供其詳細描述。
根據上文所描述的本發明概念之一例示性實施例，當碼產生器110產生及輸出具有處於第一邏輯狀態之位元及處於不同第二邏輯狀態之其他位元的碼時，位準移位器120回應於該碼而僅輸出處於第二電壓位準VDD之一輸出信號，使得解碼器130可自複數個電壓當中選擇一電壓且輸出選定電壓。
圖6為根據本發明概念之一例示性實施例的圖2之半導體裝置100之位準移位器120之電路圖。參看圖2及圖6，第一至第四電壓控制器121_1、121_2、121_3及121_4可為第一至第四NMOS電晶體N1、N2、N3及N4。第一至第四NMOS電晶體N1、N2、N3及N4中之每一者包含經施加有選自第一至第四位元B1、B2、B3及B4當中之位元的閘極、連接至選自第一至第四輸出端子OUT_1、OUT_2、OUT_3及OUT_4當中之輸出端子的第一端子，及連接至施加第一電壓位準VSS之第一電壓源的第二端子。圖6之第一至第四電壓控制器121_1、121_2、121_3及121_4與圖3之第一至第四電壓控制器121_1、121_2、121_3及121_4具有相同結構，且因此無需提供其詳細描述。又，如上文參看圖3所描述，當藉由圖2之碼產生器110產生之碼的第一至第四位 元B1、B2、B3及B4處於與上文所描述之邏輯狀態相反之邏輯狀態時，第一至第四電壓控制器121_1、121_2、121_3及121_4中之每一者可被替換為PMOS電晶體。
第一至第四電壓轉換器125_1、125_2、125_3及125_4中之每一者可包含複數個電晶體，每一電晶體包含經施加有來自位準移位器120之剩餘輸出信號當中之相應輸出信號的閘極。第一至第四電壓轉換器125_1、125_2、125_3及125_4中之每一者之電晶體彼此並聯地連接於用於施加第二電壓位準VDD之第二電壓源與來自位準移位器120之複數個輸出端子OUT_1、OUT_2、OUT_3及OUT_4當中之相應輸出端子之間。第一至第四電壓轉換器125_1、125_2、125_3及125_4中之每一者可包含數目對應於位準移位器120之剩餘輸出端子之數目的電晶體。
舉例而言，第一電壓轉換器125_1可包含第一至第三PMOS電晶體P101、P102及P103。第一PMOS電晶體P101包含經施加有經由第二輸出端子OUT_2而輸出之信號的閘極、連接至第二電壓源之第一端子，及連接至第一輸出端子OUT_1之第二端子。第二PMOS電晶體P102包含經施加有經由第三輸出端子OUT_3而輸出之信號的閘極、連接至第二電壓源之第一端子，及連接至第一輸出端子OUT_1之第二端子。第三PMOS電晶體P103包含經施加有經由第四輸出端子OUT_4而輸出之信號的閘極、連接至第二電壓源之第一端子，及連接至第一輸出端子OUT_1之第二端子。
第二電壓轉換器125_2可包含第四至第六PMOS電晶體 P201、P202及P203。第四PMOS電晶體P201包含經施加有經由第一輸出端子OUT_1而輸出之信號的閘極、連接至第二電壓源之第一端子，及連接至第二輸出端子OUT_2之第二端子。第五PMOS電晶體P202包含經施加有經由第三輸出端子OUT_3而輸出之信號的閘極、連接至第二電壓源之第一端子，及連接至第二輸出端子OUT_2之第二端子。第六PMOS電晶體P203包含經施加有經由第四輸出端子OUT_4而輸出之信號的閘極、連接至第二電壓源之第一端子，及連接至第二輸出端子OUT_2之第二端子。
第三電壓轉換器125_3可包含第七至第九PMOS電晶體P301、P302及P303。第七PMOS電晶體P301包含經施加有經由第一輸出端子OUT_1而輸出之信號的閘極、連接至第二電壓源之第一端子，及連接至第三輸出端子OUT_3之第二端子。第八PMOS電晶體P302包含經施加有經由第二輸出端子OUT_2而輸出之信號的閘極、連接至第二電壓源之第一端子，及連接至第三輸出端子OUT_3之第二端子。第九PMOS電晶體P303包含經施加有經由第四輸出端子OUT_4而輸出之信號的閘極、連接至第二電壓源之第一端子，及連接至第三輸出端子OUT_3之第二端子。
第四電壓轉換器125_4可包含第十至第十二PMOS電晶體P401、P402及P403。第十PMOS電晶體P401包含經施加有經由第一輸出端子OUT_1而輸出之信號的閘極、連接至第二電壓源之第一端子，及連接至第四輸出端子OUT_4之第二端子。第十一PMOS電晶體P402包含經施加有經由第二 輸出端子OUT_2而輸出之信號的閘極、連接至第二電壓源之第一端子，及連接至第四輸出端子OUT_4之第二端子。 第十二PMOS電晶體P403包含經施加有經由第三輸出端子OUT_3而輸出之信號的閘極、連接至第二電壓源之第一端子，及連接至第四輸出端子OUT_4之第二端子。
圖7為根據本發明概念之一例示性實施例的圖2之半導體裝置100之解碼器130之電路圖。參看圖2、圖6及圖7，解碼器130可包含第一至第四電晶體TR10、TR20、TR30及TR40。儘管圖7說明4個電晶體，但本發明概念之例示性實施例不限於此。舉例而言，當自n個電壓當中選擇一電壓(如參看圖1所描述)時，解碼器130可包含n個電晶體。
可藉由將圖4之第一至第四電晶體TR1、TR2、TR3及TR4替換為PMOS電晶體來形成圖7之解碼器130。圖7之第一至第四電晶體TR10、TR20、TR30及TR40係以與圖4之第一至第四電晶體TR1、TR2、TR3及TR4彼此連接之方式相同的方式彼此連接，且因此無需提供其詳細描述。
圖8為展示包含圖6之位準移位器120及圖7之解碼器130的圖2之半導體裝置100之信號之例示性邏輯狀態的表格。 在下文中，將參看圖2及圖6至圖8來描述包含圖6之位準移位器120及圖7之解碼器130的圖2之半導體裝置100之操作。
下文將描述第一位元B1處於第二邏輯狀態H且第二至第四位元B2、B3及B4處於第一邏輯狀態L之實例。因為第一位元B1處於第二邏輯狀態H，所以第一NMOS電晶體N1接 通，且自第一輸出端子OUT_1所輸出之信號處於第一電壓位準VSS。因為第二至第四位元B2、B3及B4處於第一邏輯狀態L，所以第二至第四NMOS電晶體N2、N3及N4切斷。 因為自第一輸出端子OUT_1所輸出之信號處於第一電壓位準VSS，所以第二電壓轉換器125_2之第四PMOS電晶體P201接通，且自第二輸出端子OUT_2所輸出之信號處於第二電壓位準VDD。又，因為自第一輸出端子OUT_1所輸出之信號處於第一電壓位準VSS，所以第三電壓轉換器125_3之第七PMOS電晶體P301及第四電壓轉換器125_4之第十PMOS電晶體P401接通，且自第三輸出端子OUT_3所輸出之信號及自第四輸出端子OUT_4所輸出之信號處於第二電壓位準VDD。因為自第二至第四輸出端子OUT_2、OUT_3及OUT_4所輸出之信號處於第二電壓位準VDD，所以第一至第三PMOS電晶體P101、P102及P103切斷。因此，停用第一電壓轉換器125_1，且自第一輸出端子OUT_1所輸出之信號維持於第一電壓位準VSS。
結果，解碼器130之第一電晶體TR10接通，且第二至第四電晶體TR20、TR30及TR40切斷，且解碼器130向其輸出端子OUT_D輸出第一電壓V1。
緊接著，將描述第二位元B2處於第二邏輯狀態H且第一位元B1、第三位元B3及第四位元B4處於第一邏輯狀態L之實例。在此實例中，第二NMOS電晶體N2接通，且第一NMOS電晶體N1、第三NMOS電晶體N3及第四NMOS電晶體N4切斷，使得自第二輸出端子OUT_2所輸出之信號可處 於第一電壓位準VSS。又，因為第一PMOS電晶體P101、第八PMOS電晶體P302及第十一PMOS電晶體P402係回應於自第二輸出端子OUT_2所輸出之信號而接通，所以自第一輸出端子OUT_1、第三輸出端子OUT3及第四輸出端子OUT4所輸出之信號處於第二電壓位準VDD。因為第四至第六PMOS電晶體P201、P202及P203係回應於自第一輸出端子OUT_1、第三輸出端子OUT_3及第四輸出端子OUT_4所輸出之信號而切斷，所以停用第二電壓轉換器125_2。 因此，解碼器130之第二電晶體TR20接通，且第一電晶體TR10、第三電晶體TR30及第四電晶體TR40切斷，使得解碼器130可向輸出端子OUT_D輸出第二電壓V2。
當僅第三位元B3處於第二邏輯狀態H或僅第四位元B4處於第二邏輯狀態H時，可以類似方式來執行包含圖6之位準移位器120及圖7之解碼器130的圖2之半導體裝置100之上述操作，且因此無需提供其詳細描述。舉例而言，當如圖7所說明來實施解碼器130時，可使用圖6之位準移位器120。
圖9為根據本發明概念之一例示性實施例的包含圖1之半導體裝置100之顯示器裝置900之方塊圖。上文所描述之半導體裝置100可用於顯示器裝置900中。參看圖9，顯示器裝置900包含顯示面板910、源極驅動器920、閘極驅動器930及控制器940。顯示面板910包含複數個像素區域、複數個閘極線G1至Gn，及複數個源極線S1至Sn。複數個閘極線G1至Gn可在交叉於複數個源極線S1至Sn之第一方向 上延伸，複數個源極線S1至Sn可在不同於第一方向之第二方向上延伸。交叉之閘極線及源極線可形成矩陣。
控制器940控制源極驅動器920及閘極驅動器930。控制器940接收複數個控制信號(未圖示)及複數個資料信號(未圖示)。可自外部來源(未圖示)提供控制信號及資料信號。 控制器940回應於所接收控制信號及所接收資料信號而產生閘極控制信號GC及源極控制信號SC、向閘極驅動器930輸出閘極控制信號GC，且向源極驅動器920輸出源極控制信號SC。
閘極驅動器930回應於閘極控制信號GC經由閘極線G1至Gn而向顯示面板910順序地供應閘極驅動器信號。源極驅動器920回應於源極控制信號SC經由源極線S1至Sn而向顯示面板910供應複數個資料電壓(例如，灰度電壓)。當藉由閘極驅動器930順序地選擇閘極線G1至Gn時，可藉由源極驅動器920供應資料電壓。
源極驅動器920可包含上文所描述之半導體裝置100。舉例而言，在源極驅動器920可包含圖1之半導體裝置100之位準移位器120及解碼器130。在此實例中，圖1所說明之第一電壓V1至第n電壓Vn可為向源極線S1至Sn所施加之灰度電壓。舉例而言，在圖9中包含半導體裝置100之顯示器裝置900中，圖1之半導體裝置100之解碼器130可藉由使用以n為數基之位準移位器而自複數個灰度電壓當中選擇一灰度電壓。
雖然已參考本發明概念之例示性實施例而特定地展示及 描述本發明概念，但應理解，在不脫離本發明之精神及範疇的情況下，可在該等例示性實施例中進行形式及細節之各種改變。
100‧‧‧半導體裝置
110‧‧‧碼產生器
120‧‧‧位準移位器
121_1‧‧‧電壓控制器
121_2‧‧‧電壓控制器
121_3‧‧‧電壓控制器
121_4‧‧‧電壓控制器
121_n‧‧‧電壓控制器
121_n-1‧‧‧電壓控制器
125_1‧‧‧電壓轉換器
125_2‧‧‧電壓轉換器
125_3‧‧‧電壓轉換器
125_4‧‧‧電壓轉換器
125_n‧‧‧電壓轉換器
125_n-1‧‧‧電壓轉換器
130‧‧‧解碼器
900‧‧‧顯示器裝置
910‧‧‧顯示面板
920‧‧‧源極驅動器
930‧‧‧閘極驅動器
940‧‧‧控制器
B1‧‧‧位元
B2‧‧‧位元
B3‧‧‧位元
B4‧‧‧位元
Bn‧‧‧位元
Bn-1‧‧‧位元
G1‧‧‧閘極線
G2‧‧‧閘極線
GC‧‧‧閘極控制信號
Gn‧‧‧閘極線
H‧‧‧第二邏輯狀態
L‧‧‧第一邏輯狀態
N1 NMOS‧‧‧電晶體
N2 NMOS‧‧‧電晶體
N3 NMOS‧‧‧電晶體
N4 NMOS‧‧‧電晶體
OUT_1‧‧‧輸出端子
OUT_2‧‧‧輸出端子
OUT_3‧‧‧輸出端子
OUT_4‧‧‧輸出端子
OUT_D‧‧‧輸出端子
OUT_n‧‧‧輸出端子
OUT_n-1‧‧‧輸出端子
P11 PMOS‧‧‧電晶體
P12 PMOS‧‧‧電晶體
P13 PMOS‧‧‧電晶體
P101 PMOS‧‧‧電晶體
P102 PMOS‧‧‧電晶體
P103 PMOS‧‧‧電晶體
P21 PMOS‧‧‧電晶體
P22 PMOS‧‧‧電晶體
P23 PMOS‧‧‧電晶體
P201 PMOS‧‧‧電晶體
P202 PMOS‧‧‧電晶體
P203 PMOS‧‧‧電晶體
P31 PMOS‧‧‧電晶體
P32 PMOS‧‧‧電晶體
P33 PMOS‧‧‧電晶體
P301 PMOS‧‧‧電晶體
P302 PMOS‧‧‧電晶體
P303 PMOS‧‧‧電晶體
P41 PMOS‧‧‧電晶體
P42 PMOS‧‧‧電晶體
P43 PMOS‧‧‧電晶體
P401 PMOS‧‧‧電晶體
P402 PMOS‧‧‧電晶體
P403 PMOS‧‧‧電晶體
S1‧‧‧源極線
S2‧‧‧源極線
SC‧‧‧源極控制信號
Sn‧‧‧源極線
TR1‧‧‧電晶體
TR2‧‧‧電晶體
TR3‧‧‧電晶體
TR4‧‧‧電晶體
TR10‧‧‧電晶體
TR20‧‧‧電晶體
TR30‧‧‧電晶體
TR40‧‧‧電晶體
V1‧‧‧電壓
V2‧‧‧電壓
V3‧‧‧電壓
V4‧‧‧電壓
VDD‧‧‧第二電壓位準
Vn‧‧‧電壓
Vn-1‧‧‧電壓
VSS‧‧‧第一電壓位準
圖1為根據本發明概念之一例示性實施例的半導體裝置之示意性方塊圖；圖2為根據本發明概念之一例示性實施例的圖1之半導體裝置之示意性方塊圖；圖3為根據本發明概念之一例示性實施例的圖2之半導體裝置之位準移位器之電路圖；圖4為根據本發明概念之一例示性實施例的圖2之半導體裝置之解碼器之電路圖；圖5為展示包含圖3之位準移位器及圖4之解碼器的圖2之半導體裝置之信號之例示性邏輯狀態的表格；圖6為根據本發明概念之一例示性實施例的圖2之半導體裝置之位準移位器之電路圖；圖7為根據本發明概念之一例示性實施例的圖2之半導體裝置之解碼器之電路圖；圖8為展示包含圖6之位準移位器及圖7之解碼器的圖2之半導體裝置之信號之例示性邏輯狀態的表格；及圖9為根據本發明概念之一例示性實施例的包含圖1之半導體裝置之顯示器裝置之方塊圖。
100‧‧‧半導體裝置
110‧‧‧碼產生器
120‧‧‧位準移位器
121_1‧‧‧電壓控制器
121_2‧‧‧電壓控制器
121_n‧‧‧電壓控制器
121_n-1‧‧‧電壓控制器
125_1‧‧‧電壓轉換器
125_2‧‧‧電壓轉換器
125_n‧‧‧電壓轉換器
125_n-1‧‧‧電壓轉換器
130‧‧‧解碼器
B1‧‧‧位元
B2‧‧‧位元
Bn‧‧‧位元
Bn-1‧‧‧位元
OUT_1‧‧‧輸出端子
OUT_2‧‧‧輸出端子
OUT_D‧‧‧輸出端子
OUT_n‧‧‧輸出端子
OUT_n-1‧‧‧輸出端子
V1‧‧‧電壓
V2‧‧‧電壓
Vn‧‧‧電壓
Vn-1‧‧‧電壓

Claims (10)

  1. 一種半導體裝置，其包括：一碼產生器，其產生包括處於一第一邏輯狀態之一位元及處於一第二邏輯狀態之至少一位元的一碼；及一位準移位器，其回應於該碼經由複數個輸出端子輸出處於一第一電壓位準或處於一第二電壓位準之信號，其中該位準移位器包括：複數個電壓控制器，其中該等電壓控制器中除一個以外之其餘所有電壓控制器均回應於該至少一位元將經由該等輸出端子中除一個以外之其餘所有輸出端子所輸出之第一信號控制成處於該第一電壓位準；及複數個電壓轉換器，其中該等電壓轉換器中之一者接收經由該等輸出端子中除一個以外之其餘所有輸出端子所輸出之該等第一信號作為輸入信號，且回應於該等第一信號將經由該剩餘輸出端子所輸出之一第二信號控制成處於該第二電壓位準。
  2. 如請求項1之半導體裝置，其中該等電壓轉換器中之每一者與該等電壓控制器中之每一者互補地操作，該等電壓控制器中之每一者與該等電壓轉換器中之每一者聯合地使用該位準移位器之該輸出端子。
  3. 如請求項1之半導體裝置，其中該剩餘電壓控制器回應於處於該第一邏輯狀態之該位元而斷開向該剩餘輸出端子施加該第一電壓位準之一第一電壓源，且該等除一個以外其餘所有電壓控制器藉由回應於處於該第二邏輯狀 態之該至少一位元將該第一電壓源連接至該等除一個以外其餘所有輸出端子而輸出處於該第一電壓位準之該等第一信號。
  4. 如請求項1之半導體裝置，其中該一電壓轉換器藉由回應於該等第一信號將施加該第二電壓位準之一第二電壓源連接至該剩餘輸出端子而輸出處於該第二電壓位準之該第二信號，且該等除一個以外其餘所有電壓轉換器回應於該第二信號將該第二電壓源自該等除一個以外其餘所有輸出端子斷開。
  5. 如請求項1之半導體裝置，其中該等電壓轉換器中之每一者包括複數個電晶體，每一電晶體包含經施加有來自該位準移位器之該等第一輸出信號當中之一相應第一輸出信號的一閘極，其中該等電晶體彼此串聯地連接於用於施加一第二電壓位準之一第二電壓源與來自該位準移位器之該複數個輸出端子當中之一相應輸出端子之間。
  6. 如請求項1之半導體裝置，其中該等電壓轉換器中之每一者包括複數個電晶體，每一電晶體包含經施加有來自該位準移位器之該等第一輸出信號當中之一相應第一輸出信號的一閘極，其中該等電晶體彼此並聯地連接於用於施加一第二電壓位準之一第二電壓源與來自該位準移位器之該複數個輸出端子當中之一相應輸出端子之間。
  7. 如請求項1之半導體裝置，其進一步包括一解碼器，該解碼器回應於該位準移位器之該等輸出信號而輸出來自複數個電壓當中之一電壓。
  8. 如請求項7之半導體裝置，其中該解碼器包括複數個電晶體，該複數個電晶體包含經施加有來自該位準移位器之該等輸出信號當中之一相應輸出信號的一閘極、經施加有來自該複數個電壓當中之一相應電壓的一第一端子，及連接至該解碼器之一輸出端子的一第二端子。
  9. 一種顯示器裝置，其包括：一顯示面板，其包括複數個像素區域；一源極驅動器，其包括：一碼產生器，其產生包括處於一第一邏輯狀態之一位元及處於一第二且不同之邏輯狀態之至少一其他位元的一碼；一位準移位器，其包含連接至複數個輸出端子之多個電壓控制器及多個電壓轉換器，該位準移位器經組態以回應於該碼而經由該等輸出端子中之一者輸出一第二信號且經由該等輸出端子之其他者輸出第一信號，其中該等電壓控制器中除一個以外之其餘所有電壓控制器均回應於該至少一其他位元將第一信號控制成處於一第一且不同之電壓位準，且該等電壓轉換器中之一者接收該等第一信號作為輸入信號，且回應於經由該等輸出端子之其他者所輸出之該等第一信號將該第二信號控制成處於一第二電壓位準；及一解碼器，其回應於該等輸出端子之輸出信號而輸出來自複數個電壓當中之一電壓， 其中該源極驅動器回應於自該解碼器所輸出之該一電壓而驅動該顯示面板之源極線；一閘極驅動器，其驅動該面板之閘極線；及一控制器，其控制該源極驅動器及該閘極驅動器。
  10. 一種操作包括一位準移位器之一半導體裝置之方法，該方法包括：接收包括處於一第一邏輯狀態之一位元及處於一第二邏輯狀態之至少一位元的一碼；回應於處於該第二邏輯狀態之該位元將經由該位準移位器之複數個輸出端子中除一個以外之其餘所有輸出端子所輸出之第一信號控制成處於一第一電壓位準；及回應於處於該第一邏輯狀態之該位元及經由該位準移位器之複數個輸出端子中除一個以外之其餘所有輸出端子所輸出之該等第一信號將經由該位準移位器之該剩餘輸出端子所輸出之一第二信號控制成處於一第二電壓位準。
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