KR101107962B1 - 전류 소모를 저감시키는 디스플레이 시스템의 연산증폭회로 - Google Patents
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Abstract
전류 소모를 저감시키는 디스플레이 시스템의 연산증폭회로가 개시된다. 본 발명의 연산 증폭 회로는 앤-채널 입력부, 포지티브 출력 드라이빙부, 포지티브 증폭부, 피-채널 입력부, 네거티브 출력 드라이빙부, 네거티브 증폭부 및 스위칭부를 구비한다. 이때, 상기 포지티브 출력 드라이빙부 및 상기 포지티브 증폭부는 풀다운 전압으로 접지전압보다 높은 포지티브 중간 전압을 사용하며, 네거티브 출력 드라이빙부 및 네거티브 증폭부는 풀업 전압으로 전원전압보다 낮은 네거티브 중간 전압을 사용한다. 본 발명의 연산 증폭회로에 의하면, 전류 소모가 현저히 감소된다.
Description
본 발명은 증폭회로에 관한 것으로서, 특히 전류 소모를 감소시키는 디스플레이 시스템의 연산 증폭회로에 관한 것이다.
엘씨디(LCD: Liquid Crystal Display)와 같은 디스플레이 시스템은 컴퓨터의 모니터 등에 널리 사용되고 있다. 이러한 디스플레이 시스템은 다수개의 데이터 라인과 다수개의 게이트 라인의 교차점에 배열되는 다수개의 픽셀들을 포함하는 디스플레이 패널과, 상기 디스플레이 패널의 데이터 라인에 각자의 구동전압을 제공하는 디스플레이 드라이버를 포함하여 구성된다. 이때, 디스플레이 패널의 픽셀들은 대응하는 데이터 라인으로 제공되는 각자의 구동전압에 따른 이미지를 디스플레이한다.
그리고, 디스플레이 패널의 픽셀들을 구동하는 하나의 방법이 데이터 인버젼(inversion) 구동방식이다. 데이터 인버젼 구동방식에 의하면, 디스플레이 패널의 각 픽셀들은 공통전압을 중심으로 포지티브(+) 구동전압과 네거티브(-) 구동전압으로 교번 반전되어 구동된다. 예를 들면, 디스플레이 패널의 임의의 픽셀은 제1 디스플레이 필드에서는 공통전압보다 높은 포지티브 구동전압을 가지며, 연속되는 제2 디스플레이 필드에서는 공통전압보다 낮은 네거티브 구동전압을 가진다. 이러한 데이터 인버젼 구동방식에 의하면, 직류전압을 인가함에 따라 발생될 수 있는 액정의 열화와, 디스플레이 필드(field)에 따라 화소전압이 변화하여 발생되는 플리커(flicker)와 정지화면이 장시간 출력될 때 나타나는 잔상의 감소와 같은 효과가 발생된다.
이와 같이 디스플레이 패널의 픽셀들을 데이터 인버젼 구동방식으로 구동하기 위한 디스플레이 드라이버는 일반적으로 포지티브 DAC, 네거티브 DAC 및 연산 증폭회로를 구비한다. 상기 포지티브 DAC 및 네거티브 DAC는 대응하는 디지털 데이터를 각자의 계조전압으로 변환하여 출력한다. 본 명세서에서는, 설명의 편의를 위하여, 상기 포지티브 DAC에서 출력되는 계조전압을 '포지티브 계조전압'으로 칭하고, 상기 네거티브 DAC에서 출력되는 계조전압을 '네거티브 계조전압'으로 칭한다.
이때, 상기 포지티브 DAC와 네거티브 DAC는 분리되어 내장되며, 레이아웃 효율을 위하여, 이웃하는 2개의 데이터 라인을 공유하는 것이 일반적이다. 그리고, 상기 연산 증폭회로는 상기 포지티브 계조전압 및 상기 네거티브 계조전압을 증폭하여 오드(odd) 데이터 라인 및 이븐(even) 데이터 라인에 서로 교번적(alternative)으로 제공한다.
도 1은 기존의 디스플레이 시스템의 연산 증폭회로를 나타내는 도면으로서, 포지티브 증폭수단(10), 네거티브 증폭수단(20) 및 스위칭 수단(30)을 나타낸다. 상기 포지티브 증폭수단(10)은 포지티브 계조신호(VINP)를 증폭하여 포지티브 구동신호(VDRP)를 생성하며, 상기 네거티브 증폭수단(20)은 네거티브 계조신호(VINN)을 증폭하여 네거티브 구동신호(VDRN)를 생성한다. 본 명세서에서, 상기 포지티브 계조신호(VINP)는 포지티브 계조전압을 가지며, 상기 네거티브 계조신호(VINP)는 네거티브 계조전압을 가진다. 그리고, 상기 포지티브 구동신호(VDRP)는 포지티브 구동전압을 가지며, 상기 네거티브 구동신호(VDRN)는 네거티브 구동전압을 가진다.
그리고, 상기 스위칭 수단(30)은 오드 데이터 라인(DLo) 및 이븐 데이터 라인(DLe)에 서로 교번적으로 제공한다.
그런데, 도 1의 연산 증폭회로에서는, 포지티브 증폭수단(10) 및 네거티브 증폭수단(20)은 모두 풀업 전압으로 전원전압(VDD)이 제공되고, 풀다운 전압으로 접지전압(VSS)이 제공된다. 이에 따라, 각 연산 증폭회로에서는 많은 전류 소모가 발생된다. 특히, 디스플레이 시스템에는, 2048, 4096개 등과 같이 매우 많은 수의 데이터 라인이 존재하고, 한쌍의 데이터 라인 당 1개의 연산 증폭회로가 존재함을 고려할 때, 디스플레이 시스템의 전류 소모는 매우 크게 된다. 그러므로, 전류 소모를 저감시키는 연산 증폭회로의 개발이 요구된다.
본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 전류 소모를 저감시키는 디스플레이 시스템의 연산 증폭회로를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 디스플레이 시스템의 연산 증폭 회로에 관한 것이다. 본 발명의 디스플레이 시스템의 연산 증폭 회로는 포지티브 계조신호와 포지티브 구동신호에 차동 응답하고, 앤-채널 소스 전류에 의하여 드라이빙되는 포지티브 응답신호 및 포지티브 상보 응답신호를 제공하는 앤-채널 입력부로서, 상기 앤-채널 소스 전류는 접지 전압에 제공되는 상기 앤-채널 입력부; 전원전압과 포지티브 중간전압 사이에 형성되며, 포지티브 상승 제어신호와 포지티브 하강 제어신호를 발생하는 포지티브 출력 드라이빙부로서, 상기 포지티브 상승 제어신호와 상기 포지티브 하강 제어신호의 전압은 상기 포지티브 응답신호와 상기 포지티브 상보 응답신호의 전압에 따라 동일한 방향으로 제어되되, 상기 포지티브 상승 제어신호는 상기 포지티브 하강 제어신호보다 높은 전압을 가지도록 제어되는 상기 포지티브 출력 드라이빙부으로서, 상기 포지티브 중간전압은 상기 접지 전압보다 높은 전압인 상기 포지티브 출력 드라이빙부; 상기 전원전압과 상기 포지티브 중간전압 사이에 형성되며, 상기 포지티브 구동신호를 발생하는 포지티브 증폭부로서, 상기 포지티브 구동신호는 상기 포지티브 상승 제어신호에 응답하여 상기 전원전압으로 구동되며, 상기 포지티브 하강 제어신호에 응답하여 상기 포지티브 중간전압으로 구동되는 상기 포지티브 증폭부; 네거티브 계조신호와 네거티브 구동신호에 차동 응답하고, 피-채널 소스 전류에 의하여 드라이빙되는 네거티브 응답신호 및 네거티브 상보 응답신호를 제공하는 피-채널 입력부로서, 상기 피-채널 소스 전류는 상기 전원전압에서 제공되는 상기 피-채널 입력부; 네거티브 중간전압과 상기 접지전압 사이에 형성되며, 네거티브 상승 제어신호와 네거티브 하강 제어신호를 발생하는 네거티브 출력 드라이빙부로서, 상기 네거티브 상승 제어신호와 상기 네거티브 하강 제어신호의 전압은 상기 네거티브 응답신호와 상기 네거티브 상보 응답신호의 전압에 따라 동일한 방향으로 제어되되, 상기 네거티브 하강 제어신호는 상기 네거티브 상승 제어신호보다 낮은 전압을 가지도록 제어되는 상기 네거티브 출력 드라이빙부로서, 상기 네거티브 중간전압은 상기 전원 전압보다 낮은 전압인 상기 네거티브 출력 드라이빙부; 상기 네거티브 중간전압과 상기 접지전압 사이에 형성되며, 상기 네거티브 구동신호를 발생하는 네거티브 증폭부로서, 상기 네거티브 구동신호는 상기 네거티브 상승 제어신호에 응답하여 상기 네거티브 중간전압으로 구동되며, 상기 네거티브 하강 제어신호에 응답하여 상기 접지전압으로 구동되는 상기 네거티브 증폭부; 및 상기 포지티브 구동신호를 오드 데이터 라인 및 이븐 데이터 라인 중의 선택되는 어느하나로 제공하며, 상기 네거티브 구동신호를 상기 오드 데이터 라인 및 상기 이븐 데이터 라인 중의 다른 어느하나로 제공하도록 구동되는 스위칭부를 구비한다.
본 발명의 연산 증폭회로에서는, 상기 포지티브 출력 드라이빙부 및 상기 포지티브 증폭부는 풀다운 전압으로 접지전압보다 높은 포지티브 중간 전압을 사용하며, 네거티브 출력 드라이빙부 및 네거티브 증폭부는 풀업 전압으로 전원전압보다 낮은 네거티브 중간 전압을 사용한다. 그러므로, 본 발명의 연산 증폭회로에 의하면, 전류 소모가 현저히 감소된다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 기존의 디스플레이 시스템의 연산 증폭회로를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 연산 증폭 회로를 개략적으로 나타내는 도면이다.
도 3은 도 2의 포지티브 증폭수단을 구체적으로 나타내는 도면이다.
도 4는 도 2의 네거티브 증폭수단을 구체적으로 나타내는 도면이다.
도 5는 본 발명의 연산 증폭기가 적용되는 디스플레이 시스템의 예를 나타내는 도면이다.
도 1은 기존의 디스플레이 시스템의 연산 증폭회로를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 연산 증폭 회로를 개략적으로 나타내는 도면이다.
도 3은 도 2의 포지티브 증폭수단을 구체적으로 나타내는 도면이다.
도 4는 도 2의 네거티브 증폭수단을 구체적으로 나타내는 도면이다.
도 5는 본 발명의 연산 증폭기가 적용되는 디스플레이 시스템의 예를 나타내는 도면이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써, 본 발명을 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 연산 증폭 회로를 개략적으로 나타내는 도면이다. 도 2를 참조하면, 본 발명의 연산 증폭 회로는 앤-채널 입력부(110), 포지티브 출력 드라이빙부(130), 포지티브 증폭부(150), 피-채널 입력부(210), 네거티브 출력 드라이빙부(230), 네거티브 증폭부(250) 및 스위칭부(300)를 구비한다.
본 명세서에서, 상기 앤-채널 입력부(110), 포지티브 출력 드라이빙부(130) 및 포지티브 증폭부(150)는 포지티브 계조신호(VINP)를 증폭하여 포지티브 구동신호(VDRP)를 생성하는 '포지티브 증폭수단(100)'을 구성한다. 이때, 상기 포지티브 계조신호(VINP)는 포지티브 계조전압을 가지며, 상기 포지티브 구동신호(VDRP)는 공통전압 이상의 포지티브 구동전압을 가진다. 여기서, 공통전압은 전원전압(VDD)와 접지전압(VSS)의 중간전압이다.
도 3은 도 2의 포지티브 증폭수단(100)을 구체적으로 나타내는 도면으로서, 상기 앤-채널 입력부(110), 포지티브 출력 드라이빙부(130) 및 포지티브 증폭부(150)를 구체적으로 나타낸다.
도 2 및 도 3을 참조하면, 상기 앤-채널 입력부(110)는 상기 포지티브 계조신호(VINP)와 상기 포지티브 구동신호(VDRP)에 차동 응답하고, 앤-채널 소스 전류(Isn)에 의하여 드라이빙되는 포지티브 응답신호(VRSP) 및 포지티브 상보 응답신호(VRSCP)를 제공한다. 이때, 상기 앤-채널 소스 전류(Isn)는 접지 전압(VSS)에 제공된다.
상기 앤-채널 입력부(110)는 구체적으로 앤-채널 전류 소스(111), 제1 앤-채널 트랜지스터(113) 및 제2 앤-채널 트랜지스터(115)를 구비한다. 상기 앤-채널 전류 소스(111)는 상기 접지전압(VSS)과 앤-채널 공통단(NNCH) 사이에 형성되며, 상기 접지전압(VSS)으로 상기 앤-채널 소스 전류(Isn)를 제공한다. 바람직하기로는, 상기 앤-채널 전류 소스(111)는 상기 접지전압(VSS)과 앤-채널 공통단(NNCH) 사이에 형성되며, 제1 피-바이어스 전압(BSP1)에 게이팅되는 앤모스 트랜지스터이다.
상기 제1 앤-채널 트랜지스터(113)는 상기 포지티브 응답신호(VRSP)와 상기 앤-채널 공통단(NNCH) 사이에 형성되며, 상기 포지티브 계조신호(VINP)에 게이팅된다. 그리고, 상기 제2 앤-채널 트랜지스터(115)는 상기 포지티브 상보 응답신호(VRSCP)와 상기 앤-채널 공통단(NNCH) 사이에 형성되며, 상기 포지티브 구동신호(VDRP)에 게이팅된다.
따라서, 상기 포지티브 응답신호(VRSP)와 상기 포지티브 상보 응답신호(VRSCP)는 상기 포지티브 계조신호(VINP)와 포지티브 구동신호(VDRP)의 전압차에 반전 응답하는 전압차를 가진다.
상기 포지티브 출력 드라이빙부(130)는 전원전압(VDD)과 포지티브 중간전압(VMP) 사이에 형성되며, 포지티브 상승 제어신호(VRIP)와 포지티브 하강 제어신호(VFAP)를 발생한다. 이때, 상기 포지티브 상승 제어신호(VRIP)와 상기 포지티브 하강 제어신호(VFAP)의 전압은 상기 포지티브 응답신호(VRSP)와 상기 포지티브 상보 응답신호(VRSCP)의 전압에 따라 동일한 방향으로 제어되되, 상기 포지티브 상승 제어신호(VRIP)는 상기 포지티브 하강 제어신호(VFAP)보다 높은 전압을 가지도록 제어된다.
여기서, 포지티브 중간전압(VMP)은 접지전압(VSS)보다 높은 레벨의 전압이다. 바람직하기로는, 포지티브 중간전압(VMP)은 VDD/2이다.
상기 포지티브 출력 드라이빙부(130)는 구체적으로 포지티브 피-액티브 로드 유닛(131), 포지티브 피-연결유닛(132), 포지티브 앤-액티브 로드 유닛(133), 포지티브 앤-연결유닛(134) 및 포지티브 구동 연결유닛(135)을 구비한다.
상기 포지티브 피-액티브 로드 유닛(131)은 상기 전원전압(VDD)에 연결되며, 상기 포지티브 응답신호(VRSP) 및 상기 포지티브 상보 응답신호(VRSCP)의 로드로 작용한다. 바람직하기로는, 상기 포지티브 피-액티브 로드 유닛(131)은 피모스 트랜지스터(131a) 및 피모스 트랜지스터(131b)를 포함한다. 상기 피모스 트랜지스터(131a)는 상기 전원전압(VDD)과 상기 포지티브 응답신호(VRSP)에 연결되며, 포지티브 상보 상승 제어신호(VRICP)에 게이팅된다. 그리고, 상기 피모스 트랜지스터(131b)는 상기 전원전압(VDD)과 상기 포지티브 상보 응답신호(VRSCP)에 연결되며, 상기 포지티브 상보 상승 제어신호(VRICP)에 게이팅된다.
상기 포지티브 피-연결유닛(132)은 상기 포지티브 응답신호(VRSP) 및 상기 포지티브 상보 응답신호(VRSCP)를 상기 포지티브 상승 제어신호(VRIP) 및 상기 포지티브 상보 상승 제어신호(VRICP)에 연결한다. 이때, 상기 포지티브 상승 제어신호(VRIP) 및 상기 포지티브 상보 상승 제어신호(VRICP)는 각각 상기 포지티브 응답신호(VRSP) 및 상기 포지티브 상보 응답신호(VRSCP)보다 낮은 전압을 가진다.
바람직하기로는, 포지티브 피-연결유닛(132)은 피모스 트랜지스터(132a) 및 피모스 트랜지스터(132b)를 포함한다. 상기 피모스 트랜지스터(132a)는 상기 포지티브 응답신호(VRSP)와 상기 포지티브 상승 제어신호(VRIP) 사이에 형성되며, 제2 피-바이어스 전압(BSP2)에 게이팅된다. 그리고, 상기 피모스 트랜지스터(132b)는 상기 포지티브 상보 응답신호(VRSCP)와 상기 포지티브 상보 상승 제어신호(VRICP) 사이에 형성되며, 상기 제2 피-바이어스 전압(BSP2)에 게이팅된다.
따라서, 상기 포지티브 응답신호(VRSP) 및 상기 포지티브 상보 응답신호(VRSCP)는 각각 상기 포지티브 상승 제어신호(VRIP) 및 상기 포지티브 상보 상승 제어신호(VRICP)에 소정의 저항성분으로 연결된다.
상기 포지티브 앤-액티브 로드 유닛(133)은 상기 포지티브 중간전압(VMP)에 연결되며, 상기 포지티브 보조신호(VSBP) 및 상기 포지티브 상보 보조신호(VSBCP)의 로드로 작용한다. 바람직하기로는, 상기 포지티브 앤-액티브 로드 유닛(133)은 앤모스 트랜지스터(133a) 및 앤모스 트랜지스터(133b)를 포함한다. 상기 앤모스 트랜지스터(133a)는 상기 포지티브 중간전압(VMP)과 상기 포지티브 보조신호(VSBP)에 연결되며, 포지티브 상보 하강 제어신호(VFACP)에 게이팅된다. 그리고, 상기 앤모스 트랜지스터(133b)는 상기 포지티브 중간전압(VMP)과 상기 포지티브 상보 보조신호(VSBCP)에 연결되며, 상기 포지티브 상보 하강 제어신호(VFACP)에 게이팅된다.
상기 포지티브 앤-연결유닛(134)은 상기 포지티브 보조신호(VSBP) 및 상기 포지티브 상보 보조신호(VSBCP)를 상기 포지티브 하강 제어신호(VFAP) 및 상기 포지티브 상보 하강 제어신호(VFACP)에 연결한다. 이때, 상기 포지티브 하강 제어신호(VFAP) 및 상기 포지티브 상보 하강 제어신호(VFACP)는 각각 상기 포지티브 보조신호(VSBP) 및 상기 포지티브 상보 보조신호(VSBCP)보다 높은 전압을 가진다.
바람직하기로는, 포지티브 앤-연결유닛(134)은 앤모스 트랜지스터(134a) 및 앤모스 트랜지스터(134b)를 포함한다. 상기 앤모스 트랜지스터(134a)는 상기 포지티브 보조신호(VSBP)와 상기 포지티브 하강 제어신호(VFAP) 사이에 형성되며, 제3 피-바이어스 전압(BSP3)에 게이팅된다. 그리고, 상기 앤모스 트랜지스터(134b)는 상기 포지티브 상보 보조신호(VSBCP)와 상기 포지티브 상보 하강 제어신호(VFACP) 사이에 형성되며, 상기 제3 피-바이어스 전압(BSP3)에 게이팅된다.
따라서, 상기 포지티브 보조신호(VSBP)와 상기 포지티브 상보 보조신호(VSBCP)는 각각 상기 포지티브 하강 제어신호(VFAP) 및 상기 포지티브 상보 하강 제어신호(VFACP)에 소정의 저항성분으로 연결된다.
상기 포지티브 구동 연결유닛(135)은 상기 포지티브 상승 제어신호(VRIP) 및 상기 포지티브 상보 상승 제어신호(VRICP)를 상기 포지티브 하강 제어신호(VFAP) 및 상기 포지티브 상보 하강 제어신호(VFACP)에 연결한다. 이때, 상기 포지티브 상승 제어신호(VRIP) 및 상기 포지티브 상보 상승 제어신호(VRICP)는 각각 상기 포지티브 하강 제어신호(VFAP) 및 상기 포지티브 상보 하강 제어신호(VFACP)에 대하여 높은 전압을 가진다.
바람직하기로는, 상기 포지티브 구동 연결유닛(135)은 2개의 피모스 트랜지스터들(135a, 135c) 및 2개의 앤모스 트랜지스터들(135b, 135d)를 포함한다. 상기 피모스 트랜지스터(135a)와 상기 앤모스 트랜지스터(135b)는 각각 상기 포지티브 상승 제어신호(VRIP)와 상기 포지티브 하강 제어신호(VFAP)는 사이에 형성되며, 상기 피모스 트랜지스터(135c)와 상기 앤모스 트랜지스터(135d)는 각각 상기 포지티브 상보 상승 제어신호(VRICP)와 상기 포지티브 상보 하강 제어신호(VFACP)는 사이에 형성된다. 그리고, 상기 피모스 트랜지스터들(135a, 135c)은 제4 피-바이어스 전압(BSP4)에 게이팅되며, 상기 앤모스 트랜지스터들(135b, 135d)은 제5 피-바이어스 전압(BSP5)에 게이팅된다.
따라서, 상기 포지티브 상승 제어신호(VRIP) 및 상기 포지티브 상보 상승 제어신호(VRICP)는 각각 상기 포지티브 하강 제어신호(VFAP) 및 상기 포지티브 상보 하강 제어신호(VFACP)에 소정의 저항성분으로 연결된다.
바람직하기로는, 상기 포지티브 출력 드라이빙부(130)는 상기 포지티브 구동신호(VDRP)의 리플링(rippling) 현상을 완하시키기 위하여, 포지티브 상승 캐패시터(CPR) 및 포지티브 하강 캐패시터(CPF) 중의 적어도 어느하나를 포함한다.
이때, 상기 포지티브 상승 캐패시터(CPR)는 상기 포지티브 구동신호(VDRP)와 상기 포지티브 응답신호(VRSP) 사이에 형성되며, 상기 포지티브 하강 캐패시터(CPF)는 상기 포지티브 구동신호(VDRP)와 상기 포지티브 보조신호(VSBP) 사이에 형성된다.
상기 포지티브 증폭부(150)는 상기 전원전압(VDD)과 상기 포지티브 중간전압(VMP) 사이에 형성되며, 상기 포지티브 구동신호(VDRP)를 발생한다. 이때, 상기 포지티브 구동신호(VDRP)는 상기 포지티브 상승 제어신호(VRIP)에 응답하여 상기 전원전압(VDD)으로 구동되며, 상기 포지티브 하강 제어신호(VFAP)에 응답하여 상기 포지티브 중간전압(VMP)으로 구동된다.
바람직하기로는, 상기 포지티브 증폭부(150)는 포지티브 풀업 출력 트랜지스터(151) 및 포지티브 풀다운 출력 트랜지스터(153)를 구비한다. 상기 포지티브 풀업 출력 트랜지스터(151)는 상기 전원전압(VDD)과 상기 포지티브 구동신호(VDRP) 사이에 형성되며, 상기 포지티브 상승 제어신호(VRIP)에 게이팅된다. 그리고, 상기 포지티브 풀다운 출력 트랜지스터(153)는 상기 포지티브 중간전압(VMP)과 상기 포지티브 구동신호(VDRP) 사이에 형성되며, 상기 포지티브 하강 제어신호(VFAP)에 게이팅된다. 본 실시예에서, 상기 포지티브 풀업 출력 트랜지스터(151)는 피모스 트랜지스터이며, 상기 포지티브 풀다운 출력 트랜지스터(153)는 앤모스 트랜지스터이다.
정리하면, 도 3의 포지티브 증폭수단(100)에서, 상기 포지티브 출력 드라이빙부(130) 및 상기 포지티브 증폭부(150)에는 전원전압(VDD)이 풀업 전압으로 제공되고, 포지티브 중간전압(VMP)이 풀다운 전압으로 제공된다. 그리고, 상기 포지티브 증폭수단(100)은 공통전압 이상의 전압 레벨을 가지는 상기 포지티브 구동전압(VDRP)을 정상적으로 제공할 수 있다. 본 실시예에서의 상기 포지티브 증폭수단(100)에서는, 상기 접지전압(VSS)이 풀다운 전압으로 제공되는 종래의 기술에 비하여, 전류 소모가 현저히 감소된다.
다시 도 2를 참조하면, 상기 피-채널 입력부(210), 네거티브 출력 드라이빙부(230) 및 네거티브 증폭부(250)는 네거티브 계조신호(VINN)를 증폭하여 네거티브 구동신호(VDRN)를 생성하는 '네거티브 증폭수단(200)'을 구성한다. 이때, 상기 네거티브 계조신호(VINN)는 네거티브 계조전압을 가지며, 상기 네거티브 구동신호(VDRN)는 공통전압 이하의 네거티브 구동전압을 가진다.
도 4는 도 2의 네거티브 증폭수단(200)을 구체적으로 나타내는 도면으로서, 상기 피-채널 입력부(210), 네거티브 출력 드라이빙부(230) 및 네거티브 증폭부(250)를 구체적으로 나타낸다.
도 2 및 도 4를 참조하면, 상기 피-채널 입력부(210)는 상기 네거티브 계조신호(VINN)와 상기 네거티브 구동신호(VDRN)에 차동 응답하고, 피-채널 소스 전류(Isp)에 의하여 드라이빙되는 네거티브 응답신호(VRSN) 및 네거티브 상보 응답신호(VRSCN)를 제공한다. 이때, 상기 피-채널 소스 전류(Isp)는 상기 전원전압(VDD)에서 제공된다.
상기 피-채널 입력부(210)는 구체적으로 피-채널 전류 소스(211), 제1 피-채널 트랜지스터(213) 및 제2 피-채널 트랜지스터(215)를 구비한다. 상기 피-채널 전류 소스(211)는 상기 전원전압(VDD)과 피-채널 공통단(NPCH) 사이에 형성되며, 상기 전원전압(VDD)에서 상기 피-채널 소스 전류(Isp)를 제공한다. 바람직하기로는, 상기 피-채널 전류 소스(211)는 상기 전원전압(VDD)과 상기 피-채널 공통단(NPCH) 사이에 형성되며, 제1 앤-바이어스 전압(BSN1)에 게이팅되는 피모스 트랜지스터이다.
상기 제1 피-채널 트랜지스터(213)는 상기 네거티브 응답신호(VRSN)와 상기 피-채널 공통단(NPCH) 사이에 형성되며, 상기 네거티브 계조신호(VINN)에 게이팅된다. 그리고, 상기 제2 피-채널 트랜지스터(215)는 상기 네거티브 상보 응답신호(VRSCN)와 상기 피-채널 공통단(NPCH) 사이에 형성되며, 상기 네거티브 구동신호(VDRN)에 게이팅된다.
따라서, 상기 네거티브 응답신호(VRSN)와 상기 네거티브 상보 응답신호(VRSCN)는 상기 네거티브 계조신호(VINN)와 상기 네거티브 구동신호(VDRN)의 전압차에 반전 응답하는 전압차를 가진다.
상기 네거티브 출력 드라이빙부(230)는 상기 접지전압(VSS)과 네거티브 중간전압(VMN) 사이에 형성되며, 네거티브 하강 제어신호(VFAN)와 네거티브 상승 제어신호(VRIN)를 발생한다. 이때, 상기 네거티브 하강 제어신호(VFAN)와 상기 네거티브 상승 제어신호(VRIN)의 전압은 상기 네거티브 응답신호(VRSN)와 상기 네거티브 상보 응답신호(VRSCN)의 전압에 따라 동일한 방향으로 제어되되, 상기 네거티브 하강 제어신호(VFAN)는 상기 네거티브 상승 제어신호(VRIN)보다 낮은 전압을 가지도록 제어된다.
여기서, 네거티브 중간전압(VMN)은 상기 전원전압(VDD)보다 낮은 레벨의 전압이다. 바람직하기로는, 상기 네거티브 중간전압(VMN)은 상기 포지티브 중간전압(VMP)와 동일한 레벨이며, 더욱 바람직하기로는, 상기 네거티브 중간전압(VMN)은 VDD/2 이다.
상기 네거티브 출력 드라이빙부(230)는 구체적으로 네거티브 앤-액티브 로드 유닛(231), 네거티브 앤-연결유닛(232), 네거티브 피-액티브 로드 유닛(233), 네거티브 피-연결유닛(234) 및 네거티브 구동 연결유닛(235)을 구비한다.
상기 네거티브 앤-액티브 로드 유닛(231)은 상기 접지전압(VSS)에 연결되며, 상기 네거티브 응답신호(VRSN) 및 상기 네거티브 상보 응답신호(VRSCN)의 로드로 작용한다. 바람직하기로는, 상기 네거티브 앤-액티브 로드 유닛(231)은 앤모스 트랜지스터(231a) 및 앤모스 트랜지스터(231b)를 포함한다. 상기 앤모스 트랜지스터(231a)는 상기 접지전압(VSS)과 상기 네거티브 응답신호(VRSN)에 연결되며, 네거티브 상보 하강 제어신호(VFACN)에 게이팅된다. 그리고, 상기 앤모스 트랜지스터(231b)는 상기 접지전압(VSS)과 상기 네거티브 응답신호(VRSCN)에 연결되며, 상기 네거티브 상보 하강 제어신호(VFACN)에 게이팅된다.
상기 네거티브 앤-연결유닛(232)은 상기 네거티브 응답신호(VRSN) 및 상기 네거티브 상보 응답신호(VRSCN)를 상기 네거티브 하강 제어신호(VFAN) 및 상기 네거티브 상보 하강 제어신호(VFACN)에 연결한다. 이때, 상기 네거티브 하강 제어신호(VFAN) 및 상기 네거티브 상보 하강 제어신호(VFACN)는 각각 상기 네거티브 응답신호(VRSN) 및 상기 네거티브 상보 응답신호(VRSCN)보다 높은 전압을 가진다.
바람직하기로는, 네거티브 앤-연결유닛(232)은 앤모스 트랜지스터(232a) 및 앤모스 트랜지스터(232b)를 포함한다. 상기 앤모스 트랜지스터(232a)는 상기 네거티브 응답신호(VRSN)와 상기 네거티브 하강 제어신호(VFAN) 사이에 형성되며, 제2 앤-바이어스 전압(BSN2)에 게이팅된다. 그리고, 상기 앤모스 트랜지스터(232n)는 상기 네거티브 상보 응답신호(VRSCN)와 상기 네거티브 상보 하강 제어신호(VFACN) 사이에 형성되며, 제2 앤-바이어스 전압(BSN2)에 게이팅된다.
따라서, 상기 네거티브 응답신호(VRSN) 및 상기 네거티브 상보 응답신호(VRSCN)는 각각 상기 네거티브 하강 제어신호(VFAN) 및 상기 네거티브 상보 하강 제어신호(VFACN)에 소정의 저항성분으로 연결된다.
상기 네거티브 피-액티브 로드 유닛(233)은 상기 네거티브 중간전압(VMN)에 연결되며, 상기 네거티브 보조신호(VSBN) 및 상기 네거티브 상보 보조신호(VSBCN)의 로드로 작용한다. 바람직하기로는, 상기 네거티브 피-액티브 로드 유닛(233)은 피모스 트랜지스터(233a) 및 피모스 트랜지스터(233b)를 포함한다. 상기 피모스 트랜지스터(233a)는 상기 네거티브 중간전압(VMN)과 상기 네거티브 보조신호(VSBN)에 연결되며, 네거티브 상보 상승 제어신호(VRICN)에 게이팅된다. 그리고, 상기 피모스 트랜지스터(233b)는 상기 네거티브 중간전압(VMN)과 상기 네거티브 상보 보조신호(VSBCN)에 연결되며, 상기 네거티브 상보 상승 제어신호(VRICN)에 게이팅된다.
상기 네거티브 피-연결유닛(234)은 상기 네거티브 보조신호(VSBN) 및 상기 네거티브 상보 보조신호(VSBCN)를 상기 네거티브 상승 제어신호(VRIN) 및 상기 네거티브 상보 상승 제어신호(VRICN)에 연결한다. 이때, 상기 네거티브 상승 제어신호(VRIN) 및 상기 네거티브 상보 상승 제어신호(VRICN)는 각각 상기 네거티브 보조신호(VSBN) 및 상기 네거티브 상보 보조신호(VSBCN)보다 낮은 전압을 가진다.
바람직하기로는, 상기 네거티브 피-연결유닛(234)은 피모스 트랜지스터(234a) 및 피모스 트랜지스터(234b)를 포함한다. 상기 피모스 트랜지스터(234a)는 상기 네거티브 보조신호(VSBN)와 상기 네거티브 상승 제어신호(VRIN) 사이에 형성되며, 제3 앤-바이어스 전압(BSN3)에 게이팅된다. 그리고, 상기 피모스 트랜지스터(234b)는 상기 네거티브 상보 보조신호(VSBCN)와 상기 네거티브 상보 상승 제어신호(VRICN) 사이에 형성되며, 상기 제3 앤-바이어스 전압(BSN3)에 게이팅된다.
따라서, 상기 네거티브 보조신호(VSBN)와 상기 네거티브 상보 보조신호(VSBCN)는 각각 상기 네거티브 상승 제어신호(VRIN) 및 상기 네거티브 상보 상승 제어신호(VRICN)에 소정의 저항성분으로 연결된다.
상기 네거티브 구동 연결유닛(235)은 상기 네거티브 하강 제어신호(VFAN) 및 상기 네거티브 상보 하강 제어신호(VFACN)를 상기 네거티브 상승 제어신호(VRIN) 및 상기 네거티브 상보 상승 제어신호(VRICN)에 연결한다. 이때, 상기 네거티브 하강 제어신호(VFAN) 및 상기 네거티브 상보 하강 제어신호(VFACN)는 각각 상기 네거티브 상승 제어신호(VRIN) 및 상기 네거티브 상보 상승 제어신호(VRICN)에 대하여 낮은 전압을 가진다.
바람직하기로는, 상기 네거티브 구동 연결유닛(235)은 2개의 앤모스 트랜지스터들(235a, 235c) 및 2개의 피모스 트랜지스터들(235b, 235d)를 포함한다. 상기 앤모스 트랜지스터(235a)와 상기 피모스 트랜지스터(135b)는 각각 상기 네거티브 하강 제어신호(VFAN)와 상기 네거티브 상승 제어신호(VRIN)는 사이에 형성되며, 상기 앤모스 트랜지스터(235c)와 상기 피모스 트랜지스터(235d)는 각각 상기 네거티브 상보 하강 제어신호(VFACN)와 상기 네거티브 상보 상승 제어신호(VRICN)는 사이에 형성된다. 그리고, 상기 앤모스 트랜지스터들(235a, 235c)은 제4 앤-바이어스 전압(BSN4)에 게이팅되며, 상기 피모스 트랜지스터들(235b, 235d)은 제5 앤-바이어스 전압(BSN5)에 게이팅된다.
따라서, 상기 네거티브 하강 제어신호(VFAN) 및 상기 네거티브 상보 하강 제어신호(VFACN)는 각각 상기 네거티브 상승 제어신호(VRIN) 및 상기 네거티브 상보 상승 제어신호(VRICN)에 소정의 저항성분으로 연결된다.
바람직하기로는, 상기 네거티브 출력 드라이빙부(230)는 상기 네거티브 구동신호(VDRN)의 리플링(rippling) 현상을 완하시키기 위하여, 네거티브 하강 캐패시터(CNF) 및 네거티브 상승 캐패시터(CNR)중의 적어도 어느하나를 포함한다.
이때, 상기 네거티브 하강 캐패시터(CNF)는 상기 네거티브 구동신호(VDRN)와 상기 네거티브 응답신호(VRSN) 사이에 형성되며, 상기 네거티브 상승 캐패시터(CNR)는 상기 네거티브 구동신호(VDRN)와 상기 네거티브 보조신호(VSBN) 사이에 형성된다.
상기 네거티브 증폭부(250)는 상기 접지전압(VSS)과 상기 네거티브 중간전압(VMN) 사이에 형성되며, 상기 네거티브 구동신호(VDRN)를 발생한다. 이때, 상기 네거티브 구동신호(VDRN)는 상기 네거티브 하강 제어신호(VFAN)에 응답하여 상기 접지전압(VSS)으로 구동되며, 상기 네거티브 상승 제어신호(VRIN)에 응답하여 상기 네거티브 중간전압(VMN)으로 구동된다.
바람직하기로는, 상기 네거티브 증폭부(250)는 네거티브 풀다운 출력 트랜지스터(251) 및 네거티브 풀업 출력 트랜지스터(253)를 구비한다. 상기 네거티브 풀다운 출력 트랜지스터(251)는 상기 접지전압(VSS)과 상기 네거티브 구동신호(VDRN) 사이에 형성되며, 상기 네거티브 하강 제어신호(VFAN)에 게이팅된다. 그리고, 상기 네거티브 풀업 출력 트랜지스터(253)는 상기 네거티브 중간전압(VMN)과 상기 네거티브 구동신호(VDRN) 사이에 형성되며, 상기 네거티브 상승 제어신호(VRIN)에 게이팅된다. 본 실시예에서, 상기 네거티브 풀다운 출력 트랜지스터(251)는 앤모스 트랜지스터이며, 상기 네거티브 풀업 출력 트랜지스터(253)는 피모스 트랜지스터이다.
정리하면, 도 4의 네거티브 증폭수단(200)에서, 상기 네거티브 출력 드라이빙부(230) 및 상기 네거티브 증폭부(250)에는 접지전압(VSS)이 풀다운 전압으로 제공되고, 네거티브 중간전압(VMN)이 풀업 전압으로 제공된다. 그리고, 상기 네거티브 증폭수단(200)은 공통전압 이하의 전압 레벨을 가지는 상기 네거티브 구동전압(VDRN)을 정상적으로 제공할 수 있다. 본 실시예에서의 상기 네거티브 증폭수단(200)에서는, 상기 전원전압(VDD)이 풀업 전압으로 제공되는 종래의 기술에 비하여, 전류 소모가 현저히 감소된다.
다시 도 2를 참조하면, 상기 스위칭부(300)는 상기 포지티브 구동신호(VDRP)를 오드 데이터 라인(DLo) 및 이븐 데이터 라인(DLe) 중의 선택되는 어느하나로 제공하며, 상기 네거티브 구동신호(VDRN)를 상기 오드 데이터 라인(DLo) 및 상기 이븐 데이터 라인(DLe) 중의 다른 어느하나로 제공하도록 구동된다.
바람직한 실시예에 의하면, 상기 스위칭부(300)는 제1 내지 제4 출력 스위치(SW1 내지 SW4)를 구비한다.
상기 제1 출력 스위치(SW1)는 상기 포지티브 구동신호(VDRP)를 상기 오드 데이터 라인(DLo)으로 스위칭하며, 상기 제2 출력 스위치(SW2)는 상기 네거티브 구동신호(VDRN)를 상기 이븐 데이터 라인(DLe)으로 스위칭한다.
그리고, 상기 제3 출력 스위치(SW3)는 상기 포지티브 구동신호(VDRP)를 상기 이븐 데이터 라인(DLe)으로 스위칭하며, 상기 제4 출력 스위치(SW4)는 상기 네거티브 구동신호(VDRN)를 상기 오드 데이터 라인(DLo)으로 스위칭한다.
상기 제1 내지 상기 제4 출력 스위치(SW1 내지 SW4)의 동작은, 예를 들어, 다음과 같이 기술된다.
제1 디스플레이 필드에서는, 상기 제1 및 제2 출력 스위치(SW1, SW2)가 턴온된다. 그러므로, 상기 포지티브 구동신호(VDRP)는 상기 오드 데이터 라인(DLo)으로 전송되며, 상기 네거티브 구동신호(VDRN)는 상기 이븐 데이터 라인(DLe)으로 전송된다.
그리고, 제2 디스플레이 필드에서는, 상기 제3 및 제4 출력 스위치(SW3, SW4)가 턴온된다. 그러므로, 상기 포지티브 구동신호(VDRP)는 상기 이븐 데이터 라인(DLe)으로 전송되며, 상기 네거티브 구동신호(VDRN)는 상기 오드 데이터 라인(DLo)으로 전송된다.
결과적으로, 상기 오드 데이터 라인(DLo)에는, 제1 디스플레이 필드에서는 상기 포지티브 구동신호(VDRP)가 전송되고, 제2 디스플레이 필드에서는 상기 네거티브 구동신호(VDRN)가 전송된다.
그리고, 상기 이븐 데이터 라인(DLe)에는, 제1 디스플레이 필드에서는 상기 네거티브 구동신호(VDRN)가 전송되고, 제2 디스플레이 필드에서는 상기 포지티브 구동신호(VDRP)가 전송된다.
즉, 상기 오드 데이터 라인(DLo) 및 상기 이븐 데이터 라인(DLe)에는, 상기 포지티브 구동신호(VDRP)와 상기 네거티브 구동신호(VDRN)가 정상적으로 교번하여 전송된다.
본 발명의 연산 증폭회로에 의하면, 상기 오드 데이터 라인(DLo) 및 상기 이븐 데이터 라인(DLe)에, 상기 포지티브 구동신호(VDRP)와 상기 네거티브 구동신호(VDRN)가 정상적으로 교번하여 전송되면서도, 전류 소모가 현저히 감소된다.
도 5는 본 발명의 연산 증폭기가 적용되는 디스플레이 시스템의 예를 나타내는 도면이다.
도 5를 참조하면, 디스플레이 시스템(DIS_SYS)는 디스플레이 드라이버(DIS_DRI)와 디스플레이 패널(PAN)을 포함하여 구성된다.
상기 디스플레이 패널(PAN)은 복수개의 게이트 라인(GL)들 및 복수개의 데이터 라인(DLo, DLe)의 교차점에 형성되는 픽셀(PIX)들을 구비한다. 본 명세서에서, 인접하는 2개의 데이터 라인들은 하나의 데이터 라인쌍을 구성하며, 그 중 하나는 '오드 데이터 라인(DLo)'으로 명명되며, 다른 하나는 '이븐 데이터 라인(DLe)'으로 명명된다.
상기 디스플레이 드라이버(DIS_DRI)는 디먹싱 블락(BK_DMX), DAC 블락(BK_DAC) 및 연산 증폭 블락(BK_OP)을 포함하여 구성된다.
상기 디먹싱 블락(BK_DMX)은 다수개의 디먹서(DMUX)들을 포함한다. 상기 디먹서(DMUX)들은 각자의 오드 디지털 데이터(DDATo) 및 이븐 디지털 데이터(DDATe)를 디스플레이 필드에 따라 디먹싱하여 대응하는 포지티브 DAC(P_DAC) 및 네거티브 DAC(N_DAC)에 제공한다. 여기서, 상기 오드 디지털 데이터(DDATo)는 상기 오드 데이터 라인(DLo)에 대응하는 디지털 데이터를 칭하며, 상기 이븐 디지털 데이터(DDATe)는 상기 이븐 데이터 라인(DLe)에 대응하는 디지털 데이터를 칭한다.
상기 DAC 블락(BK_DAC)은 다수개의 포지티브 DAC(P_DAC)들과 다수개의 네거티브 DAC(N_DAC)들을 포함한다. 이때, 인접하는 하나의 포지티브 DAC(P_DAC)와 하나의 네거티브 DAC(N_DAC)는 하나의 DAC 쌍을 구성한다.
상기 포지티브 DAC(P_DAC)들 각각은 대응하는 디먹서(DMUX)에서 제공되는 각자의 상기 오드 디지털 데이터(DDATo) 및 상기 이븐 디지털 데이터(DDATe) 중의 하나를 각자의 포지티브 계조전압(VINP)으로 변환하여 출력하며, 상기 네거티브 DAC(N_DAC)들 각각은 상기 오드 디지털 데이터(DDATo) 및 상기 이븐 디지털 데이터(DDATe) 중의 다른 하나를 각자의 네거티브 계조전압(VINN)으로 변환하여 출력한다.
상기 연산 증폭 블락(BK_OP)은 다수개의 연산 증폭회로(OP)들은 포함한다. 이때, 상기 연산 증폭회로(OP)들 각각은, 도 2에 도시되는 바와 같은 본 발명의 연산 증폭회로가 적용된다.
그리고, 상기 연산 증폭회로(OP)들 각각은 상기 포지티브 계조전압(VINP) 및 상기 네거티브 계조신호(VINN)를 포지티브 구동전압 및 네거티브 구동전압으로 증폭하여, 디스플레이 필드에 따라 상기 오드 데이터 라인(DLo) 및 상기 이븐 데이터 라인(DLe)에 서로 교번적으로 제공한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (6)
- 디스플레이 시스템의 연산 증폭 회로에 있어서,
포지티브 계조신호와 포지티브 구동신호에 차동 응답하고, 앤-채널 소스 전류에 의하여 드라이빙되는 포지티브 응답신호 및 포지티브 상보 응답신호를 제공하는 앤-채널 입력부로서, 상기 앤-채널 소스 전류는 접지 전압에 제공되는 상기 앤-채널 입력부;
전원전압과 포지티브 중간전압 사이에 형성되며, 포지티브 상승 제어신호와 포지티브 하강 제어신호를 발생하는 포지티브 출력 드라이빙부로서, 상기 포지티브 상승 제어신호와 상기 포지티브 하강 제어신호의 전압은 상기 포지티브 응답신호와 상기 포지티브 상보 응답신호의 전압에 따라 동일한 방향으로 제어되되, 상기 포지티브 상승 제어신호는 상기 포지티브 하강 제어신호보다 높은 전압을 가지도록 제어되는 상기 포지티브 출력 드라이빙부으로서, 상기 포지티브 중간전압은 상기 접지 전압보다 높은 전압인 상기 포지티브 출력 드라이빙부;
상기 전원전압과 상기 포지티브 중간전압 사이에 형성되며, 상기 포지티브 구동신호를 발생하는 포지티브 증폭부로서, 상기 포지티브 구동신호는 상기 포지티브 상승 제어신호에 응답하여 상기 전원전압으로 구동되며, 상기 포지티브 하강 제어신호에 응답하여 상기 포지티브 중간전압으로 구동되는 상기 포지티브 증폭부;
네거티브 계조신호와 네거티브 구동신호에 차동 응답하고, 피-채널 소스 전류에 의하여 드라이빙되는 네거티브 응답신호 및 네거티브 상보 응답신호를 제공하는 피-채널 입력부로서, 상기 피-채널 소스 전류는 상기 전원전압에서 제공되는 상기 피-채널 입력부;
네거티브 중간전압과 상기 접지전압 사이에 형성되며, 네거티브 상승 제어신호와 네거티브 하강 제어신호를 발생하는 네거티브 출력 드라이빙부로서, 상기 네거티브 상승 제어신호와 상기 네거티브 하강 제어신호의 전압은 상기 네거티브 응답신호와 상기 네거티브 상보 응답신호의 전압에 따라 동일한 방향으로 제어되되, 상기 네거티브 하강 제어신호는 상기 네거티브 상승 제어신호보다 낮은 전압을 가지도록 제어되는 상기 네거티브 출력 드라이빙부로서, 상기 네거티브 중간전압은 상기 전원 전압보다 낮은 전압인 상기 네거티브 출력 드라이빙부;
상기 네거티브 중간전압과 상기 접지전압 사이에 형성되며, 상기 네거티브 구동신호를 발생하는 네거티브 증폭부로서, 상기 네거티브 구동신호는 상기 네거티브 상승 제어신호에 응답하여 상기 네거티브 중간전압으로 구동되며, 상기 네거티브 하강 제어신호에 응답하여 상기 접지전압으로 구동되는 상기 네거티브 증폭부; 및
상기 포지티브 구동신호를 오드 데이터 라인 및 이븐 데이터 라인 중의 선택되는 어느하나로 제공하며, 상기 네거티브 구동신호를 상기 오드 데이터 라인 및 상기 이븐 데이터 라인 중의 다른 어느하나로 제공하도록 구동되는 스위칭부를 구비하는 것을 특징으로 하는 연산 증폭 회로.
- 제1 항에 있어서, 상기 앤-채널 입력부는
상기 접지전압과 앤-채널 공통단 사이에 형성되며, 상기 접지전압으로 상기 앤-채널 소스 전류를 제공하는 앤-채널 전류 소스;
상기 포지티브 응답신호와 상기 앤-채널 공통단 사이에 형성되며, 상기 포지티브 계조신호에 게이팅되는 제1 앤-채널 트랜지스터; 및
상기 포지티브 상보 응답신호와 상기 앤-채널 공통단 사이에 형성되며, 상기 포지티브 구동신호에 게이팅되는 제2 앤-채널 트랜지스터를 구비하는 것을 특징으로 하는 연산 증폭 회로.
- 제1 항에 있어서, 상기 포지티브 출력 드라이빙부는
상기 전원전압에 연결되며, 상기 포지티브 응답신호 및 상기 포지티브 상보 응답신호의 로드로 작용하는 포지티브 피-액티브 로드 유닛;
상기 포지티브 응답신호 및 상기 포지티브 상보 응답신호를 상기 포지티브 상승 제어신호 및 포지티브 상보 상승 제어신호에 연결하는 포지티브 피-연결유닛으로서, 상기 포지티브 상승 제어신호 및 상기 포지티브 상보 상승 제어신호는 각각 상기 포지티브 응답신호 및 상기 포지티브 상보 응답신호보다 낮은 전압을 가지는 상기 포지티브 피-연결유닛;
상기 포지티브 중간전압에 연결되며, 포지티브 보조신호 및 포지티브 상보 보조신호의 로드로 작용하는 포지티브 앤-액티브 로드 유닛;
상기 포지티브 보조신호 및 상기 포지티브 상보 보조신호를 상기 포지티브 하강 제어신호 및 포지티브 상보 하강 제어신호에 연결하는 포지티브 앤-연결유닛으로서, 상기 포지티브 하강 제어신호 및 상기 포지티브 상보 하강 제어신호는 각각 상기 포지티브 보조신호 및 상기 포지티브 상보 보조신호에 대하여 높은 전압을 가지는 상기 포지티브 앤-연결유닛; 및
상기 포지티브 상승 제어신호 및 상기 포지티브 상보 상승 제어신호를 상기 포지티브 하강 제어신호 및 상기 포지티브 상보 하강 제어신호에 연결하는 포지티브 구동 연결유닛으로서, 상기 포지티브 상승 제어신호 및 상기 포지티브 상보 상승 제어신호는 각각 상기 포지티브 하강 제어신호 및 상기 포지티브 상보 하강 제어신호에 대하여 높은 전압을 가지는 상기 포지티브 구동 연결유닛을 구비하는 것을 특징으로 하는 연산 증폭 회로.
- 제1 항에 있어서, 상기 피-채널 입력부는
상기 전원전압과 피-채널 공통단 사이에 형성되며, 상기 전원전압으로부터 상기 피-채널 소스 전류를 제공하는 피-채널 전류 소스;
상기 네거티브 응답신호와 상기 피-채널 공통단 사이에 형성되며, 상기 네거티브 계조신호에 게이팅되는 제1 피-채널 트랜지스터; 및
상기 네거티브 상보 응답신호와 상기 피-채널 공통단 사이에 형성되며, 상기 네거티브 구동신호에 게이팅되는 제2 피-채널 트랜지스터를 구비하는 것을 특징으로 하는 연산 증폭 회로.
- 제1 항에 있어서, 상기 네거티브 출력 드라이빙부는
상기 접지전압에 연결되며, 상기 네거티브 응답신호 및 상기 네거티브 상보 응답신호의 로드로 작용하는 네거티브 앤-액티브 로드 유닛;
상기 네거티브 응답신호 및 상기 네거티브 상보 응답신호를 상기 네거티브 하강 제어신호 및 네거티브 상보 하강 제어신호에 연결하는 네거티브 앤-연결유닛으로서, 상기 네거티브 하강 제어신호 및 상기 네거티브 상보 하강 제어신호는 각각 상기 네거티브 응답신호 및 상기 네거티브 상보 응답신호보다 높은 전압을 가지는 상기 네거티브 앤-연결유닛;
상기 네거티브 중간전압에 연결되며, 네거티브 보조신호 및 네거티브 상보 보조신호의 로드로 작용하는 네거티브 피-액티브 로드 유닛;
상기 네거티브 보조신호 및 상기 네거티브 상보 보조신호를 상기 네거티브 상승 제어신호 및 네거티브 상보 상승 제어신호에 연결하는 네거티브 피-연결유닛으로서, 상기 네거티브 상승 제어신호 및 상기 네거티브 상보 상승 제어신호는 각각 상기 네거티브 보조신호 및 상기 네거티브 상보 보조신호에 대하여 낮은 전압을 가지는 상기 네거티브 피-연결유닛; 및
상기 네거티브 하강 제어신호 및 상기 네거티브 상보 하강 제어신호를 상기 네거티브 상승 제어신호 및 상기 네거티브 상보 상승 제어신호에 연결하는 네거티브 구동 연결유닛으로서, 상기 네거티브 하강 제어신호 및 상기 네거티브 상보 하강 제어신호는 각각 상기 네거티브 상승 제어신호 및 상기 네거티브 상보 상승 제어신호에 대하여 낮은 전압을 가지는 상기 네거티브 구동 연결유닛을 구비하는 것을 특징으로 하는 연산 증폭 회로.
- 제1 항에 있어서, 상기 포지티브 중간전압과 상기 네거티브 중간전압은
동일한 것을 특징으로 하는 연산증폭회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100082762A KR101107962B1 (ko) | 2010-08-26 | 2010-08-26 | 전류 소모를 저감시키는 디스플레이 시스템의 연산증폭회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100082762A KR101107962B1 (ko) | 2010-08-26 | 2010-08-26 | 전류 소모를 저감시키는 디스플레이 시스템의 연산증폭회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101107962B1 true KR101107962B1 (ko) | 2012-01-31 |
Family
ID=45614575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100082762A KR101107962B1 (ko) | 2010-08-26 | 2010-08-26 | 전류 소모를 저감시키는 디스플레이 시스템의 연산증폭회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101107962B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101459281B1 (ko) * | 2013-06-17 | 2014-11-10 | 주식회사 티엘아이 | 전력 소모를 감소하는 디스플레이 장치의 소스 드라이버 |
| KR101724258B1 (ko) | 2016-04-05 | 2017-04-19 | 주식회사 티엘아이 | 정상 동작 구간 진입시의 스트레스를 완화하는 디스플레이 드라이빙 회로 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09281930A (ja) * | 1996-04-09 | 1997-10-31 | Hitachi Ltd | 液晶表示装置 |
| JPH11249624A (ja) | 1998-03-03 | 1999-09-17 | Hitachi Ltd | 液晶表示装置 |
| JP2009244830A (ja) | 2008-08-06 | 2009-10-22 | Nec Electronics Corp | 表示パネル駆動用ドライバ、及び表示装置 |
-
2010
- 2010-08-26 KR KR1020100082762A patent/KR101107962B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09281930A (ja) * | 1996-04-09 | 1997-10-31 | Hitachi Ltd | 液晶表示装置 |
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| KR101724258B1 (ko) | 2016-04-05 | 2017-04-19 | 주식회사 티엘아이 | 정상 동작 구간 진입시의 스트레스를 완화하는 디스플레이 드라이빙 회로 |
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