KR20110016035A - 레벨 쉬프터를 포함하는 반도체 장치, 디스플레이 장치 및 그 동작 방법 - Google Patents

레벨 쉬프터를 포함하는 반도체 장치, 디스플레이 장치 및 그 동작 방법 Download PDF

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Abstract

레벨 쉬프터를 포함하는 반도체 장치, 디스플레이 장치 및 그 동작 방법이 개시된다. 상기 반도체 장치는 제 1 논리 상태를 가지는 하나의 비트 및 제 2 논리 상태를 가지는 적어도 하나의 비트를 포함하는 코드를 생성하는 코드 생성부 및 상기 코드에 응답하여 복수의 출력단에서 제 1 전압 레벨 또는 제 2 전압 레벨을 가지는 출력 신호들을 출력하는 레벨 쉬프터를 구비할 수 있다. 상기 레벨 쉬프터는 상기 코드의 대응하는 비트에 응답하여 인에이블된 경우 상기 레벨 쉬프터의 대응하는 출력단의 출력 신호를 제 1 전압 레벨로 제어하는 복수의 전압 제어부들 및 상기 레벨 쉬프터의 나머지 출력 신호들에 응답하여 인에이블된 경우 상기 레벨 쉬프터의 대응하는 출력단의 출력 신호를 상기 제 2 전압 레벨로 제어하는 복수의 전압 변환부들을 구비할 수 있다.

Description

레벨 쉬프터를 포함하는 반도체 장치, 디스플레이 장치 및 그 동작 방법{Semiconductor device for comprising level shifter, display device and method for operating the same}
본 발명은 반도체 장치에 관한 것으로, 특히 레벨 쉬프터를 포함하는 반도체 장치, 디스플레이 장치 및 그 동작 방법에 관한 것이다.
일반적으로 디스플레이 구동 회로는 입력 신호를 이용하여 복수의 계조 전압(gray voltage) 중 하나의 계조 전압을 선택하여 패널로 출력한다. 이와 같이, 복수의 계조 전압 중 하나의 계조 전압을 선택하기 위해서는 고전압의 신호가 필요하다. 따라서, 저전압의 입력 신호를 고전압으로 변환하기 위하여 디스플레이 구동 회로에서는 레벨 쉬프터를 이용한다.
본 발명이 해결하고자 하는 과제는 n 진수(n은 자연수) 레벨 쉬프터를 포함하는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 반도체 장치를 포함하는 디스플레이 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 반도체 장치의 동작 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 제 1 논리 상태를 가지는 하나의 비트 및 제 2 논리 상태를 가지는 적어도 하나의 비트를 포함하는 코드를 생성하는 코드 생성부 및 상기 코드에 응답하여 복수의 출력단에서 제 1 전압 레벨 또는 제 2 전압 레벨을 가지는 출력 신호들을 출력하는 레벨 쉬프터를 구비할 수 있다. 상기 레벨 쉬프터는 상기 코드의 대응하는 비트에 응답하여 인에이블된 경우 상기 레벨 쉬프터의 대응하는 출력단의 출력 신호를 제 1 전압 레벨로 제어하는 복수의 전압 제어부들 및 상기 레벨 쉬프터의 나머지 출력 신호들에 응답하여 인에이블된 경우 상기 레벨 쉬프터의 대응하는 출력단의 출력 신호를 상기 제 2 전압 레벨로 제어하는 복수의 전압 변환부들을 구비할 수 있다.
상기 전압 변환부는 상기 레벨 쉬프터의 대응하는 출력단을 공유하는 상기 전압 제어부와 상보적으로 동작할 수 있다.
상기 전압 제어부는 상기 제 1 논리 상태의 비트에 응답하여 상기 레벨 쉬프터의 대응하는 출력단과 제 1 전압원의 연결을 차단하고, 상기 제 2 논리 상태의 비트에 응답하여 상기 레벨 쉬프터의 대응하는 출력단과 상기 제 1 전압원을 연결하여 상기 제 1 전압 레벨의 출력 신호를 출력할 수 있다.
상기 전압 변환부는 상기 나머지 출력 신호들이 상기 제 1 전압 레벨인 경우 상기 레벨 쉬프터의 대응하는 출력단과 제 2 전압원을 연결하여 상기 제 2 전압 레벨의 출력 신호를 출력하고, 상기 레벨 쉬프터의 나머지 출력 신호들 중 적어도 하나의 출력 신호가 상기 제 2 전압 레벨인 경우 상기 레벨 쉬프터의 대응하는 출력단과 상기 제 2 전압원의 연결을 차단할 수 있다.
상기 반도체 장치는 상기 레벨 쉬프터의 출력 신호들에 응답하여 복수의 전압들 중 하나의 전압을 출력하는 디코더를 더 구비할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 디스플레이 장치는 패널, 소스 드라이버, 게이트 드라이버 및 컨트롤러를 구비할 수 있다. 상기 패널은 복수의 화소 영역을 포함할 수 있다. 상기 소스 드라이버는 상기 반도체 장치 및 상기 레벨 쉬프터의 출력 신호들에 응답하여 복수의 전압들 중 하나의 전압을 출력하는 디코더를 포함하고, 상기 디코더의 출력 전압에 응답하여 상기 패널의 소스 라인들을 구동할 수 있다. 상기 게이트 드라이버는 상기 패널의 게이트 라인들을 구동할 수 있다. 상기 컨트롤러는 상기 소스 드라이버 및 상기 게이트 드라이버를 제어할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은, 레벨 쉬프터를 포함하는 반도체 장치의 동작 방법에 있어서, 제 1 논리 상태를 가지는 하나의 비트 및 제 2 논리 상태를 가지는 적어도 하나의 비트를 포함하는 코드를 수신하는 단계, 상기 제 2 논리 상태의 비트에 응답하여 상기 레벨 쉬프터의 대응하는 출력단의 출력 신호를 제 1 전압 레벨로 제어하는 단계 및 상기 제 1 논리 상태의 비트 및 상기 레벨 쉬프터의 나머지 출력 신호들에 응답하여 상기 레벨 쉬프터의 대응하는 출력단의 출력 신호를 제 2 전압 레벨로 제어하는 단계를 구비할 수 있다.
본 발명에 따른 레벨 쉬프터를 포함하는 반도체 장치, 디스플레이 장치 및 그 동작 방법 는 n 진수(n은 자연수) 레벨 쉬프터를 사용함으로서 n 진수 디코더를 이용하기 위한 면적 증가를 최소화할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치(100)의 블록도이다.
도 1을 참조하면, 반도체 장치(100)는 코드 생성부(110) 및 레벨 쉬프 터(120)를 구비할 수 있다.
코드 생성부(110)는 제 1 논리 상태를 가지는 하나의 비트 및 제 2 논리 상태를 가지는 제 1 내지 제 n(n은 자연수) 비트(B1, B2, ... , Bn-1, Bn)를 포함하는 코드를 생성하여 레벨 쉬프터(120)로 출력할 수 있다. 이하에서 제 1 논리 상태는 논리 로우 상태를 의미하고 제 2 논리 상태는 논리 하이 상태를 의미한다. 다만, 제 1 논리 상태가 논리 하이 상태이고 제 2 논리 상태가 논리 로우 상태인 경우에도 간단한 회로의 변경을 통하여 본 발명과 동일한 효과를 얻을 수 있다. 레벨 쉬프터(120)는 상기 코드에 응답하여 제 1 내지 제 n 출력단(OUT_1, OUT_2, ... , OUT_n-1, OUT_n)에서 제 1 전압 레벨 또는 제 2 전압 레벨을 가지는 출력 신호들을 출력할 수 있다. 레벨 쉬프터(120)는 상보적으로 동작하는 제 1 내지 제 n 전압 제어부(121_1, 121_2, ... , 121_n-1, 121_n) 및 제 1 내지 제 n 전압 변환부(125_1, 125_2, ... , 125_n-1, 125_n) 을 구비할 수 있다.
이하에서는 설명의 편의상 레벨 쉬프터(120)가 4진수 레벨 쉬프터인 경우, 반도체 장치(100)의 동작에 대하여 설명한다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며 도 1에 도시한 것과 같이 n 진수 레벨 쉬프터로 구현할 수도 있다. 즉, n 진수 레벨 쉬프터를 사용하고자 하는 경우, 코드 생성부(110)는 n 비트를 포함하는 코드를 발생하고 레벨 쉬프터(120)는 n 개의 전압 제어부들 및 n 개의 전압 변환부들을 포함할 수 있다.
도 2는 도 1의 반도체 장치(100)의 일 실시예를 도시한 도면이다.
도 2를 참조하면, 코드 생성부(110)는 제 1 내지 제 4 비트(B1, B2, B3, B4) 를 포함하는 코드를 생성하여 출력한다. 제 1 비트(B1)는 제 1 논리 상태이고 제 2 내지 제 4 비트(B2, B3, B4)는 제 2 논리 상태라고 가정한다.
레벨 쉬프터(120)는 제 1 내지 제 4 전압 제어부(121_1, 121_2, 121_3, 121_4) 및 제 1 내지 제 4 전압 변환부(125_1, 125_2, 125_3, 125_4)을 구비할 수 있다. 제 1 내지 제 4 전압 제어부(121_1, 121_2, 121_3, 121_4) 각각은 상기 코드의 대응하는 비트에 응답하여 인에이블된 경우, 대응하는 출력단의 출력 신호를 제 1 전압 레벨로 제어한다. 예를 들어, 상기 제 1 전압 레벨은 접지 전압의 전압 레벨일 수 있다. 제 1 내지 제 4 전압 제어부(121_1, 121_2, 121_3, 121_4) 각각은 상기 제 1 논리 상태의 비트에 응답하여 디스에이블되고, 상기 제 2 논리 상태의 비트에 응답하여 인에이블될 수 있다. 즉, 제 1 전압 제어부(121_1)는 제 1 논리 상태의 제 1 비트(B1)에 응답하여 디스에이블된다. 제 2 전압 제어부(121_2)는 제 2 논리 상태의 제 2 비트(B2)에 응답하여 인에이블되므로, 제 2 전압 제어부(121_2)는 제 2 출력단(OUT_2)의 출력 신호를 제 1 전압 레벨로 제어한다. 동일하게, 제 3 전압 제어부(121_3) 및 제 4 전압 제어부(121_4)는 각각 제 2 논리 상태의 제 3 비트(B3) 및 제 4 비트(B4)에 응답하여 인에이블되므로, 제 3 출력단(OUT_3) 및 제 4 출력단(OUT_4)의 출력 신호는 제 1 전압 레벨을 가진다.
제 1 내지 제 4 전압 변환부(125_1, 125_2, 125_3, 125_4) 각각은 나머지 출력 신호들에 응답하여 인에이블된 경우, 대응하는 출력단의 출력 신호를 제 2 전압 레벨로 제어한다. 상기 제 2 전압 레벨은 상기 제 1 전압 레벨보다 큰 전압 레벨일 수 있으며, 예를 들어, 전원 전압의 전압 레벨일 수 있다. 제 1 내지 제 4 전압 변 환부(125_1, 125_2, 125_3, 125_4) 각각은 상기 나머지 출력 신호들이 제 1 전압 레벨인 경우 인에이블되고, 나머지 출력 신호들 중 적어도 하나의 출력 신호가 제 2 전압 레벨인 경우 디스에이블될 수 있다. 즉, 제 2 내지 제 4 출력단(OUT_2, OUT_3, OUT_4)의 출력 신호들이 제 1 전압 레벨이므로 제 1 전압 변환부(125_1)는 인에이블된다. 그러므로, 제 1 전압 변환부(125_1)는 제 1 출력단(OUT_1)의 출력 신호를 제 2 전압 레벨로 제어한다. 제 1 출력단(OUT_1)의 출력 신호가 제 2 전압 레벨이므로 제 2 전압 변환부(125_2)는 디스에이블된다. 또한, 제 1 출력단(OUT_1)의 출력 신호가 제 2 전압 레벨이므로 제 3 전압 변환부(125_3) 및 제 4 전압 변환부(125_4)도 디스에이블된다.
레벨 쉬프터(120)의 실시예들에 대하여는 도 3 및 도 6을 참조하여 보다 상세하게 설명한다.
반도체 장치(100)는 디코더(130)를 더 구비할 수 있다. 디코더(130)는 상기 출력 신호들에 응답하여 복수의 전압들 중 하나의 전압을 선택하여 출력한다. 도 1의 경우에는 제 1 내지 제 4 출력단(OUT_1, OUT_2, OUT_3, OUT_4)을 통하여 4 개의 출력 신호들이 출력되므로, 디코더(130)는 제 1 내지 제 4 전압(V1, V2, V3, V4) 중 하나의 전압을 선택하여 출력하는 경우에 대하여 도시하고 있다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며 도 1과 같이 상기 n 진수의 레벨 쉬프터를 사용하는 경우 디코더(130)는 n 개의 전압 중 하나의 전압을 선택하여 출력할 수 있다. 또는, 이상에서 설명한 것과 같은 레벨 쉬프터를 복수개 사용하는 경우, 디코더(130)는 복수의 레벨 쉬프터의 출력 신호들에 응답하여 상기 출력 신호들의 개수 와 동일한 개수의 전압들 중 하나의 전압을 선택할 수도 있다.
도 3은 도 2의 레벨 쉬프터(120)의 일 실시예에 대한 회로도이다.
도 2 및 도 3을 참조하면, 제 1 내지 제 4 전압 제어부(121_1, 121_2, 121_3, 121_4) 각각은 게이트에 제 1 내지 제 4 비트(B1, B2, B3, B4) 중 대응하는 비트가 인가되고 제 1 단이 제 1 내지 제 4 출력단(OUT_1, OUT_2, OUT_3, OUT_4) 중 대응하는 출력단과 연결되며 제 2 단이 제 1 전압원(VSS)에 연결되는 NMOS 트랜지스터일 수 있다. 즉, 제 1 전압 제어부(121_1)는 게이트에 제 1 비트(B1)가 인가되고 제 1 단이 제 1 출력단(OUT_1)과 연결되며 제 2 단이 제 1 전압원(VSS)에 연결되는 제 1 NMOS 트랜지스터(N1)일 수 있다. 제 2 전압 제어부(121_2)는 게이트에 제 2 비트(B2)가 인가되고 제 1 단이 제 2 출력단(OUT_2)과 연결되며 제 2 단이 제 1 전압원(VSS)에 연결되는 제 2 NMOS 트랜지스터(N2)일 수 있다. 제 3 전압 제어부(121_3)는 게이트에 제 3 비트(B3)가 인가되고 제 1 단이 제 3 출력단(OUT_3)과 연결되며 제 2 단이 제 1 전압원(VSS)에 연결되는 제 3 NMOS 트랜지스터(N3)일 수 있다. 제 4 전압 제어부(121_4)는 게이트에 제 4 비트(B4)가 인가되고 제 1 단이 제 4 출력단(OUT_4)과 연결되며 제 2 단이 제 1 전압원(VSS)에 연결되는 제 4 NMOS 트랜지스터(N4)일 수 있다.
도 2에서는 제 1 내지 제 4 전압 제어부(121_1, 121_2, 121_3, 121_4) 각각이 NMOS 트랜지스터인 경우에 대하여 도시하고 있다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 이상에서 예를 들어 설명한 것과 반대의 논리 상태를 가지는 제 1 내지 제 4 비트(B1, B2, B3, B4)를 도 1의 코드 생성부(110)가 생성하여 출력하는 경우, 제 1 내지 제 4 전압 제어부(121_1, 121_2, 121_3, 121_4) 각각은 PMOS 트랜지스터일 수 있다.
제 1 내지 제 4 전압 변환부(125_1, 125_2, 125_3, 125_4) 각각은 게이트에 상기 나머지 출력 신호들 중 하나의 출력 신호가 인가되고 제 2 전압원(VDD)과 제 1 내지 제 4 출력단(OUT_1, OUT_2, OUT_3, OUT_4) 중 대응하는 출력단 사이에 직렬로 연결되는 복수의 트랜지스터들을 포함할 수 있다. 제 1 내지 제 4 전압 변환부(125_1, 125_2, 125_3, 125_4) 각각은 상기 나머지 출력 신호들의 개수만큼의 상기 트랜지스터들을 포함할 수 있다.
즉, 제 1 전압 변환부(125_1)는 제 1 내지 제 3 PMOS 트랜지스터(P11, P12, P13)를 구비할 수 있다. 제 1 PMOS 트랜지스터(P11)는 게이트에 제 2 출력단(OUT_2)의 출력 신호가 인가되고 제 1 단이 제 2 전압원(VDD)에 연결된다. 제 2 PMOS 트랜지스터(P12)는 게이트에 제 3 출력단(OUT_3)의 출력 신호가 인가되고 제 1 단이 제 1 PMOS 트랜지스터(P11)의 제 2 단과 연결된다. 제 3 PMOS 트랜지스터(P13)는 게이트에 제 4 출력단(OUT_4)의 출력 신호가 인가되고 제 1 단이 제 2 PMOS 트랜지스터(P12)의 제 2 단과 연결되며 제 2 단이 제 1 출력단(OUT_1)과 연결된다.
제 2 전압 변환부(125_2)는 제 4 내지 제 6 PMOS 트랜지스터(P21, P22, P23)를 구비할 수 있다. 제 4 PMOS 트랜지스터(P21)는 게이트에 제 1 출력단(OUT_1)의 출력 신호가 인가되고 제 1 단이 제 2 전압원(VDD)에 연결된다. 제 5 PMOS 트랜지스터(P22)는 게이트에 제 3 출력단(OUT_3)의 출력 신호가 인가되고 제 1 단이 제 4 PMOS 트랜지스터(P21)의 제 2 단과 연결된다. 제 6 PMOS 트랜지스터(P23)는 게이트에 제 4 출력단(OUT_4)의 출력 신호가 인가되고 제 1 단이 제 5 PMOS 트랜지스터(P22)의 제 2 단과 연결되며 제 2 단이 제 2 출력단(OUT_2)과 연결된다.
제 3 전압 변환부(125_3)는 제 7 내지 제 9 PMOS 트랜지스터(P31, P32, P33)를 구비할 수 있다. 제 7 PMOS 트랜지스터(P31)는 게이트에 제 1 출력단(OUT_1)의 출력 신호가 인가되고 제 1 단이 제 2 전압원(VDD)에 연결된다. 제 8 PMOS 트랜지스터(P32)는 게이트에 제 2 출력단(OUT_2)의 출력 신호가 인가되고 제 1 단이 제 7 PMOS 트랜지스터(P31)의 제 2 단과 연결된다. 제 9 PMOS 트랜지스터(P33)는 게이트에 제 4 출력단(OUT_4)의 출력 신호가 인가되고 제 1 단이 제 8 PMOS 트랜지스터(P32)의 제 2 단과 연결되며 제 2 단이 제 3 출력단(OUT_3)과 연결된다.
제 4 전압 변환부(125_4)는 제 10 내지 제 12 PMOS 트랜지스터(P41, P42, P43)를 구비할 수 있다. 제 10 PMOS 트랜지스터(P41)는 게이트에 제 1 출력단(OUT_1)의 출력 신호가 인가되고 제 1 단이 제 2 전압원(VDD)에 연결된다. 제 11 PMOS 트랜지스터(P42)는 게이트에 제 2 출력단(OUT_2)의 출력 신호가 인가되고 제 1 단이 제 10 PMOS 트랜지스터(P41)의 제 2 단과 연결된다. 제 12 PMOS 트랜지스터(P43)는 게이트에 제 3 출력단(OUT_3)의 출력 신호가 인가되고 제 1 단이 제 11 PMOS 트랜지스터(P42)의 제 2 단과 연결되며 제 2 단이 제 4 출력단(OUT_4)과 연결된다.
도 4는 도 2의 디코더(130)의 일 실시예에 대한 회로도이다.
도 2 내지 도 4를 참조하면, 디코더(130)는 제 1 내지 제 4 트랜지스터(TR1, TR_2, TR_3, TR_4)를 구비할 수 있다. 도 1에서 설명한 것과 같이 n 개의 전압 중 하나의 전압을 선택하는 경우에는 상기 트랜지스터를 n 개 구비할 수 있다.
제 1 트랜지스터(TR1)는 게이트와 제 1 출력단(OUT_1)이 연결되고, 제 1 단에 제 1 전압(V1)이 인가되며 제 2 단은 디코더(130)의 출력단(OUT_D)에 연결된다. 제 2 트랜지스터(TR2)는 게이트와 제 2 출력단(OUT_2)이 연결되고, 제 1 단에 제 2 전압(V2)이 인가되며 제 2 단은 디코더(130)의 출력단(OUT_D)에 연결된다. 제 3 트랜지스터(TR3)는 게이트와 제 3 출력단(OUT_3)이 연결되고, 제 1 단에 제 3 전압(V3)이 인가되며 제 2 단은 디코더(130)의 출력단(OUT_D)에 연결된다. 제 4 트랜지스터(TR4)는 게이트와 제 4 출력단(OUT_4)이 연결되고, 제 1 단에 제 4 전압(V4)이 인가되며 제 2 단은 디코더(130)의 출력단(OUT_D)에 연결된다. 제 1 내지 제 4 트랜지스터(TR1, TR2, TR3, TR4)는 NMOS 트랜지스터일 수 있다.
도 5는 도 3의 레벨 쉬프터(120) 및 도 4의 디코더(130)를 포함하는 도 2의 반도체 장치(100)의 신호들의 논리 상태를 도시한 테이블이다.
이하에서는 도 2 내지 도 5를 참조하여, 도 3의 레벨 쉬프터(120) 및 도 4의 디코더(130)를 포함하는 도 2의 반도체 장치(100)의 동작에 대하여 설명한다.
먼저, 제 1 비트(B1)가 제 1 논리 상태(L)이고 제 2 내지 제 4 비트(B2, B3, B4)는 제 2 논리 상태(H)인 경우에 대하여 설명한다. 제 1 비트(B1)가 제 1 논리 상태(L)이므로 제 1 NMOS 트랜지스터(N1)가 턴 오프된다. 제 2 내지 제 4 비트(B2, B3, B4)는 제 2 논리 상태(H)이므로 제 2 내지 제 4 NMOS 트랜지스터(N2, N3, N4)가 턴 온되어, 제 2 내지 제 4 출력단(OUT_2, OUT_3, OUT_4)의 출력 신호들은 제 1 전압 레벨(VSS)을 가진다. 제 2 내지 제 4 출력단(OUT_2, OUT_3, OUT_4)의 출력 신호들은 제 1 전압 레벨(VSS)을 가지므로, 제 1 전압 변환부(125_1)의 제 1 내지 제 3 PMOS 트랜지스터(P11, P12, P13)가 모두 턴 온되어 제 1 출력단(OUT_1)의 출력 신호는 제 2 전압 레벨(VDD)을 가진다. 제 1 출력단(OUT_1)의 출력 신호가 제 2 전압 레벨(VDD)을 가지므로, 제 4 , 7 및 10 PMOS 트랜지스터(P21, P31, P41)는 턴 오프된다. 그러므로, 제 2 내지 제 4 전압 변환부(125_2, 125_3, 125_4)는 디스에이블되어 제 2 내지 제 4 출력단(OUT_2, OUT_3, OUT_4)의 출력 신호들은 제 1 전압 레벨(VSS)을 계속 유지한다.
따라서, 디코더(130)의 제 1 트랜지스터(TR1)가 턴 온되고 제 2 내지 제 4 트랜지스터(TR2, TR3, TR4)가 턴 오프되어, 디코더(130)는 출력단(OUT_D)을 통해서 제 1 전압(V1)을 출력한다.
다음으로, 제 2 비트(B2)가 제 1 논리 상태(L)이고 제 1, 3 및 4 비트(B2, B3, B4)는 제 2 논리 상태(H)인 경우에 대하여 설명한다. 이 경우, 제 2 NMOS 트랜지스터(N2)가 턴 오프되고 제 1, 3 및 4 NMOS 트랜지스터(N1, N3, N4)가 턴 온되어, 제 1, 3 및 4 출력단(OUT_1, OUT_3, OUT_4)의 출력 신호는 제 1 전압 레벨(VSS)을 가진다. 또한, 제 4 내지 제 6 PMOS 트랜지스터(P21, P22, P23)는 각각 제 1, 3 및 4 출력단(OUT_1, OUT_3, OUT_4)의 출력 신호에 응답하여 턴 온되므로, 제 2 출력단(OUT_2)의 출력 신호는 제 2 전압 레벨(VDD)을 가진다. 제 1, 8 및 11 PMOS 트랜지스터(P11, P32, P42)는 제 2 출력단(OUT_2)의 출력 신호에 응답하여 턴 오프되므로, 제 1, 3 및 4 전압 변환부(125_1, 125_3, 125_4)는 디스에이블된다. 따라서, 디코더(130)의 제 2 트랜지스터(TR2)가 턴 온되고 제 1, 3 및 4 트랜지스터(TR1, TR3, TR4)가 턴 오프되어, 디코더(130)는 출력단(OUT_D)을 통해서 제 2 전압(V2)을 출력한다.
제 3 비트(B3)만 제 1 논리 상태(L)인 경우 또는 제 4 비트(B4)만 제 1 논리 상태(L)인 경우에도 이상에서 설명한 것과 유사하게 동작하므로 이하 상세한 설명은 생략한다.
이상에서 설명한 것과 같이 본 발명의 일 실시예에 따를 경우 코드 생성부(110)에서 한 비트의 논리 상태만 다른 코드를 생성하여 출력하면, 상기 코드에 응답하여 레벨 쉬프터(130)는 하나의 출력 신호만 상기 제 2 전압 레벨을 가지도록 제어함으로서 디코더(130)에서 복수의 전압들 중 하나의 전압을 선택하여 출력할 수 있다.
도 6은 도 2의 레벨 쉬프터(120)의 다른 일 실시예에 대한 회로도이다.
도 2 및 도 6을 참조하면, 제 1 내지 제 4 전압 제어부(121_1, 121_2, 121_3, 121_4) 각각은 게이트에 제 1 내지 제 4 비트(B1, B2, B3, B4) 중 대응하는 비트가 인가되고 제 1 단이 제 1 내지 제 4 출력단(OUT_1, OUT_2, OUT_3, OUT_4) 중 대응하는 출력단과 연결되며 제 2 단이 제 1 전압원(VSS)에 연결되는 제 1 내지 제 4 NMOS 트랜지스터(N1, N2, N3, N4)일 수 있다. 도 6의 제 1 내지 제 4 전압 제어부(121_1, 121_2, 121_3, 121_4)는 도 3의 제 1 내지 제 4 전압 제어부(121_1, 121_2, 121_3, 121_4)와 동일한 구성을 가지므로 이하 상세한 설명은 생략한다. 또한, 도 3에서 설명한 것과 같이 도 2의 코드 생성부(110)에서 출력하는 제 1 내지 제 4 비트(B1, B2, B3, B4)의 논리 상태를 반대로 하는 경우 제 1 내지 제 4 전압 제어부(121_1, 121_2, 121_3, 121_4) 각각은 PMOS 트랜지스터일 수 있다.
제 1 내지 제 4 전압 변환부(125_1, 125_2, 125_3, 125_4) 각각은 게이트에 상기 나머지 출력 신호들 중 하나의 출력 신호가 인가되고 제 2 전압원(VDD)과 제 1 내지 제 4 출력단(OUT_1, OUT_2, OUT_3, OUT_4) 중 대응하는 출력단 사이에 병렬로 연결되는 복수의 트랜지스터들을 포함할 수 있다. 제 1 내지 제 4 전압 변환부(125_1, 125_2, 125_3, 125_4) 각각은 상기 나머지 출력 신호들의 개수만큼의 상기 트랜지스터들을 포함할 수 있다.
즉, 제 1 전압 변환부(125_1)는 제 1 내지 제 3 PMOS 트랜지스터(P101, P102, P103)를 구비할 수 있다. 제 1 PMOS 트랜지스터(P101)는 게이트에 제 2 출력단(OUT_2)의 출력 신호가 인가되고 제 1 단이 제 2 전압원(VDD)에 연결되며 제 2 단이 제 1 출력단(OUT_1)에 연결된다. 제 2 PMOS 트랜지스터(P102)는 게이트에 제 3 출력단(OUT_3)의 출력 신호가 인가되고 제 1 단이 제 2 전압원(VDD)에 연결되며 제 2 단이 제 1 출력단(OUT_1)에 연결된다. 제 3 PMOS 트랜지스터(P103)는 게이트에 제 4 출력단(OUT_4)의 출력 신호가 인가되고 제 1 단이 제 2 전압원(VDD)에 연결되며 제 2 단이 제 1 출력단(OUT_1)에 연결된다.
제 2 전압 변환부(125_2)는 제 4 내지 제 6 PMOS 트랜지스터(P201, P202, P203)를 구비할 수 있다. 제 4 PMOS 트랜지스터(P201)는 게이트에 제 1 출력단(OUT_1)의 출력 신호가 인가되고 제 1 단이 제 2 전압원(VDD)에 연결되며 제 2 단이 제 2 출력단(OUT_2)에 연결된다. 제 5 PMOS 트랜지스터(P202)는 게이트에 제 3 출력단(OUT_3)의 출력 신호가 인가되고 제 1 단이 제 2 전압원(VDD)에 연결되며 제 2 단이 제 2 출력단(OUT_2)에 연결된다. 제 6 PMOS 트랜지스터(P203)는 게이트에 제 4 출력단(OUT_4)의 출력 신호가 인가되고 제 1 단이 제 2 전압원(VDD)에 연결되며 제 2 단이 제 2 출력단(OUT_2)에 연결된다.
제 3 전압 변환부(125_3)는 제 7 내지 제 9 PMOS 트랜지스터(P301, P302, P303)를 구비할 수 있다. 제 7 PMOS 트랜지스터(P301)는 게이트에 제 1 출력단(OUT_1)의 출력 신호가 인가되고 제 1 단이 제 2 전압원(VDD)에 연결되며 제 2 단이 제 3 출력단(OUT_3)에 연결된다. 제 8 PMOS 트랜지스터(P302)는 게이트에 제 2 출력단(OUT_2)의 출력 신호가 인가되고 제 1 단이 제 2 전압원(VDD)에 연결되며 제 2 단이 제 3 출력단(OUT_3)에 연결된다. 제 9 PMOS 트랜지스터(P203)는 게이트에 제 4 출력단(OUT_4)의 출력 신호가 인가되고 제 1 단이 제 2 전압원(VDD)에 연결되며 제 2 단이 제 3 출력단(OUT_3)에 연결된다.
제 4 전압 변환부(125_4)는 제 10 내지 제 12 PMOS 트랜지스터(P401, P402, P403)를 구비할 수 있다. 제 10 PMOS 트랜지스터(P401)는 게이트에 제 1 출력단(OUT_1)의 출력 신호가 인가되고 제 1 단이 제 2 전압원(VDD)에 연결되며 제 2 단이 제 4 출력단(OUT_4)에 연결된다. 제 11 PMOS 트랜지스터(P402)는 게이트에 제 2 출력단(OUT_2)의 출력 신호가 인가되고 제 1 단이 제 2 전압원(VDD)에 연결되며 제 2 단이 제 4 출력단(OUT_4)에 연결된다. 제 12 PMOS 트랜지스터(P403)는 게이트에 제 3 출력단(OUT_3)의 출력 신호가 인가되고 제 1 단이 제 2 전압원(VDD)에 연결되며 제 2 단이 제 4 출력단(OUT_4)에 연결된다.
도 7은 도 2의 디코더(130)의 다른 일 실시예에 대한 회로도이다.
도 2, 도 6 및 도 7을 참조하면, 디코더(130)는 제 1 내지 제 4 트랜지스터(TR10, TR_20, TR_30, TR_40)를 구비할 수 있다. 도 1에서 설명한 것과 같이 n 개의 전압 중 하나의 전압을 선택하는 경우에는 상기 트랜지스터를 n 개 구비할 수 있다.
도 7의 제 1 내지 제 4 트랜지스터(TR10, TR_20, TR_30, TR_40)는 도 4의 제 1 내지 제 4 트랜지스터(TR1, TR_2, TR_3, TR_4)를 PMOS 트랜지스터로 변경한 것이다. 도 7의 제 1 내지 제 4 트랜지스터(TR10, TR_20, TR_30, TR_40)의 연결 상태는 도 4의 제 1 내지 제 4 트랜지스터(TR1, TR_2, TR_3, TR_4)와 동일하므로 이하 연결 상태에 관한 상세한 설명은 생략한다.
도 8은 도 6의 레벨 쉬프터(120) 및 도 7의 디코더(130)를 포함하는 도 2의 반도체 장치(100)의 신호들의 논리 상태를 도시한 테이블이다.
이하에서는 도 2, 도 6 내지 도 8을 참조하여, 도 6의 레벨 쉬프터(120) 및 도 7의 디코더(130)를 포함하는 도 2의 반도체 장치(100)의 동작에 대하여 설명한다.
먼저, 제 1 비트(B1)가 제 2 논리 상태(H)이고 제 2 내지 제 4 비트(B2, B3, B4)는 제 1 논리 상태(L)인 경우에 대하여 설명한다. 제 1 비트(B1)가 제 2 논리 상태(H)이므로 제 1 NMOS 트랜지스터(N1)가 턴 온되어, 제 1 출력단(OUT_1)의 출력 신호들은 제 1 전압 레벨(VSS)을 가진다. 제 2 내지 제 4 비트(B2, B3, B4)는 제 1 논리 상태(L)이므로 제 2 내지 제 4 NMOS 트랜지스터(N2, N3, N4)가 턴 오프된다. 제 1 출력단(OUT_1)의 출력 신호는 제 1 전압 레벨(VSS)을 가지므로, 제 2 전압 변환부(125_2)의 제 4 PMOS 트랜지스터(P201)가 턴 온되어 제 2 출력단(OUT_2)의 출력 신호는 제 2 전압 레벨(VDD)을 가진다. 또한, 제 1 출력단(OUT_1)의 출력 신호는 제 1 전압 레벨(VSS)을 가지므로, 제 3 전압 변환부(125_3)의 제 7 PMOS 트랜지스터(P301) 및 제 4 전압 변환부(125_4)의 제 10 PMOS 트랜지스터(P401)가 턴 온되어 제 3 출력단(OUT_3) 및 제 4 출력단(OUT_4)의 출력 신호는 제 2 전압 레벨(VDD)을 가진다. 제 2 내지 제 4 출력단(OUT_2, OUT_3, OUT_4)의 출력 신호가 제 2 전압 레벨(VDD)을 가지므로, 제 1 내지 제 3 PMOS 트랜지스터(P101, P102, P103)는 턴 오프된다. 그러므로, 제 1 전압 변환부(125_1)는 디스에이블되어 제 1 출력단(OUT_1)의 출력 신호는 제 1 전압 레벨(VSS)을 계속 유지한다.
따라서, 디코더(130)의 제 1 트랜지스터(TR10)가 턴 온되고 제 2 내지 제 4 트랜지스터(TR20, TR30, TR40)가 턴 오프되어, 디코더(130)는 출력단(OUT_D)을 통해서 제 1 전압(V1)을 출력한다.
다음으로, 제 2 비트(B2)가 제 2 논리 상태(H)이고 제 1, 3 및 4 비트(B2, B3, B4)는 제 1 논리 상태(L)인 경우에 대하여 설명한다. 이 경우, 제 2 NMOS 트랜지스터(N2)가 턴 온되고 제 1, 3 및 4 NMOS 트랜지스터(N1, N3, N4)가 턴 오프되어, 제 2 출력단(OUT_2)의 출력 신호는 제 2 전압 레벨(VDD)을 가진다. 제 1, 8 및 11 PMOS 트랜지스터(P101, P302, P402)는 제 2 출력단(OUT_2)의 출력 신호에 응답하여 턴 온되므로, 제 1, 3 및 4 출력단(OUT_1, OUT_2, OUT_3)의 출력 신호들은 제 2 전압 레벨(VDD)을 가진다. 또한, 제 4 내지 제 6 PMOS 트랜지스터(P21, P22, P23)는 각각 제 1, 3 및 4 출력단(OUT_1, OUT_3, OUT_4)의 출력 신호에 응답하여 턴 오프되므로, 제 2 전압 변환부(125_2)는 디스에이블된다. 따라서, 디코더(130)의 제 2 트랜지스터(TR20)가 턴 온되고 제 1, 3 및 4 트랜지스터(TR10, TR30, TR40)가 턴 오프되어, 디코더(130)는 출력단(OUT_D)을 통해서 제 2 전압(V2)을 출력한다.
제 3 비트(B3)만 제 2 논리 상태(H)인 경우 또는 제 4 비트(B4)만 제 2 논리 상태(H)인 경우에도 이상에서 설명한 것과 유사하게 동작하므로 이하 상세한 설명은 생략한다.
즉, 디코더(130)가 도 7과 같이 구현된 경우 도 6의 실시예에 따른 레벨 쉬프터(120)를 이용할 수 있다.
도 9는 도 1의 반도체 장치를 포함하는 디스플레이 장치(900)의 블록이다.
이상에서 설명한 것과 같은 반도체 장치(100)는 디스플레이 장치(900)에서 사용될 수 있다. 도 9를 참조하면, 디스플레이 장치(900)는 패널(910), 소스 드라이버(920), 게이트 드라이버(930) 및 컨트롤러(940)를 구비할 수 있다. 패널(910)의 복수의 화소 영역들을 포함할 수 있다. 패널(910)에는 복수의 게이트 라인(GL) 및 소스 라인(SL)이 매트릭스 형태로 교차하여 배치되고, 상기 교차 지점은 상기 화소 영역으로 정의된다.
컨트롤러(940)는 소스 드라이버(920) 및 게이트 드라이버(930)를 제어할 수 있다. 컨트롤러(940)는 외부 시스템(미도시)으로부터 복수의 제어 신호들 및 데이터 신호들을 수신한다. 컨트롤러(940)는 상기 수신된 제어 신호들 및 데이터 신호 들에 응답하여 게이트 제어 신호(GC) 및 소스 제어 신호(SC)를 생성하고, 게이트 제어 신호(SC)를 게이트 드라이버(930)로 출력하며 소스 제어 신호(SC)를 소스 드라이버(940)로 출력한다.
게이트 드라이버(930)는 게이트 제어 신호(SC)에 응답하여 게이트 라인(GL)을 통해 게이트 구동 신호를 순차적으로 패널(910)에 공급한다. 또한, 소스 드라이버(940)는 게이트 라인(GL)이 순차적으로 선택될 때마다, 소스 제어 신호(SC)에 응답하여 소정의 계조 전압을 소스 라인(SL)을 통하여 패널(910)에 공급한다.
소스 드라이버(920)는 이상에서 설명한 반도체 장치(100)를 포함할 수 있다. 예를 들어, 소스 드라이버(920)에 포함되는 레벨 쉬프터 및 디코더가 도 1의 반도체 장치(100)의 레벨 쉬프터(120) 및 디코더(130)일 수 있다. 이 경우 제 1 내지 제 n 전압(V1, V2, ... , Vn-1, Vn)은 상기 계조 전압일 수 있다. 즉, 본 발명의 일 실시예에 따른 반도체 장치(100)를 포함하는 디스플레이 장치는 n 진수의 레벨 쉬프터를 이용하여 디코더에서 복수의 계조 전압들 중 하나의 계조 전압을 선택할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해 져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.
도 2는 도 1의 반도체 장치의 일 실시예를 도시한 도면이다.
도 3은 도 2의 레벨 쉬프터의 일 실시예에 대한 회로도이다.
도 4는 도 2의 디코더의 일 실시예에 대한 회로도이다.
도 5는 도 3의 레벨 쉬프터 및 도 4의 디코더를 포함하는 도 2의 반도체 장치의 신호들의 논리 상태를 도시한 테이블이다.
도 6은 도 2의 레벨 쉬프터의 다른 일 실시예에 대한 회로도이다.
도 7은 도 2의 디코더의 다른 일 실시예에 대한 회로도이다.
도 8은 도 6의 레벨 쉬프터 및 도 7의 디코더를 포함하는 도 2의 반도체 장치의 신호들의 논리 상태를 도시한 테이블이다.
도 9는 도 1의 반도체 장치를 포함하는 디스플레이 장치의 블록이다.

Claims (10)

  1. 제 1 논리 상태를 가지는 하나의 비트 및 제 2 논리 상태를 가지는 적어도 하나의 비트를 포함하는 코드를 생성하는 코드 생성부; 및
    상기 코드에 응답하여 복수의 출력단에서 제 1 전압 레벨 또는 제 2 전압 레벨을 가지는 출력 신호들을 출력하는 레벨 쉬프터를 구비하고,
    상기 레벨 쉬프터는,
    상기 코드의 대응하는 비트에 응답하여 인에이블된 경우 상기 레벨 쉬프터의 대응하는 출력단의 출력 신호를 제 1 전압 레벨로 제어하는 복수의 전압 제어부들; 및
    상기 레벨 쉬프터의 나머지 출력 신호들에 응답하여 인에이블된 경우 상기 레벨 쉬프터의 대응하는 출력단의 출력 신호를 상기 제 2 전압 레벨로 제어하는 복수의 전압 변환부들을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 전압 변환부는,
    상기 레벨 쉬프터의 대응하는 출력단을 공유하는 상기 전압 제어부와 상보적으로 동작하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 전압 제어부는,
    상기 제 1 논리 상태의 비트에 응답하여 상기 레벨 쉬프터의 대응하는 출력 단과 제 1 전압원의 연결을 차단하고, 상기 제 2 논리 상태의 비트에 응답하여 상기 레벨 쉬프터의 대응하는 출력단과 상기 제 1 전압원을 연결하여 상기 제 1 전압 레벨의 출력 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 전압 변환부는,
    상기 나머지 출력 신호들이 상기 제 1 전압 레벨인 경우 상기 레벨 쉬프터의 대응하는 출력단과 제 2 전압원을 연결하여 상기 제 2 전압 레벨의 출력 신호를 출력하고, 상기 레벨 쉬프터의 나머지 출력 신호들 중 적어도 하나의 출력 신호가 상기 제 2 전압 레벨인 경우 상기 레벨 쉬프터의 대응하는 출력단과 상기 제 2 전압원의 연결을 차단하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 전압 변환부는,
    게이트에 상기 레벨 쉬프터의 나머지 출력 신호들 중 대응하는 출력 신호가 인가되고 제 2 전압원과 상기 레벨 쉬프터의 대응하는 출력단 사이에 직렬로 연결되는 복수의 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 전압 변환부는,
    게이트에 상기 레벨 쉬프터의 나머지 출력 신호들 중 대응하는 출력 신호가 인가되고 제 2 전압원과 상기 레벨 쉬프터의 대응하는 출력단 사이에 병렬로 연결되는 복수의 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 반도체 장치는,
    상기 레벨 쉬프터의 출력 신호들에 응답하여 복수의 전압들 중 하나의 전압을 출력하는 디코더를 더 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 디코더는,
    게이트에 상기 레벨 쉬프터의 출력 신호들 중 대응하는 출력 신호가 인가되고 제 1 단에 상기 복수의 전압들 중 대응하는 전압이 인가되며 제 2 단이 상기 디코더의 출력단과 연결되는 복수의 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 장치.
  9. 복수의 화소 영역을 포함하는 패널;
    제1항의 반도체 장치 및 상기 레벨 쉬프터의 출력 신호들에 응답하여 복수의 전압들 중 하나의 전압을 출력하는 디코더를 포함하고, 상기 디코더의 출력 전압에 응답하여 상기 패널의 소스 라인들을 구동하는 소스 드라이버;
    상기 패널의 게이트 라인들을 구동하는 게이트 드라이버; 및
    상기 소스 드라이버 및 상기 게이트 드라이버를 제어하는 컨트롤러를 구비하는 것을 특징으로 하는 디스플레이 장치.
  10. 레벨 쉬프터를 포함하는 반도체 장치의 동작 방법에 있어서,
    제 1 논리 상태를 가지는 하나의 비트 및 제 2 논리 상태를 가지는 적어도 하나의 비트를 포함하는 코드를 수신하는 단계;
    상기 제 2 논리 상태의 비트에 응답하여 상기 레벨 쉬프터의 대응하는 출력단의 출력 신호를 제 1 전압 레벨로 제어하는 단계; 및
    상기 제 1 논리 상태의 비트 및 상기 레벨 쉬프터의 나머지 출력 신호들에 응답하여 상기 레벨 쉬프터의 대응하는 출력단의 출력 신호를 제 2 전압 레벨로 제어하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 동작 방법.
KR1020090073525A 2009-08-10 2009-08-10 레벨 쉬프터를 포함하는 반도체 장치, 디스플레이 장치 및 그 동작 방법 KR101599453B1 (ko)

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