TWI495011B - 半導體裝置之絕緣結構與其製造方法 - Google Patents

半導體裝置之絕緣結構與其製造方法 Download PDF

Info

Publication number
TWI495011B
TWI495011B TW102129151A TW102129151A TWI495011B TW I495011 B TWI495011 B TW I495011B TW 102129151 A TW102129151 A TW 102129151A TW 102129151 A TW102129151 A TW 102129151A TW I495011 B TWI495011 B TW I495011B
Authority
TW
Taiwan
Prior art keywords
oxide layer
depth
insulating structure
top surface
semiconductor device
Prior art date
Application number
TW102129151A
Other languages
English (en)
Other versions
TW201436041A (zh
Inventor
guo yu Lan
Original Assignee
Macronix Int Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix Int Co Ltd filed Critical Macronix Int Co Ltd
Publication of TW201436041A publication Critical patent/TW201436041A/zh
Application granted granted Critical
Publication of TWI495011B publication Critical patent/TWI495011B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642Isolation within the component, i.e. internal isolation
    • H01L29/0649Dielectric regions, e.g. SiO2 regions, air gaps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Formation Of Insulating Films (AREA)

Description

半導體裝置之絕緣結構與其製造方法
本發明是有關於一種半導體裝置,且特別是有關於一種半導體裝置之平面絕緣結構。
旋塗式玻璃(spin-on glass,SOG)膜為一種液態玻璃膜,在半導體製程中被用於填滿裂縫。旋塗式玻璃膜能有效地填滿半導體裝置中的溝渠(trench),且被廣泛地應用於半導體製程中。由於旋塗式玻璃膜的特性,常形成凹面結構於各種旋塗式玻璃膜所製成的層膜。換言之,半導體溝渠之旋塗式玻璃膜層的頂面常不平坦,具有一較低的表面朝向溝渠的中心以及一較高的表面朝向溝渠的邊緣。此外,旋塗式玻璃膜包含氮且具有較高的濕蝕刻速率。半導體溝渠中不平坦的層膜以及不相配的濕蝕刻速率,在半導體製程中可能會產生問題,例如在連續的製程步驟中形成凹陷(divot)或其他不平坦層。
根據本發明之一方面,提出一種半導體結構,包括 一溝渠以及一絕緣結構。溝渠形成於一半導體基板中,絕緣結構形成於溝渠中。絕緣材料具有一覆蓋氧化層與一基底氧化層。基底氧化層容納覆蓋氧化層,且絕緣結構之頂面為平面。此處所謂之「容納」係指覆蓋氧化層除了頂面之外,其餘部分均被上述之基底氧化層包圍。
根據本發明之另一方面,提出一種半導體裝置,包括一溝渠以及一絕緣結構。溝渠形成於一半導體基板中,絕緣結構形成於溝渠中。絕緣結構係以一頂面、兩側面與一底面所定義。絕緣結構之頂面位於一第一深度,絕緣結構之底面位於一第二深度,一第三深度被定義為介於第一深度與第二深度之間。絕緣結構在第一深度與第三深度之間的氮含量介於5 x 1019 至1 x 1020 原子/cm3 的範圍,絕緣結構之氮含量從第三深度至第二深度,隨著深度而逐漸增加。
根據本發明之另一方面,提出一種半導體裝置的製造方法,此製造方法包括以下步驟。藉由提供一氧化製程於一覆蓋氧化層之一覆蓋頂面與至少一部分的一基底氧化層之一基底頂面,形成一絕緣結構於一半導體基板之一溝渠。覆蓋氧化層與基底氧化層包括絕緣結構。絕緣結構係以一頂面、兩側面與一底面所定義,且氧化製程將氮自絕緣結構之一頂部移除,頂部大約為頂面。
為了對本發明之上述及其他方面有更佳的瞭解,下文特舉實施例,並配合所附圖式,作詳細說明如下:
100‧‧‧半導體裝置基板
101‧‧‧溝渠
103‧‧‧基底氧化層
105‧‧‧氮化矽材料
107‧‧‧墊氧化層
109、130、141、151‧‧‧頂面
110‧‧‧氧化製程
111‧‧‧覆蓋氧化層
113、114‧‧‧氮濃度
115‧‧‧凹陷
116‧‧‧波谷
117‧‧‧絕緣結構
119、121、123‧‧‧深度
131、151‧‧‧頂面
133、143‧‧‧側面
135、145、155‧‧‧底面
144‧‧‧凹部
146‧‧‧平坦部
150‧‧‧頂部
202、204、206、208、210、212‧‧‧流程步驟
第1A、1B與1C圖繪示半導體裝置的剖面示意圖。
第2圖繪示依照本發明實施例形成一半導體裝置之絕緣結構的製程流程圖。
第3A、3B、3C與3D圖繪示依照本發明實施例之半導體裝置的剖面示意圖。
第4A圖繪示依照本發明實施例之一半導體裝置基板之絕緣結構的示意圖。
第4B圖繪示依照本發明實施例之第4A圖中之絕緣結構的氮含量的曲線圖。
第5圖繪示依照本發明實施例之一半導體裝置之絕緣結構的剖面示意圖。
第6圖繪示依照本發明實施例之一半導體裝置之絕緣結構的剖面示意圖。
第7A與7B圖繪示依照本發明實施例之氧化製程的示意圖。
第1A、1B與1C圖繪示半導體裝置的剖面示意圖。第1A圖繪示一半導體結構具有一溝渠101,溝渠101具有一墊氧化層(pad oxide layer)107,墊氧化層107與溝渠101共形。一基底氧化層103形成於溝渠101之墊氧化層107內。在一實施例中,基底氧化層103為旋塗式玻璃(SOG)膜。在基底氧化層103上執行一緻密化製程以硬化(cure)基底氧化層103,用以形成基底氧化層103。氮化矽結構105鄰接於基底氧化層103的側壁。 如第1A圖所示,由於旋塗式玻璃膜的特性,基底氧化層103的頂面109為一凹面形。
第1B圖繪示一覆蓋氧化層111,覆蓋氧化層111沈積於基底氧化層103上。在一實施例中,覆蓋氧化層111為一化學氣相沈積(chemical vapor deposition,CVD)氧化層。執行一平面化製成於覆蓋氧化層111與基底氧化層103。舉例來說,可執行一化學機械研磨(chemical mechanical polish,CMP)製程於覆蓋氧化層111與基底氧化層103。
第1C圖繪示執行一氮化矽製程,例如是應用熱磷酸(hot phosphoric acid)移除氮化矽結構105,並形成一淺溝渠隔離(shallow trench isolation,STI)結構117。然而,由於基底氧化層103相較於覆蓋氧化層111具有較高的濕蝕刻速率(wet etching rate,WER),使得蝕刻基底氧化層103將快於蝕刻覆蓋氧化層111。因此,基底氧化層103與覆蓋氧化層111將無法均勻地蝕刻,將形成凹陷115於位在淺溝渠隔離結構117之頂面的覆蓋氧化層103中。
基底氧化層103之較高的濕蝕刻速率係由於基底氧化層103相較於覆蓋氧化層111具有較高的氮(N)濃度。淺溝渠隔離結構117中的氮濃度113朝淺溝渠隔離結構117的底面逐漸增加,但位於溝渠隔離結構117之頂面的基底氧化層103仍具有氮。
第2圖繪示形成一半導體裝置之絕緣結構的製程流程圖。此製程可包括提供一氧化製程(步驟210),以形成一絕緣結構於半導體基板的溝渠中。氧化製程(步驟210)可應用於絕緣結構的頂面。尤其,氧化製程(步驟210)可應用於一覆蓋氧化層與至少一部分的基底氧化層之頂面, 此覆蓋氧化層與至少一部分的基底氧化層組成絕緣結構的頂面。在一實施例中,覆蓋氧化層為一化學氣相沈積氧化層,基底氧化層為一旋塗式玻璃層。氧化製程(步驟210)實質上自絕緣結構的頂部,大約是頂面之處一除了氮。在一實施例中,氧化製程(步驟210)使得絕緣結構之頂部的氮含量介於5 x 1019 至1 x 1020 原子/cm3 的範圍。在另一實施例中,氧化製程(步驟210)使得絕緣結構之底部的氮含量介於1 x 1021 至4 x 1021 原子/cm3 的範圍。
此製程更可包括在半導體基板之溝渠中形成基底氧化層(步驟202)。基底氧化層可由兩基底側面、一基底頂面、一基底底面所定義。基底頂面的一部分可為一凹面形。舉例來說,在一實施例中,基底氧化層為一旋塗式玻璃膜,由於旋塗式玻璃膜的特性,基底氧化層之頂面為一凹面形。
此製程更可包括藉由在基底氧化層材料上執行一緻密化製程(densification process),硬化基底氧化層(步驟204)。此製程更可包括形成一覆蓋氧化層基底氧化層的凹部(步驟206)。在一實施例中,覆蓋氧化層為一化學氣相沈積氧化膜,且形成覆蓋氧化層之步驟可包括應用一化學氣相沈積製程,以提供覆蓋氧化層。覆蓋氧化層可由一覆蓋頂面與一覆蓋底面所定義。
此製程更可包括在提供一氧化製程(步驟210)前,平面化覆蓋氧化層(步驟208)。此製程更可包括利用一濕蝕刻製程移除鄰接於絕緣結構的氮化矽材料(步驟212)。在一實施例中,由於氧化製程(步驟210)使得基底氧化層與覆蓋氧化層之濕蝕刻速率實質上相等,因此在執行濕蝕 刻製程後,絕緣結構的頂面實質上為平面。因此,在一實施例中,濕蝕刻製程(步驟212)包括移除氮化矽材料,且以實質上平坦地或具有相同速度地蝕刻絕緣結構頂面附近的覆蓋氧化層與基底氧化層。
第3A、3B、3C與3D圖繪示半導體裝置經歷半導體製造程序的剖面示意圖。第3A圖繪示半導體裝置之一基底氧化層103形成於半導體基板之溝渠101的墊氧化層107之內。基底氧化層103的頂面可為一凹面形。舉例來說,在一實施例中,基底氧化層103為一旋塗式玻璃(SOG)氧化膜,由於旋塗式玻璃膜的特性,基底氧化層之頂面為一凹面形。
可執行一緻密化製程於基底氧化層材料上,硬化基底氧化層103。覆蓋氧化層111形成於基底氧化層103上,包括形成於基底氧化層103之凹部內。在一實施例中,覆蓋氧化層為一化學氣相沈積(CVD)氧化膜,且形成覆蓋氧化層的步驟可包括執行一化學氣相沈積製程,以提供覆蓋氧化層。基底氧化層103中的氮濃度113朝向基底氧化層103之底面逐漸增加,但位於基底氧化層103頂面之處仍具有氮。
第3B圖繪示平面化覆蓋氧化層111。因此,氮化矽材料105與覆蓋氧化層111實質上共面且平坦。
第3C圖繪示在絕緣結構上進行一氧化製程110。氧化製程可執行於絕緣結構之頂面。尤其,氧化製程可執行於覆蓋氧化層111之頂面與至少一部分基底氧化層103之頂面。氧化程序110實質上將基底氧化層103之頂部的氮移除。因此,基底氧化層103之底部的氮濃度114相較於執行氧化製程前更高。在一實施例中,氧化製程使得絕緣結構之頂部的氮含量介於5 x 1019 至1 x 1020 原子/cm3 的範圍。在另一實施例中,氧化製 程(步驟210)使得絕緣結構之底部的氮含量介於1 x 1021 至4 x 1021 原子/cm3 的範圍。
第3D圖繪示移除鄰接於絕緣結構117的氮化矽材料105。在一實施例中,係以一濕蝕刻製程移除氮化矽材料105。
在一實施例中,由於氧化製程110使得基底氧化層103與覆蓋氧化層111之濕蝕刻速率實質上相等,因此在執行濕蝕刻製程後,絕緣結構117的頂面實質上為平面。因此,在一實施例中,濕蝕刻製程包括移除氮化矽材料,且以實質上平坦地或具有相同速度地蝕刻絕緣結構117頂面附近的覆蓋氧化層111與基底氧化層103。
第4A圖繪示一絕緣結構形成於一半導體裝置基板之溝渠101中的示意圖。絕緣結構117包括一基底氧化層103。絕緣結構更包括一覆蓋氧化層111。基底氧化層103之頂面具有一凹部,且覆蓋氧化層111形成於基底氧化層103之凹部中。
在一實施例中,絕緣結構117具有一氮濃度114,氮濃度114隨著絕緣結構之深度而增加。舉例來說,在一實施例中,在第一深度119之處的氮含量實質上可忽略(例如是0至5 x 1019 原子/cm3 ),第一深度119為絕緣結構117之頂面。在另一實施例中,第一深度的氮含量介於5 x 1019 至1 x 1020 原子/cm3 的範圍。絕緣結構之底面位於一第二深度123。在一實施例中,絕緣結構位於第二深度123之氮含量介於1 x 1021 至4 x 1021 原子/cm3 的範圍。基底氧化層103之凹部的波谷116大約位於一第三深度121。在一實施例中,絕緣結構介於第一與第三深度間的氮含量介於1 x 1020 至1 x 1021 原子/cm3 的範圍,且絕緣結構之氮含量114從第三深度至第二深度,隨 著深度而逐漸增加。
第4B圖為在第4A圖中之絕緣結構117於不同深度、119、121、123所對應之氮含量114而繪示的曲線圖形。如第4B圖所示,氮含量114在第一深度119與第三深度121之間實質上可忽略(例如是0至5 x 1019 原子/cm3 )。氮含量在第三深度121與第二深度123之間迅速地增加。
第5圖繪示一絕緣結構117形成於一半導體裝置基板100之溝渠101中的剖面示意圖。絕緣材料係以一頂面131、兩側面133與一底面135所定義。絕緣結構可包括一覆蓋絕緣層111與一基底氧化層103。
第6圖繪示一絕緣結構117的剖面示意圖。基底氧化層係以兩基底側面143、一基底頂面141與一基底底面145所定義。基底頂面141可包括一凹部144與一或多個平坦部146,平坦部146自凹部144之側邊延伸。覆蓋氧化層111係以一覆蓋頂面151與一覆蓋底面155所定義。此外,覆蓋氧化層111可形成於基底氧化物103之凹部144內。因此,絕緣結構117之頂面131可包括覆蓋頂面151與至少一部分的基底頂面146。在一實施例中,絕緣結構117之頂面131實質上為平面。
在一實施例中,絕緣結構117之頂面131位於一第一深度119,絕緣結構117之底面135位於一第二深度123。在一實施例中,絕緣結構117在第一深度119的氮含量114實質上可忽略(例如是0至5 x 1019 原子/cm3 )。在一實施例中,絕緣結構117在第一深度119的氮含量114介於5 x 1019 至1 x 1020 原子/cm3 的範圍。在一實施例中,絕緣結構117在第二深度123的氮含量114介於1 x 1021 至4 x 1021 原子/cm3 的範圍。
在一實施例中,基底氧化層103之凹部的波谷116大約位於 一第三深度121。波谷116為絕緣結構之基底氧化層103與覆蓋氧化層111聯接(adjoined)之最深的會合點(meeting point)。絕緣結構117介於第一深度119與第三深度121間的氮含量114介於1 x 1020 至1 x 1021 原子/cm3 的範圍,且絕緣結構117之氮含量114從第三深度121至第二深度123,隨著深度而逐漸增加。
一般來說,絕緣結構117介於第一深度119與第三深度121間的氮含量114介於5 x 1019 至1 x 1020 原子/cm3 的範圍,而從第三深度121至第二深度123,絕緣結構117的氮含量114自第三深度121之1 x 1020 至1 x 1021 原子/cm3 的範圍,增加至第二深度123之1 x 1021 至4 x 1021 原子/cm3 的範圍。
在一實施例中,基底氧化層103之頂部150與覆蓋氧化層111的濕蝕刻速率實質上相等。當濕蝕刻速率實質上相等時,絕緣結構117之頂面131係均勻地被蝕刻,使得頂面131實質上為平面。
第7A與7B圖繪示氧化製程的示意圖。第7A圖繪示電漿氧化(plasma oxidation)製程。在一實施例中,電漿包括離子、自由基與電子,離子與電子的數量實質上相等以維持電中性。第7B圖繪示自由基氧化(radical oxidation)製程。氧化自由基產生於一低壓、高溫的環境。
在本發明實施例所用的低溫氧化製程可為電漿氧化製程或自由基氧化製程。在一實施例中,執行電漿氧化製程或自由基氧化製程的溫度介於攝氏200至500度的範圍。
雖然依據本發明之概念的實施例已揭露如上,應能理解其僅為範例性的說明,並非用以限制本發明。因此,本發明的廣度與範圍不應 被上述任一實施例所限制,而應依據專利申請範圍與其均等物的範圍為準。此外,上述優點與特徵係用以描述實施例,但不應用以限制本申請之專利申請範圍所保護的製程或結構僅能完成上述任一或所有的優點。
此外,此處之分類標題係用以提供內容組識上的提示。這些標題並非用以限定可能據此揭露書而核發的請求項所載之發明或是用以對其作特徵化。具體地舉例來說,雖然標題有關於「技術領域」,請求項不應受限於此標題下所採用以描述所謂技術領域之語言。此外,在「背景」所描述之技術不應被認定為承認該項技術是為本發明之先前技術。至於「發明內容」一節不應被當作是被核發的請求項所載之發明的一種特徵化描述。本揭露書中任何以單數方式提及的「發明」不應被用來爭辯在揭露書中僅有之新穎性之唯一觀點。由本揭露書所核發之多個請求項的特徵可解釋為多個發明,並且此些請求項可作為藉此所保護之此(些)發明及其均等物之定義。在所有的情況下,此些請求項的範圍應就其本身而言來考量,並可參考本揭露書為之,但標題不應被用作限制之條件。
綜上所述,雖然本發明已以實施例揭露如上,然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作各種之更動與潤飾。因此,本發明之保護範圍當視後附之申請專利範圍所界定者為準。
101‧‧‧溝渠
103‧‧‧基底氧化層
105‧‧‧氮化矽材料
107‧‧‧墊氧化層
110‧‧‧氧化製程
111‧‧‧覆蓋氧化層
114‧‧‧氮濃度

Claims (21)

  1. 一種半導體裝置,包括:一溝渠,形成於一半導體基板中;以及一絕緣結構,形成於該溝渠中,該絕緣結構包括:一覆蓋氧化層;及一基底氧化層;其中該基底氧化層容納該覆蓋氧化層,且該絕緣結構之頂面為平面,該絕緣結構之頂面位於一第一深度,該絕緣結構之底面位於一第二深度,該基底氧化層之凹部的一波谷位於一第三深度,該第三深度介於該第一深度與該第二深度之間,且該絕緣結構在該第三深度之氮含量少於該絕緣結構在該第二深度之氮含量。
  2. 如申請專利範圍第1項所述之半導體裝置,其中該絕緣結構在該第一深度之氮含量少於1 x 1020 原子/cm3
  3. 如申請專利範圍第1項所述之半導體裝置,其中該絕緣結構在該第一深度之氮含量介於5 x 1019 至1 x 1020 原子/cm3 的範圍。
  4. 如申請專利範圍第1項所述之半導體裝置,該絕緣結構在該第二深度之氮含量介於1 x 1021 至4 x 1021 原子/cm3 的範圍。
  5. 如申請專利範圍第1項所述之半導體裝置,其中該絕緣結構係以該頂面、兩側面與該底面所定義;該基底氧化層係以兩基底側面、一基底頂面與一基底底面所定義; 該覆蓋氧化層係以一覆蓋頂面與一覆蓋底面所定義,且該覆蓋氧化層形成於該基底氧化層之凹部內;及該絕緣結構之頂面包括該覆蓋頂面與至少一部分的該基底頂面。
  6. 如申請專利範圍第5項所述之半導體裝置,其中該絕緣結構在該第一深度與該第三深度之間的氮含量介於1 x 1020 至1 x 1021 原子/cm3 的範圍;及該絕緣結構之氮含量從該第三深度至該第二深度,隨著深度而逐漸增加。
  7. 如申請專利範圍第5項所述之半導體裝置,其中該基底頂面更包括兩平坦部,該兩平坦部自該基底氧化層之凹部延伸,且該絕緣結構之頂面包括該兩平坦部。
  8. 如申請專利範圍第5項所述之半導體裝置,其中該絕緣結構在該第一深度與該第三深度之間的氮含量介於5 x 1019 至1 x 1020 原子/cm3 的範圍;及該絕緣結構之氮含量從該第三深度至該第二深度,自1 x 1020 至1 x 1021 原子/cm3 的範圍增加至1 x 1021 至4 x 1021 原子/cm3 的範圍。
  9. 如申請專利範圍第1項所述之半導體裝置,其中該基底氧化層之頂部的一濕蝕刻速率與該覆蓋氧化層的一濕蝕刻速率相同。
  10. 一種半導體裝置,包括:一溝渠,形成於一半導體基板中;以及 一絕緣結構,形成於該溝渠中,該絕緣結構係以一頂面、兩側面與一底面所定義;其中該絕緣結構之頂面位於一第一深度,該絕緣結構之底面位於一第二深度,一第三深度被定義為介於該第一深度與該第二深度之間,且該絕緣結構在該第一深度與該第三深度之間的氮含量介於5 x 1019 至1 x 1020 原子/cm3 的範圍,該絕緣結構之氮含量從該第三深度至該第二深度,隨著深度而逐漸增加。
  11. 如申請專利範圍第10項所述之半導體裝置,其中該絕緣結構之氮含量從該第三深度至該第二深度,自1 x 1020 至1 x 1021 原子/cm3 的範圍增加至1 x 1021 至4 x 1021 原子/cm3 的範圍。
  12. 如申請專利範圍第10項所述之半導體裝置,其中該絕緣結構之頂面為平面。
  13. 如申請專利範圍第10項所述之半導體裝置,其中該第三深度為該絕緣結構之一基底氧化層與一覆蓋氧化層聯接之最深的會合點。
  14. 一種半導體裝置的製造方法,包括:藉由提供一氧化製程於一覆蓋氧化層之一覆蓋頂面與至少一部分的一基底氧化層之一基底頂面,形成一絕緣結構於一半導體基板之一溝渠,該覆蓋氧化層與該基底氧化層包括該絕緣結構;其中該絕緣結構係以一頂面、兩側面與一底面所定義,且該氧化製程將氮自該絕緣結構之一頂部移除,該頂部為該頂面。
  15. 如申請專利範圍第14項所述之製造方法,其中該絕緣結構之該頂部的氮含量介於5 x 1019 至1 x 1020 原子/cm3 的範圍。
  16. 如申請專利範圍第14項所述之製造方法,其中該絕緣結構之頂面包括該覆蓋氧化層之頂面以及部分該基底氧化層之頂面。
  17. 如申請專利範圍第14項所述之製造方法,更包括:形成該基底氧化層於該溝渠中,該基底氧化層係以兩基底側面、該基底頂面、一基底底面所定義,其中該基底頂面包括一凹部;及形成該覆蓋氧化層於該基底氧化層之凹部,該覆蓋氧化層係以該覆蓋頂面與一覆蓋底面所定義。
  18. 如申請專利範圍第17項所述之製造方法,其中形成該基底氧化層的步驟包括:使用一旋塗式玻璃材料填滿該溝渠;及在該旋塗式玻璃材料上執行一緻密化製程,以完成該基底氧化層之凹部。
  19. 如申請專利範圍第17項所述之製造方法,更包括:執行一化學氣相沈積製程以提供該覆蓋氧化層。
  20. 如申請專利範圍第17項所述之製造方法,更包括:在執行該氧化製程前,平面化該覆蓋氧化層;及使用一濕蝕刻製程,移除鄰接於該絕緣結構之一氮化矽材料; 其中在施行該濕蝕刻製程後,該絕緣結構之頂面為一平面。
  21. 如申請專利範圍第14項所述之製造方法,其中執行該氧化製程的步驟包括提供一電漿氧化製程與一自由基氧化製程其中之一。
TW102129151A 2013-03-12 2013-08-14 半導體裝置之絕緣結構與其製造方法 TWI495011B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US201361776922P 2013-03-12 2013-03-12

Publications (2)

Publication Number Publication Date
TW201436041A TW201436041A (zh) 2014-09-16
TWI495011B true TWI495011B (zh) 2015-08-01

Family

ID=51504131

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102129151A TWI495011B (zh) 2013-03-12 2013-08-14 半導體裝置之絕緣結構與其製造方法

Country Status (3)

Country Link
US (1) US20140264721A1 (zh)
CN (1) CN104051500A (zh)
TW (1) TWI495011B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194283B1 (en) * 1997-10-29 2001-02-27 Advanced Micro Devices, Inc. High density trench fill due to new spacer fill method including isotropically etching silicon nitride spacers

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100512167B1 (ko) * 2001-03-12 2005-09-02 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법
US7271464B2 (en) * 2004-08-24 2007-09-18 Micron Technology, Inc. Liner for shallow trench isolation
TWI299519B (en) * 2005-09-28 2008-08-01 Promos Technologies Inc Method of fabricating shallow trench isolation structure
CN101989565A (zh) * 2009-08-07 2011-03-23 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制造方法
CN102122630B (zh) * 2010-01-08 2016-04-20 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制作方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194283B1 (en) * 1997-10-29 2001-02-27 Advanced Micro Devices, Inc. High density trench fill due to new spacer fill method including isotropically etching silicon nitride spacers

Also Published As

Publication number Publication date
TW201436041A (zh) 2014-09-16
CN104051500A (zh) 2014-09-17
US20140264721A1 (en) 2014-09-18

Similar Documents

Publication Publication Date Title
KR101689885B1 (ko) 반도체 장치 및 그 제조 방법
TWI579905B (zh) 半導體結構及其製造方法
TWI504650B (zh) 增加聚矽氮烷和氮化矽間黏著性的方法和形成溝槽隔離結構的方法
US9437674B2 (en) Insulating trench forming method
TWI495011B (zh) 半導體裝置之絕緣結構與其製造方法
KR100967677B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100702769B1 (ko) 반도체 소자의 소자분리막 형성방법
JP6009192B2 (ja) 半導体装置の製造方法
KR101200509B1 (ko) Psoi구조를 갖는 반도체소자의 제조 방법
KR20100027388A (ko) 반도체 소자의 절연막 및 그를 이용한 반도체 소자의 형성방법
KR101038315B1 (ko) 반도체 소자 및 그의 제조방법
TWI566297B (zh) 半導體裝置及其製造方法
KR100670710B1 (ko) 반도체 소자의 소자분리막 제조 방법
KR101167194B1 (ko) 반도체 소자의 소자 분리막 형성방법
KR100891535B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20080062564A (ko) 반도체 소자의 소자분리막 형성방법
KR101081854B1 (ko) 반도체 소자의 소자분리막 제조방법
KR20080088984A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100891533B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100694976B1 (ko) 반도체 소자의 소자분리막 형성방법
JP2014212230A (ja) 半導体装置の製造方法
KR20080062582A (ko) 반도체 소자의 소자분리막 형성방법
KR20040003649A (ko) 반도체소자의 평탄화방법
KR20080062533A (ko) 반도체 소자의 소자분리막 형성방법
KR20090011934A (ko) 반도체 소자의 소자분리막 형성방법