TWI494998B - Substrate handling method - Google Patents

Substrate handling method Download PDF

Info

Publication number
TWI494998B
TWI494998B TW098144479A TW98144479A TWI494998B TW I494998 B TWI494998 B TW I494998B TW 098144479 A TW098144479 A TW 098144479A TW 98144479 A TW98144479 A TW 98144479A TW I494998 B TWI494998 B TW I494998B
Authority
TW
Taiwan
Prior art keywords
gas
layer
etching
sio
sicl
Prior art date
Application number
TW098144479A
Other languages
English (en)
Other versions
TW201041033A (en
Inventor
Kosuke Ogasawara
Kiyohito Ito
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW201041033A publication Critical patent/TW201041033A/zh
Application granted granted Critical
Publication of TWI494998B publication Critical patent/TWI494998B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • H01L21/30655Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Element Separation (AREA)

Description

基板處理方法
本發明是有關基板處理方法,特別是有關對基板的矽層實施蝕刻處理而形成深溝的基板處理方法。
近年來,隨著半導體元件的高密度化、高集成化,產生需要在基板形成高深寬比(aspect ratio)的孔或溝(以下簡稱「DT」)。
可是,藉由使用電漿的蝕刻在矽(Si)層形成DT時,遮罩層為例如適用氧化膜,但在此矽層蝕刻製程中,所欲提高矽層的蝕刻速率(ER)的行為也會提高氧化膜的ER,會有無法提高矽層蝕刻的選擇比,剩餘氧化膜量成為律速而未獲得蝕刻深度的問題。因為若遮罩層喪失,則無法矽層的蝕刻。
就揭示有關於以矽層作為對象膜的蝕刻技術的以往技術之先前技術文獻而言,例如可舉專利文獻1。在專利文獻1中記載有將作為被處理體的矽層蝕刻之方法,使用HBr氣體、O2 氣體、SiF氣體等作為處理氣體,一面對於基板處理室內載置被處理體的下部電極施加第1頻率的第1高頻電力及第2頻率的第2高頻電力,一面實施蝕刻之矽層蝕刻方法。若根據此蝕刻方法,則可在矽層形成高深寬比的孔或溝。
[專利文獻1]特表2003-056617號公報
然而,上述以往技術並非一定可滿足相對於氧化膜之矽層蝕刻的選擇比。
本發明的目的是在於提供一種在蝕刻矽層的基板處理方法中,可使相對於作為遮罩層的氧化膜層之矽層蝕刻的選擇比提高的基板處理方法。
為了達成上述目的,請求項1記載的基板處理方法,係處理具有作為遮罩層的氧化膜及作為處理對象層的矽層之基板,其特徵為:
具有沈積(deposition)蝕刻步驟,其係藉由從氟系氣體、溴系氣體、氧氣體及SiCl4 氣體的混合氣體所生成的電漿來使沈積物堆積於前述氧化膜表面,一面確保作為前述遮罩層的層厚,一面蝕刻前述矽層。
請求項2記載的基板處理方法,係於請求項1記載的基板處理方法中,相對於全處理氣體流量,將前述SiCl4 氣體的流量調整成0.5~3%。
為了達成上述目的,請求項3記載的基板處理方法,係處理具有作為遮罩層的氧化膜及作為處理對象層的矽層之基板,其特徵係具有:藉由從氟系氣體、溴系氣體及氧氣體的混合氣體所生成的電漿來蝕刻前述矽層的蝕刻步驟;及藉由從溴系氣體、氧氣體及SiCl4 氣體的混合氣體所生成的電漿來使沈積物堆積於前述氧化膜表面的沈積步驟,交替重複前述蝕刻步驟與前述沈積步驟。
請求項4記載的基板處理方法,係於請求項3記載的基板處理方法中,相對於全處理氣體流量,將前述沈積步驟的前述SiCl4 氣體的流量調整成0.8~4.5%。
請求項5記載的基板處理方法,係於請求項3或4記載的基板處理方法中,前述蝕刻步驟的處理時間為30~180sec,前述沈積步驟的處理時間為15~60sec。
請求項6記載的基板處理方法,係於請求項1~5中的任一項所記載的基板處理方法中,在前述沈積蝕刻步驟或前述沈積步驟中,更添加氧氣體來使前述沈積物的堆積促進。
請求項7記載的基板處理方法,係於請求項1~6中的任一項所記載的基板處理方法中,對前述基板的處理係於收容前述基板的密閉容器內進行,且將前述沈積蝕刻步驟及前述沈積步驟的前述密閉容器內的壓力調整成40mTorr(5.32Pa)~300mTorr(3.99×10Pa)。
請求項8記載的基板處理方法,係於請求項1~7中的任一項所記載的基板處理方法中,前述氧化膜為SiO2 膜。
請求項9記載的基板處理方法,係於請求項1~8中的任一項所記載的基板處理方法中,前述氟系氣體為NF3 氣體,前述溴系氣體為HBr氣體。
若根據請求項1記載的基板處理方法,則因為具有:藉由從氟系氣體、溴系氣體、氧氣體及SiCl4 氣體的混合氣體所生成的電漿來使沈積物堆積於氧化膜表面,一面確保作為遮罩層的層厚,一面蝕刻矽層之沈積蝕刻步驟,所以矽層蝕刻的選擇比會提升,可形成深寬比大的DT,特別是開口形狀的控制性會提升,可形成具有安定的開口形狀之DT。
若根據請求項2記載的基板處理方法,則因為相對於全處理氣體流量,將前述SiCl4 氣體的流量調整成0.5~3%,所以可適當地調整堆積於遮罩層的沈積物量。
若根據請求項3記載的基板處理方法,則因為具有:藉由從氟系氣體、溴系氣體及氧氣體的混合氣體所生成的電漿來蝕刻矽層的蝕刻步驟、及藉由從溴系氣體、氧氣體及SiCl4 氣體的混合氣體所生成的電漿來使沈積物堆積於氧化膜表面的沈積步驟,交替重複蝕刻步驟與沈積步驟,因此其結果可使矽層蝕刻的選擇比提升,可一面確保遮罩層的層厚,一面蝕刻矽層,而形成深寬比大的DT。特別是可增大沈積物量來確保遮罩層的層厚。
若根據請求項4記載的基板處理方法,則因為相對於全處理氣體流量,將前述沈積步驟的前述SiCl4 氣體的流量調整成0.8~4.5%,所以可一面將遮罩層的磨耗壓制於適當範圍,一面蝕刻矽層來形成DT。
若根據請求項5記載的基板處理方法,則因為將蝕刻步驟的處理時間設為30~180sec,將沈積步驟的處理時間設為15~60sec,所以可一面謀求遮罩層的層厚確保、及矽層的蝕刻調整,一面在矽層形成DT。
若根據請求項6記載的基板處理方法,則因為在沈積蝕刻步驟或沈積步驟中,更添加氧氣體來使前述沈積物的堆積促進,所以可充分確保沈積物量來抑制遮罩層的磨耗。
若根據請求項7記載的基板處理方法,則因為對前述基板的處理是在收容基板的密閉容器內進行,且將沈積蝕刻步驟及沈積步驟的密閉容器內的壓力調整成40mTorr(5.32Pa)~300mTorr(3.99×10Pa),所以可藉由適當壓力,一面確保遮罩層的層厚,一面效率佳地蝕刻矽層。
若根據請求項8記載的基板處理方法,則因為氧化膜為SiO2 膜,所以在處理氣體中添加SiCl4 氣體時,化學構造近似的沈積物會容易堆積,可抑制遮罩層的磨耗。
若根據請求項9記載的基板處理方法,則因為氟系氣體為NF3 氣體,溴系氣體為HBr氣體,所以利用該等的氣體之矽層蝕刻作用會被良好地實現。
以下,一邊參照圖面一邊詳述有關本發明的實施形態。
首先,說明有關實行本發明的實施形態的基板處理方法之基板處理系統。此基板處理系統是具備複數的製程模組,該複數的製程模組是構成可對作為基板的半導體晶圓(以下簡稱「晶圓」)實施使用電漿的蝕刻處理或灰化處理。
圖1是概略顯示實行本實施形態的基板處理方法之基板處理系統的構成平面圖。
在圖1中,基板處理系統10是具備:作為基板處理裝置之2個的製程舟11,其係對作為被處理基板的晶圓W實施RIE處理;及作為矩形狀的共通搬送室之大氣搬送室(以下稱為「裝載模組」)13,其係分別連接2個的製程舟11。
在裝載模組13是除了上述的製程舟11以外,還連接有:3個的箍載置台15,其係分別載置有作為收容例如25片晶圓W的基板收納容器之箍14;定位器16,其係預對準從箍(hoop)14搬出之晶圓W的位置;及後處理室(After Treatment Chamber)17,其係進行被施以RIE處理的晶圓W的後處理。
2個的製程舟11是配置成連接於裝載模組13的長度方向的側壁,且隔著裝載模組13來與3個的箍載置台15對向,定位器16是被配置於裝載模組13的長度方向的一端,後處理室17是被配置於裝載模組13的長度方向的另一端。
裝載模組13是具有:非向量型雙臂型式的搬送臂機構19,其係被配置於內部,作為搬送晶圓W的基板搬送單元;及裝載埠20,其係以能夠對應於各箍載置台15的方式配置於側壁,作為晶圓W的投入口的3個箍連接口。
在裝載埠20分別設有開閉門。搬送臂機構19是從被載置於箍載置台15的箍14來經由裝載埠20取出晶圓W,且將該取出的晶圓W往製程舟11、定位器16或後處理室17搬出入。
製程舟11是具有:製程模組25,其係作為對晶圓W實施RIE處理的真空處理室;及加載互鎖(Load-Lock)模組27,其係內藏將晶圓W交接至該製程模組25的連結型單拾取型式的搬送臂26。
製程模組25是具有圓筒狀的處理室容器(以下稱為「腔室」)、及配置於該腔室內的上部電極及下部電極,該上部電極及下部電極之間的距離是設定成用以對晶圓W實施RIE處理的適當間隔。並且,下部電極是在其頂部具有藉由庫倫力等來吸附晶圓W的ESC。
就製程模組25而言,是對腔室內部導入處理氣體,例如氟系氣體、溴系氣體等,藉由使電場產生於上部電極及下部電極間來令所被導入的處理氣體電漿化,而使產生離子及自由基,藉由該離子及自由基來對晶圓W實施RIE處理,蝕刻晶圓W上之例如多晶矽層。
就製程舟11而言,裝載模組13的內部壓力是被維持於大氣壓,另一方面,製程模組25的內部壓力是被維持於真空。因此,加載互鎖模組27是在與製程模組25的連結部具備真空閘閥29,且在與裝載模組13的連結部具備大氣閘閥30,藉此構成為可調整其內部壓力的真空預備搬送室。
在加載互鎖模組27的內部大略中央部設置搬送臂26,在比該搬送臂26更靠製程模組25側設置第1暫存區31,在比搬送臂26更靠裝載模組13側設置第2暫存區32。第1暫存區31及第2暫存區32是被配置於支撐晶圓W的支撐部(拾取)33(其係被配置於搬送臂26的前端部)所移動的軌道上,藉由使被施以RIE處理的晶圓W暫時性地待避於支撐部33的軌道上方,可使製程模組25順暢更換RIE未處理的晶圓W與RIE處理完成的晶圓W。
又,基板處理系統10具備:系統控制器(未圖示),其係控制製程舟11、裝載模組13、定位器16及後處理室17(以下統稱「各構成要素」)的動作;及操作控制器40,其係配置於裝載模組13的長度方向的一端。
系統控制器是按照作為對應於RIE處理或晶圓W搬送處理的程式之處方來控制各構成要素的動作,操作控制器40是具有例如由LCD(Liquid Crystal Display)所構成的狀態顯示部,該狀態顯示部是顯示各構成要素的動作狀況。
圖2是沿著圖1的線II-II的剖面圖。
在圖2中,製程模組25是具有:腔室42、及配置於該腔室42內之晶圓W的載置台43、及在腔室42的上方以能夠和載置台43對向的方式配置之淋浴頭44、及將腔室42內的氣體等予以排氣之TMP(Turbo Molecular Pump)45、及配置於腔室42及TMP45之間,控制腔室42內的壓力之可變式蝶形閥的APC(Adaptive Pressure Control)閥46。
在載置台43,第1高頻電源47及第2高頻電源55會分別經由第1整合器(Matcher)48及第2整合器(Matcher)56來連接,第1高頻電源47是以比較高的頻率,例如40MHz的高頻電力作為激發用電力來施加於載置台43,第2高頻電源55是以比較低的頻率,例如3.2MHz的高頻電力作為偏壓電力來施加於載置台43。藉此,載置台43是具有作為對載置台43及淋浴頭44之間的處理空間S施加高頻電力的下部電極之機能。整合器48及56是降低來自載置台43之高頻電力的反射,而使高頻電力往載置台43的供給效率形成最大。
淋浴頭44是由圓板狀的氣體供給部50所構成,氣體供給部50是具有暫存室52。暫存室52是經由氣體通氣孔54來連通至腔室42內。
暫存室52是被連接至氟系氣體、溴系氣體、氧氣體等的各氣體供給系(未圖示)。氟系氣體供給系是往暫存室42供給NF3 氣體,溴系氣體供給系是往暫存室42供給HBr氣體。並且,氧氣體供給系是往暫存室42供給O2 氣體。所被供給的NF3 氣體、HBr氣體及O2 氣體是經由氣體通氣孔54來往腔室42內供給。
在製程模組25的腔室42內,如上述般,載置台43會施加高頻電力於處理空間S,藉此使從淋浴頭44供給至處理空間S的處理氣體形成高密度的電漿而產生離子或自由基,藉由該離子或自由基來對矽層實施蝕刻處理。
圖3是概略顯示在圖1的基板處理系統中被施以電漿處理的半導體晶圓的構成剖面圖。
在圖3中,晶圓W主要是由矽基材61及依序形成於該矽基材61上的SiO2 層62及阻劑層63所構成。在阻劑層63藉由光蝕刻微影(Photolithography)工程來使孔或溝形狀圖案化。對於如此構成的晶圓W,預先以阻劑層63作為遮罩來針對SiO2 層62,藉由蝕刻處理使阻劑層63的孔形狀等圖案化,然後除去阻劑層63。藉此,SiO2 層62是形成用以蝕刻矽(Si)層61的遮罩層。
對於由SiO2 層62(被圖案化阻劑層63的孔圖案)及矽層61所構成的晶圓W,實施蝕刻處理(使用由所定的氟系氣體、溴系氣體、氧氣體所構成的處理氣體),在矽層61形成深寬比大的DT。
可是,為了滿足半導體裝置的小型化要求,必須在處理對象層的矽層61安定地形成開口形狀安定的深寬比大的DT,但若提高矽層61的蝕刻速率(以下稱為「ER」),則也會提高遮罩層的SiO2 層62的ER,難以使矽層61的蝕刻之選擇比提升。
本發明者為了找出在上述的矽層蝕刻中使選擇比提升來獲得蝕刻深度,安定地形成開口形狀安定的高深寬比的DT之方法,而進行各種實驗時,處理氣體除了氟系氣體、溴系氣體、氧氣體以外還添加SiCl4 氣體,藉由從該等的混合氣體所生成的電漿來實施蝕刻,一面在作為遮罩層的SiO2 層62的表面使沈積物堆積來確保遮罩層的層厚,一面可蝕刻矽層61(沈積蝕刻步驟),藉此,矽層的蝕刻之ER及選擇比會提升,可形成深寬比大的DT,達成本發明。
以下,詳述有關本發明的實施形態的基板處理方法。
此基板處理方法是具有沈積蝕刻步驟,其係於作為遮罩層的SiO2 層62的上面使根據電漿處理形成的沈積物堆積附著,藉此抑制遮罩層的磨耗,一面確保遮罩層的層厚,一面蝕刻作為處理對象膜的矽層61,而於該矽層61形成DT。
圖4是表示本發明的實施形態的基板處理方法的工程圖。
在圖4中,首先,準備一在作為處理對象層的矽層61上層疊作為遮罩層的SiO2 層62之晶圓W(圖4(A))。在SiO2 膜62預設開口部64,開口部64的開口寬度是例如80nm。SiO2 層62的厚度是例如1000~1500nm。將此晶圓W搬入圖1的基板處理系統的製程模組25(參照圖2)的腔室42內,載置於載置台43上。
其次,藉由APC閥46等來將腔室42內的壓力設定於例如170mTorr(2.26×10Pa)~250mTorr(3.33×10Pa)。在此,所謂1(mTorr)是10-3 ×101325/760(Pa)(以下在本說明書中同樣)。並且,將晶圓W的溫度例如設定於90℃。然後,從淋浴頭44的氣體供給部50來將作為氟系氣體的NF3 氣體、作為溴系氣體的HBr氣體、O2 氣體及SiCl4 氣體的混合氣體供給至腔室42內。此時,NF3 氣體的流量是120sccm,HBr氣體的流量是700sccm,O2 氣體的流量是163sccm,SiCl4 氣體的流量是10sccm。在此,1sccm是流量的單位,為10-6 /60/m3 /sec(以下在本說明書中同樣)。
而且,對載置台43施加500W作為激發用電力,施加2500W作為偏壓電力。此時,NF3 氣體、HBr氣體、O2 氣體及SiCl4 氣體會藉由被施加於處理空間S的高頻電力來激發而形成電漿,產生離子或自由基(圖4(B))。該等的離子或自由基是在SiO2 膜62的表面衝突、反應,令SiO2 膜62磨耗的同時使沈積物65堆積於該部分,且衝突於未被SiO2 層62覆蓋的矽層61來蝕刻矽層61,藉此,一面確保SiO2 膜62的膜厚,一面在矽層61形成DT66(圖4(C))。
此時,沈積物65是堆積於SiO2 層62的表面來保護作為遮罩層的SiO2 層62,另一方面,藉由生成的電漿來與矽層61一起被蝕刻,因此SiO2 層62與沈積物65的合計厚度是一邊構成作為遮罩層的厚度一邊逐漸變薄,處理開始9分鐘後的遮罩層的層厚是例如620nm。此時,在矽層61中形成上部開口徑為105nm,下部開口徑為67nm,矽深度(Si‧depth)755nm(深寬比=8.7)的DT66。
其次,將形成有DT66的晶圓W導入基板處理系統另外設置的溼蝕刻裝置,使用藥液來同時除去作為遮罩層的SiO2 層62及堆積於其上面的沈積物65,完成本處理。
若根據本實施形態,則因為使用NF3 氣體、HBr氣體、O2 氣體及SiCl4 氣體的混合氣體作為處理氣體,所以可使由反應生成物所構成的沈積物65堆積於遮罩層的SiO2 層62上,藉此抑制SiO2 層62的磨耗,一面確保遮罩層的剩餘(remain)(層厚)一面蝕刻矽層61。並且,開口部的形狀控制性會提升,可形成開口部形狀安定的DT66。又,由於選擇性會提升,且矽層的蝕刻速率(ER)會提升,所以藉此可形成深寬比大的DT66。
在本實施形態中,沈積蝕刻步驟的SiCl4 氣體流量較理想是相對於全處理氣體流量調整成0.5~3%。藉此,可適當地調整堆積於作為遮罩層的SiO2 層62上的沈積物65的堆積量。
表1是表示本實施形態的Si‧depth(矽深度)及遮罩層的層厚(遮罩剩餘量)的SiCl4 氣體流量依存性。
在此,壓力是表示腔室內壓力(mTorr),HF及LF是分別表示施加於載置台的激發用電力(W)及偏壓用電力(W)。又,NF3 、O2 、SiCl4 、HBr是分別表示氣體流量(sccm),SiCl4 氣體的括弧內的數字是表示對全氣體量之SiCl4 氣體的比例。又,Si‧depth是DT的深度(nm),遮罩R是表示遮罩層的層厚(遮罩剩餘量)(nm)。
在表1中,實施例1~4的SiCl4 氣體流量是分別為5、10、20、30sccm,各個SiCl4 氣體流量對全處理氣體流量的比例為0.5~3%的範圍,符合本發明的要件,因此可一面確保良好的層厚的遮罩層,一面蝕刻矽層來形成深寬比高的DT66。
相對的,比較例1及2是SiCl4 氣體的添加量未滿足本發明的範圍,在比較例1是往SiO2 層62上的沈積物堆積量過多,因此開口部的開口面積會變過窄,無法蝕刻矽層61。另一面,比較例2是無法使沈積物堆積於SiO2 層62上,因此不能確保遮罩層,無法蝕刻矽層61。
又,由實施例2及比較例2可知,藉由在處理氣體中添加10sccm的SiCl4 氣體,遮罩層的層厚會增大。在實施例2中,相較於比較例2,可適當地確保遮罩層的層厚來蝕刻更深的DT66。
在本實施形態中,藉由在處理氣體中添加SiCl4 氣體,遮罩層的層厚會被保持,可蝕刻更深的溝之理由雖未必明朗,但可想像在以NF3 氣體、HBr氣體及O2 氣體的混合氣體作為處理氣體之矽層的蝕刻步驟中,化學性蝕刻反應的副生成物是成為SiO系,例如SiO2 或SiO2 +鹵素。因此,一旦在此反應系中添加SiCl4 氣體,則SiCl4 氣體的Cl會被置換成O,在作為遮罩層的SiO2 中生成化學式近似的SiClO,這會容易堆積於SiO2 膜上,遮罩層的磨耗會減輕,藉此遮罩層的層厚會增大,可蝕刻更深的DT。
又,此時,藉由與SiCl4 氣體一起更添加O2 氣體,可使堆積於SiO2 層62上的沈積物量增大。藉由添加O2 氣體,可想像SiCl4 氣體的分解及SiClO的生成會被促進,沈積物發生量會增大。O2 氣體的添加量是全氣體流量的例如1~3%程度,與SiCl4 氣體流量大致同量為理想。藉此,在SiO2 層62上的沈積物65的堆積會被促進,可使遮罩層的層厚增大,矽深度會變大。但,若氧氣體的追加添加量超過全氣體流量的3%,則因沈積物65的增大,孔開口部的開口面積會變過小,無法蝕刻矽層61。又,若O2 氣體的追加添加量未滿全氣體流量的1%,則無法取得充分的沈積物量增大效果。
在本實施形態中,開口部的形狀安定性提升的理由,可想像如以下所述般。亦即,在沈積蝕刻步驟中,並非僅進行矽層61的蝕刻,還一邊使沈積物65堆積於作為遮罩層的SiO2 層62上,一邊蝕刻,因此矽層61不會使其開口部形狀變化程度快速地被蝕刻,而是在維持開口部形狀的狀態下慢慢地被蝕刻。
在本實施形態中,腔室內壓力是40mTorr(5.32Pa)~300mTorr(3.99×10Pa)為理想,更理想是150mTorr(2.0×10Pa)~250mTorr(3.33×10Pa)。若腔室內壓力比40mTorr(5.32Pa)更低,則SiO2 的選擇比會降低,若超過300mTorr(3.99×10Pa),則孔會以反應生成物所填埋。因此,在本實施形態中,將腔室內壓力設為40mTorr(5.32Pa)~300mTorr(3.99×10Pa)。
在本實施形態中,使處理氣體的流量、處理時間、處理壓力等變化各式各樣,只要能夠將堆積於SiO2 層62上的沈積物65的量維持成適正量,即使是上述以外的條件也可適用。
在本實施形態中,亦可使用SiBr4 氣體來取代SiCl4 氣體。因為可想像SiBr4 氣體也與SiCl4 氣體同樣地促進沈積物的堆積。
其次,說明有關本發明的第2實施形態。
圖5是表示本發明的第2實施形態的基板處理方法的工程圖。此實施形態是具有:藉由從蝕刻用的處理氣體所生成的電漿來蝕刻矽層的蝕刻步驟、及藉由從沈積用的處理氣體所生成的電漿來使沈積物堆積於遮罩層表面的沈積步驟,交替重複蝕刻步驟與沈積步驟。
在圖5中,首先,準備一在作為處理對象層的矽層71上層疊作為遮罩層的SiO2 層72之晶圓W(圖5(A))。在SiO2 膜72設有開口部74,開口部74的開口寬度是例如80nm。SiO2 層72的厚度是例如1000~1500nm。將此晶圓W搬入製程模組25(參照圖2)的腔室42內,載置於載置台43上。
其次,藉由APC閥46等來將腔室42內的壓力例如設定於170mTorr(2.26×10Pa)~250mTorr(3.33×10Pa)。並且,將晶圓W的溫度例如設定成90℃。而且,從淋浴頭44的氣體供給部50供給作為氟系氣體的NF3 氣體、作為溴系氣體的HBr氣體、及O2 氣體的混合氣體至腔室42內。此時,例如NF3 氣體的流量是設為120sccm,HBr氣體的流量是設為700sccm,O2 氣體的流量是設為163sccm。
而且,對載置台43施加500W作為激發用電力,施加2500W作為偏壓電力。此時,NF3 氣體、HBr氣體及O2 氣體會藉由被施加於處理空間S的高頻電力來激發而形成電漿,產生離子或自由基(圖5(B))。該等的離子或自由基是在SiO2 膜72的表面衝突、反應,蝕刻該部分而使SiO2 膜72磨耗,且衝突於未被SiO2 層72覆蓋的矽層71來蝕刻矽層71,在該矽層71形成溝76(蝕刻步驟)(圖5(C))。此時,溝76的Si深度是300~500nm。
其次,對於因電漿處理,SiO2 層72某程度被磨耗,且在矽層71形成溝76的晶圓W實施沈積步驟。
亦即,藉由APC閥46等來將收容有蝕刻步驟終了的晶圓W之製程模組25的腔室42的壓力設定成300mTorr(3.99×10Pa),從淋浴頭44的氣體供給部50來將作為溴氣體的HBr氣體、O2 氣體及SiCl4 氣體的混合氣體供給至腔室42內。此時,例如HBr氣體的流量是設為300sccm,O2 氣體的流量是設為30sccm,SiCl4 氣體的流量是設為15sccm。此時亦可因應所需添加Ar氣體。
而且,對載置台43施加500W作為激發用電力,施加0W作為偏壓電力。此時,HBr氣體、O2 氣體及SiCl4 氣體會藉由被施加於處理空間S的高頻電力來激發而形成電漿,產生離子或自由基(圖5(D))。該等的離子或自由基是在SiO2 膜72的表面衝突、反應,使作為反應生成物的沈積物75堆積於該部分,藉此來使包含SiO2 層72之作為遮罩層的外觀上的厚度增大(沈積步驟)(圖5(E))。
其次,在與上述蝕刻步驟(圖5(B))同樣的條件下使同樣的電漿發生(圖5(F)),同樣地實行蝕刻步驟。以下,依序重複使用NF3 氣體、HBr氣體及O2 氣體的蝕刻步驟、及使用HBr氣體、O2 氣體及SiCl4 氣體的沈積步驟,一面確保SiO2 層72的層厚,一面蝕刻矽層71,在矽層71形成DT77(圖5(G))。DT77的矽深度是300~500nm。然後,與上述第1實施形態同樣,藉由溼蝕刻來除去SiO2 層72,而完成本處理(圖5(H))。
若根據本實施形態,則因為具有:藉由從蝕刻用的處理氣體所生成的電漿來蝕刻矽層71的蝕刻步驟、及藉由從沈積用的處理氣體所生成的電漿來使沈積物75堆積於遮罩層的SiO2 層72表面的沈積步驟,交替重複蝕刻步驟與沈積步驟,所以結果可使矽層蝕刻的選擇比提升,且可一面確保遮罩層的層厚,一面蝕刻矽層71。因此,可在矽層71形成深寬比大的DT77。
在本實施形態中,腔室內壓力是40mTorr(5.32Pa)~300mTorr(3.99×10Pa),較理想是150mTorr(2.0×10Pa)~300mTorr(3.99×10Pa)。若腔室內壓力比40mTorr(5.32Pa)更低,則SiO2 的選擇比會下降,若比300mTorr(3.99×10Pa)更高,則孔會以反應生成物所填埋。
在本實施形態中,沈積步驟的O2 氣體流量是例如10~50sccm,亦即相對於全氣體流量的O2 氣體流量是約1.5~7.5%程度為理想。若O2 氣體流量脫離上述範圍,則沈積物75的量會變多而使得開口部阻塞,因此無法蝕刻矽層71,或沈積物75的量過少,SiO2 層72喪失,因此恐有無法蝕刻矽層71之虞。
在本實施形態中,沈積步驟的SiCl4 氣體流量是例如5~30sccm,亦即相對於全氣體流量的SiCl4 氣體流量是約0.8~4.5%程度為理想。若SiCl4 氣體流量超過上述範圍,則沈積物量會變多而使得開口部阻塞,因此無法蝕刻矽層71,或沈積物75的量過少,SiO2 層72喪失,因此恐有無法蝕刻矽層71之虞。
表2是表示本實施形態的沈積步驟的遮罩層的層厚增加量的處理時間依存性。
在此,壓力是表示腔室內壓力(mTorr),HF是表示施加於載置台的激發用電力(W)。又,HBr、O2 、SiCl4 是分別表示氣體流量(sccm),SiCl4 氣體的括弧內的數字是表示相對於全氣體流量的SiCl4 氣體的比例。又,遮罩層壓增是表示遮罩層對沈積步驟開始起的經過時間之增加量(nm)。
在表2中,在SiCl4 氣體的流量為5~30sccm的範圍中,對應於SiCl4 氣體的流量增大,且處理時間至60sec附近,沈積物75的量會隨著處理時間的增加而增加,但若處理時間超過60sec,則沈積物量的增加有限(實施例8)。因此,沈積步驟的處理時間是15~60sec為理想。
又,SiCl4 氣體的流量是5~30sccm的範圍為佳,可見沈積物增大作用,其流量相對於全氣體流量是以約0.8~4.5%為理想。
在本實施形態中,蝕刻步驟的蝕刻速率(ER)是可使提升至900A/min。但,若ER形成比此更大,則開口部會阻塞,恐有無法以後的蝕刻。
在上述各實施形態中,被實施電漿處理的基板不限於半導體裝置用的晶圓,亦可為使用於包含LCD(Liquid Crystal Display)的FPD(Flat Panel Display)等的各種基板、或光罩、CD基板、印刷基板等。
又,本發明的目的是將記憶用以實現上述各實施形態的機能的軟體的程式碼之記憶媒體供應給系統或裝置,該系統或裝置的電腦(或CPU或MPU等)可藉由讀出實行被儲存於記憶媒體的程式碼來達成。
此情況,從記憶媒體讀出的程式碼本身會實現上述各實施形態的機能,該程式碼及記憶該程式碼的記憶媒體是構成本發明。
此外,作為用以供給程式碼的記憶媒體,例如可使用軟碟(floppy disk)(註冊商標)、硬碟、光磁碟、CD-ROM、CD-R、CDRW、DVD-ROM、DVD-RAM、DVD-RW、DVD+RW等的光碟、磁帶、非揮發性的記憶體卡、ROM等。或,亦可經由網路來下載程式碼。
另外,藉由實行電腦所讀出的程式碼,不僅上述各實施形態的機能會被實現,且亦包含根據該程式碼的指示,在電腦上運作的OS(操作系統)等會進行實際的處理的一部分或全部,藉由該處理來實現上述各實施形態的機能時。
再者,亦包含從記憶媒體讀出的程式碼被寫入插入電腦的機能擴充板或連接至電腦的機能據充單元所具備的記憶體之後,根據該程式碼的指示,在擴充板或擴充單元具備該擴充機能的CPU等會進行實際的處理的一部分或全部,藉由該處理來實現上述各實施形態的機能時。
10...基板處理系統
25...製程模組
61、71...矽層
62、72...SiO2
64、74...開口部
65、75...沈積物
66...溝(DT)
76...溝
77...溝(DT)
圖1是概略顯示實行本實施形態的基板處理方法之基板處理系統的構成平面圖。
圖2是沿著圖1的線II-II的剖面圖。
圖3是概略顯示在圖1的基板處理系統中被實施電漿處理的半導體晶圓的構成剖面圖。
圖4是表示本發明的實施形態之基板處理方法的工程圖。
圖5是表示本發明的實施形態之基板處理方法的工程圖。
61...矽層
62...SiO2
64...開口部
65...沈積物
66...溝(DT)

Claims (4)

  1. 一種基板處理方法,係處理具有作為遮罩層的氧化膜及作為處理對象層的矽層之基板,其特徵為:具有沈積蝕刻步驟,其係藉由從氟系氣體、溴系氣體、氧氣體及SiCl4 氣體的混合氣體所生成的電漿來使沈積物堆積於前述氧化膜表面,一面確保作為前述遮罩層的層厚,一面蝕刻前述矽層,相對於全處理氣體流量,將前述SiCl4 氣體的流量調整成0.5~3%,前述溴系氣體為HBr氣體,前述基板的處理係於收容前述基板的密閉容器內進行,且將前述沈積蝕刻步驟及前述沈積步驟的前述密閉容器內的壓力調整成40mTorr(5.32Pa)~300mTorr(3.99×10Pa)。
  2. 如申請專利範圍第1項之基板處理方法,其中,在前述沈積蝕刻步驟或前述沈積步驟中,更添加氧氣體來使前述沈積物的堆積促進。
  3. 如申請專利範圍第1項之基板處理方法,其中,前述氧化膜為SiO2 膜。
  4. 如申請專利範圍第1項之基板處理方法,其中,前述氟系氣體為NF3 氣體。
TW098144479A 2008-12-26 2009-12-23 Substrate handling method TWI494998B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008332374A JP5607881B2 (ja) 2008-12-26 2008-12-26 基板処理方法

Publications (2)

Publication Number Publication Date
TW201041033A TW201041033A (en) 2010-11-16
TWI494998B true TWI494998B (zh) 2015-08-01

Family

ID=42285491

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098144479A TWI494998B (zh) 2008-12-26 2009-12-23 Substrate handling method

Country Status (5)

Country Link
US (1) US8232207B2 (zh)
JP (1) JP5607881B2 (zh)
KR (1) KR101523107B1 (zh)
CN (1) CN101770946B (zh)
TW (1) TWI494998B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8313661B2 (en) * 2009-11-09 2012-11-20 Tokyo Electron Limited Deep trench liner removal process
WO2012008179A1 (ja) * 2010-07-12 2012-01-19 住友精密工業株式会社 エッチング方法
JP5698558B2 (ja) 2011-02-21 2015-04-08 東京エレクトロン株式会社 基板処理方法及び記憶媒体
JP2014003085A (ja) * 2012-06-15 2014-01-09 Tokyo Electron Ltd プラズマエッチング方法及びプラズマ処理装置
JP6096438B2 (ja) * 2012-08-27 2017-03-15 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
US9865471B2 (en) * 2015-04-30 2018-01-09 Tokyo Electron Limited Etching method and etching apparatus
JP7037397B2 (ja) * 2018-03-16 2022-03-16 キオクシア株式会社 基板処理装置、基板処理方法、および半導体装置の製造方法
US20200135898A1 (en) * 2018-10-30 2020-04-30 International Business Machines Corporation Hard mask replenishment for etching processes
JP7339032B2 (ja) 2019-06-28 2023-09-05 東京エレクトロン株式会社 基板処理方法および基板処理装置
JP7296912B2 (ja) 2020-04-07 2023-06-23 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP2022140924A (ja) * 2021-03-15 2022-09-29 東京エレクトロン株式会社 基板処理方法および基板処理装置
CN118197917A (zh) * 2022-12-12 2024-06-14 中微半导体设备(上海)股份有限公司 一种晶圆处理方法及用于晶圆处理的刻蚀-沉积一体设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040132312A1 (en) * 2003-01-08 2004-07-08 International Business Machines Corporation Silicon precursors for deep trench silicon etch processes

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2734915B2 (ja) * 1992-11-18 1998-04-02 株式会社デンソー 半導体のドライエッチング方法
JP2720785B2 (ja) * 1994-02-22 1998-03-04 日本電気株式会社 半導体装置の製造方法
KR20010042419A (ko) 1998-04-02 2001-05-25 조셉 제이. 스위니 낮은 k 유전체를 에칭하는 방법
US6318384B1 (en) * 1999-09-24 2001-11-20 Applied Materials, Inc. Self cleaning method of forming deep trenches in silicon substrates
JP2003056617A (ja) 2001-08-20 2003-02-26 Nissan Motor Co Ltd 衝撃エネルギ吸収構造部材
US6833325B2 (en) * 2002-10-11 2004-12-21 Lam Research Corporation Method for plasma etching performance enhancement
JP2004349493A (ja) * 2003-05-22 2004-12-09 Canon Inc 膜厚調整装置及びsoi基板の製造方法
US7141505B2 (en) * 2003-06-27 2006-11-28 Lam Research Corporation Method for bilayer resist plasma etch
US7932181B2 (en) * 2006-06-20 2011-04-26 Lam Research Corporation Edge gas injection for critical dimension uniformity improvement

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040132312A1 (en) * 2003-01-08 2004-07-08 International Business Machines Corporation Silicon precursors for deep trench silicon etch processes

Also Published As

Publication number Publication date
JP5607881B2 (ja) 2014-10-15
JP2010153702A (ja) 2010-07-08
CN101770946A (zh) 2010-07-07
US20100167549A1 (en) 2010-07-01
US8232207B2 (en) 2012-07-31
KR101523107B1 (ko) 2015-05-26
KR20100076909A (ko) 2010-07-06
TW201041033A (en) 2010-11-16
CN101770946B (zh) 2013-02-27

Similar Documents

Publication Publication Date Title
TWI494998B (zh) Substrate handling method
JP5248902B2 (ja) 基板処理方法
TWI352387B (en) Etch methods to form anisotropic features for high
US6984585B2 (en) Method for removal of residue from a magneto-resistive random access memory (MRAM) film stack using a sacrificial mask layer
TWI458010B (zh) Etching method, etching system and recording medium
JP5357710B2 (ja) 基板処理方法,基板処理装置,プログラムを記録した記録媒体
JP5102720B2 (ja) 基板処理方法
JP5180121B2 (ja) 基板処理方法
JP2006253634A (ja) 基板の処理方法、電子デバイスの製造方法及びプログラム
KR102272823B1 (ko) 에칭 방법 및 에칭 장치
US20100311245A1 (en) Substrate processing method
JP4817991B2 (ja) 基板処理方法
TWI490941B (zh) Substrate processing methods and memory media
TWI445080B (zh) Manufacturing method of semiconductor device
KR20110108287A (ko) 기판 처리 방법
US20070232070A1 (en) Method and device for depositing a protective layer during an etching procedure
JP5107842B2 (ja) 基板処理方法
JP5089871B2 (ja) 半導体装置の製造方法
CN113745105A (zh) 形成用于抑制弧状弯曲的保护侧壁层的方法以及装置
KR20220082979A (ko) 기판 처리 장치를 이용한 기판 처리 방법
JP4843285B2 (ja) 電子デバイスの製造方法及びプログラム
JP5484363B2 (ja) 基板処理方法
TW202420413A (zh) 使用氮化硼遮罩之碳硬遮罩開口
TW202433591A (zh) 含硼材料的乾蝕刻
JP2003347274A (ja) 表面パターニング方法