TWI479665B - 非揮發性半導體記憶體裝置及其製造方法 - Google Patents

非揮發性半導體記憶體裝置及其製造方法 Download PDF

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Description

非揮發性半導體記憶體裝置及其製造方法
本發明係相關於非揮發性半導體記憶體裝置(尤其是EEPROM(電子式可拭除可程式化唯讀記憶體)或快閃記憶體)及其製造方法。
非揮發性半導體記憶體裝置(又稱作非揮發性記憶體)被使用當作諸如數位相機、可攜式聲頻播放器、和蜂巢式電話等各種產品的記錄媒體。已積極實施非揮發性半導體記憶體裝置的研發，以符合市場的各種需求，例如，進一步縮減產品的尺寸、增加記錄容量、增加記錄和讀取的反應速度、以及降低電力消耗。
作為滿足上述市場需求的方法之一，近年來，已積極發展所謂SOI(絕緣體上矽晶片)型的非揮發性記憶體，其中使用設置在絕緣膜上的矽(Si)來形成元件。
已知有以下用以在SOI非揮發性記憶體中形成SOI基板的方法等：以離子植入從矽晶體表面植入氧分子，然後執行以高溫氧化，藉以在矽晶體中形成氧化矽的絕緣膜之方法；和備製兩矽晶圓，將藉由離子植入來分離的部位形成在矽晶圓的其中之一，將兩矽晶圓彼此接合，然後分離矽晶圓的其中之一的方法。
另一方面，為了達成成本降低，建議有將記憶體電晶體設置在玻璃基板或塑膠基板上之結構(如、專利文件1)。
在習知記憶體電晶體中，將矽所形成的島型半導體層601、第一絕緣膜602(又稱作穿隧絕緣膜)、浮動閘極603(FG)、第二絕緣膜604、和控制閘極605(CG)堆疊在基板600上，及將浮動閘極603電絕緣(浮動的)。另外，源極線(SL)電連接到雜質區606及607的其中之一，雜質區606及607充作源極或汲極並且設置在半導體層601中，而位元線(BL)電連接到雜質區606及607的其中另一個(見圖11)。
另外，在使用浮動閘極的非揮發性記憶體中，根據累積在浮動閘極603的電荷量來儲存資料。將浮動閘極603電絕緣；如此，藉由使用控制閘極605而間接施加電壓在半導體層601和浮動閘極603之間，藉以操作記憶體電晶體。
當將電子累積在浮動閘極603時，與未累積電子的狀態比較，已施加到控制閘極605的電壓較不可能施加在半導體層601和浮動閘極603之間；因此，記憶體電晶體的臨界值明顯地在正向位移。也就是說，藉由利用記憶體電晶體的臨界值變化來偵測累積在浮動閘極603中的電荷量，能夠讀取儲存在記憶體電晶體中的資料。
此處，若半導體層601的雜質區606及607具有相同電位，則浮動閘極603的電位，VFG ，和記憶體電晶體的臨界值變化，△Vtm ，能夠以下面公式來表示。
在公式(1)和(2)中，VCG 是控制閘極605的電位；C1 ，半導體層601和浮動閘極603之間的電容；C2，浮動閘極603和控制閘極605之間的電容；及QFG ，浮動閘極603中的電荷量。需注意的是，公式(1)中的C2 /(C1 +C2 )通常被稱作耦合率。隨著耦合率增加，施加在半導體層601和浮動閘極603之間的電壓對施加到控制閘極605的電壓之比率也增加。
當資料將寫入到記憶體電晶體時，藉由F-N(Fowler-Nordheim)穿隧電流或熱電子將正極的高電壓施加到控制閘極605，使得電壓間接施加在半導體層601和浮動閘極603之間，藉以將電子注入到浮動閘極603。另一方面，當將從記憶體拭除資料時，藉由F-N(Fowler-Nordheim)穿隧電流等將負極的高電壓施加到控制閘極605，使得電壓間接施加在半導體層601和浮動閘極603之間，藉以從浮動閘極603釋出電子。如此，藉由增加耦合率，能夠有效地在半導體層601和浮動閘極603之間施加電壓，使得能夠降低寫入電壓和拭除電壓。
[引用表]
[專利文件1]日本已出版專利申請案號碼2006-013534
在記憶體電晶體中，當重複執行寫入和拭除時，經由穿隧絕緣膜重複執行利用浮動閘極的電子交換。結果，由於增加半導體層和穿隧絕緣膜之間的介面狀態密度、增加穿隧絕緣膜和浮動閘及之間的介面狀態密度、電荷注入到穿隧絕緣膜，產生陷阱等，而產使穿隧絕緣膜退化及產生記憶體電晶體的特性退化。例如，藉由重複執行寫入和拭除，諸如表示ON特性的互導(gm)等裝置參數可能減少並且發生讀取錯誤。
鑑於上述問題，本發明的實施例之目的係即使在重複執行寫入和拭除之例子中仍可抑制讀取錯誤。另外，本發明的實施例之另一目的係在抑制記憶體電晶體面積增加的同時，降低寫入電壓和拭除電壓。
在本發明的一實施例中，以插入在其間的絕緣膜，將浮動閘極和控制閘極設置在設置一基板上的用於寫入操作和拭除操作之第一半導體層上和用於讀取操作之第二半導體層上；使用第一半導體層來執行到和從浮動閘極注入和釋出電子；及使用第二半導體層來執行讀取。
本發明的一實施例係設置非揮發性半導體記憶體裝置，包括：第一半導體層，具有雜質區；第二半導體層，具有源極區和汲極區；第一絕緣膜，被設置在第一半導體層和第二半導體層上；浮動閘極，被設置在第一絕緣膜上，與第一半導體層和第二半導體層重疊；第二絕緣膜，被設置在浮動閘極上；控制閘極，被設置在第二絕緣膜上，與第一半導體層、第二半導體層、和浮動閘極重疊；第一導電膜，其電連接到設置在第一半導體層中的雜質區；第二導電膜，其電連接到設置在第二半導體層中之源極區和汲極區的其中之一；以及第三導電膜，其電連接到源極區和汲極區的其中另一個。
另外，本發明的一實施例具有以下結構：以插入在其間的控制閘極將雜質區分開設置在第一半導體層的兩區，及第一導電膜電連接到彼此分開設置之雜質區二者。
在本發明的一實施例中，第一半導體層是用於寫入操作和拭除操作的半導體層，而第二半導體層是用於讀取操作的半導體層。
用於寫入操作和拭除操作的半導體層(第一半導體層)是經由穿隧絕緣膜(第一絕緣膜)來執行利用浮動閘極的電子交換(注入電子到浮動閘極，及從浮動閘極釋出電子)之半導體層。
用於讀取操作的半導體層(第二半導體層)是用於偵測累積在浮動閘極的電荷量之半導體層，尤其是，具有用以讀取浮動閘極中之電荷量當作臨界值的變化量之源極、汲極、和通道區以及包括電晶體之半導體層。此外，較佳的是，非揮發性半導體記憶體裝置被操作成，當執行寫入操作和拭除操作時，在第二半導體層和浮動閘極之間不執行電子的交換。
另外，本發明的一實施例具有以下結構：將施加到第二導電膜、第三導電膜、和控制閘極之電位控制成，當執行寫入操作和拭除操作時，在第二半導體層和浮動閘極之間不產生F-N穿隧電流。較佳的是，本發明的實施例具有以下結構：當執行寫入操作和拭除操作時，將相同電位施加到第二導電膜、第三導電膜、和控制閘極。也就是說，本發明的一實施例具有以下結構：將相同電位施加到第二半導體層和控制閘極。
本發明的一實施例包含以下步驟：將第一半導體層和第二半導體層形成在基板上；將第一絕緣膜形成在第一半導體層和第二半導體層上；將浮動閘極形成在第一絕緣膜上，以與第一半導體層和第二半導體層重疊；將第二絕緣膜形成在浮動閘極上；形成控制閘極，以與第一半導體層、第二半導體層、和浮動閘極重疊；使用控制閘極當作遮罩，將雜質元素添加到第一半導體層和第二半導體層，以在第一半導體層中形成雜質區，及在第二半導體層中形成源極區和汲極區；以及形成電連接到等雜質區的第一導電膜，電連接到源極區和汲極區的其中之一的第二導電膜，及電連接到源極區和汲極區的其中另一個之第三導電膜。
根據本發明的一實施例，藉由設置用於寫入操作和拭除操作之半導體層以及用於讀取操作之半導體層的每一個，即使在重複執行寫入和拭除的例子中，仍能夠抑制讀取錯誤。此外，根據本發明的一實施例，當執行寫入操作和拭除操作時，將用以讀取操作的半導體充作控制閘極，使得耦合率增加，藉以在控制記憶體電晶體面積增加的同時，降低寫入電壓和拭除電壓。
將參考圖式說明本發明的實施例。然而，本發明並不侷限於下列說明，而是精於本技藝之人士將明白其模式和細節的各種變化和修正，除非此種變化和修正違背本發明的精神和範疇。因此，本發明並不應被解釋作下面所說明的實施例中所述者。需注意的是，在本發明的說明中，在一些例子中，以相同的參考號碼表示相同的部位。
(實施例1)
此實施例參考圖式說明非揮發性半導體記憶體裝置的例子。需注意的是，圖1A為構成非揮發性半導體記憶體裝置的部分之記憶體電晶體的俯視圖，而圖1B為圖1A之記憶體電晶體的等效電路圖。另外，圖2A對應於沿著圖1A之線A1-B1所取的剖面圖，而圖2B對應於沿著圖1A之線C1-D1所取的剖面圖。
此實施例所圖解的非揮發性半導體記憶體裝置包括設置在基板100上之記憶體電晶體120，其藉由執行寫入、拭除、或讀取記憶體電晶體120上的資料之操作來充作記憶體。
記憶體電晶體120包括：第一半導體層101和第二半導體層102，設置在基板100上；浮動閘極104，以插入在其間的第一絕緣膜103，而設置在第一半導體層101和第二半導體層102上；及一控制閘極106，以插入在其間的第二絕緣膜105，而設置在浮動閘極104上。另外，第一導電膜111電連接到第一半導體層101，而第二導電膜112和第三導電膜113電連接到第二半導體層102。
當執行記憶體電晶體20上的寫入操作和拭除操作(到和從浮動閘極104注入和釋出電子)時，使用第一半導體層101。當執行從記憶體電晶體120讀取操作時，使用第二半導體層102。
將浮動閘極104設置成，與第一半導體層101和第二半導體層102的部分重疊，且使其電絕緣(浮動的)。
將控制閘極106設置成，與第一半導體層101、第二半導體層102、和浮動閘極104重疊。此外，控制閘極106充作字元線。需注意的是，在圖1A及1B中，將控制閘極106設置成，與第一半導體層101和第二半導體層102的部分重疊，而與整個浮動閘極104重疊；然而，結構並不侷限於此，而是可將控制閘極106設置成，與浮動閘極104的部分重疊。
將第一導電膜111設置成，電連接到設置於第一半導體層101中的雜質區。在圖1A及1B和2A及2B中，圖示以下結構：以插入在其間的控制閘極106而將在第一半導體層101中分開之兩雜質區108a及108b電連接到第一導電膜111。如圖1A及1B所示，藉由電連接第一導電膜111，及在第一半導體層101中分開之兩雜質區，第一導電膜111的電位能夠容易地傳送到第一半導體層101。當在記憶體上執行寫入操作時，第一導電膜111充作供應電子到浮動閘極的重寫線，而當執行拭除操作時，從浮動閘極釋出電子。
而且，如圖1A及1B所示，藉由將第一導電膜111設置成與第一半導體層101重疊，能夠降低記憶體電晶體的面積。然而，結構並不侷限於此。
第二導電膜112和第三導電膜113分別電連接到雜質區，此雜質區在第二半導體層102中是分開的。在圖1A及1B和圖2A及2B中，以插入在其間的控制閘極106而在第二半導體層102中分開之雜質區的其中之一(雜質區109a)電連接到第二導電膜112，而另一個(雜質區109b)電連接到第三導電膜113。需注意的是，雜質區109a及109b各個充作源極區或汲極區。此外，第二導電膜112和第三導電膜113的其中之一充作源極線、而另一個充作位元線。可將其他記憶體電晶體或選擇電晶體設置在源極線和第二半導體層102之間，或者在位元線和第二半導體層102之間。
在此實施例中，複數半導體層(此處，兩半導體層)被設置用於一記憶體電晶體120。使用半導體層的其中之一(圖1A及1B中的第一半導體層101)來執行寫入操作和拭除操作(到和從浮動閘極104注入和釋出電子)，而使用另一半導體層(1A及1B中的第二半導體層102)來執行讀取操作。在那例子中，當執行寫入操作和拭除操作時，經由位在第一半導體層101和浮動閘極104之間的第一絕緣膜103(穿隧絕緣膜)來注入和釋出電子；如此，能夠抑制位在第二半導體層102和浮動閘極104之間的第一絕緣膜103之退化。結果，即使在重複執行寫入操作和拭除操作時仍能夠抑制與第一絕緣膜103相關的讀取錯誤。
而且，可將此實施例所圖解的記憶體電晶體設置成，浮動閘極104的邊緣位在圖1A的C1-D1方向中之第一半導體層101上，(使得浮動閘極104未與第一半導體層102的邊緣141重疊)(見圖7A及7B)。
可將電場集中在第一半導體層101的邊緣141，以用於寫入操作或拭除操作，當執行寫入操作和拭除操作時，可使邊緣141短路。因此，如圖7A及7B所示，藉由將浮動閘極104的邊緣置放在第一半導體層101上，可降低第一半導體層101的邊緣之短路風險，及能夠提高產量。
另一方面，關於第二半導體層102，將浮動閘極104設置成與第二半導體層102的兩邊緣重疊較佳。第二半導體層102被用於讀取；如此，由於第二半導體層102的邊緣之電場的集中所導致之短路較不可能發生。另外，藉由將浮動閘極104設置成與第二半導體層102的邊緣重疊，能夠控制寄生電晶體的形成，及能夠更佳地執行寫入狀態和拭除狀態之間的區別。
然後，說明此實施例所圖解之記憶體電晶體的操作方法(寫入操作、拭除操作、或讀取操作)。需注意的是，下面說明將圖解說明之執行寫入操作、拭除操作、或讀取操作所使用的電壓是個例子，並不侷限於此。可由實踐者適當地選擇欲使用的電壓。
當執行寫入操作時，例如將電壓+6V施加到控制閘極106；將電壓-6V施加到第一導電膜111；將電壓+6V施加到第二導電膜112；及將電壓+6V施加到第三導電膜113。在此例中，F-N穿隧電流產生在第一半導體層101和浮動閘極104之間，藉以經由位在第一半導體層101上之第一絕緣膜103將電子注入到浮動閘極104。
當執行拭除操作時，例如，將電壓-7V施加到控制閘極106；將電壓+7V施加到第一導電膜111；將電壓-7V施加到第二導電膜112；及將電壓-7V施加到第三導電膜113。在此例中，F-N穿隧電流產生在第一半導體層101和浮動閘極104之間，藉以經由位在第一半導體層101上之第一絕緣膜103從浮動閘極104釋出電子。
當執行讀取操作時，將電壓+3V施加到控制閘極106；將電壓0V施加到第一導電膜111；將電壓0V施加到第二導電膜112；及將電壓+1.5V施加到第三導電膜113。在此例中，若記憶體電晶體是在記憶體電晶體的臨界值高於施加到控制閘極106的電壓之寫入狀態中，則將記憶體電晶體斷開，而若記憶體電晶體是在記憶體電晶體的臨界值低之拭除狀態中，則將記憶體電晶體開啟，並且能夠讀取被記錄作記憶體電晶體的臨界值之資料。
需注意的是，當執行寫入操作和拭除操作時，將相同電位施加到第二導電膜112、第三導電膜113、和控制閘極106，使得用於讀取的第二半導體層102具有與控制閘極106之電位相同的電位。在此例中，經由位在第一半導體層101和浮動閘極104之間的第一絕緣膜103來選擇性執行到和從浮動閘極104注入和釋出電子，藉以能夠抑制位在第二半導體層102和浮動閘極104之間的第一絕緣膜103之退化。
當執行寫入操作和拭除操作時，藉由將用於讀取的第二半導體層102設定成與控制閘極106之電位相同的電位，只有當執行寫入操作和拭除操作時，用於讀取的第二半導體層102能夠充作控制閘極。結果，能夠增加上述公式(1)中的電容C2 ，及能夠增加耦合率。
特別使用下面的公式來說明耦合率的增加。
當執行寫入操作和拭除操作之第一半導體層101的電位被設定成0，及用於讀取的第二半導體層102中之源極區(此處，雜質區109a)和汲極區(此處，雜質區109b)的電位被設定成相同時，以下面公式表示浮動閘極104的電位VFG 。
在公式(3)中，VCG 表示控制閘極106的電位；VSD ，源極區(此處，雜質區109a)和汲極區(此處，雜質區109b)的電位被設定成相同之用於讀取的第二半導體層102之電位；C11 ，用於寫入和拭除的第一半導體層101和浮動閘極104之間的電容；C12 ，用於讀取的第二半導體層102和浮動閘極104之間的電容；C2 ，浮動閘極104和控制閘極106之間的電容；及QFG ，浮動閘極104中的電荷量。此時，在公式(3)中，當用於讀取的第二半導體層102之電位VSD 被設定成與閘極106的電位VCG 相同時，則以下面公式表示浮動閘極104的電位VFG 。
在公式(4)中，耦合率是(C2 +C12 )/(C11 +C12 +C2 )。
此處，包括兩半導體層的記憶體電晶體120(見圖1A及1B和圖2A及2B)與僅包括一半導體層的記憶體電晶體130(見圖5和圖6A及6B)比較。需注意的是，圖5為僅包括一半導體層131之記憶體電晶體130的俯視圖；圖6A對應於沿著圖5的線A2-B2所取之橫剖面；及圖6B為沿著圖5的線C2-D2所取之橫剖面。此外，在圖5和圖6A及6B所圖解之半導體層131中執行寫入操作、拭除操作、和讀取操作。
浮動閘極104的面積在圖1A及1B和圖2A及2B所圖解之記憶體電晶體120中與在圖5和圖6A及6B所圖解之記憶體電晶體130中是相同之例子中，耦合率為(C2 +C12 )/(C11 +C12 +C2 )，因為電容C12被添加在圖1A及1B和圖2A及2B的記憶體電晶體120中。當比較記憶體電晶體120和記憶體電晶體130的耦合率時，獲得(C2 +C12 )/(C11 +C12 +C2 )>C2 /(C1 +C2 )，也就是說，記憶體電晶體120的耦合率高於記憶體電晶體130的耦合率。
而且，第二半導體層102和浮動閘極104之間的第一絕緣膜103被形成薄於第二絕緣膜105；如此，能夠增加每一單位面積的電容C12 ，及能夠有效地增加耦合率。因此，在圖1A及1B和圖2A及2B所圖解之記憶體電晶體120與在圖5和圖6A及6B所圖解之記憶體電晶體130被設置成其耦合率是相同的例子中，能夠降低浮動閘極104和控制閘極106彼此耦合的面積，因為在記憶體電晶體120中，浮動閘極104和控制閘極106之間的電容C2 可以是小的。
因此，即使當如圖1A及1B和圖2A及2B所圖解一般設置第一半導體層101和第二半導體層102(設置複數島型半導體層)時，由記憶體電晶體所佔據的面積約與習知結構相同或減少，因為能夠減少浮動閘極104的面積。
需注意的是，作為上述記憶體電晶體的操作方法之較佳例子，圖解說明在寫入操作和拭除操作時，將相同電位施加到第二導電膜112、第三導電膜113、和控制閘極106之例子；然而，此實施例並不侷限於此。若施加未在第二半導體層102和浮動閘極104之間產生F-N穿隧電流之電位，則在寫入操作和拭除操作時，欲施加到第二導電膜112、第三導電膜113、和控制閘極106之電位並不一定要相同。例如，當第一絕緣膜103的膜厚度是10 nm時，可在第二半導體層102和控制閘極106之間施加電位，使得第二半導體102和浮動閘極104之間的電場是6 MV/cm或更少。
如上述，藉由將施加到第二導電膜112、第三導電膜113、和控制閘極106的電位控制成，在寫入操作和拭除操作時，第二半導體層102和浮動閘極104之間未產生F-N穿隧電流，能夠控制位在第二半導體層102和浮動閘極104之間的第一絕緣膜103之退化。
需注意的是，可與此說明書中的其他實施例組合在一起來實施此實施例所圖解的記憶體電晶體。
(實施例2)
參考圖式，此實施例說明構成上述實施例所說明的非揮發性記憶體裝置之部分的記憶體電晶體之製造方法的例子。需注意的是，圖3A至3F對應於圖1A中的線A1-B1所取之橫剖面，而圖4A至4D對應於圖1A中的線C1至D1所取之橫剖面。
首先，將各個具有島型形狀的第一半導體層101和第二半導體層102形成在基板100上(見圖3A及4A)。
具有絕緣表面的基板，例如玻璃基板、石英基板、陶瓷基板、塑膠基板等，能夠被使用當作基板100。另外，可將由一層或複數層所形成之絕緣膜設置在基板100的表面上，及可將第一半導體層101和第二半導體層102形成在絕緣膜上。
使用諸如氮氧化矽(SiOx Ny ,x>y)、氧氮化矽(SiNx Oy ,x>y)等絕緣材料來形成由一層或複數層所形成之絕緣膜。在形成絕緣膜的方法上並無特別限制，能夠使用CVD法、濺鍍法等。在基板100上設置絕緣膜能夠降低基板100的粗糙之影響，及防止基板100中的雜質擴散到形成在絕緣膜上之元件內。
藉由CVD法、濺鍍法等，使用主要含有矽(Si)的材料(如、Si、Six Ge1-x 等)來形成第一半導體層101和第二半導體層102。需注意的是，第一半導體層101和第二半導體層102可以是非晶半導體、微晶半導體、半導體、多晶半導體、及單晶半導體的任一個，和可根據目的加以適當選擇結晶狀態。在根據目的形成具有結晶狀態的半導體膜之後，能夠藉由選擇性蝕刻半導體膜來形成複數島型半導體層。此外，第一半導體層101並不局限於半導體，而可以是導電膜。
例如，在利用插入在其間的絕緣膜，在基板100上將非晶半導體膜形成具有30nm至200nm的膜厚度，並且使非晶半導體膜結晶化之後，可藉由選擇性蝕刻來形成第一半導體層101和第二半導體層102。
作為半導體膜的結晶方法，能夠使用雷射結晶法、使用快速熱退火(RTA)或退火爐的熱結晶法、使用金屬元件來促進結晶之熱結晶法、組合這些方法之方法等。
另一選擇是，第一半導體層101和第二半導體層102可以是使用SOI基板的單晶半導體(如、單晶矽)。
能夠以下面方法來形成單晶半導體層：藉由離子植入從矽晶體表面植入氧分子，然後執行高溫氧化，藉以在係晶體中形成氧化矽的絕緣膜。另一選擇是，能夠以下面方法來形成單晶半導體層：備製兩矽晶圓；將藉由離子植入來分離的部位形成在矽晶圓的其中之一；將兩矽晶圓彼此接合；及分離矽晶圓的其中之一。
然後，在將第一絕緣膜103形成在第一半導體層101和第二半導體層102上之後，將浮動閘極104形成在第一絕緣膜103上(見圖3B及4B)。需注意的是，可將浮動閘極104的邊緣設置在第一半導體層101上。
包括至少氧的絕緣膜被形成當作第一絕緣膜103。例如，第一絕緣膜103係由氧化矽、氮氧化矽、氧氮化矽、氧化鋁(Alx Oy )、氧化鉭(TaOx )等所形成。此外，可使用諸如氧化鉿(HfOx )等具有高介電常數的材料。第一絕緣膜103係可由CVD法、濺鍍法等來形成。另外，可在氧大氣中，藉由在半導體層上執行電漿處理，而將氧化膜形成在半導體層的表面上。
例如，具有膜厚度1 nm至20 nm(含)，較佳的是7 nm至10 nm，之氧化矽膜或氮氧化矽膜被形成當作第一絕緣膜103。
在形成氮氧化矽膜當作第一絕緣膜103的例子中，可藉由使用矽烷(SiH4 )氣體和一氧二氮(N2 O)當作來源氣體的CVD法來形成第一絕緣膜103。此時形成氮氧化矽的條件之例子被陳述如下。
例如，來源氣體的氣體質量流率被設定成SiH4 ：N2 O=1：800(sccm)。此說明書中的氣體質量流率意指供應到膜形成室之SiH4 氣體N2 O氣體之間的氣體質量流率之比(sccm)。高頻功率被設定成頻率60 MHz中的150W，膜形成溫度(基板溫度)被設定成400℃，處理室中的壓力被設定成40 Pa，及電極間距被設定成28 mm。
在形成第一絕緣膜103之後，可將第一絕緣膜103經過電漿氧化。使用藉由諸如藉由微波(典型上，2.45 GHz)等高頻波所激發並且具有電子密度1×1011 cm-3 或更大及電漿電子溫度1.5eV或更低之電漿來執行電漿氧化。尤其是，使用具有電子密度1×1011 cm- 3至1×1013 cm-3 (含)和電漿電子溫度0.5 eV至1.5 eV(含)之電漿較佳。而且，在第一絕緣膜103上所執行之電漿氧化時間為60秒或更長較佳。例如，在氧大氣中於半導體層上執行電漿處理；藉由電漿CVD法形成氮氧化矽膜；及再次在氧大氣中執行電漿處理，藉以能夠形成第一絕緣膜103。
能夠使用選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)等或者合金或含有這些元素的任一種當作其主要成分之化合物材料，以單層結構或疊層結構來形成浮動閘極104。此外，能夠使用藉由氮化這些元素所獲得的金屬氮化物膜。此外，可使用以摻雜有諸如磷等雜質元素之多晶矽為代表的半導體材料來形成浮動閘極104。可藉由CVD法、濺鍍法等使用這些材料將膜形成具有厚度1 nm至200 nm，並且將膜圖型化成想要的形狀，而形成浮動閘極104。
接著，使用浮動閘極104當作遮罩，將雜質元素添加到第一半導體層101和第二半導體層102，藉以形成雜質區121及122(見圖3C)。
形成在用於讀取功能的第二半導體層102中之雜質區122充作電晶體的LDD(少量摻雜汲極)。使用給予n型導電性的雜質元素或給予p型導電性的雜質元素當作雜質元素。當作給予n型導電性的雜質元素，可使用磷(P)、砷(As)等。當作給予p型導電性的雜質元素，可使用硼(B)、鋁(Al)、鎵(Ga)等。此處，添加磷(P)當作雜質元素。
此處，將具有雜質濃度較稍後欲形成的雜質區108a及108b為低之雜質區121形成在第一半導體層101，及具有雜質濃度較稍後欲形成的雜質區109a及109b為低之雜質區122形成在第二半導體層102；然而，並不一定形成雜質區121及122。當未形成雜質區121及122時，記憶體電晶體可能具有設置有偏移控制閘極的結構；如此，防止記憶體過度拭除，及能夠將拭除狀態中的記憶體電晶體保持在正常關的狀態。如此實施例所述一般，藉由形成雜質區122當作LDD區，能夠提高記憶體電晶體之對熱電子的抵抗性和ON特性。
然後，在形成第二絕緣膜105以覆蓋浮動閘極104之後，將控制閘極106形成在第二絕緣膜105上(見圖3D及圖4C)。
當作第二絕緣膜105，可藉由CVD法、濺鍍法、塗佈法等來形成諸如氧化矽、氮化矽、氮氧化矽、或氧氮化矽等含有氧或氮之絕緣膜。第二絕緣膜105的膜厚度為10 nm至100 nm(含)較佳，20 nm至50 nm(含)更好。
能夠使用選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)的元素或者合金或含有這些元素的任一種當作其主要成分之化合物材料，以單層結構或疊層結構來形成控制閘極106。此外，能夠使用藉由氮化這些元素所獲得的金屬氮化物膜。此外，可使用以摻雜有諸如磷等雜質元素之多晶矽為代表的半導體材料，藉由CVD法、濺鍍法等，然後將膜圖型化成想要的形狀來形成控制閘極106。可藉由CVD法、濺鍍法等使用這些材料將控制閘極106形成具有厚度100 nm至400 nm。
此外，如圖3D及圖4C所示，藉由將控制閘極106形成覆蓋浮動閘極104的側表面，在浮動閘極104的側表面和控制閘極106的側表面產生電容，及能夠降低寫入電壓。
而且，以第一絕緣膜103覆蓋浮動閘極104的底表面，及以第二絕緣膜105覆蓋其頂表面和側表面。如此，可容易地保留累積在浮動閘極104的電荷，及能夠提高記憶體的保留特性。在使用諸如玻璃基板等具有低抗熱性之基板當作基板100的例子中，只能夠使用約600℃或更低之熱處理；因此，就保留特性而言，使用以較簡易的元件結構環繞浮動閘極104之較少數量的絕緣膜較佳。
接著，使用控制閘極106當作遮罩，將雜質元素添加到第一半導體層101和第二半導體層102，藉以形成雜質區108a及108b，及每一個充作源極或汲極之雜質區109a及109b(見圖3E)。
當作雜質元素，使用給予n型導電性的雜質元素或給予p型導電性的雜質元素當作雜質元素。當作給予p型導電性的雜質元素，可使用磷(P)、砷(As)等。當作給予n型導電性的雜質元素，可使用硼(B)、鋁(Al)、鎵(Ga)等。此處，添加磷(P)當作雜質元素。此時，將雜質區108a及108b，及雜質區109a及109b形成具有較雜質區121及122為高的雜質濃度。
然後，在形成第三絕緣膜107以覆蓋控制閘極106之後，將第一導電膜111、第二導電膜112、及第三導電膜113形成在第三絕緣膜107上(見圖3F及圖4D)。
第三絕緣膜107係可使用含有氧或氮等絕緣膜，諸如氧化矽、氮化矽、氮氧化矽、或氧氮化矽等；含有諸如DLC(鑽型碳)等碳的膜；由諸如環氧、聚亞醯胺、聚醯胺、聚酚乙烯、苯環丁烯、或丙烯酸所形成的膜；或者由諸如矽氧烷樹脂等矽氧烷材料所形成的膜，以CVD法、濺鍍法、塗佈法等來形成。
需注意的是，矽氧烷材料是具有Si-O-Si鍵的材料。矽氧烷具有由矽(Si)和氧(O)的鍵所形成之骨架。使用至少含有氫(如、烷基或芳香烴)的有機族當作取代基。另一選擇是，可使用氟基當作取代基。另外，亦可使用至少含有氫和氟基的有機族當作取代基。藉由使用含有有機材料或矽氧烷材料的膜來形成第三絕緣膜107，能夠降低由於半導體膜、閘極電極等所導致的不均勻。需注意的是，因為濕氣容易被吸收和通過含有有機材料或矽氧烷材料的膜，所以將含有無機材料的膜形成在半導體膜、閘極絕緣膜和閘極電極等與含有有機材料或矽氧烷材料的膜之間較佳。就含有無機材料的膜而言，含有氮化矽、氧氮化矽等的膜特別好，因為其對濕氣的高阻隔效果。
第一導電膜111電連接到第一半導體層101的雜質區108a及108b，第二導電膜112電連接到第二半導體層102的雜質區109a；第三導電膜113電連接到第二半導體層102的雜質區109b。尤其是，第一絕緣膜103、第二絕緣膜105、及第三絕緣膜107被蝕刻以形成開口部，及經由開口部電連接導電膜和半導體層。
能夠使用選自鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(Mo)、鎳(Ni)、鉑(Pt)、銅(Cu)、金(Au)、銀(Ag)、錳(Mn)和釹(Nd)、碳(C)、及矽的元素，或者合金或者含有這些元素的任一種當作其主要成分之化合物材料，以CVD法、濺鍍法等來形成第一至第三導電膜113至115。第一導電膜111至第三導電膜113係可以相同處理由相同材料來形成，或者可分開形成。
在此實施例中，假設使用F-N穿隧電流執行寫入和拭除，將第一導電膜111用於經由開口部與第一半導體層101接觸並且充作重寫線之導電膜的例子，然而，可設置分開佈線的導電膜。
根據上述步驟，能夠製造設置有記憶體電晶體之非揮發性半導體記憶體裝置。
此實施例所圖解之記憶體電晶體的結構僅為例子，及能夠利用各種已知的結構。例如，可將複數LDD區形成在半導體層，及可將控制閘極的側表面設置有側壁。而且，可應用多閘極結構(具有包括彼此串聯連接之至少兩通道形成區和用以分別施加電場到通道形成區之至少兩閘極電極的半導體膜之結構)或雙閘極結構(半導體層夾置在上和下閘極電極之間的結構)。
在此實施例所說明的非揮發性記憶體中，藉由分開設置用於寫入操作和拭除操作之半導體層和用於讀取操作之半導體層，即使當重複執行寫入操作和拭除操作時仍可抑制讀取錯誤。
需注意的是，可與此說明書中的其他實施例組合在一起來實施此實施例所圖解的記憶體電晶體。
(實施例3)
此實施例參考圖式說明半導體裝置的應用例子，此半導體裝置被設置有上述實施例所說明的非揮發性半導體記憶體裝置，且能夠在無接觸之下輸入和輸出資料。能夠在無接觸之下輸入和輸出資料的半導體裝置依據其使用模式又被稱作RFID標籤、ID標籤、IC標籤、IC晶片、RF標籤、無線標籤、電子標籤、或無線晶片。
半導體裝置800具有無接觸之下通訊資料的功能，及包括高頻電路810、供電電路820、重設電路830、時脈產生電路840、資料解調變電路850、資料調變電路860、控制另一電路的控制電路870、記憶體電路880、及天線890(圖8A)。高頻電路810從天線890接收信號，及利用天線890輸出從資料調變電路860所接收的信號。供電電路820從所接收的信號產生電力供應電位。重設電路830產生重設信號。時脈產生電路840依據從天線890所輸入之所接收的信號而產生各種時脈信號。資料解調變電路859解調變所接收的信號，並且將解調變信號輸出到控制電路870。資料調變電路860調變從控制電路870所接收的信號。當作控制電路870，例如，設置碼擷取電路910、碼判別電路920、CRC(循環冗餘檢查)判別電路930、及輸出單元電路940。需注意的是，碼擷取電路910擷取包括在發送到控制電路870的指令中之複數碼的每一個。碼判別電路920藉由比較擷取的碼與對應於參考的碼來判別指令的內容。CRC判別電路930依據判別的碼來偵測是否具有傳送錯誤等。
接著，說明上述半導體裝置之操作的例子。首先，藉由天線890接收無線電信號。透過高頻電路810將無線電信號傳送到供電電路820，及產生高的電力供應電位(下面稱作VDD)。VDD被供應到包括在半導體裝置800中的每一個電路。將透過高頻電路810傳送到資料解調變電路850之信號解調變(下面將此信號稱作解調變信號)。另外，透過高頻電路810已通過重設電路830和時脈產生電路840之信號，以及解調變信號被傳送到控制電路870。藉由碼擷取電路910、碼判別電路920、CRC判別電路930等分析傳送到控制電路870的信號。然後，依據分析的信號，將儲存在記憶體電路880之半導體裝置中的資訊輸出。輸出的半導體裝置資訊通過輸出單元電路940並且被編碼。另外，編碼的半導體裝置800之資訊通過資料調變電路860並且利用天線890傳送。需注意的是，在包括於半導體裝置800中的複數電路中，低的電力供應電位(下面稱作VSS)是共同的，及可使用GND當作VSS。在半導體裝置800中，能夠將上述實施例所說明的非揮發性半導體記憶體裝置應用到記憶體電路880。
當從讀取器/寫入器傳送信號到半導體裝置800，及以此方式由讀取器/寫入器接收從半導體裝置800所傳送的信號時，能夠讀取半導體裝置中的資料。
另外，半導體裝置800可以是未包括電力供應(電池)及藉由使用電磁波將電力供應電壓供應到電路者。半導體裝置800亦可以是包括電力供應(電池)及藉由使用電力供應、或電磁波和電力供應兩者將電力供應電壓供應到每一個電路者。
接著，說明能夠在無接觸之下輸入和輸出資料的半導體裝置之使用例子。將包括顯示部3210之可攜式終端的側表面設置有讀取器/寫入器3200。產品3220的側表面被設置有半導體裝置3230(圖8B)。當將讀取器/寫入器3200舉高到包括在產品3220中的半導體裝置3230時，顯示部3210顯示有關產品的資訊，諸如其材料、其生產地、每一生產步驟的檢測結果、配送處理的歷史、及進一步，產品的說明等。另外，當以輸送帶輸送產品3260時，能夠藉由使用讀取器/寫入器3240和設置有產品3260的半導體裝置3250來檢測產品3260(見圖8C)。當以此方式將半導體裝置用於系統中時，能夠容易地獲得資訊，及達成較高的性能和較高的附加價值。
另外，可將此實施例所說明的非揮發性半導體裝置用於在所有領域中包括記憶體的電子裝置。例如，應用本發明的非揮發性記憶體裝置之電子裝置可以是諸如視頻相機、數位相機等相機，護目鏡型顯示器(頭戴式顯示器)、導航系統、聲音再生裝置(汽車音響裝置、音響組件等)、電腦、遊戲機、可攜式資訊終端(汽車電腦、可攜式電話、可攜式遊戲機、電子書等、包括記錄媒體(尤其是諸如DVD(數位多用途碟)等回播記錄媒體並且具有能夠顯示影像之顯示器)的裝置影像再生裝置等等。這些電子裝置的特定例子圖示於圖9A至9E。
圖9A及9B圖示數位相機。圖9B為圖9A的背面圖。數位相機包括外殼2111、顯示部2112、透鏡2113、操作鍵2114、快門開關按鈕2115等。另外，數位相機包括儲存使用數位相機所拍攝的資料之可移動式非揮發性記憶體2116。能夠將此實施例所說明的非揮發性半導體記憶體裝置應用到記憶體2116。
圖9C圖示可攜式電話，其為可攜式終端的代表性例子。可攜式電話包括外殼2121、顯示部2122、操作鍵2123等。另外，可攜式電話包括可移動式非揮發性記憶體2125。可將諸如可攜式電話的電話號碼等資料、影像、音樂資料等等儲存在記憶體2125中並且被再生。能夠將此實施例所說明的非揮發性半導體記憶體裝置應用到記憶體2125。
另外，圖9D圖示數位播放器，其為聲頻裝置的代表性例子。圖9D所示之數位播放器包括主體2130、顯示部2131、記憶體部2132、操作部2133、耳機2134等。需注意的是，可使用頭戴式耳機或無線耳機來取代耳機2134。能夠將此實施例所說明的非揮發性半導體記憶體裝置應用用於記憶體部2132。例如，當使用具有20至200十億位元組(GB)的記憶體容量之NAND型非揮發性記憶體並且操作按鈕2133被操作時，能夠儲存和再生影像和聲音(音樂)。需注意的是，當在顯示部2131的黑色背景上顯示字體時，能夠抑制電力消耗。此在可攜式聲頻裝置中特別有效。需注意的是，設置在記憶體部2132中的非揮發性半導體記憶體裝置是可移動的。
另外，圖9E圖示電子書(又稱作電子紙)。電子書包括主體2141、顯示部2142、操作鍵2143、及記憶體部2144。數據機可內建於主體2141，或可利用能夠無線傳送和接收資訊之結構。使用本發明所形成之非揮發性半導體記憶體裝置可用於記憶體部2144。例如，能夠使用具有20至200十億位元組(GB)的記憶體容量之NAND型非揮發性記憶體。此外，當操作鍵2143被操作時，影像或聲音(音樂)能夠被記錄和再生。需注意的是，設置在記憶體部2144中的非揮發性半導體記憶體裝置是可移動的。
如此，上述實施例所說明的非揮發性半導體記憶體裝置具有非常廣泛的應用範圍，並且可用於所有領域中包括記憶體部的電子裝置。
[例子1]
在此例中，說明上述實施例所圖解之非揮發性半導體記憶體裝置的重寫特性。
首先，當作此實施例將說明的非揮發性半導體記憶體裝置，製造在基板100上設置有兩半導體層的記憶體電晶體，其結構圖解於圖1A及1B和2A及2B。
尤其是，使用玻璃基板當作基板100。藉由CVD法在玻璃基板上接連形成具有厚度50 nm的氧氮化矽(SiNx Oy ,x>y>0)膜和具有厚度100 nm的氮氧化矽(SiOx Ny ,x>y>0)。
各個具有島型之第一半導體層101和第二半導體層102係由多晶矽膜所形成。以下面方式形成多晶矽膜。首先，藉由使用單矽烷當作來源氣體的CVD法來形成具有厚度66 nm之非晶矽膜。然後，在500℃執行熱處理一小時以及在550℃執行熱處理四小時，藉以從非晶矽膜釋出氫。接著，以YVO4 雷射的第二諧波(波長532 nm)的射束照射非晶矽膜，藉以使其結晶化以形成多晶矽膜。當作YVO4 雷射，使用半導體雷射(LD)泵唧的連續波雷射。然後，藉由蝕刻將多晶矽膜處理成想要的形狀，藉以形成第一半導體層101和第二半導體層102(見圖3A及圖4A)。
然後，為了形成第一絕緣膜103，首先，在第一半導體層101和第二半導體層102上執行高密度電漿氧化。然後，藉由使用單矽烷(SiH4 )氣體和一氧二氮(N2 O)當作來源氣體之電漿CVD設備來形成具有厚度9 nm之氮氧化矽膜。來源氣體的氣體質量流率被設定成SiH4 ：N2 O=1：800，及在下面條件下執行電漿激發：高頻功率為150 W(60 MHz的頻率)；膜形成溫度(基板溫度)，400℃；處理室中的壓力，40 Pa；及電極間距，28 mm。在形成氮氧化矽膜之後，再次執行高密度電漿氧化。經由上述步驟，形成第一絕緣膜103。接著，以濺鍍裝置在第一絕緣膜103上形成具有厚度30 nm之鎢膜。藉由蝕刻將鎢膜處理成預定形狀，藉以形成將成為浮動閘極104之導電膜。然後，藉由電漿摻雜設備將磷(P)添加到第一半導體層101和第二半導體層102，藉以形成雜質區121及122。當作來源氣體，使用以氫稀釋的PH3 (見圖3B及3C和圖4A至4C)。
接著，形成第二絕緣膜105以覆蓋浮動閘極104。此處，以電漿CVD設備形成具有厚度50 nm之氮氧化矽膜。以濺鍍設備將具有厚度30 nm之鉭膜和具有厚度370 nm之鎢膜堆疊在第二絕緣膜105上。這些堆疊膜被蝕刻以形成控制閘極106。然後，使用控制閘極當作遮罩，藉由電漿摻雜設備，將磷添加到第一半導體層101和第二半導體層102。當作來源氣體，使用以氫稀釋的PH3 。經由上述步驟，分別在第一半導體層101和第二半導體層102中形成雜質區108a及108b和雜質區109a及109b(見圖3D及3E和圖4C)。
然後，堆疊具有厚度50 nm之氧化矽膜、具有厚度100 nm之氮氧化矽膜、和具有厚度600 nm之氧化矽膜當作第三絕緣膜107以覆蓋控制閘極106。在形成氧化矽膜之後，在氮大氣中以550℃執行熱處理，藉以活化已添加到雜質區108a、108b、109a、109b、121、及121的磷。然後，將開口形成在絕緣膜103、105、及107的堆疊中，及以濺鍍設備形成具有包括厚度60 nm之鈦膜、厚度40 nm之氮化鈦膜、厚度500 nm之純鋁膜、及厚度100 nm之鈦膜的多層結構之導電膜。藉由蝕刻將堆疊膜處理成想要的形狀，藉以形成導電膜111至113。經由上述步驟，製造此例子的記憶體單元(見圖3F及圖4D)。
而且，當作比較的習知例子，如圖5和圖6A及6B所示，形成設置有一半導體層在基板100上之記憶體電晶體。需注意的是，使用相同材料形成浮動閘極104、控制閘極106、第一絕緣膜103、第二絕緣膜105等，並且被形成具有相同膜厚度。
接著，在圖1A及1B和圖2A及2B所示的結構中，在寫入時，分別施加電壓+6.0V、-6.0V、+6.0V、及+6.0V到控制閘極106、第一導電膜111、第二導電膜112、及第三導電膜113；然後，在拭除時，分別施加電壓-7.0V、+7.0V、-7.0V、及-7.0V到控制閘極106、第一導電膜111、第二導電膜112、及第三導電膜113，使得在第一半導體層101和浮動閘極104之間產生F-N穿隧電流，藉以執行寫入和拭除。
另一方面，在圖5和圖6A及6B所示的結構(比較例子)中，在寫入時，分別施加電壓+7.0V、-7.0V、及-7.0V到控制閘極106、第二導電膜112、及第三導電膜113；然後，在拭除時，分別施加-8.3V、+8.3V、及+8.3V到控制閘極106、第二導電膜112、及第三導電膜113，使得在半導體層131和浮動閘極104之間產生F-N穿隧電流，藉以執行寫入和拭除。
需注意的是，藉由分別施加電壓0V、0V、及1V到第一導電膜111、第二導電膜112、及第三導電膜113來執行讀取。
圖10圖解有關此例子的記憶體元件和比較例子的記憶體元件中之寫入和拭除次數的記憶體電晶體之互導(gm)的變化。
如圖10所示，在比較例子的結構中(圖5和圖6A及6B)，在重複寫入和拭除約1×103 次中和之後互導(gm)減少。另一方面，在此例子的結構中(圖1A及1B和圖2A及2B)，即使重複執行寫入和拭除，互導(gm)仍不會減少並且維持著。因此，憑藉圖1A及1B和圖2A及2B所示之結構的應用，即使重複執行寫入和拭除，仍能夠控制互導(gm)的減少，及能夠抑制記錄資料的讀取錯誤。
此申請案係依據日本專利局於2008年5月16日所發表的日本專利申請案序號2008-129961，藉以併入其全文做為參考。
100．．．基板
101．．．第一半導體層
102．．．第二半導體層
103．．．第一絕緣膜
104．．．浮動閘極
105．．．第二絕緣膜
106．．．控制閘極
107．．．第三絕緣膜
111．．．第一導電膜
112．．．第二導電膜
113．．．第三導電膜
120．．．記憶體電晶體
121．．．雜質區
122．．．雜質區
130．．．記憶體電晶體
131．．．半導體層
141．．．邊緣
600．．．基板
601．．．半導體層
602．．．第一絕緣膜
603．．．浮動閘極
604．．．第二絕緣膜
605．．．控制閘極
606．．．雜質區
607．．．雜質區
800．．．半導體裝置
810．．．高頻電路
820．．．供電電路
830．．．重設電路
840．．．時脈產生電路
850．．．資料解調變電路
860．．．資料調變電路
870．．．控制電路
880．．．記憶體電路
890．．．天線
910．．．碼擷取電路
920．．．碼判別電路
930．．．循環冗餘檢查判別電路
940．．．輸出單元電路
108a．．．雜質區
108b．．．雜質區
109a．．．雜質區
109b．．．雜質區
2111．．．外殼
2112．．．顯示部
2113．．．透鏡
2114．．．操作鍵
2115．．．快門開關按鈕
2116．．．記憶體
2121．．．外殼
2122．．．顯示部
2123．．．操作鍵
2125．．．記憶體
2130．．．主體
2131．．．顯示部
2132．．．記憶體部
2133．．．操作部
2134．．．耳機
2141．．．主體
2142．．．顯示部
2143．．．操作鍵
2144．．．記憶體部
3200．．．讀取器/寫入器
3210．．．顯示部
3220．．．產品
3230．．．半導體裝置
3240．．．讀取器/寫入器
3250．．．半導體裝置
3260．．．產品
圖1A及1B為非揮發性半導體記憶體裝置圖；圖2A及2B為非揮發性半導體記憶體裝置圖；圖3A至3F為非揮發性半導體記憶體裝置的製造方法圖；圖4A至4D為非揮發性半導體記憶體裝置的製造方法圖；圖5為比較例子的非揮發性半導體記憶體裝置圖；圖6A及6B為比較例子的非揮發性半導體記憶體裝置圖；圖7A及7B為非揮發性半導體記憶體裝置圖；圖8A至8C為非揮發性半導體記憶體裝置的使用圖；圖9A至9E為非揮發性半導體記憶體裝置的使用圖；圖10為非揮發性半導體記憶體裝置的重寫特性圖；及圖11為習知非揮發性半導體記憶體裝置圖。
101．．．第一半導體層
102．．．第二半導體層
104．．．浮動閘極
106．．．控制閘極
111．．．第一導電膜
112．．．第二導電膜
113．．．第三導電膜
120．．．記憶體電晶體

Claims (15)

  1. 一種非揮發性半導體記憶體裝置，包含：一第一半導體層，具有雜質區；一第二半導體層，具有一源極區和一汲極區；一第一絕緣膜，在該第一半導體層和該第二半導體層上；一浮動閘極，在該第一絕緣膜上，該浮動閘極與該第一半導體層和該第二半導體層重疊；一第二絕緣膜，在該浮動閘極上；一控制閘極，在該第二絕緣膜上，該控制閘極與該第一半導體層、該第二半導體層、和該浮動閘極重疊；以及一第一導電膜在該控制閘極上且電連接到該等雜質區，一第二導電膜在該控制閘極上且電連接到該源極區和該汲極區的其中之一；及一第三導電膜在該控制閘極上且電連接到該源極區和該汲極區的其中另一個，其中該第一導電膜與該第一半導體層完全重疊，其中該第二導電膜和該第三導電膜與該第二半導體層部分重疊，其中在該第一半導體層和該第二半導體層之間的區域中，該浮動閘極的寬度和該控制閘極的寬度在平行於該源極區至該汲極區之方向的方向中，比該源極區和該汲極區的間距寬。
  2. 一種非揮發性半導體記憶體裝置，包含：一第一半導體層，具有雜質區； 一第二半導體層，具有一源極區和一汲極區；一第一絕緣膜，在該第一半導體層和該第二半導體層上；一浮動閘極，在該第一絕緣膜上，該浮動閘極與該第一半導體層和該第二半導體層重疊；一第二絕緣膜，在該浮動閘極上；一控制閘極，在該第二絕緣膜上，該控制閘極與該第一半導體層、該第二半導體層、和該浮動閘極重疊；以及一第一導電膜在該控制閘極上且電連接到該等雜質區，一第二導電膜在該控制閘極上且電連接到該源極區和該汲極區的其中之一；及一第三導電膜在該控制閘極上且電連接到該源極區和該汲極區的其中另一個，其中該第一導電膜與該第一半導體層完全重疊，以及其中該第二導電膜和該第三導電膜與該第二半導體層部分重疊。
  3. 根據申請專利範圍第1或2項之非揮發性半導體記憶體裝置，其中以插入在其間的該控制閘極將該等雜質區分開設置在該第一半導體層的兩區，及該第一導電膜電連接到彼此分開設置之該等雜質區二者。
  4. 根據申請專利範圍第1或2項之非揮發性半導體記憶體裝置，其中將相同電位施加到該第二導電膜、該第三導電膜、及該控制閘極。
  5. 根據申請專利範圍第1或2項之非揮發性半導體記憶體裝置，其中將該浮動閘極的一邊緣設置在該第一半 導體層上方。
  6. 根據申請專利範圍第1或2項之非揮發性半導體記憶體裝置，其中該控制閘極被設置成以插入在其間的該第二絕緣膜覆蓋該浮動閘極。
  7. 根據申請專利範圍第1或2項之非揮發性半導體記憶體裝置，其中該浮動閘極是矽、鎢、鉭、鈦、鉬、氮化鎢、氮化鉭、氮化鈦、及氮化鉬的任一個。
  8. 根據申請專利範圍第1或2項之非揮發性半導體記憶體裝置，其中將該第一半導體層和該第二半導體層設置在一玻璃基板上。
  9. 根據申請專利範圍第1或2項之非揮發性半導體記憶體裝置，其中該第一半導體層被用於寫入操作和拭除操作，而該第二半導體層被用於讀取操作。
  10. 一種半導體裝置，包含：一第一半導體層，包含雜質區；一第二半導體層，包含一第一區、一第二區、一第三區、一第四區和一第五區；一第一絕緣膜，在該第一半導體層和該第二半導體層上；一浮動閘極，在該第一絕緣膜上，該浮動閘極與該第一半導體層和該第二半導體層重疊；一第二絕緣膜，在該浮動閘極上；一控制閘極，在該第二絕緣膜上，該控制閘極與該第一半導體層、該第二半導體層、和該浮動閘極重疊， 一第一導電膜，在該控制閘極上，該第一導電膜電連接到該等雜質區；一第二導電膜，在該控制閘極上，該第二導電膜電連接到該第四區；及一第三導電膜，在該控制閘極上，該第三導電膜電連接到該第五區，其中該浮動閘極與該第一區重疊，其中該第一區係插入在該第二區和該第三區之間，其中該第二區係插入在該第一區和該第四區之間，其中該第三區係插入在該第一區和該第五區之間，其中該第二區、該第三區、該第四區和該第五區各包含雜質元素，其中該第二區和該第三區之雜質濃度係低於該第四區和該第五區之雜質濃度，其中該第一導電膜與該第一半導體層完全重疊，及其中該第二導電膜和該第三導電膜與該第二半導體層部分重疊。
  11. 一種半導體裝置，包含：一第一半導體層，包含雜質區；一第二半導體層，包含一第一區、一第二區、一第三區、一第四區和一第五區；一第一絕緣膜，在該第一半導體層和該第二半導體層上；一浮動閘極，在該第一絕緣膜上，該浮動閘極與該第 一半導體層和該第二半導體層重疊；一第二絕緣膜，在該浮動閘極上；一控制閘極，在該第二絕緣膜上，該控制閘極與該第一半導體層、該第二半導體層、和該浮動閘極重疊，一第一導電膜，在該控制閘極上，該第一導電膜電連接到該等雜質區；一第二導電膜，在該控制閘極上，該第二導電膜電連接到該第四區；及一第三導電膜，在該控制閘極上，該第三導電膜電連接到該第五區，其中該浮動閘極與該第一區重疊，其中該第一區係插入在該第二區和該第三區之間，其中該第二區係插入在該第一區和該第四區之間，其中該第三區係插入在該第一區和該第五區之間，其中該第二區、該第三區、該第四區和該第五區各包含雜質元素，其中該第二區和該第三區之雜質濃度係低於該第四區和該第五區之雜質濃度，其中在該第一半導體層和該第二半導體層之間的區域中，該浮動閘極的寬度和該控制閘極的寬度在平行於該第四區至該第五區之方向的方向中，比該第二區和該第三區的間距大，其中該第一導電膜與該第一半導體層完全重疊，及其中該第二導電膜和該第三導電膜與該第二半導體層 部分重疊。
  12. 根據申請專利範圍第10或11項之半導體裝置，其中將該浮動閘極的一邊緣設置在該第一半導體層上方。
  13. 根據申請專利範圍第10或11項之半導體裝置，其中該控制閘極被設置成以插入在其間的該第二絕緣膜覆蓋該浮動閘極。
  14. 根據申請專利範圍第13項之半導體裝置，其中該控制閘極與該第一區、該第二區、及該第三區重疊，且其中該浮動閘極不與該第二區、該第三區、該第四區或該第五區之任一區重疊。
  15. 根據申請專利範圍第10或11項之半導體裝置，其中該第一半導體層被用於寫入操作和拭除操作，而該第二半導體層被用於讀取操作。
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