CN102027589A - 非易失性半导体存储器装置及其制造方法 - Google Patents

非易失性半导体存储器装置及其制造方法 Download PDF

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Abstract

目的是即使在写入和擦除重复进行的情况下抑制读取错误。此外，另一个目的是降低写入电压和擦除电压同时抑制存储晶体管的面积增加。在衬底上提供的用于写入操作和擦除操作的第一半导体层和用于读取操作的第二半导体层上，提供浮栅和控制栅且绝缘膜介于其间；使用该第一半导体层进行电子到浮栅的注入和从浮栅的释放；并且使用该第二半导体层进行读取。

Description

非易失性半导体存储器装置及其制造方法
技术领域
本发明涉及非易失性半导体存储器装置(特别地，EEPROM(电可擦除和可编程只读存储器)或闪存)及其制造方法。
背景技术
非易失性半导体存储器装置(也称为非易失性存储器)用作例如数码相机、便携式音频播放器和蜂窝电话等各种产品的记录介质。非易失性半导体存储器装置的研究和开发已经在积极地进行以满足市场的各种需求，例如，进一步地产品尺寸的减小、记录容量的增加、记录和读取的响应速度的增加和功耗的减小。
作为满足前面提到的市场需求的方式中的一个，近年来，所谓的SOI(绝缘体上硅)类型的非易失性存储器已经在积极开发，其中的元件使用在绝缘膜上提供的硅(Si)来形成。
下列方法及其类似的已知用于在SOI非易失性存储器中形成SOI衬底：其中氧分子通过离子注入从硅晶体表面注入并且然后在高温下进行氧化，由此氧化硅的绝缘膜在硅晶体中形成的方法；以及其中准备两个硅晶圆，用于通过离子注入而分离的部分在硅晶圆中的一个中形成，两个硅晶圆互相接合，并且然后分离硅晶圆中的一个的方法。
另一方面，为了实现成本降低，已经提出其中在玻璃衬底或塑料衬底上提供存储晶体管的结构(例如，专利文件1)。
在常规的存储晶体管中，用硅形成的岛状半导体层601，第一绝缘膜602(也称为隧道绝缘膜)、浮栅603(FG)、第二绝缘膜604和控制栅605(CG)堆叠在衬底600上，并且浮栅603电绝缘(浮置)。此外，源线(SL)电连接到杂质区606和607中的一个，这些杂质区起作为源极或漏极的作用并且在半导体层601中提供，并且位线(BL)电连接到杂质区606和607中的另一个(见图11)。
此外，在使用浮栅的非易失性存储器中，数据根据在浮栅603中积累的电荷量来存储。浮栅603电绝缘；从而，电压通过使用控制栅605间接地施加在半导体层601和浮栅603之间，由此操作存储晶体管。
当电子在浮栅603中积累时，与电子没有积累的状态相比，已经施加到控制栅605的电压较不太可能施加在半导体层601和浮栅603之间；因此，存储晶体管的阈值明显沿正方向偏移。即，通过用存储晶体管的阈值的变化检测积累在浮栅603中的电荷量，存储在存储晶体管中的数据可以被读出。
这里，如果半导体层601的杂质区606和607具有相同的电势，浮栅603的电势VFG和存储晶体管的阈值的变化ΔVtm可以由下列公式表示。
[公式(1)]
V FG = C 2 C 1 + C 2 ( V CG - ΔVtm )
[公式(2)]
ΔVtm = Q FG C 2
在公式(1)和(2)中，VCG是控制栅605的电势；C1，半导体层601和浮栅603之间的电容；C2，浮栅603和控制栅605之间的电容；和QFG，在浮栅603中的电荷量。注意在公式(1)中的C2/(C1+C2)一般称为耦合比。当耦合比增加时，施加在半导体层601和浮栅603之间的电压与施加到控制栅605的电压的比率增加。
当数据将写入存储晶体管时，正极性的高电压通过F-N(Fowler-Nordheim)隧穿电流或热电子而施加到控制栅605使得电压间接地施加在半导体层601和浮栅603之间，由此电子注入浮栅603。在另一方面，当数据从存储器擦除时，负极性的高电压通过F-N(Fowler-Nordheim)隧穿电流或类似的施加到控制栅605使得电压间接地施加到半导体层601和浮栅603之间，由此电子从浮栅603释放。从而，电压可以通过增加耦合比高效地施加在半导体层601和浮栅603之间，使得写入电压和擦除电压可以降低。
[引文列表]
[专利文件1]日本公布的专利申请号2006-013534
发明内容
在存储晶体管中，当写入和擦除重复进行时，与浮栅的电子交换通过隧道绝缘膜重复进行。因此，由于半导体层和隧道绝缘膜之间的界面态密度的增加、隧道绝缘膜和浮栅之间的界面态密度的增加、向隧道绝缘膜的电荷注入、陷阱的产生等等，隧道绝缘膜发生退化并且产生存储晶体管的特性退化。例如，通过重复进行写入和擦除，存在例如代表ON特性的互导(gm)的器件参数减小并且出现读取错误的可能性。
鉴于前面提到的问题，本发明的实施例的目的是即使在写入和擦除重复进行的情况下抑制读取错误。此外，本发明的实施例的另一个目的是降低写入电压和擦除电压同时抑制存储晶体管的面积增加。
在本发明的一个实施例中，在衬底上提供的用于写入操作和擦除操作的第一半导体层和用于读取操作的第二半导体层上，提供浮栅和控制栅且绝缘膜介于其间；使用该第一半导体层进行电子到浮栅的注入和从浮栅的释放；并且使用该第二半导体层进行读取。
本发明的一个实施例提供非易失性半导体存储器装置，其包括：具有杂质区的第一半导体层；具有源区和漏区的第二半导体层；在第一半导体层和第二半导体层上提供的第一绝缘膜；在该第一绝缘膜上提供并且与第一半导体层和第二半导体层重叠的浮栅；在浮栅上提供的第二绝缘膜；在该第二绝缘膜上提供并且与第一半导体层、第二半导体层和浮栅重叠的控制栅；电连接到在第一半导体层中提供的杂质区的第一导电膜；电连接到在第二半导体层中提供的源区和漏区中的一个的第二导电膜；以及电连接到源区和漏区中的另一个的第三导电膜。
此外，本发明的一个实施例可以具有一种结构：其中杂质区在第一半导体层的两个区域(其中控制栅介于其之间)中分开提供，并且第一导电膜电连接到彼此分开提供的这两个杂质区。
在本发明的一个实施例中，第一半导体层是用于写入操作和擦除操作的半导体层并且第二半导体层是用于读取操作的半导体层。
用于写入操作和擦除操作的半导体层(第一半导体层)是其中通过隧道绝缘膜(第一绝缘膜)与浮栅进行电子交换(电子注入到浮栅，和电子从浮栅释放)的半导体层。
用于读取操作的半导体层(第二半导体层)是用于检测积累在浮栅中的电荷量的半导体层，具体地，是具有源区、漏区和沟道区用于读出作为阈值的变化量的在浮栅中的电荷量并且包括晶体管的半导体层。另外，优选地是，当进行写入操作和擦除操作时操作非易失性半导体存储器装置使得电子交换不在第二半导体层和浮栅之间进行。
此外，本发明的一个实施例具有一种结构：其中控制施加到第二导电膜、第三导电膜和控制栅的电势使得当进行写入操作和擦除操作时F-N隧穿电流不在第二半导体层和浮栅之间产生。优选地，本发明的实施例具有一种结构：其中当进行写入操作和擦除操作时施加相同的电势到第二导电膜、第三导电膜和控制栅。即，本发明的一个实施例具有其中施加相同的电势到第二半导体层和控制栅的结构。
本发明的一个实施例包括以下步骤：在衬底上形成第一半导体层和第二半导体层；在第一半导体层和第二半导体层上形成第一绝缘膜；在第一绝缘膜上形成浮栅以与第一半导体层和第二半导体层重叠；在浮栅上形成第二绝缘膜；形成控制栅以与第一半导体层、第二半导体层和浮栅重叠；使用控制栅作为掩模添加杂质元素到第一半导体层和第二半导体层以在第一半导体层中形成杂质区并且在第二半导体层中形成源区和漏区；以及形成电连接到杂质区的第一导电膜、电连接到源区和漏区中的一个的第二导电膜和电连接到源区和漏区中的另一个的第三导电膜。
根据本发明的一个实施例，通过提供用于写入操作和擦除操作的半导体层和用于读取操作的半导体层中的每个，即使在写入和擦除重复进行的情况下，可以抑制读取错误。另外，根据本发明的一个实施例，当写入操作和擦除操作进行时，用于读取操作的半导体层起控制栅的作用，使得耦合比增加，由此写入电压和擦除电压可以降低同时控制存储晶体管面积的增加。
附图说明
图1A和1B图示非易失性半导体存储器装置；
图2A和2B图示非易失性半导体存储器装置；
图3A至3F图示用于制造非易失性半导体存储器装置的方法；
图4A至4D图示用于制造非易失性半导体存储器装置的方法；
图5图示比较示例的非易失性半导体存储器装置；
图6A和6B图示比较示例的非易失性半导体存储器装置；
图7A和7B图示非易失性半导体存储器装置；
图8A至8C图示非易失性半导体存储器装置的用途；
图9A至9E图示非易失性半导体存储器装置的用途；
图10图示非易失性半导体存储器装置的重写特性；以及
图11图示常规非易失性半导体存储器装置。
具体实施方式
本发明的实施例将参照图描述。然而，本发明不限制于下列说明，并且对于其的模式和细节的各种改变和修改对于本领域内技术人员将是明显的，除非这样的改变和修改偏离本发明的精神和范围。因此，本发明不应该解释为限于在下文描述的实施例中的描述的内容。注意在本发明的描述中，在一些情况中相同的部分用相同的标号指示。
(实施例1)
该实施例参照附图描述非易失性半导体存储器装置的示例。注意图1A图示构成非易失性半导体存储器装置的组成部分的存储晶体管的顶视图，并且图1B图示在图1A中的存储晶体管的等效电路图。此外，图2A对应于沿图1A中的线A1-B1获取的横截面，并且图2B对应于沿图1A中的线C1-D1获取的横截面。
在该实施例中图示的非易失性半导体存储器装置包括在衬底100上提供的存储晶体管120，其通过在存储晶体管120上进行写入、擦除或读取数据的操作而起存储器的作用。
存储晶体管120包括在衬底100上提供的第一半导体层101和第二半导体层102、在第一半导体层101和第二半导体层102上方提供的浮栅104(其中第一绝缘膜103介于其之间)和在浮栅104上方提供的控制栅106(其中第二绝缘膜105介于其之间)。此外，第一导电膜111电连接到第一半导体层101，并且第二导电膜112和第三导电膜113电连接到第二半导体层102。
当在存储晶体管120上进行写入操作和擦除操作(电子注入到浮栅104和从其释放)时使用第一半导体层101。当从存储晶体管120进行读取操作时使用第二半导体层102。
提供浮栅104以与第一半导体层102和第二半导体层102的一部分重叠，并且电绝缘(浮置)。
提供控制栅106以与第一半导体层101、第二半导体层102和浮栅104重叠。另外，控制栅起字线的作用。注意，在图1A和1B中，提供控制栅106以与第一半导体层101和第二半导体层102的一部分重叠，并且与整个浮栅104重叠；然而，该结构不限于此，并且控制栅106可提供以与浮栅104的一部分重叠。
提供第一导电膜111以电连接到在第一半导体层101中提供的杂质区。在图1A和1B以及2A和2B中，示出一种结构：其中在第一半导体层101中间隔开的两个杂质区108a和108b(其中控制栅106介于其之间)电连接到第一导电膜111。如在图1A和1B中示出的，通过电连接第一导电膜111和在第一半导体层101中间隔开的两个杂质区，第一导电膜111的电势可以容易地传送到第一半导体层101。第一导电膜111起重写线的作用，当在存储器上进行写入操作时，第一导电膜111向浮栅供应电子并且当进行擦除操作时其从浮栅释放电子。
此外，如在图1A和1B中图示的，通过提供第一导电膜111以与第一半导体层101重叠，存储晶体管的面积可减小。然而，该结构不限于此。
第二导电膜112和第三导电膜113分别电连接到在第二半导体层102中间隔开的杂质区。在图1A和1B以及图2A和2B中，在第二半导体层102中间隔开的杂质区(其中控制栅106介于其之间)中的一个(杂质区109a)电连接到第二导电膜112并且另一个(杂质区109b)电连接到第三导电膜113。注意杂质区109a和109b各自起源区或漏区的作用。另外，第二导电膜112和第三导电膜113中的一个起源线的作用，并且另一个起位线的作用。其他存储晶体管或选择晶体管可提供在源线和第二半导体层102之间或在位线和第二半导体层102之间。
在该实施例中，为一个存储晶体管120提供多个半导体层(这里，两个半导体层)。使用半导体层中的一个(图1A和1B中的第一半导体层101)进行写入操作和擦除操作(电子注入到浮栅104和从其释放)，并且使用另一个半导体层(图1A和1B中的第二半导体层102)进行读取操作。在该情况下，当进行写入操作和擦除操作时，电子通过位于第一半导体层101和浮栅104之间的第一绝缘膜103(隧道绝缘膜)注入和释放；从而，位于第二半导体层102和浮栅104之间的第一绝缘膜103的退化可以抑制。因此，即使在写入操作和擦除操作重复进行的情况下，与第一绝缘膜103的退化关联的读取错误可以抑制。
此外，在该实施例中图示的存储晶体管可提供为使得浮栅104的边缘在图1A中的C1-D1方向上放置在第一半导体层101上(使得浮栅104不与第一半导体层101的边缘141重叠)(参见图7A和7B)。
电场可集中在用于写入操作或擦除操作的第一半导体层101的边缘141中并且当进行写入操作和擦除操作时边缘141可短路。因此，如在图7A和7B中图示的，通过将浮栅104的边缘放置在第一半导体层101上，在第一半导体层101的边缘处短路的风险可以降低，并且良率可以提高。
在另一方面，关于第二半导体层102，浮栅104优选地提供以与第二半导体层102的两个边缘重叠。第二半导体层102用于读取；从而，由于在第二半导体层102的边缘处的电场集中引起的短路较不可能发生。此外，通过提供浮栅104以与第二半导体层102的边缘重叠，寄生晶体管的形成可以被控制并且可以优选地进行写入状态和擦除状态之间的区分。
然后，描述在该实施例中图示的存储晶体管的操作方法(写入操作、擦除操作或读取操作)。注意在进行将在下列说明中图示的写入操作、擦除操作或读取操作中使用的电压是示例，并且不限于此。要使用的电压可由实践者视情况选择。
当进行写入操作时，例如，+6V的电压施加到控制栅106；-6V的电压施加到第一导电膜111；+6V的电压施加到第二导电膜112；并且+6V的电压施加到第三导电膜113。在该情况下，F-N隧穿电流在第一半导体层101和浮栅104之间产生，由此电子通过放置在第一半导体层101上的第一绝缘膜103注入浮栅104。
当进行擦除操作时，例如，-7V的电压施加到控制栅106；+7V的电压施加到第一导电膜111；-7V的电压施加到第二导电膜112；并且-7V的电压施加到第三导电膜113。在该情况下，F-N隧穿电流在第一半导体层101和浮栅104之间产生，由此电子通过放置在第一半导体层101上的第一绝缘膜103从浮栅104释放。
当进行读取操作时，+3V的电压施加到控制栅106；0V的电压施加到第一导电膜111；0V的电压施加到第二导电膜112；并且+1.5V的电压施加到第三导电膜113。在该情况下，如果存储晶体管处于写入状态，其中存储晶体管的阈值高于施加到控制栅106的电压，存储晶体管关断，并且如果存储晶体管处于其中存储晶体管的阈值低的擦除状态中，存储晶体管导通并且记录为存储晶体管的阈值的数据可以读出。
注意当进行写入操作和擦除操作时，施加相同的电势到第二导电膜112、第三导电膜113和控制栅106使得用于读取的第二半导体层102具有与控制栅106的相同的电势。在该情况下，电子注入到浮栅104和从浮栅104释放通过位于第一半导体层101和浮栅104之间的第一绝缘膜103选择性地进行，由此放置在第二半导体层102和浮栅104之间的第一绝缘膜103的退化可以抑制。
当进行写入操作和擦除操作时，通过将用于读取的第二半导体层102设置为与控制栅106的相同的电势，用于读取的第二半导体层102仅当进行写入操作和擦除操作时可以起控制栅的作用。因此，在上文的公式(1)中的C2的电容可以增加并且耦合比可以增加。
耦合比的增加将使用下文的公式具体描述。
当进行写入操作和擦除操作的第一半导体层101的电势设置为0时，并且在用于读取的第二半导体层102中的源区(这里，杂质区109a)和漏区(这里，杂质区109b)的电势设置为相同时，浮栅104的电势VFG由下列公式表示。
[公式(3)]
V FG = C 2 · V CG + C 12 · V SD + Q FG C 11 + C 12 + C 2
在公式(3)中，VCG指示控制栅106的电势；VSD是用于读取的第二半导体层102的电势，其中源区(杂质区109a)和漏区(杂质区109b)的电势设置成相同的；C11是用于写入和擦除的第一半导体层101和浮栅104之间的电容；C12是用于读取的第二半导体层102和浮栅104之间的电容；C2是浮栅104和控制栅106之间的电容；以及QFG是在浮栅104中的电荷的量。在此时，在公式(3)中，当VSD(用于读取的第二半导体层102的电势)设置为与VCG(控制栅106的电势)相同时，VFG(浮栅104的电势)由下列公式表示。
[公式(4)]
V FG = C 2 + C 12 C 11 + C 12 + C 2 ( V CG + Q FG C 2 + C 12 )
在公式(4)中，耦合比是(C2+C12)/(C11+C12+C2)。
这里，包括两个半导体层的存储晶体管120(参见图1A和1B以及图2A和2B)与仅包括一个半导体层的存储晶体管130(参见图5以及6A和6B)比较。注意图5是仅包括半导体层131的存储晶体管130的顶视图；图6A对应于沿在图5中的线A2-B2获取的横截面；并且图6B是沿在图5中的线C2-D2获取的横截面。另外，写入操作、擦除操作和读取操作在图5以及图6A和图6B中图示的半导体层131中进行。
在浮栅104的面积在图1A和1B以及图2A和2B中图示的存储晶体管120中和在图5以及图6A和图6B中图示的存储晶体管130中相同的情况下，耦合比是(C2+C12)/(C11+C12+C2)，因为在图1A和1B以及图2A和2B中的存储晶体管120中增加电容C12。当比较存储晶体管120和存储晶体管130的耦合比时，得到(C2+C12)/(C11+C12+C2)＞C2/(C1+C2)，即，存储晶体管120的耦合比高于存储晶体管130的耦合比。
此外，在第二半导体层102和浮栅104之间的第一绝缘膜103形成为比第二绝缘膜105薄；从而，每单位面积的电容C12可以增加并且耦合比可以高效地增加。因此，在提供图1A和1B以及图2A和2B中图示的存储晶体管120和图5以及图6A和6B中图示的存储晶体管130使得其耦合比相同的情况下，浮栅104和控制栅106互相重叠的面积可以减小，因为浮栅104和控制栅106之间的电容C2在存储晶体管120中可以是小的。
因此，即使当提供如在图1A和1B以及图2A和2B中图示的第一半导体层101和第二半导体层102时，由存储晶体管占据的面积与常规结构相比可以近似相同或减小，因为浮栅104的面积可以减小。
注意作为在上文描述的存储晶体管的操作方法中的优选示例，图示一种示例，其中在写入操作和擦除操作中施加相同的电势到第二导电膜112、第三导电膜113和控制栅106；然而，该实施例不限于此。如果施加一电势(采用该电势，F-N隧穿电流不在第二半导体层102和浮栅104之间产生)，则在写入操作和擦除操作中施加到第二导电膜112、第三导电膜113和控制栅106的电势不必相同。例如，当第一绝缘膜103的膜厚度是10nm时，可在第二半导体层102和控制栅106之间施加电势使得第二半导体层102和浮栅104之间的电场是6MV/cm或更小。
如描述的，通过控制施加到第二导电膜112、第三导电膜113和控制栅106的电势使得在写入操作和擦除操作中F-N隧穿电流不在第二半导体层102和浮栅104之间产生，可以控制放置在第二半导体层102和浮栅104之间的第一绝缘膜103的退化。
注意在该实施例中图示的存储晶体管可以与该说明书的其他实施例结合实现。
(实施例2)
该实施例参照图描述用于制造构成在上文的实施例中描述的非易失性半导体存储器装置的组成部分的存储晶体管的方法的示例。注意图3A至3F对应于沿在图1A中的线A1-B1获取的横截面，并且图4A至4D对应于沿在图1A中的线C1至D1获取的横截面。
首先，第一半导体层101和第二半导体层102在衬底100上形成，其每个具有岛状(参见图3A和4A)。
例如玻璃衬底、石英衬底、陶瓷衬底、塑料衬底或类似衬底的具有绝缘表面的衬底可以用作衬底100。此外，用一层或多层形成的绝缘膜可在衬底100的表面上提供并且第一半导体层101和第二半导体层102可在该绝缘膜上形成。
用一层或多层形成的绝缘膜使用例如氧化硅、氮化硅、氧氮化硅(SiOxNy，x＞y)、氮氧化硅(SiNxOy)(x＞y)或类似的等绝缘材料形成。对于用于形成绝缘膜的方法没有特别的限制，并且可以使用CVD方法、溅射方法或类似方法。在衬底100上的绝缘膜的提供可以减小衬底100的粗糙度的影响并且防止衬底100中的杂质扩散进入绝缘膜上形成的元件。
第一半导体层101和第二半导体层102使用主要包含硅(Si)的材料(例如，Si、SixGe1-x等)通过CVD方法、溅射方法或类似方法形成。注意第一半导体层101和第二半导体层102可以是非晶半导体、微晶半导体、多晶半导体和单晶半导体中的任何一个，并且结晶态可以根据目的适当地选择。在形成具有根据目的的结晶态的半导体膜之后，多个岛状半导体层可以通过选择性地蚀刻半导体膜形成。另外，第一半导体层101不限于半导体，并且可以是导电膜。
例如，在衬底100上形成具有30nm至200nm膜厚的非晶半导体膜(其中绝缘膜介于其之间)并且使该非晶半导体膜结晶后，第一半导体层101和第二半导体层102通过选择性蚀刻形成。
作为半导体膜的结晶方法，可以使用激光结晶方法、使用快速热退火(RTA)或退火炉的热结晶方法、使用用于促进结晶的金属元素的热结晶方法、结合这些方法的方法或类似方法。
备选地，第一半导体层101和第二半导体层102可以是使用SOI衬底的单晶半导体(例如，单晶硅)。
单晶半导体层可以采用下列方式形成：氧分子通过离子注入从硅晶体表面注入，并且然后进行在高温下的氧化，由此氧化硅的绝缘膜在硅晶体中形成。备选地，单晶半导体层可以采用下列方式形成：准备两个硅晶圆；用于通过离子注入来分离的部分在硅晶圆中的一个中形成；两个硅晶圆互相接合；并且分离硅晶圆中的一个。
然后，在第一半导体层101和第二半导体层102上形成第一绝缘膜103之后，浮栅104在第一绝缘膜103上形成(参见图3B和4B)。注意浮栅104的边缘可提供在第一半导体层101上方。
至少包括氧的绝缘膜形成为第一绝缘膜103。例如，第一绝缘膜103用氧化硅、氧氮化硅、氮氧化硅、氧化铝(AlxOy)、氧化钽(TaOx)或类似的形成。另外，可以使用例如氧化铪(HfOx)等具有高介电常数的材料。第一绝缘膜103可以通过CVD方法、溅射方法或类似方法形成。此外，氧化膜可通过在氧气氛中对半导体层进行等离子体处理在半导体层的表面上形成。
例如，具有从1nm至20nm(含1nm和20nm)(优选地从7nm至10nm，含7nm和10nm)的膜厚的氧化硅膜或氧氮化硅膜形成作为第一绝缘膜103。
在氧氮化硅膜形成作为第一绝缘膜103的情况下，第一绝缘膜103可以通过等离子体CVD方法使用硅烷(SiH4)气体和一氧化二氮(N2O)气体作为源气体形成。在此时形成氧氮化硅膜的条件的示例在下文示出。
源气体的气体质量流比(gas mass flow ratio)设置到例如SiH4∶N2O＝1∶800(sccm)。在该说明书中气体质量流比指供应给成膜腔的SiH4气体和N2O气体之间的气体质量流率的比(sccm)。高频功率设置到以60MHz频率的150W，成膜温度(衬底温度)设置到400℃，在处理腔中的压强设置到40Pa，并且电极间隔设置到28mm。
在第一绝缘膜103形成之后，第一绝缘膜103可经受等离子体氧化。等离子体氧化使用例如由微波(典型地，2.45GHz)等由高频波激发并且具有1×1011cm-3或更大电子密度和1.5eV或更小的等离子体电子温度的等离子体进行。具体地，优选使用具有1×1011cm-3至1×1013cm-3(含1×1011cm-3和1×1013cm-3)的电子密度和0.5eV至1.5eV(含0.5eV和1.5eV)的等离子体电子温度的等离子体。此外，对第一绝缘膜103进行的等离子体氧化时间优选地是60秒或更长。例如，等离子体处理在氧气氛中对半导体层进行；氧氮化硅膜通过等离子体CVD方法形成；并且等离子体处理在氧气氛中再次进行，由此可以形成第一绝缘膜103。
浮栅104可以使用从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等中选择的元素或包含这些元素中的任一个作为它的主要成分的合金或化合物材料、采用单层结构或堆叠结构形成。另外，可以使用通过将这些元素氮化获得的金属氮化物膜。此外，浮栅104可使用由掺杂有例如磷或类似的杂质元素的多晶硅代表的半导体材料形成。浮栅104可通过使用这些材料通过CVD方法、溅射方法或类似方法来形成具有1nm至200nm的厚度的膜并且将膜图案化为期望形状而形成。
随后，使用浮栅104作为掩模，杂质元素添加到第一半导体层101和第二半导体层102，由此形成杂质区121和122(参见图3C)。
在用于读取的第二半导体层102中形成的杂质区122起晶体管的LDD(轻掺杂漏极)的作用。作为杂质元素，使用给予n型导电性的杂质元素或给予p型导电性的杂质元素。作为给予n型导电性的杂质元素，可以使用磷(P)、砷(As)等。作为给予p型导电性的杂质元素，可以使用硼(B)、铝(Al)、镓(Ga)等。这里，添加磷(P)作为杂质元素。
这里，具有比稍后要形成的杂质区108a和108b低的杂质浓度的杂质区121在第一半导体层101中形成，并且具有比稍后要形成的杂质区109a和109b低的杂质浓度的杂质区122在第二半导体层102中形成；然而，杂质区121和122不是必须形成的。当不形成杂质区122时，存储晶体管可能具有提供有偏置控制栅的结构；从而，防止存储器的过度擦除，并且在擦除状态的存储晶体管可以保持在常关断状态。如在该实施例中描述的，通过形成杂质区122作为LDD区，可以提高存储晶体管对热电子的电阻性(resistance)和ON特性。
然后，在形成第二绝缘膜105以覆盖浮栅104后，控制栅106在第二绝缘膜105上形成(参见图3D和图4C)。
作为第二绝缘膜105，例如氧化硅、氮化硅、氧氮化硅或氮氧化硅等包含氧或氮的绝缘膜可以通过CVD方法、溅射方法、涂覆方法或类似方法形成。第二绝缘膜105的膜厚优选地是10nm至100nm(含10nm和100nm)，并且更优选地20nm至50nm(含20nm和50nm)。
控制栅106可以使用从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等中选择的元素或包含这些元素中的任一个作为它的主要成分的合金或化合物材料、采用单层结构或堆叠结构形成。另外，可以使用通过将这些元素氮化获得的金属氮化物膜。此外，控制栅106可通过使用由掺杂有例如磷或类似的杂质元素的多晶硅代表的半导体材料通过CVD方法、溅射方法或类似方法形成膜并且将膜图案化为期望形状而形成。控制栅106可以使用这些材料通过CVD方法、溅射方法或类似方法形成以具有100nm至400nm的厚度。
另外，如在图3D和图4C中图示的，通过形成控制栅106以覆盖浮栅104的侧面，在浮栅104的侧面和控制栅106的侧面处产生电容并且写入电压可以降低。
此外，浮栅104的底面用第一绝缘膜103覆盖，并且其的顶和侧面用第二绝缘膜105覆盖。从而，在浮栅104中积累的电荷可以容易地保留，并且存储器的保留特性可以提高。在例如玻璃衬底等具有低热阻的衬底用作衬底100的情况下，仅可以使用约600℃或更低的热处理；因此，在保留特性方面优选使用具有更简单的元件结构的包围浮栅104的更小数量的绝缘膜。
接着，使用控制栅106作为掩模添加杂质元素到第一半导体层101和第二半导体层102，由此形成杂质区108a和108b，以及杂质区109a和109b，其每个充当源极或漏极(参见图3E)。
作为杂质元素，使用给予n型导电性的杂质元素或给予p型导电性的杂质元素。作为给予n型导电性的杂质元素，可以使用磷(P)、砷(As)等。作为给予p型导电性的杂质元素，可以使用硼(B)、铝(Al)、镓(Ga)等。这里，添加磷(P)作为杂质元素。此时，形成杂质区108a和108b以及杂质区109a和109b以具有比杂质区121和122高的杂质浓度。
然后，在形成第三绝缘膜107以覆盖控制栅106后，第一导电膜111、第二导电膜112和第三导电膜113在第三绝缘膜107上形成(参见图3F和图4D)。
第三绝缘膜107可以使用例如氧化硅、氮化硅、氧氮化硅或氮氧化硅等包含氧或氮的绝缘膜；例如DLC(类金刚石)等包含碳的膜；由例如环氧树脂、聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯或丙烯酸等有机材料形成的膜；或用例如硅氧烷树脂等硅氧烷材料构成的膜、通过CVD方法、溅射方法、涂覆方法或类似方法形成。
注意硅氧烷材料是具有Si-O-Si键的材料。硅氧烷具有由硅(Si)和氧(O)键形成的骨架。作为取代基，使用至少包含氢(例如烷基团或芳香族碳氢化合物)的有机基团。备选地，氟基团可用作取代基。此外备选地，至少包含氢和氟基团的有机基团也可用作取代基。通过使用包含有机材料或硅氧烷材料的膜形成第三绝缘膜107，可以降低由于半导体膜，栅电极等引起的不平坦性。注意，由于湿气容易吸附进入并且穿过包含有机材料或硅氧烷材料的膜，包含无机材料的膜优选地在半导体膜、栅极绝缘膜和栅电极等和包含有机材料或硅氧烷材料的膜之间形成。对于包含无机材料的膜，包含氮化硅、氮氧化硅的膜等由于它对湿气的高阻挡效果是特别优选的。
第一导电膜111电连接到第一半导体层101的杂质区108a和108b，第二导电膜112电连接到第二半导体层102的杂质区109a；第三导电膜113电连接到第二半导体层102的杂质区109b。具体地，蚀刻第一绝缘膜103、第二绝缘膜105和第三绝缘膜107以形成开口部，并且导电膜和半导体层通过该开口部电连接。
第一至第三导电膜113至115可以使用从铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)和钕(Nd)、碳(C)和硅(Si)选择的元素或包含这些元素中的任一个作为它的主要成分的合金或化合物材料通过CVD方法、溅射方法或类似方法形成。第一导电膜111至第三导电膜113可采用相同工艺用相同的材料形成，或单独地形成。
在该实施例中，在第一导电膜111用作通过开口部与第一半导体层101接触并且在假设写入和擦除使用F-N隧穿电流进行的条件下起重写线作用的导电膜的情况；然而，可提供作为单独布线的导电膜。
根据上文的步骤，可以制造提供有存储晶体管的非易失性半导体存储器装置。
在该实施例中图示的存储晶体管的结构只是示例，并且可以采用各种已知的结构。例如，多个LDD区可在半导体层中形成，并且控制栅的侧面可提供有侧壁。此外，可应用多栅结构(具有包括至少两个互相串联的沟道形成区的半导体膜和至少两个用于分别施加电场到沟道形成区的栅电极的结构)或双栅结构(其中半导体层夹在上和下栅电极之间的结构)。
在该实施例中描述的非易失性存储器中，通过分别提供用于写入操作和擦除操作的半导体层和用于读取操作的半导体层，即使当写入操作和擦除操作重复进行时可以抑制读取错误。
注意在该实施例中图示的存储晶体管可以与该说明书的其他实施例结合实现。
(实施例3)
参照图，该实施例描述提供有在上文实施例中描述的非易失性半导体存储器装置并且其中数据可以无接触地输入和输出的半导体器件的应用示例。其中数据可以无接触地输入和输出的半导体器件根据它的使用模式也称为RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签或无线芯片。
半导体器件800具有无接触传送数据的功能，并且包括高频电路810、电源电路820、复位电路830、时钟发生电路840、数据解调电路850、数据调制电路860、控制另一个电路的控制电路870、存储电路880和天线890(图8A)。该高频电路810接收来自天线890的信号并且输出信号(用天线890从数据调制电路860接收)。该电源电路820从接收的信号产生电源电势。该复位电路830产生复位信号。该时钟发生电路840基于从天线890接收的信号输入生成各种时钟信号。该数据解调电路850解调接收的信号并且输出该解调的信号到控制电路870。该数据调制电路860调制从控制电路870接收的信号。作为控制电路870，提供例如代码提取电路910、代码判断电路920、CRC判断电路930和输出单元电路940。要注意到代码提取电路910提取包括在发送到控制电路870的指令中的多个代码中的每个。代码判断电路920通过比较提取代码与对应于基准的代码判断指令的内容。CRC判断电路930基于判断的代码检测是否存在传输错误或类似的。
接着，描述上文描述的半导体器件的操作的示例。首先，无线电信号通过天线890接收。该无线电信号经由高频电路810传送到电源电路820，并且产生高的电源电势(在下文中称为VDD)。该VDD供应给包括在半导体器件800中的每个电路。经由高频电路810传送到数据解调电路850的信号被解调(在下文中该信号称为解调信号)。此外，已经经由高频电路810经过复位电路830和时钟发生电路840的信号和解调信号传送到控制电路870。传送到控制电路870的信号由代码提取电路910、代码判断电路920、CRC判断电路930等分析。然后，基于分析的信号，输出存储在存储电路880中的半导体器件中的信息。半导体器件的输出信息经过输出单元电路940并且被编码。此外，半导体器件800的编码信息经过数据调制电路860并且由天线890传送。注意在包括在半导体器件800中的多个电路中低的电源电势(在下文中称为VSS)是共有的，并且GND可以用作VSS。在半导体器件800中，在上文的实施例中描述的非易失性半导体存储器装置可以应用于存储电路880。
当信号从读出器/写入器传送到半导体器件800并且从半导体器件800传送的信号采用该方式由读出器/写入器接收时，可以读取在半导体器件中的数据。
此外，半导体器件800可以是其中不包括电源(电池)并且电源电压通过使用电磁波供应到电路的一个器件。半导体器件800还可是其中包括电源(电池)并且电源电压通过使用电源或电磁波和电源两者供应到每个电路的一个器件。
接着，描述能够无接触地输入和输出数据的半导体器件的用途的示例。包括显示部分3210的便携式终端的侧面提供有读出器/写入器3200。产品3220的侧面提供有半导体器件3230(参见图8B)。当将读出器/写入器3200拿到包括在产品3220中的半导体器件3230附近时，显示部分3210显示关于产品的信息，例如它的材料、它的产地、每个生产步骤的检查结果、分配处理的历史，以及进一步的产品的说明等。此外，当产品3260由输送带输送时，产品3260可以通过使用读出器/写入器3240和半导体器件3250(产品3260提供有该半导体器件3250)检查(参见图8C)。当半导体器件在系统中采用该方式使用时，信息可以容易地获得，并且获得更高的性能和更高的附加值。
此外，在该实施例中描述的非易失性半导体存储器装置可以在各种领域中包括存储器的电子器件中使用。例如，本发明的非易失性半导体存储器装置应用的电子器件可是例如摄像机、数码相机等拍摄装置、护目镜型显示器(头戴式显示器)、导航系统、声音重放装置(汽车音频装置、音频部件或类似的)、计算机、游戏机、便携式信息终端(移动计算机、便携式电话、便携式游戏机、电子书或类似的)，包括记录介质的图像重放装置(具体地，播放例如DVD(数字通用光盘)等记录介质并且具有可以显示图像的显示器的装置)或类似的。这些电子器件的具体示例在图9A至9E中示出。
图9A和9B示出数码相机。图9B是图9A的背面视图。该数码相机包括外壳2111、显示部分2112、镜头2113、控制键2114、快门释放按钮2115等。此外，该数码相机包括可抽取非易失性存储器2116，使用数码相机拍照的数据存储在其中。在该实施例中描述的非易失性半导体存储器装置可以应用于该存储器2116。
图9C示出便携式电话，其是便携式终端的代表示例。该便携式电话包括外壳2121、显示部2122、操作键2123等。此外，该便携式电话包括可抽取非易失性存储器2125。例如该便携式电话的电话号码等数据、图像、音乐数据等可以存储在存储器2125中并且重放。在该实施例中描述的非易失性半导体存储器装置可以应用于该存储器2125。
此外，图9D示出数字播放器，其是音频装置的代表示例。在图9D中示出的数字播放器包括主体2130、显示部2131、存储部2132、操作部2133、耳机2134等。注意头戴式耳机或无线耳机可以代替耳机2134使用。在该实施例中描述的非易失性半导体存储器装置可以作存储部2132用。例如，当使用具有20至200千兆字节(GB)存储容量的NAND型非易失性存储器并且操作操作部2133时，图像和声音(音乐)可以存储和重现。注意当在显示部2131中的黑色背景上显示白色符号时，可以抑制功耗。这在便携式音频装置中是特别有效的。注意在存储部2132中提供的非易失性半导体存储器装置可以是可抽取的。
此外，图9E示出电子书(也称为电子纸)。该电子书包括主体2141、显示部2142、操作键2143和存储部2144。调制解调器可嵌入主体2141，或可采用其中信息可以无线传送和接收的结构。使用本发明形成的非易失性半导体存储器装置可以作存储部2144用。例如，可以使用具有20至200千兆字节(GB)存储容量的NAND型非易失性存储器。另外，当操作操作键2143时，图像或声音(音乐)可以记录并且重现。注意在存储部2144中提供的非易失性半导体存储器装置可以是可抽取的。
从而，在上文的实施例中描述的非易失性半导体存储器装置具有非常广范围的应用，并且可以在各种领域中包括存储部的电子器件中使用。
[示例1]
在该示例中，描述在上文的实施例中图示的非易失性半导体存储器装置的重写特性。
首先，作为将要在该示例中描述的非易失性半导体存储器，制造在衬底100上提供有两个半导体层的存储晶体管(其的结构在图1A和1B以及2A和2B中图示)。
具体地，玻璃衬底用作衬底100。具有50nm厚度的氮氧化硅(SiNxOy，x＞y＞0)膜和具有100nm厚度的氧氮化硅(SiOxNy，x＞y＞0)膜通过CVD方法在玻璃衬底上顺序形成。
第一半导体层101和第二半导体层102(其的每个具有岛状)用多晶硅膜形成。该多晶硅膜采用下列方式形成。首先，具有66nm厚度的非晶硅膜使用甲硅烷作为源气体通过CVD方法形成。然后，热处理在500℃进行一个小时并在550℃进行四个小时，由此氢从非晶硅膜中释放。接着，该非晶硅膜用YVO4激光器的二次谐波(532nm的波长)束照射，由此结晶以形成多晶硅膜。作为YVO4激光器，使用泵浦连续波激光的半导体激光器(LD)。然后，该多晶硅膜通过蚀刻处理成期望的形状，由此形成第一半导体层101和第二半导体层102(参见图3A和图4A)。
然后，为了形成第一绝缘膜103，首先在第一半导体层101和第二半导体层102上进行高密度等离子体氧化。然后，具有9nm厚度的氧氮化硅膜使用甲硅烷(SiH4)气体和一氧化二氮(N2O)气体作为源气体通过等离子体CVD设备形成。源气体的气体质量流比是SiH4∶N2O＝1∶800，并且等离子体激发在下列条件下进行：高频功率是150W(60MHz的频率)；成膜温度(衬底温度)，400℃；在处理腔中的压强，40Pa；和电极间隔，28mm。在氧氮化硅膜形成后，再次进行高密度等离子体氧化。通过上文的步骤，形成第一绝缘膜103。接着，具有30nm厚度的钨膜通过溅射设备在第一绝缘膜103上形成。该钨膜通过蚀刻处理成预定形状，由此形成要成为浮栅104的导电膜。然后，磷(P)通过等离子体掺杂设备添加到第一半导体层101和第二半导体层102，由此形成杂质区121和122。作为源气体，使用用氢稀释的PH3(参见图3B和3C以及图4A至4D)。
接着，第二绝缘膜105形成以覆盖浮栅104。这里，具有50nm厚度的氧氮化硅膜通过等离子体CVD设备形成。具有30nm厚度的氮化钽膜和具有370nm厚度的钨膜通过溅射设备在第二绝缘膜105上堆叠。这些堆叠的膜被蚀刻以形成控制栅106。然后，使用控制栅106作为掩模通过等离子体掺杂设备将磷添加到第一半导体层101和第二半导体层102。作为源气体，使用用氢稀释的PH3。通过上文的步骤，杂质区108a和108b以及杂质区109a和109b分别在第一半导体层101和第二半导体层102中形成(参见图3D和3E以及图4C)。
然后，具有50nm厚度的氧化硅膜、具有100nm厚度的氧氮化硅膜和具有600nm厚度的氧化硅膜堆叠作为第三绝缘膜107以覆盖控制栅106。在氧化硅膜形成之后，在氮气氛中在550℃进行热处理，由此激活已经添加到杂质区108a、108b、109a、109b、121和122的磷。然后，开口在绝缘膜103、105和107的堆叠中形成，并且具有多层结构(其包括具有60nm厚度的钛膜、具有40nm厚度的氮化钛膜、具有500nm厚度的纯铝膜和具有100nm厚度的钛膜)的导电膜通过溅射设备形成。该堆叠膜通过蚀刻处理成期望的形状，由此形成导电膜111至113。通过上文的步骤，制造该示例的存储单元(参见图3F和图4D)。
此外，作为用于比较的常规示例，如在图5以及图6A和6B中图示的，形成在衬底100上提供有一个半导体层的存储晶体管。注意浮栅104、控制栅106、第一绝缘膜103、第二绝缘膜105等使用相同的材料形成并且具有相同的膜厚。
随后，在图1A和1B以及图2A和2B中图示的结构中，在写入时，+6.0V、-6.0V、+6.0V和+6.0V的电压分别施加到控制栅106、第一导电膜111、第二导电膜112和第三导电膜113；然后，在擦除时，-7.0V、+7.0V、-7.0V和-7.0V分别施加到控制栅106、第一导电膜111、第二导电膜112和第三导电膜113，使得F-N隧穿电流在第一半导体层101和浮栅104之间产生，由此进行写入和擦除。
在另一方面，在图5以及图6A和6B中图示的结构(比较示例)中，在写入时，+7.0V、-7.0V和-7.0V的电压分别施加到控制栅106、第二导电膜112和第三导电膜113；然后，在擦除时，-8.3V、+8.3V和+8.3V分别施加到控制栅106、第二导电膜112和第三导电膜113，使得F-N隧穿电流在半导体层131和浮栅104之间产生，由此进行写入和擦除。
注意读取通过分别施加0V、0V和1V的电压到第一导电膜111、第二导电膜112和第三导电膜113进行。
图10图示在存储晶体管中互导(gm)关于在该示例的存储元件和比较示例的存储元件中的写入和擦除的次数的变化。
如在图10中图示的，在比较示例的结构(图5以及图6A和6B)中，互导(gm)在通过重复写入和擦除大约1×103次时和之后减小。在另一方面，在该示例的结构(参见图1A和1B以及图2A和2B)中，即使写入和擦除重复进行，互导(gm)不减小并且维持不变。因此，采用在图1A和1B以及图2A和2B中图示的结构的应用，可以控制互导(gm)的减小，并且即使写入和擦除重复进行，可以抑制记录数据的读取错误。
该申请基于在2008年5月16日向日本专利局提交的日本专利申请序列号2008-129961，其的全部内容通过引用结合于此。

Claims (18)

1.一种非易失性半导体存储器装置，其包括：
具有杂质区的第一半导体层；
具有源区和漏区的第二半导体层；
在所述第一半导体层和所述第二半导体层上的第一绝缘膜；
在所述第一绝缘膜上的浮栅，所述浮栅与所述第一半导体层和所述第二半导体层重叠；
在所述浮栅上的第二绝缘膜；
在所述第二绝缘膜上的控制栅，所述控制栅与所述第一半导体层、所述第二半导体层和所述浮栅重叠；以及
所述控制栅上电连接到所述杂质区的第一导电膜，所述控制栅上电连接到所述源区和所述漏区中的一个的第二导电膜；以及所述控制栅上电连接到所述源区和所述漏区中的另一个的第三导电膜。
2.如权利要求1所述的非易失性半导体存储器装置，其中所述杂质区在所述第一半导体层的两个区域中分开地提供且所述控制栅介于其之间，并且所述第一导电膜电连接到彼此分开提供的该两个杂质区。
3.如权利要求1所述的非易失性半导体存储器装置，其中所述浮栅的边缘可提供在所述第一半导体层上方。
4.如权利要求1所述的非易失性半导体存储器装置，其中提供所述控制栅以覆盖所述浮栅且所述第二绝缘膜介于其之间。
5.如权利要求1所述的非易失性半导体存储器装置，其中所述浮栅是硅、钨、钽、钛、钼、氮化钨、氮化钽、氮化钛和氮化钼中的任一个。
6.如权利要求1所述的非易失性半导体存储器装置，其中所述第一半导体层和所述第二半导体层在玻璃衬底上提供。
7.如权利要求1所述的非易失性半导体存储器装置，其中所述第一半导体层用于写入操作和擦除操作，并且所述第二半导体层用于读取操作。
8.如权利要求1所述的非易失性半导体存储器装置，其中相同的电势施加到所述第二导电膜、所述第三导电膜和所述控制栅。
9.一种非易失性半导体存储器装置，其包括：
具有杂质区的第一半导体层；
具有源区和漏区的第二半导体层；
在所述第一半导体层和所述第二半导体层上的第一绝缘膜；
在所述第一绝缘膜上的浮栅，所述浮栅与所述第一半导体层和所述第二半导体层重叠；
在所述浮栅上的第二绝缘膜；
在所述第二绝缘膜上的控制栅，所述控制栅与所述第一半导体层、所述第二半导体层和所述浮栅重叠；以及
所述控制栅上电连接到所述杂质区的第一导电膜，所述控制栅上电连接到所述源区和所述漏区中的一个的第二导电膜；以及所述控制栅上电连接到所述源区和所述漏区中的另一个的第三导电膜，
其中所述第一导电膜与所述第一半导体膜完全重叠，以及
其中所述第二导电膜和所述第三导电膜与所述第二半导体膜部分重叠。
10.如权利要求9所述的非易失性半导体存储器装置，其中所述杂质区在所述第一半导体层的两个区域中分开地提供且所述控制栅介于其之间，并且所述第一导电膜电连接到彼此分开提供的该两个杂质区。
11.如权利要求9所述的非易失性半导体存储器装置，其中所述浮栅的边缘可提供在所述第一半导体层上方。
12.如权利要求9所述的非易失性半导体存储器装置，其中所述控制栅提供以覆盖所述浮栅且所述第二绝缘膜介于其之间。
13.如权利要求9所述的非易失性半导体存储器装置，其中所述浮栅是硅、钨、钽、钛、钼、氮化钨、氮化钽、氮化钛和氮化钼中的任一个。
14.如权利要求9所述的非易失性半导体存储器装置，其中所述第一半导体层和所述第二半导体层在玻璃衬底上提供。
15.如权利要求9所述的非易失性半导体存储器装置，其中所述第一半导体层用于写入操作和擦除操作，并且所述第二半导体层用于读取操作。
16.如权利要求9所述的非易失性半导体存储器装置，其中相同的电势施加到所述第二导电膜、所述第三导电膜和所述控制栅。
17.一种用于制造非易失性半导体存储器装置的方法，包括以下步骤：
在衬底上形成第一半导体层和第二半导体层；
在所述第一半导体层和所述第二半导体层上形成第一绝缘膜；
在所述第一绝缘膜上形成浮栅以与所述第一半导体层和所述第二半导体层重叠；
在所述浮栅上形成第二绝缘膜；
形成控制栅以与所述第一半导体层、所述第二半导体层和所述浮栅重叠；
使用所述控制栅作为掩模添加杂质元素到所述第一半导体层和所述第二半导体层以在所述第一半导体层中形成杂质区并且在所述第二半导体层中形成源区和漏区；以及
形成电连接到所述杂质区的第一导电膜、电连接到所述源区和所述漏区中的一个的第二导电膜和电连接到所述源区和所述漏区中的另一个的第三导电膜。
18.如权利要求17所述的用于制造非易失性半导体存储器装置的方法，其中所述浮栅的边缘提供在所述第一半导体层上方。
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