TWI466232B - 半導體結構與基於該半導體結構之裝置的處理方法 - Google Patents

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Description

半導體結構與基於該半導體結構之裝置的處理方法
本文所說明之實施例一般係有關於半導體裝置和半導體裝置之製造方法。
在裝置技術中，特別是矽大型積體電路逐漸被使用來對未來之先進的資訊社會提供支持。積體電路可由個別的半導體裝置，諸如電晶體等所組成，其可依據各種的技術來予以製成。例如，高性能半導體裝置可使用微影法來予以製造。在微影法的製程中，掩模圖案經由光而被轉印至半導體裝置基板上之光敏光阻材料上。隨後，使用諸如化學處理之技術，將轉印圖案刻入在光阻之下方的材料中(例如，藉由去除基板上不位於光阻的下方之材料)。
隨著半導體裝置之特徵已變得更小、更先進，與微影術相關之所使用的圖案化技術已在其生產諸如溝槽等之細微界定之特徵的能力方面受到限制。因此，為了提昇現有半導體裝置製造技術以產生為高性能裝置所要求之更小的特徵之能力，可使用諸如雙圖案化、色調反轉圖案化等之圖案化技術。然而，於某些情況下，此等圖案化方案在準確地重建所想要之特徵集上無效。此外，此等圖案化方案可能容易發生龜裂、分層和/或其他製造上的缺點。因此，宜實施生產具有不同之大小尺寸的特徵而有製造上之缺點最小可能性的半導體裝置之技術。
本發明提供經由改進之色調反轉微影技術來製造半導體裝置之方法。在各種實施例中，半導體裝置製造可以用類似於習知非色調反轉微影法之方式，使用光阻材料作為掩模以蝕刻半導體裝置結構之一或更多個層來予以實施。可進行蝕刻直到其停止在形成於第一電介質層之金屬層之頂部為止，之後，選擇性金屬生長膜或金屬/有機膜可藉由無電沉積、外延生長、化學氣相沉積(CVD)、物理氣相沉積(PVD)或原子層沉積(ALD)及/或其他技術來予以沉積。如果出現沉積材料之任何過載(overburden)，其即可藉由化學機械研磨(CMP)或回蝕來予以去除。隨後，所沉積之材料可被使用作為硬式掩模，其實質上與原始光阻圖案之反轉者相同，藉此，可依據所想要之色調反轉圖案來蝕刻形成於金屬層的下方之第二電介質層。除此之外，提供半導體裝置產品，其展現使用於依據本文之各種不同的實施例之裝置製造的結構。
依據一個實施例，一種半導體裝置之製造方法包含生產基板之動作；形成一半導體結構於基板上，該結構具有位於基板上之下電介質層、位於下電介質層上之金屬層、位於金屬層上之上電介質層、位於上電介質層上之平坦化層和位於平坦化層上之光阻材料層；依據掩模圖案而使光阻材料顯影；依據掩模圖案而蝕刻平坦化層和上電介質層；在蝕刻平坦化層和上電介質層後，立即去除光阻材料和平坦化層；在蝕刻上電介質層後，塗施選擇性金屬生長膜或金屬/有機膜至該金屬層之個別的露出部分，藉以獲得反轉的掩模圖案；以及依據反轉的掩模圖案，蝕刻至少該金屬層和該下電介質層。
在一例中，可在蝕刻金屬層和下電介質層之前，去除上電介質層。在另一例中，選擇性金屬生長膜可經由無電電鍍、外延生長、化學氣相沉積(CVD)、物理氣相沉積(PVD)或原子層沉積(ALD)塗施。上電介質層可具有例如介於約10 nm與約100 nm之間的厚度。額外地或替代地，金屬層可具有例如介於約5 nm與約20 nm之間的厚度。選擇性金屬生長膜可由可包含，惟不限於Co、Ni、Cu、Fe、Ru、Rh、Pd、Ag、Os、Ir、Sn、Pb、Pt和/或Au之群組中的至少其中一元素所構成。又，選擇性金屬生長膜可由可包含(但不限於)V、Cr、Mn、Mo、Tc、W、Rc、In、Ti、Zn、Si、Ge和B之至少其中一元素所構成。在又一例中，可進行諸如在蝕刻金屬層和下電介質層後，去除選擇性金屬生長膜和金屬層之另一處理；使蝕刻下電介質層後去除之一或更多部分金屬化；以及在金屬化後，形成蓋層於下電介質層上。
依據一個實施例，一種半導體裝置之製造方法包含生產基板之動作；形成一半導體結構於基板上，該結構具有位於基板上之下電介質層、位於下電介質層上之金屬層、位於金屬層上之上電介質層、位於上電介質層上之平坦化層和位於平坦化層上之光阻材料層；依據掩模圖案而使光阻材料顯影；依據掩模圖案而蝕刻平坦化層和上電介質層；在蝕刻平坦化層和上電介質層後，立即去除光阻材料和平坦化層；在蝕刻上電介質層後，沉積金屬或有機膜於上電介質層和金屬層之個別的露出部分上；去除金屬或有機膜之位於上電介質層的其中之一或更多個部分上之個別的部分，藉以獲得由金屬或有機膜所構成之反轉的掩模圖案；以及依據反轉的掩模圖案而蝕刻至少金屬層和下電介質層。
在一例中，可在蝕刻金屬層和下電介質層之前，去除上電介質層。在另一例中，金屬或有機膜可經由無電電鍍、外延生長、化學氣相沉積(CVD)、物理氣相沉積(PVD)或原子層沉積(ALD)塗施。上電介質層可具有例如介於約10 nm與約100 nm之間的厚度。額外地或替代地，金屬層可具有例如介於約5 nm與約20 nm之間的厚度。在一例中，金屬或有機膜可由可包含(但不限於)W、Cu、Ti、TiN、Ru、Ta、TaN、Co、Ni和/或Si、與此等材料之其中之一或更多者相結合之碳或與此等材料之其中之一或更多者相結合之合金構成。在另一例子中，金屬或有機膜可為由非晶碳構成之有機膜。在某些例子中，金屬或有機膜可具有例如介於約10 nm與約300 nm之間的厚度。在另一例中，金屬或有機膜之沉積可藉由於蝕刻上電介質層後，沉積金屬或有機膜之初始層於上電介質層和金屬層之個別的露出層上，以及沉積金屬或有機膜之主要層於金屬或有機膜之初始層上來達成。在此一例中，初始膜層可由例如Ti、TiN、Ta或TaN之至少其中一者所構成，並可呈現例如介於約1 nm與約10 nm之間的厚度。在又一例中，可進行諸如在蝕刻金屬層和下電介質層後，立即去除金屬或有機膜以及金屬層之另一處理；使蝕刻下電介質層後去除之其中一或更多部分金屬化；以及在完成金屬化後，立即形成蓋層於下電介質層上。
依據又一實施例，一種半導體產品，包含基板以及形成在基板上之半導體區域。半導體區域可由以下構成：下電介質層，係形成於半導體區域中；金屬層，係沉積於下電介質層上；上電介質層，係形成於金屬層上；平坦化層，係形成於上電介質層上；以及光阻材料，係沉積於平坦化層上。光阻材料可組構成依據掩模圖案而被選擇性地去除。又，平坦化層和上電介質層組構成依據掩模圖案而蝕刻。此外，金屬層之一或更多個區域被組構成收容選自包含選擇性金屬生長膜、金屬膜和/或有機膜，藉此，該材料形成反轉的掩模圖案，以供蝕刻至少金屬層和下電介質層之用。
以下說明和附圖闡明本說明書之某些說明性態樣。惟，這些態樣僅指出本說明書之原理可運用的幾個不同方式。由以下參酌圖式所作揭露資訊之詳細說明，本說明書之其他優點和新穎特徵將可瞭然。
現在參考圖式說明所請求標的，其中，相同元件符號用來通篇標示相同元件。在以下說明中，為解釋，說明許多具體細節以提供對所請求標的之透徹了解。然而，顯然無這些具體細節，所請求標的仍可實施。在其他例子中，眾所周知之結構和裝置可以方塊圖來予以顯示，俾便說明所請求標的。此外，須知，為說明上簡明，本文提供之圖式所示特徵未在個別圖式及/或圖式間按比例顯示，且除非明確說明，否則，本文提供之圖式不擬傳達個別顯示特徵間之比例。
首先，參考第1圖，其顯示可用於半導體裝置製造之色調反轉圖案化程序。在一例中，色調反轉圖案化(或色調反轉光蝕刻)係可用來製造諸如電晶體、半導體基板上之配線結構等半導體裝置之光蝕刻程序。例如，第1圖所示圖案化程序可用來將半導體晶圓加工成一或更多個電晶體、積體電路(例如，分別包括一或更多個電晶體和/或其他特徵)等。在第1圖所示動作之前，可藉由使用濕式清洗和/或其他合適技術從晶圓表面除去污染物，準備半導體晶圓，用於微影法。額外地或替代地，晶圓可在進一步加工前，加熱和/或透過進一步的化學處理，去除晶圓表面上的水份。在這個階段，半導體晶圓可在有機平坦化層140下方包含140電電介質150。替代地，在進一步處理前，此等層之一或兩者可被塗施於半導體晶圓。
在製備用於微影法之半導體晶圓時，光阻層或抗蝕劑130經由自旋塗施和/或其他適當技術而被塗施於晶圓表面。在塗施抗蝕劑130和從晶圓去除任何多餘的抗蝕劑130時，抗蝕劑130暴露於相當高強度之紫外線和/或其他光圖案，藉此，使化學顯影程序可依據光圖案，去除抗蝕劑130之個別部分。依據一實施例，經由顯影去除之抗蝕劑130可因抗蝕劑130的性質而異。例如，若抗蝕劑130為正光阻劑，抗蝕劑130即可溶於顯影期間塗施的化學劑，藉此，在顯影階段期間，在暴露於光圖案時去除。替代地，若抗蝕劑130為負光阻劑，抗蝕劑130即可一開始溶於顯影期間塗施的化學劑，並在在暴露於光圖案時，不溶於此種化學劑。
如第1圖中的圖102所示，於光阻曝光和顯影後，抗蝕劑圖案可留在半導體晶圓上。其次，如於第圖102中進一步顯示，可於圖案化之抗蝕劑130的上方塗施四氫化矽(SiTH)或工業參考材料(IRM)120之另一塗層。隨後，SiTH/IRM材料120可接著透過圖104所示之回蝕、CMP和/或其他方法來予以縮小，以使SiTH/IRM材料120和抗蝕劑130等高。接著，抗蝕劑130可如圖106所示地被去除，留下有機平坦化層140的上方之SiTH/IRM材料120成實質為用於抗蝕劑130之圖案之反轉圖案。依據SiTH/IRM材料120之圖案，可在有機平坦化層140和電介質150上進行蝕刻，以去除該等層之未受SiTH/IRM材料120保護的區域。最後，如圖110所示，SiTH/IRM材料120和有機平坦化層140可被去除，留下電介質150被蝕刻成由SiTH/IRM材料120和抗蝕劑130所產生之反轉圖案。
依據一實施例，可使用由第1圖所示之色調反轉圖案方案來形成溝槽和/或其他相當小的特徵於半導體晶圓和/或其他半導體裝置上。然而，就現實世界中半導體製造操作而言，經查，色調反轉微影法有許多缺點。作為第一例，若半導體裝置想要具有相當窄的間距之特徵以及相當寬的間距之特徵，習知色調反轉微影法即可能於某些情況下，在相當寬的間距之特徵中造成缺點。如第2圖中的圖202所示，諸如色調反轉之影像轉印技術係有關SiTH/IRM材料120和/或其他硬式掩模材料之塗施，此等材料可後續用來對下面的電介質150蝕刻。此外，在硬式掩模材料的塗施後，以類似於第1圖中的圖104所示之方式去除多餘的硬式掩模材料。
如於第2圖中所示，回蝕為一種可被用來去除過多硬式掩模材料之技術。如第2圖進一步顯示，回蝕後SiTH/IRM材料120和/或其他硬式掩模材料之存在以圖204顯示。然而，如圖204顯示，利用回蝕去除多餘的硬式掩模材料可能會導致對應寬間距特徵之區域中硬式掩模的完全去除，而造成抗蝕劑去除後的不精確蝕刻。特別是，圖204顯示，就窄的間距特徵，例如，具有相對較小抗蝕劑/間隙之臨界尺寸(CD)之特徵而言，回蝕可被用來獲得如區域210所示具有相當精確度之掩蔽區域。然而，就具有更大CD之特徵，像是區域220和230而言，在某些情況下，回蝕可能無法留下充份的硬式掩模材料來確保適當的蝕刻。例如，相對較大部分之硬式掩模材料已被去除之區域220可能僅產生邊際蝕刻結果，惟大致所有硬式掩模材料已經從所想要掩蔽區域之至少其中一部分中去除之區域230可能造成不佳的蝕刻和/或其他缺點。
作為習知色調反轉微影技術的第二例，在某些情況下，用於色調反轉之有機平坦化層在CMP被用來去除過多的硬式掩模材料時，呈現相當高程度的損壞脆弱性。因此，例如，如第3圖所示，若經由CMP來去除圖302所示之過多的SiTH/IRM材料120，有機平坦化層140對CMP程序中所使用之下壓力(downforce)的脆弱性即可能導致個別層間之脫層310、龜裂320和/或圖304所示之其他的類似損壞。
就習知色調反轉微影技術之第三例之缺點而言，在抗蝕劑130的去除後，抗蝕劑輪廓之不規則、層內覆蓋(例如，雙重曝光程序中的不規則等所造成)和/或其他因素對SiTH/IRM材料120和/或其他硬式掩模材料造成不利影響。舉例來說，第4圖顯示可能於圖案化期間發生之各種不同的光阻不規則及其造成的掩模缺點。特別是，第4圖中之圖402顯示雙重曝光後之一組可能抗蝕劑組態，且圖404顯示回蝕(或CMP及/或其他技術)和抗蝕劑去除後之SiTH/IRM遮蔽結果。
如第4圖中之組態412-414所示，無不規則之平直的抗蝕劑組態會同樣造成無缺陷之平直的掩模。然而，如第4圖中之其餘組態所示，在某些情況下，光阻可能在硬式掩模材料中造成不規則或缺陷。例如，組態422所示之錐形光阻可能在反轉前和/或後導致SiTH/IRM材料與CD相偏置。在第二例中，如組態432所示，在頂部呈平直，但在底部有底腳(footing)之光阻可能會導致SiTH/IRM掩模上下跳動、擺動、線緣粗糙不齊(LER)和/或其他缺陷。同樣地，在第三例中，組態442所示之具有底腳和覆蓋之光阻可能導致如組態444所示，更大程度的上下跳動、擺動、LER等。
依據一實施例，為了至少減輕如上所述習知色調反轉微影技術之缺點，在此說明用於增強型色調反轉圖案之技術。在一例中，本文所提供之改進的色調反轉方案可使用光阻層和有機平坦化層，此等層被塗施於由金屬層所隔開之兩個電介質層的堆疊。使用這種結構，能夠以類似於習知微影法(例如，非色調反轉)之方式，使用光阻作為掩模以進行蝕刻。該蝕刻可被組構成一旦到達第一電介質層下方之金屬層頂部即停止，在那時，金屬、金屬膜和/或有機膜可被沉積於經蝕刻之堆疊上。CMP、回蝕或其他程序可被用來去除沉積材料之任何過載，在那時，剩餘材料可被使用作為硬式掩模，以將色調反轉蝕刻成第二電介質層。依據各種不同的實施例，可依據以上而在色調反轉微影的製程中進行之個別動作係藉由第5至11圖來予以顯示出。
首先轉到第5圖中之圖500，經由色調反轉微影技術之半導體裝置製造所使用的堆疊可包含抗蝕劑130和有機平坦化層140，其可被塗施於由金屬層520所隔開之第一電介質510和第二電介質530。如同於圖500中所進一步顯示者，曝光和顯影程序可被用來形成抗蝕劑掩模圖案於抗蝕劑層130中。在一例中，有機平坦化層140可使用防反光材料來予以形成，以便防止過多的光阻在顯影期間因曝光期間之反射而被去除。
在曝光和顯影時，可如在第6圖之圖600所示，進行蝕刻以去除對應不受光阻130保護之有機材料平坦化層140和第一電介質510之材料。如圖500所進一步顯示者，這個階段之蝕刻可被組構成一旦到達金屬層520即停止。可使用一般於本技藝中眾所周知之任何蝕刻技術，像是濕式蝕刻、電漿蝕刻(例如，「乾式」蝕刻)等，以進行由圖600所示之蝕刻。
一旦如圖600所示完成有機材料平坦化層140和第一電介質510之蝕刻，抗蝕劑130和有機平坦化層140即可如第7圖中圖700所示者被去除。抗蝕劑130和有機平坦化層140之去除可以任何方式，像是經由灰化、化學剝離劑和/或其他類似物質的應用和/或任何其他技術來予以進行。
在抗蝕劑130和有機平坦化層140的去除時，掩模可以多種方式而被應用於用在色調反轉蝕刻之剩餘的半導體堆疊。於第8圖中圖800所示第一例中，一層選擇性金屬生長膜810可被塗施於已經因初始蝕刻(例如，第6圖中600所示)而露出之金屬層520之區域。替代地，於第9圖之圖902所示第二例中，一層金屬/有機膜910可被沉積於第一電介質510之表面和金屬層520之露出區域。在圖902所示的金屬/有機膜沉積之後，CMP、回蝕和/或其他適當技術可被用來去除第一電介質510的頂部上之過載，藉以產生圖904所示之金屬/有機膜910的袋狀部(pockets)。
依據一實施例，可以任何適當方式進行如第8圖中所示之選擇性金屬生長膜810的塗施和/或如第9圖所示之金屬/有機膜910的沉積。例如，金屬生長膜810和/或金屬膜生長可經由無電沉積或電鍍來予以進行，其為一或更多個材料薄層材料所藉由而被沉積到基板上之製程。一般而言，該製程係有關基板之浸漬於含有待沉積之材料的離子之電鍍或沉積槽中，這最終造成此等離子的部分沉澱於基板的表面上。須知，不像電鍍技術，無電沉積或電鍍並不需要外部施加之電場來協助離子沉積。在一例中，無電沉積或電鍍可為有選擇性的，例如，該沉積可被組構成僅發生於呈現適當電化學性質之區域上。例如，離子可主要被沉積在基板之個別部分上，而此等部分係由實質相同於待沉積之材料或對其有親和力之材料所構成。在另一例中，基板的一些部分可藉由催化劑來予以處理或活化以致使該等部分的沉積快速地發生。沉積前所施加之材料或催化劑一般在本技藝中被稱為「種子材料」或「種子層」，且活化區域上的沉積速率相對於非活化區域上之沉積速率的比值一般被稱為「電鍍程序選擇性」。於一例中，沉積速率可額外依活化區域之物理特徵，例如，尺寸、長寬比、露出表面之輪廓、待活化區域間之距離等而定。就無電電鍍或沉積之應用而言，可有利地提供厚度均勻之沉積，以展現高的選擇性，並確保所沉積之薄膜牢固地附著於基板上。
先於無電電鍍或沉積之各種的表面活化技術可如同本技藝所一般周知地被使用。例如，無電電鍍對積體電路製造的應用可包含鎳、鈷、鈀或銅對兩類型基板的其中之一的表面之沉積。第一類型基板表面包括一般由矽、鋁或鋁合金所形成之基板的導電區域。第二類型基板包括諸如二氧化矽或聚合物絕緣體之非導體。應用到這些基板之所報導的表面活化技術通常落於下面四類的其中之一：(1)藉由蒸鍍或濺射進行之催化劑膜沉積、(2)藉由電化學或化學表面改性進行之催化劑膜沉積、(3)來自膠體懸浮之催化劑膜沉積以及(4)藉由雷射或寬幅光譜照射進行之光子增強活化。
諸如鈀和鉑之第VIII族金屬可被使用做為無電沉積或電鍍方法中之催化表面活化劑。用於後續的無電沉積之鈀或鉑的催化劑膜可以很容易地藉由蒸鍍或濺射技術而被沉積。藉由這些技術所沉積之膜可透過眾所周知的微影技術，例如減少蝕刻或剝離法，來予以圖案化。藉由該方法，大特徵和/或小特徵之緻密圖案可相對地容易電鍍。
於另一例中，金屬生長膜和/或金屬/有機膜沉積可經由ALD來予以進行，而ALD為根據氣相化學製程的順序使用之薄膜沉積技術。依據一實施例，ALD反應可使用常常被稱為先驅物之二個化學品，此等先驅物可按順序方式而一次與一表面起反應，並可藉由重複使此等先驅物露出於生長表面，薄膜即可被沉積。於一例中，可藉由重複一系列的四個步驟來進行經由ALD之材料的生長：(1)第一先驅物之曝光；(2)反應室之清洗或抽真空，以去除未反應的先驅物和氣態反應副產品；(3)第二先驅物之曝光，或使第一先驅物之反應用的表面再活化之附加處理；以及(4)反應室之第二次清洗或抽真空。這些反應週期中的每一者都可添加給定量的材料於該表面，這可被稱為每一週期的生長。為了經由ALD來生長材料層，反應週期可依所想要之膜厚要求而被重複許多次。在ALD製程的開始之前，表面可例如藉由熱處理而被穩定到已知的受控狀態。由於ALD係由自行終止的反應所組成，所以ALD是一種表面控制程序，其中，除了先驅物、基板和溫度以外的程序參數有極小的影響或者根本沒有影響。這些性質致使經由ALD之膜生長能夠展現高度的一致性和均勻性。
更一般而言，須知，包含ALD之任何適當的CVD製程和/或任何其他適當的CVD製程可如本文所述般被使用來沉積金屬和/或有機膜。一般而言，CVD可指有關基板露出於一或更多個揮發性先驅物之任何製程，該先驅物可起反應和/或分解於基板表面上以產生所想要的沉積。替代地，金屬和/或有機膜的沉積可經由PVD製程來進行，藉由此製程，薄膜利用待沉積於半導體表面上之氣相形式之材料的冷凝而被沉積。按照定義，用於有關PVD之塗施方法可使用純物理程序，像是高溫真空蒸鍍、電漿濺射轟擊等。然而，須知，第8圖所示之金屬生長膜和/或第9圖所示之金屬/有機膜沉積可藉由任何適當的技術來予以實現，且以上例子僅被提供來作為非限制例子。又須知，除非明確說明，否則，後附加之申請專利範圍並不擬限於用來沉積材料至半導體表面，或以其他方式來塗施材料於此一表面的任何特定技術。
如以上參考第3圖所述，須知，於習知色調反轉微影的製程中使用CMP來剝離過載材料可能會造成脫層、龜裂和/或其他缺點。此等缺點例如由一般用於色調反轉製程中之圖案化之抗蝕劑130和有機平坦化層140之相對較低強度所造成。對照之下，用於第9圖之第一電介質510和金屬層520可選擇具有遠高於抗蝕劑130和有機平坦化層140之強度，俾可使用CMP和/或其他適當的製程來進行金屬/有機膜910之過載去除，而大幅減少龜裂、脫層和/或其他缺點。
在完成第8圖所示之選擇性金屬生長膜和/或第9圖所示之膜沉積時，可如第10圖中圖1002所示般繼續加工，其中，使用先前沉積之材料作為硬式掩模，對第一電介質層510(未顯示於第10圖中)、金屬層520和第二電介質層530進行蝕刻。雖然圖1002顯示使用金屬/有機膜910作為硬式掩模，惟須知，可使用選擇性金屬生長膜810和/或任一(或數個)其他適當的材料。依據一實施例中，可依據本技藝中一般眾所周知之任一(或數個)適當技術來進行第10圖所示之蝕刻。這些可以包含(但不限於)濕式蝕刻、乾式(例如，「電漿」)蝕刻等。
於替代例中，第一電介質層510的剩餘部分可在圖1002所示的蝕刻之前，藉由圖1004所示的濕式化學和/或其他方法來予以去除。可完成此動作以例如獲得用於改良之蝕刻的表面形態(topography)(例如，用於改良之反應離子刻蝕(RIE)製程容許度的表面形態)。
在完成第10圖所示之蝕刻時，可如第11圖中之圖1100所示者，結束半導體裝置之製造。如第11圖更特別地說明，在第二電介質530蝕刻後，可使用CMP、回蝕和/或其他適當的去除製程來去除選擇性金屬生長膜810、金屬/有機膜910和/或在第10圖所示之蝕刻期間用於掩蔽(masking)之其它材料，以及位於掩模材料之下方的金屬層520。其次，可使用金屬化製程，其中，金屬化材料1120被沉積入由第10圖所示的蝕刻所產生之第二電介質530中的其中一或更多個空隙內。第11圖所示之處理然後可藉由蓋層1110等之沉積於半導體裝置之表面上來予以結束。
其次，轉到第12至13圖，提供用以製造依據至少上述實施例之半導體裝置的技術。然而，須知，第12至13圖及以下所述之技術僅意圖用來作為能夠被使用於半導體裝置製造之非限制性例子。除非另外做明確地說明，否則，以下說明中所提供的技術不打算僅限於上述結構或任何其他特定的結構。
如上所述，本文所述之各種實施例提供最初利用蝕刻之半導體裝置製造用的技術，此蝕刻以類似於習知非色調反轉微影法所進行之方式，使用抗蝕劑層作為掩模。此蝕刻可被組構成停止於在電介質層下方之金屬層的頂部。其次，金屬或有機膜可藉由無電沉積、外延生長、CVD/PVD/ALD和/或任何其他適當的技術來予以沉積。此材料在電介質的頂部上之任何過載可藉由CMP或回蝕製程來予以去除，之後，剩餘的材料可被使用作為硬式掩模。此硬式掩模最終可被用來蝕刻電介質，以便獲得色調反轉圖案。
現在具體參考第12圖，以流程圖1200顯示用來經由色調反轉微影法進行半導體裝置之至少部分製造之方法例。如流程圖1200顯示，一半導體裝置製造方法例可包含於1202之初始微影法，隨後為於1204之第一電介質層蝕刻及於1206之濕式清洗。其次，選擇性金屬生長膜(例如，選擇性金屬生長膜810)可被塗施於1204之由於蝕刻所產生之第一電介質層下方之金屬層的露出部分。電介質層之任選濕式去除可隨後在1210，或者替代地，此方法可以持續到1212，其中，使用於1208被塗施而作為掩膜之選擇性金屬生長膜，以進行蝕刻。在完成於1212之蝕刻時，該方法可用於1216之濕式清洗和於1214和1216之金屬化來做為結束。
其次，轉到第13圖，其以第1圖中之流程圖300顯示用以經由色調反轉微影法進行半導體裝置之至少部分製造之第二方法例。如第1圖中之流程圖300顯示，半導體裝置製造例可包含初步微影法1302，其後接著為於1304之第一電介質層之蝕刻和於1306之濕式清洗。其次，可於1308發生金屬或有機膜(例如，金屬/有機膜910)之沉積，且多餘的膜可經由CMP或回蝕來予以去除。接著，可在1312進行電介質層之任選濕式去除，或者替代地，此方法可持續進至1314，使用於1308塗施作為掩模之金屬或有機膜，以進行蝕刻。在1314的蝕刻完成時，此方法可用於1316之濕式清洗和於1318之金屬化來做為結束。
再度參考第5至11圖，第一電介質層510、金屬層520和沉積材料(例如，選擇性金屬生長膜810和/或金屬/有機膜910)可利用能被選自多種候選材料的其中一或更多個材料。依據一實施例，第一電介質層510可為對金屬具有高選擇性之材料，諸如SiO2 、SiN、SiON、SiCOH等。替代地，第一電介質層可為可溶於濕式化學，諸如稀釋之氫氟酸(DHF)和高含氫之氮化矽(SiN)的組合。
依據另一實施例，如本文所述之選擇做為金屬層520之材料可依所用的沉積方法而定。例如，在選擇性生長情況下，可使用經由依據CVD、PVD、ALD和/或其他適當方法而沉積之諸如TiN或TaN之材料。在使用藉由CVD、PVD、ALD等而沉積之金屬情況下，可使用具有障壁性質之金屬(例如，Ti、TiN、Ta、TaN等)。
依據又一實施例，可依據所使用的沉積方法，選擇沉積材料(例如，選擇性生長或沉積膜)。例如，在選擇性生長情況下，主要金屬(例如，≧該組成之約80%)可從包含(但不限於)Co、Ni、Cu、Fe、Ru、Rh、Pd、Ag、Os、Ir、Sn、Pb、Pt和/或Au之候選金屬表中來予以選擇。此外，複合鍍層金屬(例如，≧該組成之約5%)可從包含(但不限於)V、Cr、Mn、Mo、Tc、W、Rc、In、Ti、Zn、Si、Ge和/或B之候選金屬表中來予以選擇。替代地，在金屬沉積情況下，供沉積之候選金屬可選自一組包含(但不限於)W、Cu、Ti、TiN、Ru、Ta、TaN、Co、Ni和/或Si之候選金屬，以及與此等材料之任一者相結合之碳或合金。依據一實施例，Ti、TiN、Ta、TaN可事先被沉積為第一層。在另一替代例中，於有機膜情況下，可使用非晶碳和/或任何其他適當之材料作為用於膜沉積之有機材料。
依據又一實施例，如用於第5至11圖所示的方法中之各個不同層可呈現被視為適用於所用的製造方法之個別厚度。因此，以下提供各種具體、非限制性的厚度例子，其可用於本文所提供之任一層(幾層)。然而，須知，可使用任何合適厚度於本文所提供之任一層(幾層)。又須知，除非另外具體說明，否則，本文所說明之實施例或所請求標的均不欲限於此等例子。於一例中，第一電介質層510可從約10奈米至約100奈米厚，且金屬層520可約5奈米到約20奈米厚。在另一例中，第8圖所示之選擇性金屬生長膜和/或第9圖所示之薄膜沉積可發生在一層或兩層。依據一實施例，初始層沉積材料(如需要的話)可以從約1奈米至10奈米厚，而第二層(例如，主要材料)從約10奈米到約300奈米厚。
以上說明包含所揭示發明之例子。當然，無法為說明所揭示之發明而道盡組件或方法之每一種可想而知的組合，惟熟習本技藝之普通技能之人士可能承認，許多進一步組合和所揭示之發明的排列可行。因此，所揭示之發明意圖涵蓋在後附的申請專利範圍之精神和範疇內的所有這些更改、修改和變化。而且，就詳細說明或申請專利範圍中所用之「含」、「包含」、「具有」、「有關」或其變化而言，正如「包括」在用來作為申請專利範圍中之過渡文字時，「包括」被解釋般，此等名詞以類似於「包括」一詞之方式被包含。
有關用於給定之任何數字或數值範圍，來自一範圍之數字或參數可與來自用於相同特徵之不同範圍之另一數字或參數組合，以產生一數值範圍。
除了操作例，或另有所指外，用於本說明書和申請專利範圍的所有數字、數值和/或成份量、反應條件等應被理解為在所有實例中均可用「約」一詞來修改。
又，雖然以上已說明某些實施例，惟須知，此等實施例僅舉例提出，且不擬限制所請求標的之範圍。事實上，本文所述新穎方法和裝置均可在不悖離以上說明之精神下實施。後附申請專利範圍和其均等概念均意圖涵蓋在本發明之範疇和精神內之此種形式或修改。
此外，須知，雖然為求簡明，以上個別提供的方法均以一系列動作來顯示和說明，惟此等方法不受動作順序限制，此乃因為，依據一或更多態樣，一些動作可依不同順序發生，且/或可與本文所示和所述之其他動作同時發生。例如，熟於本技藝人士當瞭解和知悉，一種方法可替代地以一系列相互關聯的狀態或事件，像是狀態圖來表示。而且，並非所有圖示動作均可能須實施依據一或更多個態樣的方法。
102．．．圖
104．．．圖
106．．．圖
110．．．圖
120．．．SiTH/IRM材料
130．．．抗蝕劑
140．．．有機平坦化層
150．．．電介質
202．．．圖
204．．．圖
210．．．區域
220．．．區域
230．．．區域
302．．．圖
304．．．圖
310．．．脫層
320．．．龜裂
402．．．圖
404．．．圖
412．．．組態
414．．．組態
422．．．組態
424．．．組態
432．．．組態
442．．．組態
444．．．組態
500‧‧‧圖
510‧‧‧第一電介質
520‧‧‧金屬層
530‧‧‧第二電介質
600‧‧‧圖
700‧‧‧圖
800‧‧‧圖
810‧‧‧選擇性金屬生長膜
902‧‧‧圖
904‧‧‧圖
910‧‧‧金屬/有機膜
1002‧‧‧圖
1004‧‧‧圖
1100‧‧‧圖
1110‧‧‧蓋層
1120‧‧‧金屬化材料
第1圖顯示依據本發明之一實施例，可被使用於半導體裝置製造之色調反轉圖案化製程。
第2至4圖顯示依據本發明之一實施例，可能因使用比較色調反轉微影方案而發生之個別缺陷。
第5至11圖顯示依據本發明之一實施例，可在有關改良之色調反轉微影的製程方面進行之半導體加工步驟之個別例子。
第12至13圖顯示依據本發明之一實施例，經由色調反轉微影法製造半導體裝置之個別方法例之流程圖。
130．．．抗蝕劑
140．．．有機平坦化層
500．．．圖
510．．．第一電介質
520．．．金屬層
530．．．第二電介質

Claims (19)

  1. 一種半導體裝置之製造方法，包括：形成一結構於基板上，該結構具有位於該基板上之下電介質層、位於該下電介質層上之金屬層、位於該金屬層上之上電介質層、位於該上電介質層上之平坦化層和位於該平坦化層上之光阻材料層；依據掩模圖案而使該光阻材料顯影；依據該掩模圖案而蝕刻該平坦化層和該上電介質層；在蝕刻該平坦化層和該上電介質層後，立即去除該光阻材料和該平坦化層；在蝕刻該上電介質層後，將選擇性金屬生長膜塗施於該金屬層之個別的露出部分，藉以獲得由該選擇性金屬生長膜所構成之反轉的掩模圖案；依據該反轉的掩模圖案而蝕刻至少該金屬層和該下電介質層，其中該上電介質層具有介於約10nm與約100nm之間的厚度；且其中該金屬層具有介於約5nm與約20nm之間的厚度。
  2. 如申請專利範圍第1項之方法，進一步包括在蝕刻該金屬層和該下電介質層之前，去除該上電介質層。
  3. 如申請專利範圍第1項之方法，其中，該塗施包括經由無電電鍍、外延生長、化學氣相沉積(CVD)、物理氣相沉積(PVD)或原子層沉積(ALD)的至少其中一者 來塗施該選擇性金屬生長膜。
  4. 如申請專利範圍第1項之方法，其中，該塗施包括塗施由選自包含Co、Ni、Cu、Fe、Ru、Rh、Pd、Ag、Os、Ir、Sn、Pb、Pt和Au之群組中之至少一元素所構成的選擇性金屬生長膜。
  5. 如申請專利範圍第1項之方法，其中，該塗施包括塗施包括至少一主要金屬和至少一複合鍍層金屬之選擇性金屬生長膜。
  6. 如申請專利範圍第5項之方法，其中，該至少一主要金屬係由選自包含Co、Ni、Cu、Fe、Ru、Rh、Pd、Ag、Os、Ir、Sn、Pb、Pt和Au之群組中之至少其中一元素所構成；且該至少一複合鍍層金屬係由選自包含V、Cr、Mn、Mo、Tc、W、Rc、In、Ti、Zn、Si、Ge和B之群組中之至少其中一元素所構成。
  7. 如申請專利範圍第1項之方法，進一步包括：在蝕刻該金屬層和該下電介質層後，去除該選擇性金屬生長膜和該金屬層；使該下電介質層之因蝕刻該下電介質層而被去除的一或更多部分金屬化；以及在完成該金屬化之後，立即形成蓋層於該下電介質層上。
  8. 一種半導體裝置之製造方法，包括：形成一結構於基板上，該結構具有位於該基板上之下 電介質層、位於該下電介質層上之金屬層、位於該金屬層上之上電介質層、位於該上電介質層上之平坦化層和位於該平坦化層上之光阻材料層；依據掩模圖案而使該光阻材料顯影；依據該掩模圖案而蝕刻該平坦化層和該上電介質層；在蝕刻該平坦化層和該上電介質層之後，立即去除該光阻材料和該平坦化層；在蝕刻該上電介質層後，沉積金屬或有機膜於該上電介質層和該金屬層之個別的露出部分上；去除該金屬或有機膜之位於該上電介質層之一或更多部分上之個別的部分，藉以獲得由該金屬或有機膜所構成之反轉的掩模圖案；依據該反轉的掩模圖案而蝕刻至少該金屬層和該下電介質層，其中該上電介質層具有介於約10nm與約100nm之間的厚度；且其中該金屬層具有介於約5nm與約20nm之間的厚度。
  9. 如申請專利範圍第8項之方法，進一步包括在蝕刻該金屬層和該下電介質層之前，去除該上電介質層。
  10. 如申請專利範圍第8項之方法，其中，該沉積包括經由無電電鍍、外延生長、化學氣相沉積(CVD)、物理氣相沉積(PVD)、或原子層沉積(ALD)的至少其中一者來沉積該金屬或有機膜。
  11. 如申請專利範圍第8項之方法，其中，該金屬或有機膜為：由選自包含W、Cu、Ti、TiN、Ru、Ta、TaN、Co、Ni和Si之群組中的至少其中一材料所構成之金屬膜；與選自包含W、Cu、Ti、TiN、Ru、Ta、TaN、Co、Ni和Si之群組中的材料相結合之碳；或與選自包含W、Cu、Ti、TiN、Ru、Ta、TaN、Co、Ni和Si之群組中的材料相結合之合金。
  12. 如申請專利範圍第8項之方法，其中，該金屬或有機膜為由非晶碳所構成之有機膜。
  13. 如申請專利範圍第8項之方法，其中，該金屬或有機膜具有介於約10nm與約300nm之間的厚度。
  14. 如申請專利範圍第8項之方法，該沉積包括：於蝕刻該上電介質層後，沉積金屬或有機膜之初始層於該上電介質層和該金屬層之個別的露出部分上；以及沉積金屬或有機膜之主要層於金屬或有機膜之該初始層上。
  15. 如申請專利範圍第14項之方法，其中，金屬或有機膜之該初始層由Ti、TiN、Ta或TaN的至少其中一者所構成。
  16. 如申請專利範圍第14項之方法，其中，金屬或有機膜之該初始層具有介於約1nm與約10nm之間的厚度。
  17. 如申請專利範圍第8項之方法，進一步包括：在蝕刻該金屬層和該下電介質層後，去除該金屬或有 機膜及該金屬層；使該下電介質層之因蝕刻該下電介質層而去除的一或更多個部分金屬化；以及在完成該金屬化之後，立即形成蓋層於該下電介質層上。
  18. 一種半導體裝置，包括：基板；以及層疊結構，係形成在該基板上，該層疊結構包括：下電介質層，係形成於半導體區域中；金屬層，係沉積於該下電介質層上；上電介質層，係形成於該金屬層上；平坦化層，係形成於該上電介質層上；以及光阻材料，係沉積於該平坦化層上；其中，該光阻材料係組構成依據掩模圖案而被選擇性地去除，該平坦化層和該上電介質層係組構成依據該掩模圖案而蝕刻，且該金屬層之一或更多個區域係組構成接收選自包含選擇性金屬生長膜、金屬膜和有機膜之群組中的至少其中一個材料，藉此，於該金屬層之該一或更多個區域處所接收到之材料形成反轉的掩模圖案，以供蝕刻至少該金屬層和該下電介質層之用，其中該上電介質層具有介於約10nm與約100nm之間的厚度；且其中該金屬層具有介於約5nm與約20nm之間的厚度。
  19. 一種半導體裝置之製造方法，包括：形成一結構於基板上，該結構具有位於該基板上之下電介質層、位於該下電介質層上之金屬層、位於該金屬層上之上電介質層、位於該上電介質層上之平坦化層和位於該平坦化層上之光阻材料層；依據掩模圖案而使該光阻材料顯影；依據該掩模圖案而蝕刻該平坦化層和該上電介質層；在蝕刻該平坦化層和該上電介質層後，立即去除該光阻材料和該平坦化層；在蝕刻該上電介質層後，將選擇性金屬生長膜塗施於該金屬層之個別的露出部分，藉以獲得由該選擇性金屬生長膜所構成之反轉的掩模圖案；依據該反轉的掩模圖案而蝕刻至少該金屬層和該下電介質層，其中，該塗施包括塗施包括至少一主要金屬和至少一複合鍍層金屬之選擇性金屬生長膜。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8497210B2 (en) 2010-10-04 2013-07-30 International Business Machines Corporation Shallow trench isolation chemical mechanical planarization
US8470711B2 (en) * 2010-11-23 2013-06-25 International Business Machines Corporation Tone inversion with partial underlayer etch for semiconductor device formation
TWI549234B (zh) * 2014-01-17 2016-09-11 矽品精密工業股份有限公司 用於接置半導體裝置之層結構及其製法
JP6495025B2 (ja) 2014-01-31 2019-04-03 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 真空統合ハードマスク処理および装置
US9385030B2 (en) * 2014-04-30 2016-07-05 Globalfoundries Inc. Spacer to prevent source-drain contact encroachment
US9384980B2 (en) 2014-07-01 2016-07-05 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US9754793B2 (en) 2015-06-12 2017-09-05 Toshiba Memory Corporation Method for manufacturing semiconductor device
JP6489951B2 (ja) * 2015-06-12 2019-03-27 東芝メモリ株式会社 半導体装置の製造方法
US9368350B1 (en) 2015-06-23 2016-06-14 International Business Machines Corporation Tone inverted directed self-assembly (DSA) fin patterning
US9705077B2 (en) 2015-08-31 2017-07-11 International Business Machines Corporation Spin torque MRAM fabrication using negative tone lithography and ion beam etching
US10695794B2 (en) 2015-10-09 2020-06-30 Asm Ip Holding B.V. Vapor phase deposition of organic films
JP6559046B2 (ja) * 2015-11-04 2019-08-14 東京エレクトロン株式会社 パターン形成方法
US10453701B2 (en) * 2016-06-01 2019-10-22 Asm Ip Holding B.V. Deposition of organic films
US9916986B2 (en) 2016-06-27 2018-03-13 International Business Machines Corporation Single or mutli block mask management for spacer height and defect reduction for BEOL
US10629435B2 (en) 2016-07-29 2020-04-21 Lam Research Corporation Doped ALD films for semiconductor patterning applications
US10832908B2 (en) * 2016-11-11 2020-11-10 Lam Research Corporation Self-aligned multi-patterning process flow with ALD gapfill spacer mask
US10163632B2 (en) * 2016-12-15 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Material composition and process for substrate modification
US10796912B2 (en) 2017-05-16 2020-10-06 Lam Research Corporation Eliminating yield impact of stochastics in lithography
SG11202001717VA (en) * 2017-08-31 2020-03-30 Metalenz Inc Transmissive metasurface lens integration
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
US11404275B2 (en) 2018-03-02 2022-08-02 Lam Research Corporation Selective deposition using hydrolysis
US10643846B2 (en) 2018-06-28 2020-05-05 Lam Research Corporation Selective growth of metal-containing hardmask thin films
KR20210076999A (ko) 2018-11-14 2021-06-24 램 리써치 코포레이션 차세대 리소그래피에서 유용한 하드 마스크들을 제조하기 위한 방법들
EP4004608A4 (en) 2019-07-26 2023-08-30 Metalenz, Inc. APERTURE META-SURFACE AND HYBRID REFRACTIVE META-SURFACE IMAGING SYSTEMS
KR102539806B1 (ko) 2020-01-15 2023-06-05 램 리써치 코포레이션 포토레지스트 부착 및 선량 감소를 위한 하부층

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343107A (en) * 1992-09-11 1994-08-30 Sumitomo Electric Industries, Ltd. Surface acoustic wave element and method of manufacturing the same
TW463216B (en) * 1999-06-29 2001-11-11 Toshiba Corp Method of manufacturing semiconductor device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS545659A (en) * 1977-06-15 1979-01-17 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device
WO1995002900A1 (en) 1993-07-15 1995-01-26 Astarix, Inc. Aluminum-palladium alloy for initiation of electroless plating
JPH0855920A (ja) 1994-08-15 1996-02-27 Toshiba Corp 半導体装置の製造方法
US6221562B1 (en) 1998-11-13 2001-04-24 International Business Machines Corporation Resist image reversal by means of spun-on-glass
JP3848070B2 (ja) 2000-09-27 2006-11-22 株式会社東芝 パターン形成方法
JP4159453B2 (ja) * 2003-01-07 2008-10-01 日立マクセル株式会社 ナノインプリント方法、ナノインプリント装置、及び磁気記録媒体の製造方法
US6902605B2 (en) 2003-03-06 2005-06-07 Blue29, Llc Activation-free electroless solution for deposition of cobalt and method for deposition of cobalt capping/passivation layer on copper
US6794288B1 (en) 2003-05-05 2004-09-21 Blue29 Corporation Method for electroless deposition of phosphorus-containing metal films onto copper with palladium-free activation
JP4145272B2 (ja) 2004-06-30 2008-09-03 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4938262B2 (ja) 2004-08-25 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2006135058A (ja) * 2004-11-05 2006-05-25 Advanced Lcd Technologies Development Center Co Ltd 銅配線層の形成方法、半導体装置の製造方法
JP4247198B2 (ja) 2005-03-31 2009-04-02 株式会社東芝 半導体装置の製造方法
US7812412B2 (en) 2005-10-04 2010-10-12 Nec Corporation Semiconductor device
KR100790998B1 (ko) 2006-10-02 2008-01-03 삼성전자주식회사 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법
US7794614B2 (en) 2007-05-29 2010-09-14 Qimonda Ag Methods for generating sublithographic structures
JP5086283B2 (ja) * 2008-02-15 2012-11-28 東京エレクトロン株式会社 パターン形成方法及び半導体装置の製造方法
JP5254049B2 (ja) 2008-02-15 2013-08-07 東京エレクトロン株式会社 パターン形成方法及び半導体装置の製造方法
JP5101541B2 (ja) 2008-05-15 2012-12-19 信越化学工業株式会社 パターン形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343107A (en) * 1992-09-11 1994-08-30 Sumitomo Electric Industries, Ltd. Surface acoustic wave element and method of manufacturing the same
TW463216B (en) * 1999-06-29 2001-11-11 Toshiba Corp Method of manufacturing semiconductor device

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